DE1214729B

DE1214729B - Galvanically coupled bistable trigger circuit

Info

Publication number: DE1214729B
Application number: DEL49689A
Authority: DE
Inventors: Dr-Ing Klaus Marenbach
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1965-01-11
Filing date: 1965-01-11
Publication date: 1966-04-21

Description

Galvanisch gekoppelte bistabile Kippschaltung Bei bistabilen Kippschaltungen, die in Schaltkreisen als Speicherelemente verwendet werden, unterscheidet man zwei Typen.Galvanically coupled bistable trigger circuit For bistable trigger circuits, that are used in circuits as storage elements, a distinction is made between two Types.

Bei dem einen Typ, der dynamischen Kippschaltung, liegt eine kapazitive Kopplung vor (Differenzierglieder). Diese Kippschaltungen sprechen auf die Flanken der Ansteuersignale, d. h. auf Signaländerungen an.One type, the dynamic multivibrator, has a capacitive coupling (differentiating elements). These flip-flops respond to the edges of the control signals, i. H. to signal changes.

Bei dieser Kippschaltung mach sich in vielen Anwendungsfällen der Umstand nachteilig bemerkbar, daß sie gegenüber Störimpulsen anfällig ist. Außerdem muß die Flankensteilheit der Ansteuersignale in engen Grenzen liegen, damit eine sichere Funktionsweise gewährleistet wird.With this toggle switch, the Disadvantageously noticeable fact that it is susceptible to interference pulses. aside from that the edge steepness of the control signals must be within narrow limits so that a safe functioning is guaranteed.

Bei dem zweiten Typ, der sogenanntene statischeu Kippschaltung, liegt eine gleichstromiftäßige (galvanische) Kopplung der Elemente vor. Diese Kippschaltungen sprechen auf die Höhe der Ansteuersignale an, nahezu unabhängig von ihrer Flankensteilheit. Obwohl diese Kippschaltungen sehr störunempfindlich sind, ist es als ein Nachteil zu werten, daß das Ansteuersignal für die Dauer des Anstehens den Eingang der Kippschaltung beeinflußt.In the second type, the so-called static flip-flop, there is a direct current-toxic (galvanic) coupling of the elements. These flip-flops respond to the level of the control signals, almost independently of their edge steepness. Although these flip-flops are very insensitive to interference, it is to be rated as a disadvantage that the control signal influences the input of the flip-flop for the duration of the pending.

Der Erfindung liegt die Aufgabe zugrunde, eine Kippschaltung so aufzubauen, daß sie die Vorteile der dynamischen und der statischen Technik vereint, ohne deren Nachteil in Kauf nehmen zu müssen. Die Lösung dieser Aufgabe gelingt ausgehend von einer galvanisch gekoppelten bistabilen Kippschaltung, die auf die Amplitude der Ansteuersignale nahezu unabhängig von deren Flankensteilheit anspricht und bei der in mindestens einem Eingang ein logisches Verknüpfungsglied vorgesehen ist, gemäß der Erfindung dadurch, daß das logische Funktionsglied auf einem Eingang unmittelbar und auf dem zweiten Eingang mittelbar über ein Zeitglied vom Ansteuersignal angesteuert wird.The invention is based on the object of constructing a flip-flop circuit in such a way that that it combines the advantages of dynamic and static technology without their Having to accept the disadvantage. The solution to this problem succeeds starting from a galvanically coupled bistable trigger circuit, which is based on the amplitude of the Control signals responds almost independently of their edge steepness and at the a logic link is provided in at least one input, according to of the invention in that the logical function element on an input directly and controlled indirectly by the control signal via a timing element on the second input will.

Die erfindungsgemäße Kippschaltung ist eine Modifikation der statischen Technik insofern, als sie sich aus den Ansteuersignalen ohne Verwendung von dynamischen, differenzierend wirkenden Gliedern die Ansteuerimpulse selbst ableitet, An Hand von in der Zeichnung dargestellten Ausführungsbeispielen soll die Erfindung näher erläutert werden. Es zeigt F i g. 1 eine symbolische Darstellung der Kippschaltung nach der Erfindung, bei der in einem Eingangskreis die Zeitglieder vorgesehen sind, F i g. la die ausführliche Schaltung zu der Darstellung nach F i g. 1, F i g. 2 eine Kippschaltung nach F i g. 1 mit Zeitgliedern in beiden Eingängen, F i g. 3 eine Kippschaltung nach F i g. 2 erweitert zu einer Binärstufe.The flip-flop circuit according to the invention is a modification of the static technology insofar as it derives the control pulses themselves from the control signals without the use of dynamic, differentiating elements. The invention will be explained in more detail using the exemplary embodiments shown in the drawing. It shows F i g. 1 shows a symbolic representation of the flip-flop circuit according to the invention, in which the timing elements are provided in an input circuit, FIG . la the detailed circuit for the representation according to FIG. 1, Fig. 2 a flip-flop circuit according to FIG. 1 with timers in both inputs, F i g. 3 a flip-flop circuit according to FIG. 2 expanded to a binary level.

In F i g. 1 bilden die UND-Glieder 1, 2 das ODER-NICHT-Glied 3 und der Inverter 4 in Verbindung mit der Rückführung des Inverters auf einen Eingang des UND-Gliedes 2 eine an sich bekannte, gleichstrommäßige gekoppelte Kippschaltung mit zwei Eingängen Ei. E, und den beiden antivalenten Ausgängen A und 3. Die Schaltung spricht auf die Amplitude der an die Eingänge angelegten Ansteuersignale an, nahezu unabhängig von deren Flankensteilheit. Die Kippschaltung kann als Speicherelement für eine binäre Steuerung aufgefaßt werden. Durch den L-Wert des binären Ansteuersignals wird der Ausgang A ebenfalls gleich L. Er verbleibt in diesem Zustand auch dann, wenn das Ansteuersignal am Eingang Ei verschwindet (binär 0 wird), d. h., der Speicher ist gesteuert. Ei ist daher der Setzeingang. über den Eingang E2 kann die Kippschaltung in die andere Lage, d. h. der Speicher gelöscht werden. Gemäß der Erfindung ist im Setzeingangskreis ein negierendes Verzögerungsglied 5 vorgesehen, dessen Ausgang auf den UND-Eingang a des Gliedes 1 einwirkt. Dieses Glied hat folgende Wirkung: Liegt am Eingang Ei 0-Signal, so ist am Eingang a des UND-Gliedes L-Signal, am Eingang b 0-Signal; die UND-Bedingung ist nicht erfüllt, d. h., der Speicher wird nicht gesetzt. Wird nun der Eingang Ei zu L, so ist der Eingang a wegen des Zeitverhaltens des Gliedes 5 für die Dauer T noch L, da außerdem der Eingang b jetzt L ist, ist die UND-Bedingung erfüllt, und der Speicher wird gesetzt. Nach der Zeit T verschwindet das L-Signal an a, der Speicher hält sich jedoch über die Rückführung selbst. Das die Speicherung bewirkende Signal, der Auslöseimpuls, ist daher nur kurzzeitig vorhanden, obwohl das Signal am Eingang Ei länger anstehen kann. In F i g. 1 a ist die Schaltung nach F i g. 1 im einzelnen dargestellt. Das UND-Glied 1 wird durch die Dioden D 3 bis D 5 in Verbindung mit dem Widerstand R 2 gebildet. Der Eingang D, ist ein Eingang, der als Toreingang benutzt werden kann (taktbarer Speicher). Das UND-Glied 2 wird durch die Dioden Dji D 2 in Verbindung mit dem WiderstandR, gebildet. Das ODER-NICHT-Glied3 besteht aus den Dioden D., D 7 in Verbindung mit dem Transistor TS2 und der notwendigen Widerstandsbeschaltung. Der Inverter 4 wird durch den Transistors Ts. mit den dazugehörigen Widerständen gebildet. Das negierende Verzögerungsglied 5 besteht aus dem Kondensator 5 in Verbindung mit dem Transistor Tsl und den erforderlichen Widerständen.In Fig. 1 , the AND gates 1, 2, the OR-NOT gate 3 and the inverter 4, in conjunction with the return of the inverter to an input of the AND gate 2, form a known, DC-coupled flip-flop circuit with two inputs Ei. E, and the two complementary outputs A and 3. The circuit responds to the amplitude of the control signals applied to the inputs, almost independently of their edge steepness. The flip-flop can be viewed as a storage element for binary control. Due to the L value of the binary control signal, output A is also equal to L. It remains in this state even if the control signal at input Ei disappears ( becomes binary 0 ), i. i.e. the memory is controlled. Egg is therefore the set input. The toggle switch can be switched to the other position via input E2 . H. the memory will be cleared. According to the invention, a negating delay element 5 is provided in the set input circuit, the output of which acts on the AND input a of element 1. This element has the following effect: If there is a 0 signal at input Ei , then an L signal at input a of the AND element and a 0 signal at input b; the AND condition is not met, d. i.e. the memory is not set. If the input Ei becomes L, the input a is still L for the duration T because of the time behavior of the element 5 , and since input b is now L, the AND condition is fulfilled and the memory is set. After the time T, the L signal at a disappears, but the memory is retained by the feedback. The signal that causes the memory, the trigger pulse, is therefore only present for a short time, although the signal at input Ei can be present for a longer period of time. In Fig. 1 a is the circuit according to FIG. 1 shown in detail. The AND gate 1 is formed by the diodes D 3 to D 5 in conjunction with the resistor R 2. Input D is an input that can be used as a gate input (clockable memory). The AND gate 2 is formed by the diodes Dji D 2 in conjunction with the resistor R 1. The OR-NOT element 3 consists of the diodes D., D 7 in connection with the transistor TS2 and the necessary resistor circuit. The inverter 4 is formed by the transistor Ts. With the associated resistors. The negating delay element 5 consists of the capacitor 5 in connection with the transistor Tsl and the necessary resistors.

Zusätzlich ist in F i g. 1 a noch der Kondensator 6 im Eingangskreis des Transistors TS2 vorgesehen. Durch diesen Kondensator wird festgelegt, wie lange der"Auslöseimpuls andauern, muß, damit der Speicher kippt. Er bestimmt daher die Grenzfrequenz und hat außerdem eine günstige Wirkung im Hinblick auf die Unterdrückung von Störimpulsen.In addition, in FIG. 1 a nor of the condenser 6 provided in the input circuit of the transistor TS2. This capacitor determines how long the "trigger pulse must last for the memory to flip. It therefore determines the cut-off frequency and also has a beneficial effect with regard to the suppression of interference pulses.

Bei der Schaltung nach F i g. 1 ist nur ein Eingang mit einem Zeitglied versehen. Bei der Schaltung nach F i g. 2 ist in beiden Eingängen ein Zeitglied vorgesehen. Es liegen daher auf der Setz- und auf der Löschseite gleiche Verhältnisse vor. Die Wirkungsweise der Schaltung nach Fig. 2 ergibt sich auf Grund die Erläuterungen zur Fig. 1 bzw. la von selbst. Gegenüber der Fig. 1 ist allerdings ein Inverter 4 mit zwei Eingängen, also ein ODER-NICHT-Glied vorgesehen, weil, um symmetrische Eingangsverhältnisse zu schaffen, die Rückführung des Gliedes 4 unmittelbar auf das ODER-NICHT-Glied 3 geschaltet ist und der zweite Eingang des Gliedes 4 unmittelbar vom Lösch-UND-Glied 2 beaufschlagt wird.In the circuit according to FIG. 1 only one input is provided with a timer. In the circuit according to FIG. 2 a timer is provided in both inputs. There are therefore the same conditions on the setting and on the extinguishing side. The operation of the circuit of FIG. 2 is obtained on the basis of the explanations for Fig. 1 and la by itself. In contrast to the Fig. 1, however, is an inverter 4 having two inputs, that is provided an OR-NOT gate, as to To create symmetrical input conditions, the return of the element 4 is switched directly to the OR-NOT element 3 and the second input of the element 4 is acted upon directly by the delete-AND element 2.

Ausgehend von der Schaltung nach F i g. 2 ist es auf besonders einfache Weise möglich, eine Binärstufe, d. h. eine im Verhältnis 2: 1 untersetzende Zählstafe zu erstellen. Die entsprechende Schaltung ist in der F i g. 3 dargestellt. Sie geht aus der Schaltung nach Fig. 2 hervor, indem die Speicherausgänge über Kreuz auf die Eingänge der Zeitglieder 5, 5a rückgeführt werden, die als ODER-Eingänge ausgebildet sind. Außerdem werden beide Eingänge E, und E2 zusammengeschaltet, Durch die Rückführungen wird bewirkt, daß die beiden ODER-Glieder, die wegen des negierenden Verhaltens der Zeitglieder 5 ODER-NICHT-Verhalten haben, abwechselnd vorbereitet bzw. verriegelt sind.Starting from the circuit according to FIG. 2 it is possible in a particularly simple way to create a binary level, i. H. to create a counting scale that is reduced in a ratio of 2: 1. The corresponding circuit is shown in FIG. 3 shown. It emerges from the circuit according to FIG. 2, in that the memory outputs are crossed back to the inputs of the timing elements 5, 5a, which are designed as OR inputs. In addition, both inputs E, and E2 are interconnected. The feedback causes the two OR gates, which have an OR-NOT behavior due to the negating behavior of the timing elements 5 , to be alternately prepared or locked.

Es sei angenommen, daß, wenn das Eingangssignal zum erstenmal L wird, der Speicher gesetzt wird. Wird es zum zweitenmal L, so wird der Speicher gelöscht, da der Setzeingang verriegelt und der Löcheingang vorbereitet ist. Durch die Löschung wird der Setzeingang vorbereitet und der Löcheingang gesperrt; erst das dritte L-Signal setzt daher den Speicher wieder, d. h., die Ausgangsfolge ist gegenüber der Eingangsfolge im Verhältnis 2: 1 untersetzt.Assume that when the input signal goes low for the first time, the memory is set. If it is L for the second time, the memory is cleared because the set input is locked and the delete input is prepared. By deleting the set input is prepared and the delete input is blocked; only the third L signal therefore resets the memory, i. That is, the output sequence is scaled down in a ratio of 2: 1 compared to the input sequence.

Claims

Claims: 1. Electrically coupled bistable Kippsc attitude, the almost responsive regardless of the slope on the amplitude of the drive signals, and wherein in at least - 'is provided to an input of a logic gate, characterized in that the logical function member (1) on an input (b) directly and on the second input (a) indirectly via a timing element (5) from the control signal. is controlled ( Fig. 1). 2. Toggle circuit according to claim 1, characterized in that the second input of the Kfep circuit is provided with a circuit according to Claim 1 (F i g. 2). 3. Trigger circuit according to claim 2, in which the timing elements negate and have two OR inputs, characterized in that the outputs of the trigger circuit are fed back crosswise to an OR input and both inputs of the trigger circuit are connected to one another to form an input (F i g. 3). 4. flip-flop circuit according to claim 1 or one of: the following, d. This means that a capacitor (6) is connected in parallel to the effective input of the multivibrator.