DE1211686B

DE1211686B - Circuit arrangement for generating a square-wave pulse train with a linear increase in amplitude

Info

Publication number: DE1211686B
Application number: DET28597A
Authority: DE
Inventors: Dipl-Ing Heinz Harder
Original assignee: Telefunken Patentverwertungs GmbH
Current assignee: Telefunken Patentverwertungs GmbH
Priority date: 1965-05-15
Filing date: 1965-05-15
Publication date: 1966-03-03

Description

Schaltungsanordnung zur Erzeugung einer Rechteckimpulsfolge mit linearem Anstieg der Amplitude Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung von Rechteckimpulsfolgen mit linear ansteigender Amplitude.Circuit arrangement for generating a rectangular pulse train with a linear Increase in amplitude The invention relates to a circuit arrangement for generation of square-wave pulse trains with linearly increasing amplitude.

Derartige Impulsfolgen können beispielsweise bei der Aufnahme von Hysteresekurven von magnetischen Werkstoffen Verwendung finden. Hierbei ist besonders an ein Prüfverfahren gedacht, wie es in dem Aufsatz von Endres und Apfel, »Der Ferritkern in der Speichertechnik«, veröffentlicht in der Zeitschrift »Der Fernmeldeingenieur«, 17, Heft 5, 1963, beschrieben ist.Such pulse sequences can be used, for example, when recording hysteresis curves of magnetic materials. In particular, a test method is thought of as is described in the article by Endres and Apfel, "The ferrite core in storage technology," published in the journal "Der Fernmeldeingenieur", 17, No. 5, 1963 .

Bei dieser Meßmethode kommt es vor allem darauf an. daß die Einzelimpulse eine konstante Amplitude aufweisen. Mit der erfindungsgemäßen Anordnung ist es in vorteilhafter Weise möglich, diese Forderung sehr genau einzuhalten.With this measurement method, it depends above all on it. that the single pulses have a constant amplitude. With the arrangement according to the invention it is in advantageously possible to meet this requirement very precisely.

Die Erfindung wird nachstehend an Hand einer Zeichnung näher erläutert.The invention is explained in more detail below with reference to a drawing.

F i g. 1. zeigt das Prinzipschaltbild einer erfindungsgemäßen Anordnung, F i g. 2 den zeitlichen Verlauf der Spannung an einigen Punkten der Schaltung.F i g. 1. shows the basic circuit diagram of an arrangement according to the invention, F i g. 2 shows the voltage variation over time at some points in the circuit.

Die Schaltungsanordnung nach F i g. 1 weist einen ersten Transistor T1 auf, der über einen Emitterwiderstand R 4 mit Bezugspotential 0 V verbunden ist. Die Basis des Transistors T1 erhält ihre Vorspannung über einen Spannungsteiler, bestehend aus einem Widerstand R 3 und einer Diodengruppe D 2, die den Transistor dauernd leitend hält. Der Kollektor des Transistors T1 ist mit der einen Belegung eines Kondensators C verbunden, dessen zweite Belegung am Bezugspotential 0 V liegt. Ein zweiter Transistor T2, dessen Basis einen ersten Steuereingang E1 der Anordnung bildet, liegt über einen Emitterwiderstand R 2 an Betriebsspannung -U. Sein Kollektor ist mit dem des ersten Transistors T1 verbunden. Parallel zur Kollektor-Emitter-Strecke des Transistors T2 liegt eine Zenerdiode Z in Reihe mit einer Klammerdiode D3. Der Verbindungspunkt der Kathoden der Zenerdiode Z und der Klammerdiode D3 liegt über einen Widerstand R5 am Bezugspotential O V. Ein zweiter Steuereingang E2 der Anordnung ist mit den Basen eines dritten, T3, und eines vierten Transistors T4 verbunden. Der Kollektor des Transistors T3 ist mit den Kollektoren des ersten und zweiten Transistors T 1 und T 2 direkt verbunden, sein Emitterwiderstand R 6 liegt am Bezugspotential 0 V, ebenso der Emitter des Transistors T4 über einen Widerstand R8. Der Kollektor des Transistors T 4 ist über eine Diode D 6 mit dem Ausgang A der Anordnung, über einen Widerstand R 9 mit Betriebsspannung - U und über einen Widerstand R 10 mit Bezugspotential 0 V verbunden. Die mit den Kollektoren des ersten bis dritten Transistors T 1 bis T 3 verbundene Belegung des Kondensators C ist über die Parallelschaltung eines Widerstandes R11 und eines Kondensators C1 mit der Basis eines fünften Transistors T5 verbunden, dessen Emitter an Betriebsspannung -U und dessen Kollektor über einen Widerstand R12 am Bezugspotential liegt. Außerdem ist der Kollektor des Transistors T 5 über eine Diode D 5 mit dem Ausgang A der Anordnung verbunden, von dem ein Widerstand R13 an Bezugspotential 0 V führt. In der Schaltung nach F i g. 1 sind die Transistoren T 2 und T 5 vom npn-Typ, die übrigen Transistoren sind vom pnp-Typ. Die Anoden der Dioden D 5 und D 6 sind dem Ausgang A der Anordnung zugewandt.The circuit arrangement according to FIG. 1 has a first transistor T1, which is connected to reference potential 0 V via an emitter resistor R 4. The base of the transistor T1 receives its bias voltage via a voltage divider, consisting of a resistor R 3 and a diode group D 2, which keeps the transistor permanently conductive. The collector of the transistor T1 is connected to one assignment of a capacitor C, the second assignment of which is at the reference potential 0 V. A second transistor T2, the base of which forms a first control input E1 of the arrangement, is connected to the operating voltage -U via an emitter resistor R 2. Its collector is connected to that of the first transistor T1. In parallel with the collector-emitter path of the transistor T2, there is a Zener diode Z in series with a clamp diode D3. The connection point of the cathodes of the Zener diode Z and the clamp diode D3 is connected to the reference potential O V via a resistor R5. A second control input E2 of the arrangement is connected to the bases of a third, T3, and a fourth transistor T4. The collector of transistor T3 is directly connected to the collectors of the first and second transistors T 1 and T 2 , its emitter resistor R 6 is at reference potential 0 V, as is the emitter of transistor T4 via a resistor R8. The collector of the transistor T 4 is connected to the output A of the arrangement via a diode D 6, to the operating voltage - U via a resistor R 9 and to 0 V reference potential via a resistor R 10. The assignment of the capacitor C connected to the collectors of the first to third transistors T 1 to T 3 is connected via the parallel connection of a resistor R11 and a capacitor C1 to the base of a fifth transistor T5, the emitter of which is connected to the operating voltage -U and its collector via a Resistor R12 is at the reference potential. In addition, the collector of the transistor T 5 is connected via a diode D 5 to the output A of the arrangement, from which a resistor R13 leads to 0 V reference potential. In the circuit according to FIG. 1, the transistors T 2 and T 5 are of the npn type, the remaining transistors are of the pnp type. The anodes of the diodes D 5 and D 6 face the output A of the arrangement.

Der Transistor T1 ist ständig leitend. Er dient als Konstantstromquelle. Durch den Spannungsabfall an der Diodengruppe D2 erhält seine Basis eine negative Vorspannung. Durch seinen Emitterwiderstand R 4 wird der Kollektorstrom bestimmt. Dieser fließt über die Diode D 3 und die Zenerdiode Z nach Detriebsspannung -U. Die an einem Punkt B mit dem Kollektor des Transistors T1 verbundene Belegung des Yondensators C liegt etwa auf der von der Zenerdiode Z vorgegebenen Spannung. Et/ird der Transistor T2 über den Eingang E1 der Anordnung an seiner Basis mit langen Rechteckimpulsen angesteuert, so zieht er einen stark eingeprägten, durch seinen Emitterwiderstand R2 regelbaren Kollektorstrom. Dieser überwiegt den Kollektorstrom des Transistors T l. Die Spannung am Punkt B sinkt ab, und die Diode D 3 sperrt. Da die Kollektorströme der Transistoren T 1 und T 2 gut eingeprägt sind, wird der Kondensator C durch den konstanten Differenzstrom negativ aufgeladen. Die Spannung steigt linear an. Der Eingangswiderstand R 11, der der Basis des Transistors T5 vorgeschaltet ist, macht dessen Eingangswiderstand so groß, daß die Linearität des Spannungsanstieges an dem Kondensator C nicht beeinträchtigt wird.The transistor T1 is continuously conductive. It serves as a constant current source. The voltage drop across the diode group D2 gives its base a negative bias. The collector current is determined by its emitter resistance R 4. This flows through the diode D 3 and the Zener diode Z to the operating voltage -U. The occupancy of the capacitor C connected to the collector of the transistor T1 at a point B is approximately at the voltage specified by the Zener diode Z. If the transistor T2 is driven with long square-wave pulses via the input E1 of the arrangement at its base, it draws a strongly impressed collector current which can be regulated by its emitter resistor R2. This outweighs the collector current of the transistor T l. The voltage at point B drops and diode D 3 blocks. Since the collector currents of the transistors T 1 and T 2 are impressed well, the capacitor C is negatively charged by the constant differential current. The voltage increases linearly. The input resistance R 11, which is connected upstream of the base of the transistor T5, makes its input resistance so great that the linearity of the voltage rise across the capacitor C is not impaired.

An dem Eingang E2 der Anordnung liegt ständig eine Folge kurzer Rechteckimpulse. Die Transistoren T 3 und T 4 sind mit ihren Basisanschlüssen parallel geschaltet. Über den Emitterwiderstand R 6 des Transistors T3 wird dessen Kollektorstrom so eingestellt, daß er zusammen mit dem Kollektorstrom des Transistors T 1 entgegengesetzt gleich dem Kollektorstrom des Transistors T2 wird. Damit wird für den Kondensator C bei leitendem Transistor T3 Lade- und Entladestrom gleich, und die Spannung am Punkt B bleibt auf dem erreichten Wert. Der Spannungsteiler aus den Widerständen R 9 und R 10 ist so ausgelegt, daß die Spannung an dem gemeinsamen Punkt der beiden Widerstände die gleiche ist wie an dem dem Bezugspotential 0 V abgewandten Ende des Widerstandes R 13 bzw. am Kollektor des Transistors T 5, solange an dem Eingang E 2 kein Steuersignal anliegt. Diese Spannung steht dann auch am Ausgang A. Bei Ansteuerung des Transistors T2 über den Steuereingang E 1 der Anordnung wird der Punkt B negativer, die Spannung am Widerstand R 12 wird positiver, die Diode D 5 sperrt, das Potential am Ausgang A der Anordnung bleibt unverändert. Bei der Ansteuerung des Eingangs E2 wird der Transistor T4 leitend, und das Potential am Verbindungspunkt der Widerstände ; R9 und R10 steigt nahezu bis auf die Basisspannung des Transistors T 4 an. Jetzt wird die Diode D 6 ge- sperrt und die Diode D 5 leitend, am Ausgang erscheint der erste Impuls. Wenn die Ansteuerung des Eingangs E2 beendet ist, nimmt der Ausgang A der Anordnung wieder die durch den Spannungsteiler aus den Widerständen R 9 und R10 gegebene Spannung an. Die Transistoren T 3 und T 4 sind wieder gesperrt. Die Spannung am Punkt B wird weiter negativ, die an dem Widerstand R12 positiv, die Diode D 5 ist gesperrt. Bei der nächsten Ansteuerung des Eingangs E2 hat die Spannung an dem Kollektorwiderstand R12 des Transistors T 5 einen höheren Wert erreicht, und der jetzt am Ausgang A der Anordnung auftretende Impuls besitzt eine größere Amplitude als der vorhergehende.A series of short square-wave pulses is always present at input E2 of the arrangement. The transistors T 3 and T 4 are connected in parallel with their base connections. The collector current of the transistor T3 is set via the emitter resistor R 6 so that it, together with the collector current of the transistor T 1, is opposite to the collector current of the transistor T2. In this way, when the transistor T3 is conductive, the charging and discharging currents for capacitor C are the same, and the voltage at point B remains at the value reached. The voltage divider of the resistors R 9 and R 10 is designed so that the voltage at the common point of the two resistors is the same as at the end of the resistor R 13 facing away from the reference potential 0 V or at the collector of the transistor T 5, for as long there is no control signal at input E 2. This voltage is then also at the output A. When the transistor T2 is controlled via the control input E 1 of the arrangement, the point B becomes more negative, the voltage at the resistor R 12 becomes more positive, the diode D 5 blocks, the potential at the output A of the arrangement remains unchanged. When the input E2 is activated, the transistor T4 becomes conductive, and the potential at the connection point of the resistors; R9 and R10 rise almost to the base voltage of transistor T 4 . Now the diode D 6 is blocked and the diode D 5 conductive, the first pulse appears at the output. When the control of the input E2 has ended, the output A of the arrangement again assumes the voltage given by the voltage divider from the resistors R9 and R10. The transistors T 3 and T 4 are blocked again. The voltage at point B continues to be negative, that at resistor R12 is positive, diode D 5 is blocked. When the input E2 is next activated, the voltage at the collector resistor R12 of the transistor T 5 has reached a higher value, and the pulse now occurring at the output A of the arrangement has a greater amplitude than the previous one.

Die Vorteile der erfindungsgemäßen Anordnung liegen darin, daß Lade- und Entladeströme für den Kondensator trotz der für Transistor-Schaltung üblichen niedrigen Betriebsspannung sehr hochohmig eingeprägt werden. Durch das Feststehen der Spannung am Punkt B während des Ausgangsimpulses ist ein ebenes Impulsdach gewährleistet. Dadurch braucht die Impulsbreite nicht mehr klein gegenüber dem Impulsabstand zu sein, sondern es ist jedes beliebige Impuls-Pausen-Verhältnis möglich.The advantages of the arrangement according to the invention are that loading and discharge currents for the capacitor despite the usual for transistor switching low operating voltage can be impressed with a very high resistance. By standing firm the voltage at point B during the output pulse ensures a flat pulse roof. As a result, the pulse width no longer needs to be small compared to the pulse spacing instead, any desired pulse-pause ratio is possible.

In F i g. 2 sind die Spannungsverläufe an den beiden Eingängen El, E 2 sowie am Punkt B und am Ausgang A der Anordnung dargestellt. F i g. 2 a zeigt den Verlauf der Spannung am ersten Steuereingang E1 der Anordnung. Die Steuerspannung besteht aus langen Rechteckimpulsen und wechselt zwischen der Spannung - U und einem positiveren Potential. F i g. 2b zeigt den Verlauf der Spannung am zweiten Steuereingang E 2 der Anordnung. Es handelt sich um eine Folge kurzer Rechteckimpulse, deren Spannung zwischen 0 V und einem negativen Potential wechselt.In Fig. 2 shows the voltage curves at the two inputs El, E 2 as well as at point B and at output A of the arrangement. F i g. 2 a shows the course of the voltage at the first control input E1 of the arrangement. The control voltage consists of long square-wave pulses and alternates between the voltage - U and a more positive potential. F i g. 2b shows the course of the voltage at the second control input E 2 of the arrangement. It is a series of short square-wave pulses, the voltage of which changes between 0 V and a negative potential.

F i g. 2 c zeigt den Spannungsverlauf am Punkt B der Anordnung. Diese Spannung ist aus horizontalen und linear zu negativeren Werten ansteigenden Teilstücken zusammengesetzt. Die am Ausgang A der Anordnung entstehende Spannung ist in F i g. 2 d dargestellt. Es entsteht eine Folge von Rechteckimpulsen mit linear ansteigender Amplitude.F i g. 2 c shows the voltage curve at point B of the arrangement. These Stress is made up of horizontal and linear parts increasing to more negative values composed. The voltage arising at the output A of the arrangement is shown in F i G. 2 d shown. A sequence of square-wave pulses with a linear increase is created Amplitude.

Claims

Claim: Circuit arrangement for generating square pulse trains with linearly increasing amplitude with a first transistor serving as a constant current source, which charges a capacitor, which is between its collector and reference potential, to a potential predetermined by a clamp diode, and with a second transistor, one opposite to the first has a complementary conductivity type and whose collector is directly connected to that of the first transistor and which, when driven at a base with pulses of the corresponding polarity, discharges the capacitor with a constant current given by its emitter resistance, characterized in that there is a third transistor (T3) , whose collector is directly connected to the collectors of the first and second transistor (TI and T2), which is controlled at its base with short pulses compared to the pulses that are used to control the second transistor (T2) and in conductive addition tand draws such a current that the currents of the first and second transistor (T1 and T2) are compensated and the potential at the capacitor (C) is maintained that a fourth transistor (T4) is present, the base of which corresponds to that of the third ( T3) is directly connected, the collector of which is connected via a first diode (D 6) to the output (A) of the circuit arrangement, which is blocked when the transistor (T4) is conducting and via a reference potential (0 V) when the transistor (T4) is blocked ) and operating voltage (- U) lying voltage divider of resistors (R 9, R 10) is kept conductive, and that a fifth transistor (T5) is present, whose base with the collectors of the first to third transistor (T1 to T3) and with which is connected to an occupancy of the capacitor (C) and whose collector potential reaches the output (A) of the circuit arrangement via a second diode (D 5) as long as the first diode (D6) is blocked.