DE1283571B

DE1283571B - Volladdierer mit geringer UEbertragslaufzeit

Info

Publication number: DE1283571B
Application number: DES105419A
Authority: DE
Inventors: Dipl-Ing Martin Pross
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1966-08-18
Filing date: 1966-08-18
Publication date: 1968-11-21
Also published as: US3548182A; GB1195237A

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. Cl.:

G06f

Deutsche Kl.: 42 m3 - 7/50

Nummer: 1283 571

Aktenzeichen: P 12 83 571.1-53 (S 105419)

Anmeldetag: 18. August 1966

Auslegetag: 21. November 1968

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Die Erfindung betrifft eine Schaltungsanordnung zur Addition zweier einstelliger Binärzahlen unter Berücksichtigung eines von der nächstniederen Stufe stammenden Übertrags, bei der die Größen in der Originalform und der Invertierung vorliegen und die Teilsumme aus beiden Summanden und deren Invertierungen durch Mischung in einem ersten bzw. zweiten NOR-Gatter gebildet wird, deren Ausgangsgrößen einem dritten, einen OR- oder einen NOR-Ausgang besitzenden Gatter zugeführt werden, worauf die Teilsumme und deren Invertierung mit Hilfe eines vierten und fünften NOR-Gatters mit dem Übertrag bzw. dessen Invertierung gemischt, einem sechsten, die Summe liefernden NOR-Gatter zugeführt werden.

In modernen Rechenmaschinen werden sämtliche Rechenoperationen auf Addition zurückgeführt. Dabei hat sich für schnelle datenverarbeitende Maschinen die Verwendung von Parallel-Addierwerken durchgesetzt. Diese haben gegenüber den Serienaddierern den Vorteil, daß die Zeit zur Addition zweier Zahlen wesentlich geringer als beim Serienaddierwerk ist. Jedoch muß beim Parallel-Addierwerk ein Nachteil hinsichtlich des größeren Aufwandes in Kauf genommen werden. So muß für jede zu addierende Ziffer einer Zahl ein Volladdierer vorhanden sein, der aus den beiden Summanden die Summe und gegebenenfalls einen Übertrag bildet.

Der entstehende Übertragswert wird dem Addierer der nächst höherwertigen Stufe zugeführt, der die Addition der beiden Summanden der nächsthöheren Stelle und des aus der nächstniederen Stufe gelieferten Übertrags vornimmt. Der sich bei der Addition dieser drei Größen ergebende Übertrag wird dann wiederum der nächsthöheren Stufe zur Verfügung gestellt usw., bis der Übertrag bis zur höchsten Stelle durchgelaufen ist. Das bedeutet, daß die Addition zweier Zahlen in hohem Maße von der Laufzeit des Übertrags abhängig ist.

F i g. 1 zeigt eine in einem solchen Addierwerk verwendete bekannte Volladdierstufe. Die an die Eingänge An und Bn angelegten Summanden werden mit Hilfe eines ersten NOR-Gatters Gl und die an die Eingänge Ά η und Έ η angelegten invertierten Summanden mit Hilfe des NOR-Gatters Gl gemischt. Die an den Ausgängen der NOR-Gatter Gl und G 2 auftretenden Signale werden einem dritten Gatter G3 zugeführt, an dessen NOR-Ausgang Zn die Teilsumme und an dessen OR-AusgangZ« die invertierte Teilsumme auftritt. Die Teilsumme bzw. deren Invertierung wird nun mit Hilfe zweier weiterer NOR-Gatter G 5 und G 6 mit dem Übertrag Un—1 Volladdierer mit geringer Übertragslaufzeit

Anmelder:

Siemens Aktiengesellschaft, Berlin und München, 8000 München

Als Erfinder benannt:

Dipl.-Ing. Martin Pross, 8000 München

bzw. dessen Invertierung Vn-1 gemischt. Die Ausgangssignale dieser beiden NOR-Gatter werden mit Hilfe des NOR-Gatters G 4 zur Endsumme Sn zusammengefaßt. Die Übertragsbildung geht bei diesei Addiererschaltung so vor sich, daß das den invertierten Übertrag Un-I und die invertierte Teilsumme Zn zusammenfassende NOR-Gatter G6 mit einem Eingang eines weiteren NOR-Gatters G 7 verbunden ist, dessen anderer Eingang mit dem Ausgang des NOR-Gatters G 2 verknüpft ist. Dann entsteht am NOR-Ausgang des Gatters G 7 der neue, invertierte Übertrag Vn und am OR-Ausgang des Gatters G 7 der Übertrag Un. Wie aus der vorangegangenen Beschreibung und der F i g. 1 ersichtlich ist, muß also der Übertrag bzw. dessen Invertierung beim Additionsvorgang jeweils zwei NOR-Gatter durchlaufen. In einem n-stelligen Parallel-Addierwerk muß sich nun ein solcher Übertrag durch maximal n—l Stellen fortpflanzen. Daher sind der Rechengeschwindigkeit solcher Parallel-Addierwerke durch die Laufzeit des Übertragswertes bestimmte Grenzen gesetzt.

Aufgabe der vorliegenden Erfindung war es daher, eine Anordnung zur Addition zweier Binärzahlen unter Berücksichtigung eines von der nächstniederen Stufe stammenden Übertrags zu schaffen, bei der die Addition durch Herabsetzung der Übertragslaufzeit erheblich gesteigert werden kann. Unter Verwendung der bekannten Anordnung nach F i g. 1 wird dies dadurch erreicht, daß der Übertragswert und seine Invertierung aus je zwei Komponenten besteht, die gemischt den Wert des Übertrags bzw. dessen Invertierung selbst ergeben, und daß diese Komponenten am zweiten und an einem zusätzlichen dritten Eingang der NOR-Gatter, die den Übertrag bzw. den invertierten Übertrag aufnehmen, anliegen und dort additiv verknüpft werden, daß ein weiteres NOR-Gatter mit drei Eingängen vorgesehen ist, an denen die Komponenten des Übertrags und die invertierte

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Teilsumme anliegen, so daß das den invertierten Übertrag aufnehmende NOR-Gatter und das weitere NOR-Gatter eine der Komponenten des Übertrags bzw. des invertierten Übertrags dieser Stufe liefern, und daß die Mischung der Summanden bzw. der invertierten Summanden die andere Komponente des Übertrags bzw. des invertierten Übertrags bilden.

An Hand der Fig. 2 wird nun eine Ausführungsform der Erfindung beschrieben. Die Mischung der beiden Summanden An, Bn und der invertierten Summanden A n, Bn mit Hilfe der NOR-Gatter Gl, GZ und die Teilsummenbildung mit Hilfe des NOR-Gatters G 3 lauf en wie an Hand von Fig. 1 beschrieben ab, so daß sich eine gesonderte Erläuterung dieser ersten Schritte erübrigt. Die Teilsumme Z η und deren Invertierung Z κ werden zwei NOR-Gattern G 8 und G 9 zugeführt, die gemäß der Erfindung drei Eingänge besitzen, wobei am zweiten und dritten Eingang jeweils der Übertrag Un-1 bzw. Vn-1 anliegt. Die Komponenten des an zwei Eingängen anliegenden Übertrags Un-1 bzw. seiner Invertierung 77—1 sind nun so aufgebaut, daß jeweils die Mischung beider Komponenten den Übertrag selbst ergibt. Das bedeutet, daß der Übertrag gleich 1 ist, wenn mindestens eine Komponente gleich 1 ist. Die Mischung der Komponenten erfolgt dabei in den NOR-Gattern G 8 und G9. Gleichzeitig erfolgt auch in den NOR-Gattern G 8 und G 9 eine Verknüpfung der Teilsumme Zη mit dem Übertrag Un-1 und eine Verknüpfung der invertierten Teilsumme Zn mit dem invertierten Übertrag 77«—1. Die Ausgangssignale der NOR-Gatter G 8 und G 9 werden nun auf bekannte Art dem weiteren Gatter G 4 zugeführt, an dessen NOR-Ausgang die Summe Sn erscheint. Der Ausgang des NOR-Gatters G9 liefert zugleich eine Komponente des neuen Übertrags Un. Die andere Komponente des Übertrags Un wird vom Ausgang des NOR-Gatters G 2 gewonnen. Der Ausgang des NOR-Gatters Gl liefert eine Komponente des Übertrags On. Zur Erzeugung der anderen Komponente des invertierten Übertrags ist ein weiteres NOR-Gatter GlO vorgesehen, dessen erster Eingang mit dem OR-Ausgang des Gatters G 3 und dessen beide anderen Eingänge mit dem Übertragswert Un-I der vorhergehenden Stufe beaufschlagt werden. Aus der Fig. 2 ist nun ersichtlich, daß jeder Übertragswert nur ein einziges NOR-Gatter zu durchlaufen hat, um zur nächsten Stufe zu gelangen. So durchläuft der Übertrag Un-1 nur das Gatter GlO und der invertierte Übertrag77n—l lediglich das NOR-Gatter G9. Mit der Schaltungsanordnung gemäß dem Ausführungsbeispiel der Erfindung wird also gegenüber der bekannten Anordnung eine Halbierung der Übertragslaufzeiten erreicht, so daß, da die Addierzeit eines solchen Parallel-Addierwerks im wesentlichen durch die Übertragslaufzeit bestimmt ist, eine Halbierung der Addierzeit erreicht wird. In der folgenden kleinen Tabelle sind nun einige Additionsvorgänge symbolisch angegeben.

Un-I	An	Bn	An	Bn	Un-I	Sn	Un	Un
11	1	1	0	0	00	1	01	00
11	1	0	0	1	00	0	10	00
00	0	1	1	0	10	1	00	10

Selbstverständlich ist das Prinzip der Erfindung nicht nur auf einen Addierer mit Gattern, die einen NOR- und einen OR-Ausgang besitzen, beschränkt, sondern es läßt sich auch mit reinen NOR-Gattern durchführen.

Claims

Patentanspruch:

Schaltungsanordnung zur Addition zweier einstelliger Binärzahlen unter Berücksichtigung eines von der nächstniederen Stufe stammenden Übertrags, bei der die Größen in der Originalform und der Invertierung vorliegen und die Teilsumme aus beiden Summanden und deren Invertierungen durch Mischung in einem ersten bzw. zweiten NOR-Gatter gebildet wird, deren Ausgangsgrößen einem dritten, einen OR- und einen NOR-Ausgang besitzenden Gatter zugeführt werden, worauf die Teilsumme und deren Invertierung mit Hilfe eines vierten und fünften NOR-Gatters mit dem Übertrag bzw. dessen Invertierung gemischt, einem sechsten, die Summe liefernden NOR-Gatter zugeführt werden, dadurch gekennzeichnet, daß der Übertragswert und seine Invertierung aus je zwei Komponenten besteht, die gemischt den Wert des Übertrags bzw. dessen Invertierung selbst ergeben, und daß diese Komponenten am zweiten und an einem zusätzlichen dritten Eingang der NOR-Gatter (G8, G9), die den Übertrag bzw. den invertierten Übertrag aufnehmen, anliegen und dort additiv verknüpft werden, daß ein weiteres NOR-Gatter (GlO) mit drei Eingängen vorgesehen ist, an denen die Komponenten des Übertrags und die invertierte Teilsumme anliegen, so daß das den invertierten Übertrag aufnehmende NOR-Gatter (G 9) und das weitere NOR-Gatter (GlO) eine der Komponenten des Übertrags bzw. des invertierten Übertrags dieser Stufe liefern und daß die Mischung der Summanden bzw. der invertierten Summanden die anderen Komponenten des Übertrags bzw. des invertierten Übertrags bilden.

Hierzu 1 Blatt Zeichnungen

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