DE1138148B

DE1138148B - Circuit arrangement for operational monitoring of components

Info

Publication number: DE1138148B
Application number: DES70723A
Authority: DE
Inventors: Dipl-Phys Ingo Pritsching; Dipl-Ing Hildegard Schau Thoma
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1960-09-30
Filing date: 1960-09-30
Publication date: 1962-10-18

Description

Schaltungsanordnung zur Betriebsüberwachung von Bauelementen Die Erfindung bezieht sich auf eine Schaltung anordnung zur Betriebsüberwachung von Bauelementen der Versorgungs-, Signal-, Steuer- und Regeltechnik. Solche Bauelemente können Röhren, Transistoren, Gleichrichter, Induktivitäten, Kapazitäten, Widerstände od. dgl. sein. Circuit arrangement for the operational monitoring of components The invention relates to a circuit arrangement for monitoring the operation of Components of supply, signal, control and regulation technology. Such components can tubes, transistors, rectifiers, inductors, capacitors, resistors or the like.

Es ist bekannt, die Betriebswerte solcher Bauelemente durch Überwachungsschaltungen zu überprüfen und bei Betriebsausfall des einen oder anderen Bauelementes Schaltmaßnahmen auszulösen. Es ist bekannt, Überwachungen dieser Art beispielsweise mittels elektrischer Schmelzsicherungen oder magnetischer Überstromsicherungen durchzuführen. Die Auslösung der Sicherung kann dabei durch Schalt-oder Anzeigemittel optisch oder akustisch wahrnehmbat gemacht werden. Auch kontaktlose logische Elemente sind bereits in Betriebsüberwachungsschalzungen als Schaltfehlerschutz verwendet worden. It is known to monitor the operating values of such components to check and in the event of a breakdown of one or the other component, switching measures trigger. It is known to monitor this type, for example by means of electrical Fuses or magnetic overcurrent fuses. The trigger the fuse can be optically or acoustically through switching or display means be made perceptible. Contactless logic elements are also already in operational monitoring circuits has been used as switching fault protection.

Besondere elektronische, mit Taktgebern zusammenarbeitende Überwachungsschaltmittel, die ebenfalls bekannt sind, gewährleisten das Abschalten defekter Bauelemente, soweit sie von Wechselströmen durchflossen werden, beim Stromnulldurchgang des Wechselstromes, also bei einem Zeitpunkt, wo die Kontaktbelastung der Schaltmittel am geringsten ist. Special electronic monitoring switching means that work with clock generators, which are also known, ensure the shutdown of defective components, as far as they are traversed by alternating currents, when the alternating current crosses zero, that is, at a point in time when the contact load on the switching means is lowest is.

Viele hochwertige und deshalb teuere Bauelemente, insbesondere auf Halbleiterbasis, wie Transistoren und Gleichrichter, sind überstrom- bzw. überspannungsempfindlich, und ihre dauernde Betriebsfähigkeit in bestimmten Schaltungen ist nicht mit Sicherheit gewährleistet, wenn sie auch nur kurzzeitig Uberstrom- oder Überspannungsspitzen ausgesetzt sind. Many high quality and therefore expensive components, especially on Semiconductor bases, such as transistors and rectifiers, are sensitive to overcurrent or overvoltage, and their permanent operability in certain circuits is not certain guaranteed, even if there are only brief overcurrent or overvoltage peaks are exposed.

Auch Ströme oder Spannungen, die die für diese Bauelemente zulässige Normalgröße nicht überschreiten, können unter ungünstigen Umständen, z. B. bei erhöhten Temperaturen, ein Defektwerden dieser Bauelemente hervorrufen. Bei industriellen Steuerschaltungen, in denen vorwiegend Halbleiterbauelemente eingesetzt sind, kann der Ausfall einer Halbleiterstufe oder -gruppe unter Umständen zu erheblichen Produktionsausfällen führen, und bei medizinischen Behandlungen mit Geräten und Apparaten, die Bauelemente solcher Art enthalten, können unter IJmständen lebenserhaltende therapeutische Behandlungen folgenschwere Unterbrechungen erfahren. Das gilt besonders bei Beatmungsgeräten mit mechanischen und/oder elektronischen Steuereinrichtungen.Also currents or voltages that are permissible for these components Do not exceed the normal size. B. at increased Temperatures will cause these components to fail. At industrial Control circuits, in which mainly semiconductor components are used, can the failure of a semiconductor stage or group can lead to significant production losses lead, and in medical treatments with devices and apparatus, the components contain life-sustaining therapeutic treatments under certain circumstances experienced serious interruptions. This is especially true for ventilators with mechanical and / or electronic control devices.

Viele der obenerwähnten Bauelemente ändern ihre Betriebswerte im Laufe der Zeit beispielsweise durch Alterung bzw. durch Veränderung ihrer Leckströme. Many of the components mentioned above change their operating values in the Over time, for example, through aging or through changes in their leakage currents.

Solche Bauelemente ändern unter Umständen auch nur relativ kurze Zeit ihre Betriebssollwerte, z. B. unter dem Einfluß erhöhter Temperatur oder Feuchte; sie können aber beim Normalisieren dieser äußeren Einflüsse an sich weiter betriebsfähig und daher weiter verwendbar sein.Such components change under certain circumstances only for a relatively short time their operating setpoints, e.g. B. under the influence of increased temperature or humidity; however, they can continue to operate per se when these external influences are normalized and therefore still usable.

Das angegebene Betriebsverhalten der Bauelemente erfordert eine ständige, betriebsmäßige, also dynamische Überwachung ihrer Betriebswerte und die Auslösung von Schaltmaßnahmen, zumindest Anzeigemaßnahmen, beim Abweichen der Betriebswerte der Elemente von den ihnen vorgegebenen Sollwerten. The specified operating behavior of the components requires constant, operational, i.e. dynamic, monitoring of their operating values and triggering of switching measures, at least display measures, if the operating values deviate of the elements from the setpoints given to them.

Die Erfindung bezieht sich somit auf eine Schaltungsanordnung zur Betriebsüberwachung von Bauelementen der elektrischen Versorgungs-, Signal-, Steuer- und Regeltechnik, wie z. B. Röhren, Transistoren, Gleichrichtern, Induktivitäten, Kapazitäten und Widerständen, die bei dauernden oder zeitweiligen Abweichungen ihre Betriebswerte von den vorge gebenen Sollwerten zufolge von Fehlleistungen Schalt-oder Anzeigemittel beeinflussen. Bei einer solchen Schaltungsanordnung besteht die Erfindung darin, daß zur dynamischen Überwachung der Betriebswerte aller oder einer Gruppe der Bauelemente kontaktlose logische Elemente in Verbindung mit elektronischen Taktgebern verwendet sind, deren Prüftaktfolgezeit groß und deren Prüftaktdauer klein gegenüber der Fehlleistungszeittoleranz der zu überwachenden Bauelemente gewählt ist. The invention thus relates to a circuit arrangement for Operational monitoring of components of the electrical supply, signal, control and control technology, such as B. tubes, transistors, rectifiers, inductors, Capacities and resistances, which are theirs in the case of permanent or temporary deviations Operating values from the specified setpoints due to switching or failures Affect display means. The invention exists in such a circuit arrangement that for dynamic monitoring of the operating values of all or a group of the components contactless logic elements in connection with electronic clock generators are used whose test cycle time is large and their test cycle duration is small compared to the failure time tolerance of the components to be monitored is selected.

Die Erfindung gewährleistet, daß auch noch die verwendeten Uberwachungs- und Steuermittel auf fehlerfreies Arbeiten laufend kontrolliert werden. Das bedeutet, daß nicht nur der Starkstromkreis allein überwacht wird, sondern auch noch die aus Halbleiterbausteinen gebildete tYberwachungseinrichtung selbst. Dabei ist die Überwachungseinriehtung so ausgebildet, daß der Störungsanspreehfall der gesamten elektronischen Einrichtung jeweils periodisch für einige Mikrosekunden nachgebildet wird, wobei bei jeder dieser periodischen Strömungsnachbildungen kontrolliert wird, ob die Überwachungseinrichtung das zu leisten imstande ist, was beim Auftreten einer »wirklichen« und nicht nur simulierten Störung von ihr gefordert wird. Dieser periodische Störungssimulierbetrieb wird dabei nur eine derart kurze Zeit aufrechterhalten, daß die am Ende derÜberwachungsschaltung vorgesehenen Ab schalt- bzw. Störung meldemittel noch nicht ansprechen. Durch diese Maßnahme ist gewährleistet, daß die Überwaehungsschaltmittel sich ständig selber überwachen. Es liegt also eine »dynamische« Überwachung vor, bei der ständig Störungssimulierimpulse durch die Überwachungseinriehtung verarbeitet werden, die das Ansprechen der einzelnen Bauelemente bewirken, wobei das Ansprechen dieser Bauelemente ein Kriterium für die ordnungsgemäße Funktion der Überwachuugseinrichtung ist. The invention ensures that the monitoring used and control means are continuously checked for error-free work. That means, that not only the power circuit alone is monitored, but also the off Semiconductor components trained monitoring facility itself. The monitoring device is designed so that the failure response the entire electronic device periodically for a few microseconds is simulated, with each of these periodic flow simulations controlled whether the monitoring device is able to do what when it occurs a "real" and not just simulated disturbance is required of it. This periodic fault simulation mode is only maintained for such a short time that that the disconnection or malfunction reporting means provided at the end of the monitoring circuit do not address yet. This measure ensures that the monitoring switching means constantly monitor yourself. So there is a "dynamic" monitoring, with the constant disturbance simulation pulses processed by the monitoring device which cause the individual components to respond, with the response these components are a criterion for the proper functioning of the monitoring device is.

Die Überwachungsmittel können so ausgebildet sein, daß sie, selbst bei kurzzeitigen Ausfallen solcher Bauelemente, Schaltmaßnahmen zur Abtrennung des betreffenden Bauelementes aus der Schaltung und damit eine Stillsetzung der sie enthaltenden Schaltung herbeiführen. Die Überwaehungsraittel können aber auch so auf Schaltmittel einwirken, daß nach Herausschaltung des betreffenden Bauelementes die Einschaltung eines betriebsfähigen Ersatzelementes erfolgen kann. Die letzterwähnte Lösung ist besonders bei den oben angeführten betriebsnotwendigen Schaltungsanordnungen angebracht. The monitoring means can be designed so that they, even in the event of a brief failure of such components, switching measures to disconnect the relevant component from the circuit and thus a shutdown of them bring about circuit containing. The monitoring devices can also do so act on switching means that after disconnection of the relevant component an operational replacement element can be switched on. The last one mentioned The solution is particularly in the above-mentioned operationally necessary circuit arrangements appropriate.

Es ist natürlich nicht notwendig, jedes einzelne Bauelement in den verwendeten Schaltungen auf die angegebene Weise zu überwachen, sondern es kann genügen, eine größere Anzahl oder zumindest eine Gruppe derartiger Bauelemente, deren Ausfall schwerwiegende Folgen nach sich ziehen könnte, in einer allen diesen Bauelementen gemeinsamen Überwachungsschaltung auf Funktionstüchtigkeit dauernd zu prüfen. It is of course not necessary to include every single component in the used to monitor circuits in the specified manner, but it can suffice, a larger number or at least a group of such components, the failure of which could have serious consequences, in all of these Components common monitoring circuit for functionality permanently to consider.

Besteht beispielsweise die Aufgabe, in dem Stromkreis I der Schaltungsanordnung nach Fig. 1 die Betriebstüchtigkeit des Kondensators C1 und/oder in dem Stromkreis II die richtige Arbeitsweise des Widerstandes RI des Spannungsteilers RI, R11 zu überwachen, so wird entsprechend der zeichnerischen Darstellung bei Kurzschluß des Kondensators C1 am Punkt V eine (negative) Signalspannung (L-Signal) anstehen. Beim Defektwerden des WiderstandesRI wird dieser hochohmiger, so daß bei dieser Fehlleistung am Punkt W sich Signal ergibt. Die Signalspannung an V (L-Signal) wird über eine entsprechend gepolte Diode D dem Odereingang E 1 einer monostabilen Kippstufe GM zugeführt, während die Signalspannung an W (0-Signal) über eine Umkehrstufe N in ein L-Signal umgeformt und auf den zweiten Odereingang E2 der Kippstufe GM gegeben wird. For example, if the task is in the circuit I of the circuit arrangement according to Fig. 1, the operability of the capacitor C1 and / or in the circuit II the correct operation of the resistor RI of the voltage divider RI, R11 monitor, then according to the graphic representation in the event of a short circuit of the Capacitor C1 has a (negative) signal voltage (L signal) at point V. At the If the resistance RI becomes defective, it becomes more highly resistive, so that with this malfunction at point W there is a signal. The signal voltage at V (L signal) is via a appropriately polarized diode D to the OR input E 1 of a monostable multivibrator GM supplied, while the signal voltage at W (0 signal) via an inverter N in an L signal is converted and sent to the second OR input E2 of the flip-flop GM will.

Bei Fehlleistungen des Kreises 1 und/oder des Kreises II wird somit die KippstufeGM angestoßen, die über ihren AusgangA das Gedächtnis M über dessen Eingangll setzt. Am Ausgang A 1 des Gedächtnisses M erscheint somit Dauer-L-Signal, auch wenn die L-Signale an den Eingängen El bzw. E2 der Kippstufe GM verschwinden sollten. Der Aus- gang A 1 des Gedächtnisses M beeinflußt die Leistungssstufe P, deren Ausgang A 0-Signal führt, sobald am Ausgang A 1 des Gedächtnisses M L-Signal ansteht. Bei Dauer-0-Signal am Ausgang der Leistungsstufe P wird die SpuleS eines Schaltschützes erregt dessen Kontakte sl und s2 dann in den Stromkreisen I und II geöffnet werden. Über eine Umkehrstufe N, die an den Ausgang A der Leistungsstufe P angeschlossen ist, kann bei Erregung der Spule S das 0-Signal am Ausgang der Leistungsstufe P in ein L-Signal am Ausgang der Umkehrstufe N umgewandelt werden und über eine folgende P-Stufe die Signallampe L gezündet werden, so daß gegebenenfalls Überwachungspersonal auf einen Betriebsfehler in den Stromkreisen I bzw. II hingewiesen wird.In the event of errors in District 1 and / or District II, triggered the flip-flop GM, which via its output A the memory M via its Inputll sets. A permanent L signal appears at the output A 1 of the memory M, even if the L signals at the inputs El or E2 of the flip-flop GM disappear should. The Aus Gang A 1 of the memory M influences the performance level P, whose output A carries a 0 signal as soon as the output A 1 of the memory M has a L signal pending. With a permanent 0 signal at the output of power stage P, coil S becomes one Contactor energizes its contacts sl and s2 then in circuits I and II be opened. Via an inverting stage N, which is connected to output A of the power stage P is connected, when the coil S is excited, the 0 signal at the output of the power stage P can be converted into an L signal at the output of the inverter N and via a following P-stage the signal lamp L is ignited, so that if necessary monitoring personnel attention is drawn to an operating error in circuits I or II.

Zur dynamischen Prüfung der verwendeten Überwachungsmittel GM, M, P, N dient ein Generator G, z. B. eine astabile Kippschaltung, die an ihren Ausgängen A 1 und A 0 abwechselnd, vorzugsweise je für die Dauer einiger Mikro- oder Millisekunden, Signalspannung abgibt. Sind die Bauelemente der zu überwachenden Stromkreise I und II voll betriebsfähig, so steht an den Odereingängen El und E2 der monostabilen Kippstufe GM an sich 0-Signal an. Der Ausgang A 1 des Generators G ist aber über einen Kondensator C 2 mit dem Punkt V verbunden, während sein Ausgang A 0 mit dem Löscheingang 01 des Gedächtnisses M in Verbindung steht. Gibt der Ausgang A 1 des Generators G L-Signal ab, so liegt an seinem Ausgang A 0 0-Signal. Das kurze L-Signal des Ausgangs A 1 gelangt über den Kondensator C 2 und die DiodeD auf den Odereingang E 1 der Kippstufe GM, so daß das Gedächtnis M über seinen Eingang 11 gesetzt wird. Das Setzen des Gedächtnisses M hat - wie schon dargelegtzur Folge, daß die LampeL gezündet wird. Nach einigen Mikro- oder Millisekunden Dauer verschwindet das Signal am Ausgang A 1 des Generators und erscheint an seinem AusgangA 0, wodurch das Gedächtnis M wieder gelöscht wird. Das wiederholte kurzzeitige Setzen und Löschen des Gedächtnisses M durch die Prüfsignalimpulse läßt wohl die Lampe L aufleuchten, bewirkt aber wegen der Trägheit des mechanischen Endschalters keinen Schaltvorgang des Schützes S. For dynamic testing of the monitoring means GM, M, P, N is a generator G, z. B. an astable flip-flop, which is at its outputs A 1 and A 0 alternately, preferably for a few microseconds or milliseconds each, Emits signal voltage. Are the components of the circuits to be monitored I and II fully operational, the monostable is at the OR inputs El and E2 Flip-flop GM per se 0 signal. The output A 1 of the generator G is over a capacitor C 2 is connected to the point V, while its output A 0 is connected to the Delete input 01 of the memory M is connected. If output A 1 des Generator G L signal from, so is at its output A 0 0 signal. The short L signal of the output A 1 reaches the OR input via the capacitor C 2 and the diode D E 1 of the flip-flop GM, so that the memory M is set via its input 11. As already explained, setting the memory M has the consequence that the lampL is ignited. The signal disappears after a few microseconds or milliseconds at the output A 1 of the generator and appears at its output A 0, causing the memory M is deleted again. The repeated short-term setting and deletion of the memory M by the test signal pulses causes the lamp L to light up, but causes Due to the inertia of the mechanical limit switch, the contactor S.

Die Anzahl der zu überwachenden Stromkreise 1 und II kann beliebig vergrößert werden, wobei lediglich die Anzahl der Odereingänge der Kippstufe GM mitwächst. Es ist auch möglich, mehrere Kippstufen GM vorzusehen, deren Ausgänge verschiedene Setzeingänge eines oder mehrerer Gedächtnisse M ansteuern. The number of circuits 1 and II to be monitored can be arbitrary are increased, with only the number of OR inputs of the flip-flop GM grows with you. It is also possible to provide several flip-flops GM, their outputs control different set inputs of one or more memories M.

Mittel zur weiteren Durchführung von entsprechenden Überwachungsmaßnahmen sind in der nachfolgenden Beschreibung eines speziellen Ausführungsbeispieles bzw. in den Ansprüchen im einzelnen hervorgehoben. Means for the further implementation of appropriate monitoring measures are in the following description of a special embodiment or highlighted in the claims in detail.

Bei der Fehlerüberwachung von Gleichrichtern ist es das Ziel, den Durchschlag der Einzelzellen einer Siliziumgleichrichtersäule in Graetzschaltung zu überwachen und bei auftretenden Fehlern im Durchlaß-und Sperrverhalten dieser Gleichriehterelemente zwei Trennschalter phasenriehtig, d. h. im Stromnulldurchgang des Speisewechselstromes, durch Überwaehungsmittel zu öffnen, welche sich ständig selbst auf Funktionstauglichkeit überprüfen. In der Fig. 2 ist die Schaltungsanordnung des Gleichrichters veranschaulicht, und in den Fig. 3 sowie 4 sind die Prüfschaltmittel dargestellt. In den Fig. 5 und 6 sind Abwandlungen der in der Fig. 4 gezeigten Prüfschaltung dargestellt, während die Fig. 7 Diagramme a bis h über das zeitliche Zusammenwirken der Prüfschaltmittei enthält. In rectifier fault monitoring, the goal is to Breakdown of the individual cells of a silicon rectifier column in a Graetz circuit to monitor and in the event of errors in the passage and blocking behavior of these In-line elements two disconnectors in phase, d. H. in the current zero crossing of the supply alternating current, to be opened by monitoring means, which are constantly Check for functionality yourself. In Fig. 2 is the circuit arrangement of the rectifier, and in Figs. 3 and 4 are the test switching means shown. 5 and 6 are modifications the one in Fig. 4 shown test circuit, while Fig. 7 diagrams a to h contains the temporal interaction of the test switching means.

In der Fig. 2 ist der Transformator Tr primärseitig mit dem Wechselstromnetz und sekundärseitig mit der einen Diagonale einer in ihren Zweigen bis d Gleichrichterelemente Gl enthaltenden Brücke verbunden. Von den beiden anderen Brückendiagonalpunkten, die mit » t « und » - « bezeichnet sind, wird die gleichgerichtete Spannung abgenommen und über die Glättungsdrossel L 1 einem Motor F, beispielsweise dem Fahrmotor einer elektrischen Lokomotive, zugeführt. Die Brückenzweige a bis d enthalten je vier Siliziumgieichrichterelemente Gla, Glb, Glc und Gld. In FIG. 2, the transformer Tr is on the primary side with the alternating current network and on the secondary side with one diagonal one in its branches to d rectifier elements Gl containing bridge connected. From the other two bridge diagonal points, which are marked with "t" and "-", the rectified voltage is removed and a motor F, for example the traction motor, via the smoothing throttle L 1 electric locomotive. The branches a to d each contain four Silicon rectifier elements Gla, Glb, Glc and Gld.

Parallel zu der Serienschaltung der Gleichrichter Gla, Glb, Glc, Gld ist jeweils eine Kondensatorbatterie Ca, Cb, Cc bzw. Cd geschaltet. Die Verbindungspunkte zwischen je zwei Gleichrichterelementen und je zwei Kondensatoren sind in jedem der Brückenzweige durch die Primärseite eines Wandlers A, B, C oder D überbrückt. Die Verbindung der Gleichrichterbrückenzweige b und d ist aufgetrennt, der Stoßpunkt der Zweige b und d also nicht unmittelbar mit der Sekundärseite des Transformators T verbunden, sondern jeder der beiden Zweigpunkte ist getrennt über je einen Wandler X bzw. Y sowie über Schalterkontakte Sx bzw. Sy an die Sekundärseite des Transformators angeschlossen. In der einen Halbperiode des Speist wechselstromes ist bei geschlossenen Schaltern der Scbalterkontakt Sx stromführend und in der anderen Halbperiode der Schalterkontakt Sy. Die Wandler X und Y geben über ihre jeweiligen sekundärseitigen Ausgangsklemmen Wechselspannungen ab, die dem Stromfluß entsprechen. Die Fig. 7 veranschaulicht unter c und d den zeitlichen Verlauf dieser Spannungen.In parallel with the series connection of the rectifiers Gla, Glb, Glc, Gld a capacitor battery Ca, Cb, Cc or Cd is connected in each case. The connection points between every two rectifier elements and every two capacitors are in each the bridge arms are bridged by the primary side of a converter A, B, C or D. The connection of the rectifier bridge arms b and d is separated, the point of impact the branches b and d therefore not directly with the secondary side of the transformer T connected, but each of the two branch points is separated by a converter X or Y and via switch contacts Sx or Sy to the secondary side of the transformer connected. In the one half cycle of the alternating current feed is closed Switch the Scbalterkontakt Sx live and in the other half cycle of Switch contact Sy. The transducers X and Y give on their respective secondary side Output terminals from AC voltages that correspond to the current flow. The Fig. 7 illustrates under c and d the course of these voltages over time.

Zur Überwachung des ordnungsgemäßen Arbeitens der Siliziumgleichrichterzellen in den Brückenzweigen ci bis d der Fig. 2 wird deren Sperrspannung benutzt. Die Kondensatornachbildungen Ca, Cb, Cc und Cd der Gleichrichtergruppen Gla, Gelb, Glc und Gld sind so bemessen, daß an den Primäreingängen der Wandler A, B, C, D bei richtigem Arbeiten der Gleichrichterzellen keine Spannung auftritt. Fällt jedoch eine der Zellen in den Zweigen a, b, c oder d aus, so ergibt sich in der Sperrphase an dem jeweiligen Wandkern, B C oder D eine Spannung, deren zeitlicher Verlauf in der Fig. 7, a bzw. b veranschaulicht ist. To monitor the correct operation of the silicon rectifier cells in the bridge branches ci to d of FIG. 2, their reverse voltage is used. the Capacitor replicas Ca, Cb, Cc and Cd of the rectifier groups Gla, Yellow, Glc and Gld are dimensioned so that at the primary inputs of the converters A, B, C, D at correct operation of the rectifier cells no voltage occurs. However, falls one of the cells in branches a, b, c or d results in the blocking phase at the respective wall core, B C or D a voltage, the time course of which in 7, a and b, respectively.

Wird von einem der Wandler, z. B. dem Wandler A, über seine Sekundärwicklung bei Zellendurchschlag im Zweig a Spannung gegeben, so soll der Schalter Sx geöffnet werden, während der Schalter Sy bei der nächsten Halbwelle geöffnet werden soll. Das Öffnen und Schließen der Schalterkontakte Sx und Sy erfolgt elektromagnetisch über die Schützspulen Xs und Ys.If one of the transducers, e.g. B. the converter A, via its secondary winding If there is voltage in branch a in the event of a cell breakdown, switch Sx should open while the switch Sy is to be opened at the next half-wave. The switch contacts Sx and Sy are opened and closed electromagnetically via the contactor coils Xs and Ys.

Die Lösung dieser Aufgabe veranschaulichen die folgenden Fig. 3 bis 6.The solution to this problem is illustrated by the following FIGS. 3 to 6th

In der Fig. 3 ist der Wandler A veranschaulicht, der primärseitig, wie in Fig. 2 dargestellt, im Brückenzweig a liegt. Die eine seiner beiden sekundärseitigen Klemmen ist über ein geschirmtes Verbindungskabel V und einen Widerstand R 2 mit dem Eingang El einer monostabilen Kippstufe GM verbunden. Die andere Anschlußklemme der Sekundärwicklung des Wandlers A ist geerdet. Der Eingang El der Kippstufe GM ist weiterhin über einen Widerstand R 3 mit dem negativen Pol N einer Gleichspannungsquelle verbun- den, deren positiver Pol M geerdet ist. Auch die SchirmungenSch sowohl des Wandlers als auch des Verbindungskabels sind geerdet. Jeder der WandlerA, B, C, D (Fig. 2) wirkt auf die zu Fig. 2 beschriebene Weise auf eine monostabile Kippstufe GM ein. Gibt der Wandler Spannung ab, so wird der Ausgang der Kippstufe erregt, und am Ausgang A 1 liegt während der Erregungsdauer Signalspannung. Tritt auf der Verbindungsleitung zwischen dem Wandler und der Kippstufe GM eine Leitungsunterbrechung auf, so gehangt über den negativen Spannungspol N (Fig. 3) Minuspotential an den Eingang der monostabilen Kippstufe GM, so daß selbst bei Leitungsunterbrechung zwischen Wandler und Kippstufe am Ausgang der Kippstufe (Fehl-) Signal erscheint. In Fig. 3, the converter A is illustrated, the primary side, as shown in Fig. 2, in the bridge branch a. One of its two secondary sides Clamping is via a shielded connection cable V and a resistor R 2 with connected to the input El of a monostable multivibrator GM. The other connector the secondary winding of converter A is grounded. The input El of the flip-flop GM is also via a resistor R 3 to the negative pole N of a DC voltage source connected the one whose positive pole M is grounded. The shields are also used The converter and the connecting cable are earthed. Each of the transducers A, B, C, D (FIG. 2) acts in the manner described for FIG. 2 on a monostable multivibrator GM a. If the converter emits voltage, the output of the multivibrator is excited, and signal voltage is present at output A 1 during the excitation period. Step on the Connection line between the converter and the flip-flop GM a line interruption on, then hung on the negative voltage pole N (Fig. 3) minus potential Input of the monostable multivibrator GM, so that even with an interruption in the line between Converter and flip-flop at the output of the flip-flop (false) signal appears.

Wie in der Fig. 4 dargestellt, wirken jeweils zwei WandlerA und B bzw. C und D auf eine gemeinsame monostabile Kippstufe GM ein, und zwar die Wandler A und B auf die Kippstufe GM 1 und die Wandler C und D auf die Kippstufe Um 2. Die Wandler A, B bzw. C, D sind jeweils über Odergatter mit diesen Kippstufen GM 1 und GM 2 verbunden, so daß an deren Ausgängen A 1 jeweils dann Signal erscheint, wenn einer der Wandler A oder B bzw. C oder D sekundärseitig Spannung abgibt. As shown in Fig. 4, two transducers A and B act or C and D on a common monostable multivibrator GM, namely the converter A and B on the flip-flop GM 1 and the converters C and D on the flip-flop Um 2. The Converters A, B and C, D are each via OR gates with these flip-flops GM 1 and GM 2 connected so that a signal appears at their outputs A 1 when one of the converters A or B or C or D emits voltage on the secondary side.

Auf die in Fig. 3 veranschaulichte Weise wirken auch die Wandler X und Y (Fig. 2) jeweils auf monostabile Kippstufen GM3 bzw. GM4 ein. Das hat zur Folge, daß die Kippstufen GM3 bzw. GM4 an ihren Ausgängen A 1 Signal führen, sobald und solange die Wandler X oder Y Spannung abgeben. Der Ausgang A 1 der Kippstufe GM 1 ist mit dem Setzeingang 12 der als Gedächtnis arbeitenden bistabilen Kippstufe All verbunden; ebenso ist der AusgangA 1 der Kippstufe GM 2 mit dem Setzeingang 12 des entsprechenden Gedächtnisses M2 verbunden. Der Ausgang A 1 des Gedächtnisses M1 ist über die Leistungsstufe P 1 mit der Schützspule Xs (s. auch Fig. 2) verbunden, deren andere Klemme mit dem negativen Pol N der Stromversorgungsgleichspannungsquelle verbunden ist. The transducers also act in the manner illustrated in FIG. 3 X and Y (Fig. 2) each to monostable multivibrators GM3 and GM4. That has to The result is that the flip-flops GM3 and GM4 carry a 1 signal at their outputs as soon as and as long as the converters X or Y supply voltage. The output A 1 of the multivibrator GM 1 is with the set input 12 of the bistable flip-flop that works as a memory All connected; likewise the output A 1 of the flip-flop GM 2 is with the set input 12 of the corresponding memory M2. The output A 1 of memory M1 is connected to the contactor coil Xs (see also Fig. 2) via the power stage P 1, the other terminal of which is connected to the negative pole N of the DC power supply voltage source connected is.

Der Ausgang A 1 des Gedächtnisses M2 ist über die Leistungsstufe P2 und die Schützspule Ys (s. auch Fig. 9) an das negative Potential N gelegt.The output A 1 of the memory M2 is via the power level P2 and the contactor coil Ys (see also FIG. 9) is connected to the negative potential N.

Der Ausgang A 1 des Gedächtnisses M1 ist weiterhin mit dem Setzeingang 11 des GedächtnissesM2 verbunden ebenso ist der Ausgang A 1 des Gedächtnisses M2 mit dem Setzeingang 11 des Gedächtnisses All verbunden. Die Eingänge 11 und 12 beider Gedächtnisse M1 und M2 sind als Odergatter ausgebildet. Am jeweiligen AusgangA 1 der Gedächtnisse erscheint somit stets dann Dauersignal, wenn einer der beiden Eingänge 11 bzw. 12, wenn auch noch so kurzzeitig, Signal führt. Jedes der beiden Gedächtnisse M 1 und M2 besitzt weiterhin drei Rückstelleingänge 01, 02 und 03, die ebenfalls als Odergatter ausgebildet sind, so daß eine Löschung bzw. Sperrung der Gedächtnisse Ml bzw. M2 2 möglich ist, sobald einer der Rückstelleingänge Ol bis 03 Signal erhält bzw. führt. Der Rückstelleingang 02 des Gedächtnisses Ml ist mit dem Ausgang A 1 der Kippstufe GM 3 und der Rückstelleingang 02 des Gedächtnisses M2 2 mit dem AusgangA1 der KippstufeGM4 verbunden. Die Ausgänge A 1 der Kippstufen GM 3 und Um 4 wirken außerdem auf ein Undgatter U, dessen Ausgang mit beiden Rückstelleingängen 03 der GedächtnisseM1 und M2 verbunden ist. Der AusgangA des Undgatters U führt demzufolge nur dann Signal, wenn beide Eingänge 11 und 12 des Undgatters gleichzeitig Signal führen. Der AusgangA 1 der Kippstufe GM3 ist außerdem mit dem Eingang einer Zeitstufe K 1+ TK 1 verbunden, ebenso der Ausgang A 1 der Kippstufe GM 4 mit dem Eingang der Zeitstufe K 2 + TK 2. Die Ausgänge A 2 dieser Zeitstufen wirken über ein Odergatter auf die monostabile Kipp stufe K 3 ein, deren Ausgang A 1 an die Löscheingänge 01 der Gedächtnisse M1 und M2 2 gelegt ist. The output A 1 of the memory M1 is still with the set input 11 of the memory M2 is also connected to the output A 1 of the memory M2 connected to the set input 11 of the memory All. Inputs 11 and 12 of both Memories M1 and M2 are designed as OR gates. At the respective output A 1 the memory therefore always appears as a continuous signal when one of the two inputs 11 or 12, no matter how briefly, carries a signal. Either of the two memories M 1 and M2 also have three reset inputs 01, 02 and 03, which are also are designed as OR gates, so that a deletion or blocking of memories Ml or M2 2 is possible as soon as one of the reset inputs Ol to 03 receives a signal or leads. The reset input 02 of the memory Ml is connected to the output A 1 the flip-flop GM 3 and the reset input 02 of the memory M2 2 with the output A1 connected to flip-flop GM4. The outputs A 1 of the multivibrators GM 3 and Um 4 are effective also to an AND gate U, the output of which is connected to both reset inputs 03 of the MemoriesM1 and M2 is connected. The output A of the undgate U leads accordingly signal only if both inputs 11 and 12 of the AND gate simultaneously Lead signal. The output A 1 of the flip-flop GM3 is also connected to the input of a Time stage K 1+ TK 1 connected, as well as the output A 1 of the flip-flop GM 4 with the Input of time stage K 2 + TK 2. The outputs A 2 of these time stages override an OR gate on the monostable Kipp stage K 3, whose output A 1 to the Delete inputs 01 of the memories M1 and M2 2 is set.

Der Ausgang A 1 der ZeitstufeK1+TK1 führt an den Eingang E 1 der Kippstufe GM2, der Ausgang Al der ZeitstufeK2+TK2 an den EingangEl der Kippstufe GM 1. Weiterhin ist der Ausgang A des Undgatters U noch an den Eingang der monostablilen Kippstufe K4 gelegt, deren Ausgang über die Leistungsstufe P 5 die Lampe L 3 setzen kann.The output A 1 of the timer K1 + TK1 leads to the input E 1 of the multivibrator GM2, the output Al of the timer K2 + TK2 to the input El of the flip-flop GM 1. Furthermore the output A of the AND gate U is still at the input of the monostable multivibrator K4 placed, the output of which can set the lamp L 3 via the power stage P 5.

Zur optischen Signalanzeige ist der Ausgang A 0 der Leistungsstufe P 1 über die Urakehrstufe N 1 an den Setzeingang 11 des Gedächtnisses M3 gelegt, während der Ausgang A 0 der Leistungsstufe P2 über die Umkehrstufe N 2 den Rückstelleingang 01 des Gedächtnisses M3 beeinflußt, dessen Ausgang über die Leistungsstufe P 3 die Lampen1 und dessen AusgangA0 über die LeistungsstufeP4 die Lampen2 steuert. Output A 0 of the power stage is used for visual signal display P 1 is applied to the set input 11 of the memory M3 via the original reversal stage N 1, while the output A 0 of the power stage P2 is the reset input via the reversing stage N 2 01 of the memory M3 influences, the output of which via the power stage P 3 the Lamp 1 and its output A0 controls lamps 2 via power stage P4.

Die Arbeitsweise der Schaltungsanordnung nach Fig. 4 ist folgende: Erscheint am Ausgang des Wandlers A oder B (Fig. 2) Spannung, so wird die Kippstufe GM1 zum Ansprechen gebracht. Am Ausgang Al dieser Kippstufe erscheint Signal, das über den Eingang 11 das Gedächtnis Ml setzt. Dadurch führt der Ausgang A 1 des Gedächtnisses M1 ebenfalls Signal, das am Eingang E der Leistungsstufe P 1 erscheint. Der Ausgang A 0 der Leistungsstufe P1 führt somit 0-Signal, so daß die Schützspule Xs erregt und der Schalter Sx (Fig. 2) geöffnet wird. Diese Schalteröffnung ist aber nur dann möglich, wenn der WandlerX (Fig. 2) keine Spannung abgibt, also primärseitig stromlos ist, was jedoch nur im Stromnulldurchgang des Speisewechseistromes der FalI ist. Nur dann ist nämlich durch fehlendes Signal am Ausgang'4 1 der KippstufeM3 der Rückstelleingang 02 des Gedächtnisses M1 unbesetzt. Auch wenn eine Leitungsunterbrechung eingetreten ist, kann das dadurch gesetzte Gedächtnis M1 erst dann an seinen Ausgang A 1 Schaltsignal geben, wenn die Kippstufe GM3 am Ausgang A 1 kein Signal mehr führt. The operation of the circuit arrangement according to FIG. 4 is as follows: If voltage appears at the output of converter A or B (Fig. 2), the flip-flop is activated GM1 made to respond. At the output Al of this flip-flop the signal appears that sets the memory Ml via input 11. As a result, the output A leads 1 of the memory M1 also signal that appears at input E of power stage P 1. The exit A 0 of the power stage P1 thus has a 0 signal, so that the contactor coil Xs is excited and the switch Sx (Fig. 2) is opened. This switch opening is only then possible if the converter X (Fig. 2) does not emit any voltage, i.e. without current on the primary side is what, however, is only in the current zero crossing of the AC feed current of the case. Only then is the reset input due to the lack of a signal at output 4 1 of flip-flop M3 02 of memory M1 unoccupied. Even if a line interruption has occurred is, the memory M1 set by this can only then be sent to its output A 1 switching signal when the flip-flop GM3 at output A 1 no longer carries a signal.

Sobald der Schalterkontakt Sx geöffnet ist, muß in der nächsten Halbperiode der Schalter Sy öffnen, weil, sobald am Ausgang A 1 des Gedächtnisses M 1 Signal erscheint, auch das Gedächtnis M2 über seinen Eingang 11 gesetzt wird und demzufolge auch der Ausgang A 1 des Gedächtnisses M2 Signal führt. Eine Erregung der Schützspule Ys über die Leistungsstufe P 2 kann jedoch erst dann erfolgen, wenn die Kippstufe GM 4 den Löscheingang 02 des Gedächtnisses M2 freigibt. Dies ist aber nur in der stromlosen Phase des Wandlers Y möglich. As soon as the switch contact Sx is open, must in the next half cycle the switch Sy open because as soon as the output A 1 of the memory M 1 signal appears, the memory M2 is also set via its input 11 and consequently output A 1 of the memory M2 also carries a signal. An excitation of the contactor coil Ys via the power level P 2 can only take place when the flip-flop GM 4 releases the delete input 02 of the memory M2. But this is only in the currentless phase of converter Y possible.

Um die ständige Betriebsbereitschaft der verwendeten Überwachungsbauelemente zu sichern, ist eine dynamische Funktionsüberwachung dieser Bauteile vorgesehen: Die Ausgänge A 1 der Kippstufe GM 3 und GM 4 wechseln im Takt der Netzfrequenz abwechselnd ihren Schaltzustand. An deren Ausgängen erscheint also abwechselnd Signal und Nichtsignal. Führt z. B. die Kippstufe GM4 zu einer bestimmten Zeit an ihrem Ausgang Al Signal, so wird damit die Zeitstufe K2+TK2 an ihrem Ausgang zur Abgabe eines sehr kurzen, etwa 1 Promille der Periodenzeit, also etwa 20 Fs, dauernden Signals veranlaßt. Dieses Signal wird auf den Odereingang E 1 der Kippstufe GM1 gegeben. Dadurch wird das Gedächtnis M1 über den Eingang 11 gesetzt, und an seinem Ausgang A 1 erscheint Signal, was dazu führt, daß am AusgangA0 der LeistungsstufeP1 für die Dauer dieser Zeit das Signal verschwindet. Während dieser Zeit führt der AusgangA 0 der Umkehrstufe N 1 Signal, und das Gedächtnis M3 wird über seinen Eingang 11 gesetzt. Am Ausgang A 1 des Gedächtnisses M3 liegt damit Signal an, und über die Leistungsstufe P3 wird die Lampe L 1 gezündet. Nach Ablauf der Zeit von 20 ps verschwindet am Ausgang A 1 der Zeitstufe K2+TK2 das Signal, aber an seinem AusgangA 2 erscheint es. Gleichzeitig mit diesem Signal am AusgangA2 der ZeitstufeK2+TK2 wird die monostabile Kippstufe K3 erregt, die ein ebenfalls sehr kurzes Signal von etwa 20 Fs an ihrem Ausgang 1 abgibt und dadurch über den Rückstelleingang 01 das Gedächtnis M1 löscht. Am Ausgang A 1 des Gedächtnisses M1 verschwindet das Signal, die Leistungsstufe Pl führt an ihrem Ausgang wieder Signal, während die Umkehrstufe N 1 an ihrem Ausgang 0-Signal führt. Das Gedächtnis M3 bleibt dagegen nach wie vor gesetzt. The constant operational readiness of the monitoring components used dynamic function monitoring of these components is provided: The outputs A 1 of the flip-flop GM 3 and GM 4 alternate with the cycle of the mains frequency their switching status. Signal and non-signal appear alternately at their outputs. Performs e.g. B. the flip-flop GM4 at a certain time at its output Al signal, so the timing stage K2 + TK2 at its output becomes a delivery a very short one about 1 per thousand of the period time, i.e. about 20 Fs, causes the signal to last. This signal is given to the OR input E 1 of the flip-flop GM1. This will the memory M1 is set via input 11 and appears at its output A 1 Signal, which leads to the fact that at the output A0 of the power stage P1 for the duration of this Time the signal disappears. During this time, output A leads 0 of the reversing stage N 1 signal, and the memory M3 is set via its input 11. At the exit A 1 of the memory M3 is therewith a signal, and the output stage P3 becomes the lamp L 1 ignited. After the time of 20 ps has elapsed, A disappears at output 1 of the time stage K2 + TK2 the signal, but it appears at its output A 2. Simultaneously with this signal at the output A2 of the timing stage K2 + TK2, the monostable multivibrator becomes K3 energizes, which also has a very short signal of about 20 Fs at its output 1 and thereby deletes the memory M1 via reset input 01. At the exit A 1 of the memory M1 the signal disappears, the power level Pl leads signal again at its output, while the inverter N 1 has a 0 signal at its output leads. The memory M3, on the other hand, remains set.

Bei der nächsten Halbwelle des Speisewechselstromes führt die Kippstufe GM3 an ihrem Ausgang Al Signal, dabei läuft der zuvor beschriebene Vorgang ab, jedoch über die Zeitstufe K 1 + TK 1, die Kippstufe GM 2, das Gedächtnis M 2, die Leistungsstufe P2 und die Umkehrstufe N 2. Letztere führt dann an ihrem Ausgang A 1 Signal, das das Ge dächtnis M3 über den Rückstelleingang 01 löscht, so daß nur seinAusgangA Signal führt und die Lampe L2 zum Ansprechen bringt. Das GedächtnisM3 wird somit im Takt der Netzfrequenz umgeworten und die Lampen L 1 und L2 blinken bei diesem Takt wechselnd auf. Ist jedoch irgendein Bauteil defekt geworden, so gibt eine der beiden Lampen1 oder L2 Dauerlicht, oder es brennt keine. Die sehr kurze Prüfzeit von zweimal 10 Fs stört die Gesamtübertragung nicht, weil die Schalter Sx und Sy in dieser kurzen Zeit nicht betätigt werden können. Auf diese Weise wird somit eine dauernde dynamische Funktionsüberwachung aller Steuer- und Schaltelemente sichergestellt. The flip-flop leads at the next half-wave of the alternating feed current GM3 at its output Al signal, the process described above takes place, however via the time level K 1 + TK 1, the flip-flop level GM 2, the memory M 2, the performance level P2 and the inverter N 2. The latter then carries a 1 signal at its output A, the deletes the memory M3 via the reset input 01 so that only its outputA Signal leads and causes lamp L2 to respond. The memory M3 thus becomes recirculated in the cycle of the mains frequency and the lamps L 1 and L2 flash at this Clock alternating on. However, if any component has become defective, one of the Both lamps1 or L2 are on continuously, or none of them are lit. The very short test time of two times 10 Fs does not disturb the overall transmission because the switches Sx and Sy cannot be operated in this short time. In this way a permanent dynamic function monitoring of all control and switching elements ensured.

Das Undgatter U hat die Aufgabe, ein Schalten während der Übergangszeit (Kommutierungszeit) tk (Fig. 6, c, d) zu verhindern. Für die Dauer dieser Zeit können durch das Undgatter U die Gedächtnisse M 1 und M2 2 gesperrt werden. Die LampeL3 gibt ebenfalls »Flackerlicht«, solange das Undgatter arbeitet. The AND gate U has the task of switching during the transition period (Commutation time) tk (Fig. 6, c, d) to prevent. For the duration of this time you can the memories M 1 and M2 2 are blocked by the AND gate U. The lampL3 also gives "flickering light" as long as the and gate works.

Um sicherzustellen, daß ein Schalten der SchützeSx und Sy nur während der Zeit tS (Fig. 7, c, d) erfolgen kann, ist es vorteilhaft, zwischen die Kippstufen GM 3, GM4 und die Gedächtnisse M1 und M2 je eine Kippstufe definierter Kippzeit zu schalten, deren Kippzeit etwa 400/0 der Periodendauer beträgt. Ein Schaltungsbeispiel hierfür veranschaulicht die Fig. 5. To ensure that the contactors Sx and Sy are only switched during the time tS (Fig. 7, c, d) can take place, it is advantageous between the flip-flops GM 3, GM4 and the memories M1 and M2 each have a trigger stage with a defined trigger time to switch whose breakover time is about 400/0 of the period. A circuit example FIG. 5 illustrates this.

Die dabei zusätzlich verwendeten Kippstufen K 5 und K 6 werden ebenfalls dynamisch überwacht.The additional flip-flops K 5 and K 6 are also used dynamically monitored.

Bei dieser Schaltungsvariante nach Fig. 5 müssen die GedächtnisseM1 und M2 je ein kombiniertes Und-Oder-Eingangsgatter haben. Hierbei gilt (11 v 12)13. Das bedeutet, daß die Eingänge 11 und 12 der Gedächtuisse Ml und M2 Odereingänge sind, während der Eingangl3 ein Undgattereingang ist. Die Gedächtnisse M1 und M2 können also nur dann gesetzt werden, wenn entweder der Eingang 11 oder der Eingang 12 gemeinsam mit dem Eingang 13 durch L-Signal belegt sind. Am Ausgang A 1 des Gedächtnisses M1 z. B. entsteht also nur dann L-Signal, wenn der Eingang 11 und der Eingang 13 gleichzeitig L-Signal erhalten, bzw. dann, wenn der Eingang 12 und der Eingang 13 gleichzeitig L-Signal erhalten. In this circuit variant according to FIG. 5, the memories M1 and M2 each have a combined AND-OR input gate. (11 v 12) 13 applies here. This means that inputs 11 and 12 of the Gedächtuisse Ml and M2 or inputs while input 13 is an and gate input. the Memories M1 and M2 can only be set if either input 11 or the input 12 together with the input 13 are occupied by an L signal. At the exit A 1 of the memory M1 z. B. therefore only arises when the input 11 and input 13 receive a L signal at the same time, or if the input 12 and input 13 receive a L signal at the same time.

Falls ein solches kombiniertes Gatter unerwünscht ist, kann auch entsprechend dem Schaltungsbeispiel nach Fig. 6 verfahren werden, indem zwischen die Kippstufen K5 und K 6 und die Gedächtnisse Ml, M2 je eine Nichtstufe N 3 bzw. N4 eingeschaltet wird. Die Eingangsgatter der GedächtnisseM1 bzw. M2 können dann, wie zu Fig. 4 veranschaulicht, wieder als Odergatter ausgebildet sein, ohne daß ein zusätzliches Undgatter nötig wäre.If such a combined gate is undesirable, a corresponding option can also be used the circuit example according to FIG. 6 are proceeded by between the flip-flops K5 and K 6 and the memories Ml, M2 each have a non-level N 3 or N4 switched on will. The input gates of the memories M1 and M2 can then, as illustrated in FIG. 4, again be designed as an OR gate without the need for an additional AND gate were.

Die Anzahl der Eingangskippstufen GM kann der Anzahl der zu überwachenden Bauelemente angepaßt sein; es genügt jedoch, in vielen Anwendungsfällen der angegebenen Überwachungsschaltanordnung die Anzahl dieser Kippstufen klein zu halten, aber deren Eingangsodergatter mit vielen Eingängen auszurüsten. The number of input flip-flops GM can be the number to be monitored Components be adapted; however, it is sufficient in many cases of application of the specified Monitoring switching arrangement to keep the number of these flip-flops small, but their To equip the entrance gate with many entrances.

Es liegt auch im Rahmen der Erfindung, bei dauerndem oder zeitweiligen Betriebsausfall eines Bauelementes dessen Fehlleistungszeit anstatt durch eine Signalgabe (L-Signal an die Kippstufen GM) durch Signalausfall (0-Signal) auszuwerten; es ist dann nur notwendig, das dem Eingangskreis der Kippstufen zugeordnete Vielfachodergatter durch ein Vielfachundgatter mit nachgeschalteter Umkehrstufe zu ersetzen. It is also within the scope of the invention for permanent or temporary Failure of a component is its failure time instead of a signal (L signal to flip-flops GM) to be evaluated due to signal failure (0 signal); it is then only necessary the multiple or gate assigned to the input circuit of the flip-flops to be replaced by a multiple and gate with a downstream reversing stage.

Claims

PATENT CLAIMS: 1. Circuit arrangement for monitoring the operation of Components of the electrical supply, signal, control and regulation technology, such as z. B. tubes, transistors, rectifiers, inductors, capacitances and resistors, in the event of permanent or temporary deviations, their operating values from the specified As a result, setpoint values can influence switching or display means as a result of failures characterized in that for dynamic monitoring of the operating values of all or one Group of components contactless logic elements in connection with electronic Clocks are used, whose test cycle time is large and their test cycle duration selected to be small compared to the failure time tolerance of the components to be monitored is.

2. Circuit arrangement according to claim 1, characterized in that the test cycle is generated by a monostable multi-vibrator.

3. Circuit arrangement according to claim 1, characterized in that the test cycle is determined by a monostable multivibrator, the one by a self-oscillating one Generator, e.g. B. the network frequency is triggered.

4. Circuit arrangement according to claim 3, with synchronization of the Clock by the network frequency, characterized in that the test cycle duration small compared to the period (20 msec), preferably equal to a thousandth (20 Fsec) the period is selected.

5. Circuit arrangement according to claim 1, characterized in that each component to be monitored or a group of similar or more dissimilar Components is a member of an electrical bridge circuit that is used exclusively for Compliance with the operating setpoints of the components is adjusted and when over- or falling below these operating values due to bridge inequality z. B. over a converter (A, B, C, D) emits an error identification signal.

6 circuit arrangement according to claim 5, characterized in that the error identification signal of one or more bridge circuits, e.g. B. over Or gate, a monostable multivibrator (GM) triggers, which via its output a Memory level (M) sets which - if necessary via a performance level (P) - a contactor (Sx, Sy) to switch off the defective ones and, if necessary, to switch them on a reliable replacement component.

7. Circuit arrangement according to claim 6 for the power supply of the Components with technical alternating current, characterized by switching means that only switch-off or switch-on measures when the alternating current crosses zero allow.

8. Circuit arrangement according to claim 7, characterized by polarity-sensitive Monitoring means (X, Y) in the alternating current circuit, one of which is used for the positive, the other, depending on the negative half-waves of the alternating current, the delivery of a corresponding control signal (L signal).

9. Circuit arrangement according to claim 8, characterized by the Series connection of an appropriately polarized rectifier and the primary winding a converter (X or Y) as monitoring means, preferably in parallel connection to a live element, e.g. B. a resistor, the AC circuit.

10. Circuit arrangement according to claim 8, characterized in that that each monitoring means (X, Y) on receipt of the polarity identification signal a monostable Flip-flop (GM3, GM4) influenced and a pulse shaper (K-TK) triggers that over their output causes the delivery of a test signal, the duration of which is small compared to the duration of the polarity identification signal, preferably several orders of magnitude smaller than this is.

11. Circuit arrangement according to claim 10, characterized in that that the test signal has a second OR input of the converter (A, B, C, D) connected downstream Flip-flop (GM) is supplied.

12. Circuit arrangement according to claim 10, characterized in that that each pulse shaper stage (K-TK) has an additional, inverse test signal output that carries a signal when the other output does not emit a signal.

13. Circuit arrangement according to claim 12, characterized in that that the test signal duration at one output (A 1) of the pulse shaper stage (K-TK) is preferably the same as that selected or set at the other output (A 2).

14. Circuit arrangement according to claim 12, characterized in that that the inverse outputs (A 2) of the pulse shaper stages (K-TK) are the OR gate inputs influence a monostable multivibrator (K3), the output of which is one of the reset inputs of memories (M) occupied.

15 circuit arrangement according to claim 11, characterized in that that the test signals behind the toggle (GAll, GM2), memory (All, M2) and Power levels (pol, P2) via reversing levels (N 1, N 2) on the setting or

Clear input of a further memory (M3), whose outputs influence optical display means (L 1, L 2), their alternating signal display identify the operability of all monitoring switching devices (GM, M, K-TK, K 3).

16. Circuit arrangement according to one of the preceding claims for Operational monitoring of rectifier components in Graetzscher bridge circuit, characterized in that the rectifiers or rectifier groups (Gla, Glb, Glc, Gels) each branch of the rectifier bridge is part of the operating values the rectifier-simulating bridge circuit (a, b, c, d) are two of them neighboring bridge branches through the rectifiers (Gla, Gib, Glc, G10 and the others both bridge branches are formed by capacitors (Ca, Cb, Cc, Cd), their capacitance is chosen so that a converter connected to the bridge output (A, B, C, D) the rectifier (Gl) remains de-energized during normal operation.

17. Circuit arrangement according to claim 16, characterized in that that the Graetzsche rectifier bridge on one of its two AC network sides Diagonal points is cut and the two connections of the bridge formed in this way via one converter each (X or Y) and one contactor each (Sx or Sy) on a common network-side diagonal point are connected together.

18. Circuit arrangement according to claim 16 and 17, characterized in that that the signal voltages of two converters (A and B or C and D) each other opposite bridge branches (a and b or c and d) to the OR entrances (E2 and E3) of the multivibrators (GM1 or GM2) are created, the outputs of which each have a set input (12) of memories (M1, M2), of which the output of one with a Set input (11) of the other and also via one power level each (P 1 or

P 2) with the corresponding contactor coil (Xs or

Ys) is connected.

19. Circuit arrangement according to claim 16 and 17, characterized in that that the signal voltages of the converter (X) to the input of the flip-flop (GM3) and the signal voltage of the converter (Y) is switched to the input of the multivibrator (GM4) is, the output of the flip-flop (GM3) with both the input of the pulse shaper (K1-TK1) as well as with one of the delete inputs (02) of the memory (M1) and the The output of the trigger stage (GM4) and the input of the pulse shaper stage (K 2-TK 2) as well as with one of the delete inputs (02) of the memory (M2).

20. Circuit arrangement according to claim 18, characterized in that that the outputs of the multivibrators (GM3, GM4) to the inputs of an AND gate (U) are performed, the output of which with a delete input (03) each of the memories (M1 and M2) is connected.

21. Circuit arrangement according to claim 19, characterized in that that between flip-flop (GM3) and pulse shaper (K l-TK 1) and between flip-flop (GM4) and pulse shaper (K 2-TK 2) each have a further monostable multivibrator (K 5 or K 6) is switched, the output of the flip-flop (K5) with a set input (13) of the memory (M2) and the output of the trigger stage (K 6) with a set input (13) of the memory (M1) is connected (Fig. 4).

22. Circuit arrangement according to claim 21, characterized in that that the set inputs (11, 12, 13) of the memories (M1, M2) combined AND-OR gates form, where (11 v 12). 13 applies (Fig. 4).

23. Circuit arrangement according to claim 19, characterized in that that each of the two flip-flops (GM3, GM4) has a further flip-flop (K5 or K6) as well as an inversion stage (N3 or N4) with its pulse shaper stage (K l-TK 1 or K2-TK2) is connected that the outputs of the flip-flops (GM3 and GM4) occupy an AND gate (U), whose output occupies the delete inputs (02) of both memories (M1, M2), and that the outputs of the two reversing stages (N3, N4) each with a clear input (01) of the Memories (M1, M2) is connected (Fig. 5).

Publications considered: German Auslegeschriften No. 1 087 691, 1 081 118, 1069761.