DE1128687B

DE1128687B - Combined serial full adder / subtractor

Info

Publication number: DE1128687B
Application number: DES70673A
Authority: DE
Inventors: Dipl-Ing Herbert Wilhelm
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1960-09-30
Filing date: 1960-09-30
Publication date: 1962-04-26

Description

Kombinierter Serienvolladdierer/-subtrahlerer Es ist bekannt, die einzelnen Dezimalziffern einer mehrstelligen Dezimalzahl durch binäre Impulsfolgen darzustellen. Eine derartige Darstellung von Dezimalzahlen nennt man binär-dezimale Verschlüsselung. Werden zwei derartig verschlüsselte Dezimalzahlen in einem binären Addierwerk addiert, so erscheint das Ergebnis im allgemeinen nicht mehr in der gewählten binär-dezimalen Verschlüsselung, sondern entweder in rein binärer oder anderer Form. Um in jedem Fall das Ergebnis der Addition wieder in der gewünschten binär-dezimalen Verschlüsselung zu erhalten, muß nach der Addition die erhaltene Summe korrigiert werden.Combined serial full adder / subtractor It is known that the individual decimal digits of a multi-digit decimal number through binary pulse trains to represent. Such a representation of decimal numbers is called binary-decimal Encryption. Two decimal numbers encoded in this way become one binary If the adder is added, the result generally no longer appears in the selected one binary-decimal encryption, but either in purely binary or other form. In any case, the result of the addition is returned to the desired binary-decimal To obtain encryption, the sum received must be corrected after the addition will.

Es ist bereits eine Anordnung bekannt, die nach diesem Prinzip arbeitet und bei der die einzelnen Dezimalziffern der zu addierenden Dezimalzahlen sowie die zur Darstellungjeder Dezimalziffer dienenden Binärziffern nacheinander den beiden Eingängen eines rein binär arbeitenden Addierers zugeführt werden. Der rein binär arbeitende Addierer besitzt darüber hinaus noch einen dritten Eingang, an den der von der Addition einer niedrigeren Dezimalstelle herrührende Übertrag angelegt wird. Das Ergebnis der Addition erscheint am Ausgang des Addierers in rein binärer Form und wird bei der bekanntgewordenen Anordnung über ein Verzögerungsglied einem zweiten Addierer zugeführt, dessen zweitem Eingang von einem Korrekturregister die zur Korrektur nötigen Impulse zugeleitet werden. Am Ausgang des zweiten Addierers kann das Rechenergebnis in der gewünschten binärdezimalen Form abgenommen werden. Das Korrekturregister besteht bei dieser bekannten Anordnung im wesentlichen aus einem Impulsgenerator und Torschaltungen. Der Aufwand für dieses Korrekturregister ist infolge der Verwendung von Elektronenröhren für die Torschaltungen und den Impulsgenerator sehr hoch. Ein weiterer Nachteil dieser Anordnung ist, daß die Steuerspannungen für den Impulsgenerator an besonderen Punkten der Schaltungsanordnung des ersten bzw. zweiten Addierers abgenommen werden muß.An arrangement is already known which works on this principle and where the individual decimal digits of the decimal numbers to be added as well as the binary digits used to represent each decimal digit, one after the other Inputs of a purely binary working adder are fed. The purely binary working adder also has a third input to which the Carryover resulting from the addition of a lower decimal place is applied. The result of the addition appears at the output of the adder in purely binary form and is in the known arrangement via a delay element to a second Adder supplied, the second input of which is used by a correction register for correction necessary impulses are supplied. The calculation result in the desired binary decimal form. The correction register in this known arrangement consists essentially of a pulse generator and gates. The effort for this correction register is due to the use of electron tubes for the gate circuits and the pulse generator is very high. A Another disadvantage of this arrangement is that the control voltages for the pulse generator at particular points in the circuit arrangement of the first or second adder must be removed.

Darüber hinaus ist eine weitere Anordnung bekanntgeworden, bei der zwei vollkommen gleichartig aufgebaute, rein binär arbeitende Addierer Verwendung finden. Der Ausgang des ersten binären Addierers ist dabei mit dem Eingang des zweiten Addierers über Verzögerungsgliederverbunden, die das Rechenergebnis in Parallelform einem einen Korrekturwert liefernden Hilfszählwerk zuführen. Die Feststellung des für die binär-dezimale Darstellung notwendigen Korrekturwertes, d. h. die Festlegung der in dem zweiten binären Addierer zu der vom ersten binären Addierer gelieferten Impulsfolge zu addierenden Impulsfolge, erfolgt in diesem Hilfszählwerk. Obwohl die zuletzt genannte bekannte Anordnung gegenüber der ersten Anordnung den Vorteil aufweist, das zwei vollständig gleichartige binäre Addierer verwendet werden können, die in bekannter Weise drei Eingänge und zwei Ausgänge besitzen, hat auch diese Anordnung den Nachteil des erheblichen Aufwandes.In addition, another arrangement has become known in which two completely identically constructed, purely binary adders are used. The output of the first binary adder is connected to the input of the second adder via delay elements which feed the calculation result in parallel to an auxiliary counter which supplies a correction value. The determination of the correction value necessary for the binary-decimal representation, i. H. the definition of the pulse sequence to be added in the second binary adder to the pulse sequence supplied by the first binary adder takes place in this auxiliary counter. Although the last-mentioned known arrangement has the advantage over the first arrangement that two binary adders of the same type can be used, which in a known manner have three inputs and two outputs, this arrangement also has the disadvantage of considerable complexity.

Zur Verminderung des Aufwandes derartiger Anordnungen für die Addition von in einem Binär-Dezimal-Code vorliegenden Zahlen ist bereits vorgeschlagen worden, sowohl die Zwischenspeicherung der von dem ersten Addierer abgegebenen Impulsfolge als auch die Erzeugung der Korrekturimpulsfolge mit Hilfe zweier Gruppen von durch Taktimpulsen nacheinander ansteuer- und abtastbaren Magnetkernen durchzuführen. Durch eine solche Maßnahme läßt sich der Aufwand für derartige Schaltungsanordnungen wesentlich reduzieren.To reduce the expense of such arrangements for the addition of numbers in a binary-decimal code has already been proposed, both the intermediate storage of the pulse train emitted by the first adder as well as the generation of the correction pulse train with the help of two groups of by To carry out clock pulses one after the other controllable and scannable magnetic cores. Such a measure reduces the cost of such circuit arrangements reduce significantly.

Die obengenannten sowie die bereits vorgeschlagene Maßnahme lassen sich sowohl bei Addierern als auch bei Subtrahierern anwenden.Leave the above measures as well as the one already proposed apply to both adders and subtractors.

Es ist bekannt, Subtraktionen durch Additionen mit einem Komplementwert zu ersetzen. Für gewisse Aufgaben ist es aber zweckmäßiger, an Stelle der Addition mit dem Komplementwert direkt eine Subtraktion der Zahlen durchzuführen. Ein solcher kombinierter Volladdierer/-subtrahierer für Serienbetrieb könnte aus einem rein binär arbeitenden Serienvolladdierer/-subtrahierer und einem rein binär arbeitenden Serienvolladdierer aufgebaut werden. Dabei müßte die von dem Serienvolladdierer/-subtrahlerer abgegebene Impulsgruppe in einem Verzögerungsglied zwischengespeichert und in einem Korrekturregister die jeweils benötigte Korrekturimpulsgruppe erzeugt werden. Da, je nachdem, ob der Serienvolladdierer/-subtrahierer als Addierer oder Subtrahierer arbeitet und ob ein dezimaler Übertrag bzw. ein dezimaler Borger aufgetreten ist, eine andere Korrekturimpulsgruppe benötigt wird, ist bei dieser Anordnung ein besonderes Steuerglied für das Korrekturregister vorgesehen.It is known to replace subtractions with additions with a complement value. For certain tasks, however, it is more useful to directly subtract the numbers instead of adding them with the complementary value. Such a combined full adder / subtractor for series operation could be constructed from a series full adder / subtracter operating in a purely binary manner and a series full adder operating purely in binary form. The pulse group emitted by the serial full adder / subtracter would have to be temporarily stored in a delay element and the correction pulse group required in each case would have to be generated in a correction register. Since, depending on whether the serial full adder / subtracter works as an adder or subtractor and whether a decimal carry or a decimal borger has occurred, a different correction pulse group is required, a special control element is provided for the correction register in this arrangement.

Gegenstand der Erfindung ist ebenfalls ein kombinierter Addierer und Subtrahierer für in Serienform in einem Binär-Dezimal-Code vorliegende Zahlen. Der Erfindung liegt die Aufgabe zugrunde, den Aufwand für einen solchen kombinierten Serlenvolladdierer/-subtrabierer, insbesondere den Aufwand für die Erzeugung der Korrekturimpulsgruppe zu reduzieren. Erfindungsgemäß wird dies dadurch erreicht, daß außer einem ersten rein binär arbeitenden kombinierten Serienvolladdierer/-subtraWerer ein zweiter rein binär arbeitender Serienvolladdierer/-subtrahierer vorgesehen ist, dem die zu korrigierende Impulsgruppe und eine stets gleiche Korrekturimpulsgruppe zugeführt werden und daß Mittel mit den beiden Serienvolladdierern/-subtrahierern verbunden sind, die den zweiten Serienvolladdierer/-subtrahierer, abhängig vom Arbeiten des ersten als Addierer oder Subtrahierer und dem Auftreten eines dezimalen Übertrages oder Borgers, als Addierer oder Subtrahierer steuern. Gegenüber der bereits vorgeschlagenen Anordnung besitzt die Anordnung gemäß der Erfindung den großen Vorteil, daß für die Erzeugung der Korrekturimpulsgruppe kein besonderes Korrekturregister mehr notwendig ist. Die in allen Fällen gleiche Korrekturimpulsgruppe kann vielmehr direkt von einem zentralen Taktgeber an den zweiten Serienvolladdierer/-subtrahierer geliefert werden.The invention also relates to a combined adder and Subtracter for numbers in serial form in a binary-decimal code. Of the The invention is based on the problem of the combined effort Serlen full adder / subscriber, in particular the effort for generating the Reduce correction pulse group. According to the invention this is achieved by that apart from a first purely binary working combined serial full adder / subtractor a second, purely binary series full adder / subtractor is provided, the group of pulses to be corrected and a constant group of corrective pulses are supplied and that means with the two series full adders / subtractors connected to the second series full adder / subtracter, depending on the working the first as an adder or subtracter and the occurrence of a decimal carry or Borgers, as adders or subtractors. Compared to the one already proposed Arrangement, the arrangement according to the invention has the great advantage that for the generation of the correction pulse group no longer requires a special correction register is. The correction pulse group, which is the same in all cases, can rather be directly from a central clock to the second serial full adder / subtractor will.

Die Umsteuerung des zweiten Serienvolladdierers/-subtrahierers kann dadurch erfolgen, daß zur Steuerung ein Antivalenz-(Exklusiv-ODER)-Gatter vorgesehen wird, dessen Eingänge mit dem Übertrags-bzw. Borgereingang und dem Steuereingang für die Umschaltung des ersten Voffaddierers/-subtrahierers als Addierer bzw. Subtrahierer verbunden sind und an dessen Ausgang die Steuerkriterien für die Umschaltung des zweiten Volladdierers/-subtrahierers abgegeben werden. Besonders geringen Aufwand erfordert es, wenn das Antivalenzgatter aus mindestens zwei mit Hilfe einer Rückstell- und mindestens einer Ausgangsleitung abfragbaren Magnetkern mit rechteckiger Hystereseschleife aufgebaut wird, die nüt zwei Eingangsleitungen so verbunden sind, daß bei Stromfluß über diese Leitungen von der einen Leitung in dem ersten Magnetkern ein positives, in dem zweiten Magnetkern ein negatives und von der zweiten Leitung ein jeweils entgegengesetztes Magnetfeld erzeugt wird.The reversal of the second full series adder / subtractor can take place in that an antivalence (exclusive OR) gate is provided for control is, whose inputs with the carry or. Borg entrance and the control entrance for switching the first Voff adder / subtractor as an adder or subtractor are connected and at its output the control criteria for switching the second full adder / subtractor. Particularly little effort requires it if the antivalence gate consists of at least two with the help of a reset and at least one output line queryable magnetic core with a rectangular hysteresis loop is set up, the only two input lines are connected so that when current flows via these lines from the one line in the first magnetic core a positive, in the second magnetic core one negative and one from the second line, respectively opposite magnetic field is generated.

Die Wirkungsweise der Schaltungsanordnung gemäß der Erfindung wird an Hand eines in der Zeichnung dargestellten Ausführungsbeispiels eines kombinierten Serienvolladdierers/-subtrahierers für im 3-Exzess-Code vorliegende Zahlen erläutert.The operation of the circuit arrangement according to the invention is on the basis of an exemplary embodiment of a combined one shown in the drawing Serial full adder / subtractor for numbers in the 3-excess code.

Die in der Zeichnung dargestellte Schaltungsanordnung besteht im wesentlichen aus den beiden Volladdierern/-subtrahierern AS1 und AS2, einem durch einen Taktverteiler TV gesteuerten Verzögerungsglied V, einem Impulsgeber I und der Korrektursteuereinrichtung KS. Bis auf die zur Verstärkung der Impulse nötigen Verstärker ist die gesamte Anordnung aus Magnetkernen mit annähernd rechteckiger Hystereseschleife aufgebaut. Dies ist aber keineswegs die einzige Möglichkeit, eine Schaltungsanordnung gemäß der Erfindung aufzubauen. Die einzelnen Elemente der Schaltungsanordnung gemäß der Erfindung können vielmehr auch aus anderen Anordnungen bestehen.The circuit arrangement shown in the drawing consists essentially of the two full adders / subtractors AS1 and AS2, a delay element V controlled by a clock distributor TV, a pulse generator I and the correction control device KS. Except for the amplifiers required to amplify the pulses, the entire arrangement is made up of magnetic cores with an approximately rectangular hysteresis loop. However, this is by no means the only possibility of constructing a circuit arrangement according to the invention. Rather, the individual elements of the circuit arrangement according to the invention can also consist of other arrangements.

Die beiden Volladdierer/-subtrahierer AS1 und AS2 bestehen jeweils aus sechs Magnetkernen KI bis K6 und Kll bis k16. Die Sekundärwicklungen der Magnetkerne Kl bis K4 des ersten und die Sekundärwicklungen der Magnetkerne Kll bis K14 des zweiten Volladierers/-subtrahierers sind jeweils hintereinandergeschaltet und liegen an dem Eingang je eines Verstärkers. Ebenso sind die Sekundärwicklungen der Magnetkerne K5 und K6 sowie die Sekundärwicklungen der Magnetkerne K15 und K16 jeweils in Reihe geschaltet und liegen ebenfalls an dem Eingang je eines Verstärkers. Die Magnetkerne Kl bis K6 des ersten Volladdierers/-subtrahierers AS1 sind außer mit je einer Ausgangs- (Sekundär-) Wicklung und einer Rückstellwicklung R noch mit den beiden Eingangsleitungen für die zu addierenden oder voneinander zu subtrahierenden Zahlen A und B sowie mit einer Eingangsleitung für einen Übertrag bzw. Borger C verbunden. Weiterhin ist ein Teil der Kerne noch mit einer Taktleitung YT' verbunden, der zu jeder Taktzeit ein Taktiinpuls zugeführt wird. Die Magnetkerne KI bis K4 dienen zur Erzeugung der Summe bzw. der Differenz zweier angebotener Zahlen A und B. Der Magnetkem K5 ist für die Erzeugung eines Übertrages und der Magnetkem K6 zur Erzeugung eines Borgers vorgesehen. Die Magnetkerne K5 und K6 sind darüber hinaus noch mit einer Sperrwicklung Sl verbunden, die bei Stromfluß den Magnetkern K5 blockiert, während sie dabei die Blockierung des Magnetkernes K6, die durch den Taktpuls über die Taktleitung vT' hervorgerufen ist, kompensiert. Durch eine solche Anordnung der Magnetkerne wird erreicht, daß der erste Volladdierer/-subtrahierer AS1 so lange als Addierer arbeitet, wie über die Leitung Sl kein Strom fließt.The two full adders / subtractors AS1 and AS2 each consist of six magnetic cores KI to K6 and Kll to k16. The secondary windings of the magnetic cores Kl to K4 of the first and the secondary windings of the magnetic cores Kll to K14 of the second full adder / subtractor are each connected in series and are each connected to the input of an amplifier. Likewise, the secondary windings of the magnetic cores K5 and K6 and the secondary windings of the magnetic cores K15 and K16 are each connected in series and are also connected to the input of each amplifier. The magnetic cores Kl to K6 of the first full adder / subtractor AS1 are each with an output (secondary) winding and a reset winding R with the two input lines for the numbers A and B to be added or subtracted from each other and with an input line for a carry or borrower C connected. Furthermore, some of the cores are also connected to a clock line YT ', to which a clock pulse is fed at each clock time. The magnetic cores KI to K4 are used to generate the sum or the difference between two offered numbers A and B. The magnetic core K5 is intended for generating a transfer and the magnetic core K6 for generating a borrower. The magnetic cores K5 and K6 are also connected to a blocking winding Sl, which blocks the magnetic core K5 when current flows, while it compensates for the blocking of the magnetic core K6, which is caused by the clock pulse via the clock line vT '. Such an arrangement of the magnetic cores ensures that the first full adder / subtracter AS1 operates as an adder as long as no current flows over the line S1.

Der Aufbau des zweiten Volladdierers/-subtrahierers AS2 ist im wesentlichen der gleiche wie der des ersten Volladdierers/-subtrahierers ASL Sein Aufbau unterscheidet sich nur im Hinblick auf die mit den beiden Magnetkernen K15 und K16 verbundene Sperrwicklung S2 bzw. die mit dem Magnetkern, K15 verbundene Taktwicklung vr.The construction of the second full adder / subtracter AS2 is essentially the same as that of the first full adder / subtractor ASL. Its construction differs only with regard to the blocking winding S2 connected to the two magnetic cores K15 and K16 or to the magnetic core, K15 connected clock winding vr.

Das Verzögerungsglied V besteht aus den vier Magnetkernen K7, K8, K9 und K10. Durch die von dem Taktverteiler TV abgegebenen Taktimpulse zu den Zeiten T2 TT, T3, TY, T4, T4', T5, T5' erfolgt in bekannter Weise durch Koinzidenz mit dem von dem Verstärker Vl abgegebenen Impulsen die Einspeicherung der zu verzögernden Informationseinheiten in die Magnetkerne K7 bis K10 bzw. ihre Ausspeicherung und Weiterleitung an den Volladdierer/-subtrahierer AS2.The delay element V consists of the four magnetic cores K7, K8, K9 and K10. The clock pulses emitted by the clock distributor TV at times T2, TT, T3, TY, T4, T4 ', T5, T5' result in the storage of the information units to be delayed in the magnetic cores in a known manner by coincidence with the pulses emitted by the amplifier V1 K7 to K10 or their withdrawal and forwarding to the full adder / subtractor AS2.

Der weiterhin vorgesehene Impulsgeber I besteht aus den beiden Magnetkernen K17 und K18 sowie dem Transistor Trl. Soll der ohne besonderen Steuerbefehl ständig als Addierer arbeitende Volladdierer/-subtrahierer AS1 die an seinen Eingängen anliegenden Zahlen A und B voneinander subtrahieren, so wird ein den Subtrahierbefehl darstellender Impuls in den Magnetkern K17 des Impulsgebers I eingespeichert. Ein Taktimpuls zur Zeit T' stellt diesen Magnetkem wieder in seine Nullage zurück, und die hierbei entstehende Sekundärspannung öffnet den Transistor Trl, der damit über die Eingangswicklung des Magnetkernes K18 einen Steuerimpuls an die Sperrwicklung Sl des Volladdierers/-subtrahierers AS1 zur Zeit vT' abgibt und gleichzeitig den Magnetkern K18 in die »Eins«-Lage magnetisiert.. Der darauffolgende Taktimpuls T stellt den Magnetkern K18 wieder in seine Nullage zurück und speist erneut einen Impuls in den Magnetkern K17 ein, der wiederum durch den nächsten Taktimpuls T' abgefertigt wird. Der einmal auf diese Weise angestoßene Impulsgeber I gibt so lange Impulse ab, bis durch einen Taktimpuls, insbesondere den letzten Zyklustakt einer auszuführenden Subtraktion, z. B. für die Subtraktion einer einzigen Tetrade des Taktimpulses T5' des Taltverteilers Tv die Einspeisung des Magnetkernes KI8 verhindert wird. Die von dem Impulsgeber I abgegebenen Impulse blockieren also den Übertragskern K5 und heben gleichzeitig die durch den Taktimpuls vT' erfolgte Blockierung des Magnetkernes K6 wieder auf, so daß derVolladdierer/-subtrahiererjetztnütaktivemBorgerkern, also als Subtrahierer arbeitet.The pulse generator I, which is also provided, consists of the two magnetic cores K17 and K18 and the transistor Trl. If the full adder / subtracter AS1, which works continuously as an adder without a special control command, subtracts the numbers A and B present at its inputs, a pulse representing the subtraction command is stored in the magnetic core K17 of the pulse generator I. A clock pulse at time T 'resets this magnetic core back to its zero position, and the resulting secondary voltage opens the transistor Trl, which sends a control pulse to the blocking winding Sl of the full adder / subtractor AS1 at time vT' via the input winding of the magnetic core K18 and at the same time magnetizes the magnetic core K18 in the "one" position. The following clock pulse T sets the magnetic core K18 back to its zero position and feeds another pulse into the magnetic core K17, which in turn is processed by the next clock pulse T '. Once triggered in this way, the pulse generator I emits pulses until a clock pulse, in particular the last cycle clock of a subtraction to be carried out, e.g. B. for the subtraction of a single tetrad of the clock pulse T5 'of the valley distributor Tv the feeding of the magnetic core KI8 is prevented. The pulses emitted by the pulse generator I block the carry core K5 and at the same time cancel the blocking of the magnetic core K6 caused by the clock pulse vT ', so that the full adder / subtractor now works as an active Borger core, i.e. as a subtracter.

Die gesamte Anordnung arbeitet damit wie folgt: In dem ersten Volladdierer/-subtrahierer AS1, der rein binär arbeitet, wird zunächst die Summe bzw. die Differenz der beiden im 3-Exzess-Code an den Eingängen A und B angebotenen Zahlen gebildet. Dieses Ergebnis bedarf, damit es ün verwendeten Code richtig ist, der folgenden Korrektur: Bei Addition: ohne dezimalen Übertrag -0011 oder +l101 mit dezimalem Übertrag +OOll oder -1101 Bei Subtraktion: ohne dezimalen Borger +OOll oder -1101 mit dezimalem Borger -0011 oder +l101 Wie aus dieser Tabelle zu ersehen ist, kommt man demnacb mit einem einzigen Korrekturwert, z. B. 00 11, aus, wenn man, abhängig von den vier Argumenten »Addition-Subtraktion mit dezimalem Übertrag bzw. Borger ohne dezimalen Übertrag bzw. Borgere, den zur Korrektur der vom ersten Volladdierer/-subtrahierer AS1 abgegebenen Summe bzw. Differenz vorgesehenen zweiten Volladdierer/-subtrahierer AS2 auf Addieren bzw. Subtrahieren steuert. Damit kann das an sich für solche Anlagen notwendige Korrekturregister entfallen, wenn man von einem gemeinsamen Taktverteiler aus, z. B. TV, stets den gleichen Korrekturwert 00 11 in den zweiten Vclladdierer/-subtrahierer AS2 gibt. Würde man mit der Korrektur 110 1 arbeiten, so bedeutet dies, daß der dann anfallende dezimale Übertrag bzw. Borger im Volladdierer/-subtrahierer AS2 unterdrückt werden müßte, während bei der Korrektur 0011 kein dezimaler Übertrag oder Borger auftreten kann. Der richtige dezimale Übertrag bzw. Borger entsteht nämlich bereits im ersten Volladdierer/-subtrahierer ASL Da das zur Umsteuerung des zweiten Volladdierers/ -subtrahlerers AS2 nötige Kriterium im ersten Volladdierer/-subtrahierer AS1 erst bei der Verarbeitung der vierten Stelle einer Tetrade anfällt, ist das aus den vier Magnetkernen K7 bis K10 bestehende Verzögerungsglied vorgesehen, das die unkorrigierte Summe bzw. Differenz so lange aufnimmt, bis der zweite Volladdierer/-subtrahierer AS2 auf Addieren oder Subtrahieren umgesteuert ist. Diese Umsteuerung des zweiten Addierers Subtrahierers AS2 übernimmt die Korrektursteuerung KS. Wie oben angegeben, lautet dann, wenn bei der Addition im ersten Volladdierer/ -subtrahierer AS1 an der vierten Stelle einer Tetrade kein Übertrag anfällt, also wenn weder ein Subtrahierbefehl vorliegt noch ein Steuerimpuls aus dem Verstärker V2 ankommt, die Korrektur -0011. Der zweite Volladdierer/-subtrahierer AS2 arbeitet also, so lange keine zusätzlichen Steuerimpulse ankommen, zweckmäßig als Subtrahierer. Dies wird dadurch erreicht, daß jeweils ein Taktimpuls vT' den Magnetkern K15 blockiert. Die Korrektursteuerung KS muß also erst dann wirksam werden, wenn die Korrekturtetrade 0011 zu dem im Verzögerungsglied V zwischengespeicherten Ergebnis addiert werden soll. Die von ihr abgebenen Steuerimpulse blockieren dann den Magnetkern K16 und heben die Blockierung des Magnetkernes K15 wieder auf. Die Korrektursteuerung muß demnach anlaufen, wenn bei der Addition zweier an den Eingängen Ä und B anliegender Zahlen ein dezimaler Übertrag oder bei der Subtraktion kein dezimaler Borger anfällt. Der logische Verknüpfungsplan für die Eingabe eines Umsteuerimpulses hat also folgende Form: Steuerleitung Übertr#gs- bz7 An die Leitung S2 :a abzugebender si Borgereing ng Steuerimpuls 1 0 0 0 1 0 0 0 Das heißt, die Korrektursteuerung KS muß jeweils dann einen Impuls abgeben, wenn die beiden Argumente entgegengesetzte Werte haben. Diese logische Verknüpfung wird von einem Antivalenz-(Exklusiv-ODER)-Gatter erfüllt, das im vorliegenden Beispiel aus den beiden Magnetkernen K19 und K20 besteht. Dazu sind die beiden Eingangsleitungen der Magnetkerne K19 und K20 mit dem Übertrags- bzw. Borgereingang C sowie der Steuerleitung Sl für die Umschaltung des ersten Volladdierers/-subtrahierers AS1 verbunden. Bei Stromfluß über diese Leitungen wird von der einen Leitung in dem ersten Magnetkern ein positives, in dem zweiten Magnetkern ein negatives und von der zweiten Leitung ein jeweils entgegengesetztes Magnetfeld erzeugt. Um zu erreichen, daß das aus den Magnetkernen K19 und K20 bestehende Antivalenzgatter nur zu der Zeit arbeitet, zu der ein dezimaler Übertrag oder Borger anfallen kann, sind die beiden Magnetkerne K19 und K20 mit zwei weiteren Leitungen so verbunden, daß bei Stromfluß über eine dieser beiden Leitungen die Magnetkerne K19 und K20 blockiert werden und bei Stromfluß über beide Leitungen die Blockierung aufgehoben wird. Die eine der beiden Leitungen wird dazu jeweils durch einen Taktimpuls T'beaufschlagt, wodurch die Magnetkerne K19 und K20 blockiert werden. Die Blockierung wird aber durch einen vom Taktverteiler TV abgegebenen Impuls jeweils dann aufgehoben, wenn ein dezimaler Übertrag oder Borger auftreten kann. Dies ist im dargestellten Beispiel die Taktzeit T5'.The entire arrangement works as follows: In the first full adder / subtractor AS1, which works purely in binary form, the sum or the difference of the two numbers offered in the 3-excess code at inputs A and B is first formed. In order to be correct in the code used, this result requires the following correction: With addition: without decimal carry -0011 or + l101 with decimal carry + OOll or -1101 With subtraction: without decimal borrower + OOll or -1101 with decimal borrower -0011 or + l101 As can be seen from this table, a single correction value, e.g. B. 00 11, if, depending on the four arguments »addition-subtraction with decimal carry or borrower without decimal carry or borrower, the second provided for correcting the sum or difference given by the first full adder / subtractor AS1 Full adder / subtracter AS2 controls to add or subtract. This means that the correction register, which is necessary for such systems, can be omitted if one uses a common clock distributor, e.g. B. TV, always gives the same correction value 00 11 in the second Vclladder / subtractor AS2. If one were to work with correction 110 1 , this means that the decimal carry or borrow then occurring would have to be suppressed in the full adder / subtracter AS2, while with correction 0011 no decimal carry or borrow can occur. The correct decimal carry or borrow already arises in the first full adder / subtractor ASL.Since the criterion necessary for reversing the second full adder / subtrahler AS2 does not arise in the first full adder / subtractor AS1 until the fourth digit of a tetrad is processed, that is A delay element consisting of the four magnetic cores K7 to K10 is provided, which takes up the uncorrected sum or difference until the second full adder / subtractor AS2 is switched to adding or subtracting. The correction control KS takes over this reversal of the second adder subtracter AS2. As stated above, if no carry occurs in the addition in the first full adder / subtractor AS1 at the fourth digit of a tetrad, i.e. if neither a subtract command is present nor a control pulse arrives from amplifier V2, the correction -0011. The second full adder / subtracter AS2 therefore works as a subtracter as long as no additional control pulses are received. This is achieved in that in each case a clock pulse vT 'blocks the magnetic core K15. The correction control KS must therefore only become effective when the correction tetrad 0011 is to be added to the result temporarily stored in the delay element V. The control pulses it emits then block the magnetic core K16 and unblock the magnetic core K15 again. Correction control must therefore start if a decimal carry occurs when adding two numbers present at the inputs A and B or when no decimal borrow occurs when subtracting. The logical connection plan for the input of a reversing pulse has the following form: Control line Übertr # GS BZ7 to the line S2 : a to be submitted si borrowing control pulse 1 0 0 0 1 0 0 0 That is, the correction control KS must emit a pulse each time the two arguments have opposite values. This logical link is fulfilled by a non-equivalence (exclusive OR) gate, which in the present example consists of the two magnetic cores K19 and K20. For this purpose, the two input lines of the magnetic cores K19 and K20 are connected to the carry or borrow input C and the control line S1 for switching over the first full adder / subtractor AS1. When current flows through these lines, one line generates a positive magnetic field in the first magnetic core, a negative magnetic field in the second magnetic core, and an opposing magnetic field in each case from the second line. In order to ensure that the antivalence gate consisting of the magnetic cores K19 and K20 only works at the time when a decimal carry or borrow can occur, the two magnetic cores K19 and K20 are connected to two further lines so that when current flows through one of these Magnetic cores K19 and K20 are blocked on both lines and the blockage is lifted when current flows through both lines. For this purpose, one of the two lines is acted upon by a clock pulse T ′, whereby the magnetic cores K19 and K20 are blocked. The blocking is canceled by a pulse emitted by the clock distributor TV whenever a decimal carry or borrow can occur. In the example shown, this is the cycle time T5 '.

Das aus den Kernen K19 und K20 bestehende Antivalenzgatter übernimmt aber für eine ganze Tetrade lediglich die Einspeisung des ersten Impulses. Da aber die in den zweiten Volladdierer/-subtrahierer einzugebenden Korrekturimpulse 0011 jeweils für eine ganze Tetrade zur Verfügung stehen müssen, ist ein dritter, mit Hilfe einer Rückstell- und mindestens einer Ausgangsleitung abfragbarer Magnetkem K21 vorgesehen, dessen Rückstell- und Ausgangsleitung mit den entsprechenden Leitungen der beiden als Antivalenzgatter wirkenden Magnetkerne K19 und K20 in Reihe geschaltet, dessen Eingangsleitung mit dem Ausgang eines als Impulsgeber wirkenden Magnetkernes K22 verbunden und der mit einer weiteren Leitung versehen ist, die mit der die Blockierung der beiden Magnetkerne des Antivalenzgatters K19 und K20 aufhebende Leitung in Reihengegenschaltung verbunden ist. Durch die von der Übertrags- bzw. Borgerleitung des ersten Volladdierers/-subtrahierers AS1 und dessen Steuerleitung Sl abgegebenen Impulse wird also einer der beiden Magnetkerne K19 und K20 ummagnetisiert und durch einen Taktimpuls, im dargestellten Beispiel den Taktimpuls T6 abgefragt. Der dabei auf der Ausgangsleitung der Magnetkerne K19 und K20 entstehende Ausgangsimpuls wird mit Hilfe des Transistors Tr2 verstärkt und dient zur Unimagnetisierung des Magnetkernes K22. Dieser Magnetkem K22 wird durch einen im dargestellten Beispiel zur Taktzeit T6' erscheinenden Taktimpuls abgefragt und liefert nach Verstärkung durch den Transistor Tr3 einen Steuerimpuls an die Steuerleitung S2 des zweiten Volladdierers/-subtrahierers AS2. In Reihe mit dieser Steuerleitung S2 ist eine Eingangsleitung des Magnetkernes K21 der Korrektursteuerung KS geschaltet. Diese Leitung bewirkt, daß der Magnetkern K21 bei Abgabe eines Impulses aus dem Magnetkern K22 ummagnetisiert wird. Beim Auftreten des nächsten Abfrageimpulses wird dieser Magnetkern K21 wieder in seine Nullage zurückmagnetisiert und gibt nach Verstärkung mit Hilfe des Transistors Tr2 einen Impuls an den Magnetkern K22. Dieser Magnetkern K21 übernimmt also zur Erzeugung der Steuerimpulse für den zweiten Volladdierer/-subtrahierer AS2 im Fall des zweiten, dritten und vierten Schrittes einer jeden Tetrade die Funktion, die die beiden Magnetkerne K19 und K20 jeweils für den ersten Schritt einer Tetrade haben.The antivalence gate consisting of the cores K19 and K20 only takes over the feeding of the first pulse for a whole tetrad. However, since the correction pulses 0011 to be entered in the second full adder / subtractor must be available for a whole tetrad, a third magnetic core K21, which can be queried with the aid of a reset and at least one output line, is provided, its reset and output line with the corresponding lines of the two magnetic cores K19 and K20 acting as antivalence gates connected in series, the input line of which is connected to the output of a magnetic core K22 acting as a pulse generator and which is provided with a further line connected to the line in Series connection is connected. The pulses emitted by the carry or borrower line of the first full adder / subtracter AS1 and its control line S1 thus reverse magnetize one of the two magnetic cores K19 and K20 and query the clock pulse T6 with a clock pulse, in the example shown. The output pulse generated on the output line of the magnetic cores K19 and K20 is amplified with the aid of the transistor Tr2 and serves to unimagnetize the magnetic core K22. This magnetic core K22 is queried by a clock pulse appearing at clock time T6 ' in the example shown and, after amplification by transistor Tr3, delivers a control pulse to control line S2 of second full adder / subtractor AS2. An input line of the magnetic core K21 of the correction control KS is connected in series with this control line S2. This line causes the magnetic core K21 to be remagnetized when a pulse is emitted from the magnetic core K22. When the next interrogation pulse occurs, this magnetic core K21 is magnetized back to its zero position and, after amplification with the aid of the transistor Tr2, sends a pulse to the magnetic core K22. This magnetic core K21 thus assumes the function that the two magnetic cores K19 and K20 each have for the first step of a tetrad to generate the control pulses for the second full adder / subtractor AS2 in the case of the second, third and fourth step of each tetrad.

Da die Korrektur bzw. die Umsteuerung des zweiten Volladdierers/-subtrahierers AS2 für jede zu verarbeitende Tetrade neu bestimmt werden muß, wird durch die gleichen Taktverteilerinipulse T5', die die Magnetkerne K19 und K20 des Antivalenzgatters in der Korrektursteuerung KS aktivieren, die Einspeisung eines Impulses in den Magnetkern K21 gesperrt.Since the correction or reversal of the second full adder / subtractor AS2 has to be determined anew for each tetrad to be processed, is determined by the same Clock distributor pulse T5 ', which the magnetic cores K19 and K20 of the antivalence gate Activate in the correction control KS, the feeding of a pulse into the magnetic core K21 blocked.

Da der erste zur Umsteuerung des zweiten Volladdierers/-subtrahierers AS2 nötige Impuls frühestens zur Taktzeit T6' zur Verfügung steht, kann die erste Addition oder Subtraktion im zweiten Volladdierer/ -subtrahierer AS2 auch erst durch den Taktimpuls T6' erfolgen. Da andererseits die niedrigstwertige Stelle einer Tetrade bereits zur Taktzeit TY aus dem ersten Volladdierer/-subtrahierer AS1 angeboten wird, muß diese sowie die folgenden Stellen einer Tetrade verzögert werden. Dazu werden die vier Impulse der Tetrade in die Magnetkerne K7 bis K10 des Verzögerungsgliedes V mit Hilfe des Taktverteilers TV in der oben beschriebenen Weise eingespeichert. Nach einem vollständigen Zyklus des Taktverteilers TV werden die in den Magnetkernen K7 bis K10 zwischengespeicherten Impulse zeitrichtig zu den direkt an den zweiten Volladdierer/-subtrahierer AS2 gelieferten Korrekturimpulsen ausgespeichert und zu diesen addiert bzw. subtrahiert. Die an den verschiedenen Punkten der Schaltungsanordnung angegebenen Taktzeiten.T, mit Ausnahme der im Verzögerungsglied V angegebenen Taktzeiten, jeweils nur für den ersten Impuls einer Tetrade. Die weiteren Impulse einer Tetrade erscheinen zu den jeweils nachfolgenden Taktzeiten an diesen Stellen.Since the first pulse required for reversing the second full adder / subtractor AS2 is available at the earliest at clock time T6 ' , the first addition or subtraction in the second full adder / subtractor AS2 can also only take place with the clock pulse T6' . On the other hand, since the least significant digit of a tetrad is already offered at the clock time TY from the first full adder / subtractor AS1, this and the following digits of a tetrad must be delayed. For this purpose, the four pulses of the tetrad are stored in the magnetic cores K7 to K10 of the delay element V with the aid of the clock distributor TV in the manner described above. After a complete cycle of the clock distributor TV, the pulses temporarily stored in the magnetic cores K7 to K10 are stored at the correct time to the correction pulses supplied directly to the second full adder / subtractor AS2 and added to or subtracted from them. The cycle times.T specified at the various points in the circuit arrangement, with the exception of the cycle times specified in the delay element V, each only for the first pulse of a tetrad. The other impulses of a tetrad appear at the following cycle times at these points.

Claims

PATENT CLAIMS: 1. Circuit arrangement for adding and subtracting in a binary-decimal code, e.g. B. the 3 excess code, existing numbers using a purely binary working combined serial full adder / subtracter and a delay element that temporarily stores the pulse group (sum or difference) delivered by this until the correction, characterized in that a second purely binary working Serial full adder / subtracter is provided, to which the pulse group to be corrected and an always identical correction pulse group are fed, and that means are connected to the two full adders / subtractors, which the second full adder / subtractor, depending on the work of the first as an adder or subtractor and the occurrence of a decimal carry or borrow, as an adder or subtracter.

2. Circuit arrangement according to claim 1, characterized in that an antivalence (exclusive OR) gate is provided for controlling the second full adder / subtractor, the input of which is connected to the carry or borrow input and the control input for switching the first full adder / -subtrahierers are connected as an adder or subtractor and at the output of which the control criteria for switching the second full adder / subtractor are output. 3. Circuit arrangement according to claim 2, characterized in that the antivalence gate consists of at least two magnetic cores with a rectangular hysteresis loop which can be queried with the aid of a reset and at least one output line and which are connected to two input lines so that when current flows through these lines from one line a positive magnetic field is generated in the first magnetic core, a negative magnetic field in the second magnetic core, and an opposing magnetic field is generated by the second line. 4. Circuit arrangement according to claim 3, characterized in that the two magnetic cores are connected to two further lines so that the two magnetic cores are blocked when current flows through the one line and when current flows. the blockage is lifted via both lines. 5. Circuit arrangement according to claim 4, characterized in that a current flows via the line blocking the two magnetic cores at each cycle time, while a current flow in the second line is only effected when a decimal carry or borrower in the first full adder / subtractor can occur. 6. Circuit arrangement according to claim 5, characterized in that the output line of the two magnetic cores is connected between the emitter and base of a transistor, the collector of which is connected to the input line of a magnetic core acting as a pulse generator, connected to another transistor, the magnetic core corresponding to the modulation of the two Magnetic cores acting as antivalence gates controls the second full adder / subtractor as an adder or subtracter. 7. Circuit arrangement according to claim 6, characterized in that a further, with the aid of a reset and at least one output line queryable magnetic core is provided, the reset and output line connected in series with the corresponding lines of the two magnetic cores acting as antivalence gates, the input line with connected to the output of the magnetic core acting as a pulse generator and which is provided with a further line which is connected in series with the line which unblocks the two magnetic cores of the antivalence gate.