DE112021002166T5

DE112021002166T5 - Halbleitervorrichtung

Info

Publication number: DE112021002166T5
Application number: DE112021002166.4T
Authority: DE
Inventors: Takeru Suto; Naoki Watanabe; Tomoka Suematsu; Hiroshi Miki
Original assignee: Hitachi Power Semiconductor Device Ltd
Current assignee: Minebea Power Semiconductor Device Inc
Priority date: 2020-06-16
Filing date: 2021-05-10
Publication date: 2023-03-02
Also published as: WO2021256117A1; US12369349B2; JP7492381B2; US20230268433A1; JP2021197468A

Abstract

In der vorliegenden Erfindung wird in einem FinFET, der einen Kanalbildungsbereich an einer Oberfläche einer Lamelle, die eine Halbleiterschicht ist, die an einer Oberseite eines Substrats vorsteht, aufweist, verhindert, dass ein Kanal bei einer Ecke der Lamelle mit einer geringen Spannung einen EIN-Zustand erreicht, und wird ein steiler EIN/AUS-Vorgang ermöglicht. Als ein Mittel dafür werden in einem MOSFET, der mehrere Gräben aufweist, die jeweils eine in sie eingebettete Gate-Elektrode aufweisen, an einer Oberseite eines epitaktischen Substrats des n-Typs, das mit einem Drain-Bereich an einer Sohlenfläche versehen ist und das einen Kanalbereich, der an einer Oberfläche einer Lamelle gebildet ist, die ein Vorsprungsabschnitt zwischen den zueinander benachbarten Gräben ist, aufweist, eine Körperschicht des p-Typs, die eine Seitenfläche der Lamelle bildet, und ein Halbleiterbereich des p⁺-Typs, der eine Ecke bildet, die ein Ende der Oberseite der Lamelle ist, gebildet.

Description

Technisches Gebiet
Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf eine Halbleitervorrichtung, die eine Grabenstruktur aufweist.
Technischer Hintergrund
In den letzten Jahren wurde als ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET), in dem eine wirksame Kanalbreite (eine Gate-Breite) erhöht werden kann, ein FinFET untersucht, in dem ein Kanal an einer Oberfläche einer plattenförmigen Lamelle, die an einem Substrat vorsteht, gebildet ist. Zum Beispiel kann in einem FinFET auf einem SiC-Substrat eine wirksame Kanalbreite erhöht werden, indem als Kanal eine (11-20)-Ebene oder einer (1-100)-Ebene verwendet wird, die eine hohe Mobilität aufweist und die eine Seitenfläche eines Grabens bildet, der an einer Oberseite eines Substrats einer (0001)-Ebene gebildet ist. Durch das oben Beschriebene kann ein Durchschaltwiderstand eines MOSFET verringert werden, da der parasitäre Kanalwiderstand verringert werden kann.
PTL 1 ( WO 2005/074036 A ) offenbart einen FinFET, der eine Halbleiterschicht, die von einer Basisebene vorsteht, als einen Kanalbildungsbereich aufweist. Hier ist beschrieben, dass die Bildung eines parasitären Transistors in einem Eckabschnitt eines oberen Abschnitts einer Halbleiterschicht unterdrückt wird, indem im oberen Abschnitt der Halbleiterschicht im Kanalbildungsbereich ein Kanalstörstellenkonzentrations-Einstellungsbereich gebildet wird, der eine Störstellenkonzentration aufweist, die höher als die eines Abschnitts unter dem oberen Abschnitt der Halbleiterschicht ist.
Entgegenhaltungsliste
Patentliteratur
PTL 1: WO 2005/074036 A
Zusammenfassung der Erfindung
Technisches Problem
Allerdings ist es in einem FinFET denkbar, dass sich ein elektrisches Feld in einem Eckabschnitt eines oberen Lamellenabschnitts konzentriert und ein parasitärer Kanal, der vor einem normalen Kanal einer Seitenfläche der Lamelle EIN ist, im Eckabschnitt erzeugt wird. Als Ergebnis wird ein MOSFET eine Vorrichtung, in der ein Schwellenwert variiert, und eine Vorrichtung mit geringer Leistungsfähigkeit, in der EIN/AUS sanft ist.
Eine Aufgabe der vorliegenden Erfindung ist, die Leistungsfähigkeit einer Halbleitervorrichtung zu verbessern. Insbesondere wird ein FinFET realisiert, der verhindern kann, dass ein Kanal in einem Eckabschnitt einer Lamelle einen EIN-Zustand bei geringer Spannung erreicht und einen steilen EIN/AUS-Vorgang durchführt.
Die obigen und weitere Aufgaben und neuartige Merkmale der vorliegenden Erfindung werden anhand der Beschreibung der vorliegenden Beschreibung und der begleitenden Zeichnungen verdeutlicht.
Lösung des Problems
Ein Überblick einer repräsentativen Ausführungsform, die in der vorliegenden Anmeldung offenbart ist, wird unten kurz beschrieben.
Eine Halbleitervorrichtung, die eine Ausführungsform ist, enthält ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, mehrere Gräben, die an einer Oberseite des Halbleitersubstrats gebildet sind und in einer ersten Richtung angeordnet sind, einen Vorsprungsabschnitt, der von einer Sohlenfläche des Grabens zwischen zwei der Gräben, die in der ersten Richtung zueinander benachbart sind, nach oben vorsteht, einen ersten Halbleiterbereich eines zweiten Leitfähigkeitstyps, der vom ersten Leitfähigkeitstyp verschieden ist, wobei der erste Halbleiterbereich in dem Vorsprungsabschnitt gebildet ist, der eine Seitenfläche des Vorsprungsabschnitts in der ersten Richtung enthält, einen zweiten Halbleiterbereich des zweiten Leitfähigkeitstyps, der in einem Eckabschnitt gebildet ist, der ein oberes Ende der Seitenfläche des Vorsprungsabschnitts ist und eine Störstellenkonzentration besitzt, die das Doppelte der Störstellenkonzentration des ersten Halbleiterbereichs oder mehr ist, einen dritten Halbleiterbereich des ersten Leitfähigkeitstyps, der mit einem Endabschnitt des Vorsprungsabschnitts in einer zweiten Richtung, die die erste Richtung in einer Draufsicht schneidet, verbunden ist, einen vierten Halbleiterbereich des ersten Leitfähigkeitstyps, der mit einem weiteren Endabschnitt des Vorsprungsabschnitts in der zweiten Richtung verbunden ist, und eine Gate-Elektrode, die in jeden von mehreren Gräben eingebettet ist, wobei eine dünne Gate-Isolationsschicht dazwischen angeordnet ist. Die Gate-Elektrode, der erste Halbleiterbereich, der dritte Halbleiterbereich und der vierte Halbleiterbereich bilden einen Feldeffekttransistor.
Vorteilhafte Wirkungen der Erfindung
Eine Wirkung, die durch ein repräsentatives Beispiel der Erfindung, die in der vorliegenden Anmeldung offenbart ist, erhalten wird, wird unten kurz beschrieben.
Gemäß der vorliegenden Erfindung kann die Leistungsfähigkeit einer Halbleitervorrichtung verbessert werden. Insbesondere ist es möglich, einen FinFET zu realisieren, der in der Lage ist, zu verhindern, dass ein Kanal in einem Eckabschnitt einer Lamelle bei geringer Spannung in einem EIN-Zustand ist, und einen steilen EIN/AUS-Vorgang ermöglicht.
Figurenliste

[1] 1 ist eine Vogelperspektive, die eine Halbleitervorrichtung gemäß einer Ausführungsform veranschaulicht.
[2] 2 ist eine Draufsicht, die die Halbleitervorrichtung gemäß der Ausführungsform veranschaulicht.
[3] 3 ist eine Querschnittansicht, die entlang der Linie A-A in 2 genommen wurde.
[4] 4 ist eine Querschnittansicht, die entlang der Linie B-B in 2 genommen wurde.
[5] 5 ist ein Graph, der eine Beziehung zwischen einer Störstellenkonzentration, einer Schwellenwertspannung und einer Tiefe einer Lamelle, die die Halbleitervorrichtung gemäß der Ausführungsform bildet, veranschaulicht.
[6] 6 ist ein Graph, der eine Beziehung zwischen Spannung und Strom in jedem Abschnitt der Lamelle, die die Halbleitervorrichtung gemäß der Ausführungsform bildet, veranschaulicht.
[7] 7 ist eine Querschnittansicht, die entlang der Linie C-C in 2 genommen wurde.
[8] 8 ist ein Graph, der eine Beziehung zwischen Spannung und Strom in der Halbleitervorrichtung gemäß der Ausführungsform veranschaulicht.
[9] 9 ist eine Querschnittansicht, die die Halbleitervorrichtung gemäß einer ersten Abwandlung der Ausführungsform veranschaulicht.
[10] 10 ist eine Vogelperspektive, die die Halbleitervorrichtung gemäß der ersten Abwandlung der Ausführungsform veranschaulicht.
[11] 11 ist eine Querschnittansicht, die die Halbleitervorrichtung gemäß einer zweiten Abwandlung der Ausführungsform veranschaulicht.
[12] 12 ist eine Querschnittansicht, die die Halbleitervorrichtung gemäß einer dritten Abwandlung der Ausführungsform veranschaulicht.
[13] 13 ist eine Querschnittansicht, die die Halbleitervorrichtung gemäß einer vierten Abwandlung der Ausführungsform veranschaulicht.
[14] 14 ist eine Querschnittansicht, die die Halbleitervorrichtung gemäß der vierten Abwandlung der Ausführungsform veranschaulicht.
[15] 15 ist eine Vogelperspektive, die eine Halbleitervorrichtung als ein Vergleichsbeispiel veranschaulicht.
[16] 16 ist ein Graph, der eine Beziehung zwischen Spannung und Strom in der Halbleitervorrichtung als das Vergleichsbeispiel veranschaulicht.
[17] 17 ist ein Graph, der eine Beziehung zwischen einer Störstellenkonzentration, einer Schwellenwertspannung und einer Tiefe einer Lamelle, die die Halbleitervorrichtung als das Vergleichsbeispiel bildet, veranschaulicht.
[18] 18 ist eine Querschnittansicht, die einen Strompfad eines parasitären Kanals in der Halbleitervorrichtung als das Vergleichsbeispiel veranschaulicht.

Beschreibung der Ausführungsformen
Im Folgenden wird eine Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen genau beschrieben. Es ist festzuhalten, dass in allen Zeichnungen zum Beschreiben einer Ausführungsform Elemente, die dieselbe Funktion besitzen, grundsätzlich durch dieselben Bezugszeichen bezeichnet werden und eine wiederholte Beschreibung von derartigen Elementen unterlassen wird. Ferner wird in unten beschriebenen Ausführungsformen die Beschreibung derselben oder ähnlicher Teile grundsätzlich nicht wiederholt, sofern es nicht auf andere Weise erforderlich ist. Ferner kann in den Zeichnungen, die eine Ausführungsform beschreiben, zum einfachen Verständnis einer Konfiguration eine Schraffur selbst in einer Draufsicht, einer perspektivischen Ansicht oder dergleichen angewendet werden. Darüber hinaus kann in den Zeichnungen, die eine Ausführungsform beschreiben, eine Schraffur zum einfachen Verständnis einer Konfiguration in einer Querschnittansicht ausgelassen sein.
Ferner sind ^„-“ und ^„+“ Zeichen, die eine relative Störstellenkonzentration von Leitfähigkeitstypen des n-Typs oder des p-Typs angeben, und z. B. wird die Störstellenkonzentration von Störstellen des n-Typs in der Reihenfolge „n-“, „n-“, „n“, „n⁺“ und „n⁺⁺“ höher.
<Details des Raums für Verbesserungen>
Im Folgenden werden Details des Raums für Verbesserungen unter Bezugnahme auf 15 und 16 beschrieben. 15 ist eine Vogelperspektive, die eine Halbleitervorrichtung eines Vergleichsbeispiels veranschaulicht. 16 ist ein Graph, der eine Beziehung zwischen Spannung und Strom in der Halbleitervorrichtung des Vergleichsbeispiels veranschaulicht. In 15 ist eine Veranschaulichung einer Struktur an einer epitaktischen Schicht, d. h. einer dünnen Gate-Isolationsschicht, einer Gate-Elektrode, einer dünnen Isolationszwischenschicht, eines Source-Steckers und dergleichen ausgelassen.
15 veranschaulicht einen SiC Leistungs-Metalloxidhalbleiter-Feldeffekttransistor (MOSFET), der ein doppelt diffundierter Metalloxidhalbleiter (DMOS) des Grabentyps des Vergleichsbeispiels ist. Im Folgenden kann dieses Element einfach als ein MOSFET oder einen FinFET bezeichnet werden. Es ist festzuhalten, dass, obwohl ein seitlicher MOSFET, der später in einer vierten Abwandlung beschrieben werden soll, kein DMOS ist, ein DMOS und ein seitlicher MOSFET hier gemeinsam als ein MOSFET bezeichnet werden.
Wie in 15 veranschaulicht ist, ist im Vergleichsbeispiel eine epitaktische Schicht des n-Typs (eine Halbleiterschicht) 2, die aus SiC hergestellt ist, das eine Störstellenkonzentration, die niedriger als die eines SiC-Substrats des n⁺-Typs ist, aufweist, an einer Oberseite eines SiC-Substrat des n+-Typs (das nicht dargestellt ist), das aus SiC (Siliziumkarbid) hergestellt ist, gebildet. Die epitaktische Schicht 2 wirkt als eine Driftschicht. Die Dicke der epitaktischen Schicht 2 ist z. B. etwa im Bereich von 5 bis 50 µm.
Eine Körperschicht (ein Wannenbereich) 3 des p-Typs ist in der epitaktischen Schicht 2 mit einer vorgegebenen Tiefe von einer Oberseite der epitaktischen Schicht 2 gebildet und die Körperschicht 3 ist mit einer Source-Elektrode (die nicht dargestellt ist) mittels eines Körperschichtkontaktbereich 7 des p⁺⁺-Typs, der von einer Oberseite der Körperschicht 3 zu einer mittleren Tiefe der Körperschicht 3 gebildet ist, elektrisch verbunden.
In der epitaktischen Schicht 2 ist ein JFET-Bereich 4 mit einer vorgegebenen Tiefe von einer Oberseite der epitaktischen Schicht 2 gebildet. Die Körperschicht 3, der JFET-Bereich 4 und der Körperschichtkontaktbereich 7 verlaufen alle in einer Y-Richtung. An einer Oberseite der Körperschicht 3 sind zwischen dem JFET-Bereich 4 und dem Körperschichtkontaktbereich 7 mehrere Gräben 8 nebeneinander in der Y-Richtung gebildet. Der Graben 8 ist bis zu einer mittleren Tiefe der Körperschicht 3 gebildet und ein plattenartiger Vorsprungsabschnitt (eine Halbleiterschicht), der zwischen den Gräben 8, die in der Y-Richtung aneinandergrenzen, gebildet ist und in einer X-Richtung verläuft, wird im Folgenden als eine Lamelle bezeichnet. Die Körperschicht 3 ist von einer Oberseite zu einer Unterseite einer Lamelle gebildet. Ein Stromausbreitungsbereich 6 des n⁺-Typs ist zwischen der Körperschicht 3 und dem JFET-Bereich 4 in einer Lamelle gebildet. Ferner ist ein Quellenbereich 5 des n⁺⁺-Typs zwischen der Körperschicht 3 und dem Körperschichtkontaktbereich 7 in einer Lamelle gebildet und ist der Source-Bereich 5 ist mit einer Source-Elektrode elektrisch verbunden.
Im Graben 8 ist eine Gate-Elektrode (die nicht dargestellt ist) mittels einer dünnen Gate-Isolationsschicht (die nicht dargestellt ist) gebildet. Ein MOSFET enthält mindestens eine Lamelle, die einen Kanalbildungsbereich, den Source-Bereich 5, einen Drain-Bereich (ein SiC-Substrat) und eine Gate-Elektrode im Graben 8 enthält.
Wenn die Gate-Elektrode in einem EIN-Zustand ist, verlaufen Elektronen, die durch den MOSFET strömen, vom Quellenbereich 5 des n⁺⁺-Typs über einen Kanal, der an der Körperschicht 3 des p-Typs an einer Seitenfläche (einer Seitenfläche der Lamelle) des Grabens 8 benachbart zur Gate-Elektrode gebildet ist. Nach dem oben Beschriebenen bewegen sich die Elektronen sequenziell zum JFET-Bereich 4 des n-Typs, der epitaktischen Schicht 2 des n-Typs, einem SiC-Substrat des n⁺-Typs als der Drain-Bereich und einer Drain-Verdrahtungselektrode (die nicht dargestellt ist) in einem Bodenabschnitt des SiC-Substrats.
In einem FinFET, in dem ein Kanal in einer Lamelle gebildet ist, ähnlich dem MOSFET des Vergleichsbeispiels tendiert ein elektrisches Feld dazu, sich in einem Eckabschnitt eines Grabens, d. h. einem oberen Ende einer Seitenfläche der Lamelle zu konzentrieren. Aufgrund diese Konzentration des elektrischen Feldes wird ein Kanal in einem Eckabschnitt der Lamelle im Vergleich zur Seitenfläche der Lamelle einfach gebildet. Ein Eckabschnitt einer Lamelle oder ein Eckabschnitt eines Grabens, auf den in der vorliegenden Anmeldung Bezug genommen wird, bezieht sich auf keinen Eckabschnitt eines unteren Endes der Lamelle oder eines Grabens, sondern einen Eckabschnitt eines oberen Endes.
16 veranschaulicht einen Graphen, in dem die horizontale Achse eine Gate/Source-Spannung (eine Gate-Spannung) repräsentiert und die vertikale Achse einen Drain-Strom repräsentiert. In 16 ist ein Graph des Stroms an einer Seitenfläche einer Lamelle durch eine gestrichelte Linie angegeben, ist ein Graph des Stroms in einem Eckabschnitt einer Lamelle durch eine durchgezogene Linie angegeben und ist ein Graph des Stroms als die Summe dieser Ströme durch eine runde graphische Darstellung angegeben. Wie in 16 veranschaulicht ist, steigt, da ein Strom in einem Eckabschnitt einer Lamelle bei einer um etwa 8 V niedrigeren Gate-Spannung als an einer Seitenfläche der Lamelle zu fließen beginnt, in einem gesamten MOSFET der Stroms während EIN allmählich.
Das heißt, im MOSFET des Vergleichsbeispiels wird, da ein parasitärer Kanal in einem Eckabschnitt einer Lamelle einen EIN-Zustand bei einer niedrigeren Spannung erreicht als eine Seitenfläche der Lamelle, in der ein normaler Kanal gebildet ist, der MOSFET eine Vorrichtung, in der die Schwellenwertspannung variiert, und wird eine Vorrichtung mit geringer Leistungsfähigkeit, in der EIN/AUS sanft ist.
Wie oben beschrieben ist, besteht in einer Halbleitervorrichtung ein Aufnehmen eines FinFET, der verhindert, dass ein Kanal in einem Eckabschnitt einer Lamelle einen EIN-Zustand bei einer niedrigen Spannung erreicht, als Raum zur Verbesserung.
Im Hinblick auf das oben Beschriebene wird in einer Ausführungsform der vorliegenden Anmeldung eine Erfindung gemacht, um den oben beschriebenen Raum zur Verbesserung zu beseitigen. Im Folgenden wird ein technischer Gedanke in einer Ausführungsform, auf die diese Erfindung angewendet wird, beschrieben.
(Ausführungsform)
Im Folgenden wird eine Halbleitervorrichtung unter Bezugnahme auf die Zeichnungen durch Veranschaulichen eines SiC-Leistungs-MOSFETs, der eine Seitenfläche in einem Graben (einer Nut oder einem versenkten Abschnitt) als einen Kanalbereich aufweist, d. h. eines DMOS des Grabentyps beschrieben.
<Struktur der Halbleitervorrichtung>
Eine Struktur eines MOSFET, der eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, wird unter Bezugnahme auf 1 bis 4 beschrieben. 1 ist eine Vogelperspektive, die die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform veranschaulicht. 2 ist eine Draufsicht, die die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform veranschaulicht. 3 und 4 sind Querschnittansichten, die die Halbleitervorrichtung der vorliegenden Ausführungsform veranschaulichen. 3 ist eine Querschnittansicht, die entlang der Linie A-A in 2 genommen wurde und ist eine Querschnittansicht, die einen Graben und eine Gate-Elektrode im Graben enthält. 4 ist eine Querschnittansicht, die entlang der Linie B-B in 2 genommen wurde und ist eine Querschnittansicht eines Abschnitts, der keinen Graben enthält. In 1 ist eine Veranschaulichung einer Struktur an einer epitaktischen Schicht, d. h. einer dünnen Gate-Isolationsschicht, einer Gate-Elektrode, einer dünnen Isolationszwischenschicht, eines Source-Steckers und dergleichen, die in 3 veranschaulicht sind, ausgelassen.
XYZ-Koordinatenachsen, die in der Beschreibung verwendet werden, sind durch Richtungen definiert, die in den Zeichnungen gezeigt sind. In der vorliegenden Anmeldung ist die Z-Richtung (die Z-Achsenrichtung) eine Richtung senkrecht zu einer (0001)-Ebene unter Kristallebenen eines SiC-Substrats und sind die X-Richtung (die X-Achsenrichtung) und die Y-Richtung (die Y-Achsenrichtung) Richtungen senkrecht zu einer (11-20)-Ebene oder einer (1-100)-Ebene. Jede der X-Richtung und der Y-Richtung ist eine Richtung entlang einer Oberseite (einer Hauptoberfläche) eines epitaktischen SiC-Substrats und die Z-Richtung ist eine Dickenrichtung (eine Höhenrichtung oder eine Tiefenrichtung) des epitaktischen SiC-Substrats. Die X-Richtung, die Y-Richtung und die Z-Richtung sind orthogonal zueinander. Das heißt, die X-Richtung und die Y-Richtung schneiden einander in einer Draufsicht.
Wie in 3 und 4 veranschaulicht ist, enthält die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ein epitaktisches Siliziumkarbidsubstrat (SiC-Substrat) des n-Typs (das im Folgenden als ein epitaktisches SiC-Substrat bezeichnet wird). Das epitaktisches SiC-Substrat enthält das SiC-Substrat 1 des n⁺-Typs und die epitaktische Schicht 2 (die Halbleiterschicht) des n-Typs, die am SiC-Substrat 1 des n⁺-Typs gebildet ist. Die epitaktische Schicht 2 wirkt als eine Driftschicht. Die Dicke der epitaktischen Schicht 2 liegt z. B. etwa im Bereich von 5 bis 50 µm.
Wie in 1 bis 4 veranschaulicht ist, ist die Körperschicht (der Wannenbereich) 3, der ein Halbleiterbereich des p-Typs ist, in der epitaktischen Schicht 2 mit einer vorgegebenen Tiefe von einer Oberseite der epitaktischen Schicht 2 gebildet. Der Körperschichtkontaktbereich 7, der ein Halbleiterbereich des p⁺⁺-Typs ist, der Source-Bereich 5, der ein Halbleiterbereich des n⁺⁺-Typs, der Stickstoff (N) als Störstellen enthält, ist, und der Stromausbreitungsbereich 6, der ein Halbleiterbereich des n⁺-Typs, der Stickstoff (N) als Störstellen enthält, ist, sind in der Körperschicht 3 mit einer vorgegebenen Tiefe von einer Oberseite der epitaktischen Schicht 2 (der Oberseite der Körperschicht 3) gebildet. Ferner ist der Graben 8 von einer Oberseite der Körperschicht 3 zu einer mittleren Tiefe der Körperschicht 3 gebildet.
Die Körperschicht 3, der Source-Bereich 5, der Stromausbreitungsbereich 6 und der Körperschichtkontaktbereich 7 verlaufen in der Y-Richtung und sind von einer Oberseite der Körperschicht 3 zu einer Zwischentiefe der Körperschicht 3 gebildet. Mehrere Gräben 8 sind nebeneinander in der Y-Richtung gebildet. Eine Form jedes von mehreren der Gräben 8 in einer Draufsicht ist z. B. ein Rechteck, das in der X-Richtung verläuft. Alle Gräben 8 sind zwischen dem Source-Bereich 5 und dem Stromausbreitungsbereich 6 in der X-Richtung aneinandergrenzend gebildet, derart, dass ein Kanal an der (11-20)-Ebene oder der (1-100)-Ebene, die eine Seitenfläche in der X-Richtung ist, gebildet ist.
Der Körperschichtkontaktbereich 7 und der Source-Bereich 5 sind mit einer Source-Verdrahtungselektrode (die nicht dargestellt ist), die an der epitaktischen Schicht 2 mittels eines Source-Steckers (eines leitenden Source-Verbindungsabschnitt oder einer Source-Elektrode) 13 gebildet ist, elektrisch verbunden. Das heißt, die Körperschicht 3 ist mit der Source-Verdrahtungselektrode mittels des Körperschichtkontaktbereichs 7 und des Source-Steckers 13 elektrisch verbunden.
In der epitaktischen Schicht 2, die in einer Draufsicht zur Körperschicht 3 benachbart ist, ist der JFET-Bereich 4 mit einer vorgegebenen Tiefe von einer Oberseite der epitaktischen Schicht 2 gebildet. Das heißt, der JFET-Bereich 4 ist in Kontakt mit der epitaktischen Schicht 2. Der JFET-Bereich 4 ist ein Halbleiterbereich des n-Typs, der zwischen den Körperschichten 3, die in der X-Richtung aneinandergrenzen, angeordnet ist, und verläuft in der Y-Richtung. Das heißt, der Source-Bereich, der Graben 8, der Stromausbreitungsbereich 6 und der JFET-Bereich 4 sind in dieser Reihenfolge in der X-Richtung angeordnet. Die Störstellenkonzentration des N-Typs des JFET-Bereichs 4 kann gleich der Störstellenkonzentration des n-Typs der epitaktischen Schicht 2 sein, kann jedoch höher als die Störstellenkonzentration des n-Typs der epitaktischen Schicht 2 sein. Die Störstellenkonzentration des n-Typs des JFET-Bereichs 4 ist niedriger als die Störstellenkonzentration des n-Typs des Stromausbreitungsbereichs 6.
In der X-Richtung ist der Körperschichtkontaktbereich 7 bei dem Zentrum (dem linken Ende oder dem rechten Ende in 3) einer Oberseite der Körperschicht 3 gebildet. In der X-Richtung sind an einer Oberseite der Körperschicht 3 der Source-Bereich 5, der Graben 8 und der Stromausbreitungsbereich 6 in dieser Reihenfolge vom Körperschichtkontaktbereich 7 zu jedem der JFET-Bereiche 4, die zu beiden Seiten der Körperschicht 3 benachbart sind, angeordnet. Es ist festzuhalten, dass von Endabschnitten des Stromausbreitungsbereichs 6 ein Endabschnitt auf der dem Source-Bereich 5 gegenüberliegenden Seite in einer Draufsicht nicht mit der Körperschicht 3 überlappt und in der epitaktischen Schicht 2 benachbart zur Körperschicht 3 gebildet ist. Hier überlappt der Endabschnitt des Stromausbreitungsbereichs 6 in einer Draufsicht mit dem JFET-Bereich 4. Ferner weisen der JFET-Bereich 4 und die Körperschicht 3 im Wesentlichen dieselbe Tiefe auf. Der Körperschichtkontaktbereich 7 und der Source-Bereich 5 sind miteinander in Kontakt. Der Source-Bereich 5 und die Körperschicht 3 sind miteinander in Kontakt und der Stromausbreitungsbereich 6 und die Körperschicht 3 sind miteinander in Kontakt. Der Stromausbreitungsbereich 6 und der JFET-Bereich 4 sind miteinander in Kontakt.
Ein plattenartiger Vorsprungsabschnitt (eine Halbleiterschicht), der von einer Sohlenfläche des Grabens 8 zwischen den Gräben 8, die in der Y-Richtung aneinandergrenzen, nach oben vorsteht, wird hier als eine Lamelle bezeichnet. Eine Lamelle verläuft in der X-Richtung. Die Körperschicht 3 ist hauptsächlich in einer Lamelle gebildet und ein Halbleiterbereich des p⁺-Typs (eine Hochkonzentrationsschicht oder eine Relaxationsschicht für ein elektrisches Feld) 9 ist an einer Oberseite einer Lamelle gebildet. Der Halbleiterbereich 9 ist von einer Oberseite (einer Oberseite der epitaktischen Schicht 2 oder einer Oberseite der Körperschicht 3) einer Lamelle zu einer mittleren Tiefe der Lamelle gebildet. Das heißt, die Körperschicht 3 ist unter dem Halbleiterbereich 9 von einer Seitenfläche einer Lamelle zum Innenraum der Lamelle gebildet.
Der Source-Bereich 5, der Stromausbreitungsbereich 6 und der Halbleiterbereich 9 sind jeweils derart gebildet, dass sie flacher als eine Tiefe des Grabens 8 sind, und der Halbleiterbereich 9 ist derart gebildet, dass er flacher als sowohl der Source-Bereich 5 als auch der Stromausbreitungsbereich 6 ist. Der Halbleiterbereich 9 ist mindestens in einem Endabschnitt in der Y-Richtung einer Oberseite einer Lamelle, d. h. in einem Eckabschnitt, gebildet. Mit anderen Worten ist der Halbleiterbereich 9 in einem Eckabschnitt gebildet, der ein oberes Ende einer Seitenfläche einer Lamelle ist. Das heißt, der Halbleiterbereich 9 ist eine Hochkonzentrationsschicht des p-Typs, die vorgesehen ist, um ein elektrisches Feld in einem Eckabschnitt einer Lamelle abzubauen, jedoch ist hier der Halbleiterbereich 9 zwischen Eckabschnitten an beiden Enden einer Lamelle in der Y-Richtung gebildet. Der Halbleiterbereich 9 ist bei einem oberen Ende einer Seitenfläche einer Lamelle gebildet.
Hier wird ein Begrenzungsabschnitt zwischen einer Seitenfläche und einer Oberseite einer Lamelle unter der Annahme, dass die Lamelle eine Querschnittform wie z. B. eine rechteckige Form oder eine Trapezform besitzt, als ein Eckabschnitt bezeichnet, jedoch ist es denkbar, dass ein Eckabschnitt der Lamelle abgerundet ist. Selbst in diesem Fall wird in der vorliegenden Anmeldung die Grenze zwischen einer Seitenfläche und einer Oberseite einer Lamelle als ein Eckabschnitt bezeichnet.
Ein Endabschnitt einer Lamelle in der X-Richtung ist mit dem Source-Bereich 5 verbunden und der weitere Endabschnitt der Lamelle in der X-Richtung ist mit dem Stromausbreitungsbereich 6 verbunden. Das heißt, in der X-Richtung sind eine Lamelle und der Graben 8 und der Source-Bereich 5 und der Stromausbreitungsbereich 6 nicht voneinander getrennt, sondern sind miteinander in Kontakt. Jeweils ein Teil des Source-Bereichs 5 und des Stromausbreitungsbereichs 6 können in einer Lamelle gebildet sein. Zum jetzigen Zeitpunkt sind der Source-Bereich 5 und die Körperschicht 3 an einer Seitenfläche, die in der X-Richtung unter Seitenflächen des Grabens 8 verläuft, miteinander in Kontakt. Ferner sind der Stromausbreitungsbereich 6 und die Körperschicht 3 an einer Seitenfläche, die in der X-Richtung unter Seitenflächen des Grabens 8 verläuft, miteinander in Kontakt.
Unter Seitenflächen des Grabens 8 ist der Source-Bereich 5 in Kontakt mit einer von zwei Seitenflächen, die in der X-Richtung einander zugewandt sind, ist der Stromausbreitungsbereich 6 in Kontakt mit der weiteren Seitenfläche und sind die Körperschicht 3 und der Halbleiterbereich 9 zwischen dem Source-Bereich 5 und dem Stromausbreitungsbereich 6 in Kontakt mit den weiteren Seitenflächen (Seitenflächen, die in der Y-Richtung einander zugewandt sind). Der Graben 8 ist derart gebildet, dass er tiefer als sowohl der Source-Bereich 5 als auch der Stromausbreitungsbereich 6 ist, und ist flacher als die Körperschicht 3 gebildet. Aus diesem Grund ist eine Sohlenfläche des Grabens 8 in Kontakt mit der Körperschicht 3 des p-Typs und erreicht nicht die epitaktische Schicht 2 unter der Körperschicht 3.
Wie in 3 veranschaulicht ist, ist eine Gate-Elektrode 11 an der epitaktischen Schicht 2, die den Innenraum des Grabens 8 enthält, gebildet, wobei eine dünne Gate-Isolationsschicht 10 zwischen ihnen angeordnet ist. Das heißt, die Gate-Elektrode 11 ist in den Graben 8 eingebettet, wobei die dünne Gate-Isolationsschicht 10 zwischen ihnen angeordnet ist. Die Gate-Elektrode 11 ist auch jeweils an einer Lamelle, dem Source-Bereich 5 und dem Stromausbreitungsbereich 6 gebildet, wobei die dünne Gate-Isolationsschicht 10 zwischen ihnen angeordnet ist.
Eine dünne Isolationszwischenschicht 12, die z. B. eine dünne Siliziumoxidschicht enthält, ist jeweils an der epitaktischen Schicht 2, der dünnen Gate-Isolationsschicht 10 und der Gate-Elektrode 11 gebildet. Eine laminierte dünne Schicht, die die dünne Gate-Isolationsschicht 10 und die dünne Isolationszwischenschicht 12 enthält, besitzt ein Durchgangsloch bei einer Position, die von der Gate-Elektrode 11 getrennt ist, und den Source-Stecker 13 ist als ein leitender Verbindungsabschnitt im Durchgangsloch gebildet. Der Source-Stecker 13 ist mit dem Körperschichtkontaktbereich 7 und dem Source-Bereich 5 elektrisch verbunden. Der Source-Stecker 13, der Körperschichtkontaktbereich 7 und der Source-Bereich 5 können miteinander direkt verbunden sein oder können mittels einer weiteren dünnen Metallschicht oder Silicidschicht miteinander verbunden sein. Der Source-Stecker 13 ist mit einer Source-Verdrahtungselektrode elektrisch verbunden. Ferner ist die Gate-Elektrode 11 mit einer Gate-Verdrahtungselektrode (die nicht dargestellt ist) mittels eines Gate-Steckers, der die dünne Isolationszwischenschicht 12 an der Gate-Elektrode 11 durchdringt, elektrisch verbunden. Eine Rückoberfläche (eine Sohlenfläche) des SiC-Substrats 1 ist mit einer Drain-Verdrahtungselektrode (einer Drain-Elektrode) 14 abgedeckt. Das heißt, das SiC-Substrat 1 bildet einen Drain-Bereich und die Drain-Verdrahtungselektrode 14 ist mit dem SiC-Substrat 1 elektrisch verbunden.
Ein MOSFET (ein MOS-Feldeffekttransistor) der vorliegenden Ausführungsform enthält mindestens den Source-Bereich 5, eine Lamelle, einen Drain-Bereich (ein SiC-Substrat 1) und die Gate-Elektrode 11. Ferner enthält der MOSFET den Stromausbreitungsbereich 6, der eine Schicht des n-Typs ist, die mit einer Drain-Elektrode (eine Drain-Verdrahtungselektrode 14), dem JFET-Bereich 4 und der epitaktischen Schicht 2 elektrisch verbunden ist. Das heißt, der Stromausbreitungsbereich 6 ist mit dem Drain-Bereich, der an einer Sohlenfläche eines epitaktischen Substrats gebildet ist, mittels des JFET-Bereichs 4 und der epitaktischen Schicht 2 elektrisch verbunden. Ferner enthält der MOSFET als einen Kanalbildungsbereich die Körperschicht 3, die eine Seitenfläche einer Lamelle bildet, und den Halbleiterbereich 9, der einen Eckabschnitt und eine Oberseite der Lamelle bildet.
Wenn die Gate-Elektrode 11 in einem EIN-Zustand ist, passieren Elektronen, die durch einen SiC-Leistungs-MOSFET strömen, hauptsächlich vom Quellenbereich 5 des n⁺⁺-Typs die Körperschicht 3 des p-Typs an einer Seitenfläche des Grabens 8, der ein Kanalbereich ist, der der Gate-Elektrode 11 benachbart ist. Nach dem oben Beschriebenen bewegen sich Elektronen zu dem JFET-Bereich 4 des n-Typs, der epitaktischen Schicht 2 des n-Typs, einem SiC-Substrat des n⁺-Typs als ein Drain-Bereich und der Drain-Verdrahtungselektrode 14 unter dem SiC-Substrat in dieser Reihenfolge. Die dünne Gate-Isolationsschicht 10 ist z. B. aus einer dünnen Siliziumoxidschicht hergestellt, und die Gate-Elektrode 11 ist z. B. aus einer dünnen Polysiliziumschicht (einer dünnen Leiterschicht) hergestellt.
In einem FinFET, der eine Lamelle als einen Kanalbildungsbereich aufweist, kann nicht nur eine Oberseite eines epitaktischen Substrats, sondern auch eine Seitenfläche einer Lamelle als ein Kanal verwendet werden. Deshalb ist es möglich, eine Hochleistungshalbleitervorrichtung zu realisieren, die eine große Gate-Breite sicherstellt, während eine Fläche eines Halbleiterelements in einer Draufsicht niedergehalten wird.
Der Stromausbreitungsbereich 6 besitzt eine Rolle des Verhinderns, dass Strom sich konzentriert und aufgrund der Tatsache, dass Elektronen, die die Körperschicht 3 durchlaufen, im JFET-Bereich 4 nach unten fließen und sich in einer kürzesten Entfernung zur Seite des SiC-Substrats 1 bewegen, in einen Teilbereich einströmt. Das heißt, da der Stromausbreitungsbereich 6, der eine relativ hohe Störstellenkonzentration aufweist, gebildet ist, zerstreuen sich Elektronen, die die Körperschicht 3 passieren, im Stromausbreitungsbereich 6 und fließen gleichförmig in einem Halbleiterbereich des n-Typs, was im Stromausbreitungsbereich 6 und im JFET-Bereich 4 enthält.
Ein bevorzugter Bereich einer Störstellenkonzentration des SiC-Substrat 1 des n⁺-Typs ist z. B. 1 × 10¹⁸ bis 1 × 10²¹ cm^-3. Ein bevorzugter Bereich einer Störstellenkonzentration der epitaktischen Schicht 2 des n-Typs ist z. B. 1 × 10¹⁴ bis 1 × 10¹⁷ cm^-3. Ein bevorzugter Bereich einer Störstellenkonzentration der Körperschicht 3 des p-Typs ist z. B. 1 × 10¹⁶ bis 5 × 10¹⁷. Ein bevorzugter Bereich einer Störstellenkonzentration des Quellenbereichs 5 des n⁺⁺-Typs ist z. B. 1 × 10¹⁹ bis 1 × 10²¹ cm^-3. Ein bevorzugter Bereich einer Störstellenkonzentration der Stromausbreitungsbereich 6 des n⁺-Typs ist z. B. 5 × 10¹⁶ bis 5 × 10¹⁸ cm^-3. Ein bevorzugter Bereich einer Störstellenkonzentration des JFET-Bereich 4 des n-Typs ist z. B. 1 × 10¹⁵ bis 1 × 10¹⁸ cm^-3. Ein bevorzugter Bereich einer Störstellenkonzentration des Körperschichtkontaktbereichs 7 des p⁺⁺-Typs ist z. B. ein Bereich von 1 × 10¹⁹ bis 1 × 10²¹ cm^-3.
5 ist ein Graph, der eine Beziehung zwischen einer Störstellenkonzentration, einer Schwellenwertspannung und einer Tiefe einer Lamelle, die den MOSFET der vorliegenden Ausführungsform bildet, veranschaulicht. In dem Graphen, der in 5 veranschaulicht ist, repräsentiert die vertikale Achse eine Tiefe und repräsentiert die horizontale Achse eine Störstellenkonzentration und eine Schwellenwertspannung. Die Tiefe ist hier eine Entfernung in einer Richtung von einer Oberseite einer Lamelle zu einem SiC-Substrat und ist eine Entfernung in einer negativen Richtung in der Z-Richtung. Ein oberes Ende der vertikalen Achse in 5 entspricht einer Oberseite einer Lamelle und eine Tiefe wird vom oberen Ende zur Unterseite größer. In 5 ist eine Position (eine Tiefe) einer Grabensohle durch eine strichdoppelpunktierte Linie angegeben. Ferner ist in 5 eine strichpunktierte Linie mit einem Punkt bei einer Position angegeben, bei der die Störstellenkonzentration 1 × 10¹⁸ cm^-3 ist. In 5 ist ein Bereich, der eine Störstellenkonzentration von 1 × 10¹⁸ cm^-3 oder mehr aufweist, schraffiert.
Wie in 5 veranschaulicht ist, besitzt der Innenraum einer Lamelle in der Nähe eines oberen Endes eine hohe Störstellenkonzentration und besitzt in einem Bereich unter der Umgebung des oberen Endes eine niedrige Störstellenkonzentration. Speziell ist eine Störstellenkonzentration des Halbleiterbereichs 9 (siehe 3) in einem oberen Abschnitt in einer Lamelle 1 × 10¹⁸ bis 1 × 10¹⁹ cm^-3 gebildet. Ferner ist ein Durchschnittswert einer Störstellenkonzentration an einer Seitenfläche einer Lamelle unter dem Halbleiterbereich 9 (der Seitenfläche des Grabens 8) niedriger als 5 × 10¹⁷ cm^-3. Das heißt, die Störstellenkonzentration des Halbleiterbereichs 9 ist das Doppelte der Störstellenkonzentration der Körperschicht 3 an einer Seitenfläche eines Grabens oder mehr.
Die Störstellenkonzentration im Halbleiterbereich 9 ist ungleichförmig und nimmt von der oberen Stirnseite einer Lamelle zu einer Tiefenrichtung allmählich ab. Das heißt, die Störstellenkonzentration einer Seitenfläche des Halbleiterbereichs 9 ist in einem Eckabschnitt (bei einem oberen Ende) am höchsten.
6 ist ein Graph, der eine Beziehung zwischen Spannung und Strom in jedem Abschnitt einer Lamelle, die den MOSFET der vorliegenden Ausführungsform bildet, veranschaulicht. Im Graphen von 6 repräsentiert die vertikale Achse einen Drain-Strom und repräsentiert die horizontale Achse eine Gate/Source-Spannung. In 6 ist ein Graph eines Stroms, der durch eine Seitenfläche mit Ausnahme eines Eckabschnitts einer Lamelle fließt, durch eine gestrichelte Linie angegeben, und ist ein Graph eines Stroms, der durch den Eckabschnitt fließt, durch eine durchgezogene Linie angegeben. Ferner ist ein Graph eines Stroms, der durch eine Oberseite einer Lamelle mit Ausnahme eines Eckabschnitts fließt, durch eine strichpunktierte Linie mit einem Punkt angegeben und ist ein Strom, der durch die gesamte Lamelle fließt, durch eine runde graphische Darstellung angegeben.
Wie in 6 veranschaulicht ist, beginnt Strom an einer Seitenfläche und einem Eckabschnitt einer Lamelle bei einer niedrigeren Spannung zu fließen als an einer Oberseite der Lamelle. Das heißt, die Schwellenwertspannung einer Seitenfläche und eines Eckabschnitts einer Lamelle ist jeweils niedrig. Hier wird durch Bilden des Halbleiterbereichs 9 die Schwellenwertspannung eines Eckabschnitts einer Lamelle erhöht, derart, dass ein Bereich ΔVth einer Schwellenwertspannung eines Eckabschnitts, einer Seitenfläche und einer Oberseite der Lamelle jeweils zu weniger als 5 V niedergehalten wird.
Als nächstes veranschaulicht 7 eine Querschnittansicht, die entlang der Linie C-C in 2 genommen wurde. 7 ist eine Querschnittansicht, die mehrere Lamellen, die in der Y-Richtung angeordnet sind, und mehreren Gräben, die in der Y-Richtung angeordnet sind, im MOSFET der vorliegenden Ausführungsform veranschaulicht. Es ist festzuhalten, dass in 7 eine Veranschaulichung eines SiC-Substrats und einer Drain-Verdrahtungselektrode unter der epitaktischen Schicht 2 ausgelassen sind.
Wie in 7 veranschaulicht ist, sind die Lamellen und die Gräben 8 in der Y-Richtung abwechselnd angeordnet. Ferner ist die Gate-Elektrode 11 in jeden der mehreren Gräben 8 eingebettet. Hier ist die dünne Gate-Isolationsschicht 10 durch ein Abscheidungsverfahren wie z. B. ein chemisches Dampfabscheidungsverfahren (CVD-Verfahren) gebildet. Aus diesem Grund ist die Dicke der dünnen Schicht der dünnen Gate-Isolationsschicht 10 an der epitaktischen Schicht 2 (auf einer Lamelle) zwischen den Gräben 8, die aneinandergrenzen, größer als die Dicke der dünnen Schicht Tox der dünnen Gate-Isolationsschicht 10, die eine Seitenfläche des Grabens 8 (eine Seitenfläche einer Lamelle) abdeckt.
Hier ist eine Tiefe Lpt des Halbleiterbereichs 9 in der Z-Richtung (der Tiefenrichtung oder der Dickenrichtung) größer als die Dicke der dünnen Schicht Tox der dünnen Gate-Isolationsschicht 10, die eine Seitenfläche des Grabens 8 (eine Seitenfläche einer Lamelle) abdeckt und 200 nm oder weniger.
<Wirkung der vorliegenden Ausführungsform>
Als nächstes wird eine Wirkung des MOSFET gemäß der vorliegenden Ausführungsform beschrieben.
In der vorliegenden Ausführungsform ist im Gegensatz zum Vergleichsbeispiel, das in 15 veranschaulicht ist, der Halbleiterbereich 9, der eine höhere Störstellenkonzentration als die Körperschicht 3 an einer Seitenfläche einer Lamelle aufweist, an einer Oberseite der Lamelle zwischen den Gräben 8, die aneinander angrenzen, gebildet. Das heißt, die Störstellenkonzentration in einem Eckabschnitt einer Lamelle der vorliegenden Ausführungsform ist höher als die Störstellenkonzentration in einem Eckabschnitt einer Lamelle des Vergleichsbeispiels. Durch das oben Beschriebene kann in der vorliegenden Ausführungsform die Schwellenwertspannung in einem Eckabschnitt einer Lamelle erhöht werden und kann verhindert werden, dass ein parasitärer Kanal, der im Eckabschnitt einer Lamelle gebildet ist, bei einer relativ niedrigen Spannung eingeschaltet wird.
8 ist ein Graph, in dem die horizontale Achse eine Gate/Source-Spannung (eine Gate-Spannung) repräsentiert und die vertikale Achse einen Drain-Strom repräsentiert. In 8 ist ein Graph des Stroms an einer Seitenfläche einer Lamelle durch eine gestrichelte Linie angegeben, ist ein Graph des Stroms in einem Eckabschnitt einer Lamelle durch eine durchgezogene Linie angegeben und ist ein Graph des Stroms als die Summe dieser Ströme durch eine runde graphische Darstellung angegeben. Wie durch Vergleichen von 8 und 16 ersichtlich ist, wird in der vorliegenden Ausführungsform durch Bilden des Halbleiterbereichs 9 bei einem oberen Ende einer Lamelle, die Konzentration des elektrischen Feldes in einem Eckabschnitt der Lamelle niedergehalten und wird die Schwellenwertspannung im Eckabschnitt der Lamelle im Vergleich zum Vergleichsbeispiel erhöht. Durch das oben Beschriebene kann die Schwellenwertspannung eines parasitären Kanals im Eckabschnitt zur selben Schwellenwertspannung wie ein normaler Kanal an einer Seitenfläche der Lamelle eingestellt werden. Deshalb kann im gesamten MOSFET im Vergleich zum Vergleichsbeispiel der Anstieg des Stroms während EIN steil gestaltet werden und kann die Zeit, die ab dann, wenn der Strom zu fließen beginnt, zu dann, wenn der Strom einen gewünschten Stromwert erreicht, während EIN/AUS erforderlich ist, verkürzt werden. Das heißt, die Leistungsfähigkeit der Halbleitervorrichtung kann verbessert werden.
Ferner ist, wie in 5 veranschaulicht ist, hier die Störstellenkonzentration des Halbleiterbereichs 9 das Doppelte der Störstellenkonzentration der Körperschicht 3 an einer Seitenfläche einer Lamelle oder mehr. Wenn die Störstellenkonzentration der Körperschicht 3 an einer Seitenfläche einer Lamelle hoch ist, nimmt der Verlust (z. B. der Durchschaltwiderstand) zu. Insbesondere ist es in einer SiC-Vorrichtung, in der ein epitaktisches Substrat SiC enthält, denkbar, die Konzentration von Störstellen der Körperschicht 3 an einer Seitenfläche einer Lamelle höchstens zu weniger als 5 × 10¹⁷ cm^-3 zu setzen. Deshalb wird hier durch Setzen einer Störstellenkonzentration des Halbleiterbereichs 9 zu 1 × 10¹⁸ cm^-3 ein parasitärer Kanal zu normalerweise aus (die Schwellenwertspannung ist niedriger als 0 V) gesetzt.
Ferner sind, wie in 6 veranschaulicht ist, hier die Schwellenwertspannungen eines Eckabschnitts, einer Seitenfläche und einer Oberseite einer Lamelle in einem Bereich von 5 V. Das heißt, eine Differenz zwischen einem Höchstwert und einem Mindestwert der Schwellenwertspannung in diesen Abschnitte ist niedriger als 5 V.
Da die Differenz zwischen diesen Schwellenwerten kleiner ist, können verschiedene Kanaloberflächen durch den Graben 8 wirksam verwendet werden. In der Praxis wird ein Bereich einer Schwellenwertspannung jeweils eines Eckabschnitts, einer Seitenfläche und einer Oberseite einer Lamelle wünschenswerterweise zu einem Bereich von etwa 5 V gesteuert. Es ist festzuhalten, dass nicht angenommen wird, dass eine Sohlenfläche des Grabens 8 als ein Kanal verwendet wird. Dies ist darauf zurückzuführen, dass ein Kanal an der Sohlenfläche eine schlechte Gate-Steuerbarkeit besitzt. Deshalb wird die Störstellenkonzentration der Sohlenfläche derart eingestellt, dass sie relativ hoch ist, und dadurch sollte die Schwellenwertspannung extrem erhöht werden und es ist nicht nötig, eine Schwellenwertspannung der Sohlenfläche im Bereich von 5 V aufzunehmen.
Ferner wird, wie in 7 veranschaulicht ist, hier die Tiefe Lpt des Halbleiterbereichs 9 größer als die Dicke der dünnen Schicht Tox der dünnen Gate-Isolationsschicht 10, die eine Seitenfläche einer Lamelle abdeckt, gestaltet. Dies ist darauf zurückzuführen, dass, falls die Tiefe Lpt des Halbleiterbereichs 9 kleiner als die Dicke der dünnen Schicht Tox ist, die Möglichkeit besteht, dass die Schwellenwertspannung eines Eckabschnitts einer Lamelle nicht ausreichend erhöht werden kann. Ferner sollte, da der Grad einer Konzentration des elektrischen Feldes zunimmt, wenn die Dicke der dünnen Schicht Tox der dünnen Gate-Isolationsschicht 10 zunimmt, die Tiefe Lpt des Halbleiterbereichs 9 in Übereinstimmung mit den Dicken der dünnen Schicht Tox der dünnen Gate-Isolationsschicht 10 gesetzt werden.
Wenn die Tiefe Lpt des Halbleiterbereichs 9 größer wird, kann ein Auftreten einer nachteiligen Wirkung aufgrund eines parasitären Kanals stärker verhindert werden. Allerdings ist die Tiefe Lpt des Halbleiterbereichs 9 200 nm oder weniger. Wenn die Tiefe Lpt des Halbleiterbereichs 9 zu groß ist, nimmt eine Fläche eines normalen Kanals an einer Seitenfläche einer Lamelle ab und nimmt eine Gate-Breite des MOSFET ab. Deshalb sollte die Tiefe Lpt des Halbleiterbereichs 9 bei einer nötigen und einen ausreichenden Tiefe gehalten werden. Ferner ist es dann, wenn der Halbleiterbereich 9 eine ausreichende Störstellenkonzentration aufweist, unwahrscheinlich, dass eine Verarmungsschicht über 200 nm oder mehr zu verlaufen. Das heißt, wenn der Halbleiterbereich 9 eine Tiefe von 200 nm besitzt, kann ein zweidimensionales Bandbiegen beseitigt werden und kann der Halbleiterbereich 9 vollständig geschlossen werden.
Ferner ist es, wie in 17 als ein Vergleichsbeispiel veranschaulicht ist, denkbar, eine Konzentration des Halbleiterbereichs 9 bei einer beliebigen Tiefe konstant zu gestalten. 17 ist ein Graph, der eine Beziehung zwischen einer Störstellenkonzentration, einer Schwellenwertspannung und einer Tiefe einer Lamelle, die einen MOSFET des Vergleichsbeispiels bilden, veranschaulicht. Ähnlich zu 5 repräsentiert im Graph von 17 die vertikale Achse eine Tiefe und repräsentiert die horizontale Achse eine Störstellenkonzentration und eine Schwellenwertspannung. In 17 ist eine Tiefe einer Grabensohle durch eine strichdoppelpunktierte Linie angegeben. Ferner ist in 17 eine strichpunktierte Linie mit einem Punkt bei einer Position angegeben, bei der die Störstellenkonzentration 1 × 10¹⁸ cm^-3 ist. In 17 ist ein Bereich, der eine Störstellenkonzentration von 1 × 10¹⁸ cm^-3 oder mehr aufweist, schraffiert.
In diesem Fall wird, da ein elektrisches Feld sich bei einem oberen Ende (einem Eckabschnitt) einer Seitenfläche einer Lamelle konzentriert, die Schwellenwertspannung niedergehalten, derart, dass sie moderat niedrig ist. Allerdings ist im Halbleiterbereich 9, der eine Störstellenkonzentration von 1 × 10¹⁸ cm^-3 oder mehr aufweist, ein unterer Abschnitt ein Ort, an dem ein elektrisches Feld nicht konzentriert ist und eine hohe Störstellenkonzentration aufweist, und somit ist die Schwellenwertspannung hoch, wie in 17 durch eine gestrichelte Linie angegeben ist. Aus diesem Grund arbeitet bei einer Tiefe in einem Bereich, der durch einen Pfeil in 17 angegeben ist, der MOSFET nicht, weil die Schwellenwertspannung übermäßig hoch ist und kaum Strom fließt.
Andererseits besitzt, wie in 5 veranschaulicht ist, der Halbleiterbereich 9 der vorliegenden Ausführungsform ein Gradientenprofil, in dem die Störstellenkonzentration von einem oberen Ende einer Seitenfläche einer Lamelle (einer Oberseite des epitaktischen Substrats) zu einem unteren Ende des Halbleiterbereichs 9 monoton abnimmt. Mit anderen Worten nimmt die Störstellenkonzentration des Halbleiterbereichs 9 von einer Oberseite einer Lamelle zu einer Unterseite des Halbleiterbereichs 9 allmählich ab. Das heißt, die Störstellenkonzentration des Halbleiterbereichs 9 nimmt einer Tiefenrichtung kontinuierlich ab.
Wie oben beschrieben ist, kann durch Setzen einer Störstellenkonzentration des Halbleiterbereichs 9 derart, dass sie bei einer Position, die in einer Abwärtsrichtung von einem Eckabschnitt einer Lamelle weiter entfernt ist, die Schwellenwertspannung des MOSFET im Wesentlichen konstant gestaltet werden, wie durch eine gestrichelte Linie in 5 angegeben ist. Durch das oben Beschriebene kann eine Oberfläche einer Lamelle wirksam als ein Kanal verwendet werden.
<Erste-Abwandlung>
Im Folgenden wird eine Halbleitervorrichtung gemäß einer ersten Abwandlung der vorliegenden Ausführungsform unter Bezugnahme auf 9 beschrieben. 9 ist eine Querschnittansicht, die die Halbleitervorrichtung der vorliegenden Abwandlung veranschaulicht. Ähnlich zu 4 ist 9 eine Querschnittansicht bei einer Position, die einem Querschnitt entspricht, der entlang der Linie B-B in 2 genommen wurde. Obwohl der Graben 8 nicht mit der Linie B-B in 2 überlappt, ist der Graben 8, der hinter dem Querschnitt angeordnet ist, der entlang der Linie B-B in der Y-Richtung genommen wurde, in 9 durch eine gestrichelte Linie angegeben.
Wie in 9 veranschaulicht ist, ersetzt in der vorliegenden Abwandlung die Körperschicht 3 unter dem Körperschichtkontaktbereich 7 durch einen Halbleiterbereich 3a, der eine höhere Störstellenkonzentration des p-Typs als die Körperschicht 3 aufweist. Das heißt, der Halbleiterbereich des p⁺-Typs 3a ist in der epitaktischen Schicht 2 gebildet. Der Halbleiterbereich 3a ist unter dem Source-Bereich 5, dem Stromausbreitungsbereich 6 und dem Körperschichtkontaktbereich 7 angeordnet. Die Körperschicht 3 ist in einer Lamelle zwischen dem Source-Bereich 5 und dem Stromausbreitungsbereich 6 im Halbleiterbereich 3a gebildet. Der Körperschichtkontaktbereich 7 und die Körperschicht 3 in einer Lamelle sind mit dem Halbleiterbereich 3a verbunden. Das heißt, die Körperschicht 3 ist mit dem Source-Stecker 13 mittels des Halbleiterbereichs 3a und des Körperschichtkontaktbereichs 7 elektrisch verbunden.
Der Halbleiterbereich 3a ist in Kontakt mit einer Sohlenfläche des Grabens 8. Das heißt, der Halbleiterbereich 3a bildet eine Sohlenfläche des Grabens 8. Hier ist ein Teil des Halbleiterbereichs 3a von einer Sohlenfläche des Grabens 8 zu einer Seitenfläche des Grabens 8 gebildet. Allerdings ist ein großer Abschnitt einer Seitenfläche des Grabens 8 (eine Seitenfläche einer Lamelle) in der Y-Richtung durch die Körperschicht 3 gebildet. Hier ist eine Störstellenkonzentration des Halbleiterbereichs 3a höher als die Störstellenkonzentration der Körperschicht 3, und ist die Störstellenkonzentration des Körperschichtkontaktbereichs 7 höher als die Störstellenkonzentration des Halbleiterbereichs 3a.
In einem FinFET umgeht das Potential von Schichten des p-Typs (der Halbleiterbereich 9 und die Körperschicht 3) an einer Seitenfläche und einem Eckabschnitt einer Lamelle die Unterseite eines der n Schicht des-Typs (den Source-Bereich 5) und ist mit der Source elektrisch verbunden. Aus diesem Grund kann, wenn ein Hochgeschwindigkeitsschalten durchgeführt wird, ein Körperschichtpotential einem Source-Potential nicht folgen und kann instabil werden. Andererseits wird in der vorliegenden Abwandlung durch Bilden des Halbleiterbereichs 3a, der eine höhere Konzentration als die Körperschicht 3 unter der Körperschicht 3 in einer Lamelle aufweist, der Widerstand eines Pfads zwischen der Körperschicht 3 und dem Körperschichtkontaktbereich 7 abgesenkt. Durch das oben Beschriebene, ist es möglich, zu verhindern, dass das Körperschichtpotential scheitert, einem Source-Potential zu folgen, und während einer Hochgeschwindigkeitsschaltoperation instabil wird. Speziell kann die Wirkung durch Setzen einer Störstellenkonzentration des Halbleiterbereichs 3a z. B. zu 1 × 10¹⁸ cm^-3 erhalten werden.
Ferner besteht im Fall eines Leistungs-MOSFET, an den eine Hochspannung angelegt wird, die Möglichkeit, dass sich das elektrische Feld während einer Hochspannungsblockieren in einem Bodenabschnitt des Grabens 8 konzentriert, und die dünne Gate-Isolationsschicht 10 wird zerstört. Hier wird durch Erhöhen der Konzentration einer Körperschicht in einem Bodenabschnitt des Grabens 8 und Bilden des Halbleiterbereichs 3a, die Konzentration des elektrischen Feldes im Bodenabschnitt niedergehalten. Durch das oben Beschriebene kann verhindert werden, dass die dünne Gate-Isolationsschicht 10 zerstört wurde.
<Zweite Abwandlung>
Im Folgenden wird eine Halbleitervorrichtung gemäß einer zweiten Abwandlung der vorliegenden Ausführungsform unter Bezugnahme auf 10 und 11 beschrieben. 10 ist eine Vogelperspektive, die die Halbleitervorrichtung der vorliegenden Abwandlung veranschaulicht. 11 ist eine Querschnittansicht, die die Halbleitervorrichtung der vorliegenden Abwandlung veranschaulicht. Ähnlich zu 4 ist 11 eine Querschnittansicht bei einer Position, die einem Querschnitt entspricht, der entlang der Linie B-B in 2 genommen wurde. In 11 ist, wie in 9 beschrieben ist, der Graben 8, der hinter dem Querschnitt, der entlang der Linie B-B in der Y-Richtung genommen wurde, angeordnet ist, durch eine gestrichelte Linie angegeben.
Wie veranschaulicht ist, erstrecken sich in 10 und 11 in der vorliegenden Abwandlung beide Enden des Halbleiterbereichs 9 nach außerhalb der Körperschicht 3 in einer Lamelle unmittelbar unter dem Halbleiterbereich 9 in der X-Richtung. Mit anderen Worten verläuft ein Endabschnitt des Halbleiterbereichs 9 zu unmittelbar über einem Halbleiterbereich des n-Typs, der an die Körperschicht 3 in einer Lamelle unmittelbar unter dem Halbleiterbereich 9 in der X-Richtung angrenzt.
Von beiden Enden des Halbleiterbereichs 9, der bei einem oberen Ende einer Lamelle gebildet ist, ist ein Endabschnitt unmittelbar über dem Source-Bereich 5 auf der Außenseite in der X-Richtung des Grabens 8 gebildet, und ist der weitere Endabschnitt unmittelbar über dem Stromausbreitungsbereich 6 auf der Außenseite in der X-Richtung des Grabens 8 gebildet. Mit anderen Worten ist der Halbleiterbereich 9 von einem oberen Ende des Source-Bereichs 5 auf der Außenseite in der X-Richtung des Grabens 8 zu einem oberen Ende des Stromausbreitungsbereichs 6 auf der Außenseite in der X-Richtung des Grabens 8 gebildet. Das heißt, beide Enden des Halbleiterbereichs 9 sind in einem Bereich angeordnet, der nicht mit dem Graben 8 in der Y-Richtung überlappt. In diesem Fall ist der Halbleiterbereich 9 über einem Eckabschnitt einer Lamelle, d. h. dem gesamten Eckabschnitt einer Seitenfläche des Grabens 8 in der X-Richtung, gebildet. Mit anderen Worten ist in einem Eckabschnitt einer Lamelle der Halbleiterbereich 9 von einem Endabschnitt zum weiteren Endabschnitt der Lamelle in der X-Richtung gebildet.
Wie in 18 als ein Vergleichsbeispiel veranschaulicht ist, ist ein Strompfad eines parasitären Kanals in einem Eckabschnitt einer Lamelle, die einen FinFET bildet, vorhanden. 18 ist eine Querschnittansicht, die einen Strompfad eines parasitären Kanals eines FinFET, der ein Vergleichsbeispiel ist, durch eine gestrichelte Linie veranschaulicht. Strom eines parasitären Kanals fließt vom Stromausbreitungsbereich 6, der ein Halbleiterbereich des n-Typs ist, zum Source-Bereich 5, der ein Halbleiterbereich des n-Typs ist, über den parasitären Kanal, der zum n-Typ invertiert ist. Auf diese Weise ist ein parasitärer Kanal in einem Eckabschnitt einer Lamelle (in der Nähe einer Substratoberfläche) gebildet. Im Hinblick auf das oben Beschriebene ist in der vorliegenden Abwandlung ein Halbleiterbereich des p-Typs (hier der Halbleiterbereich 9) an einer Oberseite eines Halbleiterbereich des n-Typs benachbart zur Körperschicht 3 in einer Lamelle angeordnet, derart, dass eine Kanallänge eines parasitären Kanals erweitert ist. Durch das oben Beschriebene kann eine Abschirmwirkung eines parasitären Kanals erhalten werden.
Hier ist wichtig, zu verhindern, dass Strom fließt, indem ein parasitärer Kanal, der zum n-Typ invertiert ist, in einem Bereich, der zu einer Gate-Elektrode in der Y-Richtung benachbart ist, und der n Typquellenbereich 5 und der Stromausbreitungsbereich 6 miteinander verbunden werden. Deshalb muss der Halbleiterbereich 9 in einem Bereich gebildet sein, der zu einer Gate-Elektrode in der Y-Richtung benachbart ist, der ein Bereich ist, in dem ein parasitärer Kanal sein gebildet kann. Deshalb erreicht hier der Halbleiterbereich 9 einen Endabschnitt einer Lamelle in der X-Richtung. Ferner verläuft wünschenswerterweise ein Endabschnitt des Halbleiterbereichs 9 in der X-Richtung zu einer Position, die nicht mit dem Graben 8 in der Y-Richtung überlappt.
Wenn alle Eckabschnitte einer Lamelle mit einem Halbleiterbereich des p-Typs gefüllt sind, ist kein Strompfad mit einem niedrigen Schwellenwert vorhanden und es wird eine große Abschirmwirkung eines parasitären Kanals erhalten.
Hier verlaufen beide Enden des Halbleiterbereichs 9 in der X-Richtung zu Positionen, die nicht mit dem Graben 8 in der Y-Richtung überlappen. Allerdings muss sich lediglich ein Endabschnitt der beiden Enden zu der Position erstrecken und kann sich der weitere Endabschnitt nicht erstrecken und kann bei derselben Position in der X-Richtung wie die Körperschicht 3 unmittelbar unter dem Halbleiterbereich 9 enden. Das heißt, mindestens eines der beiden Enden des Halbleiterbereichs 9 ist bevorzugt in einem Bereich angeordnet, der nicht mit dem Graben 8 in der Y-Richtung überlappt. Wie oben beschrieben ist, ist dann, wenn ein Strompfad eines parasitären Kanals bei einem Endabschnitt des Halbleiterbereichs 9 abgeschnitten ist, kein Strompfad mit einem niedrigen Schwellenwert vorhanden und es wird eine Abschirmwirkung eines parasitären Kanals erhalten.
<Dritte Abwandlung>
Im Folgenden wird eine Halbleitervorrichtung gemäß einer dritten Abwandlung der vorliegenden Ausführungsform unter Bezugnahme auf 12 beschrieben. 12 ist eine Querschnittansicht, die die Halbleitervorrichtung der vorliegenden Abwandlung veranschaulicht. Ähnlich zu 4 ist 12 eine Querschnittansicht bei einer Position, die einem Querschnitt entspricht, der entlang der Linie B-B in 2 genommen wurde. In 12 ist der Graben 8, der hinter dem Querschnitt, der entlang der Linie B-B in der Y-Richtung genommen wurde, angeordnet ist, durch eine gestrichelte Linie angegeben.
Wie in 12 veranschaulicht ist, verläuft in der vorliegenden Abwandlung der Halbleiterbereich 9 zwischen oberen Enden von Lamellen, die an die Gräben 8, die aneinander angrenzen, wobei der JFET-Bereich 4 dazwischen angeordnet ist, angrenzen. Das heißt, im Gegensatz zur zweiten Abwandlung ist der Halbleiterbereich 9, der sich zur Seite des Stromausbreitungsbereichs 6 erstreckt, zwischen Lamellen verbunden, die in der X-Richtung aneinander angrenzen. Mit anderen Worten ist der Halbleiterbereich 9 von einer Oberseite einer Lamelle zu unmittelbar über dem JFET-Bereich 4 gebildet, derart, dass eine Oberseite des Stromausbreitungsbereichs 6 und eine Oberseite des JFET-Bereichs 4 mit dem Halbleiterbereich 9 zwischen Lamellen, die aneinander in der X-Richtung angrenzen, abgedeckt sind. Der Halbleiterbereich 9, der sich über dem JFET-Bereich 4 erstreckt, kann als eine Relaxationsschicht eines elektrischen Feldes verwendet werden.
Die vorliegende Abwandlung kann auf einen DMOS mit geätztem Graben (TED-MOS), der eine SiC-Vorrichtung ist, geeignet angewendet werden. Es ist denkbar, im TED-MOS eine Relaxationsschicht eines elektrischen Feldes des p-Typs an einem JFET-Bereich an einem JFET zu bilden. Eine Wirkung der vorliegenden Ausführungsform kann durch Erweitern der Relaxationsschicht eines elektrischen Feldes zu einem oberen Abschnitt einer Körperschicht einfach erhalten werden. Ferner kann hier, da der Halbleiterbereich 9 von einem oberen Ende einer Lamelle zur Seite des JFET-Bereichs 4 verläuft, eine der zweiten Abwandlung ähnliche Wirkung erhalten werden.
<Vierte Abwandlung>
Im Folgenden wird eine Halbleitervorrichtung gemäß einer vierten Abwandlung der vorliegenden Ausführungsform unter Bezugnahme auf 13 und 14 beschrieben. 13 und 14 sind Querschnittansichten, die die Halbleitervorrichtung der vorliegenden Abwandlung veranschaulichen. Ähnlich zu 3 ist 13 eine Querschnittansicht bei einer Position, die einem Querschnitt entspricht, der entlang der Linie A-A in 2 genommen wurde. Ähnlich zu 4 ist 14 eine Querschnittansicht bei einer Position, die dem Querschnitt entspricht, der entlang der Linie B-B in 2 genommen wurde. Das heißt, 13 veranschaulicht den Graben 8 und die Gate-Elektrode 11 und 14 veranschaulicht eine Lamelle.
In 1 bis 4 ist ein DMOS auf der vertikalen Seite beschrieben, wobei Strom von einer Unterseite zu einer Oberseite eines epitaktischen Substrats fließt. Hier wird ein seitlicher MOSFET beschrieben, wobei Strom von einem Drain-Bereich, der an einer Oberseite eines epitaktischen Substrats gebildet ist, zu einem Source-Bereich fließt.
Wie in 13 und 14 veranschaulicht ist, wird hier ein Fall beschrieben, in dem die Körperschicht 3, der JFET-Bereich 4, der Source-Bereich 5, der Körperschichtkontaktbereich 7, der Graben 8 und der Drain-Bereich 15 an einer Oberseite des SiC-Substrats 1 gebildet sind, jedoch kann die epitaktische Schicht 2 ähnlich der Struktur, die in 1 bis 4 veranschaulicht ist, gebildet sein. In der vorliegenden Abwandlung ist im Gegensatz zu der Struktur, die in 1 bis 4 veranschaulicht ist, der Drain-Bereich 15 des n⁺-Typs statt des Stromausbreitungsbereichs 6 gebildet. Ein Drain-Stecker 16, der von der Gate-Elektrode 11 isoliert ist, durchläuft die dünne Isolationszwischenschicht 12 unmittelbar über dem Drain-Bereich 15. Der Drain-Stecker 16 ist mit dem Drain-Bereich 15 elektrisch verbunden.
Der MOSFET der vorliegenden Abwandlung enthält mindestens eine Lamelle, die einen Kanalbildungsbereich, den Source-Bereich 5, den Drain-Bereich 15 und die Gate-Elektrode 11 im Graben 8 enthält.
Hier fließt Strom vom Drain-Bereich 15 zum Source-Bereich 5. Ein derartiges Element ist nicht auf eine SiC-Vorrichtung beschränkt und es ist auch denkbar, dass das Element an einem Halbleitersubstrat gebildet ist, das hauptsächlich aus Silizium (Si) hergestellt ist.
Wie oben beschrieben ist, kann zusätzlich zum vertikalen MOSFET selbst im Falle eines seitlichen MOSFETs eine Wirkung der vorliegenden Ausführungsform durch Bilden des Hochkonzentrationshalbleiterbereichs 9 an einem oberen Abschnitt des MOSFET, der eine Lamelle aufweist, erhalten werden.
Obwohl die Erfindung, die durch die vorliegenden Erfinder gemacht wird, auf der Grundlage der Ausführungsformen speziell beschrieben ist, ist die vorliegende Erfindung selbstverständlich nicht auf die oben beschriebenen Ausführungsformen beschränkt und es können verschiedene Abwandlungen vorgenommen werden, ohne vom Hauptinhalt der vorliegenden Erfindung abzuweichen.
Zum Beispiel sind ein Material, ein Leitfähigkeitstyp, eine Herstellungsbedingung und dergleichen jedes Teils nicht auf die in der Beschreibung der oben beschriebenen Ausführungsform beschränkt und kann selbstverständlich jeder Abschnitt auf viele Arten geändert werden. Hier ist zur Vereinfachung der Beschreibung ein Leitfähigkeitstyp eines Halbleitersubstrats und eines Halbleiterbereichs fest, jedoch ist die vorliegende Erfindung nicht auf den Leitfähigkeitstyp beschränkt, der in der oben beschriebenen Ausführungsform beschrieben ist.
Industrielle Anwendbarkeit
Die vorliegende Erfindung kann in einer Halbleitervorrichtung, die eine Grabenstruktur aufweist, umfassend verwendet werden.
Bezugszeichenliste

1: SiC-Substrat
2: Epitaktische Schicht
3: Körperschicht
4: JFET-Bereich
5: Source-Bereich
6: Stromausbreitungsbereich
7: Körperschichtkontaktbereich
8: Graben
9: Halbleiterbereich
10: Dünne Gate-Isolationsschicht
11: Gate-Elektrode
13: Source-Stecker
14: Drain-Verdrahtungselektrode

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

WO 2005074036 A [0003, 0004]

Claims

Halbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps; mehrere Gräben, die an einer Oberseite des Halbleitersubstrats gebildet sind und in einer ersten Richtung angeordnet sind; einen Vorsprungsabschnitt, der von einer Sohlenfläche des Grabens zwischen zwei der Gräben, die in der ersten Richtung zueinander benachbart sind, nach oben vorsteht; einen ersten Halbleiterbereich eines zweiten Leitfähigkeitstyps, der vom ersten Leitfähigkeitstyp verschieden ist, wobei der erste Halbleiterbereich in dem Vorsprungsabschnitt gebildet ist, der eine Seitenfläche des Vorsprungsabschnitts in der ersten Richtung enthält; einen zweiten Halbleiterbereich des zweiten Leitfähigkeitstyps, der in einem Eckabschnitt gebildet ist, der ein oberes Ende der Seitenfläche des Vorsprungsabschnitts ist und eine Störstellenkonzentration besitzt, die gleich der doppelten Störstellenkonzentration des ersten Halbleiterbereichs oder höher ist; einen dritten Halbleiterbereich des ersten Leitfähigkeitstyps, der mit einem Endabschnitt des Vorsprungsabschnitts in einer zweiten Richtung, die die erste Richtung in einer Draufsicht schneidet, verbunden ist; einen vierten Halbleiterbereich des ersten Leitfähigkeitstyps, der mit einem weiteren Endabschnitt des Vorsprungsabschnitts in der zweiten Richtung verbunden ist; und eine Gate-Elektrode, die in jeden von mehreren Gräben eingebettet ist, wobei dazwischen eine dünne Gate-Isolationsschicht angeordnet ist, wobei die Gate-Elektrode, der erste Halbleiterbereich, der dritte Halbleiterbereich und der vierte Halbleiterbereich einen Feldeffekttransistor bilden.
Halbleitervorrichtung nach Anspruch 1, die ferner Folgendes umfasst: einen fünften Halbleiterbereich des zweiten Leitfähigkeitstyps, der an der Oberseite des Halbleitersubstrats gebildet ist; und einen sechsten Halbleiterbereich des zweiten Leitfähigkeitstyps, der an der Sohlenfläche des Grabens gebildet ist und mit dem ersten Halbleiterbereich und dem fünften Halbleiterbereich elektrisch verbunden ist, wobei die Störstellenkonzentration des sechsten Halbleiterbereichs höher als die Störstellenkonzentration des ersten Halbleiterbereichs ist und die Störstellenkonzentration des fünften Halbleiterbereichs höher als die Störstellenkonzentration des sechsten Halbleiterbereichs ist.
Halbleitervorrichtung nach Anspruch 1, wobei ein Endabschnitt des zweiten Halbleiterbereichs in der ersten Richtung unmittelbar über dem dritten Halbleiterbereich oder unmittelbar über dem vierten Halbleiterbereich angeordnet ist.
Halbleitervorrichtung nach Anspruch 1, wobei der zweite Halbleiterbereich im Eckabschnitt des Vorsprungsabschnitts von einem Endabschnitt zu einem weiteren Endabschnitt des Vorsprungsabschnitts in der ersten Richtung gebildet ist.
Halbleitervorrichtung nach Anspruch 1, wobei eine Differenz zwischen einem Höchstwert und einem Mindestwert einer Schwellenwertspannung einer Oberseite des Vorsprungsabschnitts, einer Schwellenwertspannung des Eckabschnitts und einer Schwellenwertspannung der Seitenfläche 5 V oder weniger ist.
Halbleitervorrichtung nach Anspruch 1, wobei eine Tiefe des zweiten Halbleiterbereichs von einer Oberseite des Vorsprungsabschnitts größer ist als die Dicke der dünnen Schicht der dünnen Gate-Isolationsschicht, die die Seitenfläche des Vorsprungsabschnitts abdeckt.
Halbleitervorrichtung nach Anspruch 1, wobei das Halbleitersubstrat Siliziumkarbid enthält.
Halbleitervorrichtung nach Anspruch 1, wobei der dritte Halbleiterbereich einen Source-Bereich bildet und der vierte Halbleiterbereich mit einem Drain-Bereich, der an einer Sohlenfläche des Halbleitersubstrats gebildet ist, elektrisch verbunden ist.
Halbleitervorrichtung nach Anspruch 8, die ferner Folgendes umfasst: einen siebten Halbleiterbereich des ersten Leitfähigkeitstyps, der im Halbleitersubstrat benachbart zum vierten Halbleiterbereich gebildet ist, wobei der dritte Halbleiterbereich, der Graben, der vierte Halbleiterbereich und der siebte Halbleiterbereich der Reihe nach in der zweiten Richtung angeordnet sind, die Störstellenkonzentration des siebten Halbleiterbereichs niedriger als die Störstellenkonzentration des vierten Halbleiterbereichs ist, der vierte Halbleiterbereich mittels des siebten Halbleiterbereichs mit dem Drain-Bereich elektrisch verbunden ist und der zweite Halbleiterbereich von einer Oberseite des Vorsprungsabschnitts zu unmittelbar über dem siebten Halbleiterbereich gebildet ist.
Halbleitervorrichtung nach Anspruch 1, wobei die Störstellenkonzentration des zweiten Halbleiterbereichs von einer Oberseite des Vorsprungsabschnitts zu einer Unterseite des zweiten Halbleiterbereichs allmählich abnimmt.
Halbleitervorrichtung nach Anspruch 1, wobei die Störstellenkonzentration des zweiten Halbleiterbereichs im Bereich von 1 × 10¹⁸ bis 1 × 10¹⁹ cm^-3 liegt.
Halbleitervorrichtung nach Anspruch 11, wobei die Störstellenkonzentration des ersten Halbleiterbereichs niedriger als 5 × 10¹⁷ cm^-3 ist.
Halbleitervorrichtung nach Anspruch 6, wobei die Tiefe des zweiten Halbleiterbereichs 200 nm oder weniger ist.