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DE112021006166T5 - Systeme, Verfahren und Vorrichtungen zum Test der Eingangs- und Ausgangsmargin bei hoher Geschwindigkeit - Google Patents

Systeme, Verfahren und Vorrichtungen zum Test der Eingangs- und Ausgangsmargin bei hoher Geschwindigkeit Download PDF

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DE112021006166T5
DE112021006166T5 DE112021006166.6T DE112021006166T DE112021006166T5 DE 112021006166 T5 DE112021006166 T5 DE 112021006166T5 DE 112021006166 T DE112021006166 T DE 112021006166T DE 112021006166 T5 DE112021006166 T5 DE 112021006166T5
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DE
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margin
test
dut
tester
user
Prior art date
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Application number
DE112021006166.6T
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English (en)
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Daniel S. Froelich
Sam J. Strickling
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tektronix Inc
Original Assignee
Tektronix Inc
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Publication date
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Abstract

Eine Margin-Testvorrichtung umfasst mindestens eine Schnittstelle, die so strukturiert ist, dass sie mit einer zu testenden Vorrichtung (DUT) verbunden werden kann, eine oder mehrere Controller, die so strukturiert sind, dass sie einen Satz von Testsignalen auf der Grundlage einer Folge von Pseudozufallsdaten und einem oder mehreren vordefinierten Parametern erzeugen, und einen Ausgang, der so strukturiert ist, dass er den Satz von Testsignalen an das DUT sendet. Es werden auch Verfahren und ein System zum Testen eines DUT mit dem offengelegten Margin-Tester und anderen Testvorrichtungen beschrieben.

Description

  • GEBIET DER TECHNIK
  • Diese Offenbarung bezieht sich auf Test- und Messsysteme und insbesondere auf Systeme und Verfahren zur Verwendung von elektrischen Margin-Tests an einem elektrischen Testobjekt (DUT), um Vorrichtungencharakterisierungen zu entwickeln.
  • HINTERGRUND
  • Viele Kommunikationsnormen sehen eine Reihe von Belastungstestszenarien vor, um festzustellen, ob eine zu testende Vorrichtung (DUT) alle Leistungstests mit einer bestimmten Margin für die Konformität besteht. Test- und Messinstrumente mit einer Signalquelle, wie z. B. Arbiträrwellenform- oder Funktionsgeneratoren und Bitfehlerratentester (BERTs), können zur Erzeugung von Wellenformen für Stresstests verwendet werden, um eine Leistungsspanne eines DUTs als Reaktion auf die empfangenen Signale zu messen. Solche Tests können in der Phase der technischen Charakterisierung bei der Entwicklung einer neuen Vorrichtung durchgeführt werden, um die tatsächliche elektrische Leistung der Vorrichtung mit der simulierten Leistung zu vergleichen und sicherzustellen, dass die Vorrichtung wie geplant funktioniert. Solche Tests können auch in einer Produktionsumgebung durchgeführt werden, nachdem ein Entwurf fertiggestellt wurde, um Herstellungsfehler in jeder produzierten Vorrichtung zu finden.
  • Viele elektrische Vorrichtungen verfügen über Hochgeschwindigkeits-E/A-Signalwege oder -Busse. Moderne PC-Hauptplatinen und andere elektrische Vorrichtungen enthalten beispielsweise oft serielle Hochgeschwindigkeits-PCI-Express-Busse (auch als PCIe oder PCI-e abgekürzt), die mit dem PCI-Express-Standard für serielle Hochgeschwindigkeits-Computererweiterungsbusse konform sind und entsprechend funktionieren. Die Formatspezifikationen für den PCI Express-Standard werden von der PCI Special Interest Group (PCI-SIG) gepflegt und entwickelt. Diese Busse werden in der Regel für die Kommunikation zwischen der Hauptplatine und Zusatz-/Tochterkarten verwendet, die in PCIe-Steckplätze oder -Ports auf der Hauptplatine gesteckt werden. Neben Hauptplatinen verwenden auch viele andere elektrische Vorrichtungen PCIe-Busse und -Stecker für Hochgeschwindigkeits-E/A. PCIe-Vorrichtungen der Generation 4 (Gen 4 oder Version 4) können Bandbreiten von bis zu 16 Gigatransfers pro Sekunde (GT/s) erreichen. PCIe-Vorrichtungen der Generation 5 (Gen 5 oder Version 5) können Bandbreiten von bis zu 32 GT/s erreichen.
  • PCIe-Vorrichtungen kommunizieren über eine logische Verbindung, die als Interconnect oder Link bezeichnet wird. Ein Link ist ein Punkt-zu-Punkt-Kommunikationskanal zwischen zwei PCIe-Ports, der gleichzeitigen bidirektionalen Datenverkehr ermöglicht. Auf der physikalischen Ebene besteht ein Link aus einer oder mehreren Lanes. Low-Speed-PCIe-Vorrichtungen verwenden einen Single-Lane-Link (x1), während eine High-Speed-PCle-Vorrichtung, z. B. ein Grafikadapter, in der Regel einen viel breiteren und schnelleren 16-Lane-Link (x16) verwendet. Eine Lane besteht aus zwei differentiellen Signalpaaren, wobei ein Paar für den Empfang und das andere für die Übertragung von Daten bestimmt ist. Somit besteht jede Lane aus vier Drähten oder Signalspuren. Üblicherweise wird die Leistung der Lanes einer PCIe-Vorrichtung mit einem Bitfehlerratentester (BERT) und/oder einem Hochgeschwindigkeitssignalgenerator und einem Oszilloskop (Scope) getestet.
  • In der Entwicklungsphase einer Leiterplatte (PCB) werden in einem Bench-Test und/oder in der Phase der technischen Charakterisierung Hochgeschwindigkeitsstrecken (z. B. PCle-Verbindungen) simuliert, oder es werden Design-„Rezepte“ oder Referenzdesigns verwendet. Häufig werden dann Muster für die Vorserienproduktion hergestellt und getestet. Das Testen jedes Leiterplattenmusters und jeder Lane für alle Hochgeschwindigkeits-E/As mit Bitfehlerraten-Testinstrumenten (BERTs) und Scopes ist jedoch aus Kosten-, Zeit- und Komplexitätsgründen in der Regel nicht möglich. Insbesondere herkömmliche BERTs und Oszilloskope zum Testen von Hochgeschwindigkeits-E/A-Standards wie PCIe werden mit steigenden Datenraten immer teurer und komplexer. Eine einzelne Transmitter- (Tx) und Receiver- (Rx) Teststation zum Testen einer einzigen PCIe-Lane kann über eine Million Dollar kosten. Außerdem sind die Instrumente für herkömmliche Tx- und Rx-Tests und -Kalibrierungen nur schwer zu verwenden. Um sicherzustellen, dass die Messungen korrekt durchgeführt werden und die Vorrichtungen in gutem Zustand bleiben, sind Experten (oft auf Doktoranden-Niveau) und ein erheblicher Zeitaufwand erforderlich. Außerdem können typische BERTs jeweils nur eine Spur testen, so dass die Tests in einer Umgebung stattfinden, die sich vom realen Betrieb dieser E/A-Verbindungen unterscheidet, die in der Regel mehrspurige Verbindungen bilden und im realen Betrieb erhebliche Übersprech- und Belastungsprobleme aufweisen können. Daher ist die Verwendung eines BERT zum Testen aller Lanes einer Multi-Lane-Vorrichtung teuer und zeitaufwändig und entspricht nicht unbedingt den realen Szenarien. Aufgrund dieser Einschränkungen werden herkömmliche BERTs und Oszilloskope nur selten für den elektrischen Test von Silizium, Platinen, Leiterplatten und Kabeln in der Vorproduktionsphase verwendet und in der Regel überhaupt nicht für Produktionstests eingesetzt.
  • Heutige Margin-Tester können vordefinierte Skripte zum Test der Konformität von Paketen befolgen, z. B. für PCIe, USB, DDR usw. Das Bestehen dieser Skripte gewährleistet eine minimale Übereinstimmung mit den Design- und Betriebsspezifikationen. Die Entwicklung von robusten Designs kann jedoch mehr als das bloße Minimum erfordern, um sicherzustellen, dass die neuen Designs die minimalen Testskripte bestehen. Gegenwärtig ist ein Margin-Tester nicht in der Lage, Testskripte zu entwickeln, die ein neues Design gründlich testen oder eine Vorrichtung vollständig charakterisieren.
  • Diese und andere Probleme heutiger Margin-Tester werden durch die Offenbarung gelöst.
  • KURZE BESCHREIBUNG DER ZEICHNUNG
    • 1 ist ein Übersichts-Blockdiagramm, das eine Beispielumgebung veranschaulicht, in der Ausführungsformen von Systemen, Vorrichtungen und Verfahren für Hochgeschwindigkeits-Eingabe-/Ausgabe-(E/A-)Margin-Tests gemäß einer beispielhaften Ausführungsform implementiert werden können.
    • 2 ist ein Blockdiagramm, das einen beispielhaften technologie-spezifischen Add-in-Karten-Margin-Tester zeigt, der mit dem Peripheral Component Interconnect (PCI) Express Hochgeschwindigkeits-Serien-Computer-Erweiterungsbus-Standard kompatibel ist, um PCI Express Motherboard-Steckplätze zu testen, gemäß einer beispielhaften Ausführungsform.
    • 3 ist ein Blockdiagramm, das eine Hauptplatine mit Steckplätzen zeigt, die mit dem PCI-Express-Standard für serielle Hochgeschwindigkeits-Computererweiterungsbusse übereinstimmen, um PCI-Express-Zusatzkarten gemäß einer beispielhaften Ausführungsform zu testen.
    • 4 ist ein Blockdiagramm, das einen Allzweck-Margin-Tester mit einer Vielzahl von Schnittstellen zeigt, die so ausgebildet sind, dass sie mit mindestens einer Testeinrichtung verkabelt werden können, um die elektrische Margin der mehrspurigen (Multi-Lane-)Hochgeschwindigkeits-E/A-Verbindung des DUTs sowohl in Sende- (Tx) als auch in Empfangsrichtung (Rx) zu bewerten, gemäß einer beispielhaften Ausführungsform.
    • 5 ist ein Blockdiagramm eines beispielhaften Margin-Testers zum Testen der elektrischen Margin einer mehrspurigen Hochgeschwindigkeits-E/A-Verbindung eines DUTs sowohl in Tx- als auch in Rx-Richtung, gemäß einer beispielhaften Ausführungsform.
    • 6 ist ein Blockdiagramm eines Beispiels für ein ausgeformtes Field Programmable Gate Array (FPGA), das in einem Controller eines Margin-Testers zum Testen der elektrischen Margin einer mehrspurigen Hochgeschwindigkeits-E/A-Verbindung eines DUTs sowohl in Tx- als auch in Rx-Richtung verwendet werden kann, gemäß einer beispielhaften Ausführungsform.
    • 7 ist ein Blockdiagramm eines weiteren Margin-Testers zum Testen der elektrischen Margin einer mehrspurigen Hochgeschwindigkeits-E/A-Verbindung eines DUTs sowohl in Tx- als auch in Rx-Richtung, gemäß einer beispielhaften Ausführungsform.
    • Die 8A, 8B, 8C und 8D sind Blockdiagramme, die beispielhafte Ausgangstreiberoptionen eines FPGAs zeigen, die in einem Controller eines Margin-Testers zum Testen der elektrischen Margin einer mehrspurigen Hochgeschwindigkeits-E/A-Verbindung eines DUTs in Tx-Richtung verwendet werden können, gemäß einer beispielhaften Ausführungsform.
    • 9 ist ein Diagramm, das die Ergebnisse eines beispielhaften Margin-Tests einer zu testenden Vorrichtung (DUT), der von einem Hochgeschwindigkeits-E/A-Margin-Tester durchgeführt wurde, und die Identifizierung potenzieller DUT-Montage- oder Produktionsprobleme auf der Grundlage der Ergebnisse des Margin-Tests zeigt, gemäß einer beispielhaften Ausführungsform.
    • 10 ist ein Beispiel für eine Schnittstelle, die es einem Benutzer ermöglicht, benutzerdefinierte Tests unter Verwendung eines PRBS-Modus in einem Marginfehler-Tester gemäß den Ausführungsformen der Erfindung zu definieren.
    • 11 ist ein Beispiel für eine Schnittstelle, die die Ergebnisse des benutzerdefinierten Tests zeigt, der mit der Schnittstelle von 10 definiert wurde, gemäß Ausführungsformen der Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • 1 ist ein Übersichts-Blockdiagramm, das eine Beispielumgebung zeigt, in der Ausführungsformen von Systemen, Vorrichtungen und Verfahren für Hochgeschwindigkeits-E/A-Margin-Tests implementiert werden können. Ein Margin-Tester 102 ist über eine mehrspurige Hochgeschwindigkeits-E/A-Verbindung 110 mit einer zu testenden Vorrichtung (DUT) 104 verbunden. Die E/A-Verbindung 110 umfasst sowohl Tx- als auch Rx-Richtungen.
  • Der Margin-Tester 102 kann über eine Datenverbindung 103 mit einer Teststation, einem PC, einem Terminal, einem Oszilloskop oder einem anderen Anzeigegerät 106 gekoppelt werden, das eine Augenmusteranzeige oder ein Datenaugendiagramm 108, das verschiedene Aspekte der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung 110 darstellt, verarbeiten, replizieren und/oder darstellen kann. In einigen Ausführungsformen ist das Anzeigegerät 106 in den Margin-Tester 102 integriert. Die durch die Datenverbindung 103 geleiteten Daten können ein Taktsignal enthalten, so dass der Betrieb des Margin-Testers 102 mit anderen Vorrichtungen synchronisiert werden kann, die in einem Testaufbau angeschlossen sein können. Die Datenverbindung 103 kann auch dazu verwendet werden, Kopien von Daten, die über einen Sende- (Tx) oder Empfangsteil (Rx) der E/A-Verbindung 110 gesendet oder empfangen wurden, oder beides an ein Oszilloskop oder ein anderes Instrument zu senden. Über die Datenverbindung 103 können außerdem ein oder mehrere Trigger übertragen werden, die vom Margin-Tester 102 auf der Grundlage bestimmter Testergebnisse erzeugt werden. Ein optionaler Wellenformgenerator 105, wie z. B. ein Arbiträrwellenform-Generator (Arbitrary Waveform Generator = AWG) oder Arbiträrfunktions-Generator (Arbitrary Function Generator = AFG) oder beides, kann mit dem Margin-Tester 102 gekoppelt werden, um Signale für den Test bereitzustellen, wie unten beschrieben. In einigen Ausführungsformen kann der Wellenformgenerator 105 in den Margin-Tester 102 integriert sein.
  • Die Augenmusteranzeige oder das Datenaugendiagramm 108 ist eine Darstellung eines digitalen Hochgeschwindigkeitssignals, die es ermöglicht, Schlüsselparameter der elektrischen Qualität eines Signals schnell zu visualisieren und zu bestimmen, so dass Daten daraus verwendet werden können, um statistisch gültige Betriebs-Margins eines DUTs zu bestimmen. Die Augenmusteranzeige oder das Datenaugendiagramm 108 wird aus einer digitalen Wellenform konstruiert, indem die Teile der Wellenform, die jedem einzelnen Bit entsprechen, in ein einzelnes Diagramm mit der Signalamplitude auf der vertikalen Achse und der Zeit auf der horizontalen Achse gefaltet werden. Wenn diese Konstruktion über viele Abtastwerte der Wellenform wiederholt wird, stellt das resultierende Diagramm die durchschnittliche Statistik des Signals dar und ähnelt einem Auge. Die Öffnung des Auges entspricht einer Bitperiode und wird üblicherweise als Einheitsintervallbreite (unit interval = UI) der Augenmusteranzeige oder des Datenaugendiagramms 108 bezeichnet. Die Bitperiode ist ein Maß für die horizontale Öffnung eines Augendiagramms an den Kreuzungspunkten des Auges und wird für ein digitales Hochgeschwindigkeitssignal in der Regel in Pikosekunden gemessen (d. h. 200 ps werden für ein 5-Gbit/s-Signal verwendet). Die Datenrate ist der Kehrwert der Bitperiode (1/Bitperiode). Die Bitperiode wird bei der Beschreibung eines Augendiagramms üblicherweise als Einheitsintervall (Unit Interval = Ul) bezeichnet. Der Vorteil der Verwendung der Ul anstelle der tatsächlichen Zeit auf der horizontalen Achse besteht darin, dass sie normalisiert ist und Augendiagramme mit unterschiedlichen Datenraten leicht verglichen werden können. Die Augenbreite ist ein Maß für die horizontale Öffnung eines Augendiagramms. Sie wird berechnet, indem die Differenz zwischen dem statistischen Mittelwert der Kreuzungspunkte des Auges gemessen wird. Die Anstiegszeit ist ein Maß für die mittlere Übergangszeit der Daten auf der ansteigenden Seite eines Augendiagramms. Die Messung erfolgt in der Regel an den 20- und 80-Prozent- oder 10- und 90-Prozent-Stufen der Steigung. Die Abfallzeit ist ein Maß für die mittlere Übergangszeit der Daten auf der Abwärtsneigung eines Augendiagramms. Die Messung erfolgt in der Regel an den 20- und 80-Prozent- oder 10- und 90-Prozent-Stufen der Steigung. Jitter ist die zeitliche Abweichung vom idealen Timing eines Datenbit-Ereignisses und ein wichtiges Merkmal eines digitalen Hochgeschwindigkeitsdatensignals. Zur Berechnung des Jitters werden die Zeitabweichungen der Übergänge der steigenden und fallenden Flanken eines Augendiagramms am Kreuzungspunkt gemessen. Die Schwankungen können zufällig und/oder deterministisch sein. Das Zeithistogramm der Abweichungen kann analysiert werden, um die Höhe des Jitters zu bestimmen. Der Peak-to-Peak-Jitter (p-p) ist definiert als die volle Breite des Histogramms, d. h. alle vorhandenen Datenpunkte. Root Mean Square (RMS) Jitter ist definiert als die Standardabweichung des Histogramms. Die Einheiten für eine Jitter-Messung bei einem digitalen Hochgeschwindigkeitssignal sind normalerweise in Pikosekunden.
  • Es gibt mindestens zwei Ausführungsformen des Margin-Testers 102: technologieabhängig und universell einsetzbar. Der Margin-Tester 102 kann mit jeder Hochgeschwindigkeits-E/A-Protokollverbindung mit beliebiger Verbindungsbreite (Anzahl der Spuren) verwendet werden und jede Form der Hochgeschwindigkeits-Differenzialsignalisierung nutzen, einschließlich, aber nicht beschränkt auf Non-Return-to-Zero (NRZ), Puls-Amplituden-Modulation-3 (PAM-3) und Puls-Amplituden-Modulation-4 (PAM-4). Für ein spezielles Testbeispiel wird PCI Express verwendet. Es können jedoch auch andere serielle Hochgeschwindigkeits-Busstandards, Hardware und Protokolle verwendet werden.
  • 2 ist ein Blockdiagramm, das einen beispielhaften technologiespezifischen Margin-Tester 202 zeigt, der mit dem PCI-Express-Standard für serielle Hochgeschwindigkeits-Computererweiterungsbusse konform ist, um PCI-Express-Hauptplatinensteckplätze 206 zu testen, gemäß einer beispielhaften Ausführungsform. In einer technologiespezifischen Form kann eine Ausführungsform des Margin-Testers beispielsweise als PCI-Express-Add-in-Karten-Margin-Tester 202 implementiert werden, um PCI-Express-Hauptplatinen-Steckplätze 206 einer zu testenden Hauptplatine 204 zu testen. Der PCI-Express-Add-in-Karten-Margin-Tester 202 kann beispielsweise eine PCI-Express-x16-Karte mit elektromechanischer Spezifikation (CEM) als Formfaktor-Add-in-Karte sein.
  • Der PCI-Express-Add-in-Karten-Margin-Tester 202 kann den Formfaktor einer standardmäßigen PCI-Express-konformen Add-in-Karte für einen bestimmten PCI-Express-Formfaktor haben (z. B. CEM oder M.2 (früher bekannt als Next Generation Form Factor (NGFF) oder U.2 (früher bekannt als SFF-8639) usw.). Der PCI-Express-Add-in-Karten-Margin-Tester 202 kann eine oder mehrere Leiterplatten (PCBs), wie z. B. PCB 212, und eine oder mehrere Komponenten enthalten, die konforme physikalische und logische PCI-Express-Verbindungsschichten für jede Spur (Lane) implementieren. Der PCI-Express-Add-in-Card-Margin-Tester 202 kann eine Reihe von Schnittstellen, wie z. B. Anschlüsse 208, aufweisen, die mit dem PCB 212 und einem Controller 210 verbunden sind. Der Controller 210 ist nicht auf einen einzelnen Controller beschränkt, sondern kann einen oder mehrere Controller umfassen, die zusammenarbeiten. Die Anschlüsse 208 verbinden die Steckplätze der Hauptplatine 206 und die Sender des Margin-Testers, die unter der Kontrolle des Controllers 210 optional die Möglichkeit bieten, kontrolliertes Rauschen in die Verbindung einzuspeisen, um die Hauptplatine 204 zu testen. Das eingespeiste Rauschen kann z. B. Spannungsschwankungen und sinusförmigen Jitter enthalten. Nachdem ein solches Rauschen eingespeist wurde, kann ein am Empfänger der zu testenden Hauptplatine 204 erwarteter Augenabstand auf bestimmte Zielwerte für den Zeit- oder Spannungsabstand eingestellt werden, ohne dass eine Software auf der zu testenden Hauptplatine 204 ausgeführt werden muss. Der Controller 210 kann auch mit einem Speicher 214 gekoppelt sein, der Anweisungen und andere Daten speichern kann, die der Controller 210 lesen, verwenden und/oder ausführen kann, um die hierin beschriebenen Funktionen auszuführen.
  • Verschiedene Ausführungen des Margin-Testers können mit oder ohne Rausch-Injektion ausgeführt werden. Für kostenbewusste Produktionstests kann die Ausführung ohne Rausch-Injektion attraktiver sein. Die Margin-Tester-Empfänger in der konformen Physical-Layer-Implementierung können die Fähigkeit haben, die Verbindung gemäß den PCI-Express-4.0/5.0-Lane-Margining-Spezifikationen zu marginieren, können aber auch zusätzliche und anspruchsvollere On-Die-Margining-Fähigkeiten aufweisen. In einer Ausführungsform können die Margin-Tester-Empfänger die Augen-Margin messen, indem sie den unabhängigen Fehlerdetektor bewegen und mit dem Data-Sampler auf Fehlanpassungen vergleichen. In einer Ausführungsform kann der Controller 210, der den Margin-Tester 102 veranlasst, die hier beschriebenen Funktionen auszuführen, mit einem Field Programmable Gate Array (FPGA) und den FPGA-E/As implementiert werden, was in den 5, 6 und 7 näher dargestellt ist. Andere Kombinationen von ausbildbarer Controller-Hardware, -Firmware und/oder -Software können ebenfalls oder alternativ verwendet werden.
  • 3 ist ein Blockdiagramm, das einen beispielhaften technologiespezifischen Hauptplatinen-Margin-Tester 302 mit Steckplätzen zeigt, die dem PCI-Express-Standard für serielle Hochgeschwindigkeits-Computererweiterungsbusse entsprechen, um PCI-Express-Zusatzkarten für die Margins zu testen, gemäß einer beispielhaften Ausführungsform. Der Hauptplatinen-Margin-Tester 302 ist ein weiteres Beispiel für eine technologiespezifische Ausführungsform des hier offengelegten Margin-Testers 102, der als Hauptplatinen-Margin-Tester 302 mit einem oder mehreren PCI-Express-Steckplätzen 306 implementiert ist, um PCI-Express-Add-in-Karten zu testen, wie z. B. die in 3 gezeigte PCle-x16-Add-in-Karte DUT 304. Der Hauptplatinen-Margin-Tester 302 kann mehrere Schnittstellen (z. B. einen oder mehrere PCI-Express-Steckplätze 306) enthalten, die mit dem PCB 312 und dem Controller 310 verbunden sind. Solche Schnittstellen können zum Beispiel einen oder mehrere PCI-Express-Steckplätze 306 umfassen, in die die PCle-x16-Add-in-Karte DUT 304 zum Testen eingesetzt werden kann. Anders als bei der in 2 beschriebenen Ausführungsform umfasst der Hauptplatinen-Margin-Tester 302 einen Controller 310 und einen Speicher 314, um die oben beschriebenen Margin-Tests an einem DUT 304 durchzuführen, das als PCIe-Karte ausgebildet ist. Der Controller 310 und der Speicher 314 können Ausführungsformen des Controllers 210 und des Speichers 214 sein, die oben unter Bezugnahme auf 2 beschrieben wurden, und dieselben Funktionen ausführen. Der Controller 310 kann auch so ausgebildet sein, dass er die elektrische Margin der einspurigen oder mehrspurigen Hochgeschwindigkeits-E/A-Verbindung bewertet, indem er zumindest so ausgebildet ist, dass er unterschiedliche Mengen an Versatz von Spur zu Spur über mehrere Spuren einführt.
  • 4 ist ein Blockdiagramm, das einen Allzweck-Margin-Tester 402 mit einer Anzahl individueller Schnittstellen 404 zeigt, die so ausgebildet sind, dass sie z.B. über ein oder mehrere Kabel mit mindestens einer Testeinrichtung verbunden werden können, um die elektrische Margin der Multi-Lane-Hochgeschwindigkeits-E/A-Verbindung des DUTs entweder in Tx- oder in Rx-Richtung oder in beiden Richtungen zu bewerten, gemäß einer beispielhaften Ausführungsform. Der Allzweck-Margin-Tester 402 umfasst einen Controller 410 und einen zugehörigen Speicher 414, der Anweisungen und andere Daten speichern kann, die der Controller 410 lesen, verwenden und/oder ausführen kann, um die Funktionen auszuführen, die unter Bezugnahme auf den Controller 210 und den Speicher 214 wie oben gezeigt beschrieben sind. Der Margin-Tester 402 kann Eingaben von einem Wellenform- oder Funktionsgenerator 405 zur Verwendung beim Testen annehmen. Die wiederholte Beschreibung dieser Funktionen und Vorgänge wird der Kürze halber weggelassen. Der Margin-Tester 402 kann auch zum Testen von Add-in-Karten durch Verkabelung mit Testeinrichtungen, einschließlich des standardmäßigen PCI Express Compliance Base Board (CBB) zum Testen von Add-in-Karten, verwendet werden. Die Schnittstellen 404 des Margin-Testers 402 können Standard-Koaxialstecker oder andere Stecker und Kabel für jedes Hochgeschwindigkeits-Differenzsignal enthalten oder, in verschiedenen anderen Ausführungsformen, kundenspezifische hochdichte Stecker und Halterungen, um die Anzahl der Kabel zu minimieren und den Wechsel von einem DUT zu einem anderen DUT effizienter zu gestalten.
  • In einigen Beispielen kann das DUT eine zu testende Verbindung sein, die traditionell mit Vektor-Netzwerkanalysatoren (VNAs) getestet wird. VNAs sind jedoch oft kostspielig und komplex. Darüber hinaus gelten die von VNA-Messungen erzeugten Streuparameter (s-Parameter) bei hohen Frequenzen als zunehmend unzuverlässig - insbesondere bei der statistischen Simulation von Hochgeschwindigkeits-Serienverbindungen.
  • In den Beispielen der Offenlegung kann jedoch jeder der Margin-Tester 102, 202, 302 oder 402 verwendet werden, um eine passive oder aktive Verbindung, einschließlich eines oder mehrerer Kabel und/oder PCB-Segmente, zu testen, um eine tatsächliche Margin-Differenz über viele Lanes und Teile schnell zu bewerten. Mit diesen Tests lassen sich die ungünstigsten Fälle und Risikoniveaus der Verbindungen leicht ermitteln. So können die Margin-Tester einen „VNA“-Modus zum Testen aktiver oder passiver Verbindungen umfassen.
  • Wird ein Single-Port-Margin-Tester verwendet, so werden die Sender des Single-Ports im Allgemeinen an eine Seite der zu testenden Verbindung und die Empfänger des Single-Ports an die andere Seite der Verbindung angeschlossen. Dann kann ein Margin-Test in Nicht-Protokoll-PRBS durchgeführt werden, um die zu testende Verbindung zu testen. Die Beispiele der Offenlegung sind jedoch nicht auf einen einzelnen Margin-Tester zum Test der zu testenden Verbindung beschränkt. Vielmehr kann der Test auch so durchgeführt werden, dass die Sender eines Margin-Testers mit der zu testenden Verbindung und die Empfänger eines anderen Margin-Testers mit dem anderen Ende der zu testenden Verbindung verbunden sind. In dieser Beschreibung kann sich der Begriff Margin-Tester 100 auf jeden der Margin-Tester 102, 202, 302 oder 402 oder die später beschriebenen Margin-Tester 502 oder 702 oder deren Äquivalente beziehen.
  • Zusätzlich oder alternativ kann ein Multiport-Margin-Tester 100 verwendet werden, um die zu testende Verbindung nach dem Training in einem aktiven Protokollzustand zu messen. In einem solchen Aufbau kann die zu testende Verbindung an einen Anschluss des Mehranschluss-Margin-Testers 100 und die andere Seite der zu testenden Verbindung an einen anderen Anschluss des Mehranschluss-Margin-Testers 100 angeschlossen werden. Dann kann die zu testende Verbindung getestet werden, um die Margin mit einem Protokoll in einem aktiven Protokollzustand nach dem Training zu messen. Alternativ können anstelle eines Mehrfachanschluss-Testers 100 auch die mehrfachen Margin-Tester 100 zur Durchführung des Margin-Tests der zu testenden Verbindung verwendet werden.
  • 5 ist ein Blockdiagramm eines beispielhaften Margin-Testers 502 zum Testen der elektrischen Margin einer mehrspurigen Hochgeschwindigkeits-E/A-Verbindung eines DUTs in Tx- und Rx-Richtung oder in beiden Richtungen gemäß einem Ausführungsbeispiel. Jeder der Margin-Tester 102, 202, 302 und 402 kann die Komponenten und/oder Funktionen enthalten, die unter Bezugnahme auf den Margin-Tester 502 beschrieben werden. Der Margin-Tester 502 von 5 umfasst ein FPGA 514, das betriebsfähig mit einer Unterstützungseinheit 510 (die Ethernet- und andere Kommunikationsfunktionen umfassen kann), einer Zeitbasiseinheit 508 zur Bereitstellung eines Systemreferenztakts, einer Hochgeschwindigkeits-E/A-(HSIO)-Ausgangseinheit 502 und einer HSIO-Eingangseinheit 504 verbunden ist. Der Margin-Tester 502 kann auch über ein AC/DC-Netzteil 516 mit Strom versorgt werden. Die HSIO-Ausgangseinheit 502 und die HSIO-Eingangseinheit 504 sind ebenfalls mit E/A-Anschlüssen 506 verbunden. Das FPGA 514 ist ein Halbleiterbauelement, das auf einer Matrix aus konfigurierbaren Logikblöcken (CLBs) basiert, die über programmierbare Zwischenverbindungen verbunden sind. In verschiedenen Ausführungsformen kann der Margin-Tester 502 weniger oder mehr Komponenten als dargestellt haben, und einige Komponenten oder Funktionen der dargestellten Komponenten können, obwohl sie mit dem Margin-Tester 502 in funktionsfähiger Verbindung stehen, außerhalb oder getrennt vom Margin-Tester angeordnet sein oder sich im FPGA 514 befinden oder darin integriert sein.
  • Der FPGA 514 kann nach der Herstellung auf die gewünschten Anwendungs- oder Funktionsanforderungen umprogrammiert werden, z. B. um die hier beschriebenen Funktionen des Margin-Testers 502 auszuführen. Beispielsweise kann die Firmware auf dem FPGA 514 als Standard-PCI-Express-Upstream-Port, auch als Endpunkt bezeichnet, (zum Testen von Hauptplatinen, wie in der Ausführungsform des Margin-Testers 202 für Add-in-Karten) oder als Standard-PCI-Express-Root-Port, auch als Upstream-Port oder Root-Komplex bezeichnet, (zum Testen von Add-in-Karten, wie in der Ausführungsform des Hauptplatinen-Margin-Testers 302), einschließlich einer Link-Layer-Logik für jeden der Margin-Tester 100, um zu erkennen, wann Fehler am DUT-Empfänger beginnen, basierend auf dem Verkehr in der entgegengesetzten Richtung, und um die Margin-Belastung schnell zu reduzieren, sobald Fehler auftreten, um einen katastrophalen Verbindungsausfall zu verhindern. In einigen Ausführungsformen kann der FPGA 514 unter Verwendung einer Systems-on-Modules (SoM)-Architektur implementiert werden oder anderweitig eine solche Architektur enthalten, die Speicher, Schnittstellen usw. in den FPGA 514 integrieren kann. Die SoM kann beispielsweise mit einer Advanced Reduced Instruction Set (RISC) Machine, ursprünglich Acorn RISC Machine (ARM) Architektur, implementiert werden.
  • Eine Ausbildungsanwendung und/oder ein Skript kann über den FPGA 514 implementiert oder auf einem anderen zugänglichen Speichermedium oder einem anderen nicht transitorischen computerlesbaren Speichermedium gespeichert werden, das es einem Endbenutzer ermöglicht, die Margin-Tester-Optionen des Margin-Testers 502 einfach auszuformen, einschließlich mehrerer Durchläufe mit einer oder mehreren der folgenden Optionen. In einigen Ausführungsformen kann eine Option für ein Bitfehlerraten-Ziel (BER) für Margin-Scans eingestellt werden (Millisekunden für Margins des Typs E-6 und Minuten für Margins des Typs E-12). Solche Zielvorgaben können z. B. Folgendes umfassen, sind aber nicht darauf beschränkt: Anzahl der Margin in der Zeit, Margin-Taktung und/oder - Spannung; Festlegung der Tx-Entzerrung für die Sender des Margin-Testers oder des DUTs; und Festlegung von Rx CTLE und DFE für die Empfänger des Margin-Testers. In einigen Ausführungsformen wird eine optionale Anwendung und/oder ein Skript bereitgestellt, die bzw. das Daten aus dem Margin-Tester 502 entfernt und Visualisierungstools für Benutzer bereitstellt, um große Sätze von Margin-Daten über mehrere Produkte/Proben hinweg zu betrachten und Durchschnittswerte, Schwankungen von Lauf zu Lauf und Trends im Zeitverlauf anzuzeigen und Margin-Daten über mehrere Läufe auf demselben DUT mit unterschiedlichen Konfigurationsoptionen (feste Tx-Entzerrung usw.) zu vergleichen. In einigen Ausführungsformen wird eine optionale Anwendung bereitgestellt, die auf einem bootfähigen Laufwerk implementiert werden kann, um sie auf der zu testenden Hauptplatine zu installieren, und die zusätzliche Optionen für die Hauptplattentests freischaltet, einschließlich, aber nicht beschränkt auf: Ausführung im Loopback-Modus anstelle von L0 und Verwendung spezifischer Muster; Verwendung der On-Die-Margining-Funktionen im DUT-Silizium anstelle des Spannungshubs und des Sj-Margining von das DUTs-Sendern, und Ausführung beider Wege und Vergleich der Ergebnisse.
  • In einigen Ausführungsformen wird ein optionales Plug-in-Modell bereitgestellt, das es der Ausbildungsanwendung des Margin-Testers ermöglicht, auch die RX-Entzerrungseinstellungen auf dem DUTs-Silizium auszubilden, wenn ein Plug-in für dieses bestimmte DUT-Silizium bereitgestellt wird. In einigen Ausführungsformen wird ein optionales IBIS-AMI (oder ein ähnliches) Softwaremodell für jede einzelne Margin-TestEinheit bereitgestellt, das von Designern und Systemintegratoren in ihre Simulationen einbezogen werden kann, um bei der Festlegung von Testgrenzen/Methoden für bestimmte Kundenkonfigurationen zu helfen. IBIS-AMI ist ein Modellierungsstandard für Serializer/Deserializer (SerDes) Physical Layers (PHYs), der eine schnelle, genaue und statistisch signifikante Simulation von seriellen Multi-Gigabit-Verbindungen ermöglicht. In einigen Ausführungsformen wird ein optionales IBIS-AMI-Modell für die Margin-Testeinheit zusammen mit Kundenmodellen (IBIS-AMI- oder Streuparameter) bereitgestellt und kann auch für Folgemaßnahmen verwendet werden, um ein gewisses Maß an System-Entbettung zur Erhöhung der Genauigkeit und Wiederholbarkeit einzubeziehen. Als Modell kann ein allgemeines Modell für einen Margin-Tester 502 bereitgestellt werden, oder es kann ein speziell abgestimmtes Modell für einen bestimmten Margin-Tester 502 erstellt werden, wobei die Abstimmung im Rahmen der Fertigungsprüfung und -charakterisierung erfolgt.
  • 6 ist ein Blockdiagramm eines Beispiels eines ausgebildeten Field Programmable Gate Array (FPGA) 514, wie das in 5 dargestellte, das in einem der Controller 210, 310, 410 eines Margin-Testers 100 zum Testen der elektrischen Margin einer mehrspurigen Hochgeschwindigkeits-E/A-Verbindung eines DUTs in Tx- und Rx-Richtung oder in beiden Richtungen verwendet werden kann, gemäß einer beispielhaften Ausführungsform. In verschiedenen Ausführungsformen kann der FPGA 514 mehr oder weniger Komponenten als gezeigt aufweisen, und einige der gezeigten Komponenten und/oder Funktionen dieser Komponenten, die in betriebsfähiger Kommunikation mit dem FPGA 514 stehen, können sich außerhalb oder getrennt vom FPGA 514 befinden. Abgebildet ist eine Registerschnittstelle 604, die funktionsfähig mit einer LAN-Verbindung 602 gekoppelt ist, die ein SerDes umfassen kann. Die Registerschnittstelle 604 ist auch mit einer Link Training and Status State Machine (LTSSM), Rx-Controller 606, betriebsbereit gekoppelt. Einer der Prozesse auf der physikalischen Ebene des Betriebs des Margin-Testers 100 ist der Link-Initialisierungs- und Trainingsprozess. Bei PCI-Express-Vorrichtungen werden durch diesen Prozess viele wichtige Aufgaben festgelegt, wie z. B. die Vermittlung der Link-Breite, die Vermittlung der Link-Datenrate, die Bitsperre pro Lane, die Symbolsperre/Blockausrichtung pro Lane usw. Alle diese Funktionen werden von den LTSSM-Vorrichtungen ausgeführt, die die Impulse von entfernten Link-Partnern sowie den aktuellen Zustand der Verbindung beobachten und entsprechend reagieren. Die Registerschnittstelle 604 ist auch mit einer oder mehreren zusätzlichen LTSSM-Controller-Einheiten verbunden, wie z. B. einem LTSSM-USB-Controller (Universal Serial Bus) 608 und einem zusätzlichen LTSSM-USB-Controller 610. In dem gezeigten Beispiel ist der LTSSM Rx-Controller 606 betriebsbereit mit einem PCIe Physical Layer (PHY) 16x SerDes 612 und der LTSSM USB-Controller 608 betriebsbereit mit einer USB/Thunderbolt/Displayport (USB/TBT/DP) PHY x4-Einheit 614 verbunden.
  • Eine Versatz-Steuereinheit 626 kann auch Teil des FPGA 514 sein oder mit diesem verbunden sein, um einen programmierbaren Skew (Versatz) zu steuern. Bisher waren die einzigen Testinstrumente, die unterschiedliche Mengen an Versatz von Lane zu Lane über mehrere Lanes hinweg erzeugen konnten, erheblich komplexe und teure Multi-Lane-BERTs. Die Multi-Lane-BERTs sind jedoch nicht in der Lage, ein komplettes Trainingsprotokoll wie die hier offengelegten Margin-Tester auszuführen, einschließlich des Übertragungsausgleichstrainings für moderne Protokolle wie PCIe. Daher gab es bisher keine Möglichkeit, Labortests mit einem Protokoll und einer Vielzahl unterschiedlicher Skews ohne extrem teure und komplexe Testaufbauten durchzuführen. In den Beispielen der Offenlegung kann jedoch mit Hilfe der Versatz-Steuereinheit 626 auf verschiedene Weise ein Übertragungsversatz pro Spur hinzugefügt werden.
  • So kann die Versatz-Steuereinheit 626 beispielsweise individuelle FIFO-Puffer (first in, first out) mit programmierbarer Länge pro Spur enthalten, um den Versatz für jede Spur festzulegen. Zusätzlich oder alternativ kann die Versatz-Steuereinheit 626 pro Spur Übertragungs-FIFOs mit variabler Länge im FPGA 514 für jede Spur programmieren. Zusätzlich oder alternativ kann die Versatz-Steuereinheit 626 einen Soft-Controller enthalten, der die Steuerungslogik so modifizieren kann, dass pro Spur programmierbare Übertragungs-FIFOs mit variabler Länge vorhanden sind, die jeden der Sender der physikalischen Schicht speisen.
  • Eine Jitter-Steuereinheit 616 ist auch als Teil des FPGA 514 vorhanden oder funktionsfähig mit diesem gekoppelt, um eine Jitter-Injektions-Einheit so zu steuern, dass die am DUT-Empfänger erwartete Augenspanne auf bestimmte Zielwerte für die Zeit- oder Spannungsmargin eingestellt werden kann, ohne dass eine Software auf dem DUT ausgeführt werden muss.
  • Ein Generator für pseudozufällige binäre Folgen (Pseudo-Random Binary Sequence generator = PRBS-Generator) 617 kann als Teil des FPGA 514 vorhanden oder funktionsfähig mit diesem gekoppelt sein, um randomisierte Testdaten zum Testen des DUT zu erzeugen. Der PRBS-Generator 617 kann mit einem externen oder internen Arbiträrwellenform-Generator zusammenarbeiten, der in der Lage ist, Jitter und andere Testverhaltensweisen zu simulieren, wie unten beschrieben.
  • Wenn der Margin-Tester 100 ein bestimmtes Protokoll, wie z. B. PCIe, testet, führt der Margin-Tester das vollständige Protokoll aus und kann den Verbindungszustand verfolgen, während die Verbindung über die LTSSM-Steuerungseinheiten 606, 608 und 610 in den aktiven Zustand überführt wird. Das FPGA 514 der Margin-Testvorrichtung 502 kann während des Trainings wiederholt Marginmessungen durchführen und ein Protokoll des Trainingszustands der Verbindung im Zeitverlauf gegenüber der elektrischen Margin in einer oder beiden Richtungen aufzeichnen.
  • 7 zeigt ein Beispiel für einen Margin-Tester 702 mit Selbstkalibrierung. Die Kalibrierung des Margin-Testers 702 kann durch elektrisches Verbinden der Sender mit den Empfängern durchgeführt werden. Dies kann z. B. durch einen Schalter innerhalb des Margin-Testers 702 geschehen, um die Sender mit den Empfängern in demselben Margin-Tester 702 elektrisch zu verbinden. Dadurch entfällt die Notwendigkeit einer externen Testeinrichtung. Diese Technik kann in jedem der oben beschriebenen Margin-Tester 100 verwendet werden.
  • 7 ähnelt der unter Bezugnahme auf 5 beschriebenen Ausführungsform. 7 ist ein Blockdiagramm eines Beispiels eines Margin-Testers 702 zum Testen der elektrischen Margin einer mehrspurigen Hochgeschwindigkeits-E/A-Verbindung eines DUTs in Tx- und Rx-Richtung oder in beiden Richtungen sowie mit Selbstkalibrierung. Um die Selbstkalibrierung durchzuführen, können ein oder mehrere Schalter 701 vorgesehen werden, um jeden der Sender in der HSIO-Ausgangseinheit 702 mit jedem der Empfänger in der HSIO-Eingangseinheit 704 zu verbinden. Die Sender können ein Signal ausgeben, und die Empfänger können das Signal empfangen und feststellen, ob sich der Margin-Tester 702 innerhalb eines gewünschten Bereichs befindet. Zur besseren Veranschaulichung ist in 7 ein einzelner Schalter 701 dargestellt, doch kann der Fachmann auch mehrere Schalter 701 vorsehen, um die Sender mit den Empfängern zu verbinden. Alternativ zum Schalter 701 kann an den E/A-Anschlüssen 706 eine Kalibrierungsvorrichtung oder -einrichtung vorgesehen werden, um die Sender zu veranlassen, eine Rückkopplung zu den Empfängern herzustellen, um eine Selbstkalibrierung durchzuführen.
  • Für die Kalibrierung des Margin-Testers 702 können verschiedene Betriebsarten vorgesehen werden. Zum Beispiel mag die Selbstkalibrierung nur im Werk mit einer speziellen Loopback-Vorrichtung durchgeführt werden, die die Sender mit den Empfängern über einen oder mehrere der E/A-Anschlüsse 706 verbinden kann. Eine weitere mögliche Betriebsart besteht darin, dass ein Endbenutzer einen Selbsttest des Margin-Testers 702 durchführt. Dies kann durch Aktivieren des Schalters 701 oder durch Einsatz einer Einrichtung geschehen, die die Sender zu den Empfängern der Margin-Testvorrichtung 702 leiten kann. Während des Selbsttests kann der Margin-Tester 702 an der Vorderseite der Vorrichtung Anzeigen 712 ausgeben, wenn die Ergebnisse außerhalb eines bestimmten Bereichs liegen.
  • In einigen Beispielen kann die Kalibrierung entweder in einem Protokollmodus, einem PRBS-Muster-Nicht-Protokollmodus oder in beiden durchgeführt werden. In einem Protokollmodus können die E/A-Anschlüsse 706 jedoch möglicherweise nicht gleichzeitig als Host und als Testvorrichtung fungieren. Wenn der Margin-Tester 702 über zwei Sätze von E/A-Anschlüssen 706 verfügt, muss der Margin-Tester 702 möglicherweise die beiden verschiedenen Sätze von E/A-Anschlüssen 706 verbinden oder es kann ein zweiter Margin-Tester 702 angeschlossen werden. Die interne Kalibrierung kann eine schnellere und potenziell kostengünstigere Werkskalibrierung der Margin-Tester 702 ermöglichen als herkömmliche Instrumente. Die interne Kalibrierung kann es dem Endbenutzer auch ermöglichen, seine eigenen Kalibrierungstests durchzuführen.
  • Die 8A, 8B, 8C und 8D sind Blockdiagramme, die beispielhafte Ausgangsansteuerungsoptionen eines FPGA, wie FPGA 514 der obigen Figuren, veranschaulichen, die in einem Controller, wie Controller 210, 310 oder 410 eines Margin-Testers zum Testen der elektrischen Margin einer mehrspurigen Hochgeschwindigkeits-E/A-Verbindung eines DUTs in Tx- und Rx-Richtung oder in beiden Richtungen verwendet werden können, gemäß einer beispielhaften Ausführungsform.
  • 8A zeigt eine FPGA-Direkttreiberoption 818, die nicht gepuffert ist und keine Varaktor-Verzögerungsinjektion oder Jitterinjektion enthält. Die zweite Ausgangsansteuerungsoption, die in 8B dargestellt ist, ist eine gepufferte Ansteuerungsoption 820, die einen linearen Puffer oder Begrenzungsverstärker 826 mit differentieller Ausgangsspannung (Vod) enthält, der keine Varaktor-Verzögerungsinjektion oder Jitterinjektion beinhaltet. Die dritte in 8C dargestellte Ausgangstreiberoption ist eine Varaktor-Verzögerungsinjektionsoption 822, die einen linearen Puffer 826 und eine Varaktorkomponente 828 umfasst, was zu Intersymbolinterferenzen (ISI) plus einer gewissen Verzögerung führt, die beispielsweise ~3-5ps betragen kann. Die vierte Option zur Ansteuerung des Ausgangs, die in 8D dargestellt ist, ist eine Jitter-Injektionsoption 824, die in einer Ausführungsform einen optionalen linearen Puffer 826 und eine Jitter-Injektionsschaltung 830 umfassen kann. In einer Ausführungsform ist die Jitter-Injektionsschaltung 830 ein anwendungsspezifischer integrierter Schaltkreis (ASIC), der Jitter erzeugt (~100ps bei 32 GBd) und von ADSANTEC erhältlich ist. In einigen Ausführungsformen ist der lineare Puffer 826 nicht enthalten. In anderen Ausführungsformen kann die Jitter-Injektionsschaltung durch differentielle Rauschinjektion oder andere bekannte Methoden ausgeführt werden.
  • In verschiedenen Ausführungsformen können verschiedene Arten von Stress vom Margin-Tester 100 verwendet werden, um verschiedene entsprechende Fehlermodi zu identifizieren, einschließlich, aber nicht beschränkt auf Fehlermodi im Zusammenhang mit: Montage; Verbindungen (Oberflächenmontagetechnik (SMT), Gehäuse, Steckverbinder, Durchgangslöcher, Durchkontaktierungen usw.); Defekte; Auswirkungen auf den Serienwiderstand; Auswirkungen auf ISI und Grundlinienwanderung; Augenschluss; Fehlermodi, die andere als den Breitenschluss verursachen; Funktionstest-Ausbruch; Bediener-Konfigurationsfehler; eingehendes Material; Prozessvariation; Empfängerbandbreite, die den Änderungen der Verbindungen ähnlich ist; Stromversorgungsunterdrückungsverhältnis (PSRR); vertikaler/horizontaler Augenschluss; PLL-Stabilität; Design; Deltas zwischen Lanes. Die Varaktor-basierte Methode zur JitterInjektion ist möglicherweise effektiver, wenn es darum geht, montagebedingte Defekte zu verschlimmern.
  • Wie oben beschrieben, kann der Margin-Tester 100 so ausgebildet oder programmiert werden, dass er Margin-Tests an einem DUT durchführt. In einigen Ausführungsformen bewertet der Margin-Tester 100 nach dem Aufbau einer mehrspurigen Hochgeschwindigkeits-E/A-Verbindung der zu testenden Vorrichtung (DUT) eine elektrische Margin in Sende- (Tx) und Empfangsrichtung (Rx) für jede Hochgeschwindigkeits-Eingangs-/Ausgangs-Spur (E/A) der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung. Die Bewertung der elektrischen Margin kann z. B. beinhalten, dass eine einstellbare Belastung auf die Margin-Test-Transmitter der Hochgeschwindigkeits-E/A-Verbindung mit mehreren Lanes injiziert wird. Die einstellbare Belastung kann die Injektion von Jitter umfassen, der auf alle Spuren der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung gleichzeitig angewendet wird, sowie die Anwendung von Spannungsschwankungen. Die Bewertung der elektrischen Margin kann auch die Bewertung der elektrischen Margin sowohl in Sende- (Tx) als auch in Empfangsrichtung (Rx) gleichzeitig für jede Hochgeschwindigkeits-Eingangs-/Ausgangs-Spur (E/A) der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung umfassen.
  • Der Margin-Tester 100 kann auch verwendet werden, um potenzielle Probleme bei der Montage oder Produktion von DUTs zu identifizieren, indem die elektrische Margin einer mehrspurigen Hochgeschwindigkeits-E/A-Verbindung eines DUTs in Tx- und Rx-Richtung oder in beiden Richtungen getestet wird. In dieser Betriebsart bewertet der Margin-Tester 100 für jedas DUT aus einer Vielzahl von DUTs die Timing-Augenbreiten-Margin in Tx- und Rx-Empfangsrichtung für jede Hochgeschwindigkeits-Eingangs-/Ausgangs-Spur (E/A) einer mehrspurigen Hochgeschwindigkeits-E/A-Verbindung des DUTs. In einem Beispiel identifiziert der Margin-Tester 100 ein potenzielles DUT-Design-Problem auf der Grundlage der Erkennung der Timing-Augenbreiten-Marginmessungen für jedes DUT aus der Vielzahl von DUTs, die konsistent unter den minimalen vorbestimmten Schwellenwerten für dieselbe Spur über die Vielzahl von DUTs liegen. Das Erkennen kann auch oder stattdessen das Erkennen von Timing-Augenbreiten-Marginmessungen für mehrere DUTs der Vielzahl von DUTs, die jeweils unter einem vorbestimmten Schwellenwert für verschiedene Lanes über die Vielzahl von DUTs liegen, basierend auf der Bewertung beinhalten.
  • In einigen Ausführungsformen kann der Margin-Tester 100 programmiert oder ausgebildet werden: ein oder mehrere verschiedene Hochgeschwindigkeits-E/A-Protokolle auszuwählen, mit denen der Margin-Test basierend auf der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung des DUTs durchgeführt werden soll; mehrere Ports des DUTs mit gemischten Protokollen gleichzeitig zu testen; eine Run-to-Run-Variation der Margin über eine beliebige Anzahl von Margin-Testläufen des Margin-Testers auf der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung auszugeben; Implementierung einer festen Tx-Entzerrung (EQ) auf dem DUT, um zu testen, wie viel der Margin-Schwankung auf die Tx-EQ-Trainingsschwankung zurückzuführen ist; Verwendung von Fixed CTLE in den Empfängern des Margin-Testers, um die Auswirkung der Empfänger-Entzerrung auf die Margin der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung des DUTs zu testen; Verwendung von Decision Feedback Equalization (DFE) in den Empfängern des Margin-Testers, um die Auswirkung der Empfänger-Entzerrung auf die Margin der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung des DUTs zu testen; Berechnung der erwarteten Margins für den Margin-Tester auf der Grundlage der Zielkanäle; automatische Erzeugung von Debug-Informationen, wenn niedrige Margins als Ergebnis der Bewertung der elektrischen Margin der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung festgestellt werden; Umschalten auf die Verwendung einer variablen Inter-Symbol-Interferenz-Quelle (ISI), um herauszufinden, wie viel ISI zum Ausfall von Spuren der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung führt; jede Spur einzeln zu testen, um den Umfang des Marginverlustes aufgrund von Übersprechen der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung des DUTs zu ermitteln; DFE in den Empfängern des Margin-Testers auszuschalten, um die Margin mit und ohne DFE und den Umfang der nichtlinearen Diskontinuitäten in jedem mit der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung verbundenen Kanal zu bewerten; um Charakterisierungsdaten für den Margin-Tester zu erzeugen, die erwartete Margins mit Referenzempfängern und typischen Kanälen zeigen und es erlauben, eine niedrigere als die erwartete Margin zu kennzeichnen, selbst wenn die niedrigere als die erwartete Margin über alle Spuren der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung des DUTs und mehrerer DUTs konsistent ist; aus mehreren Geschwindigkeiten der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung auszuwählen, auf der die Bewertung der elektrischen Margin durchgeführt wird; aus dem (Daten-)Verkehr, der auf der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung in entgegengesetzter Richtung läuft, durch den Margin-Tester unter Verwendung protokollspezifischer Kenntnisse zu schließen, wann Fehler an den Empfängern des DUTs aufgetreten sind, um den Margin-Tester in die Lage zu versetzen, Margin-Tests auf Produktionslinien ohne Software auf dem DUT durchzuführen; um automatisch Zeitbereichs-Reflektometrie-Messwerte (TDRs) von Kanälen mit niedrige Margin zu erfassen, die als Ergebnis der Bewertung der elektrischen Margin der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung erkannt werden; um eine automatische Verbindung zu einem Oszilloskop durchzuführen, um automatisch digitalisierte Wellenformen zu erfassen, wenn niedrige Margins als Ergebnis der Bewertung der elektrischen Margin der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung erkannt werden; und um die eine oder mehrere der vom Benutzer auswählbaren Optionen für das DUT zu konfigurieren, indem das DUT-Silizium ausgebildet wird, um die eine oder mehrere der vom Benutzer auswählbaren Optionen zu implementieren, zum Beispiel.
  • In einigen Ausführungsformen kann der Margin-Detektor 100 Optionen zur Durchführung der Kalibrierung des DUTs bereitstellen oder diese durchführen, so dass ein Benutzer eine Reihe von erwarteten Margins mit einer Reihe von Referenzkanälen erhalten kann. In diesen Ausführungsformen ist der kalibrierte Margin-Tester 100 so ausgebildet, dass er die elektrische Margin entweder in Sende- (Tx) oder in Empfangsrichtung (Rx) einer zu testenden Vorrichtung (DUT) mit einer voll funktionsfähigen Verbindung des DUT ohne spezielle Testmodi misst und die volle Belastung und Übersprechungseffekte erfasst. Es kann auch ein individuell kalibriertes Modell für den Margin-Tester bereitgestellt werden, das die Berechnung der erwarteten Margins mit einem oder mehreren der folgenden Modelle ermöglicht: individualisierte Systemkanäle, Empfängermodelle und Sendermodelle. Außerdem wird eine Funktion im DUT-Silizium bereitgestellt, die es dem Margin-Tester ermöglicht, herstellerdefinierte Nachrichten oder einen anderen Protokollmechanismus zu verwenden, um anzuzeigen, dass ein Margin-Test durch den Margin-Tester stattfinden wird, wodurch das DUT-Silizium in der Lage ist, Logik zu deaktivieren, die die Verbindungsbreite oder Geschwindigkeit der Verbindung aufgrund von Fehlern für die Dauer des Margin-Test beeinträchtigen würde.
  • Es wird auch eine Softwareanwendung des Margin-Testers bereitgestellt, die die Durchführung von Tests durch den Margin-Tester einer zu testenden Kanalkomponente (z. B. eine blanke Leiterplatte (PCB) oder ein Kabel) in einer Testkonfiguration ermöglicht, bei der ein Margin-Tester auf einer oder beiden Seiten der zu testenden Kanalkomponente verwendet wird. In einigen Ausführungsformen wird die Hardware des Margin-Testers einem Unternehmen zur Verfügung gestellt, das eine Leiterplatte (PCB) herstellt, und die mit der Verwendung des Margin-Testers verbundenen Daten werden Siliziumunternehmen zur Verfügung gestellt, die das bei der Herstellung der PCB verwendete Silizium liefern.
  • Der Margin-Tester 100 kann auch ein angeschlossenes DUT für die Durchführung von Margin-Tests durch den Margin-Tester 100 unter verschiedenen Bedingungen für das Silizium des DUT konfigurieren. Der Margin-Tester 100 kann ein Software-Plug-in erhalten, das die Konfiguration und die DUT-Siliziumparameter für die Ausführung der Margin-Tests durch den Margin-Tester 100 unter den verschiedenen Bedingungen für das Silizium des DUT ermöglicht. Die Siliziumparameter des DUTs können unter anderem einen oder mehrere der folgenden Parameter umfassen: Parameter, die sich auf den zeitkontinuierlichen CTLE des Empfängers beziehen, und Parameter, die sich auf den DFE beziehen.
  • Der Nutzen, die Vorteile und die Verbesserungen der offenbarten Ausführungsformen umfassen unter anderem die folgenden Merkmale. Einige Ausführungsformen können fast vollständig mit handelsüblichen Komponenten wie Standard-FPGAs und Sinus-Jitter-Injektions-Chips oder Verzögerungsleitungen implementiert werden und sind im Vergleich zu herkömmlichen BERTs und Scopes sehr kostengünstig. Ein Ausführungsbeispiel kann auf vollständigen Multi-Lane-Verbindungen im normalen Betriebszustand ausgeführt werden, ohne dass eine spezielle Software erforderlich ist, und es können alle Effekte erfasst werden, die durch den gleichzeitigen Betrieb aller Lanes entstehen. Ein weiterer Vorteil ist, dass Ausführungsformen der vorliegenden Offenlegung in einer einzigen, in sich geschlossenen Einheit in eine oder beide Richtungen (Tx und Rx) testen können. Verschiedene Ausführungsformen können auch in einer Produktionsumgebung (z. B. in einer Hauptplatinen-Produktionstestumgebung) ausgeführt werden, ohne dass Software oder Änderungen am DUT erforderlich sind. Eine testspezifische Logik, die je nach Protokoll variiert, kann in der Silizium-/Firmware des Margin-Testers 102 vorgesehen werden, um sehr schnell zu erkennen, wenn am Empfänger des DUTs Fehler auftreten, und zwar auf der Grundlage der Daten, die von der zu testenden Vorrichtung an den Margin-Tester zurückgesendet werden. Einige Ausführungsbeispiele umfassen Funktionen, die im DUT-Silizium implementiert sind, um durch herstellerspezifische PCI-Express-Nachrichten oder andere Standardprotokollfunktionen zu erkennen, dass ein Margin-Test stattfinden wird, und das DUT-Silizium in einen Zustand zu versetzen, in dem es die Verbindungsbreite und/oder -geschwindigkeit normalerweise nicht aufgrund von Fehlern beeinträchtigt. Dadurch wird sichergestellt, dass der Margin-Prozess für die DUT-Empfänger unter Verwendung von Rauschinjektion oder Spannungsschwankungsanpassungen ohne das Risiko einer Beeinträchtigung der Verbindungs-Breite oder -Geschwindigkeit durch normale Protokollmechanismen erfolgen kann. Dies ist eine Alternative zu spezieller Logik, um schnell zu erkennen, wann Fehler auftreten, und die Belastung zu reduzieren, bevor eine Beeinträchtigung der Verbindung oder der Geschwindigkeit auftreten kann.
  • Zusätzliche Merkmale von Ausführungsformen der offengelegten Technologie können die folgenden Funktionen umfassen, die unter der Steuerung einer der Controller 210, 310, 410 ausgeführt werden können (z. B. Ausführen von Anweisungen gemäß einem ausgebildeten FPGA und/oder Lesen von einem anderen nicht-transitären computerlesbaren Speichermedium): Auswählen von einem oder mehreren verschiedenen Hochgeschwindigkeits-E/A-Protokollen, mit denen der Margin-Test basierend auf der Multi-Lane-Hochgeschwindigkeits-E/A-Verbindung des DUT durchgeführt werden soll; gleichzeitiges Testen mehrerer Ports des DUT mit gemischten Protokollen; Ausgeben von Run-to-Run-Variationen in der Margin über eine beliebige Anzahl von Margin-Testläufen des Margin-Testers auf der Multi-Lane-Hochgeschwindigkeits-E/A-Verbindung; Implementierung einer festen Tx-Entzerrung (EQ) auf dem DUT, um zu testen, wie viel der Margin-Variation auf die Tx-EQ-Trainingsvariation zurückzuführen ist; Verwendung einer festen kontinuierlichen zeitlinearen Entzerrung (CTLE) in den Empfängern des Margin-Testers, um die Auswirkung der Empfängerentzerrung auf die Margin der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung des DUT zu testen; Verwendung der entscheidungsrückgekoppelten Entzerrung (DFE) in den Empfängern des Margin-Testers, um die Auswirkung der Empfängerentzerrung auf die Margin der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung des DUTs zu testen; Berechnung der erwarteten Margins für den Margin-Tester auf der Grundlage der Zielkanäle; automatische Erzeugung von Fehlersuchinformationen, wenn niedrige Margins als Ergebnis der Bewertung der elektrischen Margin der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung festgestellt werden; Umschalten auf die Verwendung einer variablen Inter-Symbol-Interferenz (ISI)-Quelle, um herauszufinden, wie viel ISI dazu führt, dass Spuren der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung ausfallen; Testen jeder Spur einzeln, um einen Betrag des Margin-Verlustes aufgrund von Übersprechen der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung des DUTs zu identifizieren; Ausschalten von DFE in den Empfängern des Margin-Testers, um die Margin mit und ohne DFE und einen Betrag von nichtlinearen Diskontinuitäten in jedem Kanal, der mit der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung verbunden ist, zu bewerten; Anzeigen von erwarteten Margins mit Referenzempfängern und typischen Kanälen, was es ermöglicht, eine niedrigere als die erwartete Margin zu kennzeichnen, selbst wenn die niedrigere als die erwartete Margin über alle Spuren der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung des DUTs und von mehreren DUTs konsistent ist; Auswahl aus mehreren Geschwindigkeiten der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung, auf der die Bewertung der elektrischen Margin durchgeführt wird; Ableitung, wann Fehler an den Empfängern des DUTs aufgetreten sind, auf der Grundlage von Verkehr, der in einer entgegengesetzten Richtung auf der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung läuft, durch den Margin-Tester, der protokollspezifisches Wissen verwendet, um den Margin-Tester in die Lage zu versetzen, Margin-Tests auf Produktionslinien ohne Software auf dem DUT durchzuführen; automatisches Erfassen von Zeitbereichsreflektometrie-Messwerten (TDRs) von Kanälen mit niedriger Margin, die als Ergebnis der Bewertung der elektrischen Margin der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung erfasst werden; Durchführen einer automatischen Verbindung zu einem Oszilloskop, um automatisch digitalisierte Wellenformen zu erfassen, wenn niedrige Margins als Ergebnis der Bewertung der elektrischen Margin der mehrspurigen Hochgeschwindigkeits-E/A-Verbindung erfasst werden; und Bereitstellen eines Software-Plug-ins, um die eine oder mehrere der vom Benutzer auswählbaren Optionen für das DUT zu konfigurieren, indem das DUT-Silizium ausgebildet wird, um die eine oder mehrere der vom Benutzer auswählbaren Optionen zu implementieren. Unter der Kontrolle des Controllers 210 können einige der oben genannten Funktionen auch als vom Benutzer auswählbare Optionen für den Betrieb des Margin-Testers 102 bereitgestellt werden.
  • In einem Ausführungsbeispiel kann der Margin-Test für jedes DUT einer Vielzahl von zu testenden Vorrichtungen (DUTs) die Bewertung der Timing-Augenbreiten-Margin in Tx- und Rx-Richtung oder in beiden Richtungen für jede Hochgeschwindigkeits-Eingangs-/Ausgangs-Spur (E/A) einer mehrspurigen Hochgeschwindigkeits-E/A-Verbindung des DUTs durch den Margin-Tester 100 beinhalten. Der Margin-Tester 100 kann dann Messungen der Timing-Augen-Breite für mehrere DUTs aus der Vielzahl von DUTs erkennen, die jeweils unter einem vorbestimmten Schwellenwert für verschiedene Lanes (Spuren) über die mehreren DUTs liegen. Ein potenzielles Problem bei der DUT-Montage oder -produktion kann dann (visuell oder automatisch durch den Margin-Tester 102) auf der Grundlage der Erkennung der Timing-Augen-Breitenmessungen für die mehreren DUTs erkannt werden, die jeweils unter dem vorgegebenen Schwellenwert für verschiedene Lanes über die mehreren DUTs liegen.
  • In einer Ausführungsform kann der Add-in-Card-Margin-Tester, wie z. B. der in 2 gezeigte Add-in-Card-Margin-Tester 202, für den Test / die Charakterisierung von Vorserienmustern einer Hauptplatine mit einem PCIe-x8-Steckplatz verwendet werden. Der folgende Beispieltest kann mit dem Add-in-Card-Margin-Tester 202 durchgeführt werden, wobei eine E-6-Timing-Augen-Breite-Margin (links + rechts) für den Steckplatz über mehrere Millisekunden gleichzeitig auf jeder Lane gemessen wird. Im vorliegenden Beispiel wird der Einfachheit halber nur das Timing gemessen, andere Ausführungsformen können jedoch auch andere Messungen umfassen. Jede Messung im vorliegenden Beispiel wird dreimal durchgeführt. Dies kann jedoch in verschiedenen Ausführungsformen vom Benutzer programmiert werden. Die im Diagramm 902 (9) dargestellten Messungen werden sowohl an den Empfängern des Margin-Testers als auch an den Empfängern des DUTs auf der Hauptplatine durchgeführt. Die Messungen an den Empfängern des Mutterplatinen-DUTs können auf zwei Arten durchgeführt werden. Die erste Möglichkeit ist die Verwendung von Jitter- (Sj) und Spannungsschwingungs-Sweeps des Margin-Testers. Die zweite Möglichkeit ist die Verwendung von On-Die-Margin-Tests am Hauptplatinen-Empfänger. Beispielsweise kann der On-Die-Margin-Test am Hauptplatinen-Empfänger unter der Kontrolle des Controllers 210 des Add-in-Card-Margin-Testers 202 durch Software auf einem bootfähigen Laufwerk, das mit dem Hauptplatinen-DUT verbunden ist, oder durch BIOS-Software (Basic Input/Output System) auf dem Hauptplatinen-DUT für unterstützte Geschwindigkeiten durchgeführt werden. Im vorliegenden Beispiel werden die Messungen bei 16 GT/s durchgeführt, können aber variieren und vom Benutzer ausgebildet werden.
  • 9 ist ein Diagramm 902, das die Ergebnisse eines beispielhaften Margin-Tests mehrerer DUTs zeigt, der vom Hochgeschwindigkeits-E/A-Margin-Tester 102 durchgeführt wurde, sowie die Identifizierung potenzieller Probleme bei das DUT-Montage oder - produktion auf der Grundlage der Ergebnisse des Margin-Tests, gemäß einer beispielhaften Ausführungsform. Wie im Diagramm 902 dargestellt, kann die durchgängig niedrige Margin auf Lane 2 über alle fünf DUTs, DUT Nr. 1 bis DUT Nr. 5, ein Indikator für ein potenzielles Designproblem der Vorrichtungen sein, da die niedrige Margin bei allen DUTs auftritt. Im Gegensatz dazu kann die niedrige Margin auf Lane 4 von DUT Nr. 1, auf Lane 0 von DUT Nr. 3 und auf Lane 6 von DUT Nr. 4 ein Indikator für potenzielle Montage- oder Produktionsprobleme mit diesen spezifischen Lanes auf diesen spezifischen DUTs sein, da diese niedrigen Margin-Zahlen kein festes Muster schlechter Margins aufweisen.
  • Ausführungsformen der Erfindung bieten einen PRBS-Testmodus für einen Margin-Tester, der es einem Benutzer ermöglicht, ein DUT zu testen, während er sich in einem Nichtkonformitätsmodus befindet, oder der es dem Benutzer auf andere Weise ermöglicht, das DUT flexibel zu testen, indem er eine zufällige binäre Zahlenfolge als Testdaten sendet. PRBS ist im Allgemeinen eine zufällig erzeugte Folge von Binärzahlen (d.h. 1en und 0en). Ausführungsformen der Erfindung können darüber hinaus Jitter, Skew (Versatz) und Spannungsamplitudenvariationen mit den PRBS-Daten kombinieren, bevor die Daten als Datensignal an das DUT gesendet werden, um einen vollständigen Margin-Test unter Verwendung von Zufallsdaten und Margins zu ermöglichen.
  • PRBS-Tests ermöglichen robuste Tests zum Test simulierter Übertragungen oder zum Belastungstest bestimmter Teile eines DUTs. Ausführungsformen der Erfindung ermöglichen es dem Benutzer, ein benutzerdefiniertes Testverfahren zu definieren, ohne die Notwendigkeit, zuvor definierte Standardtestmuster zu verwenden, wie z. B. Konformitätstests für verschiedene Standards. Da es sich bei PRBS-Daten um Zufallsdaten handelt, kann der Benutzer mit einem Margin-Tester gemäß den Ausführungsformen der Erfindung Parameter für den Test festlegen und dann dem PRBS-Testmodus erlauben, innerhalb der festgelegten Parameter Zufallsdaten zu erzeugen. Da es sich um einen zufälligen Datensatz handelt, kann der Benutzer mit dem Margin-Tester auf Varianz trainieren und ist nicht auf vollständig bekannte Zustände beschränkt. Die Verwendung des PRBS-Testmodus erhöht auch die Effektivität des Fehlertrainings, da die PRBS-Daten statistisch ausgeglichen sind. Daher kann die Verwendung des PRBS-Testmodus in einer Reihe von Tests Abweichungen in der DUT-Leistung über die Zeit und über die Lanes hinweg aufzeigen und für die Fehlersuche in Designs verwendet werden.
  • 10 ist ein Beispiel für eine Schnittstelle 1000, die es einem Benutzer ermöglicht, benutzerdefinierte Tests oder Betriebsparameter unter Verwendung eines PRBS-Modus in einem Marginfehler-Tester gemäß den Ausführungsformen der Erfindung zu definieren. Die Schnittstelle 1000 kann in einen der oben beschriebenen Margin-Tester 100 integriert sein oder in einigen Ausführungsformen mit einem der Margin-Tester operativ verbunden sein.
  • Im Allgemeinen ermöglicht die Schnittstelle 1000 dem Benutzer, einen benutzerdefinierten Entwurf für eine Reihe von Testsignalen zu erstellen, die in einem PRBS-Modus an ein DUT gesendet werden. Wie oben und unten beschrieben, ermöglicht die Verwendung eines PRBS-Modus zur Erzeugung von Testdaten für ein DUT dem Benutzer Flexibilität und Kontrolle für den spezifischen Test von Teilen eines DUT, was mit herkömmlichen, definierten Konformitätstests nicht möglich ist.
  • In einem Fenster 1010 kann der Benutzer ein zuvor definiertes Testmodusprofil auswählen, und ein Fenster 1012 ermöglicht es dem Benutzer, die aktuellen Einstellungen als neues Modusprofil zu speichern. Diese Funktion ermöglicht es dem Benutzer, ein Profil einfach erneut auszuführen, ohne alle Bedingungen und Optionen auf der Schnittstelle 1000 eingeben zu müssen. In einigen Ausführungsformen können die Testmodusprofile in einem zentralen Repository in einem lokalen Netzwerk gespeichert werden, so dass verknüpfte Maschinen ein auf einer anderen Maschine definiertes Profil verwenden können. In anderen Ausführungsformen können die Profile in einem Cloud-Netzwerk, z. B. einem Internet-Speicher, gespeichert werden und denjenigen zur Verfügung stehen, die Zugang zu dem Speicherort haben, z. B. durch Passwortzugriff.
  • Im Allgemeinen wird ein Betriebsbereich oder eine Betriebs-Sandbox für den PRBS-Testmodus definiert, indem der Benutzer einen oder mehrere Parameter für die Zeitmargin, die Spannungsmargin und den Leistungszustand auswählt. Die Zeitmargin wird in einem Fenster 1020 ausgewählt. Wenn der Benutzer das Zeitmargin-Testen nicht aktiviert, werden die PRBS-Daten an das angeschlossene DUT in Übereinstimmung mit dem Taktsignal gesendet. Mit anderen Worten: Dem Timing der PRBS-Daten wird kein Skew oder Jitter hinzugefügt, wenn die Zeitmargin nicht ausgewählt ist. Anders als bei den derzeitigen Testsystemen kann der Benutzer bei den erfindungsgemäßen Modellen Schwellenwerte für das Bestehen und Nichtbestehen der Margin festlegen, anstatt auf vordefinierte Schwellenwerte für die Zeitmargin beschränkt zu sein. Das Fenster 1020 bietet dem Benutzer die Möglichkeit, solche Schwellenwerte für das Bestehen und Nichtbestehen selbst zu definieren. Darüber hinaus ermöglichen Ausführungsformen der Erfindung, wie ebenfalls in Fenster 1020 dargestellt, dem Benutzer die benutzerdefinierte Festlegung eines Warnpegels, d. h. eines Margin-Pegels oder eines Margin-Pegel-Intervalls, das den Margin-Tester veranlasst, ein Warnsignal zu erzeugen. Diese Funktion ist für den Konstrukteur äußerst hilfreich, da die derzeitigen Systeme nur Informationen über das Bestehen oder Nichtbestehen des Tests liefern, aber keine Warnsignale. Wie im Fenster 1020 dargestellt, hat sich der Benutzer dafür entschieden, einen Bestanden-Schwellenwert einzustellen, wenn die Zeitmargin weniger als 10 ps beträgt, einen Nicht-Bestanden-Schwellenwert, wenn die Zeitmargin weniger als 4 ps beträgt, und er hat sich dafür entschieden, den Tester zu veranlassen, ein Warnsignal zu erzeugen, wenn die Zeitmargin zwischen 5 ps und 9 ps liegt.
  • Das Fenster 1030 der Schnittstelle 1000 bietet dem Benutzer die Möglichkeit, das Margin-Testen in den Test des DUTs einzubeziehen. Wie im Vorrichtungstesten bekannt, misst die Spannungsmargin die Fähigkeit einer Vorrichtung, den Zustand eines Signals auf der Grundlage der Signalamplitude, die während der Margin-Test variiert wird, korrekt zu bestimmen. Im Fenster 1030 kann der Benutzer zunächst festlegen, ob er den Test der Spannungs-Margin als Testparameter verwenden möchte. Ist dies nicht der Fall, werden die an das DUT gesendeten Testdaten nicht in der Amplitude variiert. Wählt der Benutzer den Test der Spannungs-Margin, wird die Amplitude der PRBS-Datensignale während des PRBS-Modus-Tests variiert. Wie bei der Zeitmargin kann der Benutzer auch bei den erfindungsgemäßen Verfahren die Spannungsmargin zwischen „bestanden“ und „nicht bestanden“ wählen sowie einen Bereich von Spannungsmargin, bei denen das Testsystem eine Warnung ausgibt.
  • Bei einigen Ausführungsformen des PRBS-Testmodus kann der Benutzer zusätzlich auswählen, ob der Test auf bestimmte Verbindungsleistungszustände beschränkt werden soll, wie in Fenster 1040 dargestellt. Die Verbindungsleistungszustände im PRBS-Testmodus sind dann auf die ausgewählten Zustände beschränkt, was es dem Benutzer ermöglicht, sehr spezifische DUT-Tests zu definieren.
  • In einigen Ausführungsformen können andere minimale und/oder maximale Betriebsparameter als Einschränkung der Testumgebung einbezogen werden, wie z. B. Temperaturbereiche des DUTs oder andere Testparameter, wie die oben beschriebenen.
  • Über ein Fenster 1080 kann der Benutzer steuern, wie lange der Test laufen soll. Da der Margin-Tester gemäß den Ausführungsformen der Erfindung zufällige Daten an das DUT sendet und nicht nach einem vordefinierten Testplan arbeitet, bestimmt der Benutzer die Testdauer. Die Testdauer kann von Sekunden bis zu Stunden oder sogar länger dauern, und die Dauer kann mit einem Schieberegler im Fenster 1080 ausgewählt oder direkt in das Textfeld eingegeben werden. Die Auswahl eines schnellen Tests kann signifikante Fehler frühzeitig hervorheben, während die Auswahl eines längeren Tests für Stresstests des DUT mit großen Mengen an PRBS-Daten nützlich sein kann.
  • In einem Fenster 1070 kann der Benutzer festlegen, wie viele Lanes des DUTs gleichzeitig getestet werden sollen. Wird die maximale Anzahl von Lanes ausgewählt, werden natürlich alle Lanes mit PRBS-Daten getestet. Wird eine geringere als die maximale Anzahl von Lanes ausgewählt, kann der Margin-Tester gemäß den Ausführungsformen der Erfindung zufällig auswählen, welche und wie viele Lanes bis zur maximalen Anzahl von Lanes getestet werden sollen. Wenn beispielsweise 7 Lanes einer 8-Lane-Vorrichtung ausgewählt werden, werden eine oder mehrere Lanes des DUT während eines bestimmten Testlaufs nicht getestet. Da es sich beim PRBS-Test um einen Zufallstest handelt, können die nicht ausgewählten Bahnen ebenfalls nach dem Zufallsprinzip ausgewählt werden.
  • In einem Fenster 1050 kann der Benutzer wählen, ob und wie Daten an den Sendekanal (Tx) des DUTs übertragen werden sollen. Die Daten können mit dem voreingestellten Wert für den Zustand der Vorrichtung gesendet werden, d. h. auf der Grundlage eines zuvor festgelegten Werts. Die Daten können aber auch mit einer Form von Spread Spectrum Clocking (SSC) gesendet werden, die im Gegensatz zur vordefinierten Rate eine variable Rate ermöglicht. In ähnlicher Weise kann der Benutzer in einem Fenster 1060 wählen, ob ein Continuous Time Linear Equalizer (CTLE) oder ein Decision Feed-back Equalizer (DFE) für die vom Empfängerkanal (Rx) empfangenen Daten verwendet werden soll.
  • Wenn der Benutzer durch Drücken einer Starttaste 1084 in den PRBS-Testmodus wechselt, beginnt d Margin-Tester, zufällig generierte Daten an das DUT zu senden. Die binären Rohdaten werden durch den PRBS-Generator erzeugt. Wenn der Benutzer den Margin-Test im Fenster 1020 aktiviert hat, wird das Timing der Daten zufällig bis zum maximalen Timing-Fehler variiert, der ebenfalls vom Benutzer gewählt werden kann. Wenn der Benutzer den Test der Spannungs-Margin im Fenster 103 aktiviert hat, wird die Amplitude des Signals, das die Daten überträgt, zufällig bis zum maximalen Amplitudenfehler variiert, der ebenfalls vom Benutzer gewählt werden kann. Die PRBS-generierten Daten, die so modifiziert wurden, dass sie sowohl den Zeit- als auch den Spannungsfehler testen, werden dann zum Satz von Testsignalen, die während des PRBS-Testmodus an das DUT gesendet werden. Auch weil die Testsignale an die physikalische Schicht gesendet werden, ist es möglich, Rauschen mit den PRBS-generierten Daten zu mischen und die gemischte Version als analoges Signal an das DUT zu senden, anstatt als modifiziertes digitales Signal.
  • Die Zufallsdaten, die dem DUT zugeführt werden, ermöglichen es dem Benutzer, im Gegensatz zu vollständig bekannten Zuständen auf Varianz zu trainieren. Mit anderen Worten, die zufällige Natur des PRBS-Testmodus wird wahrscheinlich Reaktionen im DUT hervorrufen, die über die in einem Standardtestplan gefundenen hinausgehen. Beispielsweise können die PRBS-Daten dazu führen, dass das DUT von einem Zustand mit niedriger Verbindungsleistung in einen Zustand mit hoher Verbindungsleistung springt, ohne Zwischenzustände durchlaufen zu haben, und dann kann der Margin-Tester die Reaktion des DUTs bestimmen. Die Verwendung solcher Zufallsdaten anstelle eines vordefinierten Testmusters kann dazu führen, dass sich das DUT auf unerwartete Weise verhält oder in unerwartete Modi übergeht, die nach ihrer Entdeckung weiter untersucht werden können. Auf diese Weise erlaubt der PRBS-Testmodus dem Benutzer, den Betrieb des DUTs schnell und effizient zu untersuchen, insbesondere im Vergleich zu vordefinierten Testszenarien. Darüber hinaus deckt der PRBS-Testmodus potenzielle Probleme auf, die bei der Ausführung vordefinierter Testskripte nicht aufgedeckt werden würden. Außerdem bietet der PRBS-Testmodus die Möglichkeit, Stresstests für bestimmte Bereiche des DUTs durchzuführen, die in hohem Maße konfigurierbar sind.
  • Wenn ein Oszilloskop Teil des Testgeräts ist, kann das Oszilloskop die Daten des DUTs während des PRBS-Testmodus überwachen. Diese zusätzlichen, vom Oszilloskop gemessenen Informationen können dem Tester weitere Informationen über den Betrieb des DUTs liefern. Wie oben beschrieben, kann die Datenverbindung 103 zwischen dem Margin-Tester und dem Oszilloskop ein Taktsignal enthalten, so dass der Margin-Tester mit anderen Messgeräten, wie dem oben beschriebenen Oszilloskop, gekoppelt werden kann. Der Margin-Tester, der einen PRBS-Testmodus in Kombination mit einem Oszilloskop enthält, könnte ähnlich wie ein BERT und ein Oszilloskop funktionieren und dieselbe oder eine ähnliche Funktionalität zum Testen eines DUT zu viel geringeren Kosten bieten. Ein Benutzer könnte die Testparameter des PRBS-Testmodus des Margin-Testers festlegen, wie oben unter Bezugnahme auf 10 beschrieben, und dann das DUT bis zum Ausfall fahren, während das Oszilloskop den Verkehr auf den Lanes des DUT überwacht. Der Margin-Detektor könnte die Fehler des DUTs melden und ein Augendiagramm der Kanäle liefern, während das Oszilloskop zur Erfassung der Daten verwendet werden kann, die den jeweiligen Fehler verursacht haben.
  • In diesem Zusammenhang kann der Margin-Tester mit einem PRBS-Testmodus gemäß den Ausführungsformen der Erfindung auch dazu verwendet werden, ein TriggerEreignis auf der Grundlage einer während des PRBS-Tests ausgelösten Reaktion des DUTs zu erzeugen. Der Trigger könnte dann an das angeschlossene Oszilloskop gesendet werden, um den Datenverkehr auf den Bahnen des DUTs aufzuzeichnen, damit ein Benutzer die spezifischen Daten interpretieren kann, die durch den PRBS-Testmodus erzeugt wurden, um das Triggerereignis auszulösen. Der Trigger kann in einem Fenster 1090 der Schnittstelle 1000 von 10 definiert werden. Die Triggerdefinition muss nicht unbedingt eine sein, die nur von einem Oszilloskop erkannt wird, sondern könnte so ausgebildet werden, dass ein Trigger bei Ereigniszuständen erzeugt wird, z. B. bei einem bestimmten Spannungszustand oder -pegel. Andere Trigger sind ebenfalls möglich.
  • Ein weiterer Vorteil des PRBS-Testmodus besteht darin, dass das DUT nicht notwendigerweise in einen bestimmten Betriebszustand übergeht, so dass die Testgeräte es dem Benutzer ermöglichen, den Betrieb des DUTs ohne Zustandseinschränkungen zu untersuchen.
  • 11 ist ein Beispiel für eine Schnittstelle 1100, die die Ergebnisse des benutzerdefinierten Tests anzeigt, der mit der Schnittstelle von 10 definiert wurde, gemäß Ausführungsformen der Erfindung. Die Schnittstelle 1100 kann in einen der oben beschriebenen Margin-Tester 100 integriert sein oder in einigen Ausführungsformen mit einem der Margin-Tester operativ verbunden sein.
  • Die Schnittstelle 1100 enthält mehrere Berichtsfenster. Ein Gesamtberichtsfenster 1100 informiert den Benutzer über den Status des PRBS-Tests. In der dargestellten Ausführungsform ist der Gesamttest fehlgeschlagen. Die Details im Fenster 1100 zeigen an, dass zwei Spuren ihre benutzerdefinierten Marginparameter, wie oben beschrieben, nicht erfüllt haben. Das Fenster 1100 zeigt auch an, dass zwei Spuren die Marginparameter bestanden haben, aber innerhalb eines Schwellenwerts, d. h. des in der Schnittstelle 1000 von 10 definierten Warnschwellenwerts, lagen, um den Test nicht zu bestehen. Das Einfügen einer einstellbaren Warnschwelle ist ein nützliches Werkzeug für einen Entwickler, da es die Möglichkeit bietet, zu sehen, ob ein Parameter in der Nähe einer Schwelle liegt und dennoch bestanden wird, was mit den vorhandenen Werkzeugen nur sehr schwer oder gar nicht eindeutig zu visualisieren ist. Das Fenster 1100 meldet außerdem, dass die Laufzeit 1 Minute und sieben Sekunden betrug. Die tatsächliche Laufzeit des Tests stimmt möglicherweise nicht mit der in Fenster 1080 (10) ausgewählten erwarteten Laufzeit überein, weil beispielsweise die Zeit bei unterschiedlichen Einschalt- und Verbindungszuständen oder anderen Zustandsänderungen des DUTs variiert.
  • Das Berichtsfenster 1120 ruft die Schwellenwerte auf, die der Benutzer für den jeweiligen PRBS-Test ausgewählt hat.
  • Die Berichtsfenster 1130 und 1140 sind miteinander verbunden und veranschaulichen die Testergebnisse des PRBS-Tests. In diesen gemeldeten Ergebnissen hat die Spur 15 den Margin-Test nicht bestanden. Außerdem erzeugte Spur 8 eine Warnung auf der Empfängerseite des DUTs, während Spur 13 eine Warnung auf der Senderseite des DUTs erzeugte. Einzelheiten zu den Testergebnissen sind in Fenster 1140 dargestellt, das in 11 abgeschnitten ist. Die Details umfassen numerische Angaben zu den gesendeten und empfangenen Daten und zusätzlich, wenn der Test lang genug ist, ein Augendiagramm, das den Zustand der Margin des Kanals zeigt. Die Details für die Kanäle 8, 13 und 15 sind zwar nicht abgebildet, geben aber Aufschluss darüber, warum sie die Tests nicht bestanden haben oder sich innerhalb eines Schwellenwerts befanden, ab dem die Tests nicht bestanden wurden.
  • Aspekte der Offenlegung können auf einer speziell entwickelten Hardware, auf Firmware, digitalen Signalprozessoren oder auf einem speziell programmierten Allzweckcomputer mit einem Prozessor, der nach programmierten Anweisungen arbeitet, arbeiten. Die hier verwendeten Begriffe „Controller“ oder „Prozessor“ sollen einen oder mehrere Mikroprozessoren, Mikrocomputer, anwendungsspezifische integrierte Schaltungen (ASICs) und spezielle Hardware-Controller umfassen, die unabhängig voneinander oder in Verbindung miteinander arbeiten. Ein oder mehrere Aspekte der Offenbarung können in computerverwendbaren Daten und computerausführbaren Anweisungen, wie in einem oder mehreren Programmmodulen, verkörpert sein, die von einem oder mehreren Computern (einschließlich Überwachungsmodulen und Controller) oder anderen Vorrichtungen ausgeführt werden. Im Allgemeinen umfassen Programmmodule Routinen, Programme, Objekte, Komponenten, Datenstrukturen usw., die bestimmte Aufgaben ausführen oder bestimmte abstrakte Datentypen implementieren, wenn sie von einem Prozessor in einem Computer oder einem anderen Gerät ausgeführt werden. Die computerausführbaren Anweisungen können auf einem nicht transitorischen, computerlesbaren Speichermedium wie einer Festplatte, einer optischen Platte, einem Wechselspeichermedium, einem Festkörperspeicher, einem DDR-Speicher, einem Random Access Memory (RAM) usw. gespeichert sein. Wie dem Fachmann klar sein wird, kann die Funktionalität der Programm-Module in verschiedenen Aspekten beliebig kombiniert oder verteilt werden. Darüber hinaus kann die Funktionalität ganz oder teilweise in Firmware oder Hardware-Äquivalenten wie integrierten Schaltungen, FPGA und dergleichen verkörpert sein. Bestimmte Datenstrukturen können verwendet werden, um einen oder mehrere Aspekte der Offenbarung effektiver zu implementieren, und solche Datenstrukturen werden im Rahmen der hier beschriebenen computerausführbaren Anweisungen und computerverwendbaren Daten in Betracht gezogen.
  • Die offengelegten Aspekte können in einigen Fällen in Hardware, Firmware, Software oder einer Kombination davon implementiert werden. Die offengelegten Aspekte können auch in Form von Befehlen implementiert werden, die auf einem oder mehreren nicht-übertragbaren computerlesbaren Medien gespeichert sind, die von einem oder mehreren Prozessoren gelesen und ausgeführt werden können. Solche Anweisungen können als Computerprogrammprodukt bezeichnet werden. Computerlesbare Medien, wie hier beschrieben, sind alle Medien, auf die ein Computer zugreifen kann. Computerlesbare Medien können zum Beispiel Computerspeichermedien und Kommunikationsmedien umfassen, ohne darauf beschränkt zu sein.
  • Computerspeichermedien sind alle Medien, die zur Speicherung von computerlesbaren Informationen verwendet werden können. Zu den Computerspeichermedien gehören beispielsweise RAM, ROM, EEPROM (Electrically Erasable Programmable Read-Only Memory), Flash-Speicher oder andere Speichertechnologien, CD-ROM (Compact Disc Read Only Memory), DVD (Digital Video Disc) oder andere optische Plattenspeicher, Magnetkassetten, Magnetbänder, Magnetplattenspeicher oder andere magnetische Speichervorrichtungen sowie alle anderen flüchtigen oder nicht flüchtigen, entfernbaren oder nicht entfernbaren Medien, die in beliebigen Technologien eingesetzt werden. Computerspeichermedien schließen Signale als solche und vorübergehende Formen der Signalübertragung aus.
  • Kommunikationsmedien sind alle Medien, die für die Übertragung von computerlesbaren Informationen verwendet werden können. Zu den Kommunikationsmedien gehören beispielsweise Koaxialkabel, Glasfaserkabel, Luft oder jedes andere Medium, das für die Übertragung von elektrischen, optischen, Hochfrequenz-(HF), Infrarot-, akustischen oder anderen Signalen geeignet ist.
  • BEISPIELE
  • Im Folgenden werden Beispiele für die offengelegten Technologien aufgeführt. Eine Ausführungsform der Technologien kann eines oder mehrere und jede Kombination der unten beschriebenen Beispiele umfassen.
  • Beispiel 1 ist eine Margin-Testvorrichtung mit mindestens einer Schnittstelle, die so strukturiert ist, dass sie mit einer zu testenden Vorrichtung (DUT) verbunden werden kann, einem oder mehreren Controllern, die so strukturiert sind, dass sie einen Satz von Testsignalen auf der Grundlage einer Folge von Pseudozufallsdaten und einem oder mehreren vordefinierten Parametern erzeugen, und einem Ausgang, der so strukturiert ist, dass er den Satz von Testsignalen an das DUT sendet.
  • Beispiel 2 ist ein Beispiel gemäß Beispiel 1, bei dem die vordefinierten Signalparameter Zeitmargin, Spannungsmargin oder sowohl Zeitmargin als auch Spannungsmargin umfassen.
  • Beispiel 3 ist ein Beispiel gemäß einem der vorangegangenen Beispiele, das ferner einen Arbiträrwellenform-Generator für eine Eingabe in den einen oder die mehreren Controller umfasst, und bei dem der eine oder die mehreren Controller ein am Eingang des Arbiträrwellenform-Generators empfangenes Signal mit einer zufällig erzeugten Binärzahl kombinieren, um die Datenfolge zu erzeugen.
  • Beispiel 4 ist ein Beispiel gemäß einem der vorangegangenen Beispiele, das außerdem einen Triggerausgang enthält, der ein Triggersignal auf der Grundlage eines Zustands des DUT erzeugt.
  • Beispiel 5 ist ein Beispiel gemäß einem der vorhergehenden Beispiele, das außerdem eine Benutzerschnittstelle umfasst, über die ein Benutzer die vordefinierten Signalparameter ändern kann, die zur Erstellung der Betriebshüllkurve verwendet werden.
  • Beispiel 6 ist ein Beispiel gemäß Beispiel 5, in dem Testergebnisse auf einem Testberichtsbildschirm der Benutzerschnittstelle angezeigt werden, und in dem eines der Testergebnisse darin besteht, dass ein bestimmter Test innerhalb eines Schwellenwertes für das Nichtbestehen bestanden wurde.
  • Beispiel 7 ist ein Beispiel gemäß Beispiel 6, bei dem der Schwellenwert benutzerdefinierbar ist.
  • Beispiel 8 ist ein Verfahren zum Betrieb eines Margin-Testers, das ein Erzeugen einer pseudozufälligen binären Datenfolge, ein Erzeugen eines Satzes von Testsignalen auf der Grundlage der erzeugten Datenfolge und eines oder mehrerer vordefinierter Parameter und das Senden des Satzes von Testsignalen an das DUT einschließt.
  • Beispiel 9 ist das Verfahren von Beispiel 8, bei dem die Begrenzung eines oder mehrerer vordefinierter Signalparameter das Hinzufügen einer Zeitmargin zu der erzeugten Datenfolge, das Hinzufügen einer Spannungsmargin zu der erzeugten Datenfolge oder das Hinzufügen sowohl einer Zeitmargin als auch einer Spannungsmargin zu der erzeugten Datenfolge einschließt.
  • Beispiel 10 ist das Verfahren eines der vorhergehenden Beispielverfahren, bei dem das Erzeugen einer pseudozufälligen binären Datenfolge das Erzeugen einer pseudozufälligen binären Datenfolge unter Verwendung eines Arbiträrwellenform-Generators als Eingabe umfasst.
  • Beispiel 11 ist das Verfahren eines der vorhergehenden Beispielverfahren, das außerdem die Erzeugung eines Triggersignals auf der Grundlage eines Zustands des DUTs umfasst.
  • Beispiel 12 ist das Verfahren eines der vorangegangenen Beispielverfahren, das außerdem ein Annehmen der vordefinierten Signalparameter von einem Benutzer über eine Benutzerschnittstelle umfasst.
  • Beispiel 13 ist das Verfahren von Beispiel 12, das ferner ein Anzeigen von Testergebnissen auf einem Testberichtsbildschirm der Benutzerschnittstelle umfasst, wobei eines der Testergebnisse darin besteht, dass ein bestimmter Test innerhalb eines Schwellenwerts für das Nichtbestehen bestanden wurde.
  • Beispiel 14 ist das Verfahren aus den Beispielen 12-13, wobei der Schwellenwert vom Benutzer über die Benutzerschnittstelle angenommen wird.
  • Beispiel 15 ist ein Testsystem, das eine zu testende Vorrichtung, ein Oszilloskop, das mit der zu testenden Vorrichtung über eine oder mehrere Datensonden gekoppelt ist, über die das Oszilloskop Signale auf der zu testenden Vorrichtung erfassen kann, und eine Margin-Testvorrichtung umfasst, die mindestens eine Schnittstelle enthält, die so strukturiert ist, dass sie mit der zu testenden Vorrichtung verbunden werden kann, einen Pseudozufallsgenerator für binäre Folgen, der so ausgebildet ist, dass er eine Datenfolge erzeugt, einen Controller zum Erzeugen von Testsignalen, die die erzeugte Datenfolge darstellen, einen Betriebshüllkurven-Definierer, um die Testsignale auf einen oder mehrere vordefinierte Signalparameter zu begrenzen, und einen Ausgang, der so strukturiert ist, dass er die begrenzten Testsignale an die zu testende Vorrichtung sendet.
  • Beispiel 16 ist das System aus Beispiel 15, bei dem die vordefinierten Signalparameter Zeitmargin, Spannungsmargin oder sowohl Zeitmargin als auch Spannungsmargin umfassen.
  • Beispiel 17 ist das System eines der vorangegangenen Beispiele 15-16, das ferner einen Arbiträrwellenform-Generator umfasst, der in den Pseudozufallsgenerator für binäre Folgen eingegeben wird, und in dem der Pseudozufallsgenerator für binäre Folgen ein Wellenformsignal, das am Wellenformgeneratoreingang empfangen wird, mit einer zufällig erzeugten binären Zahl kombiniert, um die Datenfolge zu erzeugen.
  • Beispiel 18 ist das System eines der vorhergehenden Beispiele, das außerdem einen Triggerausgang der Margin-Testvorrichtung enthält, der ein Triggersignal auf der Grundlage eines Zustands des DUT erzeugt, und das außerdem einen Triggereingang des Oszilloskops enthält, um das Triggersignal zu empfangen.
  • Beispiel 18 ist das System eines der vorhergehenden Beispiele, das außerdem eine Benutzerschnittstelle umfasst, über die ein Benutzer die vordefinierten Signalparameter ändern kann, die zur Erstellung der Betriebshüllkurve verwendet werden.
  • Beispiel 18 ist das System eines der vorangegangenen Beispiele, bei dem die Testergebnisse auf einem Testberichtsbildschirm der Benutzerschnittstelle angezeigt werden und bei dem eines der Testergebnisse darin besteht, dass ein bestimmter Test innerhalb eines Schwellenwerts für das Nichtbestehen bestanden wurde.
  • Außerdem wird in dieser schriftlichen Beschreibung auf bestimmte Merkmale verwiesen. Es ist davon auszugehen, dass die Offenbarung in dieser Spezifikation alle möglichen Kombinationen dieser besonderen Merkmale umfasst. Wenn zum Beispiel ein bestimmtes Merkmal im Zusammenhang mit einem bestimmten Aspekt offenbart wird, kann dieses Merkmal, soweit möglich, auch im Zusammenhang mit anderen Aspekten verwendet werden.
  • Auch wenn in dieser Anmeldung auf ein Verfahren mit zwei oder mehr definierten Schritten oder Vorgängen Bezug genommen wird, können die definierten Schritte oder Vorgänge in beliebiger Reihenfolge oder gleichzeitig ausgeführt werden, es sei denn, der Kontext schließt diese Möglichkeiten aus.
  • Obwohl bestimmte Aspekte der Offenbarung zum Zwecke der Veranschaulichung dargestellt und beschrieben wurden, können verschiedene Änderungen vorgenommen werden, ohne von Geist und Umfang der Offenbarung abzuweichen. Dementsprechend sollte die Offenbarung nicht eingeschränkt werden, außer durch die beigefügten Ansprüche.

Claims (20)

  1. Eine Margin-Testvorrichtung, die Folgendes umfasst: mindestens eine Schnittstelle für den Anschluss an eine zu testende Vorrichtung (DUT); eine oder mehrere Controller, die so strukturiert sind, dass sie einen Satz von Testsignalen auf der Grundlage einer Folge von Pseudozufallsdaten und einem oder mehreren vordefinierten Parametern erzeugen; und ein Ausgang, der so strukturiert ist, dass er den Satz von Testsignalen an das DUT sendet.
  2. Die Margin-Testvorrichtung nach Anspruch 1, bei dem die vordefinierten Signalparameter eine Zeitmargin, eine Spannungsmargin oder sowohl eine Zeitmargin als auch eine Spannungsmargin umfassen.
  3. Die Margin-Testvorrichtung nach Anspruch 1, die ferner einen Arbiträrwellenform-Generator umfasst, der an den einen oder die mehreren Controller angeschlossen ist, und bei der der eine oder die mehreren Controller ein am Eingang des Generators für die beliebigen Wellenformen empfangenes Signal mit einer zufällig erzeugten Binärzahl kombinieren, um die Datenfolge zu erzeugen.
  4. Die Margin-Testvorrichtung nach Anspruch 1, die ferner einen Triggerausgang enthält, der ein Triggersignal auf der Grundlage eines Zustands des DUT erzeugt.
  5. Die Margin-Testvorrichtung nach Anspruch 1, die ferner eine Benutzerschnittstelle umfasst, über die ein Benutzer die vordefinierten Signalparameter ändern kann, die zur Erstellung der Betriebshüllkurve verwendet werden.
  6. Die Margin-Testvorrichtung nach Anspruch 5, bei der Testergebnisse auf einem Testberichtsbildschirm der Benutzerschnittstelle angezeigt werden und bei der eines der Testergebnisse darin besteht, dass ein bestimmter Test innerhalb eines Schwellenwertes für das Nichtbestehen bestanden wurde.
  7. Die Margin-Testvorrichtung nach Anspruch 6, bei der der Schwellenwert vom Benutzer festgelegt werden kann.
  8. Ein Verfahren zum Betrieb einer Margin-Testvorrichtung, das Folgendes umfasst: Erzeugen einer pseudozufälligen binären Datenfolge; Erzeugen eines Satzes von Testsignalen auf der Grundlage der erzeugten Datenfolge und eines oder mehrerer vordefinierter Parameter; und Senden der Testsignale an das DUT.
  9. Das Verfahren nach Anspruch 8, bei dem die Begrenzung eines oder mehrerer vordefinierter Signalparameter das Hinzufügen einer Zeitmargin zu der erzeugten Datenfolge, das Hinzufügen einer Spannungsmargin zu der erzeugten Datenfolge oder das Hinzufügen sowohl einer Zeitmargin als auch einer Spannungsmargin zu der erzeugten Datenfolge einschließt.
  10. Das Verfahren nach Anspruch 8, bei dem das Erzeugen einer pseudozufälligen binären Datenfolge das Erzeugen einer pseudozufälligen binären Datenfolge unter Verwendung eines Arbiträrwellenform-Generators als Eingabe umfasst.
  11. Das Verfahren nach Anspruch 8, das ferner die Erzeugung eines Triggersignals auf der Grundlage eines Zustands des DUTs einschließt.
  12. Das Verfahren nach Anspruch 8, das ferner ein Annehmen der vordefinierten Signalparameter von einem Benutzer über eine Benutzerschnittstelle umfasst.
  13. Das Verfahren nach Anspruch 12, das ferner ein Anzeigen von Testergebnissen auf einem Testberichtsbildschirm der Benutzerschnittstelle umfasst, wobei eines der Testergebnisse darin besteht, dass ein bestimmter Test innerhalb eines Schwellenwerts für das Nichtbestehen bestanden wurde.
  14. Das Verfahren nach Anspruch 13, das ferner die Annahme des Schwellenwerts vom Benutzer über die Benutzerschnittstelle umfasst.
  15. Ein Testsystem, das Folgendes umfasst: eine zu testende Vorrichtung; ein Oszilloskop, das mit der zu testenden Vorrichtung über eine oder mehrere Datensonden verbunden ist, über die das Oszilloskop Signale auf der zu testenden Vorrichtung erfassen kann; und eine Margin-Testvorrichtung, umfassend: mindestens eine Schnittstelle, die für die Verbindung mit der zu testenden Vorrichtung strukturiert ist, einen Pseudozufallsgenerator für binäre Folgen, der so ausgebildet ist, dass er eine Datenfolge erzeugt, einen Controller zum Erzeugen von Testsignalen, die die erzeugte Datenfolge darstellen, einen Betriebshüllkurven-Definierer, um die Testsignale auf einen oder mehrere vordefinierte Signalparameter zu begrenzen, und einen Ausgang, der so strukturiert ist, dass er die begrenzten Testsignale an die zu testende Vorrichtung sendet.
  16. Das Testsystem nach Anspruch 15, bei dem die vordefinierten Signalparameter Zeitmargin, Spannungsmargin oder sowohl Zeitmargin als auch Spannungsmargin umfassen.
  17. Das Testsystem nach Anspruch 15, das ferner einen Arbiträrwellenform-Generator für eine Eingabe in den Pseudozufallsgenerator für binäre Folgen umfasst, und in dem der Pseudozufallsgenerator für binäre Folgen ein Wellenformsignal, das am Wellenformgeneratoreingang empfangen wird, mit einer zufällig erzeugten binären Zahl kombiniert, um die Datenfolge zu erzeugen.
  18. Das Testsystem nach Anspruch 15, das ferner einen Triggerausgang der Margin-Testvorrichtung enthält, der ein Triggersignal auf der Grundlage eines Zustands des DUT erzeugt, und das ferner einen Triggereingang des Oszilloskops enthält, um das Triggersignal zu empfangen.
  19. Das Testsystem nach Anspruch 15, das ferner eine Benutzerschnittstelle umfasst, über die ein Benutzer die vordefinierten Signalparameter, die zur Erstellung der Betriebshüllkurve verwendet werden, ändern kann.
  20. Das Testsystem nach Anspruch 15, bei dem die Testergebnisse auf einem Testberichtsbildschirm der Benutzerschnittstelle angezeigt werden und bei dem eines der Testergebnisse darin besteht, dass ein bestimmter Test innerhalb eines Schwellenwertes für das Nichtbestehen bestanden wurde.
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