DE102004051384A1

DE102004051384A1 - Verfahren, Vorrichtung und Herstellungsartikel zum Herstellen von symmetrischen Hochfrequenzschaltungen

Info

Publication number: DE102004051384A1
Application number: DE102004051384A
Authority: DE
Inventors: Vahé Westlake Village Adamian
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2003-12-18
Filing date: 2004-10-21
Publication date: 2005-07-21
Also published as: US20050138577A1; JP2005181306A; US7126346B2

Abstract

Ein Verfahren, eine Vorrichtung und ein Herstellungsartikel zum Herstellen einer symmetrischen Schaltung erhält S-Parameter für die symmetrische Schaltung und bestimmt einen Verzögerungswert, der an einem der unsymmetrischen Anschlüsse der symmetrischen Schaltung eingebettet ist, der einen Differenz-zu-Gleichtaktumwandlung-Mixed-Mode-Übertragungs-S-Parameter reduziert.

Description

Entwickler von digitalen Schaltungen erfahren zunehmende Herausforderungen aufgrund eines Anstiegs der Taktgeschwindigkeiten, die bei digitalen Systemen verwendet werden. Genauer gesagt, Taktgeschwindigkeiten von 1 GHz oder mehr erfordern einer höhere Signalintegrität als Systeme mit geringeren Taktgeschwindigkeiten, während herkömmliche digitale Entwürfe eine Verschlechterung der Signalintegrität erleben, während sich die Taktgeschwindigkeiten erhöhen. Bei den aktuellen Technologien liefern Differenzschaltungstopologien die schnellste Datenübertragung mit dem geringsten Leistungsverbrauch und eine reduzierte Empfindlichkeit gegenüber externen Störsignalen im Vergleich zu unsymmetrischen oder Single-Ended-Strukturen. Signaljitter ist eine wesentliche Quelle von Signalverschlechterung. Jitter ist definiert als die Fehlausrichtung der wesentlichen Flanken in einer Sequenz von Datenbits von ihren idealen Positionen. Fehlausrichtungen können zu Datenfehlern führen. Es gibt zwei Typen von Signaljitter. Ein Jittertyp, nichtsystematischer Jitter, ist das Ergebnis eines Zufallsphänomens und ist nicht wiederholbar. Der andere Jittertyp, systematischer Jitter, ist deterministisch und wiederholbar und kann daher gesteuert werden. Das Verfolgen von Datenfehlern über eine bestimmte Zeitperiode bestimmt die Systemstabilität. Die Charakterisierung und Minimierung von systematischem Jitter kann die Systemleistungsfähigkeit wesentlich verbessern. Die Minimierung von Jitter stellt das Erfüllen einer bestimmten minimalen Bitfehlerrate- (hierin „BER") Leistungsspezifikation sicher. Folglich ist es für Digitalentwickler vernünftig, Hardware zum Minimieren von Jitter zu entwerfen. Differenzschaltungstopologien werden typischerweise verwendet, um Jitter zu minimieren. Für die Entwurfsoptimierung und Fehlersuche können nachverarbeitete Jitterberechnungen schnell eine Einsicht in die Gesamthochfrequenzleistungsfähigkeit des Systementwurfs liefern. Es gibt daher einen Bedarf an einem Produkt und Verfahren zum Bewerten des Vorliegens und der Quelle von deterministischem Jitter in Differenzstrukturen und ferner zum Bewerten, wie die Effekte von deterministischem Jitter minimiert werden können.

Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer symmetrischen Schaltung, ein System zum Erzeugen einer symmetrischen Schaltung sowie einen Herstellungsartikel, der ein computerlesbares Speichermedium umfasst, mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1, ein System gemäß Anspruch 8 sowie einen Herstellungsartikel gemäß Anspruch 15 gelöst.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

1 ein symmetrisches 2-Tor-Testobjekt (hierin „DUT"; DUT = device under test);

2 das symmetrische 2-Tor-DUT verbunden mit einem VNA-4-Tor-Mehrtor-Testsatz und einem Adaptersystem für die Messung von S-Parametern des DUT;

3 ein Graph von Mixed-Mode-S-Parametern, die von den gemessenen S-Parametern des unkorrigierten DUT berechnet werden;

4 eine Darstellung des symmetrischen 2-Tor-DUT in Kombination mit einer verlustlosen Verzögerungsleitung an einem der unsymmetrischen Tore mit Einheitsmatrizen an den verbleibenden drei unsymmetrischen Toren;

5 ein Graph von Mixed-Mode-S-Parametern, die von den gemessenen S-Parametern des DUT in Kombination mit der Verzögerungsleitung und den Einheitsmatrizen berechnet werden, die in 2 dargestellt sind;

6 ein Graph von Zeitbereichsimpulsantworttransformationen der Mixed-Mode-S-Parameter, die in 3 für das unkorrigierte DUT gezeigt sind;

7 ein Graph von Zeitbereichsimpulsantworttransformationen der Mixed-Mode-S-Parameter, die in 5 für das korrigierte DUT gezeigt sind;

8 ein Graph der Faltung der Zeitbereichsimpulsantworttransformationen des reinen Differenzübertragungsparameters von 7 mit einer digitalen Bitstruktur, die mit der Faltung der Zeitbereichsimpulsantworttransformationen des Differenz-zu-Gleichtaktumwandlungsübertragungsparameters von 6 in der gleichen digitalen Bitstruktur überlagert ist;

9 bis 11 simulierte graphische Zeitbereichsdarstellungen der reinen Differenzausgangsantwort zu der digitalen Bitstruktur und graphische Zeitbereichsdarstellungen der reinen Differenzausgangsantwort summiert mit dem Differenz-zu-Gleichtaktausgangsantwortfehler zu der digitalen Biteingangsstruktur bei einer 2,5, 5,0 bzw. 10 Gigabit/sek Datenübertragungsrate;

12 eine graphische Zeitbereichsdarstellung der reinen Differenzübertragungsparameter von 7 gefaltet mit der digitalen Bitstruktur zum Simu lieren der Differenzausgangsantwort auf die digitale Bitstruktur und eine graphische Zeitbereichsdarstellung der Differenz-zu-Gleichtaktumwandlungsübertragungsparameter von 7 gefaltet mit der digitalen Bitstruktur zum Simulieren des Differenz-zu-Gleichtaktausgangsantwortfehlers bei 10 Gigabit/sek Datenübertragungsrate;

13 eine graphische Zeitbereichsdarstellung der reinen Differenzausgangsantwort auf die digitale Bitstruktur und eine graphische Zeitbereichsdarstellung der reinen Differenzausgangsantwort in Kombination mit der Differenz-zu-Gleichtaktausgangsantwort auf die 10 Gigabit/sek Datenübertragungsrate; und

14 ein graphisches Flussdiagramm, das ein Ausführungsbeispiel eines Verfahrens gemäß den vorliegenden Lehren darstellt.

Mit besonderer Bezugnahme auf 1 der Zeichnungen ist eine darstellende symmetrische Zwei-Tor-Vorrichtung 100 (hierin „das DUT") mit einem symmetrischen Eingangstor 102 und einem symmetrischen Ausgangstor 104 gezeigt. Das Eingangstor 102 umfasst einen ersten und einen zweiten unsymmetrischen Eingangsanschluss 106, 108. Das Ausgangstor 104 umfasst einen ersten und einen zweiten unsymmetrischen Ausgangsanschluss 110, 112. Es wird beschrieben, dass systematischer Jitter teilweise aufgrund eines Ungleichgewichts, das auch als „Versatz" bezeichnet wird, bei der elektrischen Länge zwischen den unsymmetrischen Anschlusswegen, die die Differenztore bilden, relativ zueinander auftritt. Es wird ferner beschrieben, dass das Hinzufügen einer elektrischen Verzögerung zu einem der unsymmetrischen Anschlüsse zum Neuabgleichen oder Neusymmetrieren der versetzten Leitungen die Menge an systematischem Jitter in einer symmetrischen Schaltung reduzieren kann, wodurch die Signalintegrität über einen hohen Frequenzbereich verbessert wird. Es ist auch möglich, eine Verzögerung an einem der unsymmetrischen Anschlüsse zu entfernen, um die gleiche Art von Neuabgleich durchzuführen. Die vorliegenden Lehren liefern ein Verfahren, eine Vorrichtung und einen Herstellungsartikel zum Identifizieren und Bewerten der Unsymmetrie und zum Quantifizieren des Betrags und der Position der Verzögerung, die die Gesamtjitterleistungsfähigkeit des DUT 100 verbessern wird.

Mit besonderer Bezugnahme auf 2 der Zeichnungen ist ein herkömmlichen Vektornetzwerkanalysator (hierin „VNA"; VNA = Vector Network Analyzer) 200 gezeigt und ein Mehrtortestsatz 202, der mit den symmetrischen Eingangs- und Ausgangstoren 102, 104 des DUT 100 verbunden ist. Bei einem in 2 dargestellten Ausführungsbeispiel ist der VNA 200 durch Koaxialverbinder und Kabel mit dem DUT 100 verbunden. Bei einem weiteren Ausführungsbeispiel, das hierin nicht dargestellt ist, aber für einen Fachmann auf diesem Gebiet vertraut ist, ist das DUT 100 auf einem Wafer angeordnet und der VNA 200 ist durch ein Wafertestsystem mit dem DUT 100 verbunden. Die vorliegenden Lehren können auf beide Arten von Messsystemen angewendet werden und können unter Verwendung jedes Messsystems, das mit einer VNA-Messung übereinstimmt, angepasst werden. Der VNA 200 und der Mehrtortestsatz 202 werden gemäß herkömmlichen Mitteln kalibriert, entweder unter Verwendung von koaxialen oder On-Wafer-Kalibrierungsstandards, vor der Messung des DUT 100, so dass eine Messebene an einem Ende der symmetrischen Eingangs- und Ausgangstore 102, 104 oder an den Spitzen eines Testsystems ist. Nach der Kalibrierung erhält der VNA 200 Standard-S-Parametermessungen des symmetrischen 2-Tor-DUT 100. Herkömmlicherweise werden VNA-Messtore 1/3 und 2/4 für Differenztormessungen verwendet, wie es in 2 der Zeichnungen gezeigt ist.

Die S-Parameter (dargestellt als „S"), die für das DUT 100 durch Messung mit dem VNA 200 erhalten werden, werden zu den Mixed-Mode-Äquivalenz-S-Parametern (dargestellt als „S_mm") umgewandelt, gemäß den Lehren des U.S.-Patents mit der Veröffentlichungsnummer US 2002/0053899 A1 an Adamian u. a., das am 9. Mai 2002 veröffentlicht wurde und dessen Lehren hierin durch Bezugnahme aufgenommen sind, wobei M eine skalare orthogonale Matrix ist, die verwendet wird, um die gemessenen S-Parameter in Mixed-Mode-S-Parameter umzuwandeln, unter Verwendung der Beziehung: Smm = MSM–1 (1)

Mit besonderer Bezugnahme auf 3 der Zeichnungen ist Größe als eine Funktion der Frequenz für die Mixed-Mode-S-Parameter eines DUT 100 gezeigt. Ein S_dd-Quadrant der Mixed-Mode-S-Parameter stellt das reine Differenz- und das beabsichtigte Signal des DUT 100 dar. Der S_dd21-300-Mixed-Mode-S-Parameter stellt den reinen Differenzübertragungsparameter dar, um eine gewünschte Geräteausgangsantwort für das symmetrische DUT 100 zu bestimmen. Die S_dc- und S_cd-Quadranten der Mixed-Mode-S-Parameter stellen die Umwandlungsmoden des DUT 100 dar, die Strahlungs- bzw. Anfälligkeitskeitspegel anzeigen. Der S_cd21-302-Mixed-Mode-S-Parameter stellt die Differenz-zu-Gleichtaktumwandlungsübertragungsparameter dar, um ein unerwünschtes oder ausgegebenes Antwortfehlersignal in der DUT-Differenzausgangsantwort für das symmetrische DUT 100 zu bestimmen. Der S_cc-Quadrant des Mixed-Mode-S-Parameters stellt die reine Gleichtaktantwort des DUT 100 dar und wird nicht für die Zwecke der vorliegenden Erörterung verwendet. Die Mixed-Mode-S-Parameter von 3 sind für ein gemessenes und unkorrigiertes DUT 100 gezeigt. Wie es ein Durchschnittsfachmann auf diesem Gebiet nach der Durchsicht von 3 erkennt, zeigt die Frequenzantwort des reinen Differenzübertragungsparameters, S_dd21, eine wesentliche frequenzabhängige Signalverschlechterung bei etwa 12 GHz. Wie 3 auch zeigt, zeigt die Frequenzantwort des Differenzzu-Gleichtaktumwandlungsübertragungsparameters, S_cd21, des DUT 100 wesentliche Modenumwandlungseigenschaften über einen großen Teil des Frequenzbereichs. Modenumwandlung von Differenz zu Gleichtakt leitet Signalenergie, die für den Differenzausgang beabsichtigt ist, zu dem Gleichtakt um. Diese Umleitung von Energie zu dem Gleichtakt bewirkt Signaljitter und Signalamplitudenverschlechterung der Differenzausgangsantwort. Es ist wünschenswert, die Differenzausgangsantwort des DUT 100 durch Minimieren der Umwandlung des Differenzsignals zu dem Gleichtakt zu verbessern. Aus einer analytischen Perspektive kann dieses Ziel erreicht werden durch Maximieren der Größe der Frequenzantwort des reinen Differenzübertragungsparameters S_dd21 und Minimieren der Größe der Frequenzantwort des Differenz-zu-Gleichtaktübertragungsparameters S_cd21.

Wenn das DUT 100 unannehmbare Modenumwandlungseigenschaften zeigt, wie es in 3 gezeigt ist, kann eine verbesserte Hochfrequenzleistungsfähigkeit des DUT 100 erreicht werden durch Einbetten einer Verzögerung an einem der unsymmetrischen Anschlüsse. Mit besonderer Bezugnahme auf 4 der Zeichnungen ist eine konzeptionelle Darstellung einer verlustlosen Verzögerungsleitung 400 an einem ersten unsymmetrischen Ausgangsanschluss 110 des DUT 100 gezeigt. Identitätsmatrizen sind an den verbleibenden unsymmetrischen Anschlüssen 106, 108 und 112 präsentiert, zum Zweck einer ordnungsgemäßen Implementierung der mathematischen Simulation. Die S-Parameter werden dann für die zusammengesetzte Schaltung des DUT 100 in Kombination mit der verlustlosen Verzögerungsleitung 400 und Identitätsmatrizen 401 berechnet. Das DUT 100 in Kombination mit der Verzögerungsleitung 400 wird hierin als das korrigierte DUT bezeichnet. Die Berechnung kann für das korrigierte DUT gemäß den Lehren der U.S.-Patentveröffentlichung US 2003/0173975 A1 an Adamian gemacht werden, veröffentlicht am 18. September 2003, deren Lehren hierin durch Bezugnahme aufgenommen sind. Bei dem vorliegenden Beispiel ist eine 40-psek-verlustlose Verzögerungsleitung eingebettet und S-Parameter für das korrigierte DUT werden berechnet.

Mit besonderer Bezugnahme auf 5 der Zeichnungen sind Graphen der Mixed-Mode-S-Parameter als eine Funktion der Frequenz für das korrigierte DUT gezeigt. Von einem Vergleich von 5 der Zeichnungen, die die Mixed-Mode-S-Parameter für das korrigierte DUT 100 von 4 zeigt, und 3, die die Mixed-Mode-S-Parameter für das unkorrigierte DUT 100 zeigt, ist ersichtlich, dass der reine Differenzübertragungsparameter für das korrigierte DUT, das als Bezugszeichen 500 gezeigt ist, über den Frequenzbereich einheitlicher ist als der reine Differenzübertragungsparameter für das unkorrigierte DUT, das als 300 in 3 gezeigt ist. Genauer gesagt, eine dramatische Signalverschlechterung bei etwa 12 GHz, die in der reinen Differenzübertragungsantwort für das unkorrigierte DUT vorliegt, gezeigt bei 300, liegt in der reinen Differenzübertragungsantwort für das korrigierte DUT, das bei 500 in 5 gezeigt ist, nicht vor. Außerdem ist der Differenz-zu-Gleichtaktübertragungsparameter für das unkorrigierte DUT, bei 302 in 3 gezeigt, mit einer Spitzenantwort von etwa –9 dB wesentlich höher als der Differenz-zu-Gleichtaktübertragungsparameter für das korrigierte DUT, gezeigt bei 502 in 5, mit einer Spitzenantwort von etwa –35 dB.

Eine Optimierungsroutine wird verwendet, um die geeignete Platzierung und den Wert für die eingebettete Verzögerungsleitung 400 zu identifizieren und zu bewerten. Bei einem spezifischen Ausführungsbeispiel umfassen unsymmetrische Anschlüsse 1 und 3 das Differenzeingangstor 102 des DUT 100 und die unsymmetrischen Anschlüsse 2 und 4 umfassen das Differenzausgangstor 104 des DUT 100. Von den Messungen, die von den unsymmetrischen S-Parametern durchgeführt werden, wird eine Impulstransformation durchgeführt, um die unsymmetrischen S-Parameter zu dem Zeitbereich äquivalent umwandeln. Unter Verwendung der Zeitbereichimpulstransformation von S₂₁ und S₄₃ bestimmt die Routine eine elektrische Länge für jeden unsymmetrischen-Eingang-zu-unsymmetrischen- Ausgangsweg durch Bestimmen einer zeitlichen Position der Spitzenamplitude für jede Transformation. Bei einer idealen symmetrischen Schaltung sollten die elektrische Länge des Wegs von dem unsymmetrischen Anschluss 1 zu dem unsymmetrischen Anschluss 2 und die elektrische Länge des Wegs von dem unsymmetrischen Anschluss 3 zu dem unsymmetrischen Anschluss 4 gleich sein. Die Differenz beider elektrischer Längen stellt daher einen Anfangswert der Verzögerung dar, die zu einem der Tore hinzugefügt werden soll. Falls die elektrische Länge zwischen den unsymmetrischen Anschlüssen 1 und 2 kleiner ist als die elektrische Länge zwischen den unsymmetrischen Anschlüssen 3 und 4 wird der anfängliche Verzögerungswert zu dem Tor 2 hinzugefügt. Gleichartig dazu, falls die elektrische Länge zwischen den unsymmetrischen Anschlüssen 3 und 4 kleiner ist als die elektrische Länge zwischen den unsymmetrischen Anschlüssen 1 und 2, wird der anfängliche Verzögerungswert zu dem Tor 4 hinzugefügt. Wie es ein Durchschnittsfachmann auf diesem Gebiet ebenfalls erkennt, kann der gleiche Anfangsverzögerungswert von dem Weg subtrahiert werden, der die größte elektrische Länge aufweist. Die Optimierungsroutine versucht dann, zu einem optimalen Verzögerungswert zu konvergieren, durch Durchführen kleiner Einstellungen in dem Verzögerungswert, um eine maximale reine Differenzübertragungsantwort über den Frequenzbereich und eine minimale Differenz-zu-Gleichtaktübertragungsantwort über den gleichen Frequenzbereich zu finden.

Die Verbesserung auf der Basis der hinzugefügten Verzögerung kann auch mit Hinsicht auf die Zeitbereichsantworten erkannt werden. Mit besonderer Bezugnahme auf 6 und 7 der Zeichnungen ist eine Impulsantworttransformation der Mixed-Mode-S-Parameter von dem Frequenzbereich zu dem entsprechenden Zeitbereich für das unkorrigierte bzw. korrigierte DUT gezeigt. Die Impulsantwort für den reinen Differenzübertragungsparameter S_dd21 600 oder 700 kann mit einer digitalen Bitstruktur gefaltet werden, um eine reine Differenzausgangsantwort für das unkorrigierte und das korrigierte DUT zu dem digitalen Bitstruktureingang zu simulieren. Mit besonderer Bezugnahme auf 8 der Zeichnungen ist beim Bezugszeichen 800 ein Ergebnis der Faltung der digitalen Bitstruktur gezeigt, „1100000101" mit der Impulsantwort der reinen Differenzzeitbereichsübertragungsantwort S_dd21 700 für das korrigierte DUT. Die spezifische digitale Bitstruktur, die hierin zu Darstellungszwecken verwendet wird, ist beliebig. Jede andere digitale Bitstruktur mit jeder anderen Länge oder Sequenz mit einer Mehrzahl von Übergängen kann verwendet werden. Das Ergebnis der Faltung der digitalen Bitstruktur mit der Impulsantworttransformation der reinen Differenzübertragungsfrequenzantwort ist eine simulierte Zeitbereichsdarstellung der reinen Differenzausgangsantwort 700 auf die digitale Eingangsbitstruktur für das korrigierte DUT 100. Weil der Differenz-zu-Gleichtaktübertragungs-Mixed-Mode-S-Parameter für das korrigierte DUT so klein ist, verändert derselbe die Ausgangsantwort nicht wesentlich und ist nicht als Teil der Daten enthalten. Die simulierten digitalen Eingangsstrukturen von 8 stellen eine Bitbreite von 400 psek oder 2,5 Gigabit pro Sekunde (hierin „Gb/sek") Datenübertragungsrate dar. Außerdem kann in 4 die gleiche digitale Bitstruktur mit der Impulsantworttransformation des Differenz-zu-Gleichtaktumwandlungsparameters, S_cd21 602, für das unkorrigierte DUT gefaltet werden. Das Zeitbereichsergebnis dieser Faltung, das bei dem Bezugszeichen 802 gezeigt ist, liefert eine Einsicht in die Zeitgebung und Größe der Differenz-zu-Gleichtaktumwandlung, die als Folge der Unsymmetrie auftritt, die in dem unkorrigierten DUT 100 vorliegt. Das Überlagern der beiden Ergebnisse stellt dar, dass an den Bitübergängen der Differenzausgangsantwort ein maximaler Betrag von Modenumwandlung auftritt. Diese Modenumwandlung führt zu Signaljitter und Amplitudendämpfung der Differenzausgangsantwort.

Mit besonderer Bezugnahme auf 9 der Zeichnungen ist die reine Differenzausgangsantwort für das korrigierte DUT 800 gezeigt, überlagert mit einer Differenzausgangsantwort für das unkorrigierte DUT 900. Die Ausgangsantwort für das unkorrigierte DUT 900 ist die reine Differenzzeitbereichsausgangsantwort für das unkorrigierte DUT überlagert mit dem Differenz-zu-Gleichtaktausgangsantwortfehler für das unkorrigierte DUT. Weil der Differenz-zu-Gleichtaktausgangsantwortfehler für das unkorrigierte DUT nicht unwesentlich ist, liefert die Summe der reinen Differenz- und Differenz-zu-Gleichtaktzeitbereichsausgangsantworten eine genauere Simulation der tatsächlichen Differenzausgangsantwort für das unkorrigierte DUT 100. Wie es ein Durchschnittsfachmann auf diesem Gebiet von der Durchsicht von 9 erkennen kann, zeigt die Differenzausgangsantwort für das unkorrigierte DUT Jitter als ein Ergebnis der Unsymmetrie im Vergleich zu der Differenzausgangsantwort 800 für das korrigierte DUT. Der in 9 gezeigte relative Vergleich stellt die qualitative und quantitative Signalverschlechterung und Jitter aufgrund der Auswirkungen eines Eingangssignals mit einer 2,5-Gb/sek-Datenübertragungsrate dar. Mit besonderer Bezugnahme auf 10 und 11 ist der gleiche relative Vergleich zwischen der Differenzausgangsantwort für das korrigierte bzw. unkorrigierte DUT bei 5-Gb/sek- und 10-Gb/sek-Datenübertragungsraten gezeigt. Zu Klarheitszwecken bezieht sich das Bezugszeichen 800 auf die Differenzausgangsantwort des korrigierten DUT und das Bezugszeichen 900 bezieht sich auf die Differenzausgangsantwort des unkorrigierten DUT. Wie es von 10 – 11 offensichtlich ist, erhöhen sich Jitter und Signalamplitudenverschlechterung mit der Bitrate, bis die Ausgangsantwort 900 für das unkorrigierte DUT unannehmbar ist.

Mit besonderer Bezugnahme auf 12 der Zeichnungen ist die reine Differenzausgangsantwort 1200 gezeigt, und der Differenz-zu-Gleichtaktumwandlungsausgangsantwortfehler 1202 für das korrigierte DUT. Wie es ein Durchschnittsfachmann auf diesem Gebiet von der Durchsicht von 12 erkennen kann, gibt es eine minimale Differenz-zu-Gleichtaktumwandlung. Die reine Differenzsausgangsantwort und die Differenzausgangsantwort, die mit der Differenz-zu-Gleichtaktumwandlungsausgangsantwort überlagert ist, sind in 13 der Zeichnungen in dem gleichen Graph präsentiert, um darzustellen, dass eine minimale Differenz-zu-Gleichtaktmodusumwandlung keinen wahrnehmbaren Jitter der Signalamplitudenverschlechterung zeigt. Weil die beiden Ausgangsantworten so nahe sind, ist es nicht möglich, bei der Überlagerung getrennte Bezugszeichen zuzuweisen.

Mit besonderer Bezugnahme auf 14 der Zeichnungen ist ein Flussdiagramm eines Ausführungsbeispiels eines Verfahrens gemäß den vorliegenden Lehren zum Herstellen einer verbesserten symmetrischen Schaltung gezeigt, durch Korrektur einer Unsymmetrie, die in einem oder mehreren Differenztoren vorliegt. In einem ersten Schritt werden S-Parameter einer symmetrischen Vorrichtung erhalten 1500, wie z. B. einer Differenzdigitalschaltung. Die S-Parameter können erhalten werden durch Messung unter Verwendung eines herkömmlichen VNA nach der Kalibrierung und Korrektur aller systematischen Fehlerterme. S-Parameter können auch erhalten werden durch die Simulation einer entworfenen, aber noch nicht hergestellten Schaltung, bei der S-Parameter für die entworfene Schaltung auf einem lesbaren Medium gespeichert wurden. In diesem Fall kann das vorliegende Verfahren vorteilhafterweise verwendet werden, um Hochfrequenzleistungsfähigkeit der Schaltung vorherzusagen und eine Korrektur an dem Entwurf zu erlauben, bevor Zeit und Geld ausgegeben wird, um die Schaltung als Prototyp herzustellen. Ein geeigneter Anfangsverzögerungswert wird bestimmt durch Transformieren der unsymmetrischen S-Parameter für einen ersten und einen zweiten unsymmetrischen Eingangs-/Ausgangs-Anschlussweg zu einem Zeitbereichsäquivalent unter Verwendung einer Impulsantworttransformation. Eine Differenz der elektrischen Länge der beiden Signalwege wird als der Anfangsverzögerungswert festgelegt 1501. Eine verlustlose Verzögerungsleitung mit einem Wert gleich dem Verzögerungswert ist an einem der unsymmetrischen Anschlüsse, die die Differenztore des DUT 100 bilden, mathematisch eingebettet 1502. Alle verbleibenden unsymmetrischen Anschlüsse sind mit einer Identitätsmatrix eingebettet. Die S-Parameter der unsymmetrischen Schaltung in Kombination mit der Verzögerungsleitung 400 werden berechnet 1504. Von den berechneten S-Parametern werden die Mixed-Mode-S-Parameter des DUT 100 in Kombination mit der Verzögerungsleitung mit dem Verzögerungswert bestimmt 1506. Auf der Basis von Simulationen, die durch Falten der reinen Differenzimpulsantworttransformation und der Differenz-zu-Gleichtaktübertragungsimpulsantworttransformation der Mixed-Mode-S-Parameter mit einer digitalen Bitstruktur durchgeführt werden, ist es möglich, zu bewerten, ob sich die Differenzausgangsantwort der zusammengesetzten Schaltung verbessert hat. Falls dies der Fall ist 1508, kann ein Schaltungsentwickler eine geeignete Verzögerungsleitung hinzufügen, auf der Basis der vorhergesagten Verbesserung und Herstellung 1510 der verbesserten Schaltung. Falls eine nicht ausreichende Verbesserung ersichtlich ist 1512, können die Simulationen mit unterschiedlichen Mengen und Positionen für die eingebettete Verzögerung wiederholt werden, bis die Simulation bei einem optimalen Verzögerungswert konvergiert.

Claims

Verfahren zum Herstellen einer symmetrischen Schaltung (100), das folgende Schritte umfasst: Erhalten (1500) von S-Parametern für die symmetrische Schaltung (100), wobei die symmetrische Schaltung zumindest vier unsymmetrische Anschlüsse (106, 108, 110, 112) umfasst; Bestimmen (1501 – 1508) eines Verzögerungswerts (400), der an einem der unsymmetrischen Anschlüsse (110) der symmetrischen Schaltung (100) eingebettet ist, der eine Größe eines Differenz-zu-Gleichtaktumwandlungs-Mixed-Mode-Übertragungs-S-Parameters (502) für die symmetrische Schaltung (100) in Kombination mit einer Verzögerungsleitung, die den Verzögerungswert aufweist, reduziert; und Herstellen (1510) der symmetrischen Schaltung in Kombination mit einer Verzögerungsleitung, die den Verzögerungswert im Wesentlichen aufweist.
Verfahren zum Herstellen gemäß Anspruch 1, bei dem der Schritt des Bestimmens eines Verzögerungswerts ferner das Erhalten von S-Parametern für die unsymmetrischen Anschlüsse (106 – 112) und das Erhalten einer Impulsantwortzeitbereichstransformation für einen Übertragungsparameter zwischen den ersten unsymmetrischen Eingangs- und Ausgangsanschlüssen (106, 110) und den zweiten unsymmetrischen Eingangs- und Ausgangsanschlüssen (108, 112) und das Bestimmen einer Differenz der elektrischen Länge zwischen den unsymmetrischen ersten Eingangs- und Ausgangsanschlüssen und den unsymmetrischen zweiten Eingangs- und Ausgangsanschlüssen umfasst, um den Verzögerungswert (400) darzustellen.
Verfahren zum Herstellen gemäß Anspruch 2, das ferner den Schritt des Bestimmens eines optimalen Verzögerungswerts durch mathematisches Einbetten (1502) des Verzögerungswerts (400) mit der symmetrischen Schaltung (100), des Bestimmens der Mixed-Mode-S-Parameter (1506) der symmetrischen Schaltung (100) in Kombination mit dem Verzögerungswert (400) und des Einstellens des Verzögerungswerts (400) umfasst, um den Differenzzu-Gleichtaktumwandlungs-Mixed-Mode-Übertragungsparameter (502) für die symmetrische Schaltung (100) in Kombination mit dem Verzögerungswert (400) zu minimieren.
Verfahren zum Herstellen gemäß Anspruch 3, bei dem der Schritt des Bestimmens eines optimalen Verzögerungswerts ferner den Schritt des Umwandelns des Differenzzu-Gleichtaktumwandlungs-Mixed-Mode-Übertragungsparameters zu einem Impulsfunktionszeitbereichsäquivalent, des Faltens des transformierten Differenz-zu-Gleichtaktumwandlungs-Mixed-Mode-Übertragungsparameters mit einer digitalen Bitsequenz zum Erzeugen eines simulierten Differenz-zu-Gleichtaktausgangsantwortfehlers (802), und des Einstellens des Verzögerungswerts umfasst, um eine Amplitude des simulierten Differenz-zu-Gleichtaktausgangsantwortfehlers zu minimieren.
Verfahren zum Herstellen gemäß einem der Ansprüche 1 bis 4, das ferner die Schritte des Transformierens einer reinen Differenzübertragungsantwort der Mixed-Mode-S-Parameter zu einer Impulsantwortzeitbereichsdarstellung, und des Faltens der Zeitbereichsdarstellung mit einer digitalen Bitstruktur umfasst, um eine Ausgangsantwort (900) der symmetrischen Schaltung in Kombination mit der Verzögerungsleitung zu der digitalen Bitstruktur zu simulieren.
Verfahren zum Herstellen gemäß einem der Ansprüche 1 bis 5, das ferner die Schritte des Transformierens eines Differenz-zu-Gleichtaktübertragungs-Mixed-Mode-S-Parameters zu einer Impulsantwortzeitbereichsdarstellung, und des Faltens der Impulsantwortzeitbereichsdarstellung mit einer digitalen Bitstruktur umfasst, um einen Differenz-zu-Gleichtaktumwandlungsausgangsantwortfehler (802) der symmetrischen Schaltung in Kombination mit der Verzögerungsleitung zu der digitalen Bitstruktur zu erzeugen.
Verfahren zum Herstellen gemäß Anspruch 6, bei dem der Schritt des Bestimmens des Verzögerungswerts ferner das Auswählen des Verzögerungswerts umfasst, um eine Amplitude des Differenz-zu-Gleichtaktumwandlungsausgangsantwortfehlers (802) der symmetrischen Schaltung in Kombination mit der Verzögerungsleitung zu der digitalen Bitstruktur zu minimieren.
System zum Erzeugen einer symmetrischen Schaltung (100), das folgende Merkmale umfasst: eine Einrichtung zum Erhalten (1500) von S-Parametern für die symmetrische Schaltung (100), wobei die symmetrische Schaltung zumindest vier unsymmetrische Anschlüsse (106, 108, 110, 112) umfasst; einen Prozessor, der einen Verzögerungswert bestimmt (1501 – 1508), so dass eine Verzögerungsleitung, die im Wesentlichen den Verzögerungswert aufweist, der an einem der unsymmetrischen Anschlüsse (110) eingebettet ist, einen Differenz-zu-Gleichtaktumwandlungs-Mixed-Mode-Übertragungs-S-Parameter für die symmetrische Schaltung in Kombination mit der Verzögerungsleitung minimiert, die im Wesentlichen den Verzögerungswert aufweist; und eine Einrichtung zum Erzeugen der symmetrischen Schaltung (100) in Kombination mit der Verzögerungsleitung, die im Wesentlichen den Verzögerungswert aufweist.
System gemäß Anspruch 8, bei dem der Prozessor einen Verzögerungswert bestimmt durch Erhalten von S-Parametern für die unsymmetrischen Anschlüsse (106, 108, 110, 112) und durch Durchführen einer Impulsantwortzeitbereichstransformation für einen Übertragungsparameter zwischen ersten unsymmetrischen Eingangs- und Ausgangsanschlüssen (106, 110) und zweiten unsymmetrischen Eingangs- und Ausgangsanschlüssen (108, 112), und durch Bestimmen einer Differenz der elektrischen Länge zwischen den ersten unsymmetrischen Eingangs- und Ausgangsanschlüssen und den zweiten unsymmetrischen Eingangs- und Ausgangsanschlüssen, um den Verzögerungswert darzustellen.
System gemäß Anspruch 9, bei dem der Prozessor einen optimalen Verzögerungswert bestimmt durch mathematisches Einbetten einer Verzögerungsleitung mit dem Verzögerungswert in Kombination mit der symmetrischen Schaltung (100), Bestimmen der Mixed-Mode-S-Parameter der symmetrischen Schaltung in Kombination mit der Verzögerungsleitung, und Einstellen des Verzögerungswerts, um den Differenz-zu-Gleichtaktumwandlungs-Mixed-Mode-Übertragungsparameter zu minimieren.
System gemäß Anspruch 10, bei dem der Prozessor einen optimalen Verzögerungswert bestimmt durch Transformieren des Differenz-zu-Gleichtaktumwandlungs-Mixed-Mode-Übertragungsparameters zu einem Zeitbereichsäquivalent, durch Falten des transformierten Differenz-zu-Gleichtaktumwandlungs-Mixed-Mode-Übertragungsparameters mit einer digitalen Bitsequenz zum Erzeugen eines simulierten Differenz-zu-Gleichtaktausgangsantwortfehlers, und durch Einstellen des Verzögerungs werts, um eine Amplitude des simulierten Differenz-zu-Gleichtaktausgangsantwortfehlers zu minimieren.
System gemäß einem der Ansprüche 8 bis 11, bei dem der Prozessor eine reine Differenzübertragungsantwort der Mixed-Mode-S-Parameter zu einer Impulsantwortzeitbereichsdarstellung transformiert und die Zeitbereichsdarstellung mit einer digitalen Bitstruktur faltet, um eine reine Differenzausgangsantwort der zusammengesetzten Schaltung zu der digitalen Bitstruktur zu simulieren.
System gemäß einem der Ansprüche 8 bis 12, bei dem der Prozessor einen Differenz-zu-Gleichtaktübertragungs-Mixed-Mode-S-Parameter zu einer Impulsantwortzeitbereichsdarstellung transformiert und die Impulsantwortzeitbereichsdarstellung mit einer digitalen Bitstruktur faltet, um einen Differenz-zu-Gleichtaktumwandlungsausgangsantwortfehler der symmetrischen Schaltung in Kombination mit der Verzögerungsleitung zu der digitalen Bitstruktur zu erzeugen.
System gemäß Anspruch 13, bei dem der Schritt des Bestimmens des Verzögerungswerts ferner das Auswählen des Verzögerungswerts umfasst, um eine Amplitude der Differenz-zu-Gleichtaktumwandlungsausgangsantwort der zusammengesetzten Schaltung zu der digitalen Bitstruktur zu minimieren.
Herstellungsartikel, der ein computerlesbares Speichermedium umfasst, das Computersoftware enthält, die darin eingebettet ist, die bewirkt, dass eine Verarbeitungseinheit das Verfahren durchführt, das folgende Schritte umfasst: Erhalten (1500) von S-Parametern für eine symmetrische Schaltung (100), wobei die symmetrische Schaltung zu mindest vier unsymmetrische Anschlüsse (106, 108, 110, 112) umfasst; Bestimmen (1501 – 1508) eines Verzögerungswerts, der an einem der unsymmetrischen Anschlüsse der symmetrischen Schaltung (100) eingebettet ist, der eine Größe eines Differenz-zu-Gleichtaktumwandlungs-Mixed-Mode-Übertragungs-S-Parameters für die symmetrische Schaltung (100) in Kombination mit einer verlustlosen Verzögerungsleitung, die den Verzögerungswert aufweist, reduziert; und Herstellen (1510) der symmetrischen Schaltung in Kombination mit der Verzögerungsleitung, die im Wesentlichen den Verzögerungswert aufweist.
Herstellungsartikel gemäß Anspruch 15, bei dem der Schritt des Bestimmens eines Verzögerungswerts ferner das Erhalten von S-Parametern für die unsymmetrischen Anschlüsse (106 – 112), und das Erhalten einer Impulsantwortzeitbereichstransformation für einen Übertragungsparameter zwischen ersten unsymmetrischen Eingangs- und Ausgangsanschlüssen (106, 110) und den zweiten unsymmetrischen Eingangs- und Ausgangsanschlüssen (108, 112), und das Bestimmen einer Differenz der elektrischen Länge zwischen den unsymmetrischen ersten Eingangs- und Ausgangsanschlüssen und den unsymmetrischen zweiten Eingangs- und Ausgangsanschlüssen umfasst, um den Verzögerungswert (400) darzustellen.
Herstellungsartikel gemäß Anspruch 16, der ferner den Schritt des Bestimmens eines optimalen Verzögerungswerts durch mathematisches Einbetten (1502) einer Verzögerungsleitung mit dem Verzögerungswert mit der symmetrischen Schaltung (100), des Bestimmens der Mixed-Mode-S-Parameter der symmetrischen Schaltung (100) in Kombination mit der Verzögerungsleitung, und des Ein stellens des Verzögerungswerts umfasst, um den Differenz-zu-Gleichtaktumwandlungs-Mixed-Mode-Übertragungsparameter zu minimieren.
Herstellungsartikel gemäß Anspruch 17, bei dem der Schritt des Bestimmens eines optimalen Verzögerungswerts ferner den Schritt des Transformierens des Differenz-zu-Gleichtaktumwandlungs-Mixed-Mode-Übertragungsparameters zu einem Zeitbereichsäquivalent, des Faltens des transformierten Differenz-zu-Gleichtaktumwandlungs-Mixed-Mode-Übertragungsparameters mit einer digitalen Bitsequenz zum Erzeugen einer simulierten Differenz-zu-Gleichtaktausgangsantwort, und des Einstellens des Verzögerungswerts umfasst, um eine Amplitude der simulierten Differenz-zu-Gleichtaktausgangsantwort zu minimieren.
Herstellungsartikel gemäß einem der Ansprüche 15 bis 18, der ferner die Schritte des Transformierens einer reinen Differenzübertragungsantwort der Mixed-Mode-S-Parameter zu einer Impulsantwortzeitbereichsdarstellung und des Faltens der Zeitbereichsdarstellung mit einer digitalen Bitstruktur umfasst, um eine Ausgangsantwort der symmetrischen Schaltung (100) in Kombination mit der Verzögerungsleitung zu der digitalen Bitstruktur zu simulieren.
Herstellungsartikel gemäß einem der Ansprüche 15 bis 19, der ferner die Schritte des Transformierens einer Differenz-zu-Gleichtaktübertragungsantwort der Mixed-Mode-S-Parameter zu einer Impulsantwortzeitbereichsdarstellung, und des Faltens der Impulsantwortzeitbereichsdarstellung mit einer digitalen Bitstruktur umfasst, um eine Differenz-zu-Gleichtaktumwandlungsausgangsantwort der symmetrischen Schaltung (100) in Kombination mit der Verzögerungsleitung zu der digitalen Bitstruktur zu erzeugen.
Herstellungsartikel gemäß Anspruch 20, bei dem der Schritt des Bestimmens des Verzögerungswerts ferner das Auswählen des Verzögerungswerts umfasst, um eine Amplitude der Differenz-zu-Gleichtaktumwandlungsausgangsantwort der symmetrischen Schaltung (100) in Kombination mit der Verzögerungsleitung zu der digitalen Bitstruktur zu minimieren.