DE112020006411T5

DE112020006411T5 - Digital-Analog-Wandler und Verfahren zur Digital-Analog-Wandlung

Info

Publication number: DE112020006411T5
Application number: DE112020006411.5T
Authority: DE
Inventors: Thomas Fröhlich
Original assignee: Ams International AG
Current assignee: Ams International AG
Priority date: 2019-12-30
Filing date: 2020-12-14
Publication date: 2022-10-20
Also published as: US11929759B2; US20230046938A1; WO2021136645A1; CN115176421A; EP3869694A1

Abstract

Ein DAC (4) zur Verwendung in einem iADC (1) ist für die Umwandlung eines Mehrbitwortes (x[n]) in ein analoges Rückkopplungssignal (y[n]) ausgebildet. Der DAC (4) umfasst einen MMS-Logikblock (8). Er umfasst ferner eine Vielzahl von Ausgangselementen (9), die so ausgebildet sind, dass sie entsprechende Analoganteile (y_i[n]) auf der Grundlage eines Auswahlvektors (s[n]) erzeugen, und einen Signalkombinierer (10) zum Kombinieren der Analoganteile (y_i[n]) zu dem analogen Rückkopplungssignal (y[n]). In dem MMS-Logikblock (8) sind Schaltblöcke (12) kaskadiert angeordnet. Jeder Schaltblock (12) empfängt zumindest einen Teil des Mehrbitwortes (x[n]), teilt den Teil in zwei Teilanteile auf und leitet sie an einen nachfolgenden Schaltblock (12) oder an ein Ausgangselement (9) weiter. Ein Gewichtungsfaktor (W[n]) wird durch Multiplikation mit der Differenz der beiden Teilanteile angepasst. Ein Gewichtsakkumulator (28) akkumuliert aufeinanderfolgende angepasste Gewichtungsfaktoren (W' [n]), wobei die Art der Aufteilung des Anteils eines weiteren Mehrbitwortes (x[n]) anhand des Vorzeichens des Gewichtsakkumulator (28) bestimmt wird.

Description

Die vorliegende Offenbarung betrifft einen Digital-Analog-Wandler zur Verwendung in einem inkrementellen Analog-Digital-Wandler, einen inkrementellen Analog-Digital-Wandler, eine elektronische Vorrichtung und ein Verfahren zur Digital-Analog-Wandlung.
Inkrementelle Analog-Digital-Wandler (iADCs) werden in vielen Anwendungen eingesetzt, bei denen analoge Signale mit großem Dynamikbereich in den digitalen Bereich umgewandelt werden müssen. iADCs sind überabgetastete Rauschformungswandler und umfassen einen Digital-Analog-Wandler (DAC) in ihrer Rückkopplungsschleife. iADCs können auch als inkrementelle Sigma-Delta-Analog-Digital-Wandler oder inkrementelle S/D-ADCs bezeichnet werden.
Eine grundlegende Eigenschaft von Rauschformungswandlern ist, dass die DAC-Auflösung kleiner sein kann als die Auflösung des Ausgangsdatenworts nach der Filterung. Die Linearität des DAC bestimmt jedoch die Linearität der Umwandlung, und daher wurden in der Vergangenheit häufig Ein-Bit-DACs für hochauflösende Wandler verwendet. Ein-Bit-DACs sind von Natur aus linear. Mit skalierten Technologien und den daraus resultierenden niedrigeren Versorgungsspannungen wird das Quantisierungsrauschen von Einzelbit-DACs jedoch zu einem begrenzenden Faktor für den Signalhub am Ausgang der Schleifenfilterintegratoren.
Multibit-DAC-Designs können das Problem entschärfen, da jede Erhöhung der Bitbreite des DAC den Signalhub um den Faktor 2 reduziert. Bei hochauflösenden Multibit-DAC-Designs mit einem Dynamikbereich von mehr als 72 dB reicht die inhärente Anpassung der DAC-Einheiten nicht aus, um die Linearität des DAC zu gewährleisten, und daher werden Eigenschaften des dynamischen Elementabgleichs genutzt, um den DAC linear zu machen, indem die Fehlanpassung außerhalb des Signalbandes geformt wird.
Für die Stabilität der Rauschformungsschleife des iADC ist es wichtig, dass die Verzögerung zwischen Quantisierungsentscheidung und DAC-Ausgang so gering wie möglich gehalten wird. Da die MMS-Schaltung (Mismatch Shaping) für den DAC Teil der Schleife ist, trägt sie zur Gesamtverzögerung bei. Außerdem trägt die MMS-Schaltung zur Gesamtkomplexität der Hardware des iADC bei. Es können komplizierte Dezimationsfilter und hohe Geschwindigkeitstaktanforderungen erforderlich sein.
Ziel ist es, einen Digital-Analog-Wandler mit einer schnellen und hardwareeffizienten Implementierung für MMS bereitzustellen. Ein weiteres Ziel ist die Bereitstellung eines Verfahrens zur Digital-Analog-Wandlung mit einer schnellen und hardwareeffizienten Implementierung für MMS.
Dieses Ziel wird mit den unabhängigen Ansprüchen erreicht. Weitere Ausführungsformen und Varianten ergeben sich aus den abhängigen Ansprüchen. Die oben beschriebenen Definitionen gelten auch für die folgende Beschreibung, sofern nicht anders angegeben.
In einer Ausführungsform eines Digital-Analog-Wandlers (DAC) wird der DAC in einem inkrementellen Analog-Digital-Wandler (iADC) verwendet. Der DAC ist in der Rückkopplungsschleife des iADC angeordnet und so ausgebildet, dass er ein Mehrbitwort in ein analoges Rückkopplungssignal umwandelt. In jeder Taktperiode innerhalb des Wandlungszyklus des iADC wird ein neues Mehrbitwort an den DAC weitergeleitet. Das Mehrbitwortstellt eine Ganzzahl innerhalb eines Bereichs von Ganzzahlen dar. Der Bereich der dargestellten Ganzzahlen hängt von der Anzahl der Bits des Mehrbitwortes ab. Der Bereich der Ganzzahlen kann 2^m +1 verschiedene Ganzzahlen umfassen, wobei m eine natürliche Zahl ist. Das Mehrbitwort hat also m+1 Bits. Beispielsweise kann das Mehrbitwort eine Ganzzahl im Bereich von -4 bis +4 darstellen und somit 9 verschiedene Ganzzahlenwerte abdecken. In diesem Fall besteht das Mehrbitwort aus 4 Bits.
Das analoge Rückkopplungssignal des DAC kann ein beliebiges analoges Signal sein. Bei dem analogen Rückkopplungssignal kann es sich beispielsweise um eine Spannung, einen Strom oder eine elektrische Ladung handeln. Das analoge Rückkopplungssignal hat diskrete Nennwerte, die von der durch das Mehrbitwortdargestellten Ganzzahl abhängen.
Der DAC umfasst einen Logikblock zur Fehlanpassungsformung. Der Logikblock zur Fehlanpassungsformung ist so ausgebildet, dass er einen Auswahlvektor mit einer vordefinierten Anzahl von Bits auf der Grundlage des Mehrbitworts erzeugt. Wenn das Mehrbitwort Ganzzahlen innerhalb eines Bereichs von Ganzzahlen darstellt, der 2^m +1 verschiedene Ganzzahlwerte umfasst, kann die vordefinierte Anzahl von Bits des Auswahlvektors 2^m sein. Wenn beispielsweise ein 4-Bit-Mehrbitwort Ganzzahlen im Bereich von -4 bis +4 repräsentiert, kann die vordefinierte Anzahl der Bits des Auswahlvektors 8 betragen.
Der DAC umfasst ferner eine Vielzahl von Ausgangselementen. Die Ausgangselemente sind so ausgebildet, dass sie auf der Grundlage des Auswahlvektors entsprechende Analoganteile erzeugen. Die Anzahl der Ausgangselemente ist gleich der Anzahl der Bits des Auswahlvektors. Wenn die vordefinierte Anzahl von Bits des Auswahlvektors beispielsweise 8 beträgt, gibt es 8 Ausgangselemente. Jedes Bit des Auswahlvektors ist mit einem entsprechenden Ausgangselement verknüpft. Jedes Ausgangselement erzeugt einen analogen Anteil, wenn das entsprechende Bit des Auswahlvektors aktiv ist. Wenn das entsprechende Bit des Auswahlvektors inaktiv ist, erzeugt das Ausgangselement keinen Analoganteil oder einen Analoganteil mit entgegengesetztem Vorzeichen. Außerdem haben die Analoganteile die gleiche physikalische Einheit wie das analoge Rückkopplungssignal. Das heißt, wenn das analoge Rückkopplungssignal eine Spannung ist, sind die Analoganteile z. B. auch Spannungen. Alle Ausgangselemente sind so ausgelegt, dass sie denselben nominalen Analoganteil erzeugen. Aufgrund des Herstellungsverfahrens erzeugen jedoch alle Ausgangselemente einen nominalen Analoganteil plus einen inhärenten Anpassungsfehler. Bei den Ausgangselementen kann es sich z. B. um 1-Bit-DACs handeln.
Der DAC umfasst außerdem einen Signalkombinierer. Der Signalkombinierer dient dazu, die von den Ausgangselementen erzeugten Analoganteile zu dem analogen Rückkopplungssignal zu kombinieren. Der Signalkombinierer summiert alle Analoganteile, die von den Ausgangselementen kommen. Handelt es sich bei den Analoganteilen beispielsweise um elektrische Ströme oder elektrische Ladungen, kann der Signalkombinierer ein Scheitelpunkt von Drähten sein, die von den Ausgangselementen kommen.
Der Logikblock zur Fehlanpassungsformung umfasst eine vorgegebene Anzahl von Schaltblöcken. Die Anzahl der Schaltblöcke richtet sich nach der Anzahl der Ausgangselemente und damit auch nach der Anzahl der Bits des Mehrbitwortes. Wenn die Anzahl der Ausgangselemente 2^m beträgt, ist die Anzahl der Schaltblöcke 2^m -1. Wenn die Anzahl der Ausgangselemente beispielsweise 8 beträgt, gibt es 7 Schaltblöcke.
Jeder Schaltblock verfügt über einen ersten Eingang zum Empfang eines Signals und einen ersten und zweiten Ausgang zur Weiterleitung von Signalen. Die Schaltblöcke sind kaskadiert angeordnet. Dies bedeutet, dass die Schaltblöcke in nummerierten Ebenen angeordnet werden können. Eine erste Ebene von Schaltblöcken umfasst einen Schaltblock, der das Mehrbitwort empfängt. Die beiden Ausgänge des Schaltblocks der ersten Ebene können mit den jeweiligen ersten Eingängen von Schaltblöcken einer zweiten Ebene verbunden werden. In ähnlicher Weise können die Ausgänge der Schaltblöcke der zweiten Ebene mit den ersten Eingängen von Schaltblöcken einer dritten Ebene verbunden werden und so weiter. Dies bedeutet, dass die Anzahl der Schaltblöcke von Ebene zu Ebene verdoppelt wird. Die Ausgänge der Schaltblöcke der letzten Ebene sind mit den Ausgangselementen verbunden. Die Anzahl der Ebenen von Schaltblöcken hängt von der Anzahl der Bits des Mehrbitworts ab. Ein Mehrbitwort mit m+1 Bits führt zu m Ebenen. Besteht das Mehrbitwort beispielsweise aus 2 Bits, gibt es nur 1 Ebene von Schaltblöcken, d. h. nur einen Schaltblock. Die Ausgänge des einen Schaltblocks sind dann direkt mit den Ausgangselementen verbunden, d. h. in diesem Fall mit 2 Ausgangselementen. Im Allgemeinen ist jeder Ausgang eines Schaltblocks in einer bestimmten Ebene mit einem entsprechenden Eingang eines Schaltblocks einer nachfolgenden Ebene oder mit einem Ausgangselement verbunden.
Jeder Schaltblock ist so ausgebildet, dass er zumindest einen Teil des Mehrbitworts empfängt, diesen Teil in zwei Teilanteile aufteilt und jeden Teilanteil an einen weiteren nachfolgenden Schaltblock bzw. an eines der Ausgangselemente weiterleitet. Jeder Schaltblock empfängt mindestens einen Teil des Mehrbitwortes über den ersten Eingang. Jeder Schaltblock leitet einen Teil des Mehrbitwortes über den jeweiligen Ausgang an einen nachfolgenden Schaltblock bzw. an eines der Ausgangselemente weiter. Der erste Schaltblock, d. h. der Schaltblock der ersten Ebene, empfängt das gesamte Mehrbitwort. Nachfolgende Schaltblöcke erhalten Teile bzw. Teilanteile des Mehrbitwortes. Die Aufteilung des Teils des Mehrbitwortes ist so gestaltet, dass die beiden Teilanteile zusammen den Teil des Mehrbitwortes ergeben. Die Aufteilung des Mehrbitwortanteils kann gleich oder ungleich sein. Das bedeutet, dass die beiden Teilanteile einen gleichen oder einen ungleichen Wert haben können. Insbesondere, wenn der Teil des Mehrbitwortes eine ungerade Ganzzahl darstellt, haben die beiden Teilanteile einen ungleichen Wert. Wenn der Teil des Mehrbitwortes beispielsweise der 4-Bit-Ausdruck „0111“ ist, der die Ganzzahl 7 darstellt, kann er in „011“ und „100“ aufgeteilt werden oder umgekehrt, was die Zahlen 3 bzw. 4 darstellt.
In jedem Schaltblock wird ein Gewichtungsfaktor angepasst, indem der Gewichtungsfaktor mit der Differenz der beiden Teilanteile multipliziert wird. Der Gewichtungsfaktor kann eine Zahl sein, die durch ein weiteres Mehrbitwort dargestellt wird. Der Gewichtungsfaktor kann an jeden Schaltblock weitergeleitet werden. Der Gewichtungsfaktor kann für jeden Schaltblock gleich sein. In jeder Taktperiode innerhalb des Wandlungszyklus des iADC wird ein neuer Gewichtungsfaktor bereitgestellt. Der Gewichtungsfaktor kann mit jeder Taktperiode innerhalb des Wandlungszyklus des iADC variieren. Ein angepasster Gewichtungsfaktor ist der ursprüngliche Gewichtungsfaktor, multipliziert mit der Differenz zwischen den beiden Teilanteilen, die aus dem Teil des Mehrbitwortes geteilt wurden.
Jeder Schaltblock umfasst einen Gewichtsakkumulator, der für die Akkumulation aufeinanderfolgender angepasster Gewichtungsfaktoren vorgesehen ist. Das bedeutet, dass aufeinanderfolgende angepasste Gewichtungsfaktoren durch den Gewichtsakkumulator aufsummiert werden. Die akkumulierten angepassten Gewichtungsfaktoren können in einem Register gespeichert werden. Die Summe der angepassten Gewichtungsfaktoren kann ein positives oder ein negatives Vorzeichen haben, abhängig von den vorangegangenen angepassten Gewichtungsfaktoren. Anhand des Vorzeichens des Akkumulators wird bestimmt, in welcher Weise der Teil eines weiteren Mehrbitwortes, der zu einer nachfolgenden Taktperiode innerhalb des Wandlungszyklus des iADC an den jeweiligen Schaltblock gelangt, aufgeteilt wird.
Das bedeutet, dass bei ungleicher Aufteilung des Mehrbitwortteils entweder der erste Teilanteil oder der zweite Teilanteil größer als der jeweils andere gewählt wird. Wenn beispielsweise der Teil des Mehrbitworts „0111“ in die Teilanteile „011“ und „100“ aufgeteilt wird, kann anhand des Vorzeichens des Gewichtsakkumulators bestimmt werden, welcher Teilanteil zu „011“ und welcher Teilanteil zu „100“ wird. Das Hinzufügen eines angepassten Gewichtungsfaktors zum Gewichtsakkumulator kann zu einem späteren Zeitpunkt erfolgen als die Bestimmung der Art und Weise der Aufteilung eines aktuellen Mehrbit-Wortteils. Bis zur letzten Taktperiode innerhalb des Wandlungszyklus des iADC kann der Gewichtsakkumulator zu 0 konvergieren. Wenn der Gewichtsakkumulator eines jeden Schaltblocks auf 0 konvergiert ist, ist auch der Fehlanpassungsfehler zu 0 konvergiert.
Mit Hilfe des Logikblocks zur Fehlanpassungsformung, der die Schaltblöcke umfasst, wird MMS erreicht. Wie oben beschrieben, erzeugt jedes Ausgangselement einen nominalen Analoganteil plus einen inhärenten Fehlanpassungsfehler, der die Linearität des DAC beeinträchtigt. Durch die Generierung eines Auswahlvektors für die Aktivierung der jeweiligen Ausgangselemente kann der gesamte Fehlanpassungsfehler gemildert oder sogar aufgehoben werden, was die Linearität des DAC verbessert. Die MMS-Logik sorgt für die Aktivierung der Ausgangselemente in einer geeigneten alternierenden Weise.
Im Allgemeinen umfasst der iADC einen Dezimationsfilter. Für eine stromsparende Implementierung ist das Dezimationsfilter des iADC eine Kaskade von Integratoren. Bei diesem Ansatz wird der Fehler der Abtastwertumwandlung der ersten Taktperiode viel höher gewichtet als der Fehler der Abtastwertumwandlung der letzten Taktperiode, wenn die Ordnung des iADC höher als eins ist. Die oben beschriebene MMS-Logik trägt diesem Umstand durch die Bereitstellung von Gewichtungsfaktoren Rechnung. Dies bedeutet, dass die MMS-Logik eine gewichtete Verteilung der Aktivierung der Ausgangselemente erreicht.
Außerdem kann die oben beschriebene MMS-Logik auf sehr hardwareeffiziente Weise implementiert werden. Die Schaltungskomplexität des MMS-Logikblocks kann gering sein, d.h. die Anzahl der Gatter kann klein sein. Für den MMS-Logikblock ist kein Hochgeschwindigkeitstakt erforderlich, er kann mit der gleichen Taktfrequenz wie der iADC laufen. Dies bedeutet auch, dass die Latenzzeit des Logikblocks zur Fehlanpassungsformung sehr niedrig gehalten werden kann. Außerdem wird kein kompliziertes Dezimationsfilter benötigt, oder ein Dezimationsfilter, das ein höheres Oversampling-Verhältnis (OSR) als grundsätzlich erforderlich erfordert.
Die Art und Weise, wie ein Teil des Mehrbitworts aufgeteilt wird, bestimmt das Verhältnis zwischen den sich ergebenden Teilanteilen. Insbesondere bestimmt sie, ob einer der Teilanteile größer wird als der andere, und wenn ja, welcher und um welchen Betrag. Die Aufteilung erfolgt durch den Schaltblock oder durch Komponenten, die im Schaltblock enthalten sind.
Zumindest einigen Implementierungen zufolge wird die Aufteilung des Mehrbitworts oder eines Teils des Mehrbitworts in einem oder mehreren Schritten durchgeführt. Das bedeutet, dass die beiden Teilanteile direkt durch Aufteilung des Teils erzeugt werden können. Es ist aber auch möglich, dass zunächst vorläufige Teilanteile erzeugt werden, die dann weiter angepasst werden und zu den eigentlichen Teilanteilen führen.
So kann der Schaltblock einen oder mehrere Operatoren umfassen, die zur Erzeugung der beiden Teilanteile vorgesehen sind. Beispielsweise umfasst der Schaltblock Mittel zum Dividieren, Multiplizieren, Addieren und/oder Subtrahieren, um das eingegebene Mehrbitwort bzw. den Teil des Mehrbitworts zu verarbeiten.
In einigen Ausführungsformen umfasst jeder Schaltblock einen Teiler und einen optionalen Addierer. Der Teiler kann als Rechtsschiebeoperator ausgebildet sein. Der Addierer kann als Summenoperator ausgebildet sein, um einen Rest, z. B. ein niedrigstwertiges Bit (LSB), zu einem der vorläufigen Teilanteile zu addieren. Es sind aber auch andere Implementierungen möglich.
Mit anderen Worten: Die vorläufigen Teilanteile werden vom Teiler erzeugt. Möglicherweise wird ein Rest zu einem vorläufigen Teilanteil addiert oder von diesem subtrahiert, was zu einem der eigentlichen Teilanteile führt. Dies bedeutet, dass der Teilanteil eine veränderte Version des vorläufigen Teilanteils sein kann. Durch die Veränderung der vorläufigen Teilanteile werden die eigentlichen Teilanteile gebildet. Die Teilanteile können auch als resultierende Teilanteile bezeichnet werden. Die resultierenden Teilanteile eines Schaltblocks werden an einen nachfolgenden Schaltblock bzw. an eines der Ausgangselemente weitergeleitet. Es ist aber auch möglich, dass ein vorläufiger Teilanteil gleich einem resultierenden Teilanteil ist. Dies ist z. B. der Fall, wenn zu dem vorläufigen Teilanteil kein Rest addiert oder subtrahiert wird oder wenn der Rest gleich Null ist.
In einigen Ausführungsformen wird in jeder Taktperiode innerhalb des Umwandlungszyklus des iADC ein neuer Gewichtungsfaktor bereitgestellt, wobei aufeinanderfolgende Gewichtungsfaktoren gemäß einer monoton fallenden Funktion abnehmen. Dies bedeutet, dass ein Gewichtungsfaktor einer Taktperiode gleich oder kleiner ist als ein Gewichtungsfaktor einer jeweils vorangegangenen Taktperiode. Aufeinanderfolgende Gewichtungsfaktoren können gemäß einer vordefinierten Funktion, z. B. einer quadratischen Funktion, abnehmen. Die Gewichtungsfaktoren können für alle Schaltblöcke gemeinsam festgelegt werden. Die Gewichtungsfaktoren können von einem Gewichtsgenerator bereitgestellt werden. Der Gewichtsgenerator kann ein Speicherelement umfassen, das die Gewichtungsfaktoren für jede Taktperiode speichert. Das bedeutet, dass die Gewichtungsfaktoren in dem Speicherelement fest kodiert sein können. Alternativ kann der Gewichtsgenerator wie unten beschrieben funktionieren.
In einigen Ausführungsformen wird der Gewichtsakkumulator nach jedem Umrechnungszyklus zurückgesetzt.
In einer Ausführungsform umfasst jeder Schaltblock außerdem einen zweiten Eingang zur Bereitstellung des Gewichtungsfaktors. Der Gewichtungsfaktor kann eine Zahl sein, die durch ein weiteres Mehrbitwort dargestellt wird. Der Gewichtungsfaktor kann an jeden Schaltblock gleichzeitig weitergeleitet werden. Der Gewichtungsfaktor kann für jeden Schaltblock derselbe sein. Bei jeder Taktperiode innerhalb des Wandlungszyklus des iADC wird ein neuer Gewichtungsfaktor bereitgestellt. Der Gewichtungsfaktor kann mit jeder Taktperiode innerhalb des Wandlungszyklus des iADC variieren.
In einigen Ausführungsformen umfasst jeder Schaltblock außerdem einen dritten Eingang zur Bereitstellung eines Taktsignals, wobei das Taktsignal für den Gewichtsakkumulator bereitgestellt wird, um nachfolgende angepasste Gewichtungsfaktoren zu akkumulieren. Die Akkumulation nachfolgender angepasster Gewichtungsfaktoren kann in jedem Schaltblock zur gleichen Zeit erfolgen. Das Taktsignal kann so beschaffen sein, dass das Hinzufügen eines angepassten Gewichtungsfaktors zum Gewichtsakkumulator später erfolgt als die Bestimmung der Art und Weise der Aufteilung eines aktuellen Mehrbitwortteils.
In einigen Ausführungsformen umfasst jeder Schaltblock außerdem einen Detektor, der so ausgebildet ist, dass er erfasst, ob eine Ganzzahl, die durch den Teil des Mehrbitworts dargestellt wird, der den Schaltblock erreicht, gerade oder ungerade ist. Das bedeutet, dass der Detektor prüft, ob die dargestellte Ganzzahl ohne Rest durch 2 geteilt werden kann. Wenn nach der Teilung durch 2 kein Rest vorhanden ist, ist die Ganzzahl gerade. Falls nach der Teilung durch 2 ein Rest vorhanden ist, ist die Ganzzahl ungerade.
In einigen Ausführungsformen umfasst jeder Schaltblock außerdem einen Teiler, der so ausgebildet ist, dass er den Teil des Mehrbitworts in zwei vorläufige Teilanteile aufteilt, wobei die vorläufigen Teilanteile einen kleineren Absolutwert haben als der Teil des Mehrbitworts. Außerdem haben die vorläufigen Teilanteile weniger Bits als der Teil des Mehrbitworts.
In einigen Ausführungsformen umfasst jeder Schaltblock außerdem einen Selektor, der so ausgebildet ist, dass er einen der vorläufigen Teilanteile auswählt, wobei die Auswahl auf dem Vorzeichen des Gewichtsakkumulators basiert. Wenn beispielsweise das Vorzeichen des Gewichtsakkumulators positiv ist, wird der erste vorläufige Teilanteil ausgewählt, und wenn das Vorzeichen des Gewichtsakkumulators negativ ist, wird der zweite vorläufige Teilanteil ausgewählt, oder umgekehrt.
In einigen Ausführungsformen umfasst jeder Schaltblock außerdem einen Addierer, der so ausgebildet ist, dass er einen Rest der vom Teiler durchgeführten Aufteilung zu dem vom Selektor ausgewählten vorläufigen Teilanteil addiert. Durch Addieren des Rests der Aufteilung des Mehrbitwortanteils zu einem der vorläufigen Teilanteile addieren sich die beiden resultierenden Teilanteile zu dem Mehrbitwortanteil. Außerdem wird einer der Teilanteile größer, wenn man den Rest der Aufteilung des Mehrbitwortanteils zu einem der vorläufigen Teilanteile addiert. Welcher der Teilanteile größer wird, bestimmt der Selektor anhand des Vorzeichens des Gewichtsakkumulators. Falls es keinen Rest gibt, wird nichts zu den vorläufigen Teilanteilen hinzugefügt.
Aufgrund des Algorithmus in jedem Schaltblock können die beiden sich ergebenden Teilanteile des Mehrbitworts einen gleichen oder einen ungleichen Wert haben. Insbesondere wenn der Teil des Mehrbitwortes eine gerade Ganzzahl darstellt, können die beiden Teilanteile einen gleichen Wert haben. Stellt der Teil des Mehrbitwortes eine ungerade Ganzzahl dar, haben die beiden Teilanteile einen ungleichen Wert. Bei ungleichen Werten der beiden Teilanteile bestimmt der Selektor anhand des Vorzeichens des Gewichtsakkumulators, welcher Teilanteil größer sein muss als der andere.
In der Regel wird jeder Schaltblock durch Hardwarekomponenten realisiert. Schaltblöcke können jedoch auch durch eine Software-Implementierung realisiert werden.
Mit Hilfe des Aufteilungsalgorithmus kann das Mehrbitwort auf eine Vielzahl von Single-Bit-Wörtern reduziert werden. Insbesondere kann jeder der beiden Teilanteile ein Bit weniger als der Teil des Mehrbitwortes umfassen. Handelt es sich bei den Ausgangselementen um 1-Bit-DACs, so umfasst jeder Teilanteil des Mehrbitworts, der von der letzten Ebene von Schaltblöcken an ein entsprechendes Ausgangselement weitergeleitet wird, 1 Bit. Außerdem werden die Ausgangselemente mit Hilfe eines Selektors, der auf einem Gewichtsakkumulator basiert, so oft wie nötig angesteuert, um die Fehlanpassung zu vermindern oder aufzuheben.
In einer weiteren Ausführungsform wird dem Gewichtsakkumulator ein zusätzlicher Offset hinzugefügt, bevor das Vorzeichen zur Steuerung des Selektors genommen wird. Der Offset kann eine Zufalls- oder Pseudozufallszahl sein. So lässt der Offset das Vorzeichen des Gewichtsakkumulators unverändert oder ändert das Vorzeichen des Gewichtsakkumulators. Der Offset kann also die Auswahl des Selektors beeinflussen, zu welchem der vorläufigen Teilanteile der Rest addiert wird.
Wenn der Offset angemessen klein ist, hat er keine Auswirkungen auf die Leistung der Schaltung. Durch die Verwendung eines zusätzlichen Offsets können periodische Rauschmuster reduziert werden.
In einer Ausführungsform ist der Teiler jedes Schaltblocks so ausgebildet, dass er den Teil des Mehrbitworts in zwei gleichwertige vorläufige Teilanteile aufteilt. Die Aufteilung kann durch Rechtsverschiebung der Bits des Mehrbitwortes und Zuweisung des Ergebnisses an beide vorläufigen Teilanteile erfolgen. Das heißt, wenn der Teil des Mehrbitwortes eine gerade Ganzzahl darstellt, teilt der Teiler die Ganzzahl durch 2 und ordnet das Ergebnis beiden vorläufigen Teilanteilen zu. Auf diese Weise erhält man zwei gleiche Teilanteile und einen Rest von 0 aus dieser Teilung. Stellt der Teil des Mehrbitwortes jedoch eine ungerade Ganzzahl dar, teilt der Teiler die Ganzzahl durch 2, rundet das Ergebnis ab und ordnet es beiden vorläufigen Teilanteilen zu. Auf diese Weise erhält man zwei gleiche vorläufige Teilanteile, aber es bleibt ein Rest von 1 von dieser Teilung übrig.
In einigen Ausführungsformen ist der Addierer jedes Schaltblocks so ausgebildet, dass er den Rest der vom Teiler durchgeführten Teilung zu dem vom Selektor ausgewählten vorläufigen Teilanteil addiert. Wie oben beschrieben, ist der Rest 0, wenn der Teil des Mehrbitworts eine gerade Ganzzahl darstellt, und 1, wenn der Teil des Mehrbitworts eine ungerade Ganzzahl darstellt. Durch Addieren des Rests der Teilung des Mehrbitwortanteils zu einem der vorläufigen Teilanteile ergeben die beiden resultierenden Teilanteile zusammen den Mehrbitwortanteil.
Durch diese Aufteilungslogik wird die Implementierung des Schaltblocks weiter vereinfacht. Dies bedeutet, dass die Komplexität des MMS-Logikblocks reduziert werden kann. Durch die Reduzierung der Schaltungskomplexität kann auch die Latenzzeit des MMS-Logikblocks verringert werden.
In einer Ausführungsform umfasst der erste Schaltblock, d. h. der Schaltblock, der das vollständige Mehrbitwort empfängt, einen weiteren Detektor, wobei der weitere Detektor so ausgebildet ist, dass er eine Folge von Mehrbitwörtern erfasst, die gerade Ganzzahlen darstellen, die größer als die minimale und kleiner als die maximale Ganzzahl innerhalb des Bereichs der Ganzzahlen sind. Dies ist gleichbedeutend mit Ganzzahlen, die nicht das Minimum oder Maximum innerhalb des Bereichs der Ganzzahlen sind. Dabei werden die Mehrbitwörter dem Schaltblock in verschiedenen Taktperioden des Umwandlungszyklus des iADC vorgelegt. Eine Folge von Mehrbitwörtern, die gerade Ganzzahlen repräsentieren, kann aus mindestens zwei aufeinander folgenden Mehrbitwörtern bestehen, die gerade Ganzzahlen repräsentieren.
Für jedes r-te Mehrbitwort der erkannten Sequenz ist der Addierer des ersten Schaltblocks so ausgebildet, dass er eine Einheit zu einem der beiden vorläufigen Teilanteile addiert. Ein Subtrahierer ist so ausgebildet, dass er die Einheit von dem anderen vorläufigen Teilanteil subtrahiert. r ist eine natürliche Zahl. Zum Beispiel kann r 2 sein. Der Selektor bestimmt die jeweiligen vorläufigen Teilanteile, d.h. den vorläufigen Teilanteil, zu dem die Einheit addiert werden muss, und den vorläufigen Teilanteil, von dem die Einheit subtrahiert werden muss, auf der Grundlage des Vorzeichens des Gewichtsakkumulators.
Wenn beispielsweise der 4-Bit-Ausdruck „0110“, der die Ganzzahl 6 darstellt, das r-te Mehrbitwort einer erkannten Sequenz ist, können die beiden resultierenden Teilanteile die 3-Bit-Ausdrücke „010“ und „100“ sein, die die Zahlen 2 bzw. 4 darstellen. Auf diese Weise wird das Mehrbitwort, das eine gerade Ganzzahl darstellt, effektiv in zwei Teilanteile mit ungleichem Wert aufgeteilt. Der Gewichtungsfaktor muss angepasst werden, indem er mit der Differenz der beiden Teilanteile multipliziert wird, d. h. +2 bzw. -2.
In einer weiteren Ausführungsform umfassen mindestens zwei Schaltblöcke einen weiteren Detektor, wobei der weitere Detektor so ausgebildet ist, dass er eine Folge von Mehrbitwörtern erfasst, die gerade Ganzzahlen darstellen, die nicht das Minimum oder Maximum einer Ganzzahl innerhalb des Bereichs der Ganzzahlen sind. Für jedes r-te Mehrbitwort der detektierten Sequenz, wobei r eine natürliche Zahl ist, ist der Addierer so ausgebildet, dass er eine Einheit zu einem der beiden vorläufigen Teilanteile addiert, und ein Subtrahierer ist so ausgebildet, dass er die Einheit von dem anderen vorläufigen Teilanteil subtrahiert, wobei der Selektor die jeweiligen vorläufigen Teilanteile auf der Grundlage des Vorzeichens des Gewichtssammlers bestimmt. Auf diese Weise wird das Mehrbitwort, das eine gerade Ganzzahl darstellt, effektiv in zwei Teilanteile mit ungleichem Wert aufgeteilt.
Durch die Erkennung von Sequenzen von Mehrbitwörtern, die gerade Ganzzahlen darstellen, und durch die Aufteilung jedes r-ten Mehrbitwortes der erkannten Sequenz, das nicht die minimale oder maximale Ganzzahl innerhalb des Bereichs der Ganzzahlen darstellt, in zwei Teile mit ungleichem Wert, kann die Konvergenzzeit der MMS-Logik verringert werden, was bedeutet, dass die Fehlanpassung schneller gemildert wird.
In einer Ausführungsform umfasst der erste Schaltblock, d. h. der Schaltblock, der das vollständige Mehrbitwort empfängt, einen weiteren Detektor, wobei der weitere Detektor so ausgebildet ist, dass er Mehrbitwörter erfasst, die gerade Ganzzahlen darstellen, die nicht die minimale oder maximale Ganzzahl innerhalb des Bereichs der Ganzzahlen sind.
Der erste Schaltblock umfasst ferner eine Zittervorrichtung, wobei die Zittervorrichtung nach dem Zufallsprinzip bestimmt, ein von dem weiteren Detektor erfasstes Mehrbitwort in zwei Teile mit gleichem bzw. ungleichem Wert zu teilen. Beispielsweise erzeugt die Zittervorrichtung eine um 0 zentrierte Zufallszahl und bestimmt anhand des Vorzeichens der Zufallszahl, wie das geradzahlige Mehrbitwort aufzuteilen ist.
Falls die Zittervorrichtung eine ungleiche Aufteilung feststellt, ist der Addierer des ersten Schaltblocks so ausgebildet, dass er eine Einheit zu einem der beiden vorläufigen Teilanteile addiert. Ein Subtrahierer ist so ausgebildet, dass er die Einheit von dem anderen vorläufigen Teilanteil subtrahiert.
Der Selektor bestimmt die jeweiligen vorläufigen Teilanteile, d. h. den vorläufigen Teilanteil, zu dem die Einheit addiert werden muss, und den vorläufigen Teilanteil, von dem die Einheit subtrahiert werden muss, auf der Grundlage des Vorzeichens des Gewichtsakkumulators. Auf diese Weise wird das Mehrbitwort, das eine gerade Ganzzahl darstellt, effektiv in zwei Teilanteile mit ungleichem Wert aufgeteilt.
In einer weiteren Ausführungsform umfassen mindestens zwei Schaltblöcke einen weiteren Detektor, wobei der weitere Detektor so ausgebildet ist, dass er Mehrbitwörter erfasst, die gerade Ganzzahlen darstellen, die nicht die minimale oder maximale Ganzzahl innerhalb des Bereichs der Ganzzahlen sind. Die mindestens zwei Schaltblöcke umfassen ferner eine Zittervorrichtung, wobei der Zittervorrichtung nach dem Zufallsprinzip bestimmt, ein von dem weiteren Detektor erfasstes gerades Mehrbitwort in zwei Teile mit gleichem bzw. ungleichem Wert zu teilen. Der Addierer der mindestens zwei Schaltblöcke ist so ausgebildet, dass er eine Einheit zu einem der beiden vorläufigen Teilanteile addiert, und ein Subtrahierer ist so ausgebildet, dass er die Einheit von dem anderen vorläufigen Teilanteil subtrahiert, wobei der Selektor die jeweiligen vorläufigen Teilanteile auf der Grundlage des Vorzeichens des Gewichtsakkumulators bestimmt. Auf diese Weise wird das Mehrbitwort, das eine gerade Ganzzahl darstellt, effektiv in zwei Teilanteile mit ungleichem Wert aufgeteilt.
Durch die Erkennung von Mehrbitwörtern, die gerade Ganzzahlen darstellen, und die zufällige Entscheidung, ein gerades Mehrbitwort in zwei Teile mit gleichem oder ungleichem Wert aufzuteilen, kann die Konvergenzzeit der MMS-Logik verringert werden, was bedeutet, dass die Fehlanpassung schneller behoben werden kann.
In einer Ausführungsform umfasst der DAC außerdem einen Gewichtsgenerator, der so ausgebildet ist, dass er aufeinander folgende Gewichtungsfaktoren für jede Taktperiode innerhalb des Umwandlungszyklus des iADC bereitstellt. Der Gewichtungsfaktor kann eine Zahl sein, die durch ein weiteres Mehrbitwort dargestellt wird. Die Gewichtungsfaktoren werden für alle Schaltblöcke gemeinsam erzeugt. Der Gewichtungsfaktor kann für jeden Schaltblock in einer bestimmten Taktperiode gleich sein. In jeder Taktperiode innerhalb des Wandlungszyklus des iADC wird ein neuer Gewichtungsfaktor bereitgestellt.
Der Gewichtungsfaktor kann mit jeder Taktperiode innerhalb des Wandlungszyklus des iADC variieren oder konstant bleiben. Insbesondere erzeugt der Gewichtsgenerator monoton abnehmende Gewichtungsfaktoren für nachfolgende Taktperioden.
Die Gewichtungsfaktoren können nach einer vordefinierten Funktion abnehmen. Die vordefinierte Funktion kann auf der Anzahl der Integrationsstufen des Gewichtsgenerators basieren. Typischerweise werden die Gewichtungsfaktoren mit der gleichen Anzahl von Integrationsstufen erzeugt wie die Anzahl der Integrationsstufen im Dezimationsfilter des iADC, um die Gewichtung des DAC und des Dezimationsfilters anzugleichen. Die Gewichtungsfaktoren fallen daher mit einer quadratischen Kurve im Falle eines Dezimationsfilters zweiter Ordnung oder mit einer kubischen Kurve im Falle eines Dezimationsfilters dritter Ordnung ab.
Typischerweise ist bei einem iADC die Gesamtzahl der Taktperioden innerhalb des Wandlungszyklus der OSR. Der Gewichtungsfaktor der letzten Taktperiode innerhalb des Wandlungszyklus des iADC muss 1 sein, während der Gewichtungsfaktor der ersten Taktperiode innerhalb des Wandlungszyklus des iADC am größten ist. Theoretisch kann der Gewichtungsfaktor W der ersten Taktperiode wie folgt berechnet werden $W [1] = \frac{O S R!}{(O S R - Z - 1)! \cdot (Z + 1)!},$
wobei OSR das Überabtastverhältnis, Z die Anzahl der Integrationsstufen des Gewichtsgenerators und „!“ die Fakultätsfunktion ist. Die Größe und damit die Bitbreite der Gewichtungsfaktoren kann jedoch ohne wesentliche Verschlechterung des Signals stark reduziert werden, was zu kleineren Werten der Gewichtungsfaktoren führt.
Da die Gewichtungsfaktoren mit den nachfolgenden Taktperioden abnehmen und die Gewichtungsfaktoren in jedem Schaltblock durch Multiplikation mit der Differenz zwischen den beiden Teilanteilen des Mehrbitwortes angepasst werden, wobei die Differenz positiv oder negativ sein kann, konvergiert der Gewichtsakkumulator gegen 0. Sobald der Gewichtsakkumulator in jedem Schaltblock gegen 0 konvergiert, ist der Fehlanpassungsfehler behoben.
Durch den Einsatz des Gewichtsgenerators, der monoton abnehmende Gewichtungsfaktoren erzeugt, wird der Tatsache Rechnung getragen, dass in einem iADC der erste DAC-Rückkopplungswert wesentlich höher gewichtet wird als der letzte Rückkopplungswert. Durch die MMS-Logik wird diese Gewichtung bei der Generierung des Auswahlvektors berücksichtigt. Jedes Ausgangselement wird so oft ausgelöst, wie es erforderlich ist, um den Fehlanpassungsfehler zu mildern oder aufzuheben.
In einer Ausführungsform umfasst der Gewichtsgenerator außerdem einen Generatoreingang, der einen digitalen Startfaktor empfängt. Der digitale Startfaktor kann ein weiteres Mehrbitwort sein. Der digitale Startfaktor ist für die rekursive Berechnung aufeinanderfolgender Gewichtungsfaktoren gemäß einer vordefinierten Funktion vorgesehen. In einem Beispiel dieser Ausführungsform ist der digitale Startfaktor in einem Integrationsregister fest kodiert, das vom Gewichtsgenerator umfasst wird. In diesem Fall ist ein Generatoreingang nicht erforderlich.
In einigen Ausführungsformen umfasst der Gewichtsgenerator außerdem einen Generatorausgang, der den Gewichtungsfaktor bereitstellt. Der Generatorausgang kann mit den zweiten Eingängen der Schaltblöcke verbunden werden, um den Gewichtungsfaktor bereitzustellen. Bei jeder Taktperiode des Gesprächszyklus des iADC liefert der Generatorausgang aktualisierte Gewichtungsfaktoren. Der Generatorausgang liefert für jeden Schaltblock einen gemeinsamen Gewichtungsfaktor.
In einigen Ausführungsformen umfasst der Gewichtsgenerator außerdem mindestens eine Integrationsstufe, die den Generatoreingang mit dem Generatorausgang verbindet. Der Gewichtsgenerator kann jedoch auch mehr als eine Integrationsstufe umfassen. In der Regel umfasst der Gewichtsgenerator so viele Integrationsstufen wie Integrationsstufen im Dezimationsfilter des iADC, um die Gewichtung des DAC und des Dezimationsfilters aufeinander abzustimmen. Der Gewichtsgenerator kann jedoch auch mehr oder weniger Integrationsstufen umfassen. So kann der Gewichtsgenerator beispielsweise drei Integrationsstufen umfassen. Wie oben beschrieben, nehmen bei drei Integrationsstufen die aufeinanderfolgenden Gewichtungsfaktoren gemäß einer kubischen Kurve ab.
In einigen Ausführungsformen umfasst jede Integrationsstufe außerdem einen Stufeneingang, um ein digitales Eingangssignal vom Generatoreingang bzw. von einer vorhergehenden Integrationsstufe zu empfangen. Jede Integrationsstufe umfasst ferner einen Stufenausgang, um ein digitales Ausgangssignal für eine nachfolgende Integrationsstufe bzw. den Generatorausgang bereitzustellen. Das heißt, der Stufeneingang einer ersten Integrationsstufe ist mit dem Generatoreingang verbunden. Die Stufeneingänge der weiteren Integrationsstufen sind mit den Stufenausgängen der vorhergehenden Integrationsstufen verbunden. Der Stufenausgang der letzten Integrationsstufe ist mit dem Generatorausgang verbunden.
In einigen Ausführungsformen umfasst jede Integrationsstufe außerdem einen Stufenkombinierer, der so ausgebildet ist, dass er das digitale Eingangssignal und eine Rückkopplung vom digitalen Ausgangssignal kombiniert. Insbesondere subtrahiert der Stufenkombinierer das digitale Eingangssignal von der Rückkopplung des digitalen Ausgangssignals.
In einigen Ausführungsformen umfasst jede Integrationsstufe ferner ein Register, das so ausgebildet ist, dass es die Kombination aus dem digitalen Eingangssignal und der Rückmeldung des digitalen Ausgangssignals verarbeitet, wobei das Register das digitale Ausgangssignal bereitstellt.
Typischerweise wird der Gewichtsgenerator durch eine Softwareimplementierung realisiert. Der Gewichtsgenerator kann aber auch durch Hardware-Komponenten realisiert werden.
Mit Hilfe des Gewichtsgenerators können Gewichtungsfaktoren erzeugt werden, die monoton abnehmen. Diese Gewichtungsfaktoren können an jeden Schaltblock weitergeleitet werden, um die MMS-Logik zu unterstützen, die einen Gewichtungsalgorithmus enthält. Mit der Anzahl der Integrationsstufen kann die vordefinierte Funktion, nach der die Gewichtungsfaktoren abnehmen, gesteuert werden.
In einer Ausführungsform gibt der Gewichtsgenerator den jeweiligen Gewichtungsfaktor für eine bestimmte Taktperiode des Wandlungszyklus an jeden Schaltblock weiter. Dabei ist der Generatorausgang, der die Gewichtungsfaktoren bereitstellt, mit den zweiten Eingängen jedes Schaltblocks verbunden. Bei jeder Taktperiode des Konversionszyklus des iADC liefert der Generatorausgang unterschiedliche Gewichtungsfaktoren. Der Generatorausgang liefert für jeden Schaltblock einen gemeinsamen Gewichtungsfaktor.
Da jeder Schaltblock mit dem gleichen Gewichtungsfaktor arbeiten kann, lässt sich die Komplexität der Schaltung weiter vereinfachen.
In einer Ausführungsform ist der DAC in einen iADC integriert. Der iADC umfasst ferner einen Eingang zur Bereitstellung eines analogen Eingangssignals. Das analoge Eingangssignal kann ein beliebiges analoges Signal sein, z. B. ein elektrischer Strom, eine Spannung oder eine elektrische Ladung.
In einigen Ausführungsformen umfasst der iADC außerdem einen Kombinierer, der so ausgebildet ist, dass er das analoge Eingangssignal mit dem analogen Rückkopplungssignal vom DAC kombiniert. Das analoge Rückkopplungssignal aus dem DAC hat die gleiche physikalische Einheit wie das analoge Eingangssignal. Wenn beispielsweise das analoge Eingangssignal eine Spannung ist, ist auch das analoge Rückkopplungssignal vom DAC eine Spannung. Der Kombinierer des iADC ist sowohl mit dem Eingang des iADC als auch mit dem Signalkombinierer des DAC verbunden.
In einigen Ausführungsformen umfasst der iADC außerdem einen Schleifenfilter, der zur Filterung einer Kombination aus dem analogen Eingangssignal und dem analogen Rückkopplungssignal ausgebildet ist. Schleifenfilter für die inkrementelle Analog-Digital-Wandlung sind dem Fachmann bekannt. Der Schleifenfilter kann von höherer Ordnung sein.
In einigen Ausführungsformen umfasst der iADC außerdem einen N-stufigen Quantisierer zur Erzeugung des Mehrbitworts auf der Grundlage eines Ausgangs des Schleifenfilters. Das Mehrbitwort repräsentiert eine Ganzzahl innerhalb eines Bereichs von Ganzzahlen. Der Bereich der dargestellten Ganzzahlen hängt von der Anzahl der Bits des Mehrbitwortes ab. Der N-Stufen-Quantisierer kann Mehrbitwörter erzeugen, die mindestens N verschiedene Ganzzahlen repräsentieren, wobei N eine natürliche Zahl ist.
In einigen Ausführungsformen umfasst der iADC außerdem einen Rückkopplungspfad mit dem DAC. Der DAC ist so ausgebildet, dass er das Mehrbitwort aus dem N-Stufen-Quantisierer in ein analoges Rückkopplungssignal für den Kombinierer des iADC umwandelt. Der DAC wird oben im Detail beschrieben.
In einigen Ausführungsformen umfasst der iADC außerdem einen Dezimationsfilter, der zur Filterung des Mehrbitworts vorgesehen ist, um ein digitales Systemausgangssignal zu erzeugen. In der Regel wird der Dezimationsfilter als eine Kaskade von Integratoren implementiert. Die Anzahl der Integrationsstufen des Dezimationsfilters kann so angepasst werden, dass sie mit der Anzahl der Integrationsstufen des Gewichtsgenerators übereinstimmt. Dezimationsfilter sind dem Fachmann bekannt.
Der iADC kann in Anwendungen eingesetzt werden, bei denen analoge Signale mit großem Dynamikbereich in den digitalen Bereich umgewandelt werden müssen. iADCs sind überabgetastete Rauschformungswandler und die analoge Schaltung ist Sigma-Delta (S/D)-Modulatoren sehr ähnlich. Im Gegensatz zu S/D-Modulatoren werden iADCs nach jeder Umwandlung zurückgesetzt, so dass die Korrelation zwischen den Umwandlungen aufgehoben ist. Dank dieser Eigenschaft kann der iADC in Systemen eingesetzt werden, in denen unkorrelierte Signale auf einen einzigen ADC gemultiplext werden.
In einer Ausführungsform ist der iADC in eine elektronische Vorrichtung eingebaut. Ferner ist die elektronische Vorrichtung mit mindestens einem Sensor verbunden, wobei der iADC so ausgebildet ist, dass er eine Analog-Digital-Wandlung des von dem mindestens einen Sensor gelieferten Signals durchführt. Bei dem Sensor kann es sich um einen beliebigen Umgebungssensor handeln, der ein analoges Signal erzeugt, z. B. eine Spannung, einen elektrischen Strom oder eine elektrische Ladung. Bei dem Sensor kann es sich beispielsweise um einen optischen Sensor wie eine Fotodiode oder eine Anordnung von Fotodioden handeln. Der Sensor kann auch auf einer Widerstandsbrücke basieren. In einer Ausführungsform kann der iADC ein 16-Bit-Analog-Digital-Wandler mit einer Wandlungsrate von 100.000 Abtastungen pro Sekunde (100 kSPS) sein.
Durch den Einsatz des iADC in einer elektronischen Vorrichtung, das mit mindestens einem Sensor verbunden ist, können Umweltparameter wie elektromagnetische Strahlung gemessen und in einer digitalen Schaltung weiterverarbeitet werden.
In einer weiteren Ausführungsform ist der iADC in einen integrierten Strom-Digital-Wandler-Schaltkreis integriert, wobei der integrierte Schaltkreis ferner einen Strom-Spannungs-Wandler umfasst und der iADC so ausgebildet ist, dass er den Ausgang des Strom-Spannungs-Wandlers in eine digitale Darstellung umwandelt.
Mit Hilfe eines Strom-Digital-Wandlers kann ein elektrischer Strom in ein Spannungssignal umgewandelt werden, das wiederum in ein digitales Signal umgewandelt werden kann.
Außerdem wird ein Verfahren zur Digital-Analog-Wandlung bereitgestellt. Alle für den Digital-Analog-Wandler beschriebenen Merkmale gelten auch für das Verfahren der Digital-Analog-Wandlung und umgekehrt.
Das Verfahren der Digital-Analog-Wandlung umfasst die Umwandlung eines Mehrbitworts, das eine Ganzzahl innerhalb eines Bereichs von Ganzzahlen darstellt, in ein analoges Rückkopplungssignal eines inkrementellen Analog-Digital-Wandlers, iADC. Das Verfahren der Digital-Analog-Wandlung umfasst ferner die Erzeugung eines Auswahlvektors mit einer vordefinierten Anzahl von Bits auf der Grundlage des Mehrbitworts. Die Erzeugung des Auswahlvektors kann unter Verwendung eines Logikblocks zur Fehlanpassungsformung erfolgen, der eine vorbestimmte Anzahl von Schaltblöcken umfasst. Der Logikblock zur Fehlanpassungsformung und die Schaltblöcke können durch eine Software implementiert werden.
Das Verfahren umfasst ferner die Erzeugung entsprechender Analoganteile auf der Grundlage des Auswahlvektors. Die Erzeugung der Analoganteile erfolgt unter Verwendung einer Vielzahl von Ausgangselementen. Das Verfahren umfasst ferner das Kombinieren der Analoganteile zu dem analogen Rückkopplungssignal.
Die Erzeugung des Auswahlvektors umfasst ferner eine sukzessive Aufteilung des Mehrbitwortes in Teile bzw. Teilanteile. Beispielsweise kann das Mehrbitwort oder der Teil des Mehrbitwortes an einen Schaltblock weitergeleitet werden, daraufhin wird der Teil in zwei Teilanteile aufgeteilt und daraufhin wird jeder Teilanteil an einen weiteren nachfolgenden Schaltblock bzw. an eines der Ausgangselemente weitergeleitet.
Die Erzeugung des Auswahlvektors umfasst ferner die Anpassung der Gewichtungsfaktoren durch Multiplikation der Gewichtungsfaktoren mit der Differenz zwischen zwei jeweiligen Teilanteilen. Beispielsweise werden in jedem Schaltblock die Gewichtungsfaktoren durch Multiplikation mit der Differenz der beiden im jeweiligen Schaltblock erzeugten Teilanteile angepasst.
Aufeinanderfolgende angepasste Gewichtungsfaktoren werden akkumuliert. Anhand des Vorzeichens der Akkumulation der angepassten Faktoren wird bestimmt, wie Teile weiterer Mehrbitwörter in den nachfolgenden Taktperioden innerhalb des Wandlungszyklus des iADC aufgeteilt werden. Beispielsweise können in jedem Schaltblock die angepassten Gewichtungsfaktoren in einem Gewichtsakkumulator akkumuliert werden. Der Gewichtsakkumulator kann wie der Schaltblock durch eine Software implementiert werden.
Mit dieser Methode der Digital-Analog-Wandlung wird MMS erreicht. Durch die Erzeugung eines Auswahlvektors für die Aktivierung der jeweiligen Ausgangselemente kann der Gesamtfehler der Fehlanpassung gemildert oder sogar aufgehoben werden, was die Linearität des DAC verbessert. Außerdem wird durch die Einbeziehung eines Gewichtungsalgorithmus in das MMS der Tatsache Rechnung getragen, dass der Fehler der Abtastumwandlung der ersten Taktperiode viel höher gewichtet wird als der Fehler der Abtastumwandlung der letzten Taktperiode. Die Methode ist einfach zu implementieren und kann schnell durchgeführt werden. Dies bedeutet, dass die Latenzzeit sehr niedrig gehalten werden kann.
In einer weiteren Ausführungsform umfasst das Verfahren ferner die Bereitstellung eines neuen Gewichtungsfaktors in jeder Taktperiode innerhalb des Umwandlungszyklus des iADC. Aufeinanderfolgende Gewichtungsfaktoren nehmen gemäß einer monoton fallenden Funktion ab.
In einer weiteren Ausführungsform des Verfahrens umfasst das Verfahren ferner die Erzeugung aufeinander folgender Gewichtungsfaktoren für jede Taktperiode innerhalb des Umwandlungszyklus des iADC unter Verwendung eines Gewichtsgenerators. Der Gewichtsgenerator kann durch eine Software implementiert werden. Die Erzeugung von Gewichtungsfaktoren umfasst ferner den Empfang eines digitalen Startfaktors an einem Generatoreingang. Alternativ kann der digitale Startfaktor in einem Register fest kodiert werden, wodurch der Generatoreingang überflüssig wird. Es ist mindestens eine Integrationsstufe vorgesehen, wobei die Integrationsstufe den Generatoreingang mit einem Generatorausgang koppelt. An einem Stufeneingang der Integrationsstufe wird ein digitales Eingangssignal vom Generatoreingang oder von einer vorangegangenen Integrationsstufe empfangen. Das digitale Eingangssignal wird mit einer Rückkopplung von einem digitalen Ausgangssignal kombiniert. Nach der Verarbeitung der Kombination aus dem digitalen Eingangssignal und der Rückkopplung des digitalen Ausgangssignals kann das digitale Ausgangssignal am Stufenausgang bereitgestellt werden. Das digitale Ausgangssignal wird für eine nachfolgende Integrationsstufe oder den Generatorausgang bereitgestellt. Die Erzeugung von Gewichtungsfaktoren umfasst ferner die Bereitstellung der Gewichtungsfaktoren am Generatorausgang.
Durch die Generierung aufeinanderfolgender Gewichtungsfaktoren für jede Taktperiode innerhalb des Wandlungszyklus des iADC wird der Tatsache Rechnung getragen, dass in einem iADC der erste DAC-Rückkopplungswert der Wandlung viel höher gewichtet wird als der letzte Rückkopplungswert der Wandlung. Die Gewichtungsfaktoren können nach einer vordefinierten Funktion erzeugt werden, die die Gewichtung der DAC-Rückkopplungswerte ergänzt. So kann der Gewichtungsfaktor beispielsweise nach einer monoton abnehmenden Funktion abnehmen.
In einer weiteren Ausführungsform des Verfahrens wird festgestellt, ob die Ganzzahl, die durch den Teil des Mehrbitworts dargestellt wird, der zum jeweiligen Schaltblock kommt, gerade oder ungerade ist. Der Teil des Mehrbitwortes wird in zwei vorläufige Teilanteile mit gleichem Wert aufgeteilt. Die Aufteilung kann durch eine Rechtsschiebeoperation erfolgen. Das bedeutet, dass die dargestellte Ganzzahl durch 2 geteilt und abgerundet wird. Falls die durch das Mehrbitwortdargestellte Ganzzahl gerade war, bleibt bei dieser Teilung ein Rest von 0 übrig. War die durch das Mehrbitwort dargestellte Ganzzahl ungerade, ist der Rest stattdessen 1. Dann wird ein vorläufiger Teilanteil auf der Grundlage des Vorzeichens der Akkumulation der angepassten Gewichtungsfaktoren ausgewählt. Der Rest der Teilung wird zu dem vorläufigen Teilanteil addiert, der auf der Grundlage des Vorzeichens der Akkumulation der angepassten Gewichtungsfaktoren ausgewählt wurde.
Mit diesem Algorithmus wird erreicht, dass die Teilanteile ein Bit weniger haben als der Teil des Mehrbitwortes, aus dem sie durch Aufteilung erzeugt werden. Außerdem ist der Algorithmus einfach zu implementieren und verbraucht nicht viel Zeit bei der Ausführung. Durch die Auswahl eines vorläufigen Teilanteils auf der Grundlage des Vorzeichens des Gewichtsakkumulators wird das Gewicht des DAC-Rückkopplungswerts zu dieser bestimmten Taktperiode innerhalb des Wandlungszyklus des iADC berücksichtigt.
In einer weiteren Ausführungsform des Verfahrens werden im ersten Schaltblock Sequenzen von Mehrbitwörtern erfasst, die gerade Ganzzahlen repräsentieren, die nicht die minimale oder maximale Ganzzahl innerhalb des Bereichs der Ganzzahlen sind. Die Mehrbitwörter der Sequenz erreichen den Schaltblock in nachfolgenden Taktperioden innerhalb des Wandlungszyklus des iADC. Für jedes r-te Mehrbitwort einer detektierten Sequenz, wobei r eine natürliche Zahl ist, wird eine Einheit zu einem der beiden vorläufigen Teilanteile addiert und die Einheit von dem anderen vorläufigen Teilanteil subtrahiert, wobei die jeweiligen vorläufigen Teilanteile auf der Grundlage des Vorzeichens der Akkumulation der angepassten Gewichtungsfaktoren ausgewählt werden. Durch diesen Algorithmus wird die Konvergenz der MMS schneller erreicht.
In einer weiteren Ausführungsform des Verfahrens werden im ersten Schaltblock Mehrbitwörter erfasst, die gerade Ganzzahlen repräsentieren, die nicht die kleinste oder größte Ganzzahl im Bereich der Ganzzahlen sind. Außerdem wird nach dem Zufallsprinzip bestimmt, ob ein erkanntes Mehrbitwort, das eine gerade Ganzzahl repräsentiert, in zwei Teile mit gleichem oder ungleichem Wert aufgeteilt wird. Im Falle der Bestimmung einer ungleichen Aufteilung wird eine Einheit zu einem der beiden vorläufigen Teilanteile hinzugefügt und die Einheit vom anderen vorläufigen Teilanteil abgezogen, wobei die jeweiligen vorläufigen Teilanteile auf dem Vorzeichen der Akkumulation der angepassten Gewichtungsfaktoren basieren. Auch durch diesen Algorithmus kann die Konvergenz der MMS schneller erreicht werden.
Das Verfahren kann mit einem DAC gemäß einer der oben beschriebenen Implementierungen durchgeführt werden. Weitere Implementierungen des Verfahrens werden für den erfahrenen Leser aus den verschiedenen oben beschriebenen Ausführungsformen für den DAC leicht ersichtlich.
Das verbesserte Umwandlungskonzept wird im Folgenden für mehrere Ausführungsformen unter Bezugnahme auf die Zeichnungen näher beschrieben. Identische Bezugsziffern bezeichnen Signale, Elemente oder Komponenten mit identischen Funktionen. Wenn Signale, Elemente oder Komponenten in ihrer Funktion übereinstimmen, wird ihre Beschreibung nicht unbedingt in jeder der folgenden Figuren wiederholt.

zeigt eine schematische Darstellung eines inkrementellen Analog-Digital-Digital-Wandlers, iADC.
zeigt eine schematische Darstellung einer Ausführungsform eines Digital-Analog-Wandlers, DAC.
zeigt einen Auswahlvektor gemäß einer Ausführungsform eines Digital-Analog-Wandlers, DAC.
zeigt eine schematische Darstellung eines Schaltblocks gemäß einer Ausführungsform eines Digital-Analog-Wandlers, DAC.
zeigt eine schematische Darstellung eines Schaltblocks gemäß einer weiteren Ausführungsform eines Digital-Analog-Wandlers.
zeigt zwei Flussdiagramme zur Erkennung gerader Werte gemäß der Ausführungsform in .
zeigt eine schematische Darstellung eines Gewichtsgenerators gemäß einer Ausführungsform eines Digital-Analog-Wandlers, DAC.
zeigt eine schematische Darstellung einer elektronischen Vorrichtung gemäß einer Ausführungsform.

In ist das Schema eines inkrementellen Analog-Digital-Wandlers, iADC, dargestellt. Da das Funktionsprinzip eines iADC dem Fachmann bekannt ist, wird das Schema nur grob beschrieben.
Der iADC 1 umfasst einen Eingang 2 zur Bereitstellung eines analogen Eingangssignals A. Der iADC umfasst ferner einen Rückkopplungspfad 3 mit einem Digital-Analog-Wandler, DAC 4. Der DAC 4 liefert ein analoges Rückkopplungssignal y[n] für jede Taktperiode n innerhalb des Wandlungszyklus des iADC. Sowohl das analoge Eingangssignal A als auch das analoge Rückkopplungssignal y[n] werden an einen Kombinierer 5 des iADC 1 weitergeleitet. Der Kombinierer 5 summiert das analoge Eingangssignal A und das negierte analoge Rückkopplungssignal y[n] auf und leitet das kombinierte Signal C an ein Schleifenfilter 6 weiter. Das heißt, der Kombinierer subtrahiert das analoge Rückkopplungssignal y[n] vom analogen Eingangssignal A. Der Schleifenfilter 6 ist so ausgebildet, dass er das kombinierte Signal C nach bekannten Filtertechniken filtert. Das gefilterte Signal F wird dann an einen N-Stufen-Quantisierer 7 weitergeleitet. Der N-Pegel-Quantisierer 7 erzeugt aus dem gefilterten Signal F in jeder Taktperiode n ein Mehrbitwort x[n]. Das Mehrbitwort x[n] kann je nach aktiven Bits des Mehrbitworts N verschiedene Ganzzahlen darstellen, wobei N eine natürliche Zahl ist. Das Mehrbitwort x[n] wird über den Rückkopplungspfad 3 an den DAC 4 weitergeleitet, der so ausgebildet ist, dass er das Mehrbitwort x[n] in das analoge Rückkopplungssignal y[n] umwandelt.
Der DAC 4 im Rückkopplungspfad 3 umfasst einen Logikblock 8 zur Fehlanpassungsformung. Der Logikblock zur Fehlanpassungsformung ist so ausgebildet, dass er einen Auswahlvektor s[n] mit einer vordefinierten Anzahl von Bits erzeugt. Die Anzahl der Bits basiert auf dem Mehrbitwort x[n]. Der DAC 4 umfasst ferner eine Vielzahl von Ausgangselementen 9 und einen Signalkombinierer 10. Die Anzahl der Ausgangselemente 9 entspricht der Anzahl der Bits des Auswahlvektors s[n]. Die Ausgangselemente 9 sind so ausgebildet, dass sie auf der Grundlage des Auswahlvektors s[n] entsprechende Analoganteile y_i[n] erzeugen, wobei i die Nummerierung der Ausgangselemente 9 ist. Das bedeutet, dass jedes Bit des Auswahlvektors s[n] einem entsprechenden Ausgangselement 9 zugeordnet ist. Jedes Ausgangselement 9 erzeugt einen Analoganteil y_i[n], wenn das entsprechende Bit des Auswahlvektors s[n] aktiv ist. Ist das entsprechende Bit des Auswahlvektors s[n] inaktiv, erzeugt das Ausgangselement 9 keinen Analoganteil y_i[n] oder einen Analoganteil y_i[n] mit umgekehrtem Vorzeichen. Der Signalkombinierer 10 fasst alle von den Ausgangselementen 9 erzeugten Analoganteile y_i[n] zu dem analogen Rückkopplungssignal y[n] zusammen. Das bedeutet, dass der Signalkombinierer 10 alle Analoganteile y_i[n] aufsummiert.
Der iADC 1 umfasst außerdem einen Dezimationsfilter 11. Das Dezimationsfilter 11 empfängt das Mehrbitwort x[n] jeder Taktperiode n innerhalb des Umwandlungszyklus des iADC 1. Das Dezimationsfilter 11 ist so ausgebildet, dass es die Mehrbitwörter x[n] filtert, um ein digitales Systemausgangssignal D zu erzeugen. Filtertechniken, die vom Dezimationsfilter 11 verwendet werden können, sind dem Fachmann im Allgemeinen bekannt.
In ist eine schematische Darstellung einer Ausführungsform des DAC 4 zu sehen. In diesem Beispiel hat der DAC 4 eine begrenzte Auflösung. Der DAC 4 kann jedoch leicht angepasst werden, um eine niedrigere oder höhere Auflösung zu erreichen. Daher ist das in 2 gezeigte Schema als eine beispielhafte Ausführungsform ohne Verlust der Allgemeingültigkeit zu verstehen.
Der DAC 4 besteht aus mehreren Komponenten, nämlich dem Logikblock 8 für die Fehlanpassung, der Vielzahl von Ausgangselementen 9 und dem Signalkombinierer 10. Diese Komponenten sind durch mehrere Signale miteinander verbunden. Der Logikblock 8 zur Fehlanpassungsformung umfasst eine vorgegebene Anzahl von Schaltblöcken 12, die kaskadiert angeordnet sind. Die Anzahl der Schaltblöcke 12 wird durch das Mehrbitwort vorgegeben, das Ganzzahlen innerhalb eines Bereichs von Ganzzahlen darstellt. Aus demselben Grund ist auch die Anzahl der Ausgangselemente 9 vorgegeben. In diesem Beispiel besteht der Logikblock 8 zur Fehlanpassungsformung aus sieben Schaltblöcken 12a-g und acht Ausgangselementen 9a-h.
Mit dem DAC von ist es möglich, ein Mehrbitwort x[n] zu konvertieren, das Ganzzahlen innerhalb eines Bereichs von neun verschiedenen Ganzzahlen repräsentiert. Die durch den Bereich der Ganzzahlen abgedeckten Ganzzahlen entsprechen den Stufen des N-Stufen-Quantisierers 7. In diesem Beispiel ist der N-Stufen-Quantisierer 7 ein 9-Level-Quantisierer, der ein 4-Bit-Wort erzeugt.
Die Schaltblöcke 12 sind kaskadiert angeordnet und bilden Ebenen von Schaltblöcken L_j. Die erste Ebene von Schaltblöcken L₁ umfasst einen Schaltblock 12a. Von der Ebene L_j bis zur Ebene L_j+1 wird die Anzahl der Schaltblöcke 12 verdoppelt. So umfasst in diesem Beispiel die zweite Ebene L₂ zwei Schaltblöcke 12b-c und die dritte Ebene L₃ vier Schaltblöcke 12d-g.
In ist die Anzahl der Bits der eingehenden und ausgehenden Signale jedes Schaltblocks durch Ziffern neben den Linien angegeben, die die Signalleitung kreuzen. Der Schaltblock 12a der ersten Ebene L₁ empfängt das vom N-Stufen-Quantisierer kommende Mehrbitwort x[n], das in diesem Fall ein 4-Bit-Signal ist. Das Mehrbitwort x[n] wird vom Schaltblock 12a in zwei Teile x₁₂₃₄ [n] und x₅₆₇₈[n] des Mehrbitworts aufgeteilt, die an die Schaltblöcke 12b-c der zweiten Ebene L₂ weitergeleitet werden. Die Teile x₁₂₃₄[n] und x₅₆₇₈[n] des Mehrbitworts x[n] sind 3-Bit-Signale und haben somit ein Bit weniger als das Mehrbitwort x[n]. Im nächsten Schritt wird der Teil x₁₂₃₄[n] durch den Schaltblock 12b in die Teilanteile x₁₂[n] und x₃₄[n] aufgeteilt, während der Teil x₅₆₇₈ [n] durch den Schaltblock 12c in die Teilanteile x₅₆[n] und x₇₈[n] aufgeteilt wird. Die Teilanteile x₁₂[n], x₃₄[n], x₅₆[n] und x₇₈[n] sind 2-Bit-Signale. Sie werden an die Schaltblöcke 12d-g der dritten Ebene L₃ weitergeleitet. Der Schaltblock 12d teilt den Teilanteil x₁₂[n] in die weiteren Teilanteile x₁[n] und x₂[n] auf, wobei beide weiteren Teilanteile 1-Bit-Signale sind. Der Schaltblock 12e teilt den Teilanteil x₃₄[n] in die weiteren Teilanteile x₃[n] und x₄[n] auf, wobei beide weiteren Teilanteile 1-Bit-Signale sind. Der Schaltblock 12f teilt den Teilanteil x₅₆[n] in die weiteren Teilanteile x₅[n] und x₆[n] auf, wobei beide weiteren Teilanteile 1-Bit-Signale sind. Der Schaltblock 12g unterteilt den Teilanteil x₇₈[n] in die weiteren Teilanteile x₇[n] und x₈[n], wobei beide weiteren Teilanteile 1-Bit-Signale sind.
Jeder weitere Teilanteil x_1-8[n] ist eine Komponente des Auswahlvektors s[n], wie in dargestellt. Jeder weitere Teilanteil x_1-8[n] wird an jeweils ein Ausgangselement 9a-h weitergeleitet. Die Ausgangselemente 9 können 1-Bit-DACs sein. Die Ansteuerung der Ausgangselemente 9 erfolgt in Abhängigkeit vom Auswahlvektor s[n], d.h. von den Bits des Auswahlvektors, die den weiteren Teilanteil x_1-8[n] enthalten. Jedes Ausgangselement 9 erzeugt einen Analoganteil y_i[n], wenn das entsprechende Bit, d.h. x_i[n], des Auswahlvektors s[n] aktiv ist. Ist das entsprechende Bit, d.h. x_i[n], des Auswahlvektors s[n] inaktiv, erzeugt das Ausgangselement 9 keinen Analoganteil y_i[n] oder einen Analoganteil y_i[n] mit umgekehrtem Vorzeichen.
Der Signalkombinierer 10 kombiniert alle von den Ausgangselementen 9 erzeugten Analoganteile y_i[n] zu dem analogen Rückkopplungssignal y[n]. Das analoge Rückkopplungssignal y[n] wird an den Kombinierer 5 des iADC weitergeleitet.
In ist ein Beispiel für den Auswahlvektor s[n] dargestellt. In diesem Beispiel hat der Auswahlvektor s[n] mindestens acht Komponenten x_i[n], die mindestens acht Ausgangselemente 9 steuern. Für den Fall, dass der DAC 4 eine höhere Auflösung hat als der DAC 4 aus 2, umfasst der Mismatch-Logikblock 8 mehr als sieben Schaltblöcke 12 und mehr als acht Ausgangselemente 9. In diesem Fall umfasst der Auswahlvektor s[n] ebenso viele Komponenten wie Ausgangselemente 9, was durch die Punkte am Ende des Auswahlvektors s[n] angezeigt wird.
In 4 ist eine schematische Darstellung eines beispielhaften Schaltblocks 12 gemäß einer Ausführungsform des DAC 4 gezeigt. Der dargestellte Schaltblock 12 ist als beispielhafte Ausführungsform entsprechend der Grundidee der vorgeschlagenen MMS-Logik zu verstehen. Weitere Implementierungen der vorgeschlagenen MMS-Logik, die sich von 4 unterscheiden, aber die gleiche Funktion haben, können für den erfahrenen Leser leicht ersichtlich werden.
Darüber hinaus kann der dargestellte Schaltblock 12 ein beliebiger Schaltblock 12 innerhalb des Logikblocks 8 zur Fehlanpassungsformung des DAC 4 sein. Dies bedeutet, dass der Schaltblock 12 von 4 in einer beliebigen Ebene L_j des Logikblocks 8 zur Fehlanpassungsformung angeordnet sein kann. Der Schaltblock 12 hat einen ersten Eingang 13 zum Empfang des Mehrbitwortes x[n] oder zumindest eines Teils x_k[n] des Mehrbitwortes x[n]. Ohne Verlust der Allgemeingültigkeit empfängt der Schaltblock 12 von 4 ein ankommendes Signal, das den Teil x_abcd[n] des Mehrbitwortes x[n] umfasst und das L Bits hat, wobei L eine natürliche Zahl größer als 1 ist.
Der Schaltblock 12 umfasst ferner einen zweiten Eingang 14 zur Bereitstellung eines Gewichtungsfaktors W[n] in jeder Taktperiode n des Umwandlungszyklus des iADC 1. Der Gewichtungsfaktor W[n] kann ein Signal mit K Bits sein, wobei K eine natürliche Zahl ist. Der Schaltblock umfasst ferner einen dritten Eingang 15 zur Bereitstellung eines Taktsignals CLK.
Der Teil x_abcd[n] des Mehrbitwortes x[n] wird an einen Detektor 16 weitergeleitet. Der Detektor 16 erfasst, ob der Teil x_abcd[n] eine gerade oder eine ungerade Ganzzahl darstellt. Wenn der Teil x_abcd[n] eine gerade Ganzzahl darstellt, gibt der Detektor 16 „0“ aus. Steht der Teil x_abcd[n] für eine ungerade Ganzzahl, gibt der Detektor 16 eine „1“ aus. Die Ausgabe des Detektors 16 kann als Rest ε einer Teilung des Anteils x_abcd[n] verstanden werden.
Der Teil x_abcd[n] des Mehrbitwortes x[n] wird ebenfalls an einen Teiler 17 weitergeleitet. Der Teiler 17 teilt den Teil x_abcd[n] in zwei gleiche vorläufige Teilanteile x_ab[n] und x_cd[n]. Die Aufteilung kann durch Rechtsverschiebung der Bits des Teils x_abcd[n] erfolgen. Das bedeutet, dass die durch den Teil x_abcd[n] dargestellte Ganzzahl durch 2 geteilt und abgerundet wird. Das Ergebnis dieser Teilung wird den beiden vorläufigen Teilanteilen x_ab[n] und x_cd[n] zugewiesen. Für den Fall, dass der Anteil x_abcd[n] eine gerade Ganzzahl darstellt, bleibt von dieser Teilung ein Rest ε=0 übrig, d.h. die beiden vorläufigen Teilanteile x_ab[n] und x_cd[n] ergeben zusammen den Anteil x_abcd[n] . Für den Fall, dass der Teil x_abcd[n] eine ungerade Ganzzahl darstellt, bleibt von dieser Teilung ein Rest ε=1 übrig. Dieser Rest ε wird, wie oben beschrieben, vom Detektor 16 ausgegeben.
Der Schaltblock 12 umfasst außerdem einen Addierer 18. Der Addierer 18 ist so ausgebildet, dass er den Rest ε der vom Teiler 17 durchgeführten Teilung zu einem der vorläufigen Teilanteile x_ab[n] oder x_cd[n] addiert. Der Addierer umfasst ein erstes UND-Gatter 19 und ein zweites UND-Gatter 20. Einer der Eingangsanschlüsse des ersten UND-Gatters 19 ist invertiert. Der ausgegebene Rest ε des Detektors 16 wird an je einen Eingangsanschluss der beiden UND-Gatter 19, 20 weitergeleitet, der nicht invertiert ist. Der Addierer umfasst ferner einen ersten Summenoperator 21, der so ausgebildet ist, dass er den Rest ε zu dem ersten vorläufigen Teilanteil x_ab[n] addiert. Der Ausgang des ersten UND-Gatters 19 ist mit dem ersten Summenoperator 21 verbunden. Der Addierer umfasst ferner einen zweiten Summenoperator 22, der so ausgebildet ist, dass er den Rest ε zum zweiten vorläufigen Teilanteil x_cd[n] addiert. Der Ausgang des zweiten UND-Gatters 20 ist mit dem zweiten Summenoperator 22 verbunden.
Der Schaltblock 12 umfasst ferner einen Selektor 23, der so ausgebildet ist, dass er einen der vorläufigen Teilanteile x_ab[n] oder x_cd[n] auswählt, zu dem der Rest ε zu addieren ist. Dabei basiert die Auswahl auf den akkumulierten angepassten Gewichtungsfaktoren W[n] der vorangegangenen Taktperioden. Der Selektor 23 gibt 0 aus, wenn der Rest ε zu dem ersten vorläufigen Teilanteil x_ab[n] addiert werden soll. Stattdessen gibt der Selektor 23 eine 1 aus, wenn der Rest ε zum zweiten vorläufigen Teilanteil x_cd[n] hinzugefügt werden soll. Das vom Selektor 23 ausgegebene Auswahlsignal δ wird an die jeweiligen anderen Eingangsanschlüsse der UND-Gatter 19, 20 des Addierers 18 weitergeleitet. So wird das Auswahlsignal 5 an den invertierten Eingangsanschluss des ersten UND-Gatters 19 und an den zweiten Eingangsanschluss des zweiten UND-Gatters 20, das nicht invertiert ist, weitergeleitet.
Nur wenn beide Eingangsanschlüsse eines der UND-Gatter 19, 20 „1“ sind, gibt das jeweilige UND-Gatter „1“ an den entsprechenden Summenoperator 21, 22 weiter, was zu einer Addition zum entsprechenden vorläufigen Teilanteil x_ab[n] bzw. x_cd[n] führt. Das bedeutet, dass im Falle, dass der Rest ε „0“ ist, überhaupt keine Addition stattfindet. Ist der Rest ε gleich „1“ und das Auswahlsignal 5 gleich „0“, wird das erste UND-Gatter aktiviert, da das Auswahlsignal 5 invertiert und damit zu „1“ wird. Ist der Rest ε gleich „1“ und das Auswahlsignal 5 gleich „1“, wird das zweite UND-Gatter aktiviert.
Der Schaltblock 12 umfasst ferner einen ersten Ausgang 24, der den ersten Teilanteil x_ab[n] weiterleitet. Außerdem umfasst der Schaltblock 12 einen zweiten Ausgang 25, der den zweiten Teilanteil x_cd[n] weiterleitet. Beide Teilanteile x_ab[n], x_cd[n] haben L-1 Bits, also ein Bit weniger als der Abschnitt x_abcd[n] des Mehrbitwortes x[n] . Für den Fall, dass der Teil x_abcd[n] eine gerade Ganzzahl darstellt, haben beide Teilanteile x_ab[n], x_cd[n] den gleichen Wert. Falls der Teil x_abcd[n] eine ungerade Ganzzahl darstellt, ist einer der Teilanteile x_ab[n], x_cd[n] um 1 größer als der entsprechende andere.
Der vom zweiten Eingang 14 des Schaltblocks 12 gelieferte Gewichtungsfaktor W[n] wird angepasst, indem er mit der Differenz zwischen den beiden ausgegebenen Teilanteilen x_ab[n], x_cd[n] multipliziert wird. Dies wird durch die Verwendung eines ersten Logikoperators 26 und eines zweiten Logikoperators 27 erreicht. Der erste Logikoperator 26 ist mit dem Selektionssignal 5 verbunden und wird ausgewertet. Ist das Selektionssignal δ „0“, wird der Gewichtungsfaktor W[n] mit -1 multipliziert und an den zweiten Logikoperator 27 weitergeleitet. Ist das Selektionssignal δ „1“, wird der Gewichtungsfaktor W[n] mit +1 multipliziert, d.h. unverändert gelassen, und an den zweiten Logikoperator 27 weitergeleitet. Der zweite Logikoperator 27 erhält den Rest ε zur Auswertung. Ist der Rest „1“, da die durch den Anteil x_abcd[n] repräsentierte Ganzzahl ungerade ist, gibt der zweite Logikoperator 27 den durch den ersten Logikoperator 26 angepassten Gewichtungsfaktor W'[n] aus. Ist der Rest „0“, da die durch den Anteil x_abcd[n] dargestellte Ganzzahl gerade ist, wird der Gewichtungsfaktor W'[n] mit 0 multipliziert und weitergegeben. In diesem Fall gibt der zweite Logikoperator 27 „0“ aus.
Der Schaltblock 12 umfasst ferner einen Gewichtsakkumulator 28, der zum Akkumulieren aufeinanderfolgender angepasster Gewichtungsfaktoren W'[n] vorgesehen ist. Der Gewichtsakkumulator 28 umfasst einen Summenoperator 29 und einen Speicher 30. Der Summenoperator 29 summiert den vom zweiten Logikoperator 27 stammenden angepassten Gewichtungsfaktor W'[n] und die vom Speicher 30 ausgegebene Akkumulation R_n-1 der angepassten Gewichtungsfaktoren W'[n] aus vorangegangenen Taktperioden auf. Die Summe wird dann als neue Akkumulation R_n-1 für die nächste Taktperiode n+1 im Speicher 30 abgelegt. Der Speicher 30 empfängt das Taktsignal CLK zur zeitgesteuerten Speicherung der neuen Akkumulation R_n-1. Die Speicherung der neuen Akkumulation R_n-1 im Speicher 30 erfolgt später als die Auswahl einer der vorläufigen Teilanteilen x_ab[n], x_cd[n] durch den Selektor 23. Der Speicher 30 leitet die Akkumulation R_n-1 der angepassten Gewichtungsfaktoren W'[n] an den Selektor 23 für die folgende Taktperiode n+1 weiter.
In 5 ist eine schematische Darstellung eines weiteren beispielhaften Schaltblocks 12 gemäß einer Ausführungsform des DAC 4 gezeigt. Insbesondere kann der Schaltblock 12 von 5 der Schaltblock 12 der ersten Ebene L₁ des Logikblocks 8 zur Fehlanpassungsformung sein, der das Mehrbitwort x[n] empfängt.
Der Schaltblock 12 von 5 unterscheidet sich von dem Schaltblock 12 von 4 dadurch, dass er zusätzlich einen weiteren Detektor 41 umfasst, der das Mehrbitwort empfängt. In einer Ausführungsform detektiert der weitere Detektor 41 Sequenzen von Mehrbitwörtern x[n], die gerade Ganzzahlen darstellen, die nicht die minimale oder maximale Ganzzahl innerhalb des Bereichs der Ganzzahlen sind. In einer anderen Ausführungsform detektiert der weitere Detektor 41 Mehrbitwörter x[n], die gerade Ganzzahlen repräsentieren, die nicht die minimale oder maximale Ganzzahl innerhalb des Bereichs der Ganzzahlen sind, und umfasst ferner einen Zittervorrichtung 42, der nach dem Zufallsprinzip bestimmt, wie das detektierte Mehrbitwort zu teilen ist. Der weitere Detektor 41 gibt je nach Erkennung „0“ oder „1“ aus. Das ausgegebene Signal wird als Einheit u bezeichnet. Der weitere Detektor 41 wird in 6 näher beschrieben.
Der Schaltblock 12 von 5 unterscheidet sich von 4 auch dadurch, dass er ein ODER-Gatter 43 enthält. Der erste Eingangsanschluss des ODER-Gatters 43 ist mit einem Ausgang des weiteren Detektors 41 verbunden.
Der zweite Eingangsanschluss ist mit dem Detektor 16 verbunden. Der Ausgangsanschluss des ODER-Gatters 43 ist mit den jeweiligen Eingangsanschlüssen der UND-Gatter 19, 20 des Addierers 18 verbunden. Dies bedeutet, dass in dieser Ausführungsform der Addierer 18 auch so ausgebildet ist, dass er die vom weiteren Detektor 41 ausgegebene Einheit u zu einem der beiden vom Teiler 17 erzeugten vorläufigen Teilanteile x₁₂₃₄ [n] oder x₅₆₇₈ [n] addiert.
Außerdem umfasst der Schaltblock 12 von 5 einen Subtrahierer 44. Der Subtrahierer 44 ist so ausgebildet, dass er die Einheit u von dem anderen der beiden vorläufigen Teilanteile x₁₂₃₄ [n] bzw. x₅₆₇₈ [n] subtrahiert. Der Subtrahierer 44 umfasst ein erstes UND-Gatter 45 und ein zweites UND-Gatter 46. Einer der Eingangsanschlüsse des zweiten UND-Gatters 46 ist invertiert. Die ausgegebene Einheit u des weiteren Detektors 41 wird an je einen Eingangsanschluss der beiden AND-Gatter 45, 46 weitergeleitet, der nicht invertiert ist. Der Subtrahierer 44 umfasst ferner einen ersten Differenzoperator 47, der so ausgebildet ist, dass er die Einheit u von dem ersten vorläufigen Teilanteil x₁₂₃₄[n] subtrahiert. Der Ausgang des ersten UND-Gatters 45 ist mit dem ersten Differenzoperator 47 verbunden. Der Subtrahierer 44 umfasst ferner einen zweiten Differenzoperator 48, der so ausgebildet ist, dass er die Einheit u von dem zweiten vorläufigen Teilanteil x₅₆₇₈ [n] subtrahiert. Der Ausgang des zweiten UND-Gatters 20 ist mit dem zweiten Differenzoperator 48 verbunden.
Das ausgegebene Auswahlsignal δ des Selektors 23 wird an die jeweiligen anderen Eingangsanschlüsse der UND-Gatter 45, 46 des Subtrahierers 44 weitergeleitet. So wird das Auswahlsignal 5 an den invertierten Eingangsanschluss des zweiten UND-Gatters 46 und an den zweiten Eingangsanschluss des ersten UND-Gatters 45, das nicht invertiert ist, weitergeleitet.
Der Schaltblock 12 von 5 umfasst auch einen dritten Logikoperator 49, der zwischen dem ersten Logikoperator 26 und dem zweiten Logikoperator 27 angeordnet ist. Der dritte Logikoperator 49 ist mit dem Ausgang des weiteren Detektors 41, d.h. der Einheit u, zur Auswertung verbunden. Ist die Einheit u „0“, so wird der vom ersten Logikoperator 26 kommende angepasste Gewichtungsfaktor W'[n] mit 1 multipliziert, d.h. unverändert gelassen, und an den zweiten Logikoperator 27 weitergeleitet. Ist die Einheit u „1“, wird der vom ersten Logikoperator 26 kommende angepasste Gewichtungsfaktor W'[n] mit 2 multipliziert und an den zweiten Logikoperator 27 weitergeleitet.
In 6a ist ein Flussdiagramm der logischen Operation des weiteren Detektors 41 gemäß einer Ausführungsform dargestellt. Diese Ausführungsform bezieht sich auf einen weiteren Detektor 41, der Sequenzen von Mehrbitwörtern x[n] erfasst, die gerade Ganzzahlen darstellen, die nicht die minimale oder maximale Ganzzahl innerhalb des Bereichs der Ganzzahlen sind.
Der weitere Detektor 41 empfängt das Mehrbitwort x[n]. Im ersten Schritt wird geprüft, ob das Mehrbitwort eine gerade Ganzzahl darstellt. Wenn das Mehrbitwort x[n] keine gerade Ganzzahl darstellt, wird ein Zähler EvenCNT, der zunächst den Wert 0 hat, auf 0 zurückgesetzt und der weitere Detektor 41 gibt „0“ aus, was zu einer gleichmäßigen Aufteilung führt. Stellt das Mehrbitwort x[n] eine gerade Ganzzahl dar, wird der Zähler um 1 erhöht. Im letzteren Fall wird in einem zweiten Schritt geprüft, ob der Zähler EvenCNT größer als ein Parameter CNTLimit ist. Der Parameter CNTLimit kann z.B. 1 sein, wenn jedes zweite Mehrbitwortx[n] einer erkannten Sequenz in ungleichwertige Teile zerlegt werden soll. Wenn der Zähler EvenCNT kleiner oder gleich dem Parameter CNTLimit ist, gibt der weitere Detektor 41 „0“ aus. Andernfalls wird in einem dritten Schritt geprüft, ob die durch das Mehrbitwort x[n] repräsentierte Ganzzahl kleiner als die maximale und größer als die minimale Ganzzahl des Bereichs der Ganzzahlen ist. Wenn ja, gibt der weitere Detektor 41 „1“ aus, was zu einer ungleichen Aufteilung führt. Andernfalls gibt der weitere Detektor 41 „0“ aus. Die Reihenfolge des zweiten und dritten Schritts kann umgekehrt werden, ohne dass sich dies auf das Gesamtergebnis auswirkt. Der dritte Schritt könnte alternativ auch vor dem ersten Schritt ausgeführt werden, ohne die Gesamtleistung wesentlich zu beeinträchtigen.
In 6b ist ein Flussdiagramm der logischen Operation des weiteren Detektors 41 gemäß einer anderen Ausführungsform dargestellt. Diese Ausführungsform bezieht sich auf einen weiteren Detektor 41, der Mehrbitwörter x[n] erfasst, die gerade Ganzzahlen darstellen, die nicht das Minimum oder Maximum einer Ganzzahl innerhalb des Bereichs der Ganzzahlen sind, und bei dem eine Zittervorrichtung 42 zufällig bestimmt, wie das erkannte Mehrbitwort zu teilen ist.
Der weitere Detektor 41 empfängt das Mehrbitwort x[n]. Im ersten Schritt wird geprüft, ob das Mehrbitwort x[n] eine gerade Ganzzahl darstellt. Wenn das Mehrbitwort x[n] keine gerade Ganzzahl darstellt, gibt der weitere Detektor 41 „0“ aus. Andernfalls bestimmt eine Zittervorrichtung 42 nach dem Zufallsprinzip, wie das Mehrbitwort x[n] aufzuteilen ist, d. h. in zwei Teilanteile mit gleichem oder ungleichem Wert zu zerlegen ist. Der Zittervorrichtung 42 kann ein Zufallszahlengenerator sein, der Zufallszahlen von 0 bis 1 erzeugt. Wenn die Zufallszahl kleiner als 0,5 ist, gibt der weitere Detektor 41 „0“ aus, was zu einer gleichwertigen Aufteilung führt. Andernfalls wird in einem nächsten Schritt geprüft, ob die durch das Mehrbitwort x[n] dargestellte Ganzzahl kleiner als die maximale und größer als die minimale Ganzzahl des Bereichs der Ganzzahlen ist. Wenn ja, gibt der weitere Detektor 41 „1“ aus, was zu einer ungleichen Aufteilung führt. Andernfalls gibt der weitere Detektor 41 „0“ aus. Die Schritte können in ihrer Reihenfolge umgestellt werden, ohne dass die Gesamtfunktionalität beeinträchtigt wird.
In 7 ist eine schematische Darstellung eines Gewichtsgenerators 31 gemäß einer Ausführungsform des DAC 4 gezeigt. Der in 7 dargestellte Gewichtsgenerator 31 stellt eine bevorzugte Ausführungsform eines Gewichtsgenerators 31 dar. Andere Ausführungsformen sind jedoch ebenfalls möglich. So kann der Gewichtsgenerator 31 beispielsweise ein Speicherelement (nicht dargestellt) umfassen, in dem verschiedene Gewichtungsfaktoren W[n] gespeichert sind.
Der Gewichtsgenerator 31 von 7 umfasst einen Generatoreingang 32 zur Aufnahme eines digitalen Startfaktors 33. Der Startfaktor 33 kann von einer externen Hardware oder einer externen Software bereitgestellt werden oder er kann in einem Integrationsregister innerhalb des Gewichtsgenerators fest kodiert sein. Der Startfaktor wird für die sukzessive Berechnung monoton abnehmender Gewichtungsfaktoren W[n] für jede Taktperiode n benötigt. Der Gewichtsgenerator 31 umfasst dazu einen Generatorausgang 34, der den Gewichtungsfaktor W[n] an den zweiten Eingang 14 des Schaltblocks 12 weiterleitet.
Der Gewichtsgenerator 31 von 7 umfasst drei Integrationsstufen 35a-c, die den Generatoreingang mit dem Generatorausgang verbinden. Jede Integrationsstufe 35 umfasst einen Stufeneingang 36, wie er für die erste Integrationsstufe 35a angegeben ist. Der Stufeneingang 36 empfängt ein digitales Eingangssignal vom Generatoreingang 32 bzw. von einer vorangehenden Integrationsstufe 35. Des Weiteren umfasst jede Integrationsstufe 35 einen Stufenausgang 37, wie er auch für die erste Integrationsstufe 35a angegeben ist. Der Stufenausgang 37 liefert ein digitales Ausgangssignal für eine nachfolgende Integrationsstufe 35 bzw. den Generatorausgang 34. Das heißt, das digitale Ausgangssignal der letzten Integrationsstufe 35c ist der Gewichtungsfaktor W[n]. Jede Integrationsstufe 35 umfasst ferner einen Stufenkombinierer 38, der so ausgebildet ist, dass er das digitale Eingangssignal und eine Rückkopplung vom digitalen Ausgangssignal kombiniert. Ein Stufenkombinierer 38 ist für die erste Integrationsstufe 35a bezeichnet. Insbesondere subtrahiert der Stufenkombinierer 38 das digitale Eingangssignal von der Rückkopplung des digitalen Ausgangssignals. Jede Integrationsstufe 35 umfasst ferner ein Register 39, das so ausgebildet ist, dass es die Kombination aus dem digitalen Eingangssignal und der Rückkopplung des digitalen Ausgangssignals verarbeitet. Das Register 39 liefert das jeweilige digitale Ausgangssignal jeder Integrationsstufe 25. Jedes Register erhält einen Registerfaktor 40a-c. Die Registerfaktoren 40a-c können für die erste Taktperiode n=1 innerhalb des Wandlungszyklus des iADC 1 benötigt werden, um die Register 39 mit einem Startwert zu initialisieren. Die Registerfaktoren 40a-c lassen sich aus dem Startfaktor 33 und der Bedingung ableiten, dass der Gewichtungsfaktor W[n] der letzten Taktperiode n=OSR innerhalb des Wandlungszyklus des iADC 1 1 sein muss. Für jeden neuen Wandlungszyklus des iADC 1, d.h. für jede Taktperiode n=1, können die Register 39 jeder Integrationsstufe 35 neu initialisiert werden. Die Neuinitialisierung kann jedoch auch in anderen Zeitabständen erfolgen. Beispielsweise erfolgt die Neuinitialisierung in jedem X-ten Wandlungszyklus. Die Register 39 können zum Beispiel nach jedem zweiten oder dritten Umwandlungszyklus neu initialisiert werden. Der genaue Zeitpunkt der Neuinitialisierung hat keinen wesentlichen Einfluss auf die Funktionalität des iADC.
8 zeigt ein schematisches Diagramm einer beispielhaften Ausführungsform einer elektronischen Vorrichtung (50), die den iADC (1) umfasst und mit mindestens einem Sensor (51) verbunden ist. Der iADC (1) ist so ausgebildet, dass er eine Analog-Digital-Wandlung eines von dem mindestens einen Sensor (51) gelieferten Signals durchführt.
Die hier offengelegten Ausführungsformen des DAC wurden erörtert, um den Leser mit den neuen Aspekten der Idee vertraut zu machen. Obwohl bevorzugte Ausführungsformen gezeigt und beschrieben wurden, können viele Änderungen, Modifikationen, Äquivalente und Substitutionen der offengelegten Konzepte von einem Fachmann vorgenommen werden, ohne unnötig vom Umfang der Ansprüche abzuweichen.
Es wird deutlich, dass die Offenbarung nicht auf die offengelegten Ausführungsformen und auf das, was hier besonders gezeigt und beschrieben wurde, beschränkt ist. Vielmehr können Merkmale, die in einzelnen abhängigen Ansprüchen oder in der Beschreibung aufgeführt sind, vorteilhaft kombiniert werden. Darüber hinaus schließt der Umfang der Offenbarung jene Variationen und Modifikationen ein, die für den Fachmann offensichtlich sind und in den Anwendungsbereich der beigefügten Ansprüche fallen.
Der Begriff „umfassend“, soweit er in den Ansprüchen oder in der Beschreibung verwendet wurde, schließt andere Elemente oder Schritte eines entsprechenden Merkmals oder Verfahrens nicht aus. Falls die Begriffe „ein“ oder „eine“ in Verbindung mit Merkmalen verwendet wurden, schließen sie eine Vielzahl solcher Merkmale nicht aus. Darüber hinaus sind alle Bezugszeichen in den Ansprüchen nicht als Einschränkung des Anwendungsbereichs zu verstehen.
Bezugszeichenliste

1: inkrementeller Analog-Digital-Wandler, iADC
2: Eingang des iADC
3: Rückkopplungspfad des iADC
4: Digital-Analog-Wandler, DAC
5: Kombinierer des iADC
6: Schleifenfilter
7: N-Stufen-Quantisierer
8: Logikblock zur Fehlanpassungsformung
9: Ausgangselemente
10: Signalkombinierer des DAC
11: Dezimationsfilter
12: Schaltblock
13: erster Eingang des Schaltblocks
14: zweiter Eingang des Schaltblocks
15: dritter Eingang des Schaltblocks
16: Detektor des Schaltblocks
17: Teiler des Schaltblocks
18: Addierer des Schaltblocks
19: erstes UND-Gatter des Addierers
20: zweites UND-Gatter des Addierers
21: erster Summenoperator des Addierers
22: zweiter Summenoperator des Addierers
23: Selektor des Schaltblocks
24: erster Ausgang des Schaltblocks
25: zweiter Ausgang des Schaltblocks
26: erster Logik-Operator des Schaltblocks
27: zweiter Logik-Operator des Schaltblocks
28: Gewichtsakkumulator des Schaltblocks
29: Summenoperator des Gewichtsakkumulators
30: Speicher des Gewichtsakkumulators
31: Gewichtsgenerator
32: Generatoreingang
33: digitaler Startfaktor des Gewichtsgenerators
34: Generatorausgang
35: Integrationsstufe des Gewichtsgenerators
36: Stufeneingang der Integrationsstufe
37: Stufenausgang der Integrationsstufe
38: Stufenkombinierer der Integrationsstufe
39: Register der Integrationsstufe
40: Registerfaktor
41: weiterer Detektor
42: Zittervorrichtung
43: OR-Gatter
44: Subtrahierer
45: erstes UND-Gatter des Subtrahierers
46: zweites UND-Gatter des Subtrahierers
47: erster Differenzoperator des Subtrahierers
48: zweiter Differenzoperator des Subtrahierers
49: dritter Logikoperator des Schaltblocks
50: elektronische Vorrichtung
51: Sensor
A: Analoges Eingangssignal
y[n]: analoges Rückkopplungssignal
u: Einheitssignal
C: kombiniertes Signal
F: Gefiltertes Signal
x[n]: Mehrbitwort
s[n]: Auswahlvektor
yi[n]: Analoganteil
Lj: Ebenen von Schaltblöcken
xk[n]: Teil/Teilanteile des Mehrbitwortes
W[n]: Gewichtungsfaktor
W': [n]angepasster Gewichtungsfaktor
CLK: Taktsignal
E: Rest der Teilung
Δ: Auswahlsignal
Rn-1: Akkumulation der angepassten Gewichtungsfaktoren

Claims

Digital-Analog-Wandler, DAC (4), zur Verwendung in einem inkrementellen Analog-Digital-Wandler, iADC (1), wobei der DAC (4) so ausgebildet ist, dass er ein Mehrbitwort (x[n]) in ein analoges Rückkopplungssignal (y[n]) umwandelt, wobei das Mehrbitwort (x[n]) eine Ganzzahl innerhalb eines Bereichs von Ganzzahlen darstellt, wobei der DAC (4) aufweist: - einen Logikblock (8) zur Fehlanpassungsformung, der so ausgebildet ist, dass er einen Auswahlvektor (s[n]) mit einer vordefinierten Anzahl von Bits auf der Grundlage des Mehrbitworts (x[n]) erzeugt, - eine Vielzahl von Ausgangselementen (9), die so ausgebildet sind, dass sie entsprechende Analoganteile (y_i[n]) auf der Grundlage des Auswahlvektors (s[n]) erzeugen, und - einen Signalkombinierer (10) zum Kombinieren der Analoganteile (y_i[n]) zu dem analogen Rückkopplungssignal (y[n]), wobei in dem Logikblock (8) zur Fehlanpassungsformung - eine vorgegebene Anzahl von Schaltblöcken (12) kaskadiert angeordnet sind, - jeder Schaltblock (12) so ausgebildet ist, dass er zumindest einen Teil des Mehrbitworts (x[n]) empfängt, den Teil in zwei Teilanteile aufteilt und jeden Teilanteil an einen weiteren nachfolgenden Schaltblock (12) bzw. an eines der Ausgangselemente (9) weiterleitet, - in jedem Schaltblock (12) ein Gewichtungsfaktor (W[n]) durch Multiplikation des Gewichtungsfaktors (W[n]) mit der Differenz der beiden Teilanteile angepasst wird, und - jeder Schaltblock (12) einen Gewichtsakkumulator (28) aufweist, der zum Akkumulieren aufeinanderfolgender angepasster Gewichtungsfaktoren (W' [n]) vorgesehen ist, wobei die Art und Weise des Aufteilens des Teils eines weiteren Mehrbitworts (x[n]), der zu einer nachfolgenden Taktperiode innerhalb des Umwandlungszyklus des iADC (1) zu dem jeweiligen Schaltblock (12) gelangt, basierend auf dem Vorzeichen des Gewichtsakkumulators (28) bestimmt wird.
DAC (4) nach Anspruch 1, wobei in in jeder Taktperiode innerhalb des Wandlungszyklus des iADC (1) ein neuer Gewichtungsfaktor (W[n]) bereitgestellt wird, wobei aufeinanderfolgende Gewichtungsfaktoren (W[n]) gemäß einer monoton fallenden Funktion abnehmen.
DAC (4) nach einem der Ansprüche 1 bis 2, wobei jeder Schaltblock ferner umfasst - einen Teiler (17), der so ausgebildet ist, dass er den Teil des Mehrbitworts (x[n]) in zwei vorläufige Teilanteile mit gleichem Wert aufteilt, - einen Selektor (23), der so ausgebildet ist, dass er eine der vorläufigen Teilanteile auswählt, wobei die Auswahl auf dem Vorzeichen des Gewichtsakkumulators (28) basiert, und - einen Addierer (18), der so ausgebildet ist, dass er einen Rest (ε) der von dem Teiler (17) durchgeführten Aufteilung zu dem von dem Selektor (23) ausgewählten vorläufigen Teilanteil addiert.
DAC (4) nach einem der Ansprüche 1 bis 2, wobei jeder Schaltblock (12) ferner umfasst - einen ersten Eingang (13) zum Empfang des Teils des Mehrbitworts (x[n]), - einen zweiten Eingang (14) zur Bereitstellung der Gewichtungsfaktoren (W[n]), - einen dritten Eingang (15) zum Bereitstellen eines Taktsignals, wobei das Taktsignal für den Gewichtsakkumulator (28) bereitgestellt wird, um nachfolgende angepasste Gewichtungsfaktoren (W'[n]) zu akkumulieren, - einen Detektor (16), der so ausgebildet ist, dass er erfasst, ob eine Ganzzahl, die durch den Teil des Mehrbitworts (x[n]) dargestellt wird, gerade oder ungerade ist, - einen Teiler (17), der so ausgebildet ist, dass er den Teil des Mehrbitworts (x[n]) in zwei vorläufige Teilanteile aufteilt, wobei die vorläufigen Teilanteile einen kleineren Absolutwert als der Teil des Mehrbitworts (x[n]) haben, - einen Selektor (23), der so ausgebildet ist, dass er eine der vorläufigen Teilanteile auswählt, wobei die Auswahl auf dem Vorzeichen des Gewichtsakkumulators (28) basiert, und - einen Addierer (18), der so ausgebildet ist, dass er einen Rest (ε) der von dem Teiler (17) durchgeführten Aufteilung zu dem von dem Selektor (23) ausgewählten vorläufigen Teilanteil addiert, - einen ersten Ausgang (24) zur Weiterleitung des ersten Teilanteils, - einen zweiten Ausgang (25) zur Weiterleitung des zweiten Teilanteils.
DAC (4) nach Anspruch 4, wobei in jedem Schaltblock (12) - der Teiler (17) so ausgebildet ist, dass er den Teil des Mehrbitworts (x[n]) in zwei vorläufige Teilanteile mit gleichem Wert aufteilt, und - der Addierer (18) so ausgebildet ist, dass er den Rest (ε) der vom Teiler (17) durchgeführten Aufteilung zu dem vom Selektor (23) ausgewählten vorläufigen Teilanteil addiert.
DAC (4) nach einem der Ansprüche 3 oder 5, wobei in dem ersten Schaltblock (12), der das Mehrbitwort (x[n]) empfängt, - ein weiterer Detektor (41) so ausgebildet ist, dass er eine Folge von Mehrbitwörtern (x[n]) erfasst, die gerade Ganzzahlen darstellen, die größer als die minimale und kleiner als die maximale Ganzzahl innerhalb des Bereichs der Ganzzahlen sind, und - für jedes r-te Mehrbitwort (x[n]) der detektierten Sequenz, wobei r eine natürliche Zahl ist, der Addierer (18) so ausgebildet ist, dass er eine Einheit (u) zu einem der beiden vorläufigen Teilanteile addiert, und ein Subtrahierer (44) so ausgebildet ist, dass er die Einheit (u) von dem anderen vorläufigen Teilanteil subtrahiert, wobei der Selektor (23) die jeweiligen vorläufigen Teilanteile auf der Basis des Vorzeichens des Gewichtsakkumulators (28) bestimmt.
DAC (4) nach einem der Ansprüche 3 oder 5, wobei in dem ersten Schaltblock (12), der das Mehrbitwort (x[n]) empfängt, - ein weiterer Detektor (41) so ausgebildet ist, dass er Mehrbitwörter (x[n]) erfasst, die gerade Ganzzahlen darstellen, die größer als die minimale und kleiner als die maximale Ganzzahl innerhalb des Bereichs der Ganzzahlen sind, - eine Zittervorrichtung (42) nach dem Zufallsprinzip bestimmt, ob ein von dem weiteren Detektor (41) erfasstes Mehrbitwort (x[n]) in zwei Teile mit gleichem bzw. ungleichem Wert zu teilen ist, und - für den Fall, dass die Zittervorrichtung (42) eine ungleiche Aufteilung bestimmt, der Addierer (18) so ausgebildet ist, dass er eine Einheit (u) zu einem der beiden vorläufigen Teilanteile addiert, und ein Subtrahierer (44) so ausgebildet ist, dass er die Einheit (u) von dem anderen vorläufigen Teilanteil subtrahiert, wobei der Selektor (23) die jeweiligen vorläufigen Teilanteile auf der Grundlage des Vorzeichens des Gewichtsakkumulators (28) bestimmt.
DAC (4) nach einem der Ansprüche 1 bis 7, wobei der DAC (4) weiterhin einen Gewichtsgenerator (31) aufweist, der so ausgebildet ist, dass er aufeinanderfolgende Gewichtungsfaktoren (W[n]) für jede Taktperiode innerhalb des Umwandlungszyklus des iADC (1) bereitstellt, wobei der Gewichtsgenerator (31) monoton abnehmende Gewichtungsfaktoren (W[n]) erzeugt.
DAC (4) nach Anspruch 8, wobei der Gewichtsgenerator (31) aufweist: - einen Generatoreingang (32), der einen digitalen Startfaktor (33) empfängt, - einen Generatorausgang (34), der den Gewichtungsfaktor (W[n]) bereitstellt, - mindestens eine Integrationsstufe (35), die den Generatoreingang (32) mit dem Generatorausgang (34) koppelt, wobei die Integrationsstufe (35) ferner umfasst - einen Stufeneingang (36) zum Empfang eines digitalen Eingangssignals vom Generatoreingang (32) bzw. von einer vorangehenden Integrationsstufe (35), - einen Stufenausgang (37) zur Bereitstellung eines digitalen Ausgangssignals für eine nachfolgende Integrationsstufe (35) bzw. den Generatorausgang (34), - einen Stufenkombinierer (38), der so ausgebildet ist, dass er das digitale Eingangssignal und eine Rückkopplung vom digitalen Ausgangssignal kombiniert, und - ein Register (39), das so ausgebildet ist, dass es die Kombination aus dem digitalen Eingangssignal und der Rückkopplung des digitalen Ausgangssignals verarbeitet, wobei das Register (39) das digitale Ausgangssignal bereitstellt.
DAC (4) nach einem der Ansprüche 8 bis 9, wobei der Gewichtsgenerator den jeweiligen Gewichtungsfaktor (W[n]) für eine bestimmte Taktperiode des Umwandlungszyklus an jeden Schaltblock (12) weitergibt.
Inkrementeller Analog-Digital-Wandler, iADC (1), mit einem DAC (4) nach einem der Ansprüche 1 bis 10, wobei der iADC (1) ferner Folgendes aufweist: - einen Eingang (2) zur Bereitstellung eines analogen Eingangssignals (A), - einen Kombinierer (5), der so ausgebildet ist, dass er das analoge Eingangssignal (A) mit dem analogen Rückkopplungssignal (y[n]) von dem DAC (4) kombiniert, - ein Schleifenfilter (6), das für die Filterung einer Kombination aus dem analogen Eingangssignal (A) und dem analogen Rückkopplungssignal (y[n]) ausgebildet ist, - einen N-stufigen Quantisierer (7) zum Erzeugen des Mehrbitworts (x[n]) auf der Grundlage eines Ausgangs des Schleifenfilters (6), - einen Rückkopplungspfad (3), der den DAC (4) umfasst, wobei der DAC (4) so ausgebildet ist, dass er das Mehrbitwort (x[n]) vom N-stufigen Quantisierer (7) in ein analoges Rückkopplungssignal (y[n]) für den Kombinierer des iADC (1) umwandelt, und - ein Dezimationsfilter (11), das zur Filterung des Mehrbitworts (x[n]) vorgesehen ist, um ein digitales Systemausgangssignal zu erzeugen.
Elektronische Vorrichtung aufweisend den iADC (1) gemäß Anspruch 11, wobei die elektronische Vorrichtung ferner mit mindestens einem Sensor verbunden ist, wobei der iADC (1) so ausgebildet ist, dass er eine Analog-Digital-Wandlung eines von dem mindestens einen Sensor gelieferten Signals durchführt.
Digital-Analog-Wandlungsverfahren zur Umwandlung eines Mehrbitworts (x[n]), das eine Ganzzahl innerhalb eines Bereichs von Ganzzahlen darstellt, zu einem analogen Rückkopplungssignal (y[n]) eines inkrementellen Analog-Digital-Wandlers, iADC (1), wobei das Digital-Analog-Wandlungsverfahren Folgendes umfasst: - Erzeugen eines Auswahlvektors (s[n]) mit einer vordefinierten Anzahl von Bits auf der Grundlage des Mehrbitworts (x[n]), - Erzeugen, mit einer Vielzahl von Ausgangselementen (9), jeweiliger Analoganteile (y_i[n]) auf der Grundlage des Auswahlvektors (s[n]), - Kombinieren der Analoganteile (y_i[n]) zum analogen Rückkopplungssignal (y[n]), wobei die Erzeugung des Auswahlvektors (s[n]) Folgendes umfasst: - sukzessives Aufteilen des Mehrbitwortes x[n] in Teile bzw. Teilanteile, - Anpassen von Gewichtungsfaktoren (W[n]) durch Multiplikation der Gewichtungsfaktoren (W[n]) mit der Differenz der beiden jeweiligen Teilanteile, und - Akkumulieren aufeinanderfolgender angepasster Gewichtungsfaktoren (W' [n]), wobei die Art und Weise der Aufteilung von Teilen weiterer Mehrbitworte (x[n]) in nachfolgenden Taktperioden innerhalb des Umwandlungszyklus des iADC (1) auf der Grundlage des Vorzeichens der Akkumulation angepasster Gewichtungsfaktoren (W[n]) bestimmt wird.
Verfahren nach Anspruch 13, ferner umfassend: Bereitstellen eines neuen Gewichtungsfaktors (W[n]) in jeder Taktperiode innerhalb des Umwandlungszyklus des iADC (1), wobei aufeinanderfolgende Gewichtungsfaktoren (W[n]) gemäß einer monoton abnehmenden Funktion abnehmen.
Verfahren nach einem der Ansprüche 13 bis 14, ferner umfassend: Erzeugen von aufeinanderfolgenden Gewichtungsfaktoren (W[n]) für jede Taktperiode innerhalb des Umwandlungszyklus des iADC (1) unter Verwendung eines Gewichtsgenerators (31), wobei die Erzeugung von Gewichtungsfaktoren (W[n]) ferner Folgendes umfasst: - Empfangen eines digitalen Startfaktors an einem Generatoreingang (32), - Bereitstellen mindestens einer Integrationsstufe (35), die den Generatoreingang (32) mit einem Generatorausgang (34) koppelt, - an einem Stufeneingang (36) der Integrationsstufe (35), Empfangen eines digitales Eingangssignal vom Generatoreingang (32) oder von einer vorhergehenden Integrationsstufe (35), - Kombinieren des digitalen Eingangssignals und einer Rückkopplung von einem digitalen Ausgangssignal, - an einem Stufenausgang (37) der Integrationsstufe (35), Bereitstellen des digitalen Ausgangssignals durch Verarbeiten der Kombination des digitalen Eingangssignals und der Rückkopplung vom digitalen Ausgangssignal für eine nachfolgende Integrationsstufe (35) oder den Generatorausgang (34), und - Bereitstellen der Gewichtungsfaktoren (W[n]) am Generatorausgang (34).
Verfahren nach einem der Ansprüche 13 bis 15, weiterhin umfassend: - Erfassen, ob die Ganzzahl, die durch den Teil des Mehrbitwortes (x[n]) dargestellt wird, der zu einem entsprechenden Schaltblock (12) gelangt, gerade oder ungerade ist, - Aufteilen des Teils des Mehrbitwortes (x[n]) in zwei vorläufige Teilanteile von gleichem Wert, - Auswählen eines vorläufigen Teilanteils auf der Grundlage des Vorzeichens der Akkumulation der angepassten Gewichtungsfaktoren (W' [n]), und - Hinzufügen eines Restes (ε) der Aufteilung zum ausgewählten vorläufigen Teilanteil.
Verfahren nach einem der Ansprüche 13 bis 16, ferner umfassend in einem ersten Schaltblock (12), der das Mehrbitwort (x[n]) empfängt, - Erfassen von Sequenzen von Mehrbitwörtern (x[n]), die gerade Ganzzahlen darstellen, die größer als die minimale und kleiner als die maximale Ganzzahl innerhalb des Bereichs der Ganzzahlen sind, und - für jedes r-te Mehrbitwort (x[n]) der erfassten Sequenz, wobei r eine natürliche Zahl ist, Addieren einer Einheit (u) zu einem der beiden vorläufigen Teilanteile und Subtrahieren der Einheit (u) von dem anderen vorläufigen Teilanteil, wobei die jeweiligen vorläufigen Teilanteile auf der Grundlage des Vorzeichens der Akkumulation der angepassten Gewichtungsfaktoren (W'[n]) ausgewählt werden.
Verfahren nach einem der Ansprüche 13 bis 16, ferner aufweisend in dem ersten Schaltblock (12), der das Mehrbitwort (x[n]) empfängt: - Erfassen von Mehrbitwörtern (x[n]), die gerade Ganzzahlen darstellen, die größer als die minimale und kleiner als die maximale Ganzzahl innerhalb des Bereichs der Ganzzahlen sind, - zufälliges Bestimmen der Aufteilung eines erfassten Mehrbitworts (x[n]), das eine gerade Ganzzahl darstellt, in zwei Teile mit gleichem bzw. ungleichem Wert und - im Falle der Bestimmung einer ungleichen Aufteilung, Hinzufügen einer Einheit (u) zu einem der beiden vorläufigen Teilanteile und Subtrahieren der Einheit (u) von dem anderen vorläufigen Teilanteil, wobei die jeweiligen vorläufigen Teilanteile auf der Grundlage des Vorzeichens der Akkumulation der angepassten Gewichtungsfaktoren (W'[n]) ausgewählt werden.