DE112004002857T5

DE112004002857T5 - Halbleitervorrichtung und Steuerverfahren für diese

Info

Publication number: DE112004002857T5
Application number: DE112004002857T
Authority: DE
Inventors: Kazuhiro Kurihara; Minoru Yamashita; Hiroaki Wada; Kazunari Kido; Atsushi Hatakeyama
Original assignee: Spansion Japan Ltd
Current assignee: Spansion Japan Ltd; Spansion LLC
Priority date: 2004-05-11
Filing date: 2004-05-11
Publication date: 2007-04-26
Also published as: JPWO2005109444A1; US20050276125A1; GB0622237D0; JP4577849B2; WO2005109444A1; GB2427949A; CN101015021A; GB2427949B; US7224602B2

Abstract

Halbleitervorrichtung mit:
– einem ersten Speicherzellen-Array, das Speicherzellen zum Speichern von Daten aufweist und auf Sektor-Basis gehandhabt wird;
– einem zweiten Speicherzellen-Array, das Speicherzellen aufweist, die Sektorschutzinformation auf der Sektor-Basis speichern; und
– einer Steuerschaltung, welche die in dem zweiten Speicherzellen-Array gespeicherte Sektorschutzinformation prüft, wenn ein Sektor modifiziert werden soll.

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft Halbleitervorrichtungen und Steuerverfahren für die Halbleitervorrichtungen, und insbesondere eine Halbleitervorrichtung mit Sektorschutzinformation und ein Steuerverfahren für diese Halbleitervorrichtung.
2. Beschreibung des relevanten Standes der Technik
Ein Flash-Speicher, bei dem es sich um einen nichtflüchtigen Halbleiterspeicher handelt, führt jeweils Operationen, wie z.B. Lesen, Programmieren und Löschen, auf Steuerbefehle hin aus, die von außerhalb zugeführt werden. Insbesondere weist ein Löschbefehl einen Chiplöschbefehl, auf den hin sämtliche Sektoren in einem Speicherbereich gelöscht werden, und einen Sektorlöschbefehl auf, auf den hin ein bezeichneter Sektor gelöscht wird. Der Speicherbereich besteht aus mehreren Sektoren, und jeder der Sektoren enthält mehrere Zellen. Der Flash-Speicher ist ein nichtflüchtiger Speicher und speichert Inhalte, die für eine lange Zeitdauer gehalten werden müssen, wie z.B. Programme und Steuerdaten in einem System.
Dementsprechend enthält der Flash-Speicher einen Schutzspeicher, der Schutzinformation speichert, damit die oben erwähnten Inhalte nicht versehentlich gelöscht werden. Ein für jeden Sektor entsprechend vorgesehener Speicher speichert die Schutzinformation und die Nichtschutzinformation. Die Schutzinformation verhindert das Löschen des Sektors. Die Nichtschutzinformation erlaubt das Löschen des Sektors. Bevor ein Sektor auf der Basis des Löschbefehls gelöscht wird, wird die Schutzinformation des dem Sektor entsprechenden Schutzspeichers geprüft. Nur ein Sektor, der sich im Nichtschutzstatus befindet, wird gelöscht.
1 zeigt ein Schaubild einer Löschoperation in einem herkömmlichen Flash-Speicher. Ein herkömmlicher Flash-Speicher 701 weist ein Speicherzellen-Array 702, ein WP- (write protect) Zellen-Array 703 und Latch-Schaltungen L000 bis L511 auf. Das Speicherzellen-Array 702 enthält eine Speicherzelle, in der die Daten gespeichert werden, und ist in mehrere Sektoren S000 bis S511 unterteilt. Hier wird ein Beispiel einer Speicherzelle gegeben, die in 512 Sektoren unterteilt ist. Das WP-Zellen-Array 703 enthält mehrere nichtflüchtige Speicherzellen, die jedem der oben erwähnten Sektoren entsprechende Schutzinformation speichern. Die Schutzinformation gibt den Schutz oder Nichtschutz des Sektors an. Die Latch-Schaltungen L000 bis L511 sind in gleicher Anzahl wie die Sektoren vorgesehen. Beispielsweise enthält ein Flash-Speicher, der 512 Sektoren aufweist, 512 Latch-Schaltungen. Die Löschoperation gemäß 1 wird von einer (nicht gezeigten) Steuerschaltung durchgeführt.
Das WP-Zellen-Array 703 wird gelesen, um die Schutzinformation in den Latch-Schaltungen L000 bis L511 beizubehalten, wobei eine Lesezeit während der Zeit des Hochfahrens benutzt wird. Falls die Schutzinformation der Latch-Schaltung L511 den Nichtschutzstatus aufweist, wenn ein User den Enter-Vorgang durchführt und die Chiplöschung durchführt und der Sektor des Chips nicht gelöscht werden soll, dekrementiert die Steuerschaltung einen Sektoradresszähler gemäß einem Dekrementiersignal, dekrementiert eine Sektor-Adresse und geht zum nächsten Sektor über, um die Löschoperation durchzuführen.
Wenn die Steuerschaltung detektiert, dass die Schutzinformation der Latch-Schaltung den Schutzstatus aufweist, führt die Steuerschaltung das Löschen in dem Sektor nicht durch, dekrementiert einen Sektoradresszähler gemäß einem Dekrementiersignal, dekrementiert eine Sektor-Adresse und geht zum nächsten Sektor über, um die Löschoperation durchzuführen. In dem nächsten Sektor prüft die Steuerschaltung die Schutzinformation. Falls die Schutzinformation den Nichtschutzstatus zeigt, wird die Löschoperation durchgeführt. Falls die Schutzinformation den Schutzstatus zeigt, wird die Löschoperation übergangen. Falls die Schutzinformation der Latch-Schaltung L256 den Nichtschutzstatus zeigt, führt die Steuerschaltung dem gewählten Sektor S256 den Löschhinweis zu, und das Löschen wird durchgeführt.
Nachdem das Löschen abgeschlossen ist, gibt die Steuerschaltung das Dekrementiersignal aus, um den Sektoradresszähler zu dekrementieren. Auch in dem Sektor S000 schließt die Steuerschaltung den Vorgang ohne ein Löschen des Sektors S000 ab, wenn die Steuerschaltung detektiert, dass die Schutzinformation der Latch-Schaltung L000 den Schutzstatus zeigt.
2 zeigt ein Zeitsteuerungsdiagramm für die Zeit des Hochfahrens einer Energie VCC bei dem herkömmlichen Flash-Speicher. Dieses Beispiel zeigt ein Eingangssignal zur Lesen während der Zeit des Hochfahrens. Ein Signal VCCOK ist ein internes Signal und geht in den High-Zustand über, wenn die Energie VCC einen gegebenen Pegel erreicht. Nachdem das Energie-VCC hochgefahren ist, wird ein Rücksetzsignal RST von High auf Low geändert. Die Periode von 1 ms zum Setzen des Rücksetzsignals RST auf High ist die Lesezeit zum Lesen der Schutzinformation aus dem WP-Zellen-Array 703. Somit muss die Schutzinformation des WP-Zellen-Arrays 703 in die 512 Latch-Schaltungen L000 bis L511 innerhalb 1 ms gelesen werden.
Der herkömmliche Flash-Speicher ist jedoch mit einem Problem dahingehend behaftet, dass die Lesezeit zur Zeit des Hochfahrens erzeugt werden muss und die Latch-Schaltungen in ihrer Anzahl den Sektoren gleich sein müssen. Die ist der Fall, da bei der Lesezeit des Hochfahrens das WP-Zellen-Array 703 gelesen wird, die Schutzinformation in den Latch-Schaltungen L000 bis L511 gespei chert wird und die Sektor-Adresse sequenziert wird, um die Schutzinformation zu prüfen und den Sektor zu löschen.
ÜBERBLICK ÜBER DIE ERFINDUNG
Die vorliegende Erfindung wurde vor dem Hintergrund der oben angeführten Umstände konzipiert und hat zur Aufgabe, eine Halbleitervorrichtung und ein Steuerverfahren für die Halbleitervorrichtung zu schaffen, bei denen die Lesezeit der Sektorschutzinformation nicht zur Zeit des Hochfahrens erforderlich ist und keine Latch-Schaltungen in einer Anzahl vorgesehen zu sein brauchen, die derjenigen der Sektoren gleich ist.
Gemäß einem Aspekt der vorliegenden Erfindung ist vorzugsweise eine Halbleitervorrichtung vorgesehen, die aufweist: ein erstes Speicherzellen-Array, das Speicherzellen zum Speichern von Daten enthält und auf Sektor-Basis gehandhabt wird; ein zweites Speicherzellen-Array, das Speicherzellen zum Speichern von Sektorschutzinformation auf Sektor-Basis enthält; und eine Steuerschaltung zum Prüfen der in dem zweiten Speicherzellen-Array gespeicherten Sektorschutzinformation, wenn ein Sektor modifiziert werden soll. Es ist nicht erforderlich, die Sektorschutzinformation sämtlicher Sektoren im Latch zu speichern. Es brauchen keine Latch-Schaltungen installiert zu werden, die den Sektoren zahlenmäßig gleich sind. Es ist somit möglich, die Anzahl der Schaltungen drastisch zu reduzieren und den Chipbereich zu reduzieren. Ferner braucht die Lesezeit für die Sektorschutzinformation nicht zur Zeit des Hochfahrens vorgesehen zu sein.
Die Halbleitervorrichtung kann ferner eine Latch-Schaltung aufweisen, die für Sektoren gemeinsam vorgesehen ist und die aus dem zweiten Speicherzellen-Array gelesene Sektorschutzinformation speichert. Es ist nicht erforderlich, dass jeder Sektor mit der Latch-Schaltung versehen ist.
Bei der Halbleitervorrichtung kann die Steuerschaltung die Sektorschutzinformation aus dem zweiten Speicherzellen-Array unter Nutzung einer Wartezeit lesen, nachdem ein gegebener Befehl an die Steuerschaltung übermittelt worden ist, wenn ein Sektor modifiziert werden soll. Dadurch kann ein Programmieren oder Löschen während der gleichen Periode wie bei dem herkömmlichen Beispiel realisiert werden. Ferner braucht die Lesezeit für die Sektorschutzinformation nicht zur Zeit des Hochfahrens vorgesehen zu sein.
Bei der Halbleitervorrichtung kann die Steuerschaltung das Löschen auf der Basis der aus dem zweiten Speicherzellen-Array gelesenen Sektorschutzinformation
Bei der Halbleitervorrichtung kann die Steuerschaltung die Zeitgebung für das Abfragen verzögern, wenn die Sektorschutzinformation aus dem zweiten Speicherzellen-Array gelesen wird. Wenn die Sektorschutzinformation des zweiten Speicherzellen-Arrays gelesen wird, muss die Verstärkerschaltung betätigt werden. Das Verzögern der Abfrage-Zeitgebung kann verhindern, dass das Ausgangsrauschen das Leseausgangssignal beeinträchtigt.
Die Halbleitervorrichtung kann ferner einen Ausgangsanschluss aufweisen, und ein Weg von dem zweiten Speicherzellen-Array zu dem Ausgangsanschluss weist einen Teil auf, der auch als Teil eines Wegs von dem ersten Speicherzellen-Array zu dem Ausgangsanschluss verwendet wird. Somit kann die Zugriffszeit für das Lesen der Sektorschutzinformation gleich der Zugriffszeit zum Lesen der normalen Zelle gemacht werden.
Bei der Halbleitervorrichtung können die Speicherzellen des zweiten Speicherzellen-Arrays einer Domäne zugewiesen werden, die einem Anschluss entspricht, über den die Sektorschutzinformation aus der Halbleitervorrichtung heraus ausgegeben wird. Somit kann die Zugriffszeit für die Sektorschutzinformation gleich der Zugriffszeit zum Lesen der normalen Zelle gemacht werden.
Bei der Halbleitervorrichtung kann das zweite Speicherzellen-Array an einer Erweiterung eines Sektor-Arrays des ersten Speicherzellen-Arrays angeordnet sein. Die Signalleitung zum Wählen der Speicherzellen in dem ersten Speicherzellen-Array kann teilweise zum Wählen der Speicherzelle in dem zweiten Speicherzellen-Array verwendet werden.
Die Halbleitervorrichtung kann ferner Signalleitungen zum Wählen von Speicherzellen in dem ersten Speicherzellen-Array aufweisen, und die Signalleitungen enthalten eine Signalleitung, die zum Wählen einer der Speicherzellen in dem zweiten Speicherzellen-Array verwendet wird. Die Signalleitung zum Wählen der ersten Speicherzelle kann für die zweite Speicherzelle mitbenutzt werden.
Die Halbleitervorrichtung kann ferner eine Vorrichtung zum Wählen von Speicherzellen in dem ersten Speicherzellen-Array enthalten, wobei die Wählvorrichtung eine Schaltung aufweist, die zum Wählen einer die Speicherzellen in dem zweiten Speicherzellen-Array verwendet wird. Somit kann die Häufigkeit reduziert werden.
Die Halbleitervorrichtung kann ferner eine Schreibschaltung enthalten, die Daten in die Speicherzellen des zweiten Speicherzellen-Arrays schreibt.
Die Halbleitervorrichtung kann ferner ein drittes Speicherzellen-Array enthalten, in dem einmalprogrammierbare Speicherzellen enthalten sind. In den einmalprogrammierbare Speicherzellen können spezielle Daten programmiert werden.
Bei der Halbleitervorrichtung kann das dritte Speicherzellen-Array an einer Erweiterung eines Sektor-Arrays des ersten Speicherzellen-Arrays angeordnet sein. Das zum Wählen der Speicherzelle in dem ersten Speicherzellen-Array verwendete Signal kann zum Wählen der Speicherzelle in dem zweiten Speicherzellen-Array verwendet werden.
Bei der Halbleitervorrichtung kann das dritte Speicherzellen-Array an einem Sektor-Array vorgesehen sein, der nicht gleich demjenigen des zweiten Speicherzellen-Arrays ist. Die Wortleitung wird nicht gleichzeitig gewählt.
Die Halbleitervorrichtung kann ferner Signalleitungen zum Wählen von Speicherzellen des ersten Speicherzellen-Arrays aufweisen, wobei die Signalleitungen eine Signalleitung enthalten, die zum Wählen einer der einmalprogrammierbaren Speicherzellen des dritte Speicherzellen-Arrays verwendet wird. Das Wählsignal der Speicherzelle kann gemeinsam verwendet werden.
Die Halbleitervorrichtung kann eine Vorrichtung zum Wählen von Speicherzellen in dem ersten Speicherzellen-Array enthalten, wobei die Wählvorrichtung eine Schaltung aufweist, die zum Wählen der einmalprogrammierbaren Speicherzellen in dem dritten Speicherzellen-Array verwendet wird. Somit kann die Anzahl der Schaltungen reduziert werden.
Die Halbleitervorrichtung kann ferner Global-Wortleitungen enthalten, die gemeinsam für das Wählen der Speicherzellen in dem zweiten Speicherzellen-Array und das Wählen einer der einmalprogrammierbaren Speicherzellen in dem dritten Speicherzellen-Array vorgesehen sind. Die Schaltungen und die Signalleitungen können reduziert und vereinfacht werden.
Die Halbleitervorrichtung kann ferner eine flüchtige Speicherschaltung, um weitere Sektorschutzinformation auf Sektor-Basis zu speichern; und einen Schaltungsteil enthalten, um selektiv die Sektorschutzinformation in dem zweiten Speicherzellen-Array und die weitere Sektorschutzinformation in der flüchtigen Speicherschaltung auszugeben. Wenn die Sektorschutzinformation aus dem zweiten Speicherzellen-Array gelesen wird, wird gleichzeitig die Sektorschutzinformation der flüchtigen Speichervorrichtung gelesen. Es kann ein Teil der Sektorschutzinformation selektiv ausgegeben werden.
Bei der Halbleitervorrichtung kann der Schaltungsteil die weitere Sektorschutzinformation in der flüchtigen Speicherschaltung wählen, wenn die wei tere Sektorschutzinformation den Schutz der Daten in dem ersten Speicherzellen-Array anzeigt. Der flüchtige Speicher ist aus Logikschaltungen gebildet und ist deutlich schneller als das Lesen der Speicherzelle aus dem zweiten Speicherzellen-Array. Somit tritt keine Verzögerung beim Lesen der Sektorschutzinformation auf.
Bei der Halbleitervorrichtung kann der Schaltungsteil die Sektorschutzinformation in dem weiten Speicherzellen-Array wählen, wenn die weitere Sektorschutzinformation in der flüchtigen Speicherschaltung den Nichtschutz der Daten in dem ersten Speicherzellen-Array anzeigt. Es tritt keine Verzögerung beim Lesen auf.
Bei der Halbleitervorrichtung kann der Schaltungsteil eine Ausgangsinversionsschaltung enthalten, welche die gewählte Sektorschutzinformation invertiert. Somit kann die Sektorschutzinformation unterschieden werden.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist vorzugsweise eine Halbleitervorrichtung vorgesehen, die aufweist: ein erstes Speicherzellen-Array, das Speicherzellen zum Speichern von Daten enthält und auf Sektor-Basis gehandhabt wird; ein zweites Speicherzellen-Array, das Speicherzellen zum Speichern erster Sektorschutzinformation auf Sektor-Basis enthält; eine flüchtige Speicherschaltung zum Speichern zweiter Sektorschutzinformation auf Sektor-Basis; und einen Schaltungsteil zum selektiven Ausgeben der ersten und zweiten Schutzinformation. Die Schaltungen und das Layout sind standardisiert, um die für das Design erforderliche Zeit zu reduzieren.
Die Halbleitervorrichtung kann ferner eine Adressen-Steuerschaltung enthalten, die in einem User-Modus und einem Test-Modus verschiedene Adressen erzeugt, so dass eine zugriffsfähige Domäne der Speicherzellen des zweiten Speicherzellen-Arrays geändert werden kann. Bei einem gegebenen User-Modus und dem Test-Modus kann der zugriffsfähige Bereich der Speicherzelle in dem zweiten Speicherzellen-Array geändert werden.
Bei der Halbleitervorrichtung kann die Adressen-Steuerschaltung im User-Modus eine der Speicherzellen des zweiten Speicherzellen-Arrays wählen, indem eine Adresse zum Wählen einer der Sektoren des ersten Speicherzellen-Arrays verwendet wird. Es kann nur auf das Speicherzellen-Array zugegriffen werden, in dem die Sektorschutzinformation des zweiten Speicherzellen-Arrays gespeichert ist.
Bei der Halbleitervorrichtung kann die Adressen-Steuerschaltung im Test-Modus eine der Speicherzellen des zweiten Speicherzellen-Arrays wählen, indem eine Adresse zum Wählen einer der Sektoren des ersten Speicherzellen-Arrays verwendet wird. Es kann auf sämtliche Speicherzellen im zweiten Speicherzellen-Array zugegriffen werden.
Die Halbleitervorrichtung kann ferner eine Steuerschaltung enthalten, die der Adressen-Steuerschaltung ein Steuersignal zum Schalten der in der Adressen-Steuerschaltung verwendeten Adresse zuführt, nachdem sie einen gegebenen User-Befehl empfangen hat. Die Halbleitervorrichtung kann ferner eine Steuerschaltung enthalten, die der Adressen-Steuerschaltung ein Steuersignal zum Schalten der in der Adressen-Steuerschaltung verwendeten Adresse zuführt, nachdem sie einen gegebenen Testbefehl empfangen hat. Bei der Halbleitervorrichtung kann es sich um eine Halbleiterspeichervorrichtung handeln.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird vorzugsweise ein Steuerverfahren mit folgenden Schritten vorgeschlagen: Prüfen von Sektorschutzinformation in einem zweiten Speicherzellen-Array auf Sektor-Basis eines ersten Speicherzellen-Arrays, wenn ein Sektor modifiziert werden soll; Detektieren eines Schutzstatus des Sektors durch Bezugnahme auf die in dem Lese-Schritt gelesene Sektorschutzinformation; Durchführen eines vorbestimmten Vorgangs für das erste Speicherzellen-Array auf der Basis eines Detektionsergebnisses. Die in dem zweiten Speicherzellen-Array gespeicherte Sektorschutzinformation wird gelesen, um den Schutzstatus des Sektors zu erkennen. Dann wird in dem ersten Speicherzellen-Array ein gegebener Vorgang wie z.B. eine Löschoperation fortgesetzt. Dadurch kann das Latch-Spei chern des Sektorschutzes sämtlicher Sektoren zur Zeit des Hochfahrens entfallen. Somit ist es nicht erforderlich, Latch-Schaltungen zu in gleicher Anzahl wie die Sektoren zu installieren. Folglich können die Schaltungen beträchtlich reduziert werden, und der Chipbereich kann reduziert werden.
Bei dem Steuerverfahren kann bei dem Lese-Schritt eine Wartezeit vorgesehen ein, nachdem ein gegebener Befehl eingegeben worden ist. Es ist somit möglich, das Programmieren oder Löschen während einer Periode durchzuführen, welche die gleiche ist wie bei den herkömmlichen Beispielen. Die Operation kann während der gleichen Zeitperiode durchgeführt werden wie bei den herkömmlichen Vorrichtungen. Ferner kann die Lesezeit für die Sektorschutzinformation zur Zeit des Hochfahrens entfallen.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird vorzugsweise ein Steuerverfahren mit folgenden Schritten vorgeschlagen: Prüfen erster Sektorschutzinformation in einem zweiten nichtflüchtigen Speicherzellen-Array auf Sektor-Basis eines ersten nichtflüchtigen Speicherzellen-Arrays; Prüfen zweiter Sektorschutzinformation aus einer flüchtigen Speicherschaltung auf der Sektor-Basis des ersten nichtflüchtigen Speicherzellen-Arrays; und Wählen der zweiten Sektorschutzinformation, wem die zweite Sektorschutzinformation den Schutz der Daten in dem ersten nichtflüchtigen Speicherzellen-Array anzeigt. Die flüchtige Speicherschaltung ist aus den Logikschaltungen gebildet und ist beträchtlich schneller als das Lesen der Speicherzelle aus dem zweiten Speicherzellen-Array. Somit erfolgt keine Verzögerung beim Lesen der Sektorschutzinformation.
Bei dem Steuerverfahren kann in dem Wähl-Schritt die erste Sektorschutzinformation statt der zweiten Sektorschutzinformation gewählt werden, wenn die zweite Sektorschutzinformation den Nichtschutz der Daten in dem ersten nichtflüchtigen Speicherzellen-Array anzeigt. Es tritt keine Verzögerung beim Lesen auf.
Gemäß der vorliegenden Erfindung sind die Halbleitervorrichtung und das Verfahren zum Steuern der Halbleitervorrichtung vorgesehen, bei denen die Lesezeit zum Lesen der Sektorschutzinformation zur Zeit des Hochfahrens nicht erforderlich ist und die Latch-Schaltungen, die den Sektoren zahlenmäßig gleich sind, nicht installiert zu werden brauchen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 zeigt eine Darstellung zur Beschreibung einer Löschoperation in einem herkömmlichen Flash-Speicher;
2 zeigt ein Zeitdiagramm der Energie VCC während des Hochfahrens bei einem herkömmlichen Flash-Speicher;
3 zeigt ein Blockschaltbild einer Halbleitervorrichtung gemäß einer vorliegenden Ausführungsform;
4 zeigt eine Darstellung zur Beschreibung der Löschoperation bei einer Halbleitervorrichtung gemäß einer ersten Ausführungsform;
5 zeigt ein Zeitdiagramm bei Eingabe eines User-Befehls;
6 zeigt ein Blockschaltbild beim Lesen eines normalen Zellen-Arrays;
7 zeigt eine physische Stelle und eine Adressen-Zuordnung horizontaler Blöcke und vertikaler Blöcke in einem 512 M-Bit-Speicherchip;
8 zeigt eine physische Stelle und eine Adressen-Zuordnung von Wortleitungen GWL und Wortleitungen P2WL in dem Sektor;
9 zeigt eine physische Stelle von Hauptelementen aus den Schaltungen und Signalen, die in dem Blockschaltbild gemäß 6 gezeigt sind;
10 zeigt eine physische Stelle eines WP-Zellen-Arrays;
11 zeigt die physische Stelle, die Adresse und die IO-Zuordnung der Zelle in dem WP-Zellen-Array;
12 zeigt eine Darstellung zur Veranschaulichung des Betriebs bei externer Verwendung der Schutzinformation;
13 zeigt ein Blockschaltbild bei interner Verwendung der Schutzinformation;
14 zeigt ein Blockschaltbild bei Programmierung der Schutzinformation.
15 zeigt eine Darstellung zur Veranschaulichung der Zellen-Adressen-Zuordnung in dem OTP-Zellen-Array;
16 zeigt eine physische Stelle des OTP-Zellen-Arrays;
17 zeigt ein Blockschaltbild beim Lesen des OTP-Zellen-Arrays;
18 zeigt eine schematische Darstellung eines Sektorschutzes;
19 zeigt ein Blockschaltbild der Halbleitervorrichtung 201 gemäß einer fünften Ausführungsform;
20 zeigt ein Blockschaltbild beim Lesen der Schutzinformation gemäß der fünften Ausführungsform;
21 zeigt ein Blockschaltbild einer Omux-Schaltung;
22 zeigt ein Schaltbild eines Seiten-Selektors in der Omux-Schaltung und einer Ausgangsinversionsschaltung;
23 zeigt ein Schaltbild der Omux-Wähl-Logik;
24A zeigt ein Zeitdiagramm des normalen Lesens. 24B zeigt ein Zeitdiagramm des Schutz-Lesens (DBP-Schutz), und 24C zeigt ein Zeitdiagramm des Schutz-Lesens (DBP-Nichtschutz);
25 zeigt ein Blockschaltbild eines vom User zu lesenden WP-Zellen-Arrays;
26 zeigt ein Konfigurationsbeispiel des WP-Zellen-Arrays;
27 zeigt ein Blockschaltbild zur Veranschaulichung des Programmierens des WP-Zellen-Arrays so, dass der User die Schutzinformation speichern kann;
28 zeigt ein Blockschaltbild beim Lesen des WP-Zellen-Arrays in einem Test-Modus; und
29 zeigt ein Blockschaltbild beim Programmieren des WP-Zellen-Arrays in dem Test-Modus.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Im Folgenden werden Ausführungsformen der vorliegenden Erfindung im Zusammenhang mit den beigefügten Zeichnungen beschrieben.
Erste Ausführungsform
Im Folgenden wird eine erste Ausführungsform beschrieben. 3 zeigt ein Blockschaltbild einer Halbleitervorrichtung gemäß der vorliegenden Erfindung. Gemäß 3 weist eine Halbleitervorrichtung 1 ein Normal-Zellen-Array 2, Selektoren 3a bis 3n, einen Selektor 4, eine Verstärkerschaltung 5, einen Ausgangspuffer 6, ein WP-Zellen-Array 7, einen Selektor 8, eine WP-Latch-Schal tung 9, und eine Normal-Sektorsteuerschaltung 10. Die Halbleitervorrichtung 1 kann eine Halbleitervorrichtung wie z.B. ein Ein-Packen-Flash-Speicher sein oder in einer Halbleitervorrichtung wie z.B. einem System-LSI enthalten sein.
Das Normal-Zellen-Array 2 enthält mehrere Speicherzellen zum Speichern von Daten und wird auf Sektor-Basis der Sektoren S0, S1, ... und Sn gehandhabt. Normale Daten aus den Sektoren 51 bis Sn werden in die Selektoren 3a bis 3n über DBL-Leitungen in den Sektoren eingegeben. Dann werden die normalen Daten aus den Selektoren 3a bis 3n an MBL-Leitungen übermittelt, die gemeinsam von den mehreren Sektoren verwendet werden, durchlaufen den Selektor 4 und werden in der Verstärkerschaltung 5 verstärkt. Normale Daten, die in der Verstärkerschaltung 5 verstärkt worden sind, werden aus den IO-Anschlüssen IO (n:0) an den Ausgangspuffer ausgegeben.
Das WP-Zellen-Array 7 enthält Speicherzellen, welche die Schutzinformation (Sektorschutzinformation) für jeden Sektor speichern. Die aus dem WP-Zellen-Array 7 gelesene Schutzinformation wird an die MBL-Leitungen auf dem Weg über DBL-wp-Leitungen im WP-Zellen-Array 7 und den Selektor 8 übermittelt und wird in der Verstärkerschaltung 5 durch den Selektor 4 verstärkt. Die durch die Verstärkerschaltung 5 verstärkte Schutzinformation wird in der WP-Latch-Schaltung 9 rückgehalten. Die WP-Latch-Schaltung 9 hält 1-Bit-Daten. Herkömmlicherweise sind die Latch-Schaltungen für WP in gleicher Anzahl wie die Sektoren vorgesehen, um dem WP-Zellen-Array 7 zu entsprechen. Bei der vorliegenden Ausführungsform jedoch ist nur eine einzige WP-Latch-Schaltung 9 für das WP-Zellen-Array 7 vorgesehen.
Die Normal-Sektorsteuerschaltung 10 dient als Zustandsmaschine zum Steuern jedes Teils der Halbleitervorrichtung 1. Die Normal-Sektorsteuerschaltung 10 liest die Schutzinformation aus dem WP-Zellen-Array 7 unter Nutzung der Wartezeit nach der Befehls-Eingabe. Die Normal-Sektorsteuerschaltung 10 (liest) prüft den Schutzstatus jedes Mal, wenn der Sektor zum Programmieren oder Löschen bezeichnet wird.
Als nächstes wird die Löschoperation der Halbleitervorrichtung 1 beschrieben. 4 ist eine Darstellung zur Beschreibung der Löschoperation bei der Halbleitervorrichtung gemäß der ersten Ausführungsform. Bauteile und Konfigurationen, die denjenigen in 3 gleichen, sind mit den gleichen Bezugszeichen versehen. Mit dem Bezugszeichen 7 ist das WP-Zellen-Array bezeichnet. Mit dem Bezugszeichen 9 ist die WP-Latch-Schaltung bezeichnet. Mit den Bezugszeichen S511 bis S000 sind Sektoren bezeichnet. Die oben erwähnte Normal-Sektorsteuerschaltung 10 steuert die Löschoperation.
Nachdem der Löschbefehl eingegeben worden ist und die Sektor-Adresse durch einen Sequenzierer geändert worden ist, wird die Schutzinformation des Sektors S511 aus dem Zellen-Array 7 gelesen, um sie in der WL-Latch-Schaltung 9 rückzuhalten, wobei die zum Initialisieren von Schaltungen erforderliche Wartezeit benutzt wird, um einen Löschimpuls anzulegen (wie z.B. bei einer Ladungspumpenschaltung). Die Normal-Sektorsteuerschaltung 10 prüft die Schutzinformation der WP-Latch-Schaltung 9. Falls der Sektor S511 nicht gelöscht werden soll, dekrementiert die Normal-Sektorsteuerschaltung 10 den Sektoradresszähler gemäß dem Dekrementiersignal, dekrementiert die Sektor-Adresse und geht zu dem nächsten Sektor über, um die Löschoperation durchzuführen.
Ferner wird in dem Sektor S256 die Schutzinformation des Sektors S256 aus dem WP-Zellen-Array 7 gelesen, um die WP-Latch-Schaltung 9 während der Wartezeit zu halten. Falls die Normal-Sektorsteuerschaltung 10 die Schutzinformation der WP-Latch-Schaltung 9 prüft und den Nichtschutzstatus bestätigt, wird das Löschsignal an eine (nicht gezeigte) Löschschaltung übermittelt, und der Lösch-Hinweis wird dem gewählten Sektor S256 zugeführt. Nach dem Zuführen des Lösch-Hinweises wird eine Lösch-Verifizierung in einer (nicht gezeigten) Verifizierungsschaltung des Sektors durchgeführt. Ein Verifizierungsergebnissignal wird der Normal-Sektorsteuerschaltung 10 zugeführt.
Bei der Lösch-Verifizierung werden, falls nicht bestätigt wird, dass sämtliche Speicherzellen in dem Sektor S256 gelöscht sind, der oben erwähnte Lösch- Hinweis zugeführt und die Lösch-Verifizierung wiederholt durchgeführt. Wenn die Lösch-Verifizierung ergangen ist, gibt die Normal-Sektorsteuerschaltung 10 das Dekrementiersignal zum Dekrementieren des Sektoradresszählers aus. Ferner wird in dem Sektor S000 die Schutzinformation des Sektors S000 aus dem Zellen-Array für WP 7 gelesen, um die WP-Latch-Schaltung 9 während der Wartezeit zu halten. Falls die Normal-Sektorsteuerschaltung 10 die Schutzinformation der WP-Latch-Schaltung 9 prüft und den Schutzstatus bestätigt, schließt die Normal-Sektorsteuerschaltung 10 den Vorgang ab, ohne den Sektor S000 zu löschen.
5 zeigt ein Zeitdiagramm des Befehls zur Lösch-/Programmier-Eingabe. Das Signal VCCOK ist ein internes Signal und geht in den High-Zustand, wenn eine Energie VCC einen gegebenen Pegel erreicht. Bei der vorliegenden Ausführungsform bleibt das Rücksetzsignal RST auf High, da die Lesezeit zum Lesen der Schutzinformation aus dem WP-Zellen-Array 7 zur Zeit des Hochfahrens nicht vorgesehen ist. Nachdem das Signal VCCOK in den High-Zustand übergegangen ist, wird der Befehl zum Löschen/Programmieren in die Normal-Sektorsteuerschaltung 10 eingegeben (nicht gezeigt). Wenn der Sektor zum internen Durchführen des Löschens/Programmierens bezeichnet ist, wird ein Impuls mit der Bezeichnung WPLOAD erzeugt, um während der Zeit die Schutzinformation der WP-Latch-Schaltung 9 aus dem WP-Zellen-Array 7 zu laden.
Auf diese Weise wird, nachdem der Lösch- oder Programmier-Befehl eingegeben worden ist, die Schutzinformation aus dem WP-Array gelesen, um den Schutzstatus des Sektors während der Wartezeit jedes Mal zu detektieren, wenn der zu löschende oder zu programmierende Sektor intern bezeichnet wird. Somit kann die Information, die im Latch gespeichert werden soll, zu einer einzigen Information zusammengesetzt werden. Ferner können die Latch-Schaltungen für WP in eine einzige Schaltung integriert werden. Ferner wird das WP-Array gelesen, während der Lösch-/Programmier-Befehl eingegeben wird. Dadurch kann die Lesezeit zur Zeit des Hochfahrens entfallen. Dies stellt einen Unterschied zu den herkömmlichen Beispielen dar.
Das Lesen wird zur Zeit des Eingebens des Befehls des Users durchgeführt. Dies bedeutet, dass die Wartezeit verwendet wird, bevor die interne Operation beginnt. Im Vergleich zu dem herkömmlichen User-Modus tritt auch keine Verzögerung auf. Somit können das Programmieren und das Löschen während der gleichen Periode wie bei dem herkömmlichen Beispiel durchgeführt werden. Ferner kann die Anzahl der Schaltungen beträchtlich reduziert werden, und der Chipbereich kann reduziert werden.
Ferner muss jedes Mal, wenn das WP-Zellen-Array 7 gelesen wird, die Verstärkerschaltung 5 während des Abfragens in den aktiven Zustand gesetzt werden. Falls jedoch die Verstärkerschaltung 5 zur Zeit des Abfragens arbeitet, beeinträchtigt das Ausgangsrauschen das Lese-Ausgangssignal. Deshalb verzögert die Normal-Sektorsteuerschaltung 10 die Zeitgebung des Abfragens im User-Modus geringfügig, wenn die Schutzinformation aus dem WP-Zellen-Array 7 gelesen wird. Folglich kann die Größe des Ausgangstransistors reduziert werden. Somit kann die durch Rauschen verursachte Beeinträchtigung reduziert werden.
Wenn nun die Schutzinformation sämtlicher Sektoren wird, um sie in der Latch-Schaltung zur Zeit der Chip-Aktivierung rückzuhalten, wird die Zugriffszeit zum Lesen der Schutzinformation in dem herkömmlichen Beispiel nicht verzögert. Es bestehen jedoch Bedenken hinsichtlich der Zugriffszeit zum Lesen der Schutzinformation, da die Schutzinformation in jedem Fall während der Wartezeit aus dem WP-Zellen-Array 7 gelesen wird.
Insbesondere sind eine Detektionsperiode zum Lesen der Daten in der WP-Zelle, eine Wählperiode zum Wählen der Schutzinformation des Sektors, und eine Übertragungsperiode zum Übertragen der Schutzinformation zu dem IO-Anschluss erforderlich, um die Schutzinformation nach außen zu übertragen (Schutzinformation-Lese-Modus). Der Schutzinformation-Lese-Modus ist vorbereitet, damit der User erfassen kann, welcher Sektor durch das WP-Zellen-Array 7 geschützt ist. Somit tritt das Problem auf, dass die Zugriffszeit verzögert wird. Es wird nun eine Beschreibung der Halbleitervorrichtung gegeben, die das eben erwähnte Problem beseitigen kann und die Zugriffszeit zum Lesen der Schutzinformation gleich der Zugriffszeit für das normale Lesen machen kann.
Diese Beschreibung erfolgt wiederum im Zusammenhang mit 3. Die in 3 gezeigte Halbleitervorrichtung 1 enthält einen Datenweg von einem WP-Zellen-Array 7 zu einem IO-Anschluss-Weg, der teilweise als Datenweg von einem Normal-Zellen-Array 2 zu dem IO-Anschluss IO mitbenutzt wird. Ferner ist die WP-Zelle einem Bereich zugeordnet, der dem IO-Anschluss IO(0) entspricht, welcher die Schutzinformation zur Zeit des Lesens der Schutzinformation ausgibt. 3 zeigt ein Beispiel mit mehreren IO-Anschlüssen. Die Normal-Zellen sind jedem IO-Anschluss entsprechend zugeordnet, und die DBL und MBL sind den jeweiligen IO-Anschlüssen entsprechend zugeordnet. Es wird z.B. bestimmt, dass die Schutzinformation gemäß der Spezifikation des Chips aus IO (0) ausgegeben wird. Die Daten in dem WP-Zellen-Array 7 werden jedoch derart geschaltet, dass sie an den IO(0) auf dem Weg über die MBL-Leitung ausgegeben werden, dien IO(0) entspricht.
Zuerst wird der Betrieb zur Zeit des Lesens des Normal-Zellen-Arrays 1 beschrieben. Die Daten in der Normal-Zelle aus jedem der Sektoren S1 bis Sn treten über die DBL-Leitungen in den Sektoren S1 bis Sn in die Selektoren 3a bis 3n ein. Dann werden die Daten an die MBL-Leitung übermittelt, die von den mehreren Sektoren gemeinsam verwendet wird, und werden durch den Selektor 4 an die Verstärkerschaltung 5 übertragen. Die Verstärkerschaltung 5 verstärkt die Normal-Zellen-Daten. Die durch die Verstärkerschaltung 5 verstärkten Normal-Zellen-Daten werden an den Ausgangspuffer 6 übermittelt und werden aus dem IO-Anschluss IO(n:0) ausgegeben.
Wenn die Schutzinformation gelesen wird, wird die in der WP-Zelle gespeicherte Schutzinformation auf dem Weg über die DBL-wp-Leitung in dem WP-Zellen-Array 7 und den Selektor 8 an die DBL-Leitung übermittelt. Nachdem die Daten in dieser Weise übermittelt worden sind, durchlaufen die Daten den gleichen Weg wie die Normal-Zellen-Daten und werden nach außen ausgege ben. Bei dieser Konfiguration ist es möglich, die Zugriffszeit zum Lesen der Schutzinformation gleich der Zugriffszeit für das normale Lesen zu machen. Die Speicherzelle in dem WP-Zellen-Array 7 ist dem Bereich zugeordnet, der dem Anschluss entspricht, der die Schutzinformation des Sektors ausgibt, wenn die Sektorschutzinformation gelesen wird. Es ist somit möglich, die Zugriffszeit zum Lesen der Schutzinformation gleich der Zugriffszeit für das normale Lesen zu machen.
Als nächstes wird eine Beschreibung im Zusammenhang mit einer nichtflüchtigen 512 M-Bit-Halbleiterspeichervorrichtung gegeben. 6 zeigt ein Blockschaltbild des Zustands beim Lesen des Normal-Zellen-Arrays. 6 zeigt auch die Adressen-Wahl beim Lesen der Normal-Zelle. Gemäß 6 weist die Halbleitervorrichtung 1 das Normal-Zellen-Array 2, einen X-Unter-Decoder 21, einen Decoder (ssel) 22, einen Y-Decoder (ysel) 23, die Verstärkerschaltung 5, eine Omux-Schaltung 24, den Ausgangspuffer 6, eine Horizontal-Block-Wählschaltung 25, eine Vertikal-Block-Wählschaltung 26, eine GWL-Vordecoder-Gruppe 27, einen X-Decoder 28, eine VWL-Vordecoder-Gruppe 29, eine Y-Vordecoder-Gruppe 30, eine Seiten-Wählschaltung 31 und eine Byte-Wählschaltung 32 auf.
Komponenten und Konfigurationen, die denjenigen in 3 gleichen, sind mit den gleichen Bezugszeichen versehen. Das Normal-Zellen-Array 2 ist in einer X- und Y-Matrix angeordnet. Der X-Unter-Decoder 21 wählt eine Wortleitung P2WL. Der Decoder 22 wählt die Bitleitung DBL. Der Decoder 23 wählt die Bitleitung MBL. Die Verstärkerschaltung 5 verstärkt die Zellen-Daten, die an eine Signalleitung DATAB ausgegeben werden. Es sind 128 Verstärkerschaltungen 5 vorgesehen. Acht Zellen werden aus 512 M-Zellen durch 26 Adressen-Signale A (24) bis A(0) und A(-1) ausgewählt, und die gespeicherten Daten werden an die jeweiligen der acht IO-Anschlüsse IO(7:0) ausgegeben. Hier wählt die Horizontal-Block-Wählschaltung 25 einen horizontalen Block mit fünf Adressen-Signalen A(22) bis A(18). Die Vertikal-Block-Wählschaltung 26 wählt einen vertikalen Block mit vier Adressen-Signalen A(24), A(23), A(17) und A(16).
7 zeigt die physische Stelle und die Adressen-Zuordnung der horizontalen Blöcke und der vertikalen Blöcke in einem 512 M-Bit-Speicherchip. Gemäß 7 wählt die Vertikal-Block-Wählschaltung 26 einen vertikalen Block VBLK, der eine Streifenform in vertikaler Richtung hat. Die Horizontal-Block-Wählschaltung 25 wählt einen Block in einer horizontalen Richtung. 7 zeigt Adressen, die zum Wählen dieser Blöcke verwendbar sind. Der gewählte Sektor ist ein Bereich, der von dem gewählten horizontalen Block und den gewählten vertikalen Block überlappt ist. Bei der vorliegenden Ausführungsform existieren auf dem Chip 512 Sektoren, und zwar Sektor 0 bis Sektor S11.
Nochmals gemäß 6 wählt die GWL-Vordecoder-Gruppe 27 die Wortleitung GWL durch den X-Decoder 28 mit den fünf Adressen-Signalen A(15) bis A(11). Die VWL-Vordecoder-Gruppe 29 wählt die Wortleitung VWL mit den vier Adressen-Signalen A(10) bis A(7). Der X-Unter-Decoder 21 wählt die Wortleitung P2WL nach dem Kombinieren der gewählten Wortleitungen GWL und VWL.
8 zeigt eine physische Stelle und eine Adressen-Zuordnung der Wortleitungen GWL und der Wortleitungen P2WL in dem Sektor. 8 zeigt ferner die physische Stelle der Bitleitungen DBL in dem Sektor, die Adressen A(6) bis A(–1), die den Bitleitungen DBL entsprechen, und die IO-Zuordnungen IO(7) bis IO(0). In einem Sektor S sind 512 Wortleitungen P2WL in der horizontalen Richtung vorgesehen. An sämtlichen Überkreuzungen der Wortleitungen P2WL mit den Bitleitungen DBL sind Zellen angeordnet.
Bei der vorliegenden Ausführungsform sind insgesamt 1 M Zellen an sämtlichen Kreuzungen der Wortleitungen P2WL von P2WL0 bis P2WL511 mit 2048 Bitleitungen DBL von DBL0 bis DBL 2047 vorgesehen. Die Zellen sind durch Adressen A(10:7) und A(15:11) hierarchisch zugewiesen. 2048 Zellen sind mit den gewählten Wortleitungen P2WL verbunden, und die in den Zellen gespeicherten Daten werden an 2048 Bitleitungen DBL ausgegeben.
Wiederum gemäß 6 wählt die Y-Vordecoder-Gruppe 30 128 Zellen-Daten mit den vier Adressen-Signalen A(6) bis A(3). Somit werden gewählte Zellen- Daten an die 128 DATABs übermittelt und werden durch die 128 Verstärkerschaltungen 5 verstärkt. Dann wählen die Seiten-Wählschaltung 31 und die Byte-Wählschaltung 32 acht Zellen-Daten über die Omux-Schaltung 24 durch die vier Adressen-Signale A(2) bis A(-1) und geben die Zellen-Daten an die IO-Anschlüsse IO(7) bis IO(0) aus.
9 zeigt eine physische Stelle der Hauptelemente der Schaltungen und Signale, die in dem Blockschaltbild gemäß 6 gezeigt sind. In der Darstellung gemäß 6 zeigt das äußerste Quadrat ein Bild des gesamten Chips 34. 512 M-Zellen sind in vier Zellen-Arrays 35 bis 38 unterteilt, von denen jedes 128 M-Zellen-Arrays enthält. Eine Peripherieschaltung ist in einem Peripheriebereich des Chips 34 und in einem Kreuzungsbereich der 128 M-Zellen-Arrays 35 bis 38 angeordnet. 9 zeigt das relative physische Verhältnis der Elemente, und die Größen der Elemente sind beliebig und jeweils bezeichnet.
Die Wortleitungen GML und VWL erstrecken sich derart, dass sie sich rechtwinklig zueinander von einer Peripherieschaltung aus schneiden. Die Wortleitung GWL und die Wortleitung P2WL sind in der horizontalen Richtung angeordnet. Die Wortleitung VWL, die Bitleitung DBL und die Bitleitung MBL sind in der vertikalen Richtung angeordnet. Ein in unterbrochener Linie angedeutetes Quadrat bezeichnet einen Sektor S. Die Größe des Sektors S ist hier im Vergleich mit der Größe des ganzen Chips stark vergrößert. In jedem Sektor S werden die Wortleitung GWL und die Wortleitung VWL durch den x-Unter-Decoder 21 und den Decoder 22 logisch gehandhabt, um eine Wortleitung zu wählen. 9 zeigt auch die Leitungsrichtungen der Bitleitung DBL und der Bitleitung MBL. Die Signalleitung, welche die Speicherzelle des Normal-Zellen-Arrays 2 wählt, wird teilweise zum Wählen der Speicherzelle des WP-Zellen-Arrays 7 verwendet.
Es folgt eine Beschreibung der physischen Stelle des WP-Zellen-Arrays. 10 zeigt eine physische Stelle des WP-Zellen-Arrays. Gemäß 10 ist das WP-Zellen-Array 7 neben dem Normal-Zellen-Array 2 angeordnet. Das WP-Zellen-Array 7 ist an einer Erweiterung des vertikalen Blocks VBLK (Sektor-Spalte) des Normal-Zellen-Arrays 2 angeordnet. In 10 ist das WP-Zellen-Array 7 an einem oberen Ende eines vertikalen Blocks VBLK 14 angeordnet, bei dem es sich um den zweiten Block von rechts handelt. Bei dem derart angeordneten Zellen-Array können die Wähl-Signal-Leitungen der normalen Zelle, die in dem gleichen vertikalen Block verwendet werden, zum Wählen der WP-Zelle benutzt werden.
11 zeigt die physische Stelle, die Adresse und die IO-Zuordnung der Zelle in dem WP-Zellen-Array 7. 11 entspricht 8, in der das Normal-Zellen-Array erläutert ist. Das WP-Zellen-Array 7 enthält acht Wortleitungen P2WLwp und 2048 Bitleitungen DBLwp, und es enthält ferner 16 k Zellen an deren Kreuzungen. Bei der vorliegenden Ausführungsform werden vier Wortleitungen P2LWLwp2 bis P2LWLwp5 verwendet. Somit werden tatsächlich 512 Zellen aus 16 k Zellen verwendet. Die WP-Zellen werden durch die Sektor-Adresse gewählt. Hier wird die WP-Zelle mit der Sektor-Adresse A(24:16) gewählt.
Im Folgenden wird eine Beschreibung der Operation des Lesens der Schutzinformation gegeben. 12 ist eine Darstellung des Betriebs im Fall einer externen Verwendung der Schutzinformation. Gemäß 12 weist die Halbleitervorrichtung 1 eine WP-Steuerschaltung 42, das WP-Zellen-Array 7, einen X-Unter-Decoder für WP 39, einen Decoder (ssl_wp) für WP 40, den Decoder (ysel) 23, die Verstärkerschaltung 5, die Omux-Schaltung 24, den Ausgangspuffer 6, einen x-Decoder für wp 41, die Vertikal-Block-Wählschaltung 26, die VVL-Vordecoder-Gruppe 29, die Y-Vordecoder-Gruppe 30, die Seiten-Wählschaltung 31 und die Byte-Wählschaltung 32 auf. Komponenten und Konfigurationen, die den oben beschriebenen gleichen, sind mit den gleichen Bezugszeichen versehen und werden nicht mehr detailliert beschrieben. 12 zeigt nur diejenigen Elemente, die bei externer Verwendung der Schutzinformation erforderlich sind. Die von den dicken Linien umgebenen Elemente zeigen die Schaltungen und Signale an, die ausschließlich für das Wählen der WP-Zelle verwendet werden. Außer den soeben genannten Elementen werden die Schaltungen und Signale zum Wählen der normalen Zellen verwendet.
Die WP-Steuerschaltung 42 wählt, nachdem sie in den Schutzinformation-Lese-Modus versetzt worden ist, die Wortleitung GWLwp mit dem x-Decoder für wp 41 und wählt die Wortleitung VWL mit den Adressen-Signalen A(24) und A(23) in der VWL-Vordecoder-Gruppe 29. Die Wortleitung GWLwp und die Wortleitung VWL werden in dem x-Unter-Decoder für wp 39 kombiniert, und die Wortleitung P2WLwp wird gewählt. 2048 WP-Zellen sind mit der gewählten Wortleitung P2WLwp verbunden. Es werden jedoch 128 alternierend von links her angeordnete Zellen zum Speichern der Schutzinformation verwendet. Dies bedeutet, dass die WP-Zellen mit geradzahligen Bitleitungen aus den Bitleitungen DBLwp0 bis DBLwp254 verbunden sind.
Die dort gespeicherten Daten werden an die Bitleitung DBLwp ausgegeben. 1/8 werden durch drei Adressen-Signale A(18) bis A(16) gewählt und an DATAB übermittelt. Nachdem die Daten in der Verstärkerschaltung 5 verstärkt worden sind, wird ferner 1/16 durch vier Adressen-Signale A(22) bis A(19) gewählt und an den IO(0) ausgegeben. Hier erfolgt die Steuerung dahingehend, dass vorbestimmte Daten gemäß der Spezifikation des Lesens der Schutzinformation an IO(7) bis IO(1) ausgegeben werden, z.B. 0-Daten.
Die Schaltungen und Signale aus der Bitleitung MBL und dem IO-Anschluss IO(0) haben den gleichen Weg wie die Daten in der normalen Zelle, die an den IO-Anschluss IO(0) ausgegeben werden. Somit ist die Übertragungsgeschwindigkeit der WP-Zellen-Daten gleich derjenigen der Normal-Zellen-Daten. Das Bit DBLwp des WP-Zellen-Arrays 7 ist gleich dem DBL des normalen Sektors, ist jedoch eher kürzer. Somit ist die Signalübertragung im Hinblick auf die Wähl-Operation mit dem Adressen-Signal etwas schneller. Die Wahl der WP-Zelle gleicht im Wesentlichen der Wahl der normalen Zelle. Es ist somit möglich, die Zugriffsgeschwindigkeit zum Lesen der Sektorschutzinformation gleich derjenigen für das normale Lesen zu machen. Anders ausgedrückt wird die durch die Vorrichtungs-Spezifikation gewährleistete Lesezugriffszeit im Sektorschutzinformations-Lese-Modus nicht durch die Zugriffsgeschwindigkeit zum Zugreifen auf das WP-Zellen-Array 7 gesteuert, und die Zugriffsgeschwindig keit zum Lesen der normalen Zelle kann gleich der oben erwähnten Lese-Zugriffszeit gemacht werden.
Die Halbleitervorrichtung 1 gemäß der vorliegenden Ausführungsform hat die gleiche Konfiguration mit Ausnahme des X-Decoders 28 und des x-Decoders für wp41, wenn die normale Zelle gemäß 6 gelesen wird und wenn die WP-Zelle gemäß 12 gelesen wird.
Die VWL-Vordecoder-Gruppe 29 wählt die Wortleitung VWL unter Verwendung der Adresse A(10:7), um das Normal-Zellen-Arrays 2 zu lesen, und wählt die Wortleitung VWL unter Ersatz durch die Adresse A(24:23) nach der Adressen-Übersetzung, um die Schutzinformation zu lesen. Die Y-Vordecoder-Gruppe 30, die Seiten-Wählschaltung 31 und die Byte-Wählschaltung 32 übersetzen die Adresse, wenn das Normal-Zellen-Array 2 gelesen wird und wenn die Schutzinformation gelesen wird.
In dieser Weise wird ein Teil der Vorrichtung zum Wählen der Speicherzelle in dem Speicher-Zellen-Array 2 zum Wählen des WP-Zellen-Arrays 7 verwendet. Die Anzahl der Schaltungen kann reduziert werden.
Zweite Ausführungsform
Im Folgenden wird eine zweite Ausführungsform beschrieben. Hinsichtlich der zweiten Ausführungsform wird eine Beschreibung eines Betriebsbeispiels des WP-Zellen-Arrays in einer anderen Betriebsart gegeben. 13 zeigt ein Blockschaltbild in der Situation des internen Lesens der Schutzinformation. 13 zeigt ein Blockschaltbild um das WP-Zellen-Array herum bei Eingabe eines Befehls zum Löschen oder Programmieren eines bestimmten normalen Sektors.
Gemäß 13 weist die Halbleitervorrichtung 1 eine WP-Steuerschaltung 42, das WP-Zellen-Array 7, den X-Unterdecoder für WP 39, den Decoder für WP 40, den Y-Decoder 23, die Verstärkerschaltung 5, die wp-Latch-Schaltung 9, den x-Decoder für wp 41, die Vertikal-Block-Wählschaltung 26, die VWL-Vordecoder-Gruppe 29, die Y-Vordecoder-Gruppe 30, eine Seiten-Wählschaltung für WP 43 und die Steuerschaltung 10. Komponenten und Konfigurationen, die den oben beschriebenen gleich sind, sind mit den gleichen Bezugszeichen versehen. Die dicken Linien zeigen die Schaltungen und Signale an, die ausschließlich zum Wählen der WP-Zelle verwendet werden.
Die WP-Steuerschaltung 42 wählt die Wortleitung GWLwp mit dem x-Decoder für wp41 und wählt ferner die Wortleitung VWL mit den Adressen-Signalen A(24) und A(23) in der VWL-Vordecoder-Gruppe 29. Die Wortleitung GWLwp und die Wortleitung VWL werden in dem X-Unterdecoder für WP 39 kombiniert, und die Wortleitung P2WLwp wird gewählt. Es werden 2048 Zellen mit der gewählten Wortleitung P2WLwp verbunden. Jedoch werden 128 Zellen, die alternierend von links her angeordnet sind, zum Speichern der Schutzinformation verwendet, wie in 11 gezeigt ist. Dies bedeutet, dass die WP-Zellen mit geradzahligen Bitleitungen aus den Bitleitungen DBLwpO bis DBLwp254 verbunden werden.
Die dort gespeicherten Daten werden an die Bitleitung DBLwp ausgegeben. 1/8 werden durch drei Adressen-Signale A(18) bis A(16) in der Y-Vordecoder-Gruppe 30 gewählt und an DATAB übermittelt. Die Daten werden in der Verstärkerschaltung 5 verstärkt. 1/16 wird ferner durch vier Adressen-Signale A(22) bis A(19) in der Seiten-Wählschaltung für WP 43 gewählt und an den IO(0) ausgegeben. Die WP-Information in der Latch-Schaltung 9 wird an die Steuerschaltung 10 übermittelt.
Die Steuerschaltung 10 streicht die Lösch- oder Programm-Operation, falls der Sektor geschützt ist. Die Steuerschaltung 10 führt die Lösch- oder Programm-Operation durch, falls der Sektor nicht geschützt ist.
Dritte Ausführungsform
Im Folgenden wird eine dritte Ausführungsform beschrieben. Hinsichtlich der dritten Ausführungsform wird eine Beschreibung eines Betriebsbeispiels des WP-Zellen-Arrays in einer anderen Betriebsart gegeben. 14 zeigt ein Blockschaltbild in der Situation des Programmierens von Schutzinformation. 14 zeigt ein Blockschaltbild bei Eingabe eines Befehls zum Programmieren der WP-Zelle von außerhalb.
Gemäß 14 weist die Halbleitervorrichtung 1 die WP-Steuerschaltung 42, das WP-Zellen-Array 7, den X-Unterdecoder für WP 39, den Decoder für WP 40, den Y-Decoder 23, den x-Decoder für wp 41, die Vertikal-Block-Wählschaltung 26, die VWL-Vordecoder-Gruppe 29, die Y-Vordecoder-Gruppe 30, eine Programmier-Steuerschaltung 50, die Steuerschaltung 10, und eine Programmierschaltung 51 auf. Komponenten und Konfigurationen, die den oben beschriebenen gleich sind, sind mit den gleichen Bezugszeichen versehen. Die dicken Linien in 14 zeigen die Schaltungen und Signale an, die ausschließlich zum Wählen der WP-Zelle verwendet werden. Die Schaltungen und Signale mit Ausnahme der dicken Linien werden zum Wählen der normalen Zellen verwendet.
Die Programmierschaltung 51 wird zum Programmieren der Schutzinformation in dem WP-Zellen-Array 7 verwendet. Die Programmierschaltung 51 wird durch die Steuerschaltung 10 gesteuert. Die Programmierschaltung 50 wird in der vorliegenden Betriebsart durch die Adressen A(22) bis A(19) gewählt. Die Programmdaten werden durch die Programmierschaltung 51 nur an die DATAB übermittelt, die dem IO(0) entspricht. Andere Elemente werden von der Steuerschaltung mitbenutzt, um die Daten in der noch zu beschreibenden normalen Zelle zu programmieren.
Die Programmdaten werden durch die drei Adressen-Signale A(18) bis A(16) in der Y-Vordecoder-Gruppe 30 gewählt, um an die Bitleitung MBL übertragen zu werden. Die WP-Steuerschaltung 42 wählt die Wortleitung GWLwp in dem x- Decoder für wp 41, wählt ferner die Wortleitung VWL in dem x-Decoder für wp 41 und wählt ferner die Wortleitung VWL mit den Adressen-Signalen A(24) und A(23) in der VWL-Vordecoder-Gruppe 29. Beide werden in dem X-Unterdecoder für wp 39 kombiniert, und somit wird die Wortleitung P2WLwp gewählt. Dann werden die Daten in der WP-Zelle programmiert.
Vierte Ausführungsform
Im Folgenden wird eine vierte Ausführungsform beschrieben. Eine nichtflüchtige Halbleitervorrichtung enthält generell eine kleine Anzahl einmalprogrammierbarer Zellen-Arrays, zusätzlich zu den normalen Zellen, bei der das Löschen und Programmieren durchgeführt werden kann. Dies wird auch als OPT- (One Time Programmable) Zellen-Array bezeichnet. Die OTP-Zellen-Arrays werden dahingehend verwendet, dass der User die speziellen Daten speichern kann, und sie werden zum Speichern der Daten zum Schützen des WP-Zellen-Arrays verwendet.
15 ist eine Ansicht zur Veranschaulichung der Zellen-Adressen-Zuordnung in dem OTP-Zellen-Array. 16 zeigt eine physische Stelle des OTP-Zellen-Arrays. 17 zeigt ein Blockschaltbild der Situation des Lesens des OTP-Zellen-Arrays. Bei der vorliegenden Ausführungsform ist gemäß 16 ein OTP-Zellen-Array an einem oberen Ende eines vertikalen Blocks VBLK15 angeordnet, das nahe dem WP-Zellen-Array 7 angeordnet ist. Das in 17 gezeigte Blockschaltbild zum Lesen der OTP-Zelle betrifft den Fall, dass das OTP-Zellen-Array 60 an dem oberen Ende des vertikalen Blocks VBLK15 angeordnet ist, das nahe dem WP-Zellen-Array 7 gelegen ist.
Gemäß 17 weist eine Halbleitervorrichtung 101 ein OTP-Zellen-Array 60, einen X-Unterdecoder für otp 61, einen Decoder (ssel_otp) für otp 62, den y-Decoder (ysel) 23, die Verstärkerschaltung 5, die Omux-Schaltung 24, den Ausgangspuffer 6, eine OTP-Steuerschaltung 63, einen x-Decoder für otp 64, die Vertikal-Block-Wählschaltung 26, die VWL-Vordecoder-Gruppe 29, die Y-Vordecoder-Gruppe 30, die Seiten-Wählschaltung 31 und die Byte-Wählschal tung 32 auf. Gleiche Komponenten und Konfigurationen sind mit gleichen Bezugszeichen versehen. Die OTP-Steuerschaltung 63 wählt eine Wortleitung P2WLotp4 in dem x-Decoder 64 entsprechend dem OTP-Befehl. Der Datenfluss von der Bitleitung MBL zu dem IO-Anschluss IO(0) ist der gleiche wie der Strom bei Lesen der normalen Zelle gemäß der Darstellung in 6, einschließlich der Adressen-Signal-Wahl aus A(6) bis A(-1). Die Wortleitung P2WLotp wird gewählt durch Kombinieren der Wortleitung GWLotp, die ausschließlich für das OTP-Zellen-Array in dem Unterdecoder für otp 61 verwendet wird, und der Wortleitung VWL, die für das OTP-Zellen-Array gewählt wird.
Das GWLotp-Signal für OTP kann von dem GWLwp-Signal für WP mitbenutzt werden. Dies bedeutet, dass eine globale Wortleitung WP auch von OTP mitbenutzt werden kann. Falls einer eines OTP-Zellen-Wähl-Modus und eines WP-Zellen-Wähl-Modus das GWLotp-Signal wählen kann, kann P2WLwp unter Verwendung des GWLotp-Signals statt des GWLwp-Signals gewählt werden.
Die verschiedenen vertikalen Blöcke werden beim Wählen der WP-Zelle und der OTP-Zelle gewählt, und die Wortleitung P2WLotp und die Wortleitung P2WLwp werden nicht zu der gleichen Zeit gewählt. Somit enthalten gemäß dem in 12 gezeigten Blockschaltbild zum Lesen der Schutzinformation die Schaltungen, die ausschließlich für das WP-Zellen-Array 7 gewählt werden, nur den Unterdecoder für wp 39 und den Decoder für WP 40, zusätzlich zu der WP-Steuerschaltung 42 und dem WP-Zellen-Array 7. Somit ist es möglich, die Anzahl von Schaltungen beträchtlich zu reduzieren.
Fünfte Ausführungsform
Im Folgenden wird eine fünfte Ausführungsform beschrieben. Bei den oben aufgeführten Ausführungsformen erfolgte eine Beschreibung des Verfahrens zum Speichern der Schutzinformation in dem WP-Zellen-Array und des Verfahrens zum Lesen der Schutzinformation jedes Sektors aus dem WP-Zellen-Array bei Eingabe eines gegebenen Befehls, anstelle des Lesens sämtlicher Sektoren zur Zeit des Aktivierens des Chips und des Haltens in dem Latch.
Ferner wird in einigen Fällen die Schutzinformation verwendet, die zwei Bits aufweist. Die beiden Bits eines nichtflüchtigen PPB (Persistent Protection Bit) und eines flüchtigen DPB (Dynamit Protection Bit) werden zum Kombinieren der Schutzinformation verwendet.
18 zeigt eine schematische Darstellung eines Sektorschutzes. Gemäß 18 enthält eine Halbleitervorrichtung 201 das Normal-Zellen-Array 2, das WP(PPB)-Array 7 und einen DPB-Block 70. Komponenten und Konfigurationen, die bereits beschrieben worden sind, sind mit den gleichen Bezugszeichen versehen. Das Normal-Zellen-Array 2 ist in 512 Sektoren unterteilt. Das WP-Zellen-Array 7 speichert die Schutzinformation der betreffenden Sektoren SO bis S511. Das WP-Zellen-Array 7 weist eine nichtflüchtige Speicherzelle auf, wie das Normal-Zellen-Array 2.
Der DPB-Block 70 speichert die Schutzinformation der jeweiligen Sektoren SO bis S511. Der DPB-Block 70 enthält den nichtflüchtigen Speicher und weist eine Logikschaltung auf. Somit kann die Schutzinformation des DPB-Blocks 70 schneller gelesen werden als diejenige des WP-Zellen-Arrays 7. Die Daten der OR-Operation zwischen der Schutzinformation des WP-Zellen-Arrays 7 und derjenigen des DPB-Blocks 70 bestimmen den Schutzstatus (Schutz oder Nichtschutz) des entsprechenden Sektors.
19 zeigt ein Blockschaltbild der Halbleitervorrichtung 201 gemäß der fünften Ausführungsform. Gemäß 19 weist die Halbleitervorrichtung 201 das Speicherzellen-Array 2, die Selektoren 3a bis 3n, den Selektor 4, die Verstärkerschaltung 5, den Ausgangspuffer 6, das WP-Zellen-Array 7, den Selektor 8, den DPB-Block 70, eine Schutzinformationskombinierschaltung 72, die WP-Latch-Schaltung 9 und die Steuerschaltung 10 auf. Gleiche Komponenten und Konfigurationen sind mit gleichen Bezugszeichen versehen. Der Datenweg von dem WP-Zellen-Array 7 zu dem IO-Anschluss IO wird teilweise von dem Datenweg vom Normal-Zellen-Array 2 zu dem IO-Anschluss IO mitbenutzt. Die WP-Zelle ist einem Bereich zugeordnet, der dem IO-Anschluss IO entspricht, an den die Schutzinformation ausgegeben wird, wenn die Schutzinformation gelesen wird.
Die Daten in der normalen Zelle werden in die Selektoren 3a bis 3n über die DBL-Leitungen in dem Sektor eingegeben. Dann werden die Daten an die MBL-Leitungen übermittelt, die gemeinsam von den mehreren Sektoren verwendet werden, und sie werden auf dem Wege über den Selektor 4 an die Verstärkerschaltung 5 übermittelt. Die in der Verstärkerschaltung 5 verstärkten Normal-Zellen-Daten werden über den Selektor 71 an den Ausgangspuffer 6 übertragen, und sie werden aus den IO-Anschlüssen IO(0) und IO(1) ausgegeben. Es werden hier z.B. ungefähr 90 ns benötigt, um die Daten aus der normalen Zelle zu lesen und die erkannten Daten aus der Verstärkerschaltung 5 auszugeben. Dann werden die Daten mittels der Logikschaltung behandelt, und es werden ungefähr 95 ns benötigt, um die Daten aus dem IO-Anschluss auszugeben.
Wenn die Schutzinformation gelesen wird, wird die in der WP-Zelle im WP-Zellen-Array 7 gespeicherte Schutzinformation durch die DBLwp-Leitung in dem WP-Zellen-Array 7 und dem Selektor an die MBL-Leitung übermittelt. Dann durchläuft die Schutzinformation den gleichen Weg wie die Daten der normalen Zelle und wird aus dem IO-Anschluss ausgegeben. Wenn die Schutzinformation des WP-Zellen-Arrays 7 intern verwendet wird, wird die in der Verstärkerschaltung 5 verstärkte Schutzinformation in die Schutzinformationskombinierschaltung 72 eingegeben. Es werden ungefähr 90 ns benötigt, um die Schutzinformation aus dem WP-Zellen-Array 7 in die Schutzinformationskombinierschaltung 72 zu lesen, wie beim Lesen der Normal-Zellen-Daten.
Der DPB-Block 70 enthält den flüchtigen Speicher zum Speichern der Schutzinformation der jeweiligen Sektoren. Die in dem DPB-Block 70 gespeicherte Schutzinformation wird in die Schutzinformationskombinierschaltung 72 eingegeben. Es werden ungefähr 50 ns benötigt, um die Schutzinformation aus dem DPB-Block 70 in die Schutzinformationskombinierschaltung 72 zu lesen. Die Schutzinformationskombinierschaltung 72 gibt die Schutzinformation des WP-Zellen-Arrays 7 und diejenige des DPB-Blocks 70 selektiv an die Latch-Schaltung 9 aus.
Im Folgenden wird die Schutzinformationskombinierschaltung 72 beschrieben. Die WP-Zelle ist eine nichtflüchtige Zelle, und sie benötigt zum Lesen die gleiche Zeit wie die normale Zelle. Somit wird, falls die Schutzinformation des WP-Zellen-Arrays 7 einfach mit derjenigen des DPB-Blocks 70 kombiniert wird, die Zeit zum Kombinieren der Schutzinformation zu der normalen Lesezeit hinzuaddiert. Hier werden z.B. ungefähr 10 ns benötigt, um die Schutzinformation zu kombinieren. Wenn die mehreren Teile der Schutzinformation kombiniert werden und einen Teil enthalten, der den Schutzstatus aufweist, muss der Sektor der Schutzinformation geschützt werden.
Anders ausgedrückt bedeutet dies, dass, falls einer der Teile der Schutzinformation geschützt ist, die geschützte Information als Schutz ausgegeben werden muss. Somit liest die Schutzinformationskombinierschaltung 72 die Schutzinformation des WP-Zellen-Arrays 7 und die Sektorschutzinformation des DPB-Blocks 70 gleichzeitig und gibt die Schutzinformation des WP-Zellen-Arrays 7 und die Schutzinformation des DPB-Blocks 70 selektiv aus. Es werden z.B. ungefähr 5 ns benötigt, damit die Schutzinformationskombinierschaltung 72 die Schutzinformation wählen uns ausgeben kann. Somit kann die durch das Kombinieren verursachte Verzögerung beseitigt werden. Die Normal-Sektorsteuerschaltung 10 führt das Löschen oder Programmieren entsprechend der in der Latch-Schaltung 9 gehaltenen Schutzinformation durch.
20 zeigt ein Blockschaltbild des Lesens der Schutzinformation gemäß der fünften Ausführungsform. Gemäß 20 weist die Halbleitervorrichtung 201 die WP-Steuerschaltung 42, das WP-Zellen-Array 7, den X-Unterdecoder für WP 39, den Decoder für WP 40, den Y-Decoder 23, die Verstärkerschaltung 5, die Omux-Schaltung 24, den Ausgangspuffer 6, den x-Decoder für wp 41, die Vertikal-Block-Wählschaltung 26, die VWL-Vordecoder-Gruppe 29, die Y-Vordecoder-Gruppe 30, die Seiten-Wählschaltung 31, die Byte-Wählschaltung 32 und den DPB-Block 70 auf. Komponenten und Konfigurationen, die den oben beschriebenen gleich sind, sind mit gleichen Bezugszeichen versehen. Die dicken Linien zeigen die Schaltungen und Signale an, die ausschließlich zum Wählen der WP-Zelle verwendet werden. Andere Elemente werden zum Wählen der normalen Zellen verwendet.
Der DPB-Block 70 enthält eine DPB-Gruppe 73 und eine ACS-Logikschaltung 74. Die ACS-Logikschaltung 74 extrahiert einen Teil der Schutzinformation aus der DPB-Gruppe 73 zur Ausgabe an die Omux-Schaltung 24. Ein Signal EQ und ein Halteimpulssignal LT werden in die Verstärkerschaltung 5 eingegeben. Die Omux-Schaltung 24 entspricht der Schutzinformationskombinierschaltung 72 gemäß 19.
Im Folgenden wird die Arbeitsweise beschrieben. Die Schutzinformation des gewählten Sektors wird aus dem WP-Zellen-Array 7 gelesen, in dem die nichtflüchtige Schutzinformation gespeichert ist. Es wird eine Zeit gleich derjenigen benötigt, die für das Lesen der normalen Zelle erforderlich ist (z.B. ungefähr 90 ns). Zur gleichen Zeit, zu der das Lesen der normalen Zelle erfolgt, wird die Schutzinformation des gewählten Sektors aus dem DPB-Block 70 gelesen. Die Lesezeit der DPB-Gruppe 73 ist im Vergleich mit der Lesezeit der WP-Zelle beträchtlich schnell (ungefähr 50 ns), da die DPB-Gruppe 73 eine Logikschaltung ist.
Falls die Schutzinformation der DPB-Gruppe 73 den Schutzstatus zeigt, gibt die Omux-Schaltung 24 die Schutzinformation an den Ausgangspuffer 6 aus. Seitens der Omux-Schaltung 24 werden hier 55 ns vom Lesen bis zum Ausgeben benötigt. Somit tritt keine Verzögerung beim Lesen auf. Falls hingegen die Schutzinformation aus der DPB-Gruppe 73 den Nichtschutzstatus zeigt, ändert die Omux-Schaltung 24 die interne Schaltung selektiv zum Ausgeben der Schutzinformation der WP-Zelle. Die Omux-Schaltung 24 benötigt hier 95 ns vom Lesen bis zum Ausgeben. Somit tritt keine Verzögerung beim Lesen auf. Ferner wird nur dann, wenn eine bestimmte Schutzinformation in der Omux- Schaltung 24 gelesen wird, eine Funktion zum Invertieren des Ausgangs installiert.
Im Folgenden wird speziell die Omux-Schaltung 24 beschrieben. 21 zeigt ein Blockschaltbild der Omux-Schaltung 24. Die Omux-Schaltung 24 enthält eine Omux-Wähl-Logik 241, einen Seiten-Selektor 242 und eine Ausgangsinversionsschaltung 243. Mit DSI0 bis DSI7 sind die Ausgänge aus der Verstärkerschaltung 5 bezeichnet. DPB-Daten werden aus dem DPB-Block 70 ausgegeben und in die Omux-Wähl-Logik 241 und den Seiten-Selektor 242 eingegeben. Wenn die normalen Daten gelesen werden, bezeichnen DSI0 bis DSI17 die Ausgänge aus der Verstärkerschaltung 5. In dieser Produktklasse wird einer von sechs Ausgängen DSI0 bis DSI7 zum Ausgeben gewählt, und dieser dient als ein Ausgangs-IO.
Einer der acht Ausgänge DSIO bis DSI7 wird durch eine Adresse A(2:0) gewählt, mittels derer die Seiten-Adresse ausgewählt wird. Beim normalen Lesen wählt die Adresse A(2:0) eine. Falls die DPB-Daten die 1 des Schutzstatus zeigen, gibt der Seiten-Selektor 242 bedingungslos die Schutzinformation des DPB-Blocks 70 aus, ohne auf die Schutzinformation des WP-Zellen-Arrays 70 zu warten. Falls die DPB-Daten die 0 des Nichtschutzstatus zeigen, gibt der Seiten-Selektor 242 die Schutzinformation des WP-Zellen-Arrays 7 aus. Die Ausgangsinversionsschaltung 243 invertiert den Ausgang in den Schutz-Modus.
22 zeigt ein Schaltbild des in der Omux-Schaltung 24 angeordneten Seiten-Selektors 242 und der Ausgangsinversionsschaltung 243. Der Seiten-Selektor 242 enthält NMOS-Transistoren 81 bis 105 und einen Inverter 106.
Die Gates der Transistoren 81, 83, 85, 87, 89, 91, 93 und 95 werden durch ein Signal XIG gesteuert. Das Signal XIG ist ein Wähl-Signal zum Bestimmen, ob die Vorrichtung in einem Wort-Modus (× 16) oder in einem Byte-Modus (× 8) verwendet wird, und es wird entsprechend dem Eingangssignal aus einem (nicht gezeigten) externen Anschluss erzeugt. Die Gates der Transistoren 82, 84, 86, 88, 90, 92, 94 und 96 werden durch ein invertiertes Signal gesteuert, bei dem es sich um das von dem Inverter 106 invertierte Signal X1G handelt. Eine Schaltung 107, welche die Transistoren 81 und 82 aufweist, kann durch eine Schaltung 107' ersetzt werden, die ebenfalls in 22 gezeigt ist. Die Schaltung 107' weist AND-Schaltungen 108 und 109, eine NOR-Schaltung 110, einen Inverter 111 und einen weiteren Inverter auf. Die Ausgangsinversionsschaltung 243 enthält Inverter 112 bis 115 und eine EXOR-Schaltung 116.
22 zeigt eine Wahrheitstabelle für die EXOR-Schaltung 116. Falls die Schutzinformation aus dem DPB-Block 70, bei dem es sich um DPB_DATA handelt, High (Schutz) ist, befindet sich ein Signal ACS_READ im High-Zustand, ein Signal SELP(7:0) im Low-Zustand und ein Signal DS im Low-Zustand. Hier ist das Signal Signal SELP(7:0) ein Seiten-Wählsignal. Ein Signal ASM geht in dem Schutzinformations-Lese-Modus auf High. Hier befindet sich ein in einer Schaltung 117 erzeugtes Signal DSO_REV auf Low, und ein Ausgangssignal DSOB der EXOR-Schaltung 116 ist Low, und ein Signal DSO(0) ist High. Falls sich hingegen die Schutzinformation DPB_DATA im Low-Zustand befindet (Nichtschutz), ist das Signal ACS_READ auf Low, und das Signal DSO_REV ist auf High. DSIm (m ist 0 oder 8), das die Schutzinformation aus dem WP-Zellen-Array 7 ist, zeigt den Schutzstatus, wenn es auf Low ist. Ein Signal DS ist ein invertiertes Signal des DSIm in der von dem Signal SELP(7:0) gewählten Seite.
Falls das DSIm, das die Schutzinformation aus dem WP-Zellen-Array 7 ist, sich auf Low befindet (Schutz), ist das Signal DS auf High, das Signal DSO_REV ist auf High, und das Signal DSO(0) ist auf High. Falls das die Schutzinformation aus dem WP-Zellen-Array 7 beinhaltende DSIm sich auf High befindet (Nichtschutz), ist das Signal DS auf Low, das Signal DSO_REV ist auf High, und das Signal DSO(0) ist auf Low.
23 zeigt ein Schaltbild der Omux-Wähl-Logik 241. Die Omux-Wähl-Logik 241 enthält Schaltungen 121 bis 129. Die Schaltungen 121 bis 128 weisen jeweils NAND-Schaltungen 130 bis 132 und Inverter 133 bis 136 auf. Die Schaltung 129 weist NAND-Schaltungen 137 und 138 und Inverter 139 bis 141 auf. Bei der Schaltung 129 werden die Signale ASM und DPB_DATA in die NAND-Schaltung 137 eingegeben und in dem Inverter 139 invertiert. Ein Signal ACS_READ wird in den Inverter 140 eingegeben, und führt die NAND-Schaltung 138 eine NAND-Operation mit dem Signal ASM durch. Ein Signal EN_WPREAD wird durch den Inverter 141 ausgegeben. Bei der Schaltung 129 wird, wenn das Signal DPB_DATA sich auf Low befindet, ein Signal EN_WPREAD auf High ausgegeben. Das aus der Schaltung 129 ausgegebene Signal EN_WPREAD wird in die NAND-Schaltung 131 der Schaltungen 121 bis 128 eingegeben.
Bei den Schaltungen 121 bis 128 werden Signale PA0B(PA0), PA1B(PA1), PA2B(PA2) und EN_LBYTE in die NAND-Schaltung 130 eingegeben. Signale A19B(A19), A20B(A20), A21B(A21) und EBN_WPREAD werden in die NAND-Schaltung 131 eingegeben. Die NAND-Schaltung 132 führt die NAND-Operation an den Ausgangssignalen aus den NAND-Schaltungen 130 und 131 durch, und SELP(0) bis SELP(7) werden über den Inverter 136 ausgegeben. Die Ausgangssignale SELP(0) bis SELP(7) der jeweiligen Schaltungen 121 bis 128 werden in die Gates der in 25 gezeigten Transistoren 97 bis 105 eingegeben, um den Ausgang des Seiten-Selektors 242 zu wählen.
24A zeigt ein Zeitdiagramm des normalen Lesens. 24B zeigt ein Zeit diagramm des Schutz-Lesens (DPB-Schutz). 24C zeigt ein Zeitdiagramm des Schutz-Lesens (DPB-Nichtschutz). Gemäß 24A werden, falls eine Adresse zur Zeit des normalen Lesens geändert wird, die Zellen-Daten als ein Trigger des Erzeugens eines ATD-Impulses während des EQ-Impulses erkannt, und die erkannten Daten werden mittels eines Halteimpulses gehalten.
Falls die Produktklasse den Seiten-Modus aufweist (die Seiten-Größe ist acht), werden für jeden I/O acht Zellen-Daten gleichzeitig in der Verstärkerschaltung 5 gehalten. Nach dem LT-Impuls geht ein Signal SELP entsprechend der gegebenen Seiten-Wähl-Adresse A(2:0) auf High. Somit werden die gehaltenen Zellen-Daten durch den Ausgangspuffer 6 ausgegeben. Folglich werden die verbleibenden sieben Daten fortgesetzt nach außen ausgegeben, indem A(2:0) kontinuierlich verändert wird.
Gemäß 24B wird beim Protect-Lesen (PDPB-Schutz) ein Lese-Befehl der Sektorschutzinformation eingegeben, und das Signal ASM geht auf High. Falls die Sektor-Adresse der zu lesenden Schutzinformation eingegeben wird, beginnen der DPB-Block 70 und das WP-Zellen-Array 7 gleichzeitig zu lesen. Die bezeichnete Adresse der zu lesenden Schutzinformation wird zum Lesen des DBP des Nichtschutzstatus verwendet, und falls das einer neu eingegebenen Adresse entsprechende DPB die Schutzinformation aufweist, kann die DPB-Zelle unmittelbar gelesen werden. Somit befindet sich, falls das Signal DPB_DATA sich auf High befindet, das Ausgangssignal der NAND-Schaltung 120 in der Schaltung 117 in 22 auf High, und das Ausgangssignal des Inverters, DSO_REV, befindet sich auf LOW. Auch das Signal ACS_READ wird verändert.
Falls sich in der Schaltung 129 in 23 das Signal DPB_DATA auf High befindet, befindet sich das Ausgangssignal der NAND-Schaltung 137 auf Low, das Ausgangssignal der NAND-Schaltung 138 befindet sich auf High, und das Ausgangssignal EN_WPREAD des Inverters 141 befindet sich auf Low. Dies bedeutet, dass die Schutzinformation des WP-Zellen-Arrays 7 nicht gelesen zu werden braucht. Hier sind sämtliche Signale SELP auf Low. Die Transistoren 97 bis 104 befinden sich im OFF-Zustand, und der Ausgangsweg ist blockiert, falls das WP-Zellen-Array 7 blockiert ist. Falls das DPB auf High ist, ist das Signal DS auf Low, und das Ausgangssignal DSOB der EXOR-Schaltung 116 ist Low. DSO(0) zeigt sich unmittelbar auf High.
Gemäß 24C wird beim Protect-Lesen (DPB-Nichtschutz) ein Lese-Befehl der Sektorschutzinformation eingegeben, und das Signal ASM wird High. Falls die Sektor-Adresse der zu lesenden Schutzinformation eingegeben wird, beginnen der DPB-Block 70 und das WP-Zellen-Array 7 beide unmittelbar gelesen zu werden. Die bezeichnete Adresse der zu lesenden Schutzinformation wird verwendet, um das DPB des Nichtschutzstatus zu lesen, und falls das DPB, das einer neu eingegebenen Adresse entspricht, die Nichtschutzinformation aufweist, kann die DPB-Zelle unmittelbar gelesen werden. Somit ist, falls das Signal DPB_DATA sich auf Low befindet, das Ausgangssignal der NAND-Schaltung 117 in 22 auf Low, und das Ausgangssignal des Inverters 119, DSO_REV, ist auf High. Auch das Signal ACS_READ wird geändert.
Falls sich bei der Schaltung 129 in 3 das Signal DPB_DATA auf Low befindet, befindet sich das Ausgangssignal ACS_READ des Inverters 139 auf Low, und das Ausgangssignal EN_WPREAD des Inverters 141 befindet sich auf High. Dies bedeutet, dass nur der Leseinhalt des WP-Zellen-Arrays 7 aus dem DSO ausgegeben werden kann. Hier wird nur ein SELP aus den Signalen SELP gemäß der bezeichneten Adresse A(21:19) des WP-Zellen-Arrays 7 gewählt. Einer der Transistoren 97 bis 104 in 22 wird in den ON-Zustand versetzt.
Dann werden die Speicherzelle des WP-Zellen-Arrays 7 und der normale Leseinhalt des Normal-Zellen-Arrays 2 in der gleichen Operation detektiert, und die WP-Zellen-Daten werden aus dem DSO zur gleichen Ausgabezeit ausgegeben. Somit ist es möglich, die Ausgabe-Zeitgebung des Schutzinformations-Lesens gleich derjenigen des normalen Lesens zu machen.
Gemäß der fünften Ausführungsform wird, selbst falls die mehreren Teile der Schutzinformation kombiniert werden, die Lesezeit im Vergleich zu der normalen Lesezeit nicht durch die zusätzliche Zeit für das Kombinieren verzögert. Es ist somit möglich, die Zugriffszeit zum Lesen der Schutzinformation gleich derjenigen zum normalen Lesen zu machen.
Sechste Ausführungsform
Im Folgenden wird eine sechste Ausführungsform beschrieben. Bei der Halbleitervorrichtung weist der x-Decoder bei dem oben erwähnten WP-Zellen-Array 7 ein Mehrfaches einer Minimal-Einheit des X-Decoders in dem Normal-Zellen-Array 2 auf. Dies ist der Fall, weil die Schaltungen und das Layout gemeinsam verwendet werden, um die Zeit für das Design zu reduzieren. Somit enthält das WP-Zellen-Array 7 die Zellen, die zum Speichern der Schutzinformation verwendet werden, und die Zellen, die nicht zum Speichern der Schutzinformation verwendet werden.
Wenn der User das WP-Zellen-Array 7 löscht, wird von der internen Schaltung auf sämtliche der Zellen zugegriffen, und zwar gemäß den Eigenschaften des Flash-Speichers, einen Löschvorgang zu einem Zeitpunkt durchzuführen. Wenn der User einen- Lesevorgang oder einen Programmiervorgang durchführt, wird nur auf die Zelle zugegriffen, welche die Schutzinformation speichert. Herkömmlicherweise ist das Verfahren nur zum Zugreifen auf die Zelle vorgeschlagen worden, in der die Schutzinformation gespeichert wird. In dem Test müssen sämtliche Zellen einschließlich der Zellen, die nicht zum Lesen oder Programmieren verwendet werden, als zugreifbar angesehen werden. Somit ist erforderlich, dass mit dem WP-Zellen-Array 7 eine Adressen-Übersetzungsschaltung einbezogen ist, so dass der User den Zugriff vornehme kann und der Test ausgeführt werden kann.
Zuerst wird eine Lese-Operation im User-Modus beschrieben. 25 zeigt ein Blockschaltbild zur Darstellung des vom User zu lesenden WP-Zellen-Arrays. Gemäß 25 enthält eine Halbleitervorrichtung 301 die WP-Steuerschaltung 151, das WP-Zellen-Array 7, den X-Unterdecoder für WP 39, den Decoder für WP 40, den Y-Decoder 23, die Verstärkerschaltung 5, die Omux-Schaltung 24, den Ausgangspuffer 6, den x-Decoder für wp 41, die Vertikal-Block-Wählschaltung 26, die VWL-Vordecoder-Gruppe 29, die Y-Vordecoder-Gruppe 30, die Seiten-Wählschaltung 31, die Byte-Wählschaltung 32, eine Reihen-Adressen-Wählschaltung 152, eine Spalten-Adressen-Wählschaltung 153, eine Seiten-Adressen-Steuerschaltung 154 und eine Byte-Steuerschaltung 155.
Gleiche Komponenten und Konfigurationen sind mit gleichen Bezugszeichen versehen. Die Reihen-Adressen-Wählschaltung 152, die Spalten-Adressen-Wählschaltung 153, die Seiten-Adressen-Steuerschaltung 154 und die Byte-Steuerschaltung 155 entsprechen einer Adressen-Steuerschaltung inerhalb des Schutzumfangs der Ansprüche. Die Adressen-Steuerschaltung übersetzt die im verwendeten Modus und im Test-Modus verwendete Adresse, um einen zugreifbaren Bereich der Speicherzelle in dem WP-Zellen-Array 7 zu verändern. Die WP-Steuerschaltung 151 enthält eine Test-Modus-Steuerschaltung 156 und eine User-Modus-Steuerschaltung 157.
Nachdem ein User-Befehl eingegeben worden ist, gibt die User-Modus-Steuerschaltung 157 ein User-Modus-Steuersignal an die Reihen-Adressen-Wählschaltung 152, die Spalten-Adressen-Wählschaltung 153, die Seiten-Adressen-Steuerschaltung 154 und die Byte-Steuerschaltung 155 aus, um die für die Adressen-Steuerschaltung verwendete Adresse selektiv zu verändern. Somit ist die Adresse zum Wählen der WP-Zelle die Sektor-Adresse A(24:16). Die Test-Modus-Steuerschaltung 156 gibt das Test-Modus-Steuersignal nicht aus, wenn der User-Befehl eingegeben wird.
Als nächstes wird die Konfiguration des WP-Zellen-Arrays beschrieben. 26 zeigt ein Konfigurationsbeispiel des WP-Zellen-Arrays 7. Gemäß 26 existieren Nicht-Verwendet-Zellen und die WP-Zelle, die die Schutzinformation in dem WP-Zellen-Array 7 speichern. In diesem Beispiel existiert die WP-Zelle in dem IP(0) und dem IO(8) an dem WP-Zellen-Array 7. Der User kann nur auf die WP-Zelle in dem WP-Zellen-Array 7 zugreifen, um das WP-Zellen-Array 7 zu lesen und zu programmieren. Ferner müssen in dem Test sämtliche Zellen in dem WP-Zellen-Array 7 (WP-Zellen und Nicht-Verwendet-Zellen) zugreifbar sein.
Das WP-Zellen-Array 7 weist acht Wortleitungen auf, was die Minimal-Einheit des X-Decoders ist. Der Y-Decoder hat die gleiche Konfiguration wie der normale Sektor. Somit besteht das WP-Zellen-Array 7 aus 2048 Bitleitungen. Die Anzahl der WP-Zellen ist gleich der Anzahl der Sektoren. Hier beträgt die Anzahl der Sektoren 512, und es werden 512 Zellen als WP-Zellen verwendet. Andere Zellen sind nicht verwendete Zellen, und somit liegt für den User keine Zugreifbarkeit zum Lesen und Programmieren vor.
Nochmals gemäß 25 wird, wenn der User die WP-Zelle liest, die Sektor-Adresse gewählt. Nachdem der User den Befehl eingegeben hat, gibt die User-Modus-Steuerschaltung 157 das User-Modus-Steuersignal an die Reihen-Adressen-Wählschaltung 152, die Spalten-Adressen-Wählschaltung 153, die Seiten-Adressen-Steuerschaltung 154 und die Byte-Steuerschaltung 155 aus. Die Adresse zum Wählen der WP-Zelle ist die Sektor-Adresse A(24:16).
Das Dekodieren der Normal-Zelle erfolgt hingegen unter Verwendung der Reihen-Adresse A(10:7) zum Wählen der Wortleitung VWL, der Spalten-Adresse A(6:3) zum Wählen von BSD und anderen, der Seiten-Adresse A(2:0) zum Wählen der Seite, und der Byte-Wähl-Adresse A(-1) zum Wählen des Byte. Die Sektor-Adresse wird zum Dekodieren des WP-Zellen-Arrays 7 verwendet. Somit werden die Reihen-Adresse A(24:23), die Spalten-Adresse A(18:16), die Seiten-Adresse A(21:19) und die Byte-Wähl-Adresse A(22) verwendet.
Die in 26 gezeigte WP-Zelle der vorliegenden Ausführungsform existiert in dem IO(0) und dem IO(8) des WP-Zellen-Arrays 7. Zur Zeit des vom User durchgeführten Lesevorgangs wird das Byte entsprechend der Byte-Wähl-Adresse A(22) gewählt, und die Daten werden nur an den IO(0) ausgegeben. Hier wird ein vorbestimmter Wert, beispielsweise 0, an ein weiteres IO(15:1) auf der Basis der Spezifikation ausgegeben.
Es wird nun die Programmieroperation im User-Modus beschrieben. 27 zeigt ein Blockschaltbild zur Darstellung des Programmierens des WP-Zellen-Arrays 7 dahingehend, dass der User Schutzinformation speichern kann. Gemäß 27 enthält die Halbleitervorrichtung 301 die WP-Steuerschaltung 151, das WP-Zellen-Array 7, den X-Unterdecoder für WP 39, den Decoder für WP 40, den Y-Decoder 23, den x-Decoder für wp 41, die Vertikal-Block-Wählschaltung 26, die VWL-Vordecoder-Gruppe 29, die Y-Vordecoder-Gruppe 30, die Programmierschaltung 50, die Steuerschaltung 10, die Programmierschaltung 51, die Reihen-Adressen-Wählschaltung 152, die Spalten-Adressen-Wählschaltung 153 und die Byte-Steuerschaltung 155.
Wenn der User die WP-Zelle in dem WP-Zellen-Array 7 programmiert, wird die WP-Zelle mittels der Sektor-Adresse gewählt. Nachdem der User den Befehl eingegeben hat, gibt die User-Modus-Steuerschaltung 157 das User-Modus-Steuersignal an die Reihen-Adressen-Wählschaltung 152, die Spalten-Adressen-Wählschaltung 153, die Seiten-Adressen-Steuerschaltung 154 und die Byte-Steuerschaltung 155 aus. Somit ist die Adresse zum Wählen der WP-Zelle in dem WP-Zellen-Array 7 konfiguriert als die Sektor-Adresse A(24:16).
Die Sektor-Adresse wird zum Dekodieren des WP-Zellen-Arrays 7 verwendet. Somit werden die Reihen-Adresse A(24:23), die Spalten-Adresse A(18:16), die Seiten-Adresse A(21:19) und die Byte-Wähl-Adresse A(22) verwendet. Die Datenprogrammierschaltung 50 führt das Programmieren mit der Signalleitung DATAB durch, die dem WP-Zellen-IO(0) entspricht, der von der Adresse A(22:19) gewählt ist. In anderen Bereichen wird das Programmieren mit der gleichen Steuervorrichtung wie beim Programmieren des normalen Sektors durchgeführt. Die Test-Modus-Steuerschaltung 156 gibt das Test-Modus-Steuersignal nicht aus, wenn der User-Befehl eingegeben wird.
Als nächstes wird das Lesen und Programmieren im Test-Modus beschrieben. Es ist nur die WP-Zelle in dem WP-Zellen-Array 7 beim Lesen und Programmieren mit dem User-Befehl zugänglich. In dem Test-Modus ist es erforderlich, dass auf nicht verwendete Zellen in dem WP-Zellen-Array 7 zugegriffen wird, zusätzlich zu den WP-Zellen. Deshalb dekodiert nach der Eingabe des Testsignals das Test-Modus-Steuersignal die Zellen in dem WP-Zellen-Array 7 mit der gleichen Adresse wie derjenigen des normalen Sektors.
28 zeigt ein Blockschaltbild des Lesens des WP-Zellen-Arrays 7 im Test-Modus. Gleiche Komponenten und Konfigurationen sind mit gleichen Bezugszeichen versehen. Nachdem der Test-Befehl eingegeben worden ist, gibt die Test-Modus-Steuerschaltung 156 das Test-Modus-Steuersignal an die jeweiligen Adressen-Übersetzungsschaltungen aus. Nachdem ein WP-Array-Testbefehl eingegeben worden ist, gibt die Test-Modus-Steuerschaltung 156 das Test-Modus-Steuersignal an die Reihen-Adressen-Wählschaltung 152, die Spalten-Adressen-Wählschaltung 153, die Seiten-Adressen-Steuerschaltung 154 und die Byte-Steuerschaltung 155 aus, um die in der Adressen-Steuerschaltung zu verwendende Adresse zu übersetzen. Es ist somit möglich, sämtliche der Zellen in dem WP-Zellen-Array 7 zu lesen, indem die Zelle mit der Adresse (10:-1) gewählt wird, welche die gleiche ist wie beim Lesen des normalen Sektors, unabhängig von der WP-Zelle oder der nicht verwendeten Zelle.
Im User-Modus wird die Datenausgabe durch den IO(0) in der Omux-Schaltung 24 und deren Steuersignal gesteuert. In Test-Modus sind die Omux-Schaltung 24 und deren Steuersignal die gleichen wie beim Lesen des normalen Sektors, und die Daten werden an den IO(15:0) ausgegeben. Die User-Modus-Steuerschaltung 157 gibt das User-Modus-Steuersignal nicht aus, wenn ein WP-Zellen-Array-Testbefehl eingegeben wird.
Als nächstes wird die Programmieroperation in dem WP-Zellen-Array beschrieben. 29 zeigt ein Blockschaltbild des Programmierens des WP-Zellen-Arrays im Test-Modus. Komponenten und Konfigurationen, welche die gleichen sind wie die oben beschriebenen, sind mit den gleichen Bezugszeichen versehen. Wie beim Lesen gibt, nachdem ein WP-Array-Testbefehl eingegeben worden ist, die Test-Modus-Steuerschaltung 156 das Test-Modus-Steuersignal an die Reihen-Adressen-Wählschaltung 152, die Spalten-Adressen-Wählschaltung 153, die Seiten-Adressen-Steuerschaltung 154 und die Byte-Steuerschaltung 155 aus. Es ist somit möglich, sämtliche der Zellen in dem WP-Zellen-Array 7 mit der Adresse (10:-1), welche die gleiche ist wie beim Programmieren des normalen Sektors, zu programmieren.
Die Datenprogrammierschaltung 50 wird durch das A(2:-1) gesteuert, welches das gleiche ist wie beim Programmieren des normalen Sektors. Die Zelle in dem gewählten Zellen-Array 7 wird durch das DATAB programmiert, gefolgt von dem IO, das der zu programmierenden Zelle entspricht. Ferner werden verschiedene Test-Modi des WP-Zellen-Arrays 7 durch die Schaltungssteuerung und die Adressen-Dekodierung wie bei dem Test-Modus des normalen Sektors durchgeführt. Das User-Modus-Steuersignal und das Test-Modus-Steuersignal entsprechen dem Steuersignal, das die in der Adressen-Steuerschaltung verwendete Adresse ändert.
Gemäß der sechsten Ausführungsform wird die Speicherzelle in dem WP-Zellen-Array 7 mit der Adresse zum Wählen des Sektors in dem Normal-Zellen-Array 2 im User-Modus gewählt. Es ist somit möglich, auf das Speicher-Zellen-Array zuzugreifen, das nur die Schutzinformation des Sektors in einem zweiten Speicherzellen-Array speichert. Ferner wird die Speicherzelle in dem WP-Speicherzellen-Array 7 mit der Adresse zum Wählen der Speicherzelle in dem Normal-Sektor-Array 2 im Test-Modus gewählt. Es ist somit möglich, auf sämtliche Speicherzellen in dem WP-Zellen-Array 7 zuzugreifen.
Das Normal-Zellen-Array 2, das WP-Zellen-Array 7, das OTP-Zellen-Aray 60 und die Omux-Schaltung 24 (die Schutzinformationskombinierschaltung 72) entsprechen einem ersten Speicherzellen-Array bzw. einem zweiten Speicherzellen-Array bzw. einem dritten Speicherzellen-Array bzw. einem Schaltungsteil innerhalb des Schutzumfangs der Ansprüche.
Obwohl einige wenige bevorzugte Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben worden sind, wird Fachleuten auf dem Gebiet ersichtlich sein, dass an diesen Ausführungsformen Veränderungen vorgenommen werden können, ohne von den Prinzipien und vom Geist der Erfindung abzuweichen, deren Umfang durch die Ansprüche und deren Äquivalente definiert ist.
ZUSAMMENFASSUNG
HALBLEITERVORRICHTUNG UND STEUERVERFAHREN FÜR DIESE
Eine Halbleitervorrichtung enthält ein erstes Speicherzellen-Array, das Speicherzellen zum Speichern von Daten aufweist und auf Sektor-Basis gehandhabt wird, ein zweites Speicherzellen-Array, das Speicherzellen aufweist, die Sektorschutzinformation auf der Sektor-Basis speichern, und eine Steuerschaltung, welche die in dem zweiten Speicherzellen-Array gespeicherte Sektorschutzinformation jedes Mal prüft, wenn der zu programmierende oder zu löschende Sektor gewählt wird. Somit braucht zur Zeit des Hochfahrens nicht die Sektorschutzinformation sämtlicher Sektoren im Latch gespeichert zu werden. Es brauchen keine Latch-Schaltungen vorgesehen zu sein, die den Sektoren zahlenmäßig gleich sind. Somit kann die Anzahl der Schaltungen drastisch reduziert werden, und der Chipbereich kann reduziert werden.

Claims

Halbleitervorrichtung mit: – einem ersten Speicherzellen-Array, das Speicherzellen zum Speichern von Daten aufweist und auf Sektor-Basis gehandhabt wird; – einem zweiten Speicherzellen-Array, das Speicherzellen aufweist, die Sektorschutzinformation auf der Sektor-Basis speichern; und – einer Steuerschaltung, welche die in dem zweiten Speicherzellen-Array gespeicherte Sektorschutzinformation prüft, wenn ein Sektor modifiziert werden soll.
Halbleitervorrichtung nach Anspruch 1, ferner mit einer Latch-Schaltung, welche gemeinsam für Sektoren vorgesehen ist und welche die aus dem zweiten Speicherzellen-Array gelesene Sektorschutzinformation speichert.
Halbleitervorrichtung nach Anspruch 1, bei der die Steuerschaltung die Sektorschutzinformation aus dem zweiten Speicherzellen-Array unter Verwendung einer Wartezeit nach Übermittlung eines gegebenen Befehls an die Steuerschaltung liest, wenn ein Sektor modifiziert werden soll.
Halbleitervorrichtung nach Anspruch 1, bei der die Steuerschaltung einen Löschvorgang auf der Basis der aus dem zweiten Speicherzellen-Array gelesenen Sektorschutzinformation durchführt.
Halbleitervorrichtung nach Anspruch 1, bei der die Steuerschaltung die Zeitgebung des Abfragens beim Lesen der Sektorschutzinformation aus dem zweiten Speicherzellen-Array verzögert.
Halbleitervorrichtung nach Anspruch 1, ferner mit einem Ausgangsanschluss, wobei ein Weg von dem zweiten Speicherzellen-Array zu dem Ausgangsanschluss einen Teil aufweist, der von einem Weg vom ersten Speicherzellen-Array zum Ausgangsanschluss mitbenutzt wird.
Halbleitervorrichtung nach Anspruch 1, bei der die Speicherzellen des zweiten Speicherzellen-Arrays einer Domäne zugeordnet sind, die einem Anschluss entspricht, über den die Sektorschutzinformation aus der Halbleitervorrichtung heraus ausgegeben wird.
Halbleitervorrichtung nach Anspruch 1, bei der das zweite Speicherzellen-Array an einer Erweiterung eines Sektor-Arrays des ersten Speicherzellen-Arrays angeordnet ist.
Halbleitervorrichtung nach Anspruch 8, ferner mit Signalleitungen zum Wählen von Speicherzellen in dem ersten Speicherzellen-Array, wobei die Signalleitungen eine Signalleitung enthalten, die zum Wählen einer der Speicherzellen in dem zweiten Speicherzellen-Array verwendet wird.
Halbleitervorrichtung nach Anspruch 8, ferner mit einer Vorrichtung zum Wählen von Speicherzellen in dem ersten Speicherzellen-Array, wobei die zum Wählen vorgesehene Vorrichtung eine Schaltung enthält, die zum Wählen einer der zweiten Speicherzellen-Array in dem zweiten Speicherzellen-Array verwendet wird.
Halbleitervorrichtung nach Anspruch 1, ferner mit einer Schreibschaltung, die Daten in die Speicherzellen des zweiten Speicherzellen-Arrays schreibt.
Halbleitervorrichtung nach Anspruch 1, bei dem ein drittes Speicherzellen-Array vorgesehen ist, das einmalprogrammierbare Speicherzellen aufweist.
Halbleitervorrichtung nach Anspruch 12, bei dem das dritte Speicherzellen-Array an einer Erweiterung eines Sektor-Arrays des ersten Speicherzellen-Arrays angeordnet ist.
Halbleitervorrichtung nach Anspruch 13, bei dem das dritte Speicherzellen-Array an einem anderen Sektor-Array als demjenigen des zweiten Speicherzellen-Arrays vorgesehen ist.
Halbleitervorrichtung nach Anspruch 12, ferner mit Signalleitungen zum Wählen von Speicherzellen des ersten Speicherzellen-Arrays, wobei die Signalleitungen eine Signalleitung enthalten, die zum Wählen einer der einmalprogrammierbaren Speicherzeilen des dritten Speicherzellen-Arrays verwendet wird.
Halbleitervorrichtung nach Anspruch 12, mit einer Vorrichtung zum Wählen von Speicherzellen in dem ersten Speicherzellen-Array, wobei die zum Wählen vorgesehene Vorrichtung eine Schaltung enthält, die zum Wählen einer der einmalprogrammierbaren Speicherzellen des dritten Speicherzellen-Arrays verwendet wird.
Halbleitervorrichtung nach Anspruch 12, ferner mit Global-Wortleitungen die gemeinsam für das Wählen der Speicherzellen in dem zweiten Speicherzellen-Array und das Wählen einer der einmalprogrammierbaren Speicherzellen in dem dritten Speicherzellen-Array verwendet werden.
Halbleitervorrichtung mit: – einem ersten Speicherzellen-Array, das Speicherzellen zum Speichern von Daten aufweist und auf Sektor-Basis gehandhabt wird; – einem zweiten Speicherzellen-Array, das Speicherzellen aufweist, die Sektorschutzinformation auf der Sektor-Basis speichern; und – einer Signalleitung mit einem Teil, der gemeinsam von einem Weg vom zweiten Speicherzellen-Array zu einem Ausgangsanschluss und einem Weg vom ersten Speicherzellen-Array zu dem Ausgangsanschluss verwendet wird.
Halbleitervorrichtung nach Anspruch 18, bei der das zweite Speicherzellen-Array an einer Erweiterung eines Sektor-Arrays des ersten Speicherzellen-Arrays angeordnet ist.
Halbleitervorrichtung nach Anspruch 19, ferner mit Signalleitungen zum Wählen von Speicherzellen in dem ersten Speicherzellen-Array, wobei die Signalleitungen eine Signalleitung enthalten, die zum Wählen einer der Speicherzellen in dem zweiten Speicherzellen-Array verwendet wird.
Halbleitervorrichtung nach Anspruch 19, ferner mit einer Vorrichtung zum Wählen von Speicherzellen in dem ersten Speicherzellen-Array, wobei die zum Wählen vorgesehene Vorrichtung eine Schaltung enthält, die zum Wählen einer der einmalprogrammierbaren Speicherzellen des dritten Speicherzellen-Arrays verwendet wird.
Halbleitervorrichtung nach Anspruch 1, bei dem ein drittes Speicherzellen-Array vorgesehen ist, das einmalprogrammierbare Speicherzellen aufweist.
Halbleitervorrichtung nach Anspruch 22, bei dem das dritte Speicherzellen-Array an einer Erweiterung eines Sektor-Arrays des ersten Speicherzellen-Arrays angeordnet ist.
Halbleitervorrichtung nach Anspruch 23, bei dem das dritte Speicherzellen-Array an einem anderen Sektor-Array als demjenigen des zweiten Speicherzellen-Arrays vorgesehen ist.
Halbleitervorrichtung nach Anspruch 22, ferner mit Signalleitungen zum Wählen von Speicherzellen des ersten Speicherzellen-Arrays, wobei die Signalleitungen eine Signalleitung enthalten, die zum Wählen einer der einmalprogrammierbaren Speicherzellen des dritten Speicherzellen-Arrays verwendet wird.
Halbleitervorrichtung nach Anspruch 22, mit einer Vorrichtung zum Wählen von Speicherzellen in dem ersten Speicherzellen-Array, wobei die zum Wählen vorgesehene Vorrichtung eine Schaltung enthält, die zum Wählen einer der einmalprogrammierbaren Speicherzellen des dritten Speicherzellen-Arrays verwendet wird.
Halbleitervorrichtung nach Anspruch 22, ferner mit Global-Wortleitungen die gemeinsam für das Wählen der Speicherzellen in dem zweiten Speicherzellen-Array und das Wählen einer der einmalprogrammierbaren Speicherzellen in dem dritten Speicherzellen-Array verwendet werden.
Halbleitervorrichtung nach Anspruch 1, ferner mit: – einer flüchtigen Speicherschaltung, die weitere Sektorschutzinformation auf Sektor-Basis speichert; und – einem Schaltungsteil, der die Sektorschutzinformation in dem zweiten Speicherzellen-Array und die weitere Sektorschutzinformation in der flüchtigen Speicherschaltung selektiv ausgibt.
Halbleitervorrichtung nach Anspruch 28, bei der der Schaltungsteil die weitere Sektorschutzinformation in der flüchtigen Speicherschaltung wählt, wenn die weitere Sektorschutzinformation den Schutz der Daten in dem ersten Speicherzellen-Array anzeigt.
Halbleitervorrichtung nach Anspruch 29, bei der der Schaltungsteil die weitere Sektorschutzinformation in dem zweiten Speicherzellen-Array wählt, wenn die weitere Sektorschutzinformation in der flüchtigen Speicherschaltung den Nichtschutz der Daten in dem ersten Speicherzellen-Array anzeigt.
Halbleitervorrichtung nach Anspruch 28, bei der der Schaltungsteil eine Ausgangsinvertierschaltung aufweist, welche die gewählte Sektorschutzinformation invertiert.
Halbleitervorrichtung mit: – einem ersten Speicherzellen-Array, das Speicherzellen zum Speichern von Daten aufweist und auf Sektor-Basis gehandhabt wird; – einem zweiten Speicherzellen-Array, das Speicherzellen aufweist, die erste Sektorschutzinformation auf der Sektor-Basis speichern; und – einer flüchtigen Speicherschaltung, welche die zweite Sektorschutzinformation auf der Sektor-Basis speichert; und – einem Schaltungsteil, der die erste und die zweite Schutzinformation selektiv ausgibt.
Halbleitervorrichtung nach Anspruch 32, bei der der Schaltungsteil die zweit Sektorschutzinformation wählt, wenn die zweite Sektorschutzinformation den Schutz der Daten in dem ersten Speicherzellen-Array anzeigt.
Halbleitervorrichtung nach Anspruch 23, bei der der Schaltungsteil die erste Sektorschutzinformation wählt, wenn die zweite Sektorschutzinformation den Nichtschutz der Daten in dem ersten Speicherzellen-Array anzeigt.
Halbleitervorrichtung nach Anspruch 32, ferner mit einer Ausgangsinvertierschaltung, welche die gewählte Sektorschutzinformation aus dem Schaltungsteil invertiert.
Halbleitervorrichtung nach Anspruch 1, ferner mit einem X-Decoder für das erste Speicherzellen-Array und einem X-Decoder für das zweite Speicherzellen-Array, wobei der X-Decoder für das zweite Speicherzellen-Array derart konfiguriert ist, dass er ein Mehrfaches einer Minimum-Einheit des X-Decoders für das erste Speicherzellen-Array aufweist.
Halbleitervorrichtung nach Anspruch 36, ferner mit einer Adressen-Steuerschaltung, die verschiedene Adressen in einem User-Modus und einem Test-Modus erzeugt, so dass eine Domäne der Speicherzellen des zweiten Speicherzellen-Arrays geändert werden kann.
Halbleitervorrichtung nach Anspruch 37, bei der die Adressen-Steuerschaltung in dem User-Modus eine der Speicherzellen des zweiten Speicherzellen-Arrays mittels einer Adresse zum Wählen eines der Sektoren des ersten Speicherzellen-Arrays wählt.
Halbleitervorrichtung nach Anspruch 37, bei der die Adressen-Steuerschaltung in dem Test-Modus eine der Speicherzellen des zweiten Speicherzellen-Arrays mittels einer Adresse zum Wählen eines der Sektoren des ersten Speicherzellen-Arrays wählt.
Halbleitervorrichtung nach Anspruch 37, ferner mit einer Steuerschaltung, die der Adressen-Steuerschaltung ein Steuersignal zum Schalten der in der Adressen-Steuerschaltung verwendeten Adresse zuführt, nachdem sie einen gegebenen User-Befehl empfangen hat.
Halbleitervorrichtung nach Anspruch 37, ferner mit einer Steuerschaltung, die der Adressen-Steuerschaltung ein Steuersignal zum Schalten der in der Adressen-Steuerschaltung verwendeten Adresse zuführt, nachdem sie einen gegebenen Test-Befehl empfangen hat.
Halbleitervorrichtung nach Anspruch 1, bei der die Halbleitervorrichtung eine Halbleiterspeichervorrichtung ist.
Steuerverfahren mit den folgenden Schritten: – Prüfen von Sektorschutzinformation in einem zweiten Speicherzellen-Array auf einer Sektor-Basis eines ersten Speicherzellen-Arrays, wenn ein Sektor modifiziert werden soll; – Detektieren eines Schutzstatus des Sektors durch Bezugnahme auf das Sektorschutzinformations-Lesen beim Schritt des Lesens; – Durchführen eines vorbestimmten Vorgangs an dem ersten Speicherzellen-Array auf der Basis des Detektionsergebnisses.
Steuerverfahren nach Anspruch 43, bei dem der Schritt des Lesens unter Verwendung einer Wartezeit nach der Eingabe eines gegebenen Befehls durchgeführt wird.
Steuerverfahren mit den folgenden Schritten: – Prüfen erster Sektorschutzinformation in einem zweiten nichtflüchtigen Speicherzellen-Array auf einer Sektor-Basis eines ersten nichtflüchtigen Speicherzellen-Arrays; – Prüfen zweiter Sektorschutzinformation aus einer flüchtigen Speicherschaltung auf der Sektor-Basis des ersten nichtflüchtigen Speicherzellen-Arrays; – Wählen der zweiten Sektorschutzinformation, wenn die zweite Sektorschutzinformation den Schutz der Daten in dem ersten nichtflüchtigen Speicherzellen-Array anzeigt.
Steuerverfahren nach Anspruch 45, bei dem im Schritt des Wählens die erste Sektorschutzinformation statt der zweiten Sektorschutzinformation gewählt wird, wenn die zweite Sektorschutzinformation den Nichtschutz der Daten in dem ersten nichtflüchtigen Speicherzellen-Array anzeigt.