DE10329627B4

DE10329627B4 - Flash-Speicherbaustein

Info

Publication number: DE10329627B4
Application number: DE10329627A
Authority: DE
Inventors: Chung Suwon Hwi-Taek
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-08-14
Filing date: 2003-06-24
Publication date: 2005-04-21
Anticipated expiration: 2023-06-25
Also published as: KR100476928B1; TWI228256B; FR2843648B1; KR20040015897A; US20040032763A1; CN1484250A; US6940758B2; FR2843648A1; TW200402737A; CN100447899C; DE10329627A1

Abstract

Flash-Speicherbaustein mit
– einer Mehrzahl von Flash-Speicherzellen (Q1 bis Q16), die in Zeilen und Spalten angeordnet sind, wobei jede der Flash-Speicherzellen (Q1 bis Q16) ein Steuergate, einen Sourceanschluss und einen Drainanschluss hat,
– einer Mehrzahl von ersten Wortleitungen (WL1, WL2), die mit zugehörigen Steuergates eines ersten Satzes (PAGE1) von Flash-Speicherzellen (Q1 bis Q8) verbunden sind,
– einer Mehrzahl von zweiten Wortleitungen (WLn-1, WLn), die mit zugehörigen Steuergates eines zweiten Satzes (PAGEn/2) von Flash-Speicherzellen (Q9 bis Q16) verbunden sind,
– einer Mehrzahl von Bitleitungen (BL1, BLi, BLm-1, BLm), die mit zugehörigen Drainanschlüssen der Flash-Speicherzellen (Q1 bis Q16) verbunden sind, und
– einer Anzahl von Auswahltransistoren (QS51 bis QS54), die zwischen einer Sourceleitung (SL1, SLn/2) und einer Entladeleitung (SDL1) eingeschleift sind, wobei die Sourceleitung (SL1, SLn/2) mit den Sourceanschlüssen der Flash-Speicherzellen (Q1 bis Q16) des ersten und zweiten Satzes (PAGE1, PAGEn/2) verbunden ist,
dadurch gekennzeichnet, dass...

Description

Die Erfindung betrifft einen Flash-Speicherbaustein nach dem Oberbegriff des Patentanspruchs 1.

Flash-Speicherbausteine sind weit verbreitet und werden in Rechnern und elektronischen Kommunikationssystemen eingesetzt, die eine Speicherfunktion benötigen. In Flash-Speicherbausteinen sind Nichtflüchtigkeit und On-Chip-Programmierfähigkeit wichtige Faktoren zum Speichern von Daten in verschiedenen Anwendungen. Beispielsweise werden Flash-Speicherbausteine benutzt, um BIOS-Einschaltinformationen für PC (Personalcomputer) oder um Programme oder Dateien für tragbare Geräte wie Mobiltelefone oder digitale Kameras zu speichern.

Im Unterschied zu flüchtigen Speicherbausteinen, wie dynamischen Speichern mit direktem Zugriff (DRAM), führt der Flash-Speicherbaustein Lösch- und Programmiervorgänge aus. 1 zeigt eine Schnittdarstellung von einem NOR-Flash-Speicherbaustein mit geteiltem Gate (Split-Gate) und 2 zeigt eine schematische Darstellung einer Flash-Speicherzelle als Ersatzschaltbild des Split-Gate-NOR-Flash-Speicherbausteins aus 1.

Wie aus 1 ersichtlich ist, umfasst der Split-Gate-NOR-Flash-Speicherbaustein 100 einen Sourcebereich 102 und einen Drainbereich 103, die auf einem Halbleitersubstrat 101 ausgebildet und durch die Länge eines Kanalbereichs 104 voneinander getrennt sind, ein floatendes Gate 105, das oberhalb eines vorbestimmten Teils des Sourcebereichs 102 und des Kanalbereichs 104 angeordnet ist, und ein Steuergate 106, das oberhalb des floatenden Gates 105 und des Kanalbereichs 104 ausgebildet ist und an einem seitlichen Teil des floatenden Gates 105 angeordnet ist. Der Split-Gate-NOR-Flash-Speicherbaustein 100 führt einen Programmiervorgang durch Akkumulieren negativer Ladung im floatenden Gate 105 und einen Löschvorgang durch Tunneln der akkumulierten Ladung an einem spitzen Teil A des floatenden Gate 105 zum Steuergate 106 durch.

In der schematischen Darstellung der Flash-Speicherzelle 200 aus 2 sind ein Speichertransistor 201 und ein Auswahltransistor 202 in Reihe zwischen eine Sourceleitung SL und eine Bitleitung BL eingeschleift und mit ihren Gateanschlüssen mit einer Wortleitung WL verbunden. Der Programmier- oder Löschvorgang der Flash-Speicherzelle 200 wird unter den in Tabelle 1 dargestellten Bedingungen durchgeführt.

Wie aus der nachstehenden Tabelle 1 ersichtlich ist, wird, wenn eine Spannung von 0V an die Bitleitung BL, eine Spannung von 1,5V, d.h. die Schwellwertspannung der Transistoren, an die Wortleitung WL, eine Spannung von 10V, d.h. eine höhere Spannung Vpp, an die Sourceleitung SL und eine Volumenspannung von 0V angelegt werden, Ladung im floatenden Gate 105 des Speichertransistors 201 akkumuliert, wodurch der Programmiervorgang der Flash-Speicherzelle 200 durchgeführt wird. Wenn eine Spannung von 0V an die Bitleitung BL, eine Span nung von 12V, d.h. eine Löschspannung Vee, an die Wortleitung WL, eine Spannung von 0V an die Sourceleitung SL und eine Volumenspannung von 0V angelegt werden, wird die im floatenden Gate 105 akkumulierte Ladung entladen, wodurch der Löschvorgang der Flash-Speicherzelle 200 durchgeführt wird. Ein Lesevorgang der Flash-Speicherzelle 200 wird durch Anlegen einer Spannung von 1V an die Bitleitung BL, einer Spannung von 3V, d.h. einer Lesespannung Vread, an die Wortleitung WL, einer Spannung von 0V an die Sourceleitung SL und einer Volumenspannung von 0V durchgeführt. Hierbei fließt, wenn die ausgewählte Speicherzelle eine programmierte Zelle ist, kein Strom zwischen dem Drainanschluss und dem Sourceanschluss des Speichertransistors 201 und deshalb wird die Speicherzelle mit einem Zustand „aus" bezeichnet. Wenn hingegen die ausgewählte Speicherzelle eine gelöschte Zelle ist, fließt ein konstanter Strom zwischen dem Drainanschluss und dem Sourceanschluss des Speichertransistors 201 und die Speicherzelle wird deshalb mit einem Zustand „ein" bezeichnet.

Tabelle 1

In 3 und 4 werden Speicherzellenfeldblöcke 300 bzw. 400 dargestellt, die aus solchen Speicherzellen aufgebaut sind. 3 zeigt eine Darstellung eines herkömmlichen Speicherzellenfeldblocks 300, in dem eine Mehrzahl von Bitleitungen mit einer E/A-Leitung (Eingabe/Ausgabeleitung) verbunden sind. Wie aus 3 ersichtlich ist, umfasst der Speicherzellenfeldblock 300 n × m Speicherzellen Q1 bis Q16, die mit n Wortleitungen WL und m Bitleitungen verbunden sind, Auswahltransistoren QS1 bis QS4, die mit n/2 Sourceleitungen SL1 bis SLn/2 verbunden sind, Spaltenauswahltransistoren NM1 bis NM6, die mit Spaltenadressenleitungen YA1, YAi, YB1 und YBj verbunden sind, einen Entladetransistor NM7, der mit einem Sourceleitungsentladesignal SL_DIS verbunden ist, und einen Sourceleitungsdecoder 310. Beispielsweise sind die Speicherzellen Q1 bis Q8 und die Auswahltransistoren QS1 und QS2, die mit der ersten und zweiten Wortleitung WL1 und WL2 verbunden sind, mit der ersten Sourceleitung SL1 verbunden, wodurch eine Seiteneinheit PAGE1 gebildet wird. Deshalb ist der Speicherzellenfeldblock 300 mit n/2 Seiteneinheiten ausgeführt und jede Seiteneinheit ist eine Basiseinheit für einen Löschmodus. Der Sourceleitungsdecoder 310, der nachfolgend beschrieben wird, steuert das Anlegen der Spannung von 0V oder der höheren Spannung Vpp an die Sourceleitungen SL1 bis SLn/2 entsprechend dem Betriebsmodus. Daten der ausgewählten Speicherzellen Q1 bis Q16 werden mit einem Abtastverstärker S/A über die Spaltenauswahltransistoren NM1 bis NM6 verbunden und an die E/A-Leitung I/O übertragen.

Neuerdings benötigen Mikrocontroller mit eingebauten nichtflüchtigen Speichern (NVM) oder intelligente Karten (smart cards) mit eingebauter CPU-Funktionalität Speicherbausteine mit immer größerer Kapazität. Während ein herkömmlicher EEPROM, das mit Speicherzellen ausgerüstet ist, die zwei Transistoren umfassen, den Vorteil bietet, dass der Programmier- oder Löschvorgang basierend auf Byte- und Seiteneinheiten durchgeführt werden kann, hat er auch den Nachteil, dass die Zel lengröße vergleichsweise groß ist. Während ein EPROM den Vorteil bietet, dass die Zellengröße klein ist, hat er den Nachteil, dass er nicht als Datenspeicherbaustein verwendet werden kann, da er nicht gelöscht werden kann, wenn er auf einer Schaltungsplatine montiert ist. Insbesondere für Anwendungen mit einer intelligenten Karte, bei der ein Bedarf für eine große Programm- und Datenspeicherkapazität vorhanden ist, um Programmier- und Löschvorgänge entweder in Byteeinheiten oder Seiteneinheiten durchzuführen, werden Flash-Speicherbausteine eingesetzt. Obwohl bei Flash-Speicherbausteinen Probleme auftreten, wenn die Programmier- oder Löschvorgänge im Bytemodus durchgeführt werden, wie beispielsweise ein größerer Bedarf an Layoutfläche, können diese Probleme durch eine Reduzierung der Seiteneinheit unter Verwendung kleiner Byteeinheiten gelöst werden. 4 zeigt einen Speicherzellenfeldblock 400 mit einer Mehrzahl von E/A-Leitungen I/O1 bis I/Ok, bei dem die Größe der Seiteneinheit reduziert ist. Zugehörige Bitleitungen BL1 bis BLk sind mit Abtastverstärkern S/A1 bis S/Ak über Transistoren NM1 bis NM4 verbunden, deren Gateanschlüsse mit einem Spaltenauswahlsignal YSEL verbunden sind und die mit den E/A-Leitungen I/O1 bis I/Ok verbunden sind.

Die Speicherzellenfeldblöcke 300 und 400 arbeiten wie in Tabelle 1 dargestellt ist. Beispielsweise können während eines Lesevorgangs, wenn die Sourceleitungen SL1 bis SLn/2, die insgesamt als SLi bezeichnet werden, auf einen Massespannungspegel (VSS) gesetzt sind, Zellenströme der ausgewählten Speicherzellen fließen. Die Abtastverstärker S/A tasten die Zellenströme ab und verstärken sie und übertragen die Speicherzellendaten zu den E/A-Leitungen I/Ok. Während des Lesevorgangs kann es sein, dass die Spannungspegel auf den Bitleitungen, die zu Zellen mit dem Zustand „ein" gehören, wegen des Zellenstroms reduziert werden, wenn Zellen mit dem Zustand „ein" an Zellen mit dem Zustand „aus" angrenzen, und Spannungspegel auf den Bitleitungen, die zu Zellen mit dem Zustand „aus" gehören, können wegen Kopplungsef fekten zwischen den angrenzenden Bitleitungen eventuell ebenfalls reduziert werden, was zu dem Problem führen kann, dass die Zellenströme genauso durch die Zellen mit dem Zustand „aus" fließen können wie durch die Zellen mit dem Zustand „ein". Dieses Phänomen führt zu einem Lesefehler. Sogar wenn der Entladepfad im Sourceleitungsdecoder 310 groß ist, nehmen die Potentiale der Sourceleitungen SLi nicht vollständig den Wert der Massespannung (VSS) an, sondern steigen eher etwas an, und zwar wegen eines Übergangsdiffusionswiderstands und eines Leitungswiderstands, die durch die Anordnung der Sourceleitungen SLi hervorgerufen werden. In diesem Fall können die Potentiale der Sourceleitungen SLi durch Bilden zusätzlicher Entladepfade an den Sourceleitungen SLi oder durch Benutzung eines Verfahrens mit Metallkoppelleitungen reduziert werden.

Jedoch hat das Verfahren der Bildung zusätzlicher Entladepfade den Nachteil, dass die Chipgröße zunehmen kann. Außerdem ist das Verfahren der Bildung von Metallkoppelleitungen oder von Transistoren zwischen dem Speicherzellenfeld und mit einer anderen Form der Speicherzellenstruktur durch eine daraus resultierende Verschlechterung der Charakteristika der Speicherzellen wegen eines Lasteffektes begrenzt, der in den Speicherzellen beim Herstellungsprozess entsteht.

Deshalb besteht ein ansteigender Bedarf an Speicherzellen, die in der Lage sind, das Problem der ansteigenden Spannung auf den Sourceleitungen ohne eine Erhöhung der Größe der Speicherzellen und ohne eine Verschlechterung des Lasteffektes der Speicherzellen zu lösen.

In der Patentschrift US 6.144.584 ist ein Flash-Speicherbaustein offenbart, der eine Mehrzahl von in Zeilen und Spalten angeordneten Flash-Speicherzellen mit je einem Steuergate, einem Sourceanschluss und einem Drainanschluss, eine Mehrzahl von ersten und zweiten Wortleitungen, die mit zugehörigen Steuergates je eines zugeordneten Satzes von Flash-Speicherzellen verbunden sind, eine Mehrzahl von Bitleitungen, die mit zugehörigen Drainanschlüssen der Flash-Speicherzellen verbunden sind, und Auswahltransistoren aufweist, die zwischen einer jeweiligen Sourceleitung, welche mit den Sourceanschlüssen von Flash-Speicherzellen des ersten und zweiten Satzes verbunden ist, und einer Entladeleitung eingeschleift und durch übliche NMOS-Transistoren realisiert sind.

Aufgabe der Erfindung ist es, einen Flash-Speicherbaustein mit einer stabilen Sourceleitung zur Verfügung zu stellen, der die oben beschriebenen Beschränkungen bzw. Unzulänglichkeiten der herkömmlichen Flash-Speicherbausteine wenigstens teilweise vermeidet.

Die Erfindung löst diese Aufgabe durch einen Flash-Speicherbaustein mit den Merkmalen des Patentanspruchs 1.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Ein erfindungsgemäßer Flash-Speicherbaustein vermeidet oder verringert den Lasteffekt, der sonst durch unterschiedliche Strukturen innerhalb eines Speicherzellenfelds auftreten kann, dadurch, dass ein Sourceleitungsentladepfad die gleiche Struktur hat wie eine Speicherzelle. Da zudem Entladeleitungen und Auswahltransistoren zum Entladen von Sourceleitungen zwischen Bitleitungen angeordnet sind, sind die Sourceleitungen durch einen Spannungsanstieg auf den Bitleitungen gekoppelt, so dass Lesefehler nicht auftreten, die sonst wegen der Kopplung zwischen benachbarten Bitleitungen während eines Lesevorgangs hervorgerufen werden können.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
1 eine Schnittdarstellung eines herkömmlichen Split-Gate-NOR-Flash-Speicherbausteins;
2 eine schematische Darstellung einer Flash-Speicherzelle als Ersatzschaltbild des Split-Gate-NOR-Flash-Speicherbausteins aus 1;
3 eine schematische Darstellung eines herkömmlichen Flash-Speicherzellenfeldes mit einer Mehrzahl von mit einer einzelnen E/A-Leitung verbundenen Bitleitungen;
4 eine schematische Darstellung eines herkömmlichen Flash-Speicherzellenfeldes mit einer Mehrzahl von E/A-Leitungen, in dem die Bitleitungen jeweils mit einer zugehörigen E/A-Leitung verbunden sind;
5 eine schematische Darstellung einer Ausführungsform eines erfindungsgemäßen Flash-Speicherzellenfeldes mit einer Mehrzahl von mit einer einzelnen E/A-Leitung verbundenen Bitleitungen;
6 eine schematische Darstellung eines Sourceleitungsdecoders aus 5; und
7 eine schematische Darstellung einer weiteren Ausführungsform eines erfindungsgemäßen Flash-Speicherzellenfeldes mit einer Mehrzahl von E/A-Leitungen, in dem die Bitleitungen jeweils mit einer zugehörigen E/A-Leitung verbunden sind.
5 zeigt eine schematische Darstellung einer Ausführungsform eines erfindungsgemäßen Flash-Speicherbausteins. Im Vergleich zum herkömmlichen Speicherzellenfeldblock 300 aus 3, in dem die mit den Sourceleitungen SLi verbundenen Auswahltransistoren QS1 bis QS4 als übliche Transistoren ausgeführt sind, umfasst ein Speicherzellenfeldblock 500 aus 5 Auswahltransistoren QS51 bis QS54, welche die gleiche Struktur haben wie die Speicherzellentransistoren Q1 bis Q16. Anders ausgedrückt, die Speicherzellentransistoren Q1 bis Q16 und die Auswahltransistoren QS51 bis QS54 sind als Split-Gate-Transistoren ausgeführt, beispielsweise von dem in 1 dargestellten Typ. Während die Speicherzellentransistoren Q1 bis Q16 Zellen mit einem Zustand „aus" sind, die selektiv programmiert sind, oder Zellen mit einem Zustand „ein" sind, die nicht programmiert sind, sind die Auswahltransistoren QS51 bis QS54 Zellen mit dem Zustand „ein", die nicht programmiert sind. Im dargestellten Ausführungsbeispiel wird das Sourceleitungsentladesignal SL_DIS über einen Inverter INV1 invertiert und zu einer Entladeleitung SDL1 übertragen.
In dargestellten Ausführungsbeispiel wird im Lese- oder Löschmodus eine Spannung von 0V an die Entladeleitung SDL1 angelegt, die als Sourceleitungsentladepfad benutzt wird, und im Programmiermodus wird eine Versorgungsspannung VCC oder eine Programmiersperrspannung wird an die Entladeleitung SDL1 angelegt. Deshalb werden die Auswahltransistoren QS51 bis QS54 immer im Löschmodus gehalten und sorgen dafür, dass die Sourceleitungen SLi im Lesemodus Massepotential annehmen. Sogar für den Fall, dass eine ausgewählte Seite auf einmal gelöscht wird, sind die als Sourceleitungsentladepfad benutzten Auswahltransistoren QS51 bis QS54 im gelöschten Zustand und arbeiten daher als Zellen mit dem Zustand „ein". Selbst für den Fall, dass ein Programmiervorgang in einer ausgewählten Seite ausgeführt wird, sind die Auswahltransistoren QS51 bis QS54 nicht programmiert. Deshalb vermeiden die Auswahltransistoren QS51 bis QS54, welche die herkömmliche normale Transistorfunktion ersetzen, das Lasteffektproblem, das sonst im Speicherzellenfeld erzeugt werden kann.
Im Programmiermodus versorgt der Sourceleitungsdecoder 310 die Sourceleitungen SLi mit der Versorgungsspannung VCC. Eine schematische Darstellung eines beispielhaften Sourceleitungsdecoders 310 ist in 6 dargestellt. Wie aus 6 ersichtlich ist, versorgt der Sourceleitungsdecoder 310 in Abhängigkeit von einem Programmiersignal PROGRAM und Kombinationssignalen X_DECODS aus niedrigen Adressensignalen ausgewählte Sourceleitungen SLi mit der höheren Spannung Vpp von ungefähr 10V oder mit der Massespannung VSS von 0V. Bei diesem Beispiel ist das Programmiersignal PROGRAM ein Signal, das in die Speicherzellen eingegeben wird, um den Programmiervorgang durchzuführen.
Nachfolgend wird die Funktionsweise des Speicherzellenfeldblocks 500 im Zusammenhang mit 5 im Detail beschrieben. Die Programmier-, Lösch- und Lesevorgänge werden beispielhaft im Zusammenhang mit der Speicherzelle Q1 beschrieben. Die Speicherzelle Q1 wird von einer ersten Wortleitung WL1 und einer ersten Bitleitung BL1 ausgewählt. Hierbei wird die erste Wortleitung WL1 durch einen nicht dargestellten Zeilendecoder freigeschaltet und die erste Bitleitung BL1 wird durch Spaltenauswahlsignale YA1 und YB1 ausgewählt. Im Programmiermodus der Speicherzelle Q1 wird eine Schwellwertspannung VT von ungefähr 1,5V an die erste Wortleitung angelegt, die höhere Spannung Vpp von ungefähr 10V wird durch den Sourceleitungsdecoder 310 an eine erste Sourceleitung SL1 angelegt und die Massespannung von 0V wird an die erste Bitleitung BL1 angelegt, so dass die Speicherzelle Q1 programmiert wird. Im Löschmodus wird, weil die Speicherzellen in Seiteneinheiten gelöscht werden, eine Löschspannung Vee von ungefähr 12V an die erste und zweite Wortleitung WL1 und WL2 angelegt und die Entladeleitung SDL1 wird durch das auf einem hohen Pegel liegende Sourceleitungsentladesignal SL_DIS auf einen niedrigen Pegel gesetzt. Zudem wird der erste Auswahltransistor QS51, der mit der ersten und der zweiten Wortleitung WL1 und WL2 verbunden ist, leitend geschaltet, um den niedrigen Pegel der Entladeleitung SDL1 zur ersten Sourceleitung SL1 zu übertragen, und die Massespannung von 0V wird an alle ausgewählten Bitleitungen BL1, BLi, BLm-1, und BLm angelegt, so dass alle Speicherzellen Q1 bis Q8 gelöscht werden, die in der ersten Seiteneinheit PAGE1 angeordnet sind. Im Lesemodus wird eine Lesespannung Vread von ungefähr 3V an die erste Wortleitung WL1 angelegt und die Entladeleitung SDL1 wird durch das auf einem hohen Pegel liegende Sourceleitungsentladesignal SL_DIS auf einen niedrigen Pegel gesetzt. Zudem wird der erste Auswahltransistor QS51, der mit der ersten Wort leitung WL1 verbunden ist, leitend geschaltet, um den niedrigen Pegel der Entladeleitung SDL1 zur ersten Sourceleitung SL1 zu übertragen, und eine Spannung von ungefähr 1V wird an die ausgewählte Bitleitung BL1 angelegt, so dass Daten der Speicherzelle Q1 gelesen werden.
Beim erfindungsgemäßen Speicherzellenfeldblock 500 hat der Sourceleitungsentladepfad daher die gleiche Struktur wie eine Speicherzelle, so dass der Lasteffekt nicht auftritt, der sonst wegen unterschiedlicher Strukturen im Speicherzellenfeld verursacht werden könnte.
7 zeigt eine weitere Ausführungsform eines erfindungsgemäßen Flash-Speicherzellenfeldes 700. Im Vergleich mit dem herkömmlichen Speicherzellenfeldblock 400 aus 4 besteht beim erfindungsgemäßen Speicherzellenfeldblock 700 aus 7 der Unterschied, dass er Entladeleitungen SDL1 bis SDLk umfasst, die mit Auswahltransistoren QS701 bis QS716 verbunden sind und zwischen Bitleitungen BL1 bis BLk angeordnet sind. Ein weiterer Unterschied besteht darin, dass die Auswahltransistoren QS701 bis QS716 die gleiche Struktur haben wie die Split-Gate-Speicherzellen Q1 bis Q16. Anders ausgedrückt, sind die Auswahltransistoren QS701 bis QS716 wie die Auswahltransistoren QS51 bis QS54 aus 5 als Split-Gate-Transistoren ausgeführt.
Da im Speicherzellenfeldblock 700 die Entladeleitungen SDL1 bis SDLk zwischen den Bitleitungen BL1 bis BLk angeordnet sind und die Sourceleitungen SLi entladen, wird ein Lesefehler während eines Lesevorgangs verhindert oder verkleinert, der sonst durch Kopplungseffekte zwischen benachbarten Bitleitungen hervorgerufen werden könnte.
Programmier-, Lösch- und Lesevorgänge im Speicherzellenfeldblock 700 aus 7 sind identisch zu denen im Speicherzellenfeldblock 500 aus 5. Auf eine nochmalige detaillierte Beschreibung kann deshalb hier verzichtet werden.
Obwohl Split-Gate-Flash-Speicherzellen beispielhaft beschrieben wurden, ist die vorliegende Erfindung selbstverständlich auch auf andere Flash-Speicherzellen mit anderen Strukturen anwendbar.
Durch die Erfindung wird dadurch, dass die Sourceleitungsentladepfade die gleiche Struktur haben wie die Speicherzellen, der Lasteffekt vermieden oder verkleinert, der sonst durch vorhandene unterschiedliche Strukturen innerhalb des Speicherzellenfelds verursacht werden kann. Zusätzlich werden kann Lesefehler während eines Lesevorgangs vermieden oder verkleinert, die sonst durch Kopplungseffekte zwischen benachbarten Bitleitungen auftreten können.

Claims

Flash-Speicherbaustein mit – einer Mehrzahl von Flash-Speicherzellen (Q1 bis Q16), die in Zeilen und Spalten angeordnet sind, wobei jede der Flash-Speicherzellen (Q1 bis Q16) ein Steuergate, einen Sourceanschluss und einen Drainanschluss hat, – einer Mehrzahl von ersten Wortleitungen (WL1, WL2), die mit zugehörigen Steuergates eines ersten Satzes (PAGE1) von Flash-Speicherzellen (Q1 bis Q8) verbunden sind, – einer Mehrzahl von zweiten Wortleitungen (WLn-1, WLn), die mit zugehörigen Steuergates eines zweiten Satzes (PAGEn/2) von Flash-Speicherzellen (Q9 bis Q16) verbunden sind, – einer Mehrzahl von Bitleitungen (BL1, BLi, BLm-1, BLm), die mit zugehörigen Drainanschlüssen der Flash-Speicherzellen (Q1 bis Q16) verbunden sind, und – einer Anzahl von Auswahltransistoren (QS51 bis QS54), die zwischen einer Sourceleitung (SL1, SLn/2) und einer Entladeleitung (SDL1) eingeschleift sind, wobei die Sourceleitung (SL1, SLn/2) mit den Sourceanschlüssen der Flash-Speicherzellen (Q1 bis Q16) des ersten und zweiten Satzes (PAGE1, PAGEn/2) verbunden ist, dadurch gekennzeichnet, dass – die Auswahltransistoren (QS51 bis QS54) die gleiche Struktur haben wie die Flash-Speicherzellen (Q1 bis Q16) des ersten und zweiten Satzes (PAGE1, PAGEn/2).
Flash-Speicherbaustein mit – einer Mehrzahl von Flash-Speicherzellen (Q1 bis Q16), die in Zeilen und Spalten angeordnet sind, wobei jede der Flash-Speicherzellen (Q1 bis Q16) ein Steuergate, einen Sourceanschluss und einen Drainanschluss hat, – einer Mehrzahl von ersten Wortleitungen (WL1, WL2), die mit zugehörigen Steuergates eines ersten Satzes (PAGE1) von Flash-Speicherzellen (Q1 bis Q8) verbunden sind, – einer Mehrzahl von zweiten Wortleitungen (WLn-1, WLn), die mit zugehörigen Steuergates eines zweiten Satzes (PAGEn/2) von Flash-Speicherzellen (Q9 bis Q16) verbunden sind, – einer Mehrzahl von Bitleitungen (BL1 bis BLk), die mit zugehörigen Drainanschlüssen der Flash-Speicherzellen (Q1 bis Q16) verbunden sind, und – einer Anzahl von Auswahltransistoren (QS701 bis QS716), die jeweils zwischen einer zugehörigen Sourceleitung (SL1, SLn/2) und einer zugehörigen Entladeleitung (SDL1 bis SDLk) eingeschleift sind, wobei die Sourceleitung (SL1, SLn/2) mit den Sourceanschlüssen der Flash-Speicherzellen (Q1 bis Q16) des ersten und zweiten Satzes (PAGE1, PAGEn/2) verbunden ist, dadurch gekennzeichnet, dass – die Auswahltransistoren (QS701 bis QS716) zwischen benachbarten Bitleitungen (BL1 bis BLk) angeordnet sind und die gleiche Struktur haben wie die Flash-Speicherzellen (Q1 bis Q16) des ersten und zweiten Satzes (PAGE1, PAGEn/2).
Flash-Speicherbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Auswahltransistoren (QS51 bis QS54, QS701 bis QS716) und die Flash-Speicherzellen (Q1 bis Q16) als Split-Gate-Flash-Speicherzellen ausgeführt sind.
Flash-Speicherbaustein nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Entladeleitung (SDLi) mit einem Ausgang eines Inverters (INV1) verbunden ist, der ein Sourceleitungsentladesignal (SL_DIS) empfängt.
Flash-Speicherbaustein nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Entladeleitung (SDLi) in einem Programmiermodus auf einem hohen logischen Pegel und in einem Löschmodus oder einem Lesemodus auf einem niedrigen logischen Pegel ist.
Flash-Speicherbaustein nach einem der Ansprüche 1 bis 5, gekennzeichnet durch eine Mehrzahl von Dummy-Flash-Speicherzellen, die an Randbereichen des Flash-Speicherbausteins angeordnet sind, wobei jede Dummy-Flash-Speicherzelle ein Steuergate, einen Sourceanschluss und einen Drainanschluss hat und wobei im Programmiermodus logisch hohe Pegel und im Löschmodus oder Lesemodus logisch niedrige Pegel mit einer Massespannung an Bitleitungen der Dummy-Flash-Speicherzellen angelegt werden.