DE1195521B - Paralleladdierer - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. α.:

G06f

Deutsche KI.: 42 m-14

Nummer: 1195521

Aktenzeichen: N 25332IX c/42 m

Anmeldetag: 4. August 1964

Auslegetag: 24. Juni 1965

Die Erfindung betrifft einen verbesserten Paralleladdierer.

Das schwierigste Problem beim Bau einer Paralleladdiererschaltung besteht darin, eine möglichst schnelle Fortpflanzung des Übertragssignals zu erzielen. Zur Lösung dieses Problems wurden bereits verschiedene Verfahren und Schaltungen vorgeschlagen. Eines der bekanntesten und am meisten verwendeten Verfahren ist unter der Bezeichnung »gleichzeitiger Übertrag-Addition« (»Simultaneous Carry Addition«) bekannt. (Andere Ausdrücke für dieses Verfahren sind »Distant Carry Addition« und »Look Ahead Carry Addition».) Bei diesem Verfahren sind die einzelnen Stufen eines Addierers zu Gruppen zusammengefaßt, und für jede Gruppe sind Übertragssignale vorgesehen. Diese Gruppen werden wiederum zu Obergruppen zusammengefaßt, für die ebenfalls _ Übertragssignale vorgesehen sind. Dies wird so lange fortgesetzt, bis zum Schluß noch eine einzige Gruppe vorhanden ist. Für jede Stufe sind besondere Addierschaltungen vorgesehen, um die beiden Summandenziffern und die Ubertragsziffer für jede Stufe zu addieren, wobei ein eventuell durch die betreffenden Addierschaltungen erzeugter Übertrag unberücksichtigt bleibt. Eine nähere Beschreibung dieses Addierverfahrens wird anschließend gegeben.

Die Erfindung macht von Mehrheitsverknüpfungselementen Gebrauch, d. h. von Verknüpfungselementen, denen eine bestimmte ungerade Anzahl von Eingängen zugeführt wird und deren Ausgangssignal von den in der Überzahl vorhandenen Eingangssignalen bestimmt wird. So erzeugt beispielsweise ein mit fünf Eingängen versehenes Mehrheitselement dann und nur dann ein der binären Ziffer «1« entsprechendes Signal, wenn drei, vier oder fünf seiner Eingänge ein der binären Ziffer »1« entsprechendes Signal aufweisen. Diese Verknüpfungselemente können deshalb als «n-aus-(2n—1) «-Elemente bezeichnet werden. Ganz allgemein kann auch ein »m-aus-n«-Element als Mehrheitsverknüpfungselement angesehen werden, wenn diese erforderlichenfalls mit einer bestimmten Anzahl konstanter Eingänge versehen ist, bzw. umgekehrt. So ist beispielsweise ein mit drei Eingängen versehenes ODER-Gatter em»l-aus-3«-Element, das als »3-aus-5«-Element mit zwei konstanten 1-Eingängen angesehen werden kann.

Bei dem beschriebenen Ausführungsbeispiel der

Erfindung werden als Mehrheitsverknüpfungselemente Parametrone verwendet, jedoch können selbstverständlich auch beliebige andere Mehrheitsverknüp-

\ fungselemente verwendet werden. Als Beispiel für

solch ein anderes Verknüpfungselement sei die Tun-Paralleladdierer

Anmelder:

The National Cash Register Company,

Dayton, Ohio (V. St. A.)

Vertreter:

Dr. A. Stappert, Rechtsanwalt,

Düsseldorf-Nord, Feldstr. 80

Beanspruchte Priorität:

V. St. v. Amerika vom 6. August 1963 (300 202)

neldiodenpaarschaltung genannt, die unter der Bezeichnung »Goto pair« bekannt ist. Darüber hinaus sind jedoch noch andere Arten von Mehrheitsverknüpfungselementen bekannt.

Die Aufgabe der Erfindung besteht darin, einen verbesserten, mit Mehrheitsverknüpfungselementen arbeitenden »gleichzeitiger Ubertrag«-Addierer (»Simultoneans Carry Adder oder Distant Carry Adder«) zu schaffen.

Ein solcher Addierer wird in dem Aufsatz »A One-Microsecond Adder Using One-Megacyle Circuitry« von Weinberger und Smith in IRE Transaction on Electronic Computers, Bd. 5, S. 65 bis 73, vom Juni 1956, beschrieben. Die nun folgende Beschreibung eines »gleichzeitiger Übertrag«-Addierers entspricht im wesentlichen dem in dem obigen Aufsatz beschriebenen Verfahren.
Es sei angenommen, daß A und B die beiden zu addierenden in binärer Form dargestellten Zahlen und Ak und Bk die beiden binären Ziffern der Wertstelle k jeder Zahl sind und daß Ck die von der Summe aller binären Ziffern bis einschließlich der Wertstelle erzeugte Übertragsziffer ist. Für die Übertragsziffer Ck ergibt sich somit das als Gleichung für die boolesche Schaltfunktion

Ck = Ak-Bk + (Ak + Bk)-C(Jc-I). (1)

Auf Grund dieser Formel oder einer geeigneten Abwandlung derselben kann ein binärer Addierer gebaut werden. Die Geschwindigkeit eines solchen Addierers wird jedoch im wesentlichen dadurch be-

509 597ß25

stimmt, daß der Übertrag einer bestimmten Stufe nicht eher gebildet werden kann, bis der Übertrag der vorhergehenden Stufe gebildet worden ist. Die Geschwindigkeit eines solchen Addierers hängt also von der Zeit ab, die die Übertragssignale benötigen, um nacheinander alle Stufen des Addierers zu durchlaufen, was beispielsweise bei der Addition der beiden Zahlen 111111 und 000001 besonders deutlich wird. -

Um die für eine Addition erforderliche Zeit zu verringern, kann die Gleichung (1) durch Substitution der Gleichung für C (k— 1) erweitert werden, so daß man die folgende Gleichung erhält:

Ck = Dk + Rk-D(Jc-I)

+ Rk-R(k-l)-C(k-2),

darin bedeuten Rk und Dk

Rk = Ak +Bk, Dk= Ak-Bk.

Durch fortgesetztes Erweitern der Gleichung für Ck gelangt man zu einer Gleichung, die eine explizite Funktion lediglich der Werte D und R in Form einer Summe von Produkten darstellt. Die dieser Gleichung entsprechende Verknüpfungsschaltung erzeugt alle Überträge in der gleichen relativ kurzen Zeitspanne.

Die ausschließlich nur die Ausdrücke R und D enthaltende Gleichung für Ck besteht aus der Summe von k—l verschiedenen Ausdrücken, wobei der umfangreichste dieser Ausdrücke das logische Produkt k + 1 ist. (Hierbei wird angenommen, daß ein Übertrag CO in die unterste Wertstelle der Summe addiert wurde.) Für eine bestimmte Anzahl von Stufen ist jedoch die zur Bildung des Übertrages für die in den höheren Wertstellen befindlichen Ziffern der Summe erforderliche Anzahl von Ausdrücken in den Summen und Produkten sehr hoch, und sie kann ohne weiteres die Grenzen der verwendeten Verkünpfungseinheiten (beispielsweise UND- und ODER-Gatter) übersteigen.

Um dieser Schwierigkeit zu begegnen, d. h. um Gatter mit einer· begrenzten Anzahl von Eingängen verwenden zu können, werden bestimmte Ausdrücke in den Gleichungen für die verschiedenen Überträge Ck (ausschließlich aus Funktionen von R und D) kombiniert. Die Gleichung für C 8 lautet folgendermaßen:

+ R8-D7

+ RS-D7-D6

+ R8-R7-R6-DS

+ R8-R7-R6-R5-D4

+ R8-R7-R6-RS-R4-D3

+ R8-R7-R6-R5-R4-R3-D2

+ R8-R7-R6-R5-R4-R3-R2-D1

+ R8-R7-R6-RS-R4-R3-R2-Rl-CO.

(2)

Der Ausdruck CO ist der Übertrag der Wertstelle Null, der dann verwendet wird, wenn eine Subtraktion durch Addition des Neuner-Komplementes einer Zahl durchgeführt wird, wobei eine Eins hinzuaddiert werden muß, um diesen Neuner-Komplement in das Zehner-Komplement umzuformen. Außerdem wird der Übertrag der Nullstelle bei der Durchführung der zweiten Hälfte einer Addition mit »doppelter Genauigkeit« verwendet. (Das »Rechnen mit doppelter Genauigkeit« bedeutet, daß die zu verarbeitenden Zahlen doppelt so lang sind wie die Wortlänge des Addierers. Die Addition zweier solcher Zahlen erfordert zwei Additionsvorgänge, und zwar einen für die Hälfte mit den unteren Wertstellen und die andere für die Hälfte mit den höheren Wertstellen der Zahlen. Es ist deshalb dafür Sorge zu tragen, daß ein von der die niedrigen Wertstellen enthaltenden Hälfte der Zahlen erzeugter Übertrag zu der Summe der die höheren Wertstellen enthaltenden Hälfte der Zahlen ίο hinzuaddiert wird. Dieser Übertrag erscheint als Überlauf bei der ersten Addition und als Ausdruck CO bei der zweiten Addition.)

Die Gleichung (2) für C 8 kann folgendermaßen umgeschrieben werden:

+ Y8 + Y8-

XS Y5-X2,

worin die Ausdrücke Z und Y den Blöcken in den entsprechenden Stellungen der Gleichung (2) entsprechen, d. h.

+ R8-D7

+ R8R7

Y8 = R8-R7

D6, R6

usw. Selbstverständlich können einige der Ausdrücke X und Y auch zur Bildung der Überträge der niedrigeren Wertstellen verwendet werden, z. B.

C7 = D7 + R7-D6

+ (R7-R6)-X5

+ (R7-R6)-Y5-X2,

wobei selbstverständlich das Produkt R 7 · R 6 gleichzeitig mit den X- und Y-Werten gebildet werden kann.

Dieses Verfahren der Aufteilung der dreieckförmigen Ausdrücke [z. B. Gleichung in (2)] zur Erzielung der Überträge kann so oft angewandt werden, wie dies erforderlich ist. So kann beispielsweise die Gleichung für C 26 als Funktion von X- und Y-Ausdrücken dargestellt und dann derart umgeschrieben werden, daß man die folgende Gleichung erhält

C26 = Z26

+ W26-Z17

+ W26-W17-Z8, (5)

worin

Z26 = Z26

+ Y26-X23
+ Γ26-Γ23-Χ20
W26 = Y26-Y23-Y20
usw. bedeutet.

Die obigen Ausführungen stellen eine Zusammenfassung des wesentlichen Inhalts des Aufsatzes von Weinberger und Smith dar. Da dieses Verfahren auf die Boolesche Algebra, d. h. auf die Verknüpfungstechnik ausgerichtet ist, ist es zweckmäßig, das Verhältnis zwischen den Gleichungen und den arithmetischen Bedingungen, denen diese entsprechen, zu betrachten.

Jeder der Ausdrücke R und D entspricht einer einzelnen Stufe des Addierers (d. h. einem einzelnen Paar von binären Eingabezifiern, die jeweils den beiden zu addierenden Zahlen angehören. Jeder Ausdruck D ist »1«, wenn die Teilsumme (d. h. die Summe aus den beiden Eingabeziffern ohne Berück-

sichtigung eines eventuellen Übertrages) für die entsprechende Stufe »10« (in binärer Darstellung) ist, und jeder Ausdruckt ist »1«, wenn die Teilsumme der entsprechenden Stufe 1 oder 10 ist. Die Ausdrücke Y und X entsprechen jeweils drei benachbarten Stufen. Jeder Ausdruck ist »1«, wenn die Teilsumme der entsprechenden drei Stufen 1000 oder einen größeren Wert enthält, und der Ausdruck Y ist »1«, wenn die Teilsumme der entsprechenden drei Stufen 111 ist und in manchen Fällen auch dann, wenn die Teilsumme größer als die genannte Zahl ist. So ist beispielsweise Y »1« für 111 + 001, jedoch »0« für 100 -1- 100, da Y für das logische Produkt der entsprechenden drei Ausdrücke R gleich ist. In ähnlicher Weise entsprechen die Ausdrücke Z und W neun Stufen des Addierers, wobei Z »1« ist, wenn die Teilsumme der entsprechenden neun Stufen 1 000 000 000 oder größer ist, und jedes W ist »1«, wenn die Teilsumme der entsprechenden neun Stufen 111111111 ist, und in manchen Fällen auch dann, wenn die Teilsumme größer als diese Zahl ist.

Die Ausdrücke!), X und Z können deshalb als »absolute Überträge« bezeichnet werden, da die entsprechende Stufe oder Stufen für den Fall, daß einer dieser Ausdrücke »1« ist, einen Übertrag erzeugen, unabhängig von dem Vorhandensein oder Nichtvorhandensein eines Übertrages von einer niedrigeren Stufe. Demgegenüber können die Ausdrücke R, Y und W als »bedingte Überträge« bezeichnet werden, da für den Fall, daß einer dieser Ausdrücke »1« ist (und der entsprechende Ausdruck D, X oder Z Null ist), die entsprechende Stufe oder Stufen nur dann einen Übertrag erzeugen, wenn von den niedrigen Stufen ein Übertrag in die entsprechende Stufe oder Stufen eingebracht wird.

Die von Weinberger und Smith vorgeschlagene Schaltung zur Realisierung der oben beschriebenen Gleichungen besteht im wesentlichen aus einer Diodenverknüpfungsschaltung. Demzufolge werden für die obigen Gleichungen mit drei Eingängen versehene UND- und ODER-Gatter benötigt. Jede weitere Gruppenzusammenfassung von Stufen, d. h. jede weitere Anwendung der Umformung der Gleichung (2) in Gleichung (3), bewirkt deshalb eine Erhöhung der Anzahl der Verknüpfungsebenen des Addierers um Zwei (die Zahl der Verknüpfungsebenen entspricht der maximalen Anzahl an Gattern, durch die ein Signal hindurchlaufen muß). (Weinberger und Smith fassen die Stufen jeweils in Fünfer-Gruppen zusammen und verwenden die oben entwickelten Gleichungen in leicht abgewandelter Form, da deren Verknüpfungsschaltungen jeweils aus einer Dreierebenen-ODER-UND-ODER-Anordnung bestehen, der ein Impulsverstärker nachgeschaltet ist.)

Selbstverständlich kann bei einer entsprechenden anderen Festlegung der Bedeutung der Ausdrücke R und D genau das gleiche Verfahren zur Bildung der Überträge von nicht binären Addierern verwendet werden. Für einen Dezimaladdierer gelten dann folgende Definitionen

i?diist»l«, wenn die entsprechende Teilsumme 9 ist,

Dd ist »1«, wenn die entsprechende Teilsumme 10 oder größer als 10 ist.

Durch den Buchstaben d wird angezeigt, daß es sich um eine Dezimaladdition handelt. Die Gleichungen für die Ausdrücke X, Y usw. bleiben unverändert:

Xd8=Dd8

+ Rd8-Dd7

Das genaue Verfahren zur Bildung der endgültigen Summenziffern kann in verschiedenen Details auf beliebige Weise abgewandelt werden, ίο Bei dem oben beschriebenen Beispiel sind die Stufen, die Gruppen von Stufen usw. in Dreiergruppen zusammengefaßt. Demzufolge beträgt die maximale Anzahl von Stufen 3^k—1, worin k angibt, wie oft die Umformung der Gleichung (2) in die Gleichung (3) durchgeführt wurde. Es liegt auch auf der Hand, daß, falls die Anzahl kleiner als 3⁶—1, jedoch größer als 3^^-1-1 ist, Raum für zahlreiche Varianten der Schaltungsdetails und der Gleichungen ist, da verschiedene Stufen und/oder Gruppen von Stufen für sich allein bleiben und/oder in Zweiergruppen anstatt in Dreiergruppen zusammengefaßt sind.

Demgemäß betrifft die Erfindung einen Paralleladdierer zum Addieren zweier mehrziffriger Zahlen mit der Grundzahl n, bestehend aus mehreren Addierstufen, von denen jede einer entsprechenden Wertstelle der Ziffern der genannten Zahlen zugeordnet ist und von denen jede aus folgenden Baugruppen besteht: einer Teiladdiererschaltung zur Erzeugung eines die Teilsumme (modulo ή) entsprechender Ziffern der genannten Zahlen darstellenden Signals; Übertragsfeststellschaltungen zur Erzeugung eines absoluten Übertragssignals, wenn die Teilsumme mindestens gleich η ist, und zur Erzeugung eines bedingten Übertragssignals, wenn die Teilsumme gleich (n— 1) ist; einer Übertragsweitergabeschaltung, die auf die absoluten und bedingten Ubertragssignale, die für die entsprechende Stufe erzeugt werden, und auf Übertragsinformationssignale, die gegebenenfalls von Stufen niedrigerer Wertstellen erzeugt werden, zur Bildung der endgültigen Übertragsinformation anspricht; und Übertragsaufnahmeschaltungen, die auf den Ausgang der zugeordneten Teiladdierschaltung und auf die endgültige Übertragsinformation der gegebenenfalls nächstniedrigeren Stellenwertstufen zur Erzeugung eines die entsprechende Ziffer der Endsumme darstellenden Signals ansprechen.

Das kennzeichnende Merkmal der Erfindung besteht darin, daß zumindest die Ubertragsweitergabeschaltung Mehrheitsentscheidungsverknüpfungselemente zur Erzeugung der endgültigen Übertragsinformation enthält und daß jede Übertragsfeststellschaltung so angeordnet ist, daß sie immer dann ein bedingtes Übertragssignal erzeugt, wenn sie ein absolutes Übertragssignal erzeugt, wodurch die Anzahl der für die Mehrheitsverknüpfungselemente der Ubertragsweitergabeschaltung erforderlichen Eingänge vermindert wird.

Nachdem in den vorangehenden Ausführungen der bekannte Stand der Technik erläutert wurde, wird nunmehr ein mit Parametronen arbeitendes Ausführungsbeispiel der Erfindung an Hand der Zeichnungen beschrieben, und zwar zeigen

Fig. 1, 3A und 3B die für die Parametrone verwendeten Symbole,

F i g. 2 die Signalformen der Treiberströme eines Parametronsystems,

F i g. 4 ein Blockschaltbild des beschriebenen Ausführungsbeispiels der Erfindung,

7 8

F i g. 5 bis 8 zusammen ein Prinzipschaltbild eines worin
Teiladdierers einer Dezimaleinheit der Fi g. 4, Xl-Dl

Fig. 9 ein Prinzipschaltbild einer Übertragsfest- +R1-D6

Stellschaltung einer Dezimaleinheit der F i g. 4, und

Fig. 1OA und 1OB zusammen ein Prinzipschalt- 5 Yl = Rl-R6

bild der Übertragsfortpflanzungseinheit der F i g. 4 bedeutet.

und Es ist bekannt, in Parametronschaltungen eine

Fig. 11 und 12 Prinzipschaltbilder der Übertrags- Dreiphasentakt- oder Erregungsspannungsquelle zu aufnahmeschaltungen gemäß F i g. 4. verwenden, wobei die drei Phasen mit Untertakt I, II

Zunächst seien die in den Zeichnungen verwende- io und III bezeichnet werden. Wie aus F i g. 2 ersichtten Symbole beschrieben. Das ElementPx in Fig. 1 lieh, überlappen sich diese drei Phasen oder Unterstellt ein Parametron-Mehrheitsverknüpfungselement takte gegenseitig. Die in der Schaltung verwendeten mit sieben Eingängen dar. Diese sieben Eingänge Parametrone sind in drei Gruppen unterteilt, die den haben folgende Aufgaben: An einem Eingang liegt drei Untertakten der Signalquelle entsprechen und ein konstantes 1-Signal, das durch eine »1« innerhalb 15 von dieser gespeist werden. Die Parametrone der des Elementes angezeigt wird; an zwei Eingänge einzelnen Gruppen sind derart miteinander verbunwird eine Variable A angelegt, was durch die beiden den, daß die Parametrone des Untertaktes I diejenivon dem Buchstaben A zu dem Element verlaufen- gen des Untertaktes II, diese wiederum die Paraden Linien angezeigt wird; an jeweils einen weiteren metrone des Untertaktes III und die letzteren die Eingang werden die Variablen B, C und D angelegt, ao Parametrone des Untertaktes I speisen. Durch diese was ebenfalls durch die von den entsprechenden Anordnung wird ein gerichteter Informationsfluß Buchstaben zum Element verlaufenden Linien ange- durch das Netzwerk sichergestellt, obwohl die Parazcigt wird; an den letzten Eingang wird schließlich metrone an sich die bidirektionalen Elemente sind, die Inversion der Variablen E angelegt, was durch In Fig. 3A ist ein Teil einer Parametronschaltung

die von dem Buchstaben E zu dem Element ver- 25 im einzelnen dargestellt. Das Parametron P10 enthält laufende, mit einem Querstrich versehene Linie an- eine Spule 42, die auf einem mit einer magnetischen gedeutet wird. Das Element Px dient zur Durchfüh- Beschichtung versehenen Stäbchen 40 aufgebracht rung folgender Funktion: Ist die Variable A »1«, ist, und einen Kondensator 43. Die Spule 42 und der dann braucht nur ein weiterer variabler Eingang »1« Kondensator 43 bilden einen Schwingkreis. Wie aus zu sein, um eine Summe von vier 1-Eingängen zu er- 30 Fig. 3 A ersichtlich, wird der Untertakt I dem Stäbhalten und somit das Element in seinen 1-Zustand chen 40 zugeführt, so daß die Schaltung mit einer zu schalten. Die Gleichung für seinen Ausgang ent- Freqenz / schwingt, die halb so groß wie die Frehält somit den Ausdruck quenz des Untertaktes ist. Der sich beim Anlegen

4 CR j. r 4- η 4- F'i ^s Untertaktes ausbildende Schwingvorgang besitzt

^wtctü + ß), 35 zur Darstellung der binären Ziffern »0« bzw. »1«

wobei durch den Apostroph die Inversion einer zwei verschiedene Phasen. Der Schwingkreis ist in-Variablen angedeutet wird. Ist die Variable A »0«, duktiv mit einem Magnetkern 44 gekoppelt, mit dem dann müssen drei der verbleibenden vier variablen auch die Eingangssignale gekoppelt sind. Mit Hilfe Eingänge »1« sein, um das Element in seinen 1-Zu- einer aus einer einzigen Windung bestehenden Wickstand zu schalten. Die sich daraus ergebenden Aus- 40 lung wird zunächst ein konstanter 0-Eingang Pk[O) drücke lauten folgendermaßen: angelegt. Das nächste Eingangssignal ist das

B-C-D + B-C-E' + B Ό Έ' + C-DE'. Signal α 2, das an zwei Eingängen angelegt wird,

,,,._,., , _, _ , d. h., dieses Signal wird mittels einer aus zwei Win-

Die vollständige Gleichung des Elementes Px lautet _{dungen best}ehenden Wicklung zugeführt. Der nächste dann: / /-. /\ r ^4S Eingang, nämlich das Signal b 1, wird ebenfalls zwei

α. η r ίτα. R η %' 4- r η V Eingängen zugeführt, d. h., dieses Signal wird eben-

+ B-C-E +B-D-E +C-D-E , falls mittels einer aus zwei Windungen bestehenden

wobei für das Ausgangssignal das gleiche Symbol ge- Wicklung angelegt. Die beiden letzten Eingänge, wählt wurde wie für das Parametron selbst. nämlich die Signale al und dl, werden jeweils einem

Wenn in der folgenden Beschreibung Signale auf- 5° einzelnen Eingang zugeführt, d. h., sie sind mit dem treten, die den Ausdrucken R, D, X, Y, Z, W und C Magnetkern über eine aus einer einzelnen Windung der vorangehenden Beschreibung des bekannten bestehenden Wicklung gekoppelt. Alle Eingangs-Standes der Technik entsprechen, dannn werden die signale Pk[O), al, al, dl und dl weisen die Form gleichen Bezugszahlen verwendet, die jedoch von den von mit der Frequenz / schwingenden Sinuswellen entsprechenden Signalen des bekannten Standes der 55 auf, und die Signale besitzen entweder die Phase Technik durch Hinzufügen des Buchstabens m (für Null oder die Phase π, wodurch entweder eine »Mehrheit«) gekennzeichnet werden. Es ist außerdem binäre »0« bzw. »1« dargestellt wird. Wird das Unterzweckmäßig, die Verwendung der Ausdrücke X taktsignal I an das Stäbchen 40 angelegt, dann nimmt bis W in der Weise geringfügig zu erweitern, daß in das Parametron PlO die von der Mehrheit der sieben den Gleichungen nicht gleichzeitig z.B. R- oder 60 Eingänge bestimmte Phase an. Das Ausgangssignal D-Ausdrücke mit X- und Y-Ausdrucken oder X- und des ParametronsPlO wird an dem Kondensator 43 Y-Ausdrücke mit Z- und W-Ausdrücken usw. auf- mittels einer Widerstandskopplung abgegriffen, treten. Die eingangs verwendete Gleichung (4) würde In F i g. 3 A sind noch drei weitere Parametrone

also in der umgeschriebenen Form folgendermaßen gezeigt, von denen die Parametrone P10 α und P13 α lauten: 65 durch den Untertakt II und das Parametron P10 ft

Cl = Xl durch den Untertakt III gespeist werden. Der Aufbau

+ Y1-X5 dieser Parametrone ist aus Fig. 3A ersichtlich. Das

+ Y1-Y5-X1, Parametron P10 speist sowohl das Parametron P10 α

als auch das Parametron P13 α. Ein mit dem einen Beleg des Kondensators 43 des Parametrons PlO verbundener Leiter ist durch die Kopplungsmagnetkerne des Parametrons P13 α und des Parametrons P10 α und von da aus über einen Widerstand zu dem anderen Beleg des Kondensators 43 geführt. Der Aufbau der Parametrone ist so gewählt, daß durch diese Kopplung das Parametron P10 α bestrebt ist, in den gleichen Zustand und das Parametron P13 α bestrebt ist, in den umgekehrten Zustand wie das Parametron PlO zu schalten. Der Ausgang des Parametrons PlO wirkt deshalb auf den Eingang des Parametrons P13 α als invertiertes Signal. Es sei darauf hingewiesen, daß verschiedene andere Eingänge zu den in Fig. 3a gezeigten Parametronen ebenfalls invertiert sind, was insbesondere aus F i g. 3 B ersichtlich ist, die eine symbolische Darstellung der in F i g. 3 A gezeigten Schaltung wiedergibt. Zu der F i g. 3 B gelangt man durch Anwendung der an Hand der Fig. 1 beschriebenen Darstellungsregel. Es sei noch darauf hingewiesen, daß der einem Parametron zugeführte Untertakt durch die dem Parametronsymbol beigefügte römische Ziffer angezeigt ist.

In F i g. 3 A und 3 B sind als Beispiel durch die binären Ziffern »0« und »1« verschiedene mögliche Signale angedeutet, und die in F i g. 3 B unterhalb der Elemente in Klemmen angegebenen Ziffern geben jeweils den Zustand des entsprechenden Elementes bei Vorhandensein der eingezeichneten Eingangssignale an.

Im folgenden wird nun der allgemeine Aufbau eines aus zwölf Stufen bestehenden Dezimaladdierers beschrieben. In dem in F i g. 4 dargestellten Blockschaltbild werden die beiden dezimalen Eingabezahlen mit Am und Bm bezeichnet, wobei jede dieser Zahlen zwölf Dezimalziffern Aml bis AmIl und BmI bis BmIZ besitzt. Diese Ziffern werden jeweils in binärcodierter Form dargestellt. Die Schaltung enthält zwölf Dezimaleinheiten 21, und zwar jeweils eine für jede Wertstelle der zu addierenden Dezimalzahl. Die jeweils einander entsprechenden Dezimalziffern der beiden Zahlen Am und Bm werden, wie aus Fig. 4 ersichtlich, derselben Dezimaleinheit zugeführt. Jede Dezimaleinheit 21 besteht aus zwei Abschnitten: einem Teiladdierer 22 und einer Übertragsfeststellschaltung 38. Der Teiladdierer 22 bildet unter Verwendung von drei Untertakten eines ersten Operationszyklus (wie durch die drei Untertaktbezugszeichen I bis III angezeigt ist) die Teilsumme (mod. 10) der beiden Eingabeziffern. Diese Teilsumme tritt in binärcodierter Form auf und ist mit dem Bezugszeichen Psm — gefolgt von der Stufennummer — bezeichnet. Die Ubertragsfeststellschaltung 38 bildet während der beiden Untertakte I und II einen absoluten und einen bedingten Übertrag, die mit Dmk bzw. Rmk bezeichnet sind, worin k die Nummer der entsprechenden Stufe angibt. Das absolute Übertragssignal Dmk ist immer dann »1«, wenn die Teilsumme der beiden dezimalen Eingabeziffern 10 oder eine beliebige größere Zahl ist, und das bedingte Übertragssignal Rmk ist immer dann »1«, wenn die Teilsumme der beiden dezimalen Eingabeziffern der k-ten Stufe 9 oder eine beliebige größere Zahl ist. Der Grund hierfür wird später näher erläutert.

Die von jeder Dezimaleinheit 21 gelieferten absoluten und bedingten Überträge werden einer Übertragsweitergabeschaltung 24 zugeführt, an die außerdem ein von einer »Wertstelle O-Übertrag«-Einheit 23 erzeugtes Signal angelegt wird. Die Übertragsweitergabeschaltung 24 bildet während des Untertaktes III des ersten und während des Untertaktes I des zweiten Operationszyklus die Übertragssignale CmO bis CmIl und ein Überlaufsignal Cm 12, das den Übertrag der letzten Stufe, d. h. der der Wertstelle Zwölf zugeordneten Stufe des Addierers entspricht. Wie später noch näher beschrieben wird, werden die Übertragssignale Cm 9 bis Cm 12 nicht vollständig bis zum Ende des Untertaktes I des zweiten Operationszyklus gebildet. Das Überlaufsignal Cm 12 wird einer Überlauffeststellschaltung 25 zugeführt.

Jeder der zwölf Stufen des Addierers ist außerdem eine Übertragsaufnahmeschaltung 26 zugeordnet. Jeder dieser Übertragsaufnahmeschaltungen 26 wird die entsprechende Teilsummenziffer Psmk und das entsprechende Ubertragssignal Cm(Ar-I) für die Schaltung 26 der Ar-ten Wertstelle zugeführt. Jede Schaltung 26 ist ganz einfach eine Schaltung, in der eine »1« der Teilsummenziffer (dezimal) hinzuaddiert werden kann. Der durch diese Addition einer »1« hervorgerufene Übertrag bleibt selbstverständlich unberücksichtigt. Jede der Übertragsaufnahmeschaltungen verwendet die Unterkante I bis III des zweiten Operationszyklus, wobei die Teilsummenziffer während des Untertaktes I und das Übertragssignal während des Untertaktes II angelegt wird.

Es ist somit ersichtlich, daß der ganze Addierer insgesamt nur sechs Untertakte, d.h. zwei vollständige Operationszyklen, zur Bildung der endgültigen Summe zweier Zahlen benötigt.

Im folgenden wird nun die Schaltung einer einzelnen Dezimaleinheit 21 näher erläutert. Jede Einheit 21 besteht aus vier Teiladdiererschaltungen (eine für jedes der vier Bits der Teilsummenziffer), die zusammen den Teiladdierer 22 bilden, und aus der Übertragsfeststellschaltung 38. Die beiden jeweils eine Stelle der Eingabezahlen Am und Bm bildenden Dezimalziffem sind in binärcodierter Form vorhanden, und die Bits der der Zahl Am angehörenden Ziffer sind mit ami, ami, am4 und am% bezeichnet, worin die diesen Bezugszeichen beigefügten Ziffern den Stellenwert des entsprechenden Bits angeben, während die Bits der der Zahl Bm angehörenden Ziffer in ähnlicher Weise mit bml usw. bezeichnet sind. Um nun die Arbeitsweise der Dezimaleinheit 21 zu veranschaulichen, werden im folgenden die F i g. 5 bis 9 näher beschrieben, in denen jeder Eingangsleiter und jedes Parametron mit dem Zustand (»0« oder »1«) bezeichnet ist, der auftritt, wenn die beiden Ziffern 5 und 7 (in binärer Darstellung 0101 und Olli) der ZahlenBm bzw. Am an die Einheit angelegt werden.

Der Teiladdierer für das der Wertstelle 2° zugeordnete Teilsummenbit psm 1 (Fig. 5) stellt einen binären 1-Bit-Halbaddierer ohne Übertragsausgang dar. Die Parametrone PO1 und PO 2 wirken ols ODER- bzw. UND-Gatter, und das Parametron POIa wird durch das Parametron PO1 in seinen 1-Zustand geschaltet, wenn sich das Parametron POl in seinem 0-Zustand befindet, d.h., die durch das Parametron POla gebildete Verknüpfungsfunktion ist

(ami + bml) ■ (ami · &ml)',

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dies ist die erforderliche Funktion für das Bit psm 1 der niedrigsten Wertstelle der Teilsummenziffer. Das Parametron POIa speist das Parametron psMl, das lediglich als Verzögerungselement verwendet wird. Es sei darauf hingewiesen, daß dort, wo ein Parametron ein mit einem Bezugszeichen versehenes Signal erzeugt, das betreffende Parametron das gleiche Bezugszeichen aufweist, mit der Ausnahme, daß der Großbuchstabe »M« verwendet wird.

Der Teiladdierer für das der Wertstelle 2¹ zügeordnete Binärsummenbitpsm2 (Fig. 6) ist wesentlich komplizierter und umfangreicher. Dies beruht darauf, daß die echte Binärsumme der Eingabeziffer erforderlich ist, wenn die Dezimalsumme der betreffenden Dezimalziffern kleiner als Zehn ist, daß jedoch die um Zehn verminderte Dezimalsumme in binärer Darstellung erforderlich ist, wenn die Summe der beiden Eingabeziffern Zehn oder größer als Zehn ist. Die genaue Operation der Schaltungen des Teilsummenaddierers kann entweder in Ausdrücken der Schaltalgebra oder in arithmetischen Ausdrücken untersucht werden. Da die Schaltung vollständig dargestellt ist, und zwar unter der Annahme, daß eine »5« und eine »7« addiert werden, dürfte eine nähere Erklärung nicht erforderlich sein.

Die Teiladdiererschaltungen für die Wertstellen 2² und 2^S, d.h. für die Teilsummenpsm4 bzw. psm8 (F i g. 7 bzw. 8), sind ebenfalls relativ umfangreich und werden nicht im einzelnen beschrieben. Es sei jedoch darauf hingewiesen, daß der Eingang Dm für das Parametron psM 8 der Teiladdiererschaltung der Wertstelle 2^S (Fig. 8) von der in Fig. 9 gezeigten Übertragsfeststellschaltung 38 erzeugt wird, wie später noch kurz beschrieben wird, und dann »1« ist, wenn die Teilsumme der beiden Eingabeziffern Zehn öder größer als Zehn ist.

Es sei weiter darauf hingewiesen, daß verschiedene Parametrone, beispielsweise das Parametron PO1, in mehreren der Fig. 5 bis 9 erscheinen. Dadurch soll lediglich eine bessere Verständlichkeit der Zeichnungen erreicht werden. Tatsächlich ist in den Schaltungen keines der Parametrone doppelt vorhanden.

Die in F i g. 9 gezeigte Übertragsfeststellschaltung erzeugt zwei Ausgangssignale Rm und Dm. Das Signal Rm ist »1«, wenn die Teilsumme der beiden Eingabeziffern Neun öder größer als Neun ist. Das Signal Dm ist »1«, wenn die Teilsumme Zehn oder größer als Zehn ist. Daraus ergibt sich, daß das Signal Rm notwendigerweise »1« ist, wenn das Signal Dm »1« ist.

Im folgenden wird nun die Übertrags weitergabeschaltung24 (Fig. 10A und 10B) beschrieben. Zuvor sei noch darauf hingewiesen, daß die Ausgangsparametrone RM und DM der zwölf Dezimaleinheiten in diesen Figuren gezeigt sind und daß das oberste linke Parametron Pein (Fig. 10A) dasjenige Parametron ist, das das »Eingangsübertragssignal« CmO erzeugt, d. h., es enthält die in Fig. 4 gezeigte Einheit 23.

Das Übertragssignal CmO der untersten bzw. ersten Wertstelle wird durch das »EingabeübertragÄ-Parametron Pein im Zusammenwirken mit zwei VerzögerungsparametronenZMO und CMO erzeugt. Dieses Signal CmO wird von der »Wertstelle-Null-Stufe«, d. h. vom Parametron Pein, erzeugt und wird zu der Übertragsaufnahme,schaltung der ersten Wertstelle geführt.

Das Übertragssignal CMl der zweiten Wertstelle wird durch das Parametron XmI erzeugt. Die Boolesche Gleichung für dieses Übertragssignal der zweiten Wertstelle ist

CmI = DmI +RmI-CmO.

Um eine Funktion dieser Art mit einem Mehrheitsverknüpfungselement zu erzeugen, wenn die Variablen vollkommen unabhängig sind, ist eine Wertigkeit von 1 für jeden der Eingänge RmI und CmO, eine Wertigkeit von 2 für den Eingang DmI und ein konstanter 1-Eingang der Wertigkeit 1 erforderlich. Da jedoch das Signal Rm 1 notwendigerweise»!« ist, wenn das Signal DmI »1« ist, wird die Hälfte der erforderlichen Wertigkeit »2« des Signals DmI durch das SignalRmI geliefert. Das Signal DmI benötigt deshalb nur eine Wertigkeit von 1, und es ist kein konstanter Eingang erforderlich. Demzufolge ist die Gleichung für den Ausgang des ParametronsZMl

ZmI = DmI + RmI-CmO.

Der Ausgang des ParametronsZMl wird durch das Parametron CMl um einen Untertakt verzögert.

Das Übertragssignal Cm 2 der dritten Wertstelle wird durch das Parametron ZM 2 erzeugt. Die Boolesche Gleichung für dieses Übertragssignal ist

Cm2 = Dm2 + Rm2 (DmI + RmI - CmO) .

Die normalen Bedingungen für ein Mehrheitselement zur Bildung einer solchen Funktion [d. h. einer Funktion der Art a + b (c + d · <?)] bestehen darin, daß den Eingängen die Wertigkeit 5, 3, 2, 1 bzw. 1 gegeben werden, wenn die Variablen vollkommen unabhängig sind, oder daß ihnen die Wertigkeit 4, 2, 2, 1 bzw. 1 gegeben werden, wenn bekannt ist, daß sowohl α und b als auch c und d nie gleichzeitig »1« sind. Diese beiden Möglichkeiten erfordern außerdem einen konstanten 1-Eingang der Wertigkeit 3, so daß Elemente mit entweder fünfzehn oder dreizehn Eingängen erforderlich sind. In dem vorliegenden Falle ist jedoch bekannt, daß dann, wenn a »1« ist, auch & »1« ist, und daß dann, wenn c »1« ist, auch d »1« ist. Dadurch wird ermöglicht, daß die Wertigkeiten von b und d von den Wertigkeiten von α bzw. c der zweiten oben dargestellten Wertigkeitsgruppe subtrahiert werden können, so daß sich folgende Wertigkeitsreihe ergibt: 2, 2, 1, 1, 1. Außerdem ist kein konstanter Eingang mehr erforderlich, so daß das Mehrheitselement nur noch sieben Eingänge benötigt. Demzufolge wird die Funktion Xm 2 (diese ist identisch mit dem Signal Cm 2) dadurch gebildet, daß die Signale CmO, i?ml und DmI mit den Wertigkeiten 1 und i?m2 und Dm 2 mit den Wertigkeiten 2 an das mit sieben Eingängen versehene Parametron XM 2 angelegt werden. Der Ausgang dieses Parametrons wird durch das Parametron Cm 2 um einen Untertakt verzögert, um das Übertragssignal Cm 2 für die dritte Wertstelle zu erzeugen.

Das Ubertragssignal Cm 3 der vierten Wertstelle wird während des Untertaktes I des zweiten Operationszyklus durch das Parametron CM 3, das in ähnlicher Weise wie das Parametron ZMl arbeitet, erzeugt.

Das Übertragssignal Cm 4 der fünften Wertstelle wird während des Untertaktes I des zweiten Operationszyklus durch das Parametron CM 4, das in ahn-

13 14

licher Weise wie das Parametron XM 2 arbeitet, er- ten ähnlich wie die Parametrone XM 5 und YM 5, zeugt. und das Parametron CM 8 arbeitet wie das Para-

Das Übertragssignal CM 5 der sechsten Wertstelle metron CM 4.

wird durch das Parametron CM S gebildet, das ahn- Die Parametrone XMlO, YMlO, XMU und

lieh wie das ParametronXMl arbeitet, so daß sich -5 YMH (Fig. 10B) arbeiten ähnlich wie die Parafolgende Gleichung für dessen Ausgang ergibt: metrone XMT, YMl, XM8 und YMS. Die Para-.XmI = DmI + RmI ■ CmO metroneZM12 und WM12 arbeiten ähnlich wie die

Parametrone XM 7 und YM 7. Die Parametrone

wobei RmI »1« ist, wenn auch DmI »1« ist. Stellt CM9 bis CM12 arbeiten während des Untertaktes II man diese beiden Gleichungen einander gegenüber, io des zweiten Operationszyklus, und ihre Arbeitsweise

dann muß Ym5 »1« sein, wenn auch XmS »1« ist. entspricht der des Parametrons XMl.

Aus einer Überprüfung der Parametrone XMS und Wie weiter unten noch näher beschrieben wird,

FM 5 geht somit hervor, daß das Parametron XM 5 sind die Parametrone CM 9 bis CMIl an sich nicht

dem Parametron XM 2 gleicht. Die Gleichung für vorhanden, jedoch werden alle drei der für diese

XMS lautet deshalb 15 Parametrone bestimmten Eingangssignale ohne vor-

XmS = DmS + RmS (Dm4 + Rm4 ·DmS). hergehende Kombination in der Übertragsaufnahme-

^v - - schaltung 26, an die sie angelegt werden, verwendet.

Da YmS immer dann »1« ist, wenn auch XmS Demzufolge ist also das Ende der Übertragsweiter- »1« ist, muß die Boolesche Gleichung für YmS gabeschaltung 24 mit den letzten vier Stufen der lauten: ^ao Übertragsaufnahmeschaltung 26 verbunden.

YmS = DmS + RmS (Dm4 + RmA ■ Rm3) . Das Überlauf- oder Ausgangsübertragsparametron

CM12 bildet die Überlauffeststelleinheit 25. Die Si-

Auf die Ähnlichkeit zwischen den Gleichungen gnale Cm8, Zm 12 und Wml2 werden außerdem für XmS und Ym5 sei hingewiesen. Lediglich die zusammen mit einem Steuersignal Kp dem Eingangsletzten Variablen in den beiden Gleichungen unter- 25 übertragsparametron Pein in der Weise zugeführt, scheiden sich voneinander. (Da Rm3 immer dann daß dann, wenn das Steuersignal Kp »0« ist, das »1« ist, wenn Dm 3 »1« ist, ist selbstverständlich Parametron Pein in seinem O-Zustand bleibt, daß YmS ebenfalls immer dann »1«, wenn-Xm5 »1« ist.) jedoch dann, wenn das Steuersignal Kp »1« ist, das Die Tatsache, daß Rm5 immer dann »1« ist, wenn Parametron Pein in den gleichen Zustand wie das Dm S »1« ist und Rm 4 immer dann »1« ist, wenn 30 Parametron CM12 geschaltet wird. Diese Anord- Dm 4 »1« ist, hat zur Folge, daß für die beiden nung ermöglicht eine Addition mit doppelter Qenau-Elemente XM S und YMS jeweils ein Element mit igkeit zweier Zahlen mit doppelter Länge innerhalb sieben Eingängen verwendet werden kann. Wären von insgesamt drei vollen Taktperioden. Das Signal jedoch demgegenüber diese Bedingungen nicht erfüllt, Kp ist während des Untertaktes II des zweiten Opedann wären für diese Elemente etwa doppelt soviel 35 rationszyklus »1«, so daß das Parametron Pein so Eingänge erforderlich. eingestellt wird, daß es einen gegebenenfalls bei der

Es liegt deshalb auf der Hand, daß bei Anwen- Addition der beiden Zahlenhälften mit den unteren dung der sogenannten Vollredundanz, d. h. wenn Wertstellen erzeugten Übertrag anzeigt und daß sichergestellt ist, daß jedes bedingte Übertragssignal dieser Übertrag dann automatisch vorhanden ist und immer dann »1« ist, wenn das entsprechende abso- 40 hinzuaddiert wird, wenn die die höheren Wertstellen lute Übertragssignal »1« ist, die Anzahl der für jedes enthaltenden Zahlenhälften addiert werden. Diese Mehrheitsverknüpfungselement erforderlichen Ein- die höheren Wertstellen enthaltenden Zahlenhälften gänge erheblich vermindert werden kann. Diese Voll- werden einen vollen Taktzyklus nach den die unteredundanz ist für alle Ebenen der Übertrags- ren Wertstellen enthaltenden Zahlenhälften an den Weitergabeschaltung erforderlich, d. h., nicht nur die 45 Addierer angelegt.

Eingangssignale, nämlich die AusdrückeRm müssen Abschließend zu der Beschreibung der Fig. 4 sei

vollredundant sein, sondern auch die Ausdrücke Xm noch die Übertragsaufnahmeschaltung an Hand der und gegebenenfalls die Ausdrücke Wm. Fig. 11 und 12 beschrieben. Es sei daran erinnert,

Eine Fortführung der Beschreibung der Fig. 1OA daß es die Aufgabe dieser Schaltungen ist, das von und 1OB ergibt, daß die Arbeitsweise der restlichen 50 der Übertragsweitergabeschaltung 24 kommende Schaltung ähnlich wie bei der oben beschriebenen Übertragssignal zu den Teilsummenziffern der Dezi-Schaltung erfolgt. Das Parametron CM6 arbeitet maleinheiten21 hinzuzuaddieren. Die Fig. 11 zeigt ähnlich wie die Parametrone XM 2, CM 4 und XM 5. die Übertragsaufnahmeschaltungen der Stufen 1 Das Parametron C 7 arbeitet ähnlich wie das Para- bis 9, d. h. diejenigen Übertragsaufnahmeschaltunmetron CM6. Die Übereinstimmung wird durch 55 gen, die die vollständig gebildeten Übertragssignale richtiges Verbinden der Parametrone XM7 und CmO bis Cm8 erhalten, und die Fig. 12 zeigt die YMl sichergestellt, so daß die Gleichungen der Schaltung der Übertragsaufnahmeschaltungen für die Ausgänge dieser Parametrone folgendermaßen Stufen 10 bis 12, das sind diejenigen Schaltungen, lauten: die jeweils drei Eingänge erhalten, die zusammen

Y_mj — Df_n ¹J 4- RmI'· Dm6 ^6o ^^as Entsprechende der Übertragssignale Cm9 bis

VT η TLD τη/:' CmIl darstellen.

YmI - DmI + RmI ■ Dmb. _{wie aug Fi g- n ers}i_chtlich, werden die vier Bits

Auch hier ist Ym 1 »1«, wenn Xm 1 »1« ist. Das psml bis psm8 der entsprechenden Dezimalteil-

Parametron YMl arbeitet deshalb ähnlich wie das Summenziffer Psm an der linken Seite der Schaltung

Parametron XMl, und das Parametron XMl und 65 und das Übertragsbit Cm unten an der Schaltung

das Parametron FM7 erhalten Eingangssignale mit zugeführt, während die vier Bits sml bis sm8 der

der Wertigkeit 1 von den Parametronen DMl, RMl entsprechenden Endsummenziffer Sm an der rechten

und RM 6. Die Parametrone XM 8 und FM 8 arbei- Seite der Schaltung auftreten. Die Schaltung besteht

aus vier Abschnitten 50, 52, 54 und 56, die jeweils die Bits mit den Wertigkeiten 2°, 2¹, 2² bzw. 2³ der Ausgangsziffer Sm erzeugen. Während des Untertaktes I des zweiten Operationszyklus erhalten die Parametrone PsI bis Ps8 unverändert die vier Bits psml 5 bis psm 8 der Teilsummenziffern Psm. Alle restlichen Parametrone (diese Parametrone sind apostrophiert, beispielsweise Ps' und Ps"), die während des Untertaktes I des zweiten Operationszyklus verwendet werden, sind so angeordnet, daß sie ein Ausgangs- to signal erzeugen, das zur Bildung des betreffenden binären Stellenwertbits dient, das um eine Einheit größer als die dezimale Teilsummenziffer Psm ist. Ist demzufolge beispielsweise die Eingabeteilsummenziffer Psm 3, 4, 5 oder 6, dann ist das Bit der Wertstelle 2² infolge dieser Erhöhung um eine Einheit in jedem Falle »1«. Es sei darauf hingewiesen, daß das Parametron Ps 4' in seinen 1-Zustand geschaltet wird, wenn die Eingabeziffer Psm 4, 5 oder 6 ist, während das Parametron Ps 4" in seinen 1-Zu- ao stand geschaltet wird, wenn die Eingabeziffer 3 ist, so daß, wie erforderlich, entweder das Parametron Ps 4' oder das Parametron Ps 4" in den 1-Zustand geschaltet wird, wenn die Eingabeziffer 3, 4, 5 oder 6 ist. In jedem der drei Abschnitte 52, 54 und 56 werden zu diesem Zweck zwei Parametrone benötigt. Bei dem Bit der untersten Wertstelle ist jedoch lediglich ein einfacher Invertierungsvorgang erforderlich, und der invertierte Ausgang des Parametrons PsI kann deshalb direkt verwendet werden, so daß keine weiteren Untertakt-I-Parametrone im Abschnitt 50 erforderlich sind.

Während des Untertaktes II des zweiten Operationszyklus werden die nicht apostrophierten oder die apostrophierten der während des Untertaktes I verwendeten Parametrone ausgewählt, je nachdem, ob das Übertragssignal »0« oder »1« ist. Die Inversion des Übertragssignals Cm wird den Parametronen PsI bis Ps 8 α, die außerdem durch die Parametrone PsI bis Ps 8 gespeist werden, zugeführt. Das nicht invertierte Übertragssignal Cm wird dagegen direkt den Parametronen PsIo⁷ bis Ps 8 α', die außerdem durch die apostrophierten Parametrone des Untertaktes I oder (im Falle des Parametrons Ps la') durch den invertierten Ausgang des Parametrons PsI gespeist werden, zugeführt. Ist demzufolge das Übertragssignal Cm »0«, dann werden die Parametrone PsIa bis Ps 8 α so eingestellt, daß sie die Teilsummenziffer Psm darstellen, während dann, wenn das Ubertragssignal »1« ist, die Parametrone Psla' bis PsSa' so eingestellt werden, daß sie die um eine Einheit erhöhte Teilsummenziffer Psm darstellen.

Im Untertakt III des zweiten Operationszyklus werden die Ausgänge der beiden Gruppen von Untertakt-II-ParametronenPsla bis Ps 8 α und PsIa' bis Ps 8 a' durch eine Gruppe von vier Parametronen sMl bis sM8 kombiniert, um die vier Bitssml bis sm8 der Endsummenziffer Sm zu erzeugen.

An Hand der F i g. 12 werden nun die Übertragsaufnahmeschaltungen der Stufen 10 bis 12 beschrieben. Diese Schaltung gleicht in ihrem allgemeinen Aufbau der Schaltung gemäß Fig. 11, jedoch wird hier die Übertragsinformation durch Signale auf den drei Eingangsleitem an der Unterseite der Schaltung dargestellt. Das Ubertragsbit ist »0«, wenn keiner oder lediglich einer dieser drei Eingangsleiter »1« ist, und ist »1«, wenn zwei oder drei dieser Leiter »1« ist. Das Übertragsbit »1« kann somit als ein »Mehrheit-von-3 «-Signal angesehen werden. Demzufolge sind die Untertakt-II-Parametrone in Fig. 12 wesentlich komplizierter als die Untertakt-II-Parametrone der Fig. 11. Die Untertakt-I- und -Ill-Parametrone der beiden Figuren sind identisch.

Es sei zum Schluß noch darauf hingewiesen, daß in der genauen Schaltungsausführung des erfindungsgemäßen Addierers noch ein weiter Spielraum für zahlreiche Abwandlungen vorhanden ist. Es sei beispielsweise darauf hingewiesen, daß einige der Parametrone der Übertragsweitergabeschaltung der Fig. 1OA und 1OB eine erhebliche Anzahl von Ausgangssignalen zu erzeugen haben, beispielsweise die Parametrone XM 2 und CM8. Die Anzahl der Ausgangsleiter ist normalerweise begrenzt, und zwar entweder durch die maximal für ein Parametron zulässige Belastung oder durch die Tatsache, daß eine bestimmte Anzahl von Rückkopplungen von Parametronen, beispielsweise von Untertakt I des zweiten Operationszyklus durch solche des vorhergehenden Untertaktes III zu denen des Untertaktes II, vorgesehen sind, so daß die Anzahl der Ausgänge eines Parametrons nicht so groß sein darf, daß dadurch diese Rückkopplungen in ihrer Wirkungsweise beeinflußt werden. Es kann auch zweckmäßig sein, zwei Ubertragsweitergabeschaltungen vorzusehen, wobei in jeder dieser Schaltungen die Stufen und Gruppen von Stufen unterschiedlich zusammengefaßt sind und •wobei jede dieser Schaltungen eine der erforderlichen Ubertragssignale erzeugt, um auf diese Weise die Begrenzung der Anzahl der Ausgangsleiter zu umgehen. Es ist selbstverständlich auch möglich, für einige der Parametrone ein zweites Parametron vorzusehen, von denen dann jeweils jedes nur noch die Hälfte der Ausgangsleiter aufweisen muß.

Claims (3)

Patentansprüche:

1. Paralleladdierer zum Addieren zweier mehrzifferiger Zahlen mit der Grundzahl n, bestehend aus mehreren Addierstufen, von denen jede einer entsprechenden Wertstelle der Ziffern der genannten Zahlen zugeordnet ist und von denen jede aus folgenden Baugruppen besteht: einer Teiladdierschaltung zur Erzeugung eines die Teilsumme (modulo η) entsprechender Ziffern der genannten Zahlen darstellenden Signals; Übertragsfeststellschaltungen zur Erzeugung eines absoluten Übertragssignals, wenn die Teilsumme mindestens gleich η ist, und zur Erzeugung eines bedingten Übertragssignals, wenn die Teilsumme gleich («—1) ist, einer Ubertragsweitergabeschaltung, die auf die absoluten und bedingten Übertragssignale, die für die entsprechende Stufe erzeugt werden, und auf Übertragsinformationssignale, die gegebenenfalls von Stufen niedrigerer Wertstellen erzeugt werden, zur Bildung der endgültigen Übertragsinformation anspricht, und Übertragsaufnahmeschaltungen, die auf den Ausgang der zugeordneten Teiladdierschaltung und auf die endgültige Übertragsinformation der gegebenenfalls nächstniedrigeren Stellenwertstufe zur Erzeugung eines die entsprechende Ziffer der Endsumme darstellenden Signals ansprechen, dadurch gekennzeichnet, daß zumindest die Übertragsweitergabeschaltung Mehrheitsentscheidungsverknüpfungselemente zur Erzeugung der endgültigen Ubertragungsinformation

enthält und daß jede Übertragsfeststellschaltung so angeordnet ist, daß sie immer dann ein bedingtes Übertragssignal erzeugt, wenn sie ein absolutes Übertragssignal erzeugt, wodurch die Anzahl der für die Mehrheitsverknüpfungselemente der Übertragsweitergabeschaltung erforderlichen Eingänge vermindert wird.

2. Paralleladdierer nach Anspruch 1, dadurch gekennzeichnet, daß jedes Mehrheitsentscheidungsverknüpfungselement ein Parametron ■ ist.

3. Paralleladdierer nach Anspruch 2, dadurch gekennzeichnet, daß jedes der genannten Parametrone mit bis zu sieben Eingängen ansteuerbar ist.

Hierzu 3 Blatt Zeichnungen

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