DE1163901B

DE1163901B - Circuit arrangement for one-sided amplitude limitation of pulse-shaped signals

Info

Publication number: DE1163901B
Application number: DENDAT1163901D
Authority: DE
Inventors: Helmut Raedecke
Original assignee: Fernseh GmbH
Current assignee: Robert Bosch Fernsehanlagen GmbH
Publication date: 1964-02-27

Description

Schaltungsanordnung zur einseitigen Amplitudenbegrenzung von impulsförrnigen Signalen Die Erfindung bezieht sich auf eine Schaltungsanordnung zur einseitigen Amplitudenbegrenzung von Signalen bei einem bestimmten Abschneidepegel. Diese Signale, insbesondere Videosignale, werden der Basis eines ersten Transistors zugeführt und vom transitstorseitigen Ende eines Arbeitswiderstandes weitergeleitet.Circuit arrangement for one-sided amplitude limitation of pulse-shaped Signals The invention relates to a circuit arrangement for one-sided Limiting the amplitude of signals at a certain clipping level. These signals, in particular video signals, are fed to the base of a first transistor and forwarded from the transit gate end of a working resistor.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, mit der eine scharfe Abschneidung, das heißt ein kleiner übergangsbereich zwischen linearer Verstärkung und vollkommener Begrenzung erzielbar ist, also beispielsweise ein Übergangsbereich, der nichtgrößer als 5 l)/o des maximalen Sollpegels sein soll. Dabei :soll der Abschneidepegel für alle in Frage kommenden Frequenzen, insbesondere für den Videofrequenzbereich, bis zu etwa 10 MHz konstant sein. Es soll ferner auch nicht erforderlich sein, die zu begrenzenden Signale besonders zu verstärken, damit die vorliegenden Aufgaben erfüllt werden. Es sollen also die vorhandenen Signalamplituden unmittelbar begrenzt werden.The invention is based on the object of specifying a circuit arrangement with which a sharp cutoff, i.e. a small transition area between linear amplification and complete limitation, can be achieved, for example a transition area which should not be greater than 5 l) / o of the maximum target level. Thereby: the cut-off level should be constant for all frequencies in question, in particular for the video frequency range, up to about 10 MHz. Furthermore, it should also not be necessary to particularly amplify the signals to be limited so that the present tasks can be fulfilled. The existing signal amplitudes should therefore be limited directly.

Die bekannten Schaltungsanordnungen, bei denen beispielsweise Dioden verwendet werden können, eignen sich nicht zur Realisierung der obengenannten Aufgaben.The known circuit arrangements in which, for example, diodes can be used, are not suitable for realizing the above tasks.

Erfindungsgemäß ist das transistorseitige Ende eines Arbeitswiderstandes mit dem Emitter eines zweiten Transistors leitend verbunden. Dabei ist die Basis dieses zweiten Transistors wechselstrommäßig an einen Schaltungspunkt mit konstantem Potential, beispielsweise an Masse, angeschlossen. Dieser zweite Transistor ist derart vorg--spannt, daß dessen Emitter-Kollektor-Strecke leitet, wenn die Spannung an seinem Emitter den Abschneidepegel überschreitet, wogegen die Emitter-Kollektor-Strecke dieses zweiten Transistors für alle anderen Spannungen, die an seinem Emitter auftreten, gesperrt ist. Das Ausgangssignal dieser erfindungsgemäßen Schaltungsanordnung ist dann vom Emitter des zweiten Transistors abnehmbar.According to the invention, the transistor-side end is a working resistor conductively connected to the emitter of a second transistor. This is the basis this second transistor in terms of alternating current to a circuit point with a constant Potential, for example connected to ground. This second transistor is biased in such a way that its emitter-collector path conducts when the voltage exceeds the cut-off level at its emitter, whereas the emitter-collector path this second transistor for all other voltages appearing at its emitter, Is blocked. The output signal of this circuit arrangement according to the invention is then removable from the emitter of the second transistor.

Beim erfindungsgemäßen Gegenstand wird also die Emitter-KolIcktor-Strecke des zweiten Transistors in Abhängigkeit von der Amplitude des zu begrenzenden Signals automatisch derart gesteuert, daß sie bei Auftreten von nicht zu begrenzenden Signalamplituden gesperrt ist, aber bei Auftreten von zu begrenzenden Sigaalamplituden einerseits eine niederolunige Ableitung des Signals und andererseits die Sperre des ersten Transistors bewirkt. Die e Schaltungsanordnung hat die Vorzüge, daß damit ein besonders kleiner Übergangsbereich zwischen linearer Verstärkung und vollkommener Begrenzung erzielbar ist und daß daibei der Abschneidepegel fur alle in Frage kommenden Frequenzen, insbesondere des Videofrequenzbereiches bis zu mindestens 10 MHz, konstant bleibt.In the subject matter of the invention, the emitter-collector path of the second transistor is automatically controlled as a function of the amplitude of the signal to be limited in such a way that it is blocked when signal amplitudes that are not to be limited occur, but on the one hand a low-pole derivative when signal amplitudes that are to be limited occur of the signal and, on the other hand, the blocking of the first transistor. The e circuit arrangement has the advantages that a particularly small transition range between linear amplification and complete limitation can be achieved and that the cut-off level remains constant for all frequencies in question, in particular the video frequency range up to at least 10 MHz.

Es ist zweckmäßig, die zu begrenzenden Signale der Basis eines in Kollektorschaltung geschalteten ersten Transistors zuzuführen und durch das am Emitterwiderstand dieses eTsten Transistors auftretende Potential die Leitfähigkeit der Emitter-Kollektor-Strecke, des in Basisschaltung geschaltetei# zweiten Transistors zu steuern. Bei leitendem zweitem Transistor wird dann das am Emitter des ersten Transistors entstehende Potential festgehalten, sü daß bei weitereim Signalanstieg dieser erste Transistor gesperrt wird. Die Abschneldungdes Signals erfolgt also somit einerseits durch Strornübernahine durch den zweiten Transistor und andererseits durch die Sperre des ersten Transistors, über den das Signal zugeleitet wird.It is useful to base the signals to be limited on an in Collector circuit connected to the first transistor and fed through the at the emitter resistor this first transistor occurring potential the conductivity of the emitter-collector path, of the second transistor connected in common base. At senior the second transistor is then the potential arising at the emitter of the first transistor recorded, sü that this first transistor is blocked when the signal continues to rise will. The signal is thus cut off, on the one hand, by current transfer through the second transistor and on the other hand through the blocking of the first transistor, through which the signal is fed.

Bei einem bevorzugten Aus-fÜhrunggbeisPiel der Erfindung ist in Serie mit der Emitter-Kollektor-Strecke des zweiten Transistors ein Widerstand derart geschaltet, daß durch den an diesem Widerstand - bei leitender Emitter-Kollektor-Strecke, d. h. bei leitendem zweitem Transistor - auftretenden Spannungsabfall die Basisvorspannun des ersten Transis#tors in derartiger Richtung verändert wird, daß der Emitterstrom abnimmt. Es wird also eine positive Rückführung eines Signalanteiles bewirkt. Die erfindungsgemäße Schaltungsanordnung hat sich vor allen Dingen in der Fernsehtechnik als Weißwerübegrenzer oder als Schwarzwertbegrenzer bewährt.In a preferred embodiment of the invention, a resistor is connected in series with the emitter-collector path of the second transistor in such a way that the resistance at this resistor - when the emitter-collector path is conductive, d. H. when the second transistor is conductive - the voltage drop that occurs, the base bias voltage of the first transistor is changed in such a direction that the emitter current decreases. A positive feedback of a signal component is thus brought about. The circuit arrangement according to the invention has proven itself above all in television technology as a whitewash limiter or as a black level limiter.

im folgenden werden die, Erfindung und Ausfuhrungsbeispiele derselben an Hand der F i g. 1 bis 3 beschrieben.Diese Ausführungsbeispiele stellen Schaltungsanordnungen zur Begrenzung vonVideosignalen dar, die über einen ersten Transistor zugeführt werden und wobei außerdem ein zweiter Transistor verwendet wird. In mehreren Figuren vorkommende gleiche Schaltelemente und Darstellungen von Signalfolgen sind mit gleichen Bezugszeichen gekennzeichnet. Es zeigt F ig. 1 eine Begrenzerschaltungsanordnung, bei welcher der Kollektor des zweiten Transistors mit dem negativen Pol einer Betriebsspannungsquelle verbunden ist, F i g. 2 eine weitere Begrenzerschaltungsanordnung, bei welcher der Kollektor des zweiten Transistors über einen Widerstand mit der Basis des ersten Transistors verbunden ist, F i g. 3 eine speziellere Begrenzerschaltungsanordnung, an die eine weitere Transistorstufe angekoppelt ist.in the following, the invention and exemplary embodiments thereof are illustrated with reference to FIGS . 1 to 3. These exemplary embodiments illustrate circuit arrangements for limiting video signals which are supplied via a first transistor and in which a second transistor is also used. The same switching elements and representations of signal sequences occurring in several figures are identified by the same reference symbols. It shows fig. 1 shows a limiter circuit arrangement in which the collector of the second transistor is connected to the negative pole of an operating voltage source, FIG. 2 shows a further limiter circuit arrangement in which the collector of the second transistor is connected to the base of the first transistor via a resistor, FIG. 3 shows a more specific limiter circuit arrangement to which a further transistor stage is coupled.

Nach F i g. 1 wird über Klemme 1 ein Videosignal 2 der Basis des Transistors 3 (Type AF 114) zugeführt, der unter Verwendung des Widerstandes 4 (470 9) als Emitterfolgestufe geschaltet ist. Das Videosignal 5 ist am Ausgang 6 der Schaltungsanordnung abnehrnbar. Der Transistor 7 (Type AF 11.4) ist in Basisschaltung geschaltet; sein Arbeitspunkt ist durch das aus dem Widerstand 8 und durch den Regelwiderstand 9 gebildete Potential festgelegt, und seine Basis ist über den Elektrolytkondensator 10 leitend mit Masse verbunden. Die Basis des Transistors 3 ist unter Verwendung der Widerstände 11' (10 k9) und 11 (15 kQ) vorgespannt, wobei der Widerstand 11 über Klemme 12 an den negativen Pol (- 9 V) einer Betriebsspannungsquelle angeschlossen ist.According to FIG. 1 , a video signal 2 is fed to the base of transistor 3 (type AF 114) via terminal 1 , which is connected as an emitter follower using resistor 4 (470 9). The video signal 5 can be removed from the output 6 of the circuit arrangement. The transistor 7 (type AF 11.4) is connected in the base circuit; its operating point is determined by the potential formed from the resistor 8 and the variable resistor 9 , and its base is conductively connected to ground via the electrolytic capacitor 10. The base of the transistor 3 is biased using the resistors 11 '(10 k9) and 11 (15 kΩ), the resistor 11 being connected via terminal 12 to the negative pole ( -9 V) of an operating voltage source.

Die Videosignale 2 und 5 sind zwecks besserer Kennzeichnung der Linearität als sägezahnförinige Signale dargestellt, wobei die gestrichelten Linien den Sollpegel und die voll eingezeichneten Linien einen überpegel (Istpegel) daiswUen. Dabei entspricht der Pegel P, (- 5,8 V) dein Schwarzwert und der Pegel P, (- 3,7 V) dem Weißwert.The video signals 2 and 5 are shown as sawtooth signals for the purpose of better identification of the linearity, the dashed lines indicating the target level and the full lines indicating an over level (actual level). The level P, (- 5.8 V) corresponds to the black level and the level P, (- 3.7 V) corresponds to the white level.

Die dargestellte Schaltungsanordnung dient als Weißwertbegrenzer, wobei der Abschneidepegel mit dem Pegel P, auf - 3,7 V festgelegt ist. Dabei soll der übergangsbereich zwischen linearer Verstärkung und vollkommener Begrenzung kleiner als 5 % des Weißwertes W sein, und außerdem soll der Abschneidepegel für alle Videofrequenzen bis mindestens 10 Nmz konstant bleiben.The circuit arrangement shown serves as a white level limiter, the clipping level being set at −3.7 V with the level P 1. In this case, the transition region between linear amplification and perfect limit should be less than 5% of the white level to be W, and further, the slicing level should remain constant until at least 10 NMZ for all video frequencies.

Wenn im Zuge der übertragung des Videosignals 5 das Potential am Emitter des Transistors 7 sich von einem Wert - 5,8 auf - 3,7 V verschiebt, dann wird der En-ütter positiver gegenüber der festvorgespannten Basis, so daß die Emitter-Kollektor-Strecke des Transistors 7 leitet und das Begrenzungspotential (P2) erreicht wird. Durch die niederohmige Emitter-Kollektor-Strecke des Transistors 7 wird das Potential am Emitter des Transistors 3 festgehalten, so daß bei einem weiteren Signalanstieg die Basis des Transistors 3 gegenüber dem Emitter positiver und der Transistors 3 gesperrt wird. Gegegebenenfalls kapazitiv auf den Emitter gelangende hochfrequente Signalanteile werden durch den Transistor 7 abgeleitet.If, in the course of the transmission of the video signal 5, the potential at the emitter of the transistor 7 shifts from a value - 5.8 to - 3.7 V, the en-uter becomes more positive compared to the firmly biased base, so that the emitter-collector- The section of the transistor 7 conducts and the limiting potential (P2) is reached. Due to the low-resistance emitter-collector path of the transistor 7 , the potential at the emitter of the transistor 3 is held, so that in the event of a further increase in the signal, the base of the transistor 3 is more positive with respect to the emitter and the transistor 3 is blocked. If necessary, high-frequency signal components which reach the emitter capacitively are diverted by the transistor 7.

Der übergangsbereich zwischen einwandfrei linearer Verstärkung und vollkommener Begrenzung beträgt hierbei etwa 100 mV. Dies rührt daher, daß sowohl das öffnen der Emitter-Kollektor-Strecke des Transistors 7 als auch für das Sperren des Transitors 3 die Anfangskrümmung der Kennlinie durchlaufen werden muß. Um den übergangsbereich zu verringern. kann dafür gesorgt werden, daß die Kennlinienkrümmung schneller durchlaufen wird bzw. in Abhängigkeit vom Potential verkürzt wird. Dies geschieht bei der Schaltungsanordnung nach F i g. 2 dadurch, daß bei stromführendern Transistor 7 ein Signalanteil auf die Basis des Transistors 3 rückgeführt wird. Der Kollektor des Transistors 7 ist mit dem Abgriff 14 eines Spannungsteilers verbunden, der aus den Widerständen 15 (100 9) und 16 (1,5 k£?) gebildet wird. Wenn der Transistor 7 leitend wird, dann vergrößert sich der Spannungsabfall am Widerstand 15, so daß der Ab- griff 14 positiver wird und sich die Impulsform 17 ausbildet. Bei Erreichen des Begrenzungspotentials wird also dem über Klemme 1 zugeführten Videosignal über den Widerstand 16 ein Signalanteil überlagert, und bei festgehaltenem Emitter wird der Transistor 3 nun rascher gesperrt, als dies ohne die impulsförinige Potentialanhebung an seiner Basis der Fall wäre. Der übergangs-bereich zwischen einwandfrei linearer Verstärkung und vollkommener Begrenzung beträgt etwa 30 bis 50 m.V.The transition range between perfectly linear amplification and complete limitation is around 100 mV. This is due to the fact that both the opening of the emitter-collector path of the transistor 7 and the blocking of the transistor 3 have to pass through the initial curvature of the characteristic curve. To reduce the transition area. it can be ensured that the curvature of the characteristic curve is traversed faster or shortened depending on the potential. This takes place in the circuit arrangement according to FIG. 2 in that when the transistor 7 is energized, a signal component is fed back to the base of the transistor 3. The collector of the transistor 7 is connected to the tap 14 of a voltage divider, which is formed from the resistors 15 (100 9) and 16 (1.5 k £?). When the transistor 7 becomes conductive, the voltage drop across the resistor 15 increases, so that the tap 14 becomes more positive and the pulse shape 17 is formed. When the limiting potential is reached, a signal component is superimposed on the video signal supplied via terminal 1 via resistor 16 , and with the emitter held down, transistor 3 is now blocked more quickly than would be the case without the impulsive potential increase at its base. The transition range between perfectly linear amplification and complete limitation is around 30 to 50 mV

Die Schaltungsanordnung nach F i g. 3 unterscheidet sich von derjenigen nach F i g. 2 im wesentlichen nur dadurch, daß die Emitter der Transistoren 3 und 7 über eine Parallelkombination, bestehend aus der Zenerdiode 20 (Z,) und dem Elektrolytkondensator 21 (175 gF), miteinander verbunden sind, so daß die Basis des npn-Tran-,istors 22 (Type 2 n 697) eine positive Vorspannung erhält.The circuit arrangement according to FIG. 3 differs from that according to FIG. 2 essentially only in that the emitters of the transistors 3 and 7 are connected to one another via a parallel combination, consisting of the Zener diode 20 (Z,) and the electrolytic capacitor 21 (175 gF), so that the base of the npn tran-, istors 22 (Type 2 n 697) receives a positive bias.

Das Ausgangssignal wird vom Emitterwiderstand 23 (220 Q) über Klemme 24 abgegeben. Die Basis des Transistors 7 ist unter Verwendung des Widerstandes 25 (1,8 kQ) und des Potentiometers 26 (maximal 500 Q) vorgesparint und über den Kondensator 27 (50 #t17) mit Masse verbunden. Der Emitter des Transistors 7 ist über den Widerstand 28 (470 Q) und über die Klemme 29 an eine Spannungsquelle von + 6 V angeschlossen. Zur Festlegung des Basispotentials des Transistors 3 und zur Rückkopplung eines Signalanteiles vom Transistors 7 auf die Basis des Transistors 3 dienen die Widerstände 31 (390 ffl, 32 (22 k9) und der Widerstand 33 (1,5 kQ), der über Klemme 34 nüt dem negativen Pol einer Betriebsspannungsquelle (-6 V) verbunden ist.The output signal is provided by the emitter resistor 23 (220 Q) via terminal 24. The base of the transistor 7 is pre-cut using the resistor 25 (1.8 kΩ) and the potentiometer 26 (maximum 500 Ω) and connected to ground via the capacitor 27 (50 # t17). The emitter of transistor 7 is connected to a voltage source of +6 V via resistor 28 (470 Q) and via terminal 29. Laying down the base potential of the transistor 3 and for feedback of a signal component from the transistor 7 on the base of the transistor 3, the resistors 31 (390 serve ffl, 32 (22 k9) and the resistor 33 (1.5 kQ), the nüt via terminal 34 is connected to the negative pole of an operating voltage source (-6 V).

Claims

Claims: 1. Circuit arrangement for one-sided amplitude limitation of pulse-shaped signals at a certain cut-off level, in particular for amplitude limitation of video signals that are fed to the base of a first transistor and passed on from the transistor-side end of a load resistor, d a d urch g e kc nnzeichn c t that this transistor-side end of the load resistor (4) is conductively connected to the emitter of a second transistor (7) , that the base of this second transistor (7) is connected in terms of alternating current to a potential (ground) constant, that the second transistor (7) is biased in such a way is that its emitter-collector path conducts when the voltage at its emitter exceeds the certain cut-off value (P,), but its core-collector path is blocked for all other voltages occurring at its emitter and that the output signal (5) from the emitter of the second transistor (7) a is given. 2. Circuit arrangement according to spoke 1, characterized in that the first transistor (3) is connected in the collector circuit and that the conductivity of the second transistor (7), which is connected in the basic circuit, is controlled by the potential appearing at its unity resistor (4). 3. Circuit arrangement according to claim 1, characterized in that the two transistors (3, 7) each of the pnp or npn type, preferably via a common emitter resistor (4), are coupled in such a way that the second transistor ( 7) resulting potential remains constant and the first transistor (3) changes to more positive or negative values when the base voltage changes. is blocked. 4. Circuit arrangement according to claim 2, characterized in that the base of the second transistor # (7), preferably via the tap of a voltage divider (8, 9), is connected to an optionally adjustable bias voltage and that depending on the amplitude of the Emitter of the first transistor (3) led signal the Emittex collector - path of the second transistor (7) is current-carrying or blocked. 5. Circuit arrangement according spoke 1, characterized in that a resistor (15) is connected in series with the emitter-collector path of the second transistor (7 ) in such a way that through the resistor at this resistor - with conductive emitter-collector path - occurring Voltage drop the base bias of the first transistor # (3) is changed in such a direction that the emitter current decreases. 6. Circuit arrangement according to claim 5, characterized in that the collector of the second transistor (7) is conductively connected to the tap of a voltage divider consisting of two resistors (15, 16) , one of these resistors (16) being connected to the base of the first transistor (3) and the other of these resistors (15) is conductively connected to one pole of the operating voltage. 7. Circuit arrangement according to claim 2, characterized in that the Einitter of the first transistor (3) and the second transistor (7) via a parallel combination consisting of a Zener diode (20) and a capacitor (21), are connected to one another and that the The emitter of the second transistor (7) is connected to the base of a third transistor (22) connected in collector circuit, the emitter of which emits an amplitude-limited and amplified signal.