DE1155621B

DE1155621B - Logical circuit arrangement with threshold-dependent passage

Info

Publication number: DE1155621B
Application number: DET21645A
Authority: DE
Inventors: Dipl-Ing Lutz Micheel
Original assignee: Telefunken Patentverwertungs GmbH
Current assignee: Telefunken Patentverwertungs GmbH
Priority date: 1962-02-23
Filing date: 1962-02-23
Publication date: 1963-10-10

Description

Logische Schaltungsanordnung mit schwellenabhängigem Durchlaß Für die logische, Verarbeitung von Informationen werden vielfach kompliziertere logische Verknüpfungsschaltungen gefordert, als mit den, üblichen. einfachen logischen Grundschaltungen (Und-Tore, Oder-Tore, Exclusiv-Oder-Tore usw.) aufgebaut werden können. Um beispielsweise ein Signal in Abhängigkeit davon zu erhalten, wie viele von mehreren möglichen Eingängen gleichzeitig erregt sind, bedient man sich neuerdings sogenannter Schwellenelemente bzw. Schwellenschaltungen. Eine Schwellenschaltung stellt eine logische Verknüpfungsschaltung mit mehreren äquivalenten Eingängen dar und besitzt mindestens eine Schwelle. Je nach Lage dieser Schwelle und je nach Anzahl der erregten Eingänge (z. B. der mit logisch EINS beaufschlagten Eingänge) nimmt die binäre Ausgangsinformation der Schaltung einen von zwei möglichen, der logischen EINS oder NULL entsprechenden Wert an. Im einfachsten Falle würde beispielsweise eine Schaltung mit n = 8 Eingängen, bei der i = 4 Eingänge erregt sind, und deren Schwelle bei 4 liegt, das Ausgangssignal »L« abgeben, hingegen das Ausgangssignal »0<,c, wenn j<4 ist. In Fig. 1 ist diese Ausgangsfunktion f(j) einer Schwellenschaltung mit einer Schwelle k = 4 und 8 Eingängen in Abhängigkeit von der Anzahl erregter Eingängei dargestellt. Sind mehrere Schwellen vorhanden, etwa die Schwellen k und 1, so ergibt die Darstellung nach Art der Fig. 1 ein Mäandermuster: fi(j) = L für k :## j < 1 und fi(j) = 0 für j 2# 1, i > k. Die bekannten Schwellenschaltungen verarbeiten die eingegebenen binären Informationen nach dem Prinzip einer Umwandlung digital-analog-digital. Die binären Eingangssignale bestehen beispielsweise aus eingespeisten Strömen bzw. Spannungen, welche analog aufsumruiert und anschließend mit einem auf verschiedene, Weise realisierbaren Amplitudenraster verglichen werden. Im analogen Abschnitt der Schwellenschaltung wird demnach bei n Eingangsinformationen derselbe Informationsgehalt durch n-fach feinere Amplitudenstufung dargestellt, wie durch die n einfachen Amplitudenstufen im digitalen Abschnitt. Die Anforderungen an die verwendeten Bauteile im analogen Abschnitt der Schwellenschaltung sind demgemäß mindestens n-fach größer als an die Bauelemente, im digitalen Schaltungsabschnitt, da letztere nur auf die beiden Zustände »0« und »L« zu reagieren brauchen und deshalb mit den relativ großen Toleranzen der digitalen Bausteintechnik dimensioniert werden können. Deshalb ist es in der Praxis bisher auch nur gelungen, Sch:wellenschaltungen mit etwa n = 5 Eingängen und zwei Schwellen mit ausreichender Genauigkeit zu betreiben.Logical circuit arrangement with threshold-dependent passage For the logical processing of information, much more complicated logic combination circuits are required than with the usual ones. simple basic logic circuits (AND gates, OR gates, exclusive OR gates, etc.) can be set up. For example, in order to obtain a signal as a function of how many of several possible inputs are excited at the same time, so-called threshold elements or threshold circuits have recently been used. A threshold circuit represents a logic combination circuit with several equivalent inputs and has at least one threshold. Depending on the position of this threshold and depending on the number of excited inputs (e.g. the inputs to which a logical ONE is applied), the binary output information of the circuit assumes one of two possible values corresponding to the logical ONE or ZERO. In the simplest case, for example, a circuit with n = 8 inputs, in which i = 4 inputs are excited and whose threshold is 4, would output the output signal “L”, whereas the output signal “0 <, c if j <4 . In Fig. 1 , this output function f (j) of a threshold circuit with a threshold k = 4 and 8 inputs is shown as a function of the number of excited inputsi. If there are several thresholds, for example thresholds k and 1, the representation according to the type of FIG. 1 results in a meandering pattern: fi (j) = L for k : ## j < 1 and fi (j) = 0 for j 2 # 1, i > k. The known threshold circuits process the input binary information according to the principle of a digital-analog-digital conversion. The binary input signals consist, for example, of fed-in currents or voltages, which are summed up in analog form and then compared with an amplitude grid that can be implemented in different ways. In the analog section of the threshold circuit, with n input information items, the same information content is represented by n times finer amplitude steps than by the n simple amplitude steps in the digital section. The requirements for the components used in the analog section of the threshold circuit are accordingly at least n times greater than for the components in the digital circuit section, since the latter only need to react to the two states "0" and "L" and therefore with the relatively large ones Tolerances of the digital building block technology can be dimensioned. Therefore, in practice it has so far only been possible to operate threshold circuits with approximately n = 5 inputs and two thresholds with sufficient accuracy.

Der vorgeschlagene Weg zur Realisierung einer Schwellenschaltung mit beliebig vielen äquivalenten Eingängen besteht darin, den n-fach größeren möglichen Informationsgehalt des analogen Abschnittes nicht durch n-f ach feinere Amplitudenstufung darzustellen, sondern in digitaler Weise in einem Zeitraster. Die gleiche Eingabefrequenz wie bei den bekannten Schwellenschaltungen (Umwandlung dig!-tal-analog-digital) wird durch eine n-fach höhere Verarbeitungsgeschwindigkeit der im Zeitraster dargestellten Informationen erhalten.The proposed way to implement a threshold circuit with any number of equivalent inputs consists of the n-times larger possible Information content of the analog section not through n-fold finer amplitude gradations but in a digital way in a time grid. The same input frequency as with the known threshold circuits (conversion dig! -tal-analog-digital) is represented in the time grid by an n times higher processing speed Receive information.

Gegenstand der Erfindung ist eine logische Schaltungsanordnung mit schwellenabhängigem Durchlaß, bei der von n äquivalenten parallel mit z. B. hinären Informationen ansteuerbaren Eingängen jeweils eine beliebige Anzahl j :#g n von Eingängen erregt sind, mit dem besonderen Kennzeichen, daß die parallel eingegebenen Informationen über einen Parallel-Serien-Wandler serienweise einem Impulszähler zu- geführt werden, der über eine Kodierlogik mit einem bzw. mehreren Ausgängen der logischen Schaltungsanordnung derart verbunden ist, daß je nach Maßgabe der gewählten Kodierlogik in Verbindung mit der Anzahl j der erregten Eingänge eine bzw. mehrere, Schwellen die Ausgangsinformationen bestimmen.The invention relates to a logic circuit arrangement with threshold-dependent passage, in which of n equivalents in parallel with z. B. Hary information controllable inputs are each excited any number j : #g n of inputs, with the special feature that the information entered in parallel via a parallel-to-series converter is supplied in series to a pulse counter, which via a coding logic with a or several outputs of the logic circuit arrangement is connected in such a way that, depending on the stipulation of the selected coding logic in connection with the number j of excited inputs, one or more thresholds determine the output information.

Statt eines einfachen Impulszählers, z. B. eines »1-aus-r«-Zählr,rs mit nachfolgender Kodierschaltung, läßt sich ein kodierter Zähler einsetzen.Instead of a simple pulse counter, e.g. B. a "1-out-of-r" counter, rs with a subsequent coding circuit, a coded counter can be used.

Die Eingänge der logischen Schaltungsanordnung gemäß der Erfindung sind gegebenenfalls wahlweise, ein- bzw. mehrwertig. Mehrwertige Eingänge sind als solche ausgezeichnet und nicht äquivalent mit den einwertigen.The inputs of the logic circuit arrangement according to the invention are optionally optional, monovalent or polyvalent. Multi-valued Inputs are marked as such and are not equivalent to the single-valued ones.

Bei einem erregten dreiwertigen Eingang beispielsweise gelangen drei Impulse gleichzeitig auf den Paraffel-Se,rien-Wandler und werden in der Zähleinrichtung summiert. Entsprechend ändert sich die Ausgangsinformation. Mit der vorgeschlagenen logischen Schaltungsanordnung lassen sich somit sehr allgemeine Ausgangsfunktionen in Form von binären Informationen in Abhängigkeit von der Zahl j gleichzeitig erregter Eingänge und der entsprechenden Koilierlogik erzeugen.In the case of an energized three-valued input, for example, three pulses reach the paraffin series converter at the same time and are added up in the counter. The output information changes accordingly. With the proposed logic circuit arrangement, it is thus possible to generate very general output functions in the form of binary information as a function of the number j of simultaneously excited inputs and the corresponding coiling logic.

Ein Ausführunffisbeispiel gemäß der Erfirtdung für die Verarbeitung binärer Informationen wird an Hand der Fig. 2, 2 a und 3 erläutert. Fig. 2 zeigt die schematische Anordnung einer logischen Verknüpfungsschaltung gemäß der Erfindung, Fig. 2a die in Fig. 2 auftretenden Ausgangsfunktionen fl, f, und f.., und Fig. 3 als Beispiel eine ausführliche Schaltung nach Fig. 2.An embodiment according to the invention for the processing of binary information is explained with reference to FIGS. 2, 2a and 3 . FIG. 2 shows the schematic arrangement of a logic combination circuit according to the invention, FIG. 2a shows the output functions fl, f, and f ... occurring in FIG. 2, and FIG. 3 shows a detailed circuit according to FIG. 2 as an example.

Die Schaltung in Fig. 2 hat ohne den Eingang 4' n = 7 einwertige äquivalente Eingänge 1 bis 7. Um die Mehrwertigkeit von Eingängen anzudeuten, ist statt Eingang 4 der Eingang 4' als dreiwertiger Eingang durch Schließen des Schalters S einschaltbar. Der Eingang 4' ist nicht mehr äquivalent mit den restlichen sechs Eingängen. über einen Parallel-Serien-Wandler 10 werden die parallel anfallenden binären Eingangsinformationen in eine Impulsfolge verwandelt, die über die Leitung 13 einem Zähler 11 zugeführt wird. Jeder mit einem der logischen EINS entsprechenden Signal erregte Eingang 1 bis 7 liefert beispielsweise einen positiven Spannungsimpuls. Der Zähler 11 zählt die Zahl i der mit »L« beaufschlagten Eingänge w. Die einzelnen Zählstufen sind über Leitaugen 9 (hier durch eine -einzige Leitung 9 angedeutet) mit der Kodierlogikschaltung 12 verbunden, die mindestens einen Ausgang für die zugeordnete Funktion f,(i) besitzt. In der Fig. 2 sind drei Ausgänge für die zugeordneten Ausgangsfunktionen fl, f. und f. angegeben. Für die Ausgangsfunktionen stellt Fig. 2 a je ein Beispiel dar. - In speziellen Anwendungsfällen können der Zähler 11 und die Kodierschaltung 12 durch einen kodierten Zähler, beispielsweise einen Dual- oder Oktalzähler ersetzt werden.The circuit in FIG. 2 has n = 7 monovalent equivalent inputs 1 to 7 without input 4 '. To indicate the multivalence of inputs, input 4' can be switched on as a three-valued input by closing switch S instead of input 4. The input 4 'is no longer equivalent to the remaining six inputs. Via a parallel-to-serial converter 10 , the binary input information occurring in parallel is converted into a pulse sequence which is fed to a counter 11 via line 13. Each input 1 to 7 excited by a signal corresponding to the logical ONE supplies, for example, a positive voltage pulse. The counter 11 counts the number i of inputs w to which "L" is applied. The individual counting stages are connected to the coding logic circuit 12 via guide eyes 9 (indicated here by a single line 9 ), which has at least one output for the assigned function f, ( i) owns. 2 shows three outputs for the assigned output functions f1, f. And f . For the output functions, Figure 2 a each represent an example of -.. In specific cases, the counter 11 and the coding circuit 12 may be replaced by an encoded meter, for example, a dual or octal counter.

Nach Maßgabe des Zählerstandes des Zählers 11 und abhängig von der Kodierlogik der Schaltung treten binäre Ausgangsfunktionen fl(j) auf, d. h. Funktionen, die nur die, Werte »L« bzw. »0« annehmen. Drei davon sind als Beispiel angegeben. Am zu fl ge- hörigen Ausgang erfolge bei mehr als drei erregten Eingängen ein Wechsel der Ausgangsinformation von #>0« nach »L«, es liegt die Schwelle k = 4 vor. Die Ausgangsfunktionen f2 und f', haben zwei Schwellen, fl, ist nur bei i = 1 bis -3 -erregten Eingängen von »0« verschieden (Schwellen k = 1 und 1 = 4), f" ist gleich »0« bei i = 5 bis 7 erregten Eingängen (Schwellen 1 = 5 und k, = 0, k2 -= 8) und in allen anderen Fällän- gleich »L«.According to the count of the counter 11 and depending on the coding logic of the circuit, binary output functions fl (j) occur, i. H. Functions that only take on the values "L" or "0" . Three of them are given as examples. On to fl entities belonging output at more than three excited inputs successes a change of output information from #> 0 "to" L ", it is the threshold k = 4 before. The output functions f2 and f 'have two thresholds, fl, only differs from "0" for i = 1 to -3 -excited inputs (thresholds k = 1 and 1 = 4), f "is equal to " 0 " for i = 5 to 7 excited inputs (thresholds 1 = 5 and k, = 0, k2 - = 8) and in all other cases equal to »L«.

. In Fig. 3 ist eine, logische Schaltungsanordnung nach Fig. 2 mit weiteren Einzelheiten dargestellt. Gleiche Bezeichnungsziffem in den Fig. 2 und 3 kennzeichnen gleiche Elemente. Die an den Parallel-Schen-Wandler geführten Eingänge 1 bis 7 werden über Und-Tore 14 gleichzeitig durch einen an die mit Tl bezeichnete Klemme gegebenen Schaltimpuls mit den Oder-Toren 15 verbunden. Der Schaltimpuls kann wahlweis-- als Einzeltakt oder Taktimpuls ge- geben werden. Die Oder-Tore 15 liegen zwischen den Gliedern 16 einer Verzögerungskette und dienen der Entkopplung der einzelnen Eingangskreise. Jedes Verzögerungsglied 15 bewirkt eine zeitliche Verzöge,-rung des eingegebenen Signals um A t. Die Glieder 16 können beispielsweise, als Verzögerungsleitungsstücke, als monostabile Flip-Flops oder als getaktete bistabile Flip-Flops ausgebildet sein. Auf der Leitung 13 am Ausgang des Parallel-Serien-Wandlers 10 erscheinen die parallel eingegebenen binären Informationen als Impulsfolge. Der ausgeführte Impulszähler 11 wirkt als »1-aus-r«-Zähler- bzw. wie ein Schieberegister. Acht bistabile Flip-Flops 17, 18, 19, 20, 21, 22, 23, 24 sind über die entsprechende Logik mit Und-Toren 25 bis 31 und 55 bis 60 und Oder-Toren 32 bis 37 untereinander verbunden. Im Anfangszustand stehen die Zählstufen 18 bis 24 auf logisch »0«, d. h., es soll definitionsgemäß eine logische »0« am oberen Ausgang der gezeichneten Flip-Flops 18 bis 24 stehen. Die Eingangsstufe 17 steht auf »L«. Die Einstellung der Flip-Flops geschieht durch einen Normierungsimpuls auf Leitung 27, die direkt an den oberen Eingang des Flip-Flops 17 und an alle unteren Eingänge, der Flip-Flops 18 bis 24 über Oder-Tore 32 bis 37 geführt ist. Eine am oberen Ausgang einer Zählstufe auftretende »L« stellt über jeweils eines der Und-Tore 25 bis 31 in Konjunkion mit dem Zählimpuls der Leitung 13 dir, nachfolgende, ZIM-stufe auf »L«. Entsprechend erfolgt die Rücksteflung auf »0« mit den Konjunktionen 55 bis 60. Die auf Leitung 13 eintreffende Impulsfolge verschiebt die in der Eingangsstufe 17 stehende logische »L« von Zäblstufe zu Zählstufe. Die Leitung 13 ist mit je einem Eingang der Und-Tore 25 bis 31 und 55 bis 60 verbunden. Sind also beispielsweise drei Eingänge der Schwellenschaltung erregt, so zeigt die Zählstuf-. 20 eine logische »L«, während alle anderen Stufen 0 anzeigen. Die Zählstufen 17 bis 24 haben somit die Wertigkeiten 0 bis 7. . FIG. 3 shows a logic circuit arrangement according to FIG. 2 with further details. The same designation numbers in FIGS. 2 and 3 identify the same elements. The inputs 1 to 7 routed to the parallel-Schen converter are simultaneously connected to the OR gates 15 via AND gates 14 by a switching pulse given to the terminal labeled T1. The switching pulse can be wahlweis-- as a single clock or clock pulse overall. The OR gates 15 are located between the members 16 of a delay chain and are used to decouple the individual input circuits. Each delay element 15 causes a time delay of the input signal by A t. The members 16 can be designed, for example, as delay line pieces, as monostable flip-flops or as clocked bistable flip-flops. On the line 13 at the output of the parallel-to-serial converter 10 , the binary information entered in parallel appears as a pulse train. The executed pulse counter 11 acts as a “1-out-of-r” counter or as a shift register. Eight bistable flip-flops 17, 18, 19, 20, 21, 22, 23, 24 are connected to one another via the corresponding logic with AND gates 25 to 31 and 55 to 60 and OR gates 32 to 37. In the initial state, the counting stages 18 to 24 are at logic "0", i.e. In other words, by definition there should be a logical “0” at the upper output of the flip-flops 18 to 24 shown. The input stage 17 is set to "L". The setting of the flip-flops is done by a normalization pulse on line 27, which is fed directly to the upper input of the flip-flop 17 and to all lower inputs of the flip-flops 18 to 24 via OR gates 32 to 37 . An "L" appearing at the upper output of a counting stage sets the following, ZIM stage to "L" via one of the AND gates 25 to 31 in conjunction with the counting pulse on line 13 dir. Correspondingly, it is reset to "0" with the conjunctions 55 to 60. The pulse train arriving on line 13 shifts the logical "L" in input stage 17 from counter to counter. The line 13 is connected to one input each of the AND gates 25 to 31 and 55 to 60 . If, for example, three inputs of the threshold circuit are excited, then the counting stage shows. 20 a logical "L", while all other levels indicate 0. The counting levels 17 to 24 thus have the values 0 to 7.

Der Zählerstand wird jeweils über die Leitungen 47 bis 52 auf die Kodierlogikschaltung 12 gegeben, deren Ausgänge an die Und-Tore 42 bzw. 43 führen. Mit einem Abfrageimpuls T2, der über die Leitung 27 mit dem zweiten Eingang der Und-Tore 42 und 43 verbunden ist und gleichzeitig als Normierimpuls den Ausgangszustand des Zählers wiederherstellt, wird der kodierte Zählerstand abgefragt. An den Ausgängen 44 und 45 der Und-Tore 42 und 43 erscheinen darauf die entsprechenden binären Ausgangsinformationen fl und f.. Stand in der Zählstufe 20 eine logische »L«, d. h., waren drei Eingänge erregt, so erscheint im bezeichneten Beispiel am Ausgang 44 eine logische »0« und am Ausgang 45 eine logische »L«.The count is sent via lines 47 to 52 to coding logic circuit 12, the outputs of which lead to AND gates 42 and 43, respectively. With an interrogation pulse T2, which is connected to the second input of the AND gates 42 and 43 via the line 27 and at the same time restores the output state of the counter as a normalizing pulse, the encoded count is interrogated. The corresponding binary output information fl and f appear at the outputs 44 and 45 of the AND gates 42 and 43 . In other words, if three inputs were energized, a logical “0” appears at output 44 and a logical “L” appears at output 45 in the example shown.

Die Abfrage des Zählerstandes soll im angegebenen Beispiel, ebenso wie die Eingabe der Information, getaktet erfolgen. Der Abfrage- und Norinierimpuls T2 wird zu diesem Zweck über das Verzögerungsglied 39 und die Leitung 61 an den Takteingang T 1 geleitet, um die Normierung der Kodierlogik zu gewährleisten, ehe eine neue Eingabe von Informationen erfolgt. Die, Zähl-Flip-Flops haben eine endliche Umkippzeit :-< A t. Ist to der Eingabezeitpunkt und t, der Abfragiz-eitpunkt, so ist eine neue Eingabe zur Zeit to' = t, + J t möglich; dabei ist t" = to + n -4 t (n = Zahl der vorhandenen Eingänge, eventuell unter Berücksichtigung der Mehrwertigkeit). Es ist dann für die Eingabefrequenz f, die Bedingung und für die Zählfrequenz f, des Schieberegisters 11 die Bedingung erfüllt. Die Zählfrequenz wird durch die Zeitkonstante _A i festgelegt.In the example given, the interrogation of the counter reading, as well as the input of the information, should be clocked. For this purpose, the query and normalization pulse T2 is passed via the delay element 39 and the line 61 to the clock input T 1 in order to ensure the normalization of the coding logic before information is entered again. The counting flip-flops have a finite overturning time : - < A t. If to is the input time and t, the query time, a new input is possible at time to ' = t, + J t; where t " = to + n -4 t (n = number of existing inputs, possibly taking into account the polyvalence). It is then the condition for the input frequency f and the condition for the counting frequency f 1 of the shift register 11 Fulfills. The counting frequency is determined by the time constant _A i.

Gibt man an den Eingang 4' der Schwellwertschaltung ein Signal, so wird das Und-Tor 62 leitend. Der Ausgang dieses Und-Tores ist mit den Eingängen zweier zusätzlicher Verzögerungsleitungsglieder 16' verbunden. Statt eines Impulses von Eingang 4 gibt der Eingang 4' jetzt drei Impulse auf den Zähler 11, er ist also dreiwertig. Durch weitere Verlängerungsglieder 16' der Verzögerungsstrecke und weitere Eingänge w' lassen sich Mehrwertigkeiten 1 bis n der Eingänge 1 bis 7 erzeugen.If a signal is given to the input 4 'of the threshold value circuit, the AND gate 62 becomes conductive. The output of this AND gate is connected to the inputs of two additional delay line elements 16 ' . Instead of a pulse from input 4, input 4 'now sends three pulses to counter 11, so it is three-valued. With further extension members 16 'of the delay path and further inputs w', polyvalents 1 to n of the inputs 1 to 7 can be generated.

Die, in Fig. 2 angegebene Ausgangsfunktion fa läßt sich in ähnlicher Weise wie die Ausgangsfunktionenf, und f2 durch entsprechende Elementverbindungen in der Kodierschaltung 12 erzeugen. Auch die Zahl der möglichen Ausgänge der Schwellwertschaltung ist zwischen 1 und n + 1 beliebig wählbar. Die im angegebenen Beispiel ausgeführte Logik ist ganz oder teilweise durch eine dreiwertige bzw. mehrwertige Logik ersetzbar. Dementsprechend wird dann die Eingangs- und Ausgangsinformation fi drei- bzw. mehrwertig.The output function fa indicated in FIG. 2 can be generated in a manner similar to the output functions f 1 and f 2 by corresponding element connections in the coding circuit 12. The number of possible outputs of the threshold value circuit can also be selected as desired between 1 and n + 1. The logic implemented in the example given can be wholly or partially replaced by a three-valued or multi-valued logic. The input and output information fi is then correspondingly three-valued or multivalued.

Claims

PATENT CLAIMS: 1. Logical circuit arrangement with threshold-dependent passage, in which of n equivalents in parallel with z. B. binary information controllable inputs are each excited a number j: 2 # n of inputs, gekennzächnet that the information entered in parallel via a parallel-to-serial converter (10) are fed in series to a pulse counting system (11), which is fed via a coding logic (12) is connected to one or more outputs (e.g. 44, 45) of the logic circuit arrangement in such a way that, depending on the selected coding logic, one or more thresholds in connection with the number i of the excited. Inputs determine the output information (fl, f2 ... fi).

2. Logic circuit arrangement according to claim 1, characterized in that the counter (11) and the coding logic circuit (12) are replaced by a coded counter. 3. Logical circuit arrangement according to claim 1 or 2, characterized in that any number of inputs optionally :: are multivalued.