DE1148265B

DE1148265B - Circuit arrangement for delaying a bit sequence

Info

Publication number: DE1148265B
Application number: DEI17091A
Authority: DE
Inventors: George Leroy Hotchkiss; Allan Arthur Kahn; Robert Charles Paulsen
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1958-10-10
Filing date: 1959-10-08
Publication date: 1963-05-09

Description

Schaltungsanordnung zur Verzögerung einer Bitfolge Die Erfindung betrifft eine Schaltungsanordnung zur Verzögerung einer Bitfolge um einen Bitabstand oder um mehrere Bitabstände und bezweckt, eine hohe Verarbeitungsgeschwindigkeit der Informationen zu erreichen.Circuit arrangement for delaying a bit sequence The invention relates to a circuit arrangement for delaying a bit sequence by one bit distance or by several bit spacings and aims to achieve a high processing speed of the Information to reach.

Schaltungsanordnungen zur Verzögerung von Bitfolgen bestehen im allgemeinen aus Verschieberegistern, in denen eine Mehrzahl verschiebender bzw. übertragender Magnetkerne in Serie geschaltet ist. Es ergibt sich bei derartigen Anordnungen, daß eine bestimmte Zeitspanne dazu erforderlich ist, um die Information abzulesen, und eine weitere Zeitspanne erforderlich ist, um die Information auf die nächste Kernstufe zu übertragen; die letztgenannte Zeitspanne wird als »Verzögerungszeit« bezeichnet. Handelt es sich um die Verarbeitung von Informationen, die in Form einer Serie von Zeichen auftreten, so ist die Geschwindigkeit, mit der eine solche Information wieder entnommen werden kann, durch die Verzögerungszeit festgelegt.Circuit arrangements for delaying bit sequences generally exist of shift registers in which a plurality of shifting or transferring Magnetic cores are connected in series. With such arrangements it results that a certain period of time is required to read the information, and another period of time is required to pass the information on to the next Transfer core level; the last-mentioned period is called the "delay time" designated. Is it the processing of information in the form of a Series of characters occur, so is the speed with which such information can be removed again, determined by the delay time.

Eine erfindungsgemäße Schaltungsanordnung zur Verzögerung einer Bitfolge um einen oder mehrere Bitabstände kennzeichnet sich dadurch, daß aufeinanderfolgende Bits der Bitfolge abwechselnd dem Eingang eines ersten, gegebenenfalls mehrstufigen Verschieberegisters und dem Eingang eines zweiten; gegebenenfalls mehrstufigen` Verschieberegisters zugeführt werden und daß die Ausgänge der beiden Verschieberegister mit den Eingängen einer ODER-Schaltung verbunden sind und die verzögerte Bitfolge dem Ausgang der ODER-Schaltung entnommen wird.A circuit arrangement according to the invention for delaying a bit sequence around one or more bit distances is characterized by the fact that consecutive Bits of the bit sequence alternate with the input of a first, possibly multi-level Shift register and the input of a second; multilevel if necessary Shift register are supplied and that the outputs of the two shift registers are connected to the inputs of an OR circuit and the delayed bit sequence taken from the output of the OR circuit.

Die Erfindung nutzt daher die Verzögerungszeiten aus, welche in den Stufen der beiden Verschieberegister auftreten, indem jedes Register Impulse aufnimmt, die zwischen den Verzögerungszeiten des anderen liegen.The invention therefore takes advantage of the delay times that are in the Stages of the two shift registers occur in that each register receives pulses, which lie between the delay times of the other.

Nimmt man zunächst an, daß es sich darum handelt, eine aus N Signalen bestehende Serieninformation in einem Verschieberegister aufzunehmen. Solch ein Register umfaßt normalerweise mindestens N in Serie geschalteter Kernstufen. Unter Anwendung der Erfindung werden jedoch die Stufen eines solchen Registers anders gruppiert, so daß N/2 Stufen in Serie geschaltet sind und eine erste Stufenfolge bildet, während die restlichen N/2Stufen ebenfalls in Serie geschaltet sind und eine zweite Stufenfolge bilden. Jede Stufe der ersten Stufenfolge ist so ausgebildet, daß eine Information während einer ersten Zeitspanne aufgenommen wird und die Information nach einer Verzögerungszeit abgegeben wird, während die Stufen der zweiten Stufenfolge so ausgebildet sind, daß sie eine Information während der Verzögerungsabschnitte der Stufen der ersten Folge aufnehmen und die Information nach einer Zeitspanne abgeben, welche der erstgenannten Zeitspanne der ersten Stufenfolge entspricht. Die Ausgangssignale jeder Stufenfolge werden über einen ODER-Kreis zusammengefaßt, und die Eingangssignale werden abwechselnd dem Eingangskreis der einen Stufenfolge und der anderen Stufenfolge zugeführt. Auf diese Weise wird die Verzögerungszeit, die normalerweise in einem Verschieberegister auftreten muß, ausgenutzt.Assume first that it is one of N signals record existing series information in a shift register. Such a Register normally comprises at least N series-connected core stages. Under Applying the invention, however, the stages of such a register will be different grouped so that N / 2 stages are connected in series and a first stage sequence forms, while the remaining N / 2 stages are also connected in series and form a second sequence of stages. Each level of the first level sequence is designed in such a way that that information is recorded during a first period of time and the information is released after a delay time, during the stages of the second stage sequence are designed to provide information during the delay sections the steps of the first sequence and the information after a period of time submit which corresponds to the first-mentioned period of the first sequence of stages. The output signals of each step sequence are combined via an OR circuit, and the input signals are alternately the input circuit of the one step sequence and fed to the other sequence of stages. In this way, the delay time which normally has to appear in a shift register is exploited.

Dabei zeichnet sich die Erfindung insbesondere dadurch aus, daß die Erhöhung der Verarbeitungsgeschwindigkeit der Information nicht durch eine andere Aufbauweise der für die Operationen erforderlichen Schaltorgane erreicht wird.The invention is particularly characterized in that the Increase in the processing speed of the information not by another Structure of the switching elements required for the operations is achieved.

Weitere charakteristische Eigenschaften und Zweckmäßigkeiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung eines Ausführungsbeispiels. Von den Figuren zeigt Fig.l in schematischer Form eine Hysteresischarakteristik des magnetischen Materials eines zur Anwendung gelangenden Kernes, Fig. 2 a und 2 b eine im Rahmen der Erfindung zur Übertragung von Informationen vorgesehene Schaltstufe, in Form eines Prinzipschaltbildes und in Blockform dargestellt, Fig. 3 a und 3 b eine der Fig. 2 a entsprechende Schaltstufe, als Prinzipschaltbild und in Blockform dargestellt, Fig. 4 die Zeitfolge der Stromimpulse, welche für den Betrieb der Schaltstufen gemäß Fig. 2 a und 3 a benötigt werden, Fig.5 eine bisher gebräuchliche Schaltungsweise eines Verschiebungsregisters zur Verarbeitung von Serieninformationen, Fig. 6 die erfindungsgemäße Gruppierung der in Fig. 2 a und 3 a erläuterten Schaltstufen.Other characteristics and usefulnesses of the invention result from the following description of an exemplary embodiment. from Fig.l shows the figures in schematic form a hysteresis characteristic of the magnetic material of a core used, Fig. 2 a and 2 b a switching stage provided within the scope of the invention for the transmission of information, shown in the form of a block diagram and in block form, Fig. 3 a and 3 b a switching stage corresponding to FIG. 2 a, as a basic circuit diagram and shown in block form, Fig. 4 the time sequence of the current pulses, which for the Operation of the switching stages according to FIGS. 2 a and 3 a are required, FIG. 5 one so far Common way of switching a shift register for processing Series information, Fig. 6 the inventive grouping of the in Fig. 2a and 3 a explained switching stages.

In Fig. 1 ist der Induktionsfluß B als Funktion der magnetischen Feldstärke dargestellt, wobei für den Magnetkern eine idealisierte Hysteresiskurve zugrunde gelegt ist. Zustände entgegengesetzter Remanenz werden dazu ausgenutzt, um eine Binärinformation darzustellen, und es sind in der Figur die Zustände willkürlicherweise mit »0« und »1« bezeichnet. Wenn der Zustand »0« vorgegeben ist und ein Impuls einer Wicklung des Kernes mit geeigneter Richtung zugeführt wird, so wird die Schleife durchlaufen, und es herrscht am Ende des Impulses der Remanenzzustand »l«. Ein solcher Impuls wird im nachstehenden als »Schreibimpuls« oder »Schreibsignal« bezeichnet. Wenn die Information des Kernes abgelesen wird und der Kern in den »0«-Zustand übergeführt wird, so wird zu diesem Zweck ein Impuls in der entgegengesetzten Richtung zu dem Schreibimpuls derselben Wicklung oder einer anderen Wicklung zugeführt. Ein solcher Impuls wird im nachstehenden als Ableseimpuls oder Ablesesignal bezeichnet. Wenn in einem Kern ein »1«-Zustand gegeben ist, so ergibt sich eine beträchtliche Änderung des Magnetflusses, wenn von dem »1«-Zustand ein Übergang in den »0«-Zustand erfolgt, womit das Auftreten einer entsprechenden Spannung in der Ausgangswicklung verbunden ist. Wenn andererseits ein »0«-Zustand gespeichert ist, so ergibt sich nur eine geringe Änderung des Magnetflusses, so daß nur ein verschwindend kleines Signal in der Ausgangswicklung des Kernes auftritt.In Fig. 1, the induction flux B is shown as a function of the magnetic field strength, an idealized hysteresis curve being used as the basis for the magnetic core. States of opposite remanence are used to represent binary information, and the states are arbitrarily designated with "0" and "1" in the figure. If the state "0" is given and a pulse is fed to a winding of the core with a suitable direction, the loop is run through and the remanence state "1" prevails at the end of the pulse. Such a pulse is referred to below as a "write pulse" or "write signal". When the information of the core is read and the core is switched to the "0" state, a pulse in the opposite direction to the write pulse of the same winding or another winding is supplied for this purpose. Such a pulse is referred to below as a reading pulse or reading signal. If there is a "1" state in a core, there is a considerable change in the magnetic flux when there is a transition from the "1" state to the "0" state, with the result that a corresponding voltage appears in the output winding connected is. If, on the other hand, a "0" state is stored, there is only a slight change in the magnetic flux, so that only a negligibly small signal appears in the output winding of the core.

Der Wicklungssinn wird in Fig. 2 und 3 dadurch charakterisiert, daß ein Punkt an der einen Klemme der Wicklung vorgesehen wird. Ein Schreibsignal ist ein positiver Impuls, welcher an dem nicht durch , den Punkt markierten Ende einer Wicklung hineinfließt und dadurch den Zustand »l« speichert; ein Ablesesignal ist ein positiver Impuls, welcher an der durch den Punkt charakterisierten Klemme der Wicklung auftritt und einer negativen magnetischen Kraft entspricht, so daß Speicherung des Wertes »0« erfolgt.The direction of the winding is characterized in FIGS. 2 and 3 in that a point is provided at one terminal of the winding. A write signal is a positive pulse which flows into the end of a winding that is not marked through the point and thereby saves the state "1"; a reading signal is a positive pulse which occurs at the terminal of the winding characterized by the point and corresponds to a negative magnetic force, so that the value "0" is stored.

Bei den Anordnungen gemäß Fig. 2 und 3 werden magnetische Kerne für die Zwecke der Kopplung und magnetische Kerne für die Zwecke der Speicherung einer Information verwendet. Diese Kerne sind miteinander gekoppelt, und es findet eine Kopplung mit einer entsprechenden Stufe über solche Kerne statt. Die der Kopplung dienenden Kerne können aus dem gleichen Ferritmaterial bestehen wie die Kerne, welche der Speicherung dienen; beide Kernarten müssen imstande sein, bistabile Zustände mit remanentem Magnetismus anzunehmen. Die Kerne, welche der Kopplung dienen, sind mit Cl, C_ und C3 bezeichnet, während der speichernde Kern mit S bezeichnet ist.In the arrangements of FIGS. 2 and 3, magnetic cores for the purpose of coupling and magnetic cores for the purpose of storing one Information used. These cores are coupled together, and it finds one Coupling with a corresponding stage takes place via such cores. That of coupling Serving cores can consist of the same ferrite material as the cores, which serve for storage; both core types must be able to produce bistable states with remanent magnetism. The cores that are used for coupling are denoted by Cl, C_ and C3, while the storing core is denoted by S.

In Fig. 2 besitzt der Kern S die Steuerwicklung 10, welche mit der Ausgangswicklung 12 des Kernes C, und der Eingangswicklung 14 des Kernes C2 über den Widerstand R verbunden ist; diese Zusammenschaltung soll im nachfolgenden als A-Kreis bezeichnet werden. Der Kern C2 besitzt eine Ausgangswicklung 5 16, welche an die Eingangswicklung 18 des Kernes C3 über die Diode D angeschlossen ist; diese Verbindung soll im nachstehenden als B-Kreis bezeichnet werden. Die Eingangssignale werden der Schaltungsanordnung an der Wicklung 20 des Kernes Cl zugeführt, und die Ausgangssignale werden an der Ausgangswicklung 22 des Kernes C3 entnommen. Der Kern Cl erhält Steuerimpulse von dem Steuerimpulsgeber IRA; der Kern S erhält Steuerimpulse von dem Steuerimpulsgeber 1B; der Kern C, wird von dem Steuerimpulsgeber ISB erregt, während die Kerne C2 und C3 gemeinsam von dem Steuerimpulsgeber IRB erregt werden. Zu diesem Zweck ist auf den Kern Cl die Wicklung 24 zwecks Kopplung mit dem Impulsgeber IRA vorgesehen, während die Wicklung 26 auf den Kern S mit dem Impulsgeber I$, die Wicklung 28 des Kernes C2 mit dem Impulsgeber 1S$, die Wick-Lung 30 des Kernes C2 und die Wicklung 32 des Kernes C3 mit dem Impulsgeber IRB gekoppelt sind.In Fig. 2, the core S has the control winding 10 which is connected to the output winding 12 of the core C, and the input winding 14 of the core C2 via the resistor R; this interconnection is to be referred to below as an A circuit. The core C2 has an output winding 5 16 which is connected to the input winding 18 of the core C3 via the diode D; this connection will be referred to below as the B circle. The input signals are applied to the circuitry on winding 20 of core C1 and the output signals are taken from output winding 22 of core C3. The core C1 receives control pulses from the control pulse generator IRA; the core S receives control pulses from the control pulse generator 1B; the core C is excited by the control pulse generator ISB, while the cores C2 and C3 are excited together by the control pulse generator IRB. For this purpose, the winding 24 is provided on the core Cl for the purpose of coupling with the pulse generator IRA, while the winding 26 is provided on the core S with the pulse generator I $, the winding 28 of the core C2 with the pulse generator 1S $, the winding 30 of the core C2 and the winding 32 of the core C3 are coupled to the pulse generator IRB.

Die von den Impulsgebern gelieferten Steuerimpulse sind in Fig. 4 veranschaulicht; diese Impulse dienen der Steuerung der in Fig. 2 und 3 dargestellten Schaltstufen. Es sind in Fig. 4 auch die verschiedenen Zeitpunkte to, t1, t2, t3, t4 und t5 bezeichnet, die im Verlauf der weiteren Beschreibung noch eine Rolle spielen werden.The control pulses supplied by the pulse generators are illustrated in FIG. 4; these pulses are used to control the switching stages shown in FIGS. The various points in time to, t1, t2, t3, t4 and t5, which will play a role in the course of the further description, are also designated in FIG. 4.

Es wird zunächst angenommen, daß in Fig.2 sämtliche Kerne sich in ihrem »0«-Zustand befinden, d. h. in dem in Fig. 1 dargestellten unteren Magnetisierungszustand. Nimmt man nun an, daß der nicht durch einen Punkt gekennzeichneten Klemme der Wicklung 20 des Kernes Cl ein positives Signal zugeführt wird während der Zeit, in welcher der Impulsgeber ISA einen Impuls liefert. Es wird dann der Kern Cl von dem »0«-Zustand in den »1«-Zustand übergeführt, und dabei erscheint an der Ausgangswicklung 12 des Kernes Cl eine induzierte Spannung, wobei diese Spannung an dem nicht durch einen Punkt gekennzeichneten Ende-der Wicklung 12 positiv ist und einen Stromfluß im Gegenuhrzeigersinn in der A-Schleife erzeugt, durch den ein Schreibvorgang in den Kernen S und C2 eingeleitet werden könnte. Da aber die Wicklung 10 an dem Kern Seine sehr viel größere Anzahl Windungen besitzt als die Wicklung 14 des Kernes C2, wird der Kern S bevorzugt. Der Kern S wird daher von dem »0«-Zustand in den »1«.. Zustand in diesem Zeitpunkt übergeführt, während der Kern C2 in dem »0«-Zustand belassen wird. Es wirkt dann der Steuerimpulsgeber IRA in dem Sinne, daß ein Ablesesignal der Wicklung 24 des Kernes C1 zugeführt wird, durch welches der Kern Cl langsam von dem »1«-Zustand in den »0«-Zustand übergeführt wird, so daß die induzierte Spannung, die an der Ausgangswicklung 12 auftritt, keinen Einfluß auf den Zustand der Kerne S oder C2 hat. Bei Beendigung des Impulses des Impulsgenerators IRA bewirkt der Steuerimpulsgenerator 1B ein Ablesesignal an der Wicklung 26 des Kernes S, welches den Kern S von dem »1«-Zustand in den »0«-Zustand überführt und dabei eine Spannung in der Wicklung 10 induziert, die an dem durch Punkt charakterisierten Ende der Wicklung 10 positiv ist und einen Stromfluß in der A-Schleife im Gegenuhrzeigersinn bewirkt, welcher auf den Kern C2 im Sinne eines Schreibsignals und auf den Kern C im Sinne eines Ablesesignals wirkt. Da der Kern C1 bereits sich im »0«-Zustand befindet, wird nur der Kern C, von dem »0«-Zustand in den »1«-Zustand übergeführt. Beim Überführen des Kernes C2 von dem »0«-Zustand in den »l«-Zustand wird eine Spannung an der Ausgangswicklung 16 induziert, die an dem nicht durch einen Punkt charakterisierten Ende der Wicklung positiv ist und einen Stromfluß im Gegenuhrzeigersinn in dem B-Kreis bewirkt, wobei jedoch der B-Kreis durch die Diode D gesperrt ist. Während der Taktgebergenerator 1B einen Impuls erzeugt, bewirkt der Signalimpulsgenerator ISB ein Ablesesignal an der Wicklung 28 des Kernes C2, welches den Kern C., von dem »1«-Zustand in den »0«-Zustand überführt. Wenn der Kern C, in den »0«-Zustand übergeführt wird, wird eine Spannung in der Ausgangswicklung 16 induziert, die an dem durch einen Punkt gekennzeichneten Ende derWicklung positiv ist und einen Strom im Uhrzeigersinn durch die Diode D zu der nicht durch den Punkt gekennzeichneten Klemme der Wicklung 18 des Kernes C3 bewirkt. Der Kern C3 wird daher von dem »0«-Zustand in den »l«-Zustand übergeführt, und dabei entsteht eine positive Spannung an der durch Punkt gekennzeichneten Klemme der Wicklung 14, die einen Stromfluß im Gegenuhrzeigersinn in dem A-Kreis bewirkt, der einem Ablesevorgang des Kernes C1 und einem Schreibvorgang des Kernes S entspricht. Da sich jedoch der Kern C1 bereits im »0«-Zustand befindet und der Kern S durch das Signal des Impulsgebers I,u in dem »0«-Zustand gehalten wird, wird der Strom in dem Widerstand R vernichtet, wobei die Kerne C1 und S bei Beendigung der Impulse 1B und ISB den »0«-Zustand haben. Der Impulsgenerator IRB erzeugt darauf ein Ablesesignal in den Wicklungen 30 und 32 der Kerne C., und C.,, durch welches der Kern C., von dem »l«-Zustand langsam in den »0«-Zustand übergeführt wird, was unter dem Einfluß der induzierten Spannung an den Wicklungen 18 und 22 keinen Einfluß auf die an diese Wicklungen angeschlossenen Kerne zur Folge hat. Es erscheint daher die Information, welche der Schaltung im Zeitpunkt SA zugeführt wurde, an den Ausgangsklemmen im Zeitpunkt SB. Aus Gründen, die später klar werden, ist es jetzt zweckmäßig, die Wirkungsweise der Schaltungsanordnung zu erörtern, die sich ergibt, wenn während der Wirksamkeit des Impulsgenerators ISB ein Impulssignal der nicht durch einen Punkt gekennzeichneten Klemme der Wicklung 20 des Kernes C1 zugeführt wird. Es soll angenommen werden, daß sämtliche Kerne sich in dem unteren Resonanzzustand befinden, d. h. im »0«-Zustand. Ein Eingangssignal, welches während eines ISB-Impulses dem Kern C1 zugeführt wird, hat das Bestreben, den Kern C, von dem »0«-Zustand in den »1«-Zustand überzuführen und dabei eine Spannung in der Ausgangswicklung 12 zu induzieren, die positiv an der nicht durch den Punkt gekennzeichneten Klemme der Wicklung liegt und in dem A-Kreis einen Strom im Gegenuhrzeigersinn bewirkt. Wie man aus Fig. 4 ersehen kann, wirkt in diesem Zeitaugenblick ein IB-Impuls und bewirkt ein Ablesesignal in der Wicklung 26 des Kernes S, während der IsB-Impuls ein Ablesesignal in der Wicklung 28 des Kernes C, bewirkt, so daß diese Signale auf die Kerne S und C, im Sinne einer Rückführung in den »0«-Zustand wirken. Da ein im Gegenuhrzeigersinn fließender Strom im A-Kreis auf den Kern Cl als Schreibimpuls wirkt, würde der Strom sowohl auf den Kern S als auch auf den Kern C2 als Schreibimpuls wirken. Diese Kerne werden aber, wie erörtert, in dem »0«-Zustand gehalten und bilden daher eine nur geringe Impedanz für den Stromfluß in dem A-Kreis. Da der Widerstand R in dem A-Kreis nur klein ist, erscheint der A-Kreis als Kurzschluß, und es wird dadurch der Kern C1 stark belastet und verhindert, daß der Kern C1 in diesem Zeitpunkt in den »1«-Zustand übergeführt wird. Es ist ferner offensichtlich, daß, wenn zuvor eine Information von dem Kern S auf den Kern C, übertragen wurde, sich dasselbe Resultat ergibt und der Kern C1 ebenfalls sekundärseitig kurzgeschlossen wäre, so daß ein Umschalten des Kreises nicht stattfinden kann.It is initially assumed that all of the cores in FIG. 2 are in their "0" state, ie in the lower magnetization state shown in FIG. It is now assumed that the terminal of the winding 20 of the core C1, which is not marked by a point, is supplied with a positive signal during the time in which the pulse generator ISA is supplying a pulse. The core Cl is then transferred from the "0" state to the "1" state, and an induced voltage appears at the output winding 12 of the core Cl, this voltage being at the end of the winding that is not marked by a point 12 is positive and creates a counterclockwise current flow in the A loop, which could initiate a write operation in cores S and C2. However, since the winding 10 on the core His has a much larger number of turns than the winding 14 of the core C2, the core S is preferred. The core S is therefore transferred from the "0" state to the "1" .. state at this point in time, while the core C2 is left in the "0" state. The control pulse generator IRA then acts in the sense that a reading signal is fed to the winding 24 of the core C1, through which the core C1 is slowly transferred from the "1" state to the "0" state, so that the induced voltage occurring at the output winding 12 has no effect on the state of the cores S or C2. When the pulse of the pulse generator IRA ends, the control pulse generator 1B causes a reading signal on the winding 26 of the core S, which converts the core S from the "1" state to the "0" state and thereby induces a voltage in the winding 10, which is positive at the end of the winding 10 characterized by the point and causes a current flow in the A loop in the counterclockwise direction, which acts on the core C2 in the sense of a write signal and on the core C in the sense of a read signal. Since the core C1 is already in the "0" state, only the core C is transferred from the "0" state to the "1" state. When the core C2 is transferred from the "0" state to the "1" state, a voltage is induced on the output winding 16 which is positive at the end of the winding that is not characterized by a point and a current flow in the counterclockwise direction in the B- Circuit causes, but the B circuit is blocked by the diode D. While the clock generator 1B generates a pulse, the signal pulse generator ISB generates a reading signal on the winding 28 of the core C2, which converts the core C. from the "1" state to the "0" state. When the core C, is brought into the "0" state, a voltage is induced in the output winding 16 which is positive at the end of the winding marked by a point and a clockwise current through the diode D to that not through the point marked terminal of the winding 18 of the core C3 causes. The core C3 is therefore transferred from the "0" state to the "1" state, and this creates a positive voltage at the terminal of the winding 14 marked by a dot, which causes a current flow in the counterclockwise direction in the A circuit, the corresponds to a read operation of the core C1 and a write operation of the core S. However, since the core C1 is already in the "0" state and the core S is kept in the "0" state by the signal from the pulse generator I, u, the current in the resistor R is destroyed, with the cores C1 and S have the "0" status when pulses 1B and ISB are terminated. The pulse generator IRB then generates a reading signal in the windings 30 and 32 of the cores C., and C. ,, through which the core C., is slowly converted from the "1" state to the "0" state, which is shown below the influence of the induced voltage on the windings 18 and 22 has no effect on the cores connected to these windings. The information which was fed to the circuit at time SA appears at the output terminals at time SB. For reasons which will become clear later, it is now useful to discuss the operation of the circuit arrangement which results when, while the pulse generator ISB is in operation, a pulse signal is supplied to the terminal of the winding 20 of the core C1 which is not indicated by a dot. Let it be assumed that all nuclei are in the lower resonance state, ie in the "0" state. An input signal which is fed to core C1 during an ISB pulse tends to transfer core C from the "0" state to the "1" state and thereby induce a voltage in the output winding 12, which is positive at the terminal of the winding that is not marked by the point and causes a current in the A-circuit in a counterclockwise direction. As can be seen from Fig. 4, at this instant in time an IB pulse acts and causes a reading signal in winding 26 of core S, while the IsB pulse causes a reading signal in winding 28 of core C, so that these signals act on the nuclei S and C, in the sense of a return to the "0" state. Since a counterclockwise current flowing in the A circuit acts on the core Cl as a write pulse, the current would act as a write pulse on both the core S and the core C2. However, as discussed, these cores are kept in the "0" state and therefore only form a low impedance for the current flow in the A circuit. Since the resistance R in the A-circuit is only small, the A-circuit appears as a short circuit, and the core C1 is thereby heavily loaded and prevents the core C1 from being converted to the "1" state at this point in time. It is also evident that if information was previously transmitted from the core S to the core C, the same result would result and the core C1 would also be short-circuited on the secondary side, so that switching of the circuit cannot take place.

In Fig. 2 b ist der Stromkreis der Fig. 2 a in Form eines Blockes 40 dargestellt, der mit »SA-Verzögerung« bezeichnet ist; die Eingangssignale treten im Zeitpunkt SA auf und werden dem Block 40 zugeführt, während die Ausgangssignale im Zeitpunkt SB auftreten und als von dem Block 40 ausgehende Signale dargestellt sind. Da der speichernde Kern S von dem Taktgeberimpuls 1B gesteuert wird, ist an dem Block 40 ein einlaufendes Signal B dargestellt.In FIG. 2 b, the circuit of FIG. 2 a is shown in the form of a block 40 which is labeled "SA delay"; the input signals occur at time SA and are fed to block 40, while the output signals occur at time SB and are shown as signals emanating from block 40. Since the storing core S is controlled by the clock pulse 1B, an incoming signal B is shown at block 40.

Die in Fig. 3 a dargestellte Schaltungsanordnung unterscheidet sich von Fig. 2 a allein durch die zugeführten Steuerimpulse; es sind einander entsprechende Schaltelemente mit Bezugszeichen gekennzeichnet. Der Steuerimpulsgenerator IRB ist hier an die Wicklung 24' des Kernes C1' angeschlossen, und der Impulsgenerator 1,1 ist mit der Wicklung 26' des Kernes S' verbunden; der Signalimpulsgenerator ISA ist mit der Wicklung 28' des Kernes C,' und der Signalimpulsgenerator 1,z,1 mit den Wicklungen 30' und 32' der Kerne C..,' und C.,' verbunden. Auch hier ist für das Auftreten der " verschiedenen Steuerimpulse Fig.4 maßgeblich, und es können zunächst sämtliche Kerne als im »0«-Zustand, d. h. im Zustand der unteren remanenten Magnetisierung gemäß Fig. 1, angenommen werden. Es wird zunächst angenommen, daß ein Eingangsimpuls der Wicklung 20' des Kernes C1' während eines ISB-Impulses zugeführt wird. Der Kern C1' wird dann von dem »0«-Zustand in den »1«-Zustand übergeführt, wobei eine Spannung an der Ausgangswicklung 12' induziert wird, die an dem nicht durch einen Punkt gekennzeichneten Ende der Wicklung 12' positiv ist und einen Stromfluß im Gegenuhrzeigersinn in dem A'-Kreis bewirkt, der im Sinne eines Schreibvorganges der Kerne S1' und C2' gerichtet ist. Wie zuvor erörtert, wird der Kern S1' bevorzugt und von dem »0«-Zustand in den »l«-Zustand übergeführt, wobei der Kern C2' seinen »0«-Zustand behält. Darauf erzeugt der Impulsgenerator IRB ein Ablesesignal in der Wicklung 24' des Kernes C,', durch welches der Kern C i' langsam in den »0«-Zustand übergeführt wird, so daß der Zustand der Kerne S' und C.,' nicht geändert wird. Am Ende des IRB-Impulses sendet der Impulsgenerator 1,.1 ein Ablesesignal üi die Wicklung 26' des Kernes S', welches einen Ablesevorgang bewirkt und den Kern S' von dem »1«-Zustand in den »0«-Zustand überführt, wobei eine Spannung an der Wicklung 10' so induziert wird, daß an dem durch den Punkt gekennzeichneten Ende die positive Spannung liegt. Die in der Wicklung 10' induzierte Spannung bewirkt einen Stromfluß in dem A'-Kreis, welcher im Gegenuhrzeigersinn liegt und für den Kern Cdie Schreibrichtung und für den Kern C i' die Ableserichtung besitzt. Da der Kern Ci' sich bereits im »0«-Zustand befindet, wird der Kern Cz von dem »0«-Zustand in den »l«-Zustand übergeführt. Beim Überführen des Kernes C2 in den »1«-Zustand wird eine Spannung an der Ausgangswicklung 16' induziert, die an dem nicht durch den Punkt gekennzeichneten Ende der Wicklung positiv ist und einen Stromfluß im Gegen uhrzeigersinn in dem B'-Kreis bewirkt, wobei der Stromkreis jedoch durch die Diode D' blockiert ist. Nachdem der Kern C2' bereits in den »l«-Zustand. durch den IA-Impuls übergeführt wurde, bewirkt der IsA-Impuls ein Ablesesignal in der Wicklung 28' des Kernes C2'. Der Kern C2 wird darauf von dem »1«-Zustand in den »0«-Zustand übergeführt und indu-. ziert eine Spannung in der Wicklung 16', die an der durch den Punkt charakterisierten Klemme der Wicklung positiv ist und einen Strom im Uhrzeigersinn in dem B'-Kreis über die Diode B' und in die Wicklung 18' des Kernes C3' verursacht, was das überführen des Kernes C3' von dem »0«-Zustand in den »l«-Zustand zur Folge hat und ein Ausgangssignal an der Wicklung 22' mit positiver Spannung an der nicht durch den Punkt gekennzeichneten Klemme zur Folge hat. Der Kern C2 induziert bei der Rückführung in den »0«-Zustand eine Spannung in der Wicklung 14, die an dem durch den Punkt gekennzeichneten Ende positiv ist und einen Stromfiuß im Gegenuhrzeigersinn in dem A'-Kreis bewirkt, was sich im Sinne eines Ablesesignals im Kern Ci und im Sinne eines Schreibsignals im Kern S' auswirkt. Da der Kern Cl' sich bereits im »0«-Zustand befindet und der Kern S' durch den Impuls des Impulsgenerators 1A, der einen Impuls an die Wicklung 26' in diesem Zeitpunkt liefert, im »0«-Zustand gehalten wird, bleiben beide Kerne in dem »0«-Zustand, und der Strom wird in dem Widerstand R' aufgenommen. Auf diese Weise liefert die Schaltstufe Signal-Ausgangsimpulse zu der Zeit SB und empfängt Steuersienale zu der Zeit SA. Es soll nun weiter betrachtet werden, daß sämtliche Kerne sich im »0«-Zustand befinden und ein Eingangssignal der nicht durch einen Punkt gekennzeichneten Klemme der Wicklung 20' zugeführt wird, während ein Impuls von dem Impulsgenerator ISA abgegeben wird. Es würde dann das Eingangssignal so wirken, daß der Kern C1' von dem »0«-Zustand in » 1 «-Zustand übergeführt werden kann und dabei eine Spannung an der Wicklung 12' entstehen würde, wobei die positive Spannung an der nicht durch den Punkt gekennzeichneten Klemme sich auswirken würde und ein im Gegenuhrzeigersinn gerichteter Stromfluß in dem A'-Kreis auftreten würde, der die Kerne S' und C2' im Sinne dieses Aufzeichenimpulses beeinflussen könnte. Da jedoch die Kerne S' und C2' in dem »0«-Zustand durch den Impuls des Impulsgenerators IA gehalten werden, der an die Wicklung 26' angeschlossen ist, und ein 1sA-Impuls der Wicklung 28' des Kernes C2' zugeführt ist und ferner der Widerstand R' sehr klein ist, bietet der A'-Kreis sehr geringen Widerstand in diesem Augenblick für den Stromiluß, so daß praktisch ein Kurzschluß herrscht und der Kern C; stark belastet wird und daher nicht von dem »0«-Zustand in den »1«-Zustand übergeführt wird. Ähnlich liegen die Verhältnisse, wenn zuvor während des ISB-Impulses eine Information in die Schaltung eingeführt wurde, da der ISA-Impuls den Kern C2' in den »0«-Zustand rückführt, ähnlich wie der lA-Irnpuls den Kern S' in den »0«-Zustand überführt. Der Kern C,' ist auch dann stark belastet und ändert nicht seinen Zustand, wenn ein Eingangssignal dem Kern Ci zugeführt wird, während ein IsA-Impuls stattfindet.The circuit arrangement shown in Fig. 3a differs of Fig. 2a solely by the control pulses supplied; they are corresponding to one another Switching elements marked with reference symbols. The control pulse generator IRB is here connected to the winding 24 'of the core C1', and the pulse generator 1,1 is connected to winding 26 'of core S'; the signal pulse generator ISA is connected to the winding 28 'of the core C,' and the signal pulse generator 1, z, 1 with the windings 30 'and 32' of the cores C .., 'and C.,' are connected. Again is for the occurrence of the "different control pulses Fig.4 is decisive, and it can initially all nuclei as in the "0" state, d. H. in the state of the lower retentive Magnetization according to FIG. 1, can be assumed. It is initially assumed that an input pulse is applied to winding 20 'of core C1' during an ISB pulse will. The core C1 'is then transferred from the "0" state to the "1" state, whereby a voltage is induced on the output winding 12 'that is not on the indicated by a point end of the winding 12 'is positive and a current flow in the counterclockwise direction in the A'-circle, which in the sense of a writing process of the cores S1 'and C2' is directed. As previously discussed, core S1 'is preferred and transferred from the "0" state to the "1" state, the core being C2 ' Retains the "0" state. The pulse generator IRB then generates a reading signal in the Winding 24 'of the core C,', through which the core C i 'slowly in the "0" state is transferred so that the state of the cores S 'and C.,' is not changed. At the end of the IRB pulse, the pulse generator 1, .1 sends a reading signal Winding 26 'of the core S', which causes a reading process and the core S ' transferred from the "1" state to the "0" state, with a voltage on the winding 10 'is induced so that at the end marked by the point the positive Tension lies. The voltage induced in the winding 10 'causes a current to flow in the A 'circle, which lies counterclockwise and for the core C the writing direction and has the reading direction for the core C i '. Since the core Ci ' is already in the "0" state, the core Cz moves from the "0" state to the "L" state transferred. When the core C2 is brought into the "1" state, a Voltage induced on the output winding 16 ', which is not through the point marked end of the winding is positive and a current flow in the counterclockwise direction in the B 'circuit, but the circuit is blocked by the diode D' is. After the core C2 'is already in the "1" state. transferred by the IA impulse the IsA pulse causes a read signal in winding 28 'of core C2'. The core C2 is then transferred from the "1" state to the "0" state and inducted. adorns a voltage in the winding 16 ', which is characterized by the point Terminal of the winding is positive and a clockwise current in the B 'circuit via the diode B 'and into the winding 18' of the core C3 'what causes the transfer of the core C3 'from the "0" state to the "1" state results in an output signal at the winding 22 'with positive voltage at the one not indicated by the point Clamp. The core C2 induces the return to the “0” state a voltage in the winding 14 at the end indicated by the point is positive and causes a counterclockwise current to flow in the A 'circuit, which in the sense of a read signal in the core Ci and in the sense of a write signal in the Core S '. Since the nucleus Cl 'is already in the "0" state and the nucleus S 'by the pulse of the pulse generator 1A, which sends a pulse to the winding 26' at this point in time is held in the "0" state, both cores remain in the "0" state, and the current is absorbed in the resistor R '. To this Way, the switching stage delivers and receives signal output pulses at the time SB Control rooms at the time SA. It should now be further considered that all Cores are in the "0" state and an input signal that is not passed through a Point marked terminal of the winding 20 'is supplied while a pulse is emitted by the pulse generator ISA. The input signal would then be like this have the effect that the nucleus C1 'is converted from the "0" state to the "1" state can and thereby a voltage on the winding 12 'would arise, the positive Voltage at the terminal not marked by the point and a counterclockwise current flow would occur in the A 'circuit, which could influence the cores S 'and C2' in the sense of this recording pulse. However, since the nuclei S 'and C2' are in the "0" state due to the pulse of the pulse generator IA connected to winding 26 'and a 1sA pulse the winding 28 'of the core C2' and furthermore the resistance R 'very much is small, the A 'circle offers very little resistance at that moment for the Stromiluß, so that there is practically a short circuit and the core C; heavily loaded and is therefore not transferred from the "0" state to the "1" state. Similar are the conditions if information was previously in. during the ISB pulse The circuit was introduced because the ISA pulse put the core C2 'in the "0" state returns, similar to how the IA impulse transfers the nucleus S 'to the "0" state. The core C, 'is also heavily loaded and does not change its state when an input signal is applied to the core Ci while an IsA pulse is taking place.

In Fig. 3 b ist die in Fig. 3 a dargestellte Stufe in Form eines Blockes 50 wiedergegeben, dessen Eingangssignal im Zeitpunkt SB und dessen Ausgangssignal im Zeitpunkt SA wirksam wird. Da der Kern S' von den IA-Impulsen gesteuert wird, ist an dem Block 50 ein A-Signal als zugeführtes Signal vorgesehen.In FIG. 3 b, the stage shown in FIG. 3 a is shown in the form of a block 50 , the input signal of which becomes effective at the time SB and the output signal at the time SA. Since the core S 'is controlled by the IA pulses, an A signal is provided at the block 50 as the supplied signal.

Betrachtet man die Anordnungen gemäß Fig. 2 a und 3 a, so sieht man, daß, wenn der Kern C3 in Fig. 2 a entfallen würde und die Wicklung 18 an den Kern C,' in Fig. 3 a unter Fortfall der Wicklung 20' angeschlossen würde, sich eine Stufe eines Verschiebungsregisters für Serieninformationen ergeben würde. Die Information würde dann im Zeitpunkt SA der Anordnung zugeführt, und es würde im Zeitpunkt SA ein Ausgangssignal abgegeben. Es ist dabei jedoch zu beachten, daß das Eingangssignal gemäß Fig. 4 in der Zeitspanne to bis t1 erscheint und die Verzögerung entsprechend der Zeitspanne t1 bis t4 auftritt. Man kann ferner den in Fig. 3 a dargestellten Stromkreis an einen Stromkreis gemäß Fig. 2 a dadurch angeschlossen sich denken, daß der Kern C1 mit den zugehörigen Wicklungen 20 und 24 in Fortfall gelangt und die Wicklung 12 der in Fig. 2 a dargestellten Stufe mit dem Kern C3 der Fig. 3 a verbunden wird, wobei die Wicklung 22' des Kernes C3 ebenfalls entfällt; man erhält dann eine Stufe eines Verschiebungsregisters, in welchem die Information in der Zeitspanne t2 bis t3 zugeführt wird und die Verzögerung der Zeitspanne t3 bis t" in Fig. 4 entspricht.If one looks at the arrangements according to FIGS. 2 a and 3 a, one sees that if the core C3 in Fig. 2a would be omitted and the winding 18 to the core C, 'in Fig. 3a would be connected with the omission of the winding 20', a stage a shift register for serial information. The information would then be fed to the arrangement at time SA, and it would be at time SA emitted an output signal. It should be noted, however, that the input signal 4 appears in the time span to to t1 and the delay appears accordingly the period of time t1 to t4 occurs. You can also use the one shown in Fig. 3a Circuit connected to a circuit according to Fig. 2a by thinking that the core C1 with the associated windings 20 and 24 is omitted and the winding 12 of the stage shown in Fig. 2a with the core C3 of Fig. 3a is connected, the winding 22 'of the core C3 also being omitted; you get then a stage of a shift register in which the information in the Period of time t2 to t3 is supplied and the delay of the period of time t3 to t " in Fig. 4 corresponds.

In Fig. 5 ist ein Verschiebungsregister, welches aus zwei Stufen besteht, dargestellt; die Eingangssignale der Information werden in Serienform im Zeitabschnitt to bis t1 zugeführt. Eine erste Stufe 60 des Verschiebungsregisters besteht aus dem Block 50 gemäß Fig. 3b und dem Block 40 gemäß Fig. 2b, und die zweite Stufe 60' ist ähnlich aufgebaut. Dieses zweistufige Verschiebungsregister, das durch die Blöcke 60 und 60' gebildet wird, ist eine bekannte Anordnung, und es wird das Eingangssignal während der Zeit SB in der Zeitspanne t, bis t. aufgenommen und zwei Perioden später in denselben Zeitabschnitt abgegeben. Wenn man die Blöcke 40 und 50 vertauscht und dadurch die Stufe 60 aufbaut, so würde das Register das Eingangssignal zur Zeit SA, in der Zeitspanne t. bis t1, erhalten und die Information zwei Perioden später in denselben Zeiten abgeben. Allgemein. läßt sich sagen, daß für jeden Informationsbit, der verzögert werden soll, eine Stufe vorgesehen sein muß; wenn beispielsweise zwei Bits ein einziges Zeichen ausmachen, welches man als Periode der Zeichen ansehen kann, dann sind zwei Stufen eines Verschiebungsregisters erforderlich, um die Information um die Periode eines Zeichens zu verschieben; dies ist in Fig.5 dargestellt. Nimmt die Anzahl Bits, welche ein Zeichen charakterisieren, zu, so ergibt sich eine entsprechende Zunahme der Stufen, wenn eine Verzögerung der Information um die Periodendauer eines Zeichens angestrebt wird. In Fig. 6 ist eine erfindungsgemäße zweistufige Verzögerungsschaltung dargestellt, wobei die Verzögerungsstufe 60 der in Fig. 5 verwendeten Stufe entspricht und parallel zu einer anderen Verzögerungsstufe 70 liegt. Die Verzögerungsstufe 70 unterscheidet sich von der Stufe 60, die zuvor behandelt wurde, dadurch, daß der Block 50 der Schaltung gemäß Fig. 3 a entspricht und an den Block 40 gemäß Fig. 2 b angeschaltet ist, welch letzterer die Signale der Information während der Impulse ISB zugeführt erhält und die Information eine Periode später zur gleichen ISB-Zeit liefert. Die Ausgangskreise der Stufen 60 und 70 sind an den ODER-Kreis 80 angeschaltet, dessen Ausgangsseite mit dem Nutzkreis 90 verbunden ist. Der Block 40, welcher der Anordnung gemäß Fig. 2 a entspricht, erhält Eingangssignale nur zu der Zeit SA, während der gemäß Fig. 3 a aufgebaute Block 50 Eingangssignale nur zu der Zeit SB erhält. Auf diese Weise wird bei der Anordnung gemäß Fig. 6 die Information während der Zeiten SA und SB so geleitet, daß in einem Augenblick die erste Stufe die Information erhält, während die andere Stufe sie nicht aufnimmt, und daß, während die eine Stufe die Information weiterleitet, die andere Stufe Information aufnimmt. Es wird auf diese Weise eine Erhöhung der Geschwindigkeit, mit der Serieninformationen in einem Verschiebungsregister verarbeitet werden, erreicht, ohne daß eine andere Stromkreistechnik und schneller schaltende Elemente verwendet werden müssen.In Fig. 5, a shift register consisting of two stages is shown; the input signals of the information are supplied in series form in the time segment to to t1. A first stage 60 of the shift register consists of the block 50 according to FIG. 3b and the block 40 according to FIG. 2b, and the second stage 60 'has a similar structure. This two-stage shift register, which is formed by blocks 60 and 60 ', is a known arrangement and it becomes the input signal during the time SB in the time period t 1 to t. and released two periods later in the same period. If you swap blocks 40 and 50 and thereby build stage 60, the register would be the input signal at time SA, in time period t. to t1, and deliver the information two periods later at the same times. Generally. it can be said that a stage must be provided for each information bit that is to be delayed; for example, if two bits make up a single character, which can be viewed as the period of the characters, then two stages of shift register are required to shift the information by the period of one character; this is shown in Fig.5. If the number of bits that characterize a character increases, there is a corresponding increase in the steps if the aim is to delay the information by the period of a character. FIG. 6 shows a two-stage delay circuit according to the invention, the delay stage 60 corresponding to the stage used in FIG. 5 and being parallel to another delay stage 70. The delay stage 70 differs from the stage 60, which was dealt with previously, in that the block 50 corresponds to the circuit according to FIG. 3a and is connected to the block 40 according to FIG Pulses ISB is supplied and the information is supplied one period later at the same ISB time. The output circuits of the stages 60 and 70 are connected to the OR circuit 80, the output side of which is connected to the useful circuit 90. The block 40, which corresponds to the arrangement according to FIG. 2a, receives input signals only at the time SA, while the block 50 constructed according to FIG. 3a receives input signals only at the time SB. In this way, in the arrangement according to FIG. 6, the information is routed during the times SA and SB in such a way that in an instant the first stage receives the information while the other stage does not receive it, and that while the one stage receives the information forwards, the other level receives information. In this way, an increase in the speed with which serial information is processed in a shift register is achieved without having to use a different circuit technique and faster switching elements.

Es ist offensichtlich, daß die Stufen 60 und 70 von beliebiger Bauweise sein können, solange sie nur das eingangs erörterte Verhalten sicherstellen. Es wurde im vorstehenden beschrieben, daß die in den Fig. 2 a und 3 a dargestellten Schaltungen keine Eingangssignale verarbeiten, die nicht zu den den Schaltkreisen zugeordneten Zeiten auftreten; man könnte aber auch eine Schaltvorrichtung verwenden, welche abwechselnd ein Eingangssignal der einen Stufe und ein zweites Eingangssignal der zweiten Stufe zuführt, und man würde dann ein zufriedenstellend arbeitendes Verschiebungsregister erhalten. Geradzahlige Bits einer Serieninformation können das eine Zeichen ausmachen, während ungeradzahlige Bits das andere Zeichen ausmachen können, und es können zwei getrennte Verschiebungsregister vorgesehen sein, die, wie eingangs erörtert, zur Verarbeitung der Information zusammen geschaltet werden.It is obvious that stages 60 and 70 can be of any construction as long as they ensure the behavior discussed at the outset. It has been described above that the circuits shown in FIGS. 2a and 3a do not process any input signals which do not occur at the times assigned to the circuits; however, one could also use a switching device which alternately supplies an input signal to the one stage and a second input signal to the second stage, and a shift register that operates satisfactorily would then be obtained. Even bits of serial information can make up one character, while odd bits can make up the other, and two separate shift registers can be provided which, as discussed above, are switched together to process the information.

Es kann daher das dargestellte Ausführungsbeispiel in verschiedenster Weise modifiziert werden, ohne daß dadurch der allgemeine Erfindungsgedanke verlassen wird.It can therefore use the illustrated embodiment in a wide variety of ways Modified manner without thereby departing from the general inventive concept will.

Claims

PATENT CLAIMS: 1. Circuit arrangement for delaying a bit sequence by one bit spacing or by several bit spacings, characterized in that successive bits of the bit sequence are fed alternately to the input of a first, optionally multi-stage shift register (60) and the input of a second, optionally multi-stage shift register (70) and that the outputs of the two shift registers (60, 70) are connected to the inputs of an OR circuit (80) and the delayed bit sequence is taken from the output of the OR circuit.

2. Circuit arrangement according to claim 1, characterized in that each of the shift registers arranged parallel to one another has at least one magnetic core (S, S ') serving for storage purposes and at least one magnetic core (C3 ; Cl ', C3'), the output winding of the input-side magnetic core (Cl, Cl ') and the one winding of the storing magnetic core (S, S') with the input winding of a further magnetic core (C2, (7th, ') and a resistor (R, R ') form a closed circuit.

3. Circuit arrangement according to claim 2, characterized in that the further magnetic core (C "C", ') and the coupling magnetic core (C3, C3') arranged on the output side form a closed circuit with a diode (D, D ').

4. Circuit arrangement according to Claim 1 or one of the following, characterized in that the magnetic cores (Cl, (:: #, C3; Cl ', C, C3') serving for the coupling are supplied with erase pulses, the duration of which is the pulse pause of the information forming Pulse series (IRA, IRB) or their duration (ISA, IsB) correspond to a fraction of the pulse duration of the clock pulse (IA, ZB).