DE10392312T5

DE10392312T5 - Multichipmodul mit einem Substrat, das eine Gruppierung von Verbindungsanordnungen aufweist

Info

Publication number: DE10392312T5
Application number: DE10392312T
Authority: DE
Inventors: Rajeev Cupertino Joshi; Maria Christina B. Estacio
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 2002-12-26
Filing date: 2003-11-18
Publication date: 2005-04-14
Also published as: AU2003295612A1; TW200425828A; WO2004062335A1; US20040125573A1; TWI324040B; CN1692687A; CN100411500C; US6806580B2

Abstract

Multichipmodul mit:
(a) einem Substrat mit einer ersten Seite und einer zweiten Seite, wobei die zweite Seite der ersten Seite gegenüberliegt;
(b) einem Chip an der ersten Seite des Substrates;
(c) einem Halbleiter-Die, der eine vertikalen Transistor umfasst, an der zweiten Seite, wobei der Chip und der Halbleiter-Die durch das Substrat in elektrischer Verbindung stehen; und
(d) einer Gruppierung von Lötverbindungsanordnungen an der zweiten Seite des Substrates.

Description

HINTERGRUND DER ERFINDUNG
Es existiert eine Anzahl von Bauelementen mit geschnittenen Halbleiterwaferplättchen (Halbleiter-Die-Bauelementen). Bei einem Beispiel eines Halbleiter-Die-Bauelements ist ein Halbleiter-Die an einem Leitungsrahmen mit Leitungen befestigt. Drähte koppeln den Halbleiter-Die mit den Leitungen. Die Drähte, der Halbleiter-Die wie auch der größte Teil des Leitungsrahmens (mit Ausnahme der Leitungen, die sich nach außen erstrecken) werden dann in einem Formmaterial eingekapselt. Das Formmaterial wird dann geformt. Das somit gepackte Halbleiter-Die-Bauelement umfasst einen geformten Körper, der Leitungen aufweist, die sich seitlich von dem geformten Körper weg erstrecken. Das gepackte Halbleiter-Die-Bauelement wird dann auf einer Leiterplatte befestigt.
Während derartige Halbleiterbauelemente gut verwendbar sind, können noch Verbesserungen durchgeführt werden. Beispielsweise besteht, da elektronische Vorrichtungen für Verbraucher (wie beispielsweise Mobiltelefone, Laptopcomputer, etc.) zunehmend in ihrer Größe verringert werden, ein ständig zunehmender Bedarf, die Dicke elektronischer Vorrichtungen zu verringern, während die Dichte der Vorrichtungen erhöht wird. Zusätzlich besteht ein Bedarf, die Wärmeableitungseigenschaften eines herkömmlichen Halbleiter-Die-Bauelements zu verbessern. Die Ableitung von Wärme von Chips stellt ein kontinuierliches Problem auf dem Gebiet der Halbleiterbauelemente dar. Andere Probleme, die berücksichtigt werden müssen, umfassen die Verringerung von Induktivi täten in den leitenden Pfaden, die zu und von den Komponenten auf einer Leiterplatte führen, die Verringerung des "Ein-Widerstandes" (RDSon) der Komponenten auf einer Leiterplatte, die Verringerung der Anschlussfläche bzw. des Platzbedarfs von Komponenten auf einer Leiterplatte wie auch allgemein die Verbesserung des Betriebsverhaltens bzw. der Leistungsfähigkeit eines Multichipmoduls gegenüber herkömmlichen Die-Bauelementen und herkömmlichen Multichipmodulen.
Auf diese und andere Probleme sind Ausführungsformen der Erfindung sowohl einzeln als auch gemeinsam gerichtet.
Ausführungsformen der Erfindung betreffen Multichipmodule. Die Multichipmodule können Komponenten umfassen, die einen Teil einer elektrischen Vorrichtung bilden können, wie beispielsweise einem Synchron-Abwärtswandler ("Synchronous Buck Converter").
Eine Ausführungsform der Erfindung ist auf ein Multichipmodul gerichtet. Das Multichipmodul umfasst: (a) ein Substrat mit einer ersten Seite und einer zweiten Seite, wobei die zweite Seite der ersten Seite gegenüberliegt; (b) einen Chip auf der ersten Seite des Substrates; (c) einen Halbleiter-Die, der einen vertikalen Transistor aufweist, auf der zweiten Seite, wobei der Chip und der Halbleiter-Die durch das Substrat in elektrischer Verbindung stehen; und (d) eine Gruppierung von Lötverbindungsanordnungen auf der zweiten Seite des Substrates.
Eine andere Ausführungsform der Erfindung ist auf ein Multichipmodul gerichtet. Das Multichipmodul umfasst: (a) ein Keramiksubstrat mit einer ersten Seite und einer zweiten Seite, wobei die zweite Seite der ersten Seite gegenüberliegt; (b) einen Treiberchip auf der ersten Seite des Substrates; (c) einen ersten Halbleiter-Die, der einen ersten vertikalen Transistor aufweist, auf der zweiten Seite, wobei der Treiberchip und der erste Halbleiter-Die durch das Keramiksubstrat in elektrischer Verbindung stehen, (d) einen zweiten Halbleiter-Die, der einen zweiten vertikalen Transistor aufweist, auf der zweiten Seite, wobei der Treiberchip und der zweite Halbleiter-Die durch das Keramiksubstrat in elektrischer Verbindung stehen; und (e) eine Gruppierung von Lötverbindungsanordnungen, die um den ersten und zweiten Halbleiter-Die herum angeordnet sind.
Nachfolgend sind diese und weitere Ausführungsformen der Erfindung detailliert unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
ZEICHNUNGSKURZBESCHREIBUNG
1 zeigt eine perspektivische Draufsicht eines Multichipmoduls gemäß einer Ausführungsform der Erfindung.
2 zeigt eine perspektivische Ansicht von unten eines Multichipmoduls gemäß einer Ausführungsform der Erfindung.
3 zeigt eine Draufsicht eines Multichipmoduls gemäß einer Ausführungsform der Erfindung.
4 zeigt eine Seitenansicht eines Multichipmoduls gemäß einer Ausführungsform der Erfindung.
5 zeigt eine Vorderansicht eines Multichipmoduls gemäß einer Ausführungsform der Erfindung.
6 zeigt eine Draufsicht von unten eines Multichipmoduls gemäß einer Ausführungsform der Erfindung.
7 zeigt eine Explosionsansicht eines Multichipmoduls gemäß einer Ausführungsform der Erfindung.
8 zeigt ein elektrisches Schaubild für eine Anwendung mit einem Synchron-Abwärtswandler.
In den 1–7 bezeichnen gleiche Bezugszeichen die gleichen Elemente.
DETAILLIERTE BESCHREIBUNG
Ausführungsformen der Erfindung sind auf Multichipmodule gerichtet. Eine Ausführungsform der Erfindung ist auf ein Multichipmodul mit einem Substrat gerichtet, das eine erste Seite und eine zweite Seite aufweist, wobei die zweite Seite der ersten Seite gegenüberliegt. Ein Treiberchipbauelement mit einem Treiberchip befindet sich an der ersten Seite des Substrates. Ein Halbleiter-Die, der einen vertikalen Transistor umfasst, befindet sich an der zweiten Seite. Das Treiberchipbauelement und der Halbleiter-Die stehen durch das Substrat in elektrischer Verbindung. Bei bevorzugten Ausführungsformen umfasst das Substrat ein Keramiksubstrat (beispielsweise ein Aluminiumoxidsubstrat), und es ist eine Gruppierung aus Lötverbindungsanordnungen an der zweiten Seite des Substrates um den Halbleiter-Die herum ausgebildet.
Die Komponenten in dem Halbleitermodul können einen Teil einer beliebigen geeigneten elektronischen Schaltung darstellen. Beispielsweise können, wie nachfolgend detailliert erläutert ist, die Kompo nenten in den Multichipmodulen gemäß den Ausführungsformen der vorliegenden Erfindung einen Teil eines Synchron-Abwärtswandlers ("Synchronous Buck Converter") bilden. Synchron-Abwärtswandler werden dazu verwendet, eine Eingangsspannung zu erniedrigen bzw. herunterzusetzen, und sind nachfolgend detaillierter beschrieben. Obwohl hier detailliert Synchron-Abwärtswandler beschrieben sind, sei zu verstehen, dass die Multichipmodule gemäß Ausführungsformen der vorliegenden Erfindung Teil von elektronischen Schaltungen sein können, die keinen Synchron-Abwärtswandler umfassen.
1 zeigt eine perspektivische Draufsicht eines Multichipmoduls 100 gemäß einer Ausführungsform der Erfindung. Das Multichipmodul 100 umfasst ein Treiberchipbauelement 2 mit einer Anzahl von Leitungen 2(a), das auf einer ersten Seite 1(a) eines Substrates 1 befestigt ist. Ein Lot (nicht gezeigt), wie beispielsweise Pb-Sn-Lot, kann dazu verwendet werden, die Leitungen 2(a) des Treiberchipbauelements 2 mechanisch und elektrisch mit dem Substrat 1 zu koppeln. Das Lot, das dazu verwendet wird, die Leitungen 2(a) des Treiberchipbauelements 2 mit dem Substrat 1 zu koppeln, kann an den leitenden Kontaktstegen 4 vorgesehen sein.
Das Treiberchipbauelement 2 ist als ein mit Leitungen versehenes Bauelement gezeigt. Bei anderen Ausführungsformen kann das Treiberchipbauelement auch ein leitungsloses Chipbauelement sein. Geeignete Treiberchipbauelemente können ungeachtet dessen, ob das Treiberchipbauelement mit Leitungen versehen oder leitungslos ist, kommerziell bezogen werden. Beispielsweise können geeignete Treiberchipbauelemente (beispielsweise FAN 5003 Treiber) von Fairchild Semiconductor, Inc. of Portland, ME erhalten werden.
Die Leiterbahnen 3 wie auch die leitenden Kontaktstege 4 befinden sich auf der ersten Seite 1(a) des Substrates 1. Die Leiterbahnen 3 wie auch die leitende Kontaktstege 4 können ein beliebiges geeignetes Material umfassen und können auf eine beliebige geeignete Art und Weise ausgebildet werden. Beispielsweise können die Leiterbahnen 3 wie auch die leitenden Kontaktstege 4 ein Material umfassen, wie beispielsweise Kupfer, Aluminium, feuerfeste Metalle und deren Legierungen. Sie können unter Verwendung von Prozessen hergestellt werden, die in der Technik gut bekannt sind. Beispielsweise umfassen beispielhafte Prozesse Metallabscheidungsprozesse, wie beispielsweise Galvanisieren und Bedampfen bzw. Sputtern, die in Verbindung mit Photolithographieprozessen verwendet werden.
2 zeigt das in 1 gezeigte Multichipmodul 100 von einer perspektivischen Ansicht von unten. Das Substrat 1 besitzt eine zweite Seite 1(b), die der ersten Seite 1(a) gegenüberliegt. Ein erster Halbleiter-Die 7 und ein zweiter Halbleiter-Die 8 sind an der zweiten Seite 1(b) befestigt. Der erste Halbleiter-Die 7 kann einen ersten MOSFET umfassen, der einen ersten Sourcebereich und einen ersten Gatebereich auf einer ersten Seite des ersten Halbleiter-Dies 7 und einen ersten Drainbereich auf einer gegenüberliegenden zweiten Seite des Halbleiter-Dies 7 umfasst. Der zweite Halbleiter-Die 8 kann ebenfalls einen zweiten MOSFET umfassen, der einen zweiten Sourcebereich und einen zweiten Gatebereich auf einer ersten Seite und einen zweiten Drainbereich auf einer zweiten Seite des zweiten Halbleiter-Dies 8 umfasst. Bei diesem Beispiel weisen der erste und zweite Drainbereich des ersten und zweiten Halbleiter-Dies 7, 8 von dem Treiberchipbauelement 2 weg und sind an einer Leiterplatte (nicht gezeigt) unter Verwendung von Lot befestigt.
In 2 besitzen im Gegensatz zu herkömmlichen Multichipmodulen Ausführungsformen der Erfindung elektronische Komponenten, die an beiden Seiten des Substrates befestigt sind. Die Komponenten können "gestapelt" sein, so dass ihre Dichte in dem fertiggestellten Multichipmodul maximiert ist. Dies erhöht die Dichte der Komponenten, während es auch die Anschlussfläche bzw. den Platzbedarf der Komponenten auf einer Leiterplatte verringert.
Bei dem gezeigten Beispiel kann der erste MOSFET in dem ersten Halbleiter-Die 7 ein "Low Drive Field Effect Transistor" sein, während der zweite MOSFET in dem zweiten Halbleiter-Die 8 ein "High Drive Field Effect Transistor" in einem Synchron-Abwärtswandler sein kann. Wie es in der Technik von Schalt-Stromversorgungen oder Wandlern bekannt ist, wird eine Buck-Topologie bzw. Abwärts-Topologie dazu verwendet, eine Eingangsspannung in eine niedrigere Ausgangsspannung umzuwandeln. Ein Synchron-Abwärtswandler bzw. "Synchronous Buck Converter" umfasst ein Paar von Schalttransistoren, die in Reihe über die Eingangsspannungsquelle geschaltet sind, wobei ein high-seitiger bzw. bei einem höheren Potential arbeitender Schalter mit der Eingangsspannung gekoppelt ist und ein low-seitiger bzw. bei einem niedrigeren Potential arbeitender Schalter mit der Masse bzw. Erde gekoppelt ist. Die Schalter werden so gesteuert, dass sie mit komplementären Einschaltdauern bzw. Arbeitszyklen abwechselnd leiten, um damit eine vorbestimmte Ausgangsspannung beizubehalten. Bei der in den 1 und 2 gezeigten Ausführungsform kann der Treiberchip in dem Treiberchipbauelement 2 dazu verwendet werden, das Schalten in dem ersten und zweiten MOSFET in den ersten und zweiten Halbleiter-Dies 7, 8 zu steuern. Ein Ausgangsfilter (in den 1 und 2 nicht gezeigt), der eine Induktivität wie auch einen Kondensator umfasst, ist mit der Verbindung zwischen dem Paar von Schalttransistoren gekoppelt und mittelt die geschaltete Eingangsspan nung, um die geringere Ausgangsspannung vorzusehen. Im Allgemeinen sind Abwärtswandler in der Technik bekannt. In 8 ist ein beispielhaftes Schaltungsschaubild für einen Abwärtswandler der vorliegenden Anwendung gezeigt. Er umfasst einen Treiber 200, der MOSFETs Q1 und Q2 steuert. Andere Beispiele von Abwärtswandlern sind in den U.S. Patenten Nr. 5,627,460 , 6,222,352 und 6,166,528 beschrieben. All diese U.S.-Patente sind hier vollständig durch Bezugnahme eingeschlossen.
Die Transistoren in dem ersten und zweiten Halbleiter-Die 7, 8 können vertikale Leistungstransistoren umfassen. Vertikale Leistungstransistoren umfassen VDMOS-Transistoren wie auch vertikale bipolare Leistungstransistoren. Ein VDMOS-Transistor ist ein MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor), der zwei oder mehr durch Diffusion ausgebildete Halbleiterbereiche aufweist. Er besitzt einen Sourcebereich, einen Drainbereich und ein Gate. Die Vorrichtung ist dahingehend vertikal, dass der Sourcebereich und der Drainbereich auf gegenüberliegenden Flächen des Halbleiter-Dies angeordnet sind. Das Gate kann eine vertiefte bzw. versenkte Gateanordnung oder eine planare Gateanordnung sein und wird auf derselben Fläche wie der Sourcebereich ausgebildet. Während des Betriebs erfolgt der Stromfluss von dem Sourcebereich zu dem Drainbereich in einer VDMOS-Vorrichtung im Wesentlichen senkrecht zu den Die-Flächen. Bei anderen Ausführungsformen können die Transistoren in den Halbleiter-Dies bipolare Transistoren sein. Bei solchen Ausführungsformen kann eine Seite des Halbleiter-Dies einen Emitterbereich und einen Basisbereich umfassen. Die andere Seite des Dies kann einen Kollektorbereich umfassen.
Der erste und der zweite Halbleiter-Die 7, 8 können an der zweiten Seite 1(b) des Substrates 1 unter Verwendung eines ersten und zweiten Satzes von Lötverbindungen 17, 18 befestigt sein. Der erste Satz von Lötverbindungen 17 kann eine erste Vielzahl von Sourcelötverbindungen 17(s) umfassen, die mit einem ersten Sourcebereich eines ersten MOSFET in dem ersten Halbleiter-Die 7 gekoppelt sind, und kann eine erste Gate-Lötverbindung 17(g) umfassen, die mit einem ersten Gatebereich eines MOSFET in dem ersten Halbleiter-Die 7 gekoppelt ist. Der zweite Satz von Lötverbindungen 18 kann eine zweite Vielzahl von Sourcelötverbindungen 18(s) umfassen, die mit einem zweiten Sourcebereich eines zweiten MOSFET in dem zweiten Halbleiter-Die 8 gekoppelt sind, und kann eine Gatelötverbindung 18(g) umfassen, die mit einem Gatebereich des zweiten MOSFET gekoppelt ist.
Die Drainbereiche des ersten und zweiten MOSFET in dem ersten und zweiten Halbleiter-Die 7, 8 befinden sich distal zu dem Substrat 1, während sich die Source- und Gatebereiche proximal zu dem Substrat 1 befinden. Wenn das Multichipmodul 100 an einer Leiterplatte (nicht gezeigt) befestigt ist, werden die Drainbereiche des ersten und zweiten MOSFET in dem ersten und zweiten Halbleiter-Die 7, 8 mit leitenden Kontaktgebieten an der Leiterplatte verlötet.
Ähnlich der ersten Seite 1(a) des Substrates 1 kann die zweite Seite 1(b) des Substrates 1 mit leitenden Bereichen 9 metallisiert sein, wie beispielsweise Leiterbahnen, leitenden Kontaktstegen, etc. Die leitenden Bereiche 9 können dasselbe oder verschiedene Materialien umfassen und/oder können durch das gleiche oder durch verschiedene Verfahren wie die Leiterbahnen 3 und leitenden Kontaktstege 4 auf der ersten Seite 1(a) des Substrates 1 ausgebildet sein. In 2 besitzt das Substrat 1 einen unterseitigen leitfähigen Bereich 6(a), der eine Sourceverbindung (beispielsweise eine low-seitige Sourceverbindung) für den ersten Halbleiter-Die 7 vorsieht. Das Substrat 1 besitzt auch einen unterseitigen leitfä higen Bereich 6(b), der eine Sourceverbindung (beispielsweise eine high-seitige Sourceverbindung) für den zweiten Halbleiter-Die 8 vorsieht.
Wie in 2 zu sehen ist, ist eine Gruppierung aus Lötverbindungsanordnungen 10 (beispielsweise Lötkugeln) um den ersten und zweiten Halbleiter-Die 7, 8 angeordnet. Bei diesem Beispiel können die Lötverbindungsanordnungen 10 an dem Umfang des Substrates 1 ausgebildet sein und können den ersten und zweiten Halbleiter-Die 7, 8 im Wesentlichen vollständig umgeben. Einige der Lötverbindungsanordnungen 10 stehen durch eine Anzahl leitender Brücken 5, die sich ebenfalls an dem Umfang des Substrates 1 befinden, in Verbindung mit dem Treiberchipbauelement 2 auf der ersten Seite 1(a) des Substrates.
Die Gruppierung aus Lötverbindungsanordnungen 10 kann durch ein beliebiges geeignetes Verfahren hergestellt werden, wie beispielsweise durch Lötpastendruck, durch Aufnehmen und Anordnen von Lötkugeln, etc. Es kann ein nachfolgender Aufschmelz- bzw. Reflow-Schritt ausgeführt werden, um das aufgebrachte Lot aufzuschmelzen. Die Lotaufbring- und Reflow-Prozesse sind in der Technik gut bekannt.
Bei den in 2 gezeigten Beispielen sind der erste und zweite Halbleiter-Die 7, 8 ungepackt. Ungepackte Halbleiter-Dies haben keine einkapselnde Formungszusammensetzung. Jedoch können bei anderen Ausführungsformen der erste und zweite Halbleiter-Die 7, 8 mit einer Formungszusammensetzung oder mit einem anderen geeigneten Material gepackt werden. Wenn sie gepackt werden, können die resultierenden Die-Bauelemente leitungslos sein oder mit Leitungen versehen sein. Beispiele von gepackten Dies sind in den U.S.-Patenten Nr. 6,469,384 und 6,133,634 , beide von Rajeev Joshi, einem Co-Erfinder der vorliegenden Anmeldung, beschrieben. Diese U.S.-Patente sind hier durch Bezugnahme eingeschlossen.
3 zeigt eine planare Draufsicht des Multichipmoduls 100. In 3 ist eine Anzahl von Abkürzungen (beispielsweise D1, S1, etc.) gezeigt. Diese Abkürzungen entsprechen den Lötverbindungsanordnungen an der zweiten Seite des Substrates 1. Die Abkürzungen sind unten unter Bezugnahme auf die 6 und 8 beschrieben.
Unter Bezugnahme auf 3 können einige Vorteile des Multichipmoduls 100 beschrieben werden. Das Bezugszeichen 101 zeigt eine Verbindung zwischen einer Zuleitung des Treiberchipbauelements 2 und dem Gatebereich in dem lowseitigen MOSFET in dem ersten Halbleiter-Die 7. Das Bezugszeichen 103 zeigt eine Verbindung zwischen einer Zuleitung des Treiberchipbauelements 2 und dem Gatebereich des high-seitigen MOSFET in dem zweiten Halbleiter-Die 8. Low-Treibersignale gelangen durch den durch Bezugszeichen 101 gezeigten Schaltungspfad, und High-Treibersignale gelangen durch den durch Bezugszeichen 103 gezeigten Schaltungspfad. Wie zu sehen ist, sind die Verbindungspfadlängen zwischen dem Treiberchipbauelement 2 und den MOSFETs in den Halbleiter-Dies 7, 8 kurz. Dies verringert die Induktivität in den zu den MOSFETs führenden leitenden Pfaden.
4 zeigt eine Seitenansicht des Multichipmoduls 100 im Schnitt. 5 zeigt eine Vorderansicht des Multichipmoduls 100. In 5 sind der erste und zweite Drainbereich 7(d), 8(d) des ersten und zweiten MOSFET in dem ersten und zweiten Halbleiter-Die 7, 8 gezeigt. Bei einigen Ausführungsformen können der erste und zweite Drainbereich 7(d), 8(d) direkt mit leitenden Bereichen (beispielsweise leitenden Kupferbereichen) einer Leiterplatte (nicht gezeigt) verlötet sein. Dies hilft, Wärme von dem ersten und zweiten Halbleiter-Die 7, 8 abzuleiten. Beispielsweise werden bezüglich der high-seitigen und low-seitigen MOSFETs Q1 und Q2, die in dem Schaltungsschaubild in 8 gezeigt sind, die MOSFETs Q1 und Q2 über ihre Drainverbindungen zu der gedruckten Leiterplatte gekühlt.
Beide MOSFETs Q1 und Q2 leiten eine beträchtliche Wärme ab. Eine Maximierung der Kontaktfläche zwischen dem Kupfer auf einer Leiterplatte und den Drains der MOSFETs Q1 und Q2 maximieren eine Wärmeableitung bzw. -dissipation.
Andere Vorteile des Multichipmoduls 100 können unter Bezugnahme auf die 4 und 5 beschrieben werden. Zunächst liegen, wie in 5 zu sehen ist, die Rückseiten der Halbleiter-Dies 7, 8 frei. Es kann eine Flipchip-Technologie dazu verwendet werden, das Multichipmodul 100 an einer Drainverbindung an einer Leiterplatte zu befestigen. Auf diese Art und Weise besitzt das Multichipmodul ein optimales Betriebsverhalten hinsichtlich RDSon wie auch Energieableitung. Ein niedriger RDSon erlaubt folglich ein Hochgeschwindigkeits-Schaltverhalten. Zweitens stellt der Abstand des planaren Die-Rückens zu den um den Umfang herum angeordneten Lötkugeln 10 eine gleichförmige Abstandshöhe des fertiggestellten Multichipmodul 100 nach einer Befestigung desselben an einer Leiterplatte (nicht gezeigt) sicher.
6 zeigt eine Ansicht des Multichipmoduls 100 von unten. In dieser Ansicht sind die Lötverbindungsanordnungen 10 deutlicher gezeigt. Die verschiedenen um den Umfang herum angeordneten Lötverbindungsanordnungen 10 in 6 können den verschiedenen Stiften in dem Treiber 200 in dem Schaltungsschaubild, das in 8 zu sehen ist, und dem Treiberchipbauelement 2, das in den 1 und 2 gezeigt ist, entsprechen. BOOT entspricht einem "Bootstrap-Eingang" (einem Startroutine- bzw. Urladeeingang). Von diesem Stift ist ein Kondensator mit dem SW-Knoten verbunden. SW entspricht einem "Schaltknoten". Diese Kugeln sind mit der Source von Q1 wie auch dem SW-Stift des Treiberchipbauelements verbunden. Er ist mit dem Drainbereich von Q2 verbunden, um die Verbindung zwischen der Source des oberen MOSFET und der Drain des unteren MOSFET zu bilden. SW ist auch der Rückführpfad für den Gatetreiberstrom von Q1. S2 entspricht "Source von Q2/PGND". S2 ist mit der Strommasse bzw. -erde verbunden. VDD entspricht einem Stromversorgungseingang, wie beispielsweise einem IC-Stromversorgungseingang von 5 Volt. VSCO entspricht einer Ausgabe der gegenwärtig erfassten Spannung bzw. "current sense voltage out". Die Spannung an diesem Stift kann dem Zehnfachen des Spannungsabfalls über den MOSFET Q2 entsprechen, wenn LGATE (low-seitiges Gate) in den High-Zustand getrieben wird und UGATE (high-seitiges Gate) in den Low-Zustand getrieben wird. PWM entspricht einem "PWM-Eingangssignal". Dieses Pulsbreitenmodulationssignal stammt von dem PWM-Controller und wird dazu verwendet, die Zustände der Gatetreiber zu steuern. Wenn der Stift im High-Zustand ist, wird der obere MOSFET in den Einzustand getrieben und LGATE wird in den Low-Zustand getrieben. Wenn er im Low-Zustand ist, wird LGATE in den High-Zustand getrieben und UGATE in den Low-Zustand getrieben. Wenn er offen gelassen wird, treibt dieser Stift sowohl UGATE als auch LGATE in den Low-Zustand. SGND entspricht einer "Signalmasse". Diese ist mit der Masse bzw. Erde des PWM-Controllers verbunden. VP ist ein Stromeingang für 12 Volt, die über einen internen Teiler zum Ausschluss zu niedriger Spannung erfasst werden. N/C bedeutet keine Verbindung. LDRV bedeutet den Gatetreiberausgang des low-seitigen MOSFET. HDRV bedeutet den Gatetreiberausgang des high-seitigen MOSFET.
7 zeigt eine Explosionsansicht des Multichipmoduls 100. In 7 können andere Vorteile der Ausführungsformen der Erfindung beschrieben werden. Zunächst sehen, wie durch Bezugszeichen 115 gezeigt ist, Metallbahnen der oberen und unteren Fläche kürzere Verbindungslängen zwischen dem Treiberchipbauelement 2 und den MOSFETs in dem ersten und zweiten Halbleiter-Die 7, 8 vor. Die bestimmten Bahngestaltungen können je nach Wunsch des Endverbrauchers geändert werden, während dieselbe Lötverbindungs- und Die-Rücken-Anschlussflächengestaltung zu der Leiterplatte (nicht gezeigt) beibehalten wird. Zweitens erlauben die Lötverbindungsanordnungen 10 an dem Umfang des Substrates 1 kürzere Verbindungspfade zu benachbarten Vorrichtungen zur weiteren Leistungsoptimierung je nach der beabsichtigten Anwendung, während gleichzeitig die Verwendung von Leiterplatten raum verbessert ist. Drittens kann das Substrat 1 ein Keramiksubstrat sein. Keramiksubstrate besitzen eine gute Wärmeleitfähigkeit durch das Substrat, eine gute Wärmestabilität wie auch eine gute Feuchtebeständigkeit. Selbstverständlich können bei Ausführungsformen der Erfindung abhängig von dem jeweiligen Einsatzgebiet für das Multichipmodul 100 andere Substrate verwendet werden. Viertens ist das obere Treiberchipbauelement 2 während der Einschaltzyklen im Vergleich zu denjenigen, wenn die Komponenten einzelnen an einer Leiterplatte befestigt sind, niedrigeren Temperaturen ausgesetzt. Bei einem zweifachen MOSFET mit Treiber, wie in 8 zu sehen ist, zeigte das simulierte Wärmeverhalten bei verschiedenen Leiterplattengestaltungen, dass ein FAN 5003-Treiber (kommerziell erhältlich von Fairchild Semiconductor, Inc.) um 42 bis 56°C niedriger als eine herkömmliche Gestaltung für dieselbe Komponente ist.
Das Multichipmodul 100 kann auf eine beliebige geeignete Art und Weise hergestellt werden. Beispielsweise können bei einigen Ausführungsformen Leiterbahnen an der ersten und zweiten Seite 1(a), 1(b) des Substrates 1 ausgebildet werden. Anschließend kann ein vorgeformtes Treiberchipbauelement 2 an der ersten Seite des Substrates 1 beispiels weise unter Verwendung von Lot befestigt werden. Nachdem das Treiberchipbauelement 2 an dem Substrat 1 befestigt ist, kann der erste und zweite Halbleiter-Die 7, 8 an der zweiten Seite 1(b) des Substrates 1 unter Verwendung eines Flipchip-Prozesses befestigt werden. Anschließend können die Lötverbindungsanordnungen 10 an dem Umfang wie oben beschrieben ausgebildet werden. Wie oben angemerkt ist, können die Lötverbindungsanordnungen 10 durch Schablonendruck, durch Aufnahme- und Anordnungsprozesse, etc. ausgebildet werden. Sobald das Multichipmodul 100 ausgebildet ist, kann es seinerseits an einer Leiterplatte (nicht gezeigt) unter Verwendung eines Flipchip-Prozesses befestigt werden. Selbstverständlich ist es möglich, die Reihenfolge von einem oder mehreren dieser Prozesse zur Erzeugung des Multichipmoduls 100 abzuändern.
Die Begriffe und Ausdrücke, die hier verwendet worden sind, sind als Beschreibungsbegriffe und nicht als Beschränkung anzusehen, und es ist mit der Verwendung derartiger Begriffe und Ausdrücke nicht beabsichtigt, Äquivalente der gezeigten und beschriebenen Merkmale oder Anteile derselben auszuschließen, womit anzumerken ist, dass verschiedene Abwandlungen innerhalb des beanspruchten Schutzumfanges der Erfindung möglich sind. Beispielsweise ist es, obwohl gepackte Treiberchips detailliert beschrieben worden sind, bei anderen Ausführungsformen möglich, dass ein oder mehrere nicht gepackte Treiberchips an dem oben beschriebenen Substrat unter Verwendung eines direkten Chipbefestigungsprozesses befestigt werden können.
Überdies können eines oder mehrere Merkmale von einer oder mehreren Ausführungsformen der Erfindung mit einem oder mehreren Merkmalen anderer Ausführungsformen der Erfindung kombiniert werden, ohne vom Schutzumfang der Erfindung abzuweichen.
Zusammenfassung
Es ist ein Multichipmodul offenbart. Bei einer Ausführungsform umfasst das Multichipmodul ein Substrat mit einer ersten Seite und einer zweiten Seite, wobei die zweite Seite der ersten Seite gegenüberliegt. Ein Treiberchip befindet sich an der ersten Seite des Substrates. Ein Halbleiter-Die, der einen vertikalen Transistor umfasst, befindet sich an der zweiten Seite des Substrates. Der Treiberchip und der Halbleiter-Die stehen durch das Substrat in elektrischer Verbindung.

Claims

Multichipmodul mit: (a) einem Substrat mit einer ersten Seite und einer zweiten Seite, wobei die zweite Seite der ersten Seite gegenüberliegt; (b) einem Chip an der ersten Seite des Substrates; (c) einem Halbleiter-Die, der eine vertikalen Transistor umfasst, an der zweiten Seite, wobei der Chip und der Halbleiter-Die durch das Substrat in elektrischer Verbindung stehen; und (d) einer Gruppierung von Lötverbindungsanordnungen an der zweiten Seite des Substrates.
Multichipmodul nach Anspruch 1, wobei der Chip gepackt ist, und wobei der gepackte Chip ein Treiberchipbauelement ist.
Multichipmodul nach Anspruch 1, wobei der Halbleiter-Die ein erster Halbleiter-Die ist und der vertikale Transistor ein erster vertikaler Transistor ist, und wobei das Multichipmodul ferner einen zweiten Halbleiter-Die an der zweiten Seite des Substrates umfasst, wobei der zweite Halbleiter-Die einen zweiten vertikalen Transistor umfasst.
Multichipmodul nach Anspruch 3, wobei der erste vertikale Transistor ein Low-Drive-FET und der zweite vertikale Transistor ein High-Drive-FET ist.
Multichipmodul nach Anspruch 1, wobei die Gruppierung von Lötverbindungsanordnungen an einem Umfangsbereich des Substrates und um den Halbleiter-Die herum angeordnet ist.
Multichipmodul nach Anspruch 1, wobei der Halbleiter-Die nicht gepackt ist.
Multichipmodul nach Anspruch 1, wobei der Halbleiter-Die gepackt ist.
Multichipmodul nach Anspruch 1, wobei das Substrat eine einzelne Keramiklage aufweist.
Multichipmodul nach Anspruch 1, wobei das Substrat eine einzelne Keramiklage aufweist und Aluminiumoxid umfasst.
Multichipmodul nach Anspruch 1, wobei das Substrat eine einzelne Keramiklage aufweist, und wobei die Gruppierung von Lötverbindungsanordnungen um den Halbleiter-Die herum vorgesehen ist.
Multichipmodul mit: (a) einem Keramiksubstrat mit einer ersten Seite und einer zweiten Seite, wobei die zweite Seite der ersten Seite gegenüberliegt; (b) einem Treiberchip auf der ersten Seite des Substrates; (c) einem ersten Halbleiter-Die, der einen ersten vertikalen Transistor umfasst, an der zweiten Seite, wobei der Treiberchip und der erste Halbleiter-Die durch das Keramiksubstrat in elektrischer Verbindung stehen; (d) einem zweiten Halbleiter-Die, der einen zweiten vertikalen Transistor umfasst, an der zweiten Seite, wobei der Treiberchip und der zweite Halbleiter-Die durch das Keramiksubstrat in elektrischer Verbindung stehen; und (e) einer Gruppierung von Lötverbindungsstrukturen, die um den ersten und zweiten Halbleiter-Die herum angeordnet sind.
Multichipmodul nach Anspruch 11, wobei der erste und zweite Halbleiter-Die gepackt sind.
Multichipmodul nach Anspruch 11, wobei der erste und zweite Halbleiter-Die nicht gepackt sind.
Multichipmodul nach Anspruch 11, wobei der erste und zweite Halbleiter-Die mit der zweiten Seite des Keramiksubstrates durch eine Vielzahl von Lötverbindungen gekoppelt sind.
Multichipmodul nach Anspruch 11, wobei der Treiberchip, der erste vertikale Transistor und der zweite vertikale Transistor einen Teil eines Synchron-Abwärtswandlers bilden.
Multichipmodul nach Anspruch 11, wobei der erste vertikale Transistor einen ersten Leistungs-MOSFET mit einem ersten vertieften Gate umfasst und wobei der zweite vertikale Transistor einen zweiten Leistungs-MOSFET mit einem zweiten vertieften Gate umfasst.
Multichipmodul nach Anspruch 11, wobei das Keramiksubstrat Aluminiumoxid umfasst.
Multichipmodul nach Anspruch 11, wobei der erste und zweite Halbleiter-Die nicht gepackt sind und wobei die Gruppierung aus Lötverbindungsanordnungen eine Gruppierung aus Lotkugeln ist, die den ersten und zweiten Halbleiter-Die im Wesentlichen vollständig umgeben.