DE10356476B3

DE10356476B3 - Verfahren zur Herstellung einer Halbleiterstruktur

Info

Publication number: DE10356476B3
Application number: DE10356476A
Authority: DE
Inventors: Jürgen AMON; Jürgen Faul; Thomas Schuster; Ralf MÜLLER; Albrecht Kieslich; Johann Alsmeier; Dirk Offenberg; Matthias Goldbach
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-12-03
Filing date: 2003-12-03
Publication date: 2005-06-30
Anticipated expiration: 2023-12-04
Also published as: KR20050053497A; KR100655115B1; US7259060B2; US20050124124A1

Abstract

Die vorliegende Erfindung schafft ein Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von in einem Halbleitersubstrat (1) eines ersten Leitungstyps (p) vorgesehenen Speicherzellen, die eine Mehrzahl von planaren Auswahltransistoren und eine entsprechende Mehrzahl von damit verbundenen Speicherkondensatoren (TK1-TK4; TK1'-TK4') umfassen, wobei die Auswahltransistoren jeweilige erste und zweite aktive Bereiche (60, 61; 62, 61; 63, 64; 65, 64; 60', 61'; 62', 63'; 64', 65'; 66', 67') des zweiten Leitungstyps (n), von denen die ersten aktiven Bereiche (60, 62, 63, 65) mit den Speicherkondensatoren (TK1-TK4; TK1'-TK4') und die zweiten aktiven Bereiche (61, 64, 61', 63', 65', 67') mit jeweiligen Bitleitungen verbunden sind, und jeweilige Gate-Stapel (GS1-GS8) aufweisen, die durch ein Gate-Dielektrikum (5) isoliert über dem Halbleitersubstrat (1) vorgesehen sind. Dabei erfolgt eine einseitige Halo-Dotierung, und eine übermäßige Ausdiffusion der Halo-Dotierungsgebiete wird durch Einbringen einer diffusionshemmenden Spezies verhindert.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von in einem Halbleitersubstrat eines ersten Leitungstyps vorgesehenen Speicherzellen, die eine Mehrzahl von planaren Auswahltransistoren und eine entsprechende Mehrzahl von damit verbundenen Speicherkondensatoren umfassen, wobei die Auswahltransistoren jeweilige erste und zweite aktive Bereiche des zweiten Leitungstyps, von denen die ersten aktiven Bereiche mit den Speicherkondensatoren und die zweiten aktiven Bereiche mit jeweiligen Bitleitungen verbunden sind, und jeweilige Gate-Stapel aufweisen, die durch ein Gate-Dielektrikum isoliert über dem Halbleitersubstrat vorgesehen sind.
Planare Auswahl-Transistoren für DRAM-Speichereinrichtungen stoßen bei Gate-Längen unter 100 nm an technologische Grenzen, da einerseits ein ausreichendes Abschaltverhalten der hergestellten Transistoren zu garantieren ist und andererseits die auftretenden elektrischen Felder im Übergangs- bzw. Junction-Bereich kontrolliert niedrig sein müssen.
Bei Logik-Transistoren hingegen führen sehr hohe Kanal- bzw. Halo-Dotierungen, welche zur Verhinderung eines Durchschlags bzw. Punch through nötig sind, durch auftretende hohe Feldstärken zu Problemen in der Zuverlässigkeit an der Drain-Seite. Darüber hinaus erhöhen sich durch die hohen Dotierungen die Serienwiderstände auf Source- und Drain-Seite der Halbleitereinrichtung bzw. des Devices.

In diesem Zusammenhang ist in der älteren Patentanmeldung DE 102 40 429 A1 und in der US 6,444,548 B2 vorgeschlagen worden, eine einseitige Dotierung (auch als Halo-Implantation bezeichnet) in die Auswahltransistoren einzubringen (z.B. Bor für einen n-Kanal-Transistor), und zwar selbstjustiert zur Gate-Kante nach Her stellung des Gate-Stack. Bei einer Speichertechnologie erfolgt dies – abhängig vom Layout der Zelle – z.B. durch eine entsprechende Photomaske, auf der die zu implantierende Seite des Devices aufbelichtet ist. So wird beispielsweise für ein Layout, das in einer MINT-Zelle realisiert ist, eine Streifenmaske verwendet, während bei einem Checkerboard-Layout keine oder eine Lochmaske benötigt wird.

Allerdings finden bei der DRAM-Herstellung nach der Halo-Implantation zahlreiche thermische Prozessschritte statt, welche eine Ausdiffusion der Halo-Implantationsgebiete bewirken. Solange die Konzentration durch Ausdiffusion nicht im aktiven Anschlussgebiet auf der Seite des Speicherkondensators zu hoch wird, ist sie nicht störend hinsichtlich feldinduzierter Leckströme am Kondensator-Transistor-Übergang. Jedoch wird die Gefahr der ungewollten Konzentrationserhöhung am aktiven Anschlussgebiet auf der Seite des Speicherkondensators mit zunehmender Dimensionsverkleinerung immer grösser. Als Nachteile treten dann eine Verringerung der Haltezeit aufgrund von ungewollten Leckströmen vom Speicherkondensator zum Halo-Implantationsgebiet bzw. zur Bitleitung auf.

Die der vorliegenden Erfindung zugrunde liegende Aufgabe besteht darin, die Skalierbarkeit von planaran Array-Auswahl-Transistoren mit Halo-Implantationsgebieten, insbesondere für Gate-Längen unter 100 nm, zu verbessern.

Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Herstellungsverfahren für eine Halbleiterstruktur gelöst.

Von Vorteil beim erfindungsgemäßen Verfahren zur Herstellung einer Halbleiterstruktur ist, dass eine weitere Verkleinerung von DRAM-Speicherzellen möglich wird, wodurch ein Kostenvorteil begründet wird.

Die der Erfindung zugrunde liegende Idee besteht im wesentlichen darin, die übermässige Ausdiffusion der Halo-Implantationsgebiete durch Einbringen einer diffusionshemmemden bzw. Defekt-Trapping verursachenden Spezies zu verhindern.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.

Gemäß einer bevorzugten Weiterbildung sind der erste Einbringungsschritt und/oder der zweite Einbringungsschritt Implantationschritte.

Gemäß einer weiteren bevorzugten Weiterbildung sind die ersten Dotierungsbereiche Borbereiche und die zweiten Dotierungsbereiche Stickstoff- und/oder Kohlenstoffbereiche, welche vorzugsweise durch jeweilige Implantationen erzeugt werden. Auch mehrere Coimplantationen von Stickstoff- und/oder Kohlenstoffbereichen sind dabei möglich.

Gemäß einer weiteren bevorzugten Weiterbildung erfolgt ein Bilden eines Seitenwand-Oxids an freiliegenden Seitenwänden der Gate-Stapel unter gleichzeitiger Bildung diffundierter erster und zweiter Dotierungsbereiche unter der Gate-Kante.

Gemäß einer weiteren bevorzugten Weiterbildung werden die Gate-Stapel in etwa äquidistant zueinander aufgebracht, wobei unter jedem zweiten benachbarten Gate-Stapel im Halbleitersubstrat ein Speicherkondensator angeordnet ist.

Gemäß einer weiteren bevorzugten Weiterbildung werden die Gate-Stapel in etwa äquidistant zueinander aufgebracht, wobei alternierend unter jedem dritten oder ersten benachbarten Gate-Stapel im Halbleitersubstrat ein Speicherkondensator angeordnet ist.

Gemäß einer weiteren bevorzugten Weiterbildung erfolgt eine Bildung diffundierter erster und zweiter Dotierungsbereiche durch einen vorbestimmt eingestellten Extra-Temperschritt.

Gemäß einer weiteren bevorzugten Weiterbildung werden die Gate-Stapel mit einem Längenabstand von unter 100 nm hergestellt.

Gemäß einer weiteren bevorzugten Weiterbildung werden die Gate-Stapel parallel, streifenförmig auf dem Halbleitersubstrat vorgesehen.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.

Es zeigen:
1 bis 5 schematische Darstellungen aufeinanderfolgender Stadien im Herstellungsverfahren zur Erläuterung einer ersten Ausführungsform der vorliegenden Erfindung; und
6 bis 10 schematische Darstellungen aufeinanderfolgender Stadien im Herstellungsverfahren zur Erläuterung einer zweiten Ausführungsform der vorliegenden Erfindung.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
In 1 ist eine Halbleiterstruktur nach vorausgehenden elementaren Schritten im Herstellungsprozess dargestellt. In einem Halbleitersubstrat 1 sind Speicherkondensatoren TK1, TK2, TK3 und TK4 vertikal zur Oberfläche des Halbleitersubstrats 1 angeordnet. Über dem Halbleitersubstrat 1 ist ein Dielektrikum 5 aufgebracht, welches zur Passivierung des Halbleitersubstrats 1 dient. Auf dem Gate-Dielektrikum 5 ist in etwa äquidistant eine Vielzahl von Gate-Stapeln GS1 bis GS8 aufgebracht, wobei jeder Gate-Stapel vorzugsweise in drei gleichartig strukturierten Schichten 10, 20 und 30 vorgesehen ist. Die erste Gate-Stapelschicht 10, welche sich direkt an das Gate-Dielektrikum 5 anschließt, weist vorzugsweise Polysilizium auf. Darüber schließt sich eine zweite Gate-Stapelschicht 20 an, die insbesondere aus einem Metall-Silizid besteht, und auf welche eine dritte Gate-Stapelschicht 30 folgt, die vorzugsweise Siliziumnitrid aufweist. Die Gate-Stapel GS1 bis GS8 erstrecken sich in Zeichenebene vorzugsweise parallel und streifenförmig und weisen im wesentlichen dieselben Abmessungen auf.
ST bezeichnet in 1 STI (Shallow Trench Isolation)-Gräben, welche die Zellen voneinander trennen. Aus Gründen der Übersichtlichkeit werden diese STI (Shallow Trench Isolation)-Gräben im folgenden nicht weiter erwähnt bzw. sind nicht in den weiteren Zeichnungen dargestellt.
Gemäß der ersten vorliegenden Ausführungsform sind die Speicherkondensatoren TK1, TK2, TK3 und TK4 derart angeordnet, dass alternierend jeweils jeder dritte oder erste Gate-Stapel GS1, GS4, GS5 und GS8 über einem Kondensator TK1, TK2, TK3, TK4 zu liegen kommen.
In 2 ist die Halbleiterstruktur gemäß 1 in einem nachfolgenden Stadium des Herstellungsprozesses dargestellt. Zwischen jedem zweiten lateral benachbarten Gate-Stapelpaar GS1, GS2; GS3, GS4; GS5, GS6; GS7, GS8 ist eine, vorzugsweise photolithographisch strukturierte, Maske M vorgesehen, wobei ein Maskenabschnitt M zwischen zwei Gate-Stapeln, z.B. GS1 und GS2, angeordnet ist und einer der Gate-Stapel GS1 über einem Kondensator TK1 liegt, wohingegen der lateral benachbarte Gate-Stapel GS2 nicht über einem Speicherkondensator angeordnet ist. Ein solcher Maskenabschnitt M erstreckt sich vorzugsweise in vertikaler Richtung über die Gate-Stapel, z.B. GS1, GS2, hinaus und ist in der Breite derart strukturiert, dass ein aus einer vorbestimmten Richtung I1, I2 eingesetzter Implantationsstrahl zur Dotierung des Halbleitersubstrats 1 in den von der Maske unbedeckten Bereichen durch die Maske bzw. die Maskenabschnitte M nicht beeinträchtigt wird.
Gemäß der ersten Ausführungsform der vorliegenden Erfindung wird in von den Maskenabschnitten M nicht bedeckten Bereichen ein Dotierstoff in das Halbleitersubstrat 1 implantiert, wobei die Implantation I1, I2 aus einer bzw. zwei vorbestimmten Richtungen erfolgt und sich dementsprechend Dotierungsbereiche 100, 110, 105, 120, 130 vorzugsweise selbstjustiert zur Gate-Kante im Halbleitersubstrat 1 bilden.
Die Richtungen der Implantationen I1, I2 bilden mit der Vertikalen einen Winkel α bzw. -α, welcher zwischen 0°, d.h. I1 = I2, und dem Winkel zwischen der Vertikalen und einer Geraden, welche sich vom unteren Übergang zwischen Gate-Dielektrikum 5 und Gate-Stapel, z.B. GS3, unter Berühren der oberen seitlichen Außenkante eines lateral benachbarten Gate-Stapels, z.B. GS2, erstreckt. Ein Dotierstoff im Falle eines n-Kanal-Transistors ist beispielsweise Bor, welches gemäß der ersten Ausführungsform unter Einsatz einer Streifenmaske mit dem Maskenabschnitten M in das Halbleitersubstrat 1 eingebracht wird. Ein Dotierungsbereich 100, 110, 105, 120 und 130 wird jeweils nur an einer Seite bzw. Gate-Kante eines entsprechenden Gate-Stapels GS2, GS3, GS4, GS5, GS6, GS7 vorgesehen, welches zu einem asymmetrischen Design führt.
Die Bereiche 105 liegen in den STI-Gräben und haben keine elektrische Funktion bzw. können durch geeignete Maskierung auch weggelassen werden.
Gemäss 3 erfolgen dann zweite (bzw. auch mehrere) Implantationen I1', I2' unmittelbar anschliessend an die ersten Implantationen I1, I2, wobei Dotierungsbereiche 101, 111, 106, 121 und 131 aus einer diffusionshemmenden Spezies, z.B. Stickstoff oder Kohlenstoff bei Bor, in die Dotierungsbereiche 100, 110, 105, 120 und 130 eingebracht werden. Dabei haben sich Dosen im Bereich von 5 × 10¹³ bis 3 × 10¹⁵ cm^–3 als effektiv erwiesen.
In diesem Zusammenhang sei erwähnt, dass bei dieser Ausführungsform die implantierten Dotierungsbereiche 101, 111, 106, 121 und 131 als zusammenfallend mit den Dotierungsbereiche 100, 110, 105, 120 und 130 dargestellt sind. Dies ist jedoch nicht unbedingt erforderlich, und eine gewisse Abweichung, insbesondere in Richtung grösserer Eindingtiefe, hat sich nicht als störend erwiesen.
4 zeigt die Halbleiterstruktur gemäß 3 nach weiteren Verfahrensschritten gemäß der ersten Ausführungsform der vorliegenden Erfindung. Nach einem Strip der Maskenabschnitte M, d.h. der Streifenmaske bei einem MINT-Layout, wird über den oxidierbaren Seitenwänden der zwei unteren Gate-Stapelschichten 10, 20 eine Seitenwand-Oxidation durchgeführt, wodurch eine Seitenwand-Oxidationsschicht 40 gebildet wird. Während der thermisch durchgeführten Seitenwand-Oxidation bilden sich veränderte Dotierungsbereiche 100', 110', 120', 130' aus Bor bzw. 101', 111', 121', 131' aus der diffusionshemdenden Spezies. Allerdings ist diese Ausdiffusion aufgrund der diffusionshemenden Spezies stark beschränkt.
Durch geschicktes Ausnutzen der Segregation (Abreicherung der Dotierung ins entstehende Oxid) in das auf den Übergangs- bzw. Junction-Bereichen aufwachsende Oxid und der Diffusion unter die Gate-Kante kann die Potentialbarierre auf der Source-Seite des Devices beeinflußt, d.h. designed, werden, und die Junction-Felder (E-Felder) auf der Drain-Seite werden stark reduziert.
In 5 ist eine Halbleiterstruktur gemäß 4 nach im Herstellungsprozeß nachfolgenden Schritten dargestellt, wobei ein Seitenwand-Spacer 50, z.B. aus Siliziumnitrid, über den Seitenwänden der Gate-Stapel GS1 bis GS8 bzw. über den Seitenwand-Oxidschichten 40 aufgebracht sind. Darüber hinaus wurden aktive Halbleiterbereiche 60, 61, 62, 63, 64 und 65 zwischen den entsprechenden Gate-Stapeln GS1 bis GS8 ausgebildet. Weiter führende Herstellungsschritte wie Entfernen des Gate-Dielektrikums und ein nachfolgendes Vorsehen einer Kontaktierungseinrichtung (jeweils nicht dargestellt) sei nur ergänzend erwähnt.
Eine derart hergestellte Halbleiterstruktur mit asymmetrischer Dotierung, welche direkt vor, direkt nach und/oder während der Seitenwand-Oxidation durch Diffusion in ihrem Konzentrationsprofil angepasst wird, verbessert das Kurzkanal-Verhalten des Transistors und reduziert zugleich die elektrischen Felder auf der Drain-Seite des Devices. Die Drain-Seite ist im Falle einer Speicherzelle, bei der eine logische "1" als Information gespeichert ist, die Knoten- bzw. Node-Seite mit dem Speicherkondensator, während sie im Fall einer Logik-Anwendung die Seite des Devices mit dem höheren Potential charakterisiert. Prinzipiell kann dieses Verfahren sowohl für n- als auch für p-FET-Strukturen bzw. Devices unter der Verwendung entsprechender Species bzw. Substrat Dotierstoff-Kombinationen eingesetzt werden, wobei die Diffusion unter das Gate und die Segregation in das auf dem Source/Drain-Bereich aufwachsende Oxid stark von dem verwendeten Dotierstoff abhängt.
6 zeigt eine Halbleiterstruktur, welche sich im wesentlichen von der Halbleiterstruktur gemäß 1 darin unterscheidet, dass die Speicherkondensatoren TK1', TK2', TK3' und TK4', welche vertikal im Halbleitersubstrat 1 angeordnet sind, unter jedem zweiten, lateral benachbarten Gate-Stapel GS1, GS3, GS5 und GS7 vorgesehen sind. Dies entspricht einem Checkerboard-Layout. Auch bei diesem Layout können streifenförmige STI-Gräben vorgesehen werden, sind allerdings in diesem Schnitt nicht sichtbar.
In 7 ist die Halbleiterstruktur gemäß 6 dargestellt, wobei an den rechten Kanten der Gate-Stapel GS1 bis GS8 ohne Einsatz einer Maske Dotierungsbereiche 105'', 110'', 120'', 130'' und 140'' mittels einer gewinkelten ersten Implantation I1' in dem Halbleitersubstrat 1 vorgesehen sind. Für den vorbestimmten Implantationswinkel α gilt das mit Bezug auf 2 Erläuterte, wobei gemäß dieser zweiten Ausführungsform der vorliegenden Erfindung die Implantation I1'' nur aus einer Richtung durchgeführt wird, und zwar bei jedem benachbarten Gate-Stapel GS1 bis GS8 auf der gleichen Seite im Bereich des Übergangs zwischen dem Gate-Dielektrikum 5 und der ersten Gate-Stapelschicht 10 im Halbleitersubstrat. Grundsätzlich kann die Implantation ebenfalls aus der entsprechend anderen Richtung (nicht dargestellt) erfolgen, wobei ein negativer Winkel α auftritt und der andere Kantenbereich eines jeden Gate-Stapels GS1 bis GS8 am Übergang zwischen dem Gate-Dielektrikum 5 und der ersten Gate-Stapelschicht 10 im Halbleitersubstrat 1 mit einer entsprechenden Dotierung versehen wird.
Gemäss 8 erfolgt dann eine zweite Implantationen I1''' unmittelbar anschliessend an die erste Implantationen I'', wobei implantierte Dotierungsbereiche 106'', 111'', 121'', 131'' und 141'' aus einer diffusionshemmenden Spezies, z.B. Stickstoff oder Kohlenstoff bei Bor, in die Dotierungsbereiche 105'', 110'', 120'', 130'' und 140'' analog zur obigen ersten Ausführungsform eingebracht werden.
In 9 ist eine Anordnung gemäß 8 nach im Herstellungsverfahren nachfolgenden Prozeßschritten dargestellt. Wie mit Bezug auf 4 beschrieben, wird über den oxidierbaren Seitenwänden der Gate-Stapel GS1 bis GS8 eine Seitenwand-Oxidierung 40 generiert, währenddessen sich veränderte Dotierungsbereiche 110''', 120''', 130''', 140''' bzw. 111''', 121''', 131''' und 141''' an den Gate-Kanten der Gate-Stapel GS2, GS4, GS6 und GS8, welche nicht über einem Speicherkon densator angeordnet sind, bilden. Auch hier ist, wie mit Bezug auf 4 beschrieben, zur Verteilung der Dotierung in dem Halbleitersubstrat 1 ein gezielt eingestellter Extra-Temperschritt vorsehbar oder die Seitenwand-Oxidation auf zwei oder mehrere Teilschritte aufteilbar und die Implantation des Dotierungsstoffes, welche mit Bezug auf 6 und 7 erläutert wurde, dazwischen ausführbar, um eine optimierte räumliche Dotierungskonzentrationsverteilung zu generieren.
In 10 ist eine Struktur gemäß 9 dargestellt, wobei über den Seitenwänden bzw. dem Seitenwand-Oxid 40 der Gate-Stapel GS1 bis GS8 ein Seitenwand-Spacer 50 aufgebracht ist, welcher vorzugsweise aus Siliziumnitrid besteht. Außerdem sind aktive Halbleiterbereiche 60', 61', 62', 63', 64', 65', 66' und 67' vorgesehen, welche nach einer nachfolgenden Entfernung des Gate-Dielektrikums 5 in vom ummantelten Gate-Stack 10, 20, 30, 40 und 50 unbedeckten Bereichen zwischen den einzelnen Gate-Stapeln GS1 bis GS8 zur Anbindung an eine elektrische Kontakteinrichtung (nicht dargestellt) dienen.
Obwohl die vorliegende Erfindung vorstehend anhand zweier bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Insbesondere sind die Schichtmaterialien für die Gate-Stapel, deren Anordnung und der genannte Dotierstoff nur beispielhaft. Darüber hinaus ist die vorliegende Erfindung sowie die ihr zugrunde liegende Aufgabe prinzipiell auf beliebige integrierte Schaltungen anwendbar, obwohl sie mit Bezug auf integrierte DRAM-Speicher bzw. Logik-Schaltungen in Silizium-Technologie erläutert wurden. Ebenfalls sind auf Basis des erfindungsgemäßen Herstellungsverfahrens für eine Halbleiterstruktur sowohl n- als auch p-Kanal-Feldeffekt-Transistoren bzw. -Devices realisierbar.
Obwohl in den obigen Beispielen nur eine Coimplantation von Stickstoff- und/oder Kohlenstoffbereichen erwähnt wurde, sind selbstverständlich auch mehrere Coimplantationen möglich, insbesondere zur Erzeugung bestimmter räumlicher Profile.
Obwohl in den obigen Beispielen die Seitenwandoxidation nach den Implantationen der Halo- und Stickstoff- und/oder Kohlenstoffbereiche durchgeführt wurde und gleichzeitig zum Austreiben der implantierten Spezies benutzt wurde, können die Implantationen auch nach der Seitenwandoxidation durchgeführt werden und zusätzliche thermische Schritte zum Austreiben genutzt werden.

1: Halbleitersubstrat
5: Dielektrikum
10: Gate-Stapelschicht, vorzugsweise aus Polysilizium
20: Gate-Stapelschicht, vorzugswseise aus Metallsilizid
30: Gate-Stapelschicht, vorzugswseise aus Siliziumnitrid
40: Seitenwand-Oxid
50: Seitenwand-Spacer, z.B. aus Siliziumnitrid
60–65: aktive Bereiche
60'–67': aktive Bereiche
100, 105, 110, 120, 130, 105'', 110'', 120'', 130'', 140'': erste Dotierungsbereiche
100', 110', 120', 130', 110''', 120''', 130''', 140''': diffundierte erste Dotierungsbereiche
101, 106, 111, 121, 131, 106'', 111'', 121'', 131'', 141'': zweite Dotierungsbereiche
101', 111', 121', 131', 111''', 121''', 131''', 141''': diffundierte zweite Dotierungsbereiche
GS1–GS8: Gatestapel
M: Maske
I1, I1': Implantation, Richtung α
I2, I2': Implantation, Richtung -α
I1'; I1'': Implantation, Richtung α
α: Implantationswinkel zur Vertikalen

Claims

Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von in einem Halbleitersubstrat (1) eines ersten Leitungstyps (p) vorgesehenen Speicherzellen, die eine Mehrzahl von Planaren Auswahltransistoren und eine entsprechende Mehrzahl von damit verbundenen Speicherkondensatoren (TK1–TK4; TK1'–TK4') umfassen, wobei die Auswahltransistoren jeweilige erste und zweite aktive Bereiche (60, 61; 62, 61; 63, 64; 65, 64; 60', 61'; 62', 63'; 64', 65'; 66', 67') des zweiten Leitungstyps (n), von denen die ersten aktiven Bereiche (60, 62, 63, 65) mit den Speicherkondensatoren (TK1–TK4; TK1'–TK4') und die zweiten aktiven Bereiche (61, 64, 61', 63', 65', 67') mit jeweiligen Bitleitungen verbunden sind, und jeweilige Gate-Stapel (GS1–GS8) aufweisen, die durch ein Gate-Dielektrikum (5) isoliert über dem Halbleitersubstrat (1) vorgesehen sind, mit den folgenden Schritten: Vorsehen der Speicherkondensatoren (TK1–TK4; TK1'–TK4') im Halbleitersubstrat (1); Vorsehen des Gate-Dielektrikums (5) über dem Halbleitersubstrat (1); Vorsehen der Gate-Stapel (GS1–GS8) auf dem Gate-Dielektrikum (5); Durchführen eines ersten Einbringungsschrittes (I1, I2; I1'') zum Einbringen erster Dotierungsbereiche (100, 105, 110, 120, 130; 105'', 110'', 120'', 130'', 140'') des ersten Leitungstyps (p) selbstjustiert zu Kanten der Gate-Stapel (GS1–GS8) auf der Seite der zweiten aktiven Bereiche (61, 64, 61', 63', 65', 67') zum Erhöhen der Dotierung eines Kanalbereichs der Auswahltransistoren, der von den ersten aktiven Bereichen (60, 62, 63, 65) beanstandet ist; Durchführen eines zweiten Einbringungsschrittes (I1', I2'; I1''') zum Einbringen zweiter Dotierungsbereiche (101, 106, 111, 121, 131; 106'', 111'', 121'', 131'', 141''), welche einer thermischen Ausdiffusion der ersten Dotierungsbereiche (100, 105, 110, 120, 130; 105'', 110'', 120'', 130'', 140'') in Richtung der ersten aktiven Bereiche (60, 62, 63, 65) entgegenwirken; Vorsehen der ersten und zweiten aktiven Bereiche (60, 61; 62, 61; 63, 64; 65, 64; 60', 61'; 62', 63'; 64', 65'; 66', 67') selbstjustiert zu Kanten der Gate-Stapel (GS1–GS8).
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der erste Einbringungsschritt (I1, I2; I1'') und/oder der zweite Einbringungsschritt (I1', I2'; I1''') Implantationschritte sind.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die ersten Dotierungsbereiche (100, 105, 110, 120, 130; 105'', 110'', 120'', 130'', 140'') Borbereiche und die zweiten Dotierungsbereiche (101, 106, 111, 121, 131; 106'', 111'', 121'', 131'', 141'') Stickstoff- oder Kohlenstoffbereiche sind.
Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass mehrere zweite Einbringungsschritte (I1', I2'; I1''') zum Einbringen zweiter Dotierungsbereiche (101, 106, 111, 121, 131; 106'', 111'', 121'', 131'', 141''), welche einer thermischen Ausdiffusion der ersten Dotierungsbereiche (100, 105, 110, 120, 130; 105'', 110'', 120'', 130'', 140'') in Richtung der ersten aktiven Bereiche (60, 62, 63, 65) entgegenwirken, vorzugsweise als Implantationsschritte durchgeführt werden.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ein Bilden eines Seitenwand-Oxids (40) an freiliegenden Seitenwänden der Gate-Stapel (GS1–GS8) unter gleichzeitiger Bildung diffundierter erster und zweiter Dotierungsbereiche unter der Gate-Kante erfolgt.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Gate-Stapel (GS1–GS8) in etwa äquidistant zueinander aufgebracht werden, wobei unter jedem zweiten benachbarten Gate-Stapel (GS1, GS3, GS5, GS7) im Halbleitersubstrat (1) ein Speicherkondensator (TK1', TK2', TK3', TK4') angeordnet ist.
Verfahren nach einem der vorangehenden Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Gate-Stapel (GS1–GS8) in etwa äquidistant zueinander aufgebracht werden, wobei alternierend unter jedem dritten oder ersten benachbarten Gate-Stapel (GS1, GS4, GS5, GS8) im Halbleitersubstrat (1) ein Speicherkondensator (TK1, TK2, TK3, TK4) angeordnet ist.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass eine Bildung diffundierter erster und zweiter Dotierungsbereiche durch einen vorbestimmt eingestellten Extra-Temperschritt erfolgt.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Gate-Stapel (GS1–GS8) mit einem Längenabstand von unter 100 nm hergestellt werden.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Gate-Stapel (GS1–GS8) parallel, streifenförmig auf dem Halbleitersubstrat (1) vorgesehen werden.