DE10349125A1

DE10349125A1 - Halbleitervorrichtung mit Überspannungsschutzschaltung

Info

Publication number: DE10349125A1
Application number: DE10349125A
Authority: DE
Inventors: Fumitoshi Yamamoto; Yasufumi Murai; Keiichi Itami Furuya
Original assignee: Renesas Technology Corp; Kyoei Kogyo Co Ltd
Current assignee: Renesas Technology Corp; Kyoei Kogyo Co Ltd
Priority date: 2002-12-19
Filing date: 2003-10-22
Publication date: 2004-07-15
Also published as: TW200411937A; CN1508928A; US20040120085A1; KR20040054486A; JP2004200486A

Abstract

Eine Halbleitervorrichtung mit einer Überspannungsschutzschaltung beinhaltet eine Überspannungsschutzschaltung (51), die elektrisch mit einem Signaleingangsanschluss (34) verbunden ist und einen npn-Transistor (32) sowie einen npn-Transistor (33) besitzt. Die Halbleitervorrichtung ist derart gestaltet, dass der npn-Transistor (32) anfälliger für einen Durchbruch ist als der npn-Transistor (33), indem ein solcher Aufbau realisiert wird, bei dem ein schmalster Bereich einer Basis des npn-Transistors (32) eine Weite aufweist, die verschieden ist von einem schmalsten Bereich einer Basis des npn-Transistors (33). Somit wird eine Halbleitervorrichtung mit einer Überspannungsschutzschaltung erzielt, die einen normalen Betrieb erreichen kann.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf eine Halbleitervorrichtung mit einer Überspannungsschutzschaltung.

Eine Vielzahl von Vorrichtungen sind vorgeschlagen worden als eine Überspannungsschutzschaltung zum Schützen von z.B. einem Motorgefährt, einem Motor, einer Leuchtschirmanzeige, einer Audiovorrichtung und einem IC (Integrated Circuit = integrierter Schaltkreis), der aus Transistorvorrichtungen oder dergleichen aufgebaut ist, vor einem Strom oder einer Spannung, die kurzzeitig erhöht sind (ein Spannungsstoß). Eine herkömmliche Überspannungsschutzschaltung ist z.B. in der japanischen Patentoffenlegungsschrift JP 58-74081 offenbart.

Gemäß einem in der obigen Veröffentlichung offenbarten Aufbau beinhaltet die herkömmliche Überspannungsschutzschaltung einen lateralen pnp-Transistor und einen vertikalen npn-Transistor. Die Basis und der Emitter des lateralen pnp-Transistors und der Kollektor des vertikalen npn-Transistors sind beide elektrisch mit einem Eingangsanschluß verbunden. Der Kollektor des vertikalen npn-Transistors und die Basis des lateralen pnp-Transistors sind mit derselben n-dotierten Epitaxieschicht ausgebildet. Der Kollektor des lateralen pnp-Transistors und die Basis des vertikalen npn-Transistors sind mit demselben p-dotierten Verunreinigungsbereich ausgebildet, der innerhalb der n-dotierten Epitaxieschicht ausgebildet ist. Der Emitter des vertikalen npn-Transistors ist mit einem n-dotierten Verunreinigungsbereich innerhalb des p-dotierten Verunreinigungsbereichs ausgebildet.

Als nächstes wird ein Betrieb der Überspannungsschutzschaltung beschrieben, die in der Veröffentlichung gezeigt ist. Wenn eine Überspannung an den Eingangsanschluß angelegt wird, erreicht eine Verarmungsschicht des Kollektor-Basis-Übergangs die Verarmungsschicht des Emitter-Basis-Übergangs in dem lateralen pnp-Transistor und ein Durchgriffsdurchbruch (punchthrough breakdown) tritt auf. Folglich fließt ein Strom von dem Emitter zu dem Kollektor. Da dieser Strom als ein Basisstrom des vertikalen npn-Transistors dient, ist der vertikale npn-Transistor elektrisch verbunden. Daher werden bei dem an den Eingangsanschluß angelegten Spannungsstoß Ladungen von der Emitterseite des vertikalen npn-Transistors freigegeben.

Zusätzlich ist eine andere Überspannungsschutzschaltung z.B. in der japanischen Patentoffenlegungsschrift JP 5-206385 und in der japanischen Patentoffenlegungsschrift JP 56-19657 offenbart.

Um einen normalen Betrieb der in den obigen Veröffentlichungen dargestellten Überspannungsschutzschaltung zu erreichen, sollte der laterale pnp-Transistor einen Durchbruch bei einer Spannung unterhalb der des vertikalen npn-Transistors erfahren. Bei der Gestaltung, die in der obigen Veröffentlichung dargestellt ist, kann jedoch eine Spannung, bei der ein Durchbruch auftritt (im folgenden als eine "Spannungsfestigkeit" bezeichnet), bei dem lateralen pnp-Transistor höher sein als die Spannungsfestigkeit des vertikalen npn-Transistors. In einem solchen Fall erreicht die Überspannungsschutzschaltung nicht einen normalen Betrieb.

Insbesondere bei der in den obigen Veröffentlichungen gezeigten Überspannungsschutzschaltung sind der Basisbereich des vertikalen npn-Transistors und der Kollektorbereich des lateralen pnp-Transistors mit einem identischen Bereich von gleicher Dichte (d.h. ein identischer p-dotierter Verunreinigungsbereich) ausgebildet. Zusätzlich sind der Kollektorbereich des vertikalen npn-Transistors und der Basisbereich des lateralen pnp-Transistors mit einem identischen Bereich von identischer Dichte ausgebildet (d.h. eine identische n-dotierte Epitaxieschicht). Da die Verarmungsschicht des Basis-Kollektor-Übergangs des lateralen pnp-Tansistors eine Dicke aufweist, die im wesentlichen ähnlich der Verarmungsschicht des Basis-Kollektor-Übergangs des vertikalen npn-Transistors ist, ist daher die Tendenz des Lawinendurchbruchs im wesentlichen ähnlich und die Spannungsfestigkeit des lateralen pnp-Transistors ist im wesentlichen ähnlich der des vertikalen npn-Transistors. Folglich kann der Durchbruch in dem lateralen pnp-Transistor eher auftreten, als in dem vertikalen npn-Transistor, was den Betrieb der Überspannungsschutzschaltung instabil gemacht hat.

Eine Aufgabe der vorliegenden Erfindung ist es, eine Halbleitervorrichtung mit einer Überspannungsschutzschaltung bereitzustellen, mit der ein normaler Betrieb erreicht wird.

Die Aufgabe wird erfüllt durch eine Halbleitervorrichtung nach Anspruch 1.

Eine Halbleitervorrichtung mit einer Überspannungsschutzschaltung gemäß der vorliegenden Erfindung beinhaltet eine Überspannungsschutzschaltung, die mit einem Eingangssignalanschluss elektrisch verbunden ist und einen ersten Transistor und einen zweiten Transistor besitzt. Die Halbleitervorrichtung ist so gestaltet, dass der erste Transistor eher empfänglich für einen Durchbruch ist, als der zweite Transistor, indem ein solcher Aufbau realisiert wird, dass der schmalste Bereich der Basis des ersten Transistors eine Weite besitzt, die verschieden ist von dem schmalsten Bereich der Basis des zweiten Transistors.

Folglich wird eine Halbleitervorrichtung erreicht, die eine Überspannungsschutzschaltung beinhaltet, die einen normalen Betrieb erzielt, durch Realisieren eines solchen Schaltungsaufbaus, dass, wenn ein Spannungsstoß an den Signaleingangsanschluss angelegt wird, ein zweiter Transistor durch den Durchbruch eines ersten Transistors einschaltet und der an den Signaleingangsanschluss angelegte Spannungsstoß abgeschwächt wird.

Die Aufgabe wird auch gelöst durch eine Halbleitervorrichtung nach Anspruch 7

Eine Halbleitervorrichtung mit einer Überspannungsschutzschaltung gemäß der vorliegenden Erfindung beinhaltet eine Über spannungsschutzschaltung, die elektrisch mit einem Signaleingangsanschluss verbunden ist, und besitzt einen ersten und einen zweiten Transistor. Die Halbleitervorrichtung ist derart aufgebaut, dass der erste Transistor empfänglicher für einen Durchbruch ist als der zweite Transistor, indem ein solcher Aufbau realisiert wird, dass ein Bereich, der die Funktion als Basis des ersten Transistors übernimmt, eine Verunreinigungsdichte verschieden von einem Bereich hat, der eine Funktion als Basis des zweiten Transistors übernimmt.

Folglich wird eine Halbleitervorrichtung erzielt, die eine Überspannungsschutzschaltung beinhaltet, welche einen normalen Betrieb erreicht durch Realisieren eines solchen Schaltungsaufbaus, dass, wenn ein Spannungsstoß an den Signaleingangsanschluss angelegt wird, ein zweiter Transistor durch den Durchbruch eines ersten Transistors anschaltet, und der an den Signaleingangsanschluss angelegte Spannungsstoß abgeschwächt wird.

Die Aufgabe wird auch gelöst durch eine Halbleitervorrichtung nach Anspruch 9.

Eine Halbleitervorrichtung mit einer Überspannungsschutzschaltung gemäß der vorliegenden Erfindung beinhaltet eine Überspannungsschutzschaltung, die elektrisch mit einem Signaleingangsanschluss verbunden ist und einen ersten und einen zweiten Transistor besitzt. Die Halbleitervorrichtung beinhaltet ein Halbleitersubstrat mit einer Hauptoberfläche und einen Feldoxidfilm, der auf der Hauptoberfläche des Halbleitersubstrats ausgebildet ist. Der Emitter des ersten Transistors und der Kollektor des zweiten Transistors sind elektrisch mit dem Signaleingangsanschluss verbunden. Der Kollektor des ersten Transistors und die Basis des zweiten Transistors sind derart ausgebildet, dass sie vom gleichen Leitfähigkeitstyp und elektrisch miteinander verbunden sind. Die Basis des ersten Transistors ist elektrisch mit dem Emitter des ersten Transistors und dem Kollektor des zweiten Transistors verbunden. Ein pn-Übergang des Emitters und der Basis des ersten Transistors ist in Kontakt mit einem Ende des Feldoxidfilms, und der pn-Übergang des Kollektors und der Basis ist in Kontakt mit dem anderen Ende des Feldoxidfilms.

Folglich kann die Weite der Basis des ersten Transistors frei bestimmt werden durch den Feldoxidfilm. Daher kann durch Ausgestalten der Basis des ersten Transistors mit einer geringeren Weite als der der Basis des zweiten Transistors leicht ein Aufbau realisiert werden, bei dem der erste Transistor empfänglicher für einen Durchgriffsdurchbruch ist als der zweite Transistor.

Die Aufgabe wird auch gelöst durch eine Halbleitervorrichtung nach Anspruch 10.

Eine Halbleitervorrichtung mit einer Überspannungsschutzschaltung gemäß einer weiteren anderen Ausführungsform der vorliegenden Erfindung beinhaltet eine Überspannungsschutzschaltung, die elektrisch mit einem Signaleingangsanschluss verbunden ist und einen ersten und einen zweiten Transistor besitzt. Die Halbleitervorrichtung beinhaltet ein Halbleitersubstrat mit einer Epitaxieschicht eines ersten Leitfähigkeitstyps auf einer Hauptoberfläche. Der Emitter des ersten Transistors und der Kollektor des zweiten Transistors sind elektrisch mit dem Signaleingangsanschluss verbunden. Der Kollektor des ersten Transistors und die Basis des zweiten Transistors sind derart ausgebildet, dass sie vom gleichen Leitfähigkeitstyp und mit einem gemeinsamen ersten Diffusionsbereich eines zweiten Leit fähigkeitstyps ausgebildet sind. Die Basis des ersten Transistors ist elektrisch mit dem Emitter des ersten Transistors und dem Kollektor des zweiten Transistors verbunden. Die Basis des ersten Transistors umgibt den Emitter des ersten Transistors und beinhaltet einen zweiten Diffusionsbereich eines ersten Leitfähigkeitstyps mit einer Verunreinigungsdichte, die höher ist als die der Epitaxieschicht. Der erste Diffusionsbereich und der zweite Diffusionsbereich sind benachbart vorgesehen auf einer Hauptoberfläche innerhalb der Epitaxieschicht.

Folglich ist der zweite Diffusionsbereich, der als die Basis des ersten Transistors dient, mit einem Bereich eines Leitfähigkeitstyps ausgebildet, und der erste Diffusionsbereich, der als die Basis des zweiten Transistors dient, ist mit einem Bereich eines entgegengesetzten Leitfähigkeitstyps ausgebildet. Wenn die Weite der Basis des ersten Transistors geringer gemacht wird als die der Basis des zweiten Transistors, ist daher der erste Transistor so ausgebildet, dass er empfänglicher ist für einen Durchgriffsdurchbruch als der zweite Transistor. Zusätzlich, wenn die Basis des ersten Transistors eine Verunreinigungsdichte besitzt, die höher ist als die der Basis des zweiten Transistors, ist der erste Transistor so aufgebaut, dass er empfänglicher ist für einen Lawinendurchbruch als der zweite Transistor.

Es ist zu bemerken, dass bei der vorliegenden Spezifikation ein Bereich, der die Funktion einer Basis übernimmt, sich auf einen Verunreinigungsdiffusionsbereich bezieht, der einen pn-Übergang bildet mit sowohl einem Verunreinigungsdiffusionsbereich, der einen Emitter bildet und auch einem Verunreinigungsdiffusionsbereich, der einen Kollektor bildet, unter Verunreingigungsdiffusionsbereichen, die die Basis bilden.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
Von den Figuren zeigen:
1 einen Schaltplan, der eine Überspannungsschutzschaltung nach der ersten Ausführungsform der vorliegenden Erfindung darstellt;
2 eine Grundrißansicht, die schematisch einen Aufbau der Überspannungsschutzschaltung nach der ersten Ausführungsform der vorliegenden Erfindung darstellt;
3 eine Querschnittsansicht entlang der Linie III-III in 2;
4 eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach der zweiten Ausführung der vorliegenden Erfindung darstellt;
5 einen Schaltplan, der eine Überspannungsschutzschaltung nach der dritten Ausführungsform der vorliegenden Erfindung darstellt;
6 eine Grundrißansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit der Überspannungs schutzschaltung nach der dritten Ausführungsform der vorliegenden Erfindung darstellt;
7 eine Querschnittsansicht entlang der Linie VII-VII in 6;
8 eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach der vierten Ausführungsform der vorliegenden Erfindung darstellt;
9 eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzspannung nach der fünften Ausführungsform der vorliegenden Erfindung darstellt;
10 eine Grundrißansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach der sechsten Ausführungsform der vorliegenden Erfindung darstellt;
11 eine Querschnittsansicht entlang der Linie XI-XI in 10;
12 eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach der siebten Ausführungsform der vorliegenden Erfindung darstellt;
13 eine Grundrißansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach der achten Ausführungsform der vorliegenden Erfindung darstellt;
14 eine Querschnittsansicht entlang der Linie XIV-XIV in 13;
15 eine Grundrißansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach einer neunten Ausführungsform der vorliegenden Erfindung darstellt;
16 eine Querschnittsansicht entlang der Linie XVI-XVI in 15;
17 einen Schaltplan, der eine Überspannungsschutzschaltung nach einer zehnten Ausführungsform der vorliegenden Erfindung darstellt;
18 eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit der Überspannungsschutzschaltung nach der zehnten Ausführungsform der vorliegenden Erfindung darstellt;
19 eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach einer elften Ausführungsform der vorliegenden Erfindung darstellt;
20 eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach einer zwölften Ausführungsform der vorliegenden Erfindung darstellt;
21 einen Schaltplan, der eine Überspannungsschutzschaltung nach einer dreizehnten Ausführungsform der vorliegenden Erfindung darstellt;
22 eine Grundrißansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit der Überspannungsschutzschaltung nach der dreizehnten Ausführungsform der vorliegenden Erfindung darstellt;
23 eine Querschnittsansicht entlang der Linie XXIII-XXIII in 22; und
24 eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach einer vierzehnten Ausführungsform der vorliegenden Erfindung darstellt.
Im folgenden werden die Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Figuren beschrieben.
(Erste Ausführungsform)
Mit Bezug auf 1 beinhaltet eine Überspannungsschutzschaltung 51 einen npn-Transistor 32 und einen npn-Transistor 33. Der Kollektor des npn-Transistors 32 und der Kollektor des npn-Transistors 33 sind elektrisch mit einem Signaleingangsanschluss 34 und einem Vorrichtungsabschnitt 36 verbunden. Die Basis des npn-Transistors 32 und die Basis des npn-Transistors 33 sind elektrisch miteinander verbunden. Der Emitter des npn-Transistors 32 ist elektrisch sowohl mit der Basis des npn-Transistors 32, als auch mit der Basis des npn-Transistors 33 verbunden. Der Emitter des npn-Transistors 33 ist elektrisch mit dem Massepotential 35 verbunden.
Als nächstes wird der Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach der ersten Ausführungsform beschrieben werden.
Mit Bezug auf die 2 und 3 ist in einer Halbleitervorrichtung 61 ein p^–-Bereich 1 in einem unteren Abschnitt eines Halbleitersubstrats 91 ausgebildet, das z.B. aus monokristallinem Silizium ausgebildet ist. Auf dem p^–-Bereich 1 ist durch Injektion und Diffusion eine n⁺-Diffusionsschicht 2 ausgebildet. Auf der n⁺-Diffusionsschicht 2 ist eine n^–-Epitaxieschicht 4 ausgebildet. Eine p⁺-Diffusionsschicht 3a und eine p-dotierte Diffusionsschicht 6a sind auf dem p^–-Bereich 1 derart ausgebildet, dass sie die n^–-Epitaxieschicht 4 umgeben.
Innerhalb der n+-Diffusionsschicht 2 und der n^–-Epitaxieschicht 4 sind der npn-Transistor 32 und der npn-Transistor 33, die die Überspannungsschutzschaltung bilden, ausgebildet. Sowohl der npn-Transistor 32, als auch der npn-Transistor 33 beinhalten einen Emitterbereich, einen Basisbereich und einen Kollektorbereich.
In dem npn-Transistor 32 ist der Kollektorbereich ausgebildet mit der n⁺-Diffusionsschicht 2, der n^–-Epitaxieschicht 4 und einer in der n^–-Epitaxieschicht 4 ausgebildeten n⁺-Diffusionsschicht 8a. Der Basisbereich ist ausgebildet mit einer in der n^–-Epitaxieschicht 4 ausgebildeten p⁺-Diffusionsschicht 21 und einer in der p⁺-Diffusionsschicht 21 ausgebildeten p⁺-Diffusionsschicht 9a. Der Emitterbereich ist ausgebildet mit einer n⁺-Diffusionsschicht 8b, die benachbart zu der p⁺-Diffusions schicht 9a innerhalb der p⁺-Diffusionsschicht 21 ausgebildet ist.
In dem npn-Transistor 33 ist der Kollektorbereich ausgebildet mit der n^–-Epitaxieschicht 4, der n⁺-Diffusionsschicht 2, sowie einer n⁺-Diffusionsschicht 8a und ist mit einem Verunreinigungsbereich gebildet, der identisch ist mit dem für den Kollektor des npn-Transistors 32. Der Basisbereich ist ausgebildet mit einer in der n^–-Epitaxieschicht 4 ausgebildeten p-dotierten Diffusionsschicht 6b. Der Emitterbereich ist gebildet mit einer in der p-dotierten Diffusionsschicht 6b ausgebildeten n⁺-Diffusionsschicht 8c.
Die p⁺-Diffusionsschicht 21, die als der Basisbereich des npn-Transistors 32 dient, und die p-dotierte Diffusionsschicht 6b, die als Basisbereich des npn-Transistors 33 dient, sind jeweils mit voneinander verschiedenen Verunreinigungsdiffusionsbereichen ausgebildet und elektrisch miteinander verbunden. Hier steht eine Weite t1 für eine Weite eines schmälsten Bereichs in der p-dotierten Diffusionsschicht 6b, die als die Basis des npn-Transistors 33 dient. Z.B. steht die Weite t1 für eine Weite in einer Tiefe (Tiefe) der p-dotierten Diffusionsschicht 6b direkt unterhalb der n⁺-Diffusionsschicht 8c. Zusätzlich steht eine Weite t2 für eine Weite des schmalsten Bereichs in der p⁺-Diffusionsschicht 21, die als die Basis des npn-Transistors 32 dient. Z.B. steht die Weite t2 für eine Weite in einer Tiefe (Tiefe) der p⁺-Diffusionsschicht 21 direkt unterhalb der n⁺-Diffusionsschicht 8b. Die Weite t2 ist geringer als die Weite t1. Die p⁺-Diffusionsschicht 21 besitzt eine Verunreinigungsdichte, die höher als die der p-dotierten Diffusionsschicht 6b ist.
Hier ist die p⁺-Diffusionsschicht 21 ein Bereich, der eine Funktion als Basis des npn-Transistors 32 übernimmt, während die p-dotierte Diffusionsschicht 6b ein Bereich ist, der eine Funktion als Basis des npn-Transistors 33 übernimmt.
Zusätzlich werden p-dotierte Diffusionsschichten 6a, 6b gebildet durch Injektion von B (Bor) in die n^–-Epitaxieschicht 4 derart, dass z.B. eine Verunreinigungsdichte von näherungsweise 10¹³/cm³ erreicht wird. Die p⁺-Diffusionsschicht 21 wird gebildet durch z.B. Durchführen von thermischer Oxidation auf den Oberflächen der n^–-Epitaxieschicht 4 und der p-dotierten Diffusionsschicht 6b bis in eine Tiefe von mehreren 10 nm, sowie z.B. durch Injizieren von B in die Oberfläche derart, dass eine Verunreinigungsdichte in der Größenordnung von 10¹⁴/cm³ erreicht wird. Die n⁺-Diffusionsschicht 8b wird z.B. gebildet durch Injizieren von As (Arsen) in die Oberfläche der p+-Diffusionsschicht 21 derart, dass eine Dichte von näherungsweise 10¹⁵/cm³ erreicht wird. Die p⁺-Diffusionsschicht 9a wird z.B. durch Injizieren von B oder BF₂ in die Oberfläche der p+-Diffusionsschicht 21 derart, dass eine Dichte von näherungsweise 10¹⁵/cm³ erreicht wird, gebildet.
Zusätzlich werden in einem dem Verfahrensschritt, in dem die n⁺-Diffusionsschicht 8b gebildet wird, identischen Verfahrensschritt n⁺-Diffusionsschichten 8a, 8c auf der Oberfläche der n^–-Epitaxieschicht 4 bzw. der Oberfläche der p-dotierten Diffusionsschicht 6b gebildet. Darüber hinaus wird mit einem dem Verfahrensschritt, in dem die p⁺-Diffusionsschicht 9a gebildet wird, identischen Verfahrensschritt eine p⁺-Diffusionsschicht 9b auf der Oberfläche der p-dotierten Diffusionsschicht 6a gebildet. Die n⁺-Diffusionsschicht 8a; die p⁺-Diffusionsschicht 21, die n⁺-Diffusionsschicht 8b, die p⁺-Diffusionsschicht 9a und die p-dotierte Diffusionsschicht 6b; die n⁺-Diffusions schicht 8c; und die p⁺-Diffusionsschicht 9b sind voneinander elektrisch durch einen Feldoxidfilm 7 isoliert, der mit LOCOS (lokale Oxidation von Silizium) gebildet wird.
Ein Zwischenschichtisolierfilm 10 ist so ausgebildet, dass er die Oberfläche des Halbleitersubstrats 91 bedeckt. In den Zwischenschichtisolierfilm 10 sind jeweils Kontaktlöcher 11a bis 11d ausgebildet. Dementsprechend sind Oberflächen der n⁺-Diffusionsschicht 8a, der n⁺-Diffusionsschicht 8b und der p⁺-Diffusionsschicht 9a, der n⁺-Diffusionsschicht 8c, sowie der p⁺-Diffusionsschicht 9b freigelegt. Verbindungen 12a bis 12c aus z.B. polykristallinem Silizium mit einer eingebrachten Verunreinigung (im folgenden als "dotiertes Polysilizium" bezeichnet) sind auf dem Zwischenschichtisolierfilm 10 derart ausgebildet, dass sie elektrische Verbindungen zu jedem oben beschriebenen freigelegten Bereich durch jedes der Kontaktlöcher 11a bis 11d bilden. Somit ist die n⁺-Diffusionsschicht 8b elektrisch mit der p⁺-Diffusionsschicht 9a elektrisch verbunden, während die n⁺-Diffusionsschicht 8c elektrisch mit der p⁺-Diffusionsschicht 9b verbunden ist.
Als nächstes wird ein Betrieb der Überspannungsschutzschaltung gemäß der vorliegenden Erfindung beschrieben werden.
Mit Bezug auf 1, wenn der Spannungsstoß an den Signaleingangsanschluss 34 angelegt wird, steigt eine Spannung zwischen dem Emitter und dem Kollektor des npn-Transistors 32 an und ein Durchbruch tritt in dem npn-Transistor 32 auf. Wenn ein Durchbruch in dem npn-Transistor 32 auftritt, fließt ein Strom in der Basis des npn-Transistors 33 und der npn-Transistor 33 schaltet ein. Wenn der npn-Transistor 33 einschaltet, wird der an den Signaleingangsanschluss 34 angelegte Spannungsstoß an das Massepotential 35 über den npn-Transistor 33 freigegeben.
Somit wird die Anwendung des Spannungsstoßes an den Vorrichtungsabschnitt 36 verhindert.
Als nächstes wird ein Durchbruchphänomen des Transistors beschrieben werden. Allgemein gesprochen beinhaltet das Durchbruchsphänomen bei dem Transistor den Lawinendurchbruch und den Durchgriffsdurchbruch. Der Lawinendurchbruch bezieht sich auf das folgende Phänomen. Wenn eine große Rückwärtsspannung angelegt wird, wird ein Elektronen-Loch-Paar, das in einer Verarmungsschicht erzeugt wird, in einem elektrischen Feld beschleunigt und kollidiert mit Elektronen, die einen Kristall bilden. Somit nimmt die Anzahl von Elektronen-Loch-Paaren exponentiell zu und der Strom fließt. Wenn hierbei eine Dichte eines p-dotierten Bereichs und eines n-dotierten Bereichs, die miteinander verbunden sind, hoch ist, wird die Weite der Verarmungsschicht geringer gemacht und das elektrische Feld in der Verarmungsschicht wird größer sein. Daher tendiert die Anzahl der Elektronen-Loch-Paare dahin, zuzunehmen. Daher tendiert bei dem Transistor der Lawinendurchbruch dahin, um so leichter aufzutreten, je höher die Dichte des als die Basis dienenden Bereichs ist.
Der Durchgriffsdurchbruch bezieht sich auf das folgende Phänomen. Wenn eine große Rückwärtsspannung an den Transistor mit einer geringen Dichte insbesondere in dem Basisbereich angelegt wird, erstreckt sich die Verarmungsschicht des Basis-Kollektor-Übergangs derart, dass er die Verarmungsschicht des Emitter-Basis-Übergangs berührt. Folglich wird eine Potentialbarriere verringert, ein Elektron oder ein Loch fließt direkt von dem Emitter durch die Verarmungsschicht in den Kollektor und der Strom fließt.
In der vorliegenden Ausführungsform ist die Weite t2 in dem schmalsten Bereich der p⁺-Diffusionsschicht 21, die als die Basis des npn-Transistors 32 dient, geringer als die Weite t1 des p-dotierten Diffusionsbereichs 6b, der als die Basis des npn-Transistor 33 dient. Somit ist der npn-Transistor 32 derart aufgebaut, dass er anfälliger für den Durchgriffsdurchbruch ist als der npn-Transistor 33.
Zusätzlich hat bei der vorliegenden Ausführungsform die p⁺-Diffusionsschicht 21, die eine Funktion als die Basis des npn-Transistors 32 übernimmt, eine Verunreinigungsdichte, die höher ist als die der p-dotierten Diffusionsschicht 6b, die eine Funktion als die Basis des npn-Transistors 33 übernimmt. Somit ist der npn-Transistor 32 derart aufgebaut, dass er anfälliger für einen Lawinendurchbruch ist als der npn-Transistor 33.
Wie oben beschrieben, ist bei der vorliegenden Ausführungsform der npn-Transistor 32 derart aufgebaut, dass ein Durchbruch (Lawinendurchbruch oder Durchgriffsdurchbruch) sicher früher auftritt als in dem npn-Transistor 33. Daher kann eine Fehlfunktion, wie z.B. der Durchbruch des npn-Transistors 33, der dem Durchbruch des npn-Transistors 32 wie in einem herkömmlichen Beispiel vorgeht, verhindert werden. In anderen Worten, wenn sichergestellt ist, dass der Durchbruch in dem npn-Transistor 32 früher als in dem npn-Transistor 33 auftritt, ist es sichergestellt, dass der npn-Transistor 33 einschaltet und dass der an den Signaleingangsanschluss 34 angelegte Spannungsstoß abgeschwächt wird. Somit kann eine Fehlfunktion verhindert werden und die Überspannungsschutzschaltung, die einen normalen Betrieb erreicht, kann realisiert werden.
In der vorliegenden Ausführungsform wurde ein Beispiel beschrieben, bei der die zwei Konfigurationen beide angewendet wurden. D.h. (1) eine Konfiguration, bei der die Weite t2 der p⁺-Diffusionsschicht 21 geringer ist als die Weite t1 der p-dotierten Diffusionsschicht 6b; und (2) eine Konfiguration, bei der die p⁺-Diffusionsschicht 21 eine Verunreinigungsdichte höher als die der p-dotierten Diffusionsschicht 6b hat. Auf der anderen Seite sollte nur zumindest eine der zwei Konfigurationen (1) und (2) beinhaltet sein. Insbesondere, wenn nur die oben beschriebene Konfiguration (1) realisiert ist und der npn-Transistor 32 derart aufgebaut ist, dass der Durchgriffsdurchbruch früher auftritt als in dem npn-Transistor 33, kann die p⁺-Diffusionsschicht 21 eine Verunreinigungsdichte geringer als die der p-dotierten Diffusionsschicht 6b haben. Als andere Möglichkeit, wenn nur die oben beschriebene Konfiguration (2) realisiert ist und der npn-Transistor 32 derart aufgebaut ist, dass der Lawinendurchbruch früher auftritt als in dem npn-Transistor 33, kann die Weite t2 der p⁺-Diffusionsschicht 21 geringer sein als die Weite t1 der p-dotierten Diffusionsschicht 6b. Kurz, die Überspannungsschutzschaltung sollte lediglich derart aufgebaut sein, dass ein Durchbruch (Lawinendurchbruch oder Durchgriffsdurchbruch) in dem npn-Transistor 32 früher auftritt als in dem npn-Transistor 33 durch Verwenden von zumindest einer der oben beschriebenen Konfigurationen (1) und (2).
Zusätzlich sind bei der vorliegenden Ausführungsform die p⁺-Diffusionsschicht 21, die als der Basisbereich des npn-Transistors 32 dient, und die p-dotierte Diffusionsschicht 6b, die als der Basisbereich des npn-Transistors 33 dient, jeweils aus voneinander verschiedenen Verunreinigungsdiffusionsbereichen gebildet, und elektrisch miteinander verbunden. Dementsprechend kann der Basisbereich des npn-Transistors 32 derart gesteuert werden, dass er eine Dichte hat, die verschieden von der des Basisbereichs des npn-Transistors 33 ist. Weiter kann die Weite t2 des Basisbereichs des npn-Transistors 32 auf eine Weite gesteuert werden, die verschieden von der Weite t1 des Basisbereichs des npn-Transistors 33 ist. Daher kann, abhängig von dem Aufbau des Basisbereichs des npn-Transistors 32, die Spannungsfestigkeit des npn-Transistors 32 leicht derart festgelegt werden, dass sie geringer als die des npn-Transistors 33 ist. Daher kann die Spannungsschutzschaltung, die einen normalen Betrieb erreicht, leicht realisiert werden.
(Zweite Ausführungsform)
Mit Bezug auf 4 hat eine Halbleitervorrichtung nach der vorliegenden Ausführungsform einen Aufbau, der von dem der ersten Ausführungsform darin verschieden ist, dass der Basisbereich des npn-Transistors 32 und der Basisbereich des npn-Transistors 33 sich die identische p-dotierte Diffusionsschicht 6b teilen. Daher sind die n⁺-Diffusionsschicht 8c, die p⁺-Diffusionsschicht 9a und die n⁺-Diffusionsschicht 8b innerhalb der p-dotierten Diffusionsschicht 6b ausgebildet.
Der Basisbereich des npn-Transistors 32 ist ausgebildet mit der p-dotierten Diffusionsschicht 6b und der p⁺-Diffusionsschicht 9a. Der Basisbereich des npn-Transistors 33 ist ausgebildet mit der p-dotierten Diffusionsschicht 6b. In diesem Aufbau ist der schmalste Bereich des Basisbereichs des npn-Transistors 32 ein Bereich der p-dotierten Diffusionsschicht 6b in der Figur zu der Seite der n⁺-Diffusionsschicht 8b, der eine Weite s1 hat. Der schmälste Bereich des Basisbereichs des npn-Transistors 33 ist ein Bereich der p-dotierten Diffusionsschicht 6b, die sich in der Figur direkt unterhalb der n⁺-Diffusionsschicht 8c befindet, der eine Weite t1 hat. Die Weite s1 ist geringer als t1. Zusätzlich ist die p-dotierte Diffusionsschicht 6b ein Bereich, der eine Funktion als Basis des npn-Transistors 32, sowie eine Funktion als Basis des npn-Transistors 33 übernimmt.
An dieser Stelle beziehen sich gleiche Bezugszeichen auf die gleichen Bauelemente, da der Aufbau ansonsten im wesentlichen gleich dem der in den 1 bis 3 dargestellten ersten Ausführungsform ist, und daher wird eine Beschreibung nicht bereitgestellt.
Bei der vorliegenden Ausführungsform sind die p-dotierte Diffusionsschicht 6b, die als der Basisbereich des npn-Transistors 32 dient, und die p-dotierte Diffusionsschicht 6b, die als der Basisbereich des npn-Transistors 33 dient, mit demselben Verunreinigungsdiffusionsbereich ausgebildet. Mit einem solchen Aufbau, wenn die Weite s1 des Basisbereichs des npn-Transistors 32 geringer gemacht ist, als die Weite t1 des Basisbereichs des npn-Transistors 33, ist der npn-Transistor 32 anfälliger für den Durchgriffsdurchbruch als der npn-Transistor 33. Daher kann die Überspannungsschutzschaltung, die einen normalen Betrieb erreicht, gebildet werden und die Anzahl der Verunreinigungsdiffusionsbereiche ist verringert. Somit wird ein Herstellungsverfahren der Halbleitervorrichtung vereinfacht.
(Dritte Ausführungsform)
Mit Bezug auf 5 beinhaltet eine Überspannungsschutzschaltung 52 einen npn-Transistor 37 einen pnp-Transistor 38 und ein Widerstandselement 39. Der Emitter des pnp-Transistors 38 und ein Ende des Widerstandselements 39 sind jeweils mit dem Signaleingangsanschluss 34 und dem Vorrichtungsabschnitt 36 elektrisch verbunden. Die Basis des npn-Transistors 37 und der Kollektor des pnp-Transistors 38 sind elektrisch miteinander verbunden, sowie jeweils mit dem Massepotential 35 elektrisch verbunden. Der Emitter des npn-Transistors 37 ist mit der Basis des npn-Transistors 37, dem Kollektor des pnp-Transistors 38 und dem Massepotential 35 elektrisch verbunden. Der Kollektor des npn-Transistors 37 ist elektrisch mit der Basis des pnp-Transistors 38 und einem anderen Ende des Widerstandselementes 39 verbunden.
Als nächstes wird ein Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach der dritten Ausführungsform beschrieben werden.
Mit Bezug auf die 6 und 7 ist in einer Halbleitervorrichtung 62 der p^–-Bereich 1 in einem unteren Abschnitt eines Halbleitersubstrats 92 aus z.B. monokristallinem Silizium ausgebildet. Auf dem p^–-Bereich 1 sind n⁺-Diffusionsschichten 2a, 2b durch Injektion und Diffusion ausgebildet. Auf jeder der n⁺-Diffusionsschichten 2a, 2b sind jeweils n^–-Epitaxieschichten 4a, 4b ausgebildet. Eine p⁺-Diffusionsschicht 3c und eine p-dotierte Diffusionsschicht 6c sind derart ausgebildet, dass sie die n^–-Epitaxieschichten 4a, 4b umgeben. Somit ist die n^–-Epitaxieschicht 4a elektrisch von der n^–-Epitaxieschicht 4b isoliert, und die n⁺-Diffusionsschicht 2a ist elektrisch von der n⁺-Diffusionsschicht 2b isoliert.
In der n+-Diffusionsschicht 2b und der n^–-Epitaxieschicht 4a sind der npn-Transistor 37 und der pnp-Transistor 38, die die Überspannungsschutzschaltung bilden, ausgebildet. Der npn-Transistor 37 und der pnp-Transistor 38 beinhalten jeweils den Emitterbereich, den Basisbereich und den Kollektorbereich.
In dem npn-Transistor 37 wird der Kollektorbereich gebildet aus der n⁺-Diffusionsschicht 2b, der n^–-Epitaxieschicht 4a und einer in der n^–-Epitaxieschicht 4a ausgebildeten n⁺-Diffusionsschicht 8d. Der Basisbereich ist ausgebildet mit der in der n^–-Epitaxieschicht 4a ausgebildeten p⁺-Diffusionsschicht 21, einer neben der p⁺-Diffusionsschicht 21 innerhalb der n^–-Expitaxieschicht 4a ausgebildeten p-dotierten Diffusionsschicht 6g und einer innerhalb der p-dotierten Diffusionsschicht 6g ausgebildeten p⁺-Diffusionsschicht 9g. Der Emitterbereich ist ausgebildet mit einer neben der p⁺-Diffusionsschicht 9g innerhalb der p⁺-Diffusionsschicht 21 gebildeten n⁺-Diffusionsschicht 8e.
In dem pnp-Transistor 38 ist der Emitterbereich ausgebildet mit einer in der n^–-Epitaxieschicht 4a ausgebildeten p+-Diffusionsschicht 9f. Der Basisbereich ist mit der n^–-Epitaxieschicht 4a und der n⁺-Diffusionsschicht 2b ausgebildet. Der Kollektorbereich ist mit der p-dotierten Diffusionsschicht 6 und der p⁺-Diffusionsschicht 9g ausgebildet.
Hier sind die p-dotierte Diffusionsschicht 6g und die p⁺-Diffusionsschicht 9g auf der Oberfläche des Halbleitersubstrats 92 derart ausgebildet, dass sie in der Figur eine Seite der p⁺-Diffusionsschicht 9f umgeben.
In der n^–-Epitaxieschicht 4b ist das Widerstandselement 39, das die Überspannungsschutzschaltung bildet, ausgebildet. Das Widerstandselement 39 ist ausgebildet mit einer p⁺-Diffusionsschicht 15, die in einer n^–-Epitaxieschicht 4b ausgebildet ist, und den p⁺-Diffusionsschichten 9c, 9d, die in der p⁺-Diffusionsschicht 15 ausgebildet sind.
Bei diesem Aufbau ist ein schmalster Bereich in dem Basisbereich des npn-Transistors 37 in der Figur ein Bereich in der p⁺-Diffusionsschicht 21 direkt unterhalb der n⁺-Diffusions schicht 8e, der eine Weite t3 hat. Ein schmalster Bereich in dem Basisbereich des pnp-Transistors 38 ist in der Figur ein Bereich in der n^–-Epitaxieschicht 4a zur Seite der p⁺-Diffusionsschicht 9f, der eine Weite s2 hat. Die Weite t3 ist geringer als die Weite s2. Zusätzlich ist die p⁺-Diffusionsschicht 21 ein Bereich, der eine Funktion als die Basis des npn-Transistors 37 übernimmt, während die n^–-Epitaxieschicht 4a ein Bereich ist, der eine Funktion als die Basis des pnp-Transistors 38 übernimmt. Die p+-Diffusionsschicht 21, die als ein eine Funktion als die Basis des npn-Transistors 37 übernehmender Bereich dient, ist aus einem Bereich eines Leitfähigkeitstyps ausgebildet, und die n^– -Epitaxieschicht 4a, die als ein eine Funktion als Basis des pnp-Transistors 38 übernehmender Bereich dient, ist aus einem Bereich eines entgegengesetzten Leitfähigkeitstyps ausgebildet.
Die p⁺-Diffusionsschicht 15 ist z.B. durch Ausführen von thermischer Oxidation auf den Oberflächen der n^–-Epitaxieschicht 4b bis in eine Tiefe von mehreren 10 nm und durch Injizieren von B in die Oberfläche derart, dass eine Verunreinigungsdichte in der Größenordnung von 10¹⁴/cm³ erreicht wird. Zusätzlich wird mit einem Verfahrensschritt identisch dem Verfahrensschritt, in dem die n⁺-Diffusionsschicht 8e gebildet wird, die n⁺-Diffusionsschicht 8d auf der Oberfläche der n^–-Epitaxieschicht 4a gebildet. Weiter werden mit einem Verfahrensschritt, der identisch ist zu dem Verfahrensschritt, in dem die p⁺-Diffusionsschicht 9g gebildet wird, die p⁺-Diffusionsschichten 9c, 9d auf der Oberfläche der p⁺-Diffusionsschicht 15; die p⁺-Diffusionsschicht 9f auf der Oberfläche der n^–-Epitaxieschicht 4a; und eine p⁺-Diffusionsschicht 9h auf der Oberfläche der p-dotierten Diffusionsschicht 6c gebildet. Die p⁺-Diffusionsschicht 15 und die p⁺-Diffusionsschichten 9c, 9d; die n⁺-Diffusionsschicht 8d; die p⁺-Diffusionsschicht 9g; die p⁺-Diffusionsschicht 9f; die p⁺-Diffusionsschicht 9g, die n⁺-Diffusionsschicht 8e und die p⁺-Diffusionsschicht 21; sowie die p⁺-Diffusionsschicht 9h werden jeweils durch den Feldoxidfilm 7 elektrisch isoliert.
Der Zwischenschichtisolierfilm 10 wird derart gebildet, dass er die Oberfläche des Halbleitersubstrats 92 bedeckt. In dem Zwischenschichtisolierfilm 10 sind Kontaktlöcher 11e bis 11j jeweils ausgebildet. Dementsprechend sind die Oberflächen der p⁺-Diffusionsschicht 9c, der p⁺-Diffusionsschicht 9d, der n⁺-Diffusionsschicht 8d, der p⁺-Diffusionsschicht 9f, der p⁺-Diffusionsschicht 9g und der n⁺-Diffusionsschicht 8e, sowie der p⁺-Diffusionsschicht 9h freigelegt. Verbindungen 12d bis 12g aus z.B. dotiertem Polysilizium sind auf dem Zwischenschichtisolierfilm 10 derart ausgebildet, dass sie eine elektrische Verbindung zu jedem oben beschriebenen freigelegten Bereich durch jedes der Kontaktlöcher 11e bis 11j realisieren. Somit ist die p⁺-Diffusionsschicht 9d elektrisch mit der n+-Diffusionsschicht 8d verbunden, während die p⁺-Diffusionsschicht 9g, die n⁺-Diffusionsschicht 8e und die p⁺-Diffusionsschicht 9h alle elektrisch miteinander verbunden sind. Ein Zwischenschichtisolierfilm 16 ist derart ausgebildet, dass er die Verbindungen 12d bis 12g bedeckt. In den Zwischenschichtisolierfilm 16 sind Kontaktlöcher 17a, 17b jeweils ausgebildet. Eine Verbindung 18 aus z.B. dotiertem Polysilizium ist in den Kontaktlöchern 17a, 17b ausgebildet. Somit ist die Verbindung 12d elektrisch mit der Verbindung 12f verbunden.
Als nächstes wird ein Betrieb der Überspannungsschutzschaltung nach der vorliegenden Ausführungsform beschrieben.
Mit Bezug auf 5 steigt die Spannung zwischen dem Emitter und dem Kollektor des npn-Transistors 37 an und ein Durchbruch tritt in dem npn-Transistor 37 auf, wenn der Spannungsstoß an den Signaleingangsanschluss 34 angelegt wird. Wenn der Durchbruch in dem npn-Transistor 37 auftritt, wird eine Potentialdifferenz zwischen den entgegengesetzten Enden des Widerstandselementes 39 erzeugt und ein Strom fließt in dem Widerstandselement 39. Zusätzlich erreicht ein Potential der Basis des pnp-Transistors 39 das Massepotential. Folglich schaltet der pnp-Transistor 38 ein, und der an den Signaleingangsanschluss 34 eingegebene Spannungsstoß wird über den pnp-Transistor 38 an das Massepotential 35 freigegeben. Somit wird die Anwendung des Spannungsstoßes an den Vorrichtungsabschnitt 36 verhindert.
Bei der vorliegenden Ausführungsform ist die p⁺-Diffusionsschicht 21, die als der Basisbereich des npn-Transistors 37 dient, aus einem Bereich eines Leitfähigkeitstyps ausgebildet, und die n^–-Epitaxieschicht 4a, die als der Basisbereich des pnp-Transistors 38 dient, ist aus einem Bereich eines entgegengesetzten Leitfähigkeitstyps ausgebildet. Wenn die Weite t3 der Basis des npn-Transistors 37 geringer als die Weite s2 der Basis des pnp-Transistors 38 gemacht ist, ist daher der npn-Transistor 37 derart aufgebaut, dass er anfälliger für einen Durchgriffsdurchbruch ist als der pnp-Transistor 38. Weiter, wenn die p⁺-Diffusionsschicht 21, die eine Funktion als die Basis des npn-Transistors 37 übernimmt, eine Verunreinigungsdichte größer als die der n^–-Epitaxieschicht 4a hat, die eine Funktion als die Basis des pnp-Transistors 38 übernimmt, ist der npn-Transistor 37 derart aufgebaut, dass er anfälliger für einen Lawinendurchbruch ist als der pnp-Transistor 38.
Wenn der npn-Transistor 37 derart aufgebaut ist, dass er anfälliger für einen Durchbruch (Lawinendurchbruch oder Durchgriffsdurchbruch) ist als der pnp-Transistor 38, erreicht daher die Überspannungsschutzschaltung einen normalen Betrieb.
Bei der vorliegenden Ausführungsform wurde ein Beispiel beschrieben, bei dem die beiden Konfigurationen beide beinhaltet sind. D.h. (1) eine Konfiguration, in der die Weite t3 der p⁺-Diffusionsschicht 21 geringer ist als die Weite s2 der n^–-Epitaxieschicht 4a; und (2) eine Konfiguration, in der die p+-Diffusionsschicht 21 eine Verunreinigungsdichte hat, die größer als die der n^–-Epitaxieschicht 4a ist. Auf der anderen Seite sollte nur zumindest eine der zwei oben beschriebenen Konfigurationen (1) und (2) enthalten sein.
(Vierte Ausführungsform)
Mit Bezug auf 8 sind in einer Halbleitervorrichtung nach der vorliegenden Ausführungsform eine n⁺-Diffusionsschicht 2c und eine n^–-Epitaxieschicht 4c ausgebildet, die elektrisch isoliert sind von einer n⁺-Diffusionsschicht 2b und einer n^–-Epitaxieschicht 4a durch eine p⁺-Diffusionsschicht 3c und eine p-dotierte Diffusionsschicht 6c. Auf der Oberfläche der n^–-Epitaxieschicht 4c ist eine n⁺-Diffusionsschicht 8f ausgebildet. Ein Kontaktloch 11q ist derart ausgebildet, dass es die Oberfläche der n⁺-Diffusionsschicht 8f frei legt. Die Verbindung 12g ist in dem Kontaktloch 11q ausgebildet. Daher sind die n⁺-Diffusionsschicht 8f, die p⁺-Diffusionsschicht 9h und die n⁺-Diffusionsschicht 8e, sowie die p⁺-Diffusionsschicht 9g elektrisch verbunden.
Hierbei beziehen sich gleiche Bezugszeichen auf die gleichen Komponenten, da der Aufbau ansonsten näherungsweise gleich dem der in den 5 bis 7 gezeigten dritten Ausführungsform ist, und die Beschreibung wird daher nicht gegeben.
In der vorliegenden Ausführungsform sind der Emitter und die Basis des npn-Transistors 37 und der Kollektor des pnp-Transistors 38 elektrisch verbunden mit der von der n^–-Epitaxieschicht 4a, in der der npn-Transistor 37 und der pnp-Transistor 38 ausgebildet sind, elektrisch isolierten n^–-Epitaxieschicht 4c. Dementsprechend werden, wenn Elektronen von dem unteren Abschnitt des Halbleitersubstrats 92 injiziert werden, Elektronen in einem Bereich der n^–-Epitaxieschicht 4c absorbiert, und die Einspeisung von Elektronen in eine Schaltung wird verhindert. Daher kann eine Fehlfunktion der Überspannungsschutzschaltung vermieden werden.
(Fünfte Ausführungsform)
Mit Bezug auf 9 ist in einer Halbleitervorrichtung nach der vorliegenden Ausführungsform der Emitterbereich des pnp-Transistors 38 aufgebaut aus einer p⁺-Diffusionsschicht 22, die auf der Oberfläche der n^–-Epitaxieschicht 4a ausgebildet ist, und der p⁺-Diffusionsschicht 9f, die in der p⁺-Diffusionsschicht 22 ausgebildet ist. Dementsprechend umgibt die p⁺-Diffusionsschicht 22 die p⁺-Diffusionsschicht 9f und bildet einen pn-Übergang mit der als die Basis des pnp-Transistors 38 dienenden n^–-Epitaxieschicht 4a. Es muß bemerkt werden, dass die p⁺-Diffusionsschicht 22 in einem Prozeßschritt gebildet wird, der identisch ist zu dem Prozeßschritt, in dem die p⁺-Diffusionsschicht 21 gebildet wird.
Hierbei beziehen sich gleiche Bezugszeichen auf gleiche Komponenten, da der Aufbau ansonsten näherungsweise gleich dem der in den 5 bis 7 dargestellten dritten Ausführungsform ist, und eine Beschreibung wird daher nicht bereitgestellt.
In der vorliegenden Ausführungsform wird die p⁺-Diffusionsschicht 22 derart gebildet, dass sie die p⁺-Diffusionsschicht 9f umgibt. Da eine pn-Übergangsfläche des pnp-Transistors 38 zunimmt, kann daher ein größerer Strom fließen. Somit kann die Überspannungsschutzschaltung einem größeren Spannungsstoßstrom angepaßt werden.
(Sechste Ausführungsform)
Mit Bezug auf die 10 und 11 ist in einer Halbleitervorrichtung nach der vorliegenden Ausführungsform eine n⁺-Diffusionsschicht 13 derart ausgebildet, dass sie einen Seitenabschnitt des Bereichs umgibt, in dem der npn-Transistor 37 und der pnp-Transistor 38 in der Figur innerhalb der n^–-Epitaxieschicht 4a ausgebildet sind, und dass sie auf dem gesamten Umfang mit der n⁺-Diffusionsschicht 2b in Berührung kommt. Somit ist der Seitenabschnitt und der untere Abschnitt des Bereichs, in dem der npn-Transistor 37 und der pnp-Transistor 38 in der Figur in der n^–-Epitaxieschicht 4a ausgebildet sind, von der n⁺-Diffusionsschicht 13 und der n⁺-Diffusionsschicht 2b umgeben. Die n⁺-Diffusionsschicht 13 und die n⁺-Diffusionsschicht 2b besitzen eine Verunreinigungsdichte, die höher ist als die der n^–-Epitaxieschicht 4a.
Hierbei beziehen sich gleiche Bezugszeichen auf gleiche Komponenten, da der Aufbau ansonsten näherungsweise gleich dem der in den 5 bis 7 gezeigten dritten Ausführungsform ist, und eine Beschreibung wird daher nicht bereitgestellt.
In der vorliegenden Ausführungsform sind der Seitenabschnitt und der untere Abschnitt des Bereichs, in dem der npn-Transistor 37 und der pnp-Transistor 38 in der Figur in der n^–-Epitaxieschicht 4a ausgebildet sind, von der n⁺-Diffusionsschicht 13 und der n⁺-Diffusionsschicht 2b umgeben, die eine Verunreinigungsdichte haben, die höher ist als die der n^–-Epitaxieschicht 4a. Wenn der Spannungsstoß an den Kollektorbereich des npn-Transistors 37 und den Basisbereich des pnp-Transistors 38 angelegt wird, tendiert der Spannungsstoßstrom dahin, von der n^–-Epitaxieschicht 4a in die n⁺-Diffusionsschicht 13 und in die n⁺-Diffusionsschicht 2b zu fließen. Daher wird der Fluß des Spannungsstoßstroms von der n^–-Epitaxieschicht 4a in den p^–-Bereich 1, die p⁺-Diffusionsschicht 3c und die p-dotierte Diffusionsschicht 6c unterdrückt. Dementsprechend wird ein Leck des Spannungsstoßstroms verhindert und eine Fehlfunktion der Spannungsschutzschaltung wird vermieden.
(Siebte Ausführungsform)
Mit Bezug auf 12 ist eine Halbleitervorrichtung in der vorliegenden Ausführungsform von der dritten Ausführungsform darin verschieden, dass der Basisbereich des npn-Transistors 37 und der Kollektorbereich des pnp-Transistors 38 dieselbe p-dotierte Diffusionsschicht 6g teilen. Daher sind die p⁺-Diffusionsschicht 9g und die n⁺-Diffusionsschicht 8e in der p-dotierten Diffusionsschicht 6g ausgebildet.
Der Basisbereich des npn-Transistors 37 ist aufgebaut aus der p-dotierten Diffusionsschicht 6g und der p⁺-Diffusionsschicht 9g. In diesem Aufbau ist der mit einer Weite t3 schmalste Bereich des Basisbereichs des npn-Transistors 37 ein Bereich der p-dotierten Diffusionsschicht 6g, der sich in der Figur direkt unterhalb der n⁺-Diffusionsschicht 8e befindet. Die Weite t3 ist geringer als die Weite s2. Zusätzlich ist die p-dotierte Diffusionsschicht 6g ein Bereich, der eine Funktion als die Basis des npn-Transistors 37 übernimmt.
Hierbei beziehen sich gleiche Bezugszeichen auf gleiche Komponenten, da der Aufbau ansonsten näherungsweise gleich dem der in den 5 bis 7 gezeigten dritten Ausführungsform ist, und daher wird eine Beschreibung nicht bereitgestellt.
In der vorliegenden Ausführungsform sind die p-dotierte Diffusionsschicht 6g, die als der Basisbereich des npn-Transistors 37 dient, und die p-dotierte Diffusionsschicht 6g, die als der Kollektorbereich des pnp-Transistors 38 dient, mit demselben Verunreinigungsdiffusionsbereich ausgebildet. Mit einem solchen Aufbau, wenn die Weite t3 des Basisbereichs des npn-Transistors 37 schmäler gemacht ist, als die Weite s2 des Basisbereichs des pnp-Transistors 38, ist der npn-Transistor 37 derart aufgebaut, dass er anfälliger für einen Durchgriffsdurchbruch ist als der pnp-Transistor 38. Daher kann eine Überspannungsschutzschaltung gebildet werden, die einen normalen Betrieb erreicht, und die Anzahl der Verunreinigungsdiffusionsbereiche kann um einen verringert werden. Damit ist das Herstellungsverfahren einer Halbleitervorrichtung vereinfacht.
(Achte Ausführungsform)
Mit Bezug auf die 13 und 14 ist in einer Halbleitervorrichtung 62 nach der vorliegenden Ausführungsform der Aufbau des Widerstandselementes 39 verschieden von dem der in den 5 bis 7 gezeigten dritten Ausführungsform.
Das Widerstandselement 39 ist ausgebildet mit einer n+-Diffusionsschicht 19a und ausgebildet in einer n^–-Epitaxieschicht 4a, in der der npn-Transistor 37 und der pnp-Transistor 38 ausgebildet sind. Eine p-dotierte Diffusionsschicht 6i zum elektrischen Isolieren der n⁺-Diffusionsschicht 19a, die als Widerstandselement 39 dient, ist auch in der n^–-Epitaxieschicht 4a ausgebildet. Dementsprechend wird die n⁺-Diffusionsschicht 19a von der p-dotierten Diffusionsschicht 6i umgeben.
Wie in 13 gezeigt erstrecken sich die n+-Diffusionsschicht 19a und die p-dotierte Diffusionsschicht 6i auf der Oberfläche des Halbleitersubstrates 92 derart, dass sie sich von einer Seite eines Bildungsbereiches des npn-Transistors 37 und des pnp-Transistors 38 bis zu der anderen Seite davon erstrecken, wobei sie an dem Bildungsbereich in einer zweidimensionalen Betrachtung vorbeigehen. Zusätzlich ist die n+-Diffusionsschicht 8d, die auf der rechten Seite des Bildungsbereiches des npn-Transistors 37 und des pnp-Transistors 38 in 7 ausgebildet ist, in der vorliegenden Ausführungsform auf der linken Seite davon ausgebildet.
Hierbei wird die n⁺-Diffusionsschicht 19a z.B. durch Injizieren von As (Arsen) in die Oberfläche der p-dotierten Diffusionsschicht 6i derart gebildet, dass sie eine Dichte von näherungsweise 10¹⁴ ∼ 10¹⁵/cm³ erreicht. Die n⁺-Diffusionsschicht 19a; die p⁺-Diffusionsschicht 9g; die p⁺-Diffusionsschicht 9f; die p⁺-Diffusionsschicht 9g, die n⁺-Diffusionsschicht 8e und die p⁺-Diffusionsschicht 21; die n⁺-Diffusionsschicht 8d; sowie die p⁺-Diffusionsschicht 9h sind durch den Feldoxidfilm 7 jeweils elektrisch isoliert.
Hierbei beziehen sich gleiche Bezugszeichen auf gleiche Komponenten, da der Aufbau bei dem Halbleitersubstrat 92 nach der vorliegenden Ausführungsform näherungsweise gleich dem bei dem Halbleitersubstrat 92 nach der in den 5 bis 7 gezeigten dritten Ausführungsform ist, und darum wird die Beschreibung nicht bereitgestellt.
Der Zwischenschichtisolierfilm 10 ist derart ausgebildet, dass er die Oberfläche des Halbleitersubstrates 92 bedeckt. In dem Zwischenschichtisolierfilm 10 sind die Kontaktlöcher 11k, 11m, 11n, 11p, 11y, 11z jeweils ausgebildet. Dementsprechend sind Oberflächen der n⁺-Diffusionsschicht 19a, der p⁺-Diffusionsschicht 9f, der p⁺-Diffusionsschicht 9g und der n⁺-Diffusionsschicht 8e, der n⁺-Diffusionsschicht 8d, sowie der p⁺-Diffusionsschicht 9h freigelegt. Verbindungen 12h bis 12k aus z.B. dotiertem Polysilizium sind in den Kontaktlöchern 11k, 11m, 11n, 11p, 11y und 11z ausgebildet. Somit ist die n⁺-Diffusionsschicht 19a mit der p⁺-Diffusionsschicht 9f; die p⁺-Diffusionsschicht 9g mit der n⁺-Diffusionsschicht 8e; sowie die n⁺-Diffusionsschicht 8d mit der n⁺-Diffusionsschicht 19a elektrisch verbunden. Der Zwischenschichtisolierfilm 16 ist derart ausgebildet, dass er die Verbindungen 12h bis 12k bedeckt. In den Zwischenschichtisolierfilm 16 sind Kontaktlöcher (nicht dargestellt) jeweils derart ausgebildet, dass sie die Oberflächen der Verbindungen 12i und 12k freilegen. Die Verbindung 18 (13) aus z.B. dotiertem Polysilizium ist in dem Kontaktloch ausgebildet. Somit ist die Verbindung 12i elektrisch mit der Verbindung 12k verbunden.
In der vorliegenden Ausführungsform ist die n⁺-Diffusionsschicht 19a, die das Widerstandselement 39 bildet, in der n^–-Epitaxieschicht 4 ausgebildet, in der der npn-Transistor 37 und der pnp-Transistor 38 ausgebildet sind. Darüber hinaus ist die n⁺-Diffusionsschicht 19a jeweils von der p-dotierten Diffusionsschicht 6i umgeben. Daher wird das Leck in die n^–-Epitaxieschicht 4 des in der n⁺-Diffusionsschicht 19a, die das Widerstandselement 39 bildet, fließenden Stroms unterdrückt durch die p-dotierte Diffusionsschicht 6i. Folglich ist es nicht notwendig, das Widerstandselement 39 elektrisch isoliert von dem npn-Transistor 37 und dem pnp-Tansistor 38 zu bilden, wodurch eine geringere Elementfläche erreicht wird.
(Neunte Ausführungsform)
Mit Bezug auf die 15 und 16 ist in einer Halbleitervorrichtung nach der vorliegenden Ausführungsform das Widerstandselement 39 mit einer leitfähigen Schicht 20 ausgebildet. Die leitfähige Schicht 20 ist oberhalb der Oberfläche des Halbleitersubstrats 92 z.B. auf dem Feldoxidfilm 7 ausgebildet. Die leitfähige Schicht 20 ist z.B. aus dotiertem Polysilizium. In der vorliegenden Ausführungsform sind die p-dotierte Diffusionsschicht 6i und die n⁺-Diffusionsschicht 19a nicht ausgebildet.
Hierbei beziehen sich gleiche Bezugszeichen auf die gleichen Komponenten, da der Aufbau ansonsten näherungsweise gleich dem der in den 13 und 14 dargestellten achten Ausführungsform ist, und eine Beschreibung wird daher nicht bereitgestellt.
Nach der vorliegenden Ausführungsform ist das Widerstandselement 39 von dem npn-Transistor 37 und dem pnp-Transistor 38 elektrisch vollständig isoliert. Wenn der Spannungsstoß an das Widerstandselement 39 angelegt wird, wird daher der Bereich, in dem der npn-Transistor 37 und der pnp-Transistor 38 ausgebildet sind, nicht beeinflußt. Folglich wird eine geringere Elementfläche erreicht, und eine Fehlfunktion der Überspannungsschutzschaltung wird vollständig verhindert.
(Zehnte Ausführungsform)
Mit Bezug auf 17 beinhaltet eine Überspannungsschutzschaltung 53 einen pnp-Transistor 40, einen pnp-Transistor 38 und ein Widerstandselement 39. Der Emitter des pnp-Transistors 38 und ein Ende des Widerstandselements 39 sind elektrisch mit dem Signaleingangsanschluss 34 und dem Vorrichtungsabschnitt 36 verbunden. Die Basis des pnp-Transistors 40 und die Basis des pnp-Transistor 38 sind elektrisch miteinander verbunden. Der Emitter des pnp-Transistors 40 ist elektrisch mit der Basis des pnp-Transistors 40 und mit der Basis des pnp-Transistors 38 verbunden. Das andere Ende des Widerstandselementes 39 ist elektrisch mit dem Emitter des pnp-Transistors 40, der Basis des pnp-Transistors 40 und der Basis des pnp-Transistors 38 verbunden. Der Kollektor des pnp-Transistors 40 ist elektrisch mit dem Kollektor des pnp-Transistors 38 und dem Massepotential 35 verbunden.
Als nächstes wird ein Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach der zehnten Ausführungsform beschrieben werden.
Mit Bezug auf 18 ist in einer Halbleitervorrichtung 63 ein p^–-Bereich 1 in dem unteren Abschnitt eines z.B. aus monokristallinem Silizium ausgebildeten Halbleitersubstrats 93 ausgebildet. Auf dem p^–-Bereich 1 ist eine n⁺-Diffusionsschicht 2 durch Injektion und Diffusion gebildet. Eine n^–-Epitaxieschicht 4 ist auf der n⁺-Diffusionsschicht 2 ausgebildet. Eine p⁺-Diffusionsschicht 3f und eine p-dotierte Diffusionsschicht 6b sind auf dem p^–-Bereich 1 derart ausgebildet, dass sie die n^–-Epitaxieschicht 4 umgeben.
In der n⁺-Diffusionsschicht 2 und der n^–-Epitaxieschicht 4 sind der pnp-Transistor 40 und der pnp-Transistor 38, welche die Überspannungsschutzschaltung bilden, ausgebildet. Sowohl der pnp-Transistor 40, als auch der pnp-Transistor 38 beinhaltet einen Emitterbereich, einen Basisbereich und einen Kollektorbereich.
In dem pnp-Transistor 40 ist der Emitterbereich ausgebildet mit einer in der n^–-Epitaxieschicht 4 ausgebildeten p⁺-Diffusionsschicht 21b und einer in der p⁺-Diffusionsschicht 21b ausgebildeten p⁺-Diffusionsschicht 9m. Der Basisbereich ist ausgebildet mit der n^–-Epitaxieschicht 4, einer in der n^–-Epitaxieschicht 4 ausgebildeten n⁺-Diffusionsschicht 8 und der n⁺-Diffusionsschicht 2. Der Kollektorbereich ist ausgebildet mit einer in der n^–-Epitaxieschicht 4 ausgebildeten p⁺-Diffusionsschicht 21a, einer in der n^–-Epitaxieschicht 4 benachbart zu der p⁺-Diffusionsschicht 21a ausgebildeten p-dotierten Diffusionsschicht 6n und einer in der p-dotierten Diffusionsschicht 6n ausgebildeten p⁺-Diffusionsschicht 9n.
In dem pnp-Transistor 38 ist der Emitterbereich ausgebildet mit einer in der n^–-Epitaxieschicht 4 ausgebildeten p⁺-Diffusionsschicht 9k. Der Basisbereich ist ausgebildet mit der n^–-Epitaxieschicht 4 und der n⁺-Diffusionsschicht 2. Der Kollektorbereich ist ausgebildet mit der p-dotierten Diffusionsschicht 6n und der p⁺-Diffusionsschicht 9n.
Obwohl nicht gezeigt, sind die p-dotierte Diffusionsschicht 6n und die p⁺-Diffusionsschicht 9n auf der Oberfläche des Halbleitersubstrates 93 derart ausgebildet, dass sie in der Figur einen Seitenabschnitt der p⁺-Diffusionsschicht 9k umgeben.
In der n^–-Epitaxieschicht 4 ist eine p-dotierte Diffusionsschicht 6y zum Isolieren des Widerstandselementes ausgebildet. Das Widerstandselement 39 ist ausgebildet mit einer in der p-dotierten Diffusionsschicht 6y ausgebildeten n⁺-Diffusionsschicht 19c. Obwohl nicht dargestellt, erstrecken sich eine n⁺-Diffusionsschicht 19c und die p-dotierte Diffusionsschicht 6y auf der Oberfläche des Halbleitersubstrates 93 derart, dass sie sich von einer Seite des Bildungsbereiches des pnp-Transistors 40 und des pnp-Transistors 38 in Richtung der anderen Seite davon erstrecken, wobei sie an dem Bildungsbereich in einer zweidimensionalen Betrachtung vorbeigehen.
Bei diesem Aufbau ist ein schmalster Bereich des Basisbereichs des pnp-Transistors 40 ein Bereich der n^–-Epitaxieschicht 4 in der Figur zur Seite der p⁺-Diffusionsschicht 21a, der eine Weite von s3 besitzt. Der schmalste Bereich des Basisbereichs des pnp-Transistors 38 ist ein Bereich der n^–-Epitaxieschicht 4 in der Figur zur Seite der p+-Diffusionsschicht 9k, der eine Weite von s4 besitzt. Die Weite s3 ist geringer als die Weite s4. Zusätzlich ist die n^–-Epitaxieschicht 4 ein Bereich, der eine Funktion als die Basis des pnp-Transistors 40 übernimmt, während die n-Epitaxieschicht 4 ein Bereich ist, der eine Funktion als die Basis des pnp-Transistors 41 übernimmt. Die n^–-Epitaxieschicht 4, die als der Bereich dient, der eine Funktion als die Basis des pnp-Transistors 40 übernimmt, und die n^–-Epitaxieschicht 4, die als der Bereich dient, der eine Funktion als die Basis des pnp-Transistors 38 übernimmt, sind mit demselben Verunreinigungsdiffusionsbereich ausgebildet.
Mit einem Verfahrensschritt, der identisch ist zu dem Verfahrensschritt, in dem die p⁺-Diffusionsschicht 9n gebildet wird, wird die p⁺-Diffusionsschicht 9k auf der Oberfläche der n^–-Epitaxieschicht 4; die p⁺-Diffusionsschicht 9m auf der Oberfläche der p⁺-Diffusionsschicht 21b; und die p⁺-Diffusionsschicht 9h auf der Oberfläche der p-dotierten Diffusionsschicht 6b gebildet. Die n⁺-Diffusionsschicht 19c; die p⁺-Diffusionsschicht 9n; die p⁺-Diffusionsschicht 9k; die p⁺-Diffusionsschicht 9n, die p-dotierte Diffusionsschicht 6n und die p⁺-Diffusionsschicht 21a; die p⁺-Diffusionsschicht 9m; die n⁺-Diffusionsschicht 8; die n⁺-Diffusionsschicht 19c; sowie die p⁺-Diffusionsschicht 9h sind jeweils durch den Feldoxidfilm 7 elektrisch isoliert, der auf der Hauptoberfläche des Halbleitersubstrats 93 ausgebildet ist. Somit sind die p⁺-Diffusionsschicht 21a, die als der Emitterbereich des pnp-Transistors 40 dient, und die p⁺-Diffusionsschicht 21b, die als der Kollektorbereich des pnp-Transistors 40 dient, sind auf der Hauptoberfläche des Halbleitersubstrates derart ausgebildet, dass der Feldoxidfilm 7 dazwischen eingeschlossen ist.
Der Zwischenschichtisolierfilm 10 ist derart ausgebildet, dass er die Oberfläche des Halbleitersubstrates 93 bedeckt. In den Zwischenschichtisolierfilm 10 sind die Kontaktlöcher 11r bis 11x jeweils ausgebildet. Dementsprechend sind die Oberflächen der n⁺-Diffusionsschicht 19c, der p⁺-Diffusionsschicht 9k, der p⁺-Diffusionsschicht 9n, der p⁺-Diffusionsschicht 9m, der n⁺-Diffusionsschicht 8 und der p⁺-Diffusionsschicht 9h freigelegt. Verbindungen 12m, 12n, 12y, 12z aus z.B. dotiertem Polysilizium sind auf dem Zwischenschichtisolierfilm 10 derart ausgebildet, dass sie durch jedes der Kontaktlöcher 11r bis 11x einen elektrischen Kontakt mit jedem oben beschriebenen freigelegten Bereich realisieren. Somit ist die n⁺-Diffusionsschicht 19c elektrisch mit der p⁺-Diffusionsschicht 9k verbunden; und die p⁺-Diffusionsschicht 9m, die n⁺-Diffusionsschicht 8, sowie die n⁺-Diffusionsschicht 19c sind elektrisch verbun den. Der Zwischenschichtisolierfilm 16 ist derart ausgebildet, dass er die Verbindungen 12m, 12n, 12y, 12z bedeckt. In dem Zwischenschichtisolierfilm 16 sind die Kontaktlöcher 17e, 17f jeweils ausgebildet. Die Verbindung 18 aus z.B. dotiertem Polysilizium ist in den Kontaktlöchern 17e, 17f ausgebildet. Somit ist die Verbindung 12m elektrisch mit der Verbindung 12z verbunden.
Als nächstes wird ein Betrieb der Überspannungsschutzschaltung nach der vorliegenden Ausführungsform beschrieben werden.
Mit Bezug auf 17 steigt die Spannung zwischen dem Emitter und dem Kollektor des pnp-Transistors 40 an und ein Durchbruch tritt in dem pnp-Transistor 40 auf, wenn der Spannungsstoß an den Signaleingangsanschluss 34 angelegt wird. Wenn in dem pnp-Transistor 40 ein Durchbruch auftritt, wird eine Potentialdifferenz zwischen den entgegengesetzten Enden des Widerstandselementes 39 erzeugt und es fließt ein Strom in dem Widerstandselement 39. Zusätzlich erreicht das Potential der Basis des pnp-Transistors 38 das Massepotential. Folglich schaltet der pnp-Transistor 38 ein und der an den Signaleingangsanschluss 34 angelegte Spannungsstoß wird über den pnp-Transistor 38 an das Massepotential 35 freigegeben. Somit wird eine Anwendung des Spannungsstoßes auf den Vorrichtungsabschnitt 36 verhindert.
In der vorliegenden Ausführungsform beinhaltet der Halbleiter 63 eine Schaltung nach 17. Daher schaltet der pnp-Transistor 38 durch den Durchbruch des pnp-Transistors 40 ein und der an den Signaleingangsanschluss 34 angelegte Spannungsstoß kann an das Massepotential 35 freigegeben werden. Dementsprechend kann die Überspannungsschutzschaltung durch Realisieren eines solchen Aufbaus, bei dem der pnp-Transistor 40 anfälliger für einen Durchbruch ist als der pnp-Transistor 38, einen normalen Betrieb erreichen.
In der vorliegenden Ausführungsform kann die Weite s3 des Basisbereichs des pnp-Transistors 40 durch den Feldoxidfilm 7 frei gesteuert werden. Daher kann durch Gestalten der Weite s3 derart, dass sie geringer ist als die Weite s4, leicht ein Aufbau realisiert werden, bei dem der pnp-Transistor 40 anfälliger für einen Durchgriffsdurchbruch ist als der pnp-Tansistor 38.
(Elfte Ausführungsform)
Mit Bezug auf 19 wird in der vorliegenden Ausführungsform eine n-dotierte Diffusionsschicht 5 in der n^–-Epitaxieschicht 4 ausgebildet, die auf der Hauptoberfläche des Halbleitersubstrats 93 ausgebildet ist. Die n-dotierte Diffusionsschicht 5 besitzt eine Verunreinigungsdichte, die höher ist als die der n^–-Epitaxieschicht 4. Die n-dotierte Diffusionsschicht 5 ist derart ausgebildet, dass sie die p⁺-Diffusionsschicht 21b umgibt. Die n-dotierte Diffusionsschicht 5 und die p-dotierte Diffusionsschicht 6n sind zueinander benachbart auf der Hauptoberfläche innerhalb der n^–-Epitaxieschicht 4 angeordnet. Die p⁺-Diffusionsschicht 21a ist nicht ausgebildet.
In dem pnp-Transistor 40 ist der Basisbereich ausgebildet mit der in der n^–-Epitaxieschicht 4 ausgebildeten n-dotierten Diffusionsschicht 5. Der Kollektorbereich ist ausgebildet mit der in der n^–-Epitaxieschicht 4 ausgebildeten p-dotierten Diffusionsschicht 6n, sowie mit der in der p-dotierten Diffusionsschicht 6n ausgebildeten p⁺-Diffusionsschicht 9n. In diesem Aufbau ist der schmalste Bereich des Basisbereichs des pnp-Transistors 40 ein Bereich der n-dotierten Diffusionsschicht 5 in der Figur zur Seite der p-dotierten Diffusionsschicht 6n, der eine Weite s3 hat. Die Weite s3 ist geringer als die Weite s4. Zusätzlich dient die n-dotierte Diffusionsschicht 5 als ein Bereich, der eine Funktion als die Basis des pnp-Transistors 40 übernimmt. Die n-dotierte Diffusionsschicht wird z.B. gebildet durch Injizieren von B in die Oberfläche der n^–-Epitaxieschicht 4 derart, dass eine Verunreinigungsdichte in der Größenordnung von 10¹²/cm³ erreicht wird.
Hierbei beziehen sich gleiche Bezugszeichen auf gleiche Komponenten, da der Aufbau ansonsten näherungsweise gleich dem der in 10 dargestellten sechsten Ausführungsform ist, und daher wird eine Beschreibung nicht bereitgestellt.
In der vorliegenden Ausführungsform kann die Weite s3 des Basisbereichs des pnp-Transistors 40 durch den Feldoxidfilm 7 frei gesteuert werden. Daher kann durch Gestalten der Weite s3 derart, das sie schmäler ist als die Weite s4, ein Aufbau leicht realisiert werden, bei welchem der pnp-Transistor 40 anfälliger für einen Durchgriffsdurchbruch ist als der pnp-Transistor 38.
Zusätzlich hat nach der vorliegenden Ausführungsform die n-dotierte Diffusionsschicht 5, die eine Funktion als die Basis des pnp-Transistors 40 übernimmt, eine Verunreinigungsdichte, die höher ist als die der n^–-Epitaxieschicht 4, die eine Funktion als die Basis des pnp-Transistors 38 übernimmt. Somit ist der pnp-Transistor 40 derart gestaltet, dass er anfälliger ist für einen Lawinendurchbruch als der pnp-Transistor 38.
(Zwölfte Ausführungsform)
Mit Bezug auf 20 ist in einer Halbleitervorrichtung nach der vorliegenden Ausführungsform die p⁺-Diffusionsschicht 21a nicht ausgebildet. Daher ist in dem pnp-Transistor 40 der Kollektorbereich mit der in der n^–-Epitaxieschicht 4 ausgebildeten p-dotierten Diffusionsschicht 6n und mit der in der p-dotierten Diffusionsschicht 6n ausgebildeten p⁺-Diffusionsschicht 9n ausgebildet. Zusätzlich sind die p⁺-Diffusionsschicht 21b, die als der Emitterbereich des pnp-Transistors 40 dient, und die p-dotierte Diffusionsschicht 6n, die als der Kollektorbereich dient, auf der Hauptoberfläche des Halbleitersubstrates 93 derart ausgebildet, dass der Feldoxidfilm 7 dazwischen eingeschlossen ist.
Hierbei beziehen sich gleiche Bezugszeichen auf gleiche Komponenten, da ansonsten der Aufbau näherungsweise gleich dem der in 10 dargestellten sechsten Ausführungsform ist, und daher wird eine Beschreibung nicht bereitgestellt.
Nach der vorliegenden Ausführungsform wird die p⁺-Diffusionsschicht 21a nicht gebildet. Die Weite s3 des Basisbereichs des pnp-Transistors 40 kann jedoch durch den Feldoxidfilm 7 frei gesteuert werden. Daher kann durch Schmälermachen der Weite s3 als die Weite s4 ein Aufbau leicht realisiert werden, bei dem der pnp-Transistor 40 anfälliger für einen Durchgriffsdurchbruch ist als der pnp-Transistor 38. Dementsprechend kann die Überspannungsschutzschaltung gebildet werden, die einen normalen Betrieb erreicht, und die Anzahl von Verunreinigungsdiffusionsbereichen wird verringert. Somit ist das Herstellungsverfahren einer Halbleitervorrichtung vereinfacht.
(Dreizehnte Ausführungsform)
Mit Bezug auf 21 beinhaltet eine Überspannungsschutzschaltung 54 einen pnp-Transistor 41 und einen npn-Transistor 42. Die Basis des pnp-Transistors 41 und der Kollektor des npn-Transistors 42 sind elektrisch mit dem Signaleingangsanschluss 34 und dem Vorrichtungsabschnitt 36 verbunden. Die Basis des pnp-Transistors 41 ist elektrisch mit dem Emitter des pnp-Transistors 41 und dem Kollektor des npn-Transistors 42 verbunden. Der Kollektor des pnp-Transistors 41 ist elektrisch mit der Basis des npn-Transistors 42 verbunden. Der Emitter des npn-Transistors 42 ist elektrisch mit dem Massepotential 35 verbunden.
Als nächstes wird der Aufbau einer Halbleitervorrichtung mit einer Überspannungsschutzschaltung nach der dreizehnten Ausführungsform beschrieben werden.
Mit Bezug auf die 22 und 23 ist in einer Halbleitervorrichtung 64 ein p^–-Bereich 1 in dem unteren Abschnitt eines z.B. aus monokristallinem Silizium gebildeten Halbleitersubstrates 94 ausgebildet. Auf dem p^–-Bereich 1 ist durch Injektion und Diffusion die n⁺-Diffusionsschicht 2 gebildet. Die n^–-Epitaxieschicht 4 ist auf der n⁺-Diffusionsschicht 2 ausgebildet. Die p⁺-Diffusionsschicht 3i und eine p-dotierte Diffusionsschicht 6r sind auf dem p^–-Bereich 1 derart ausgebildet, dass sie die n^–-Epitaxieschicht 4 umgeben.
In der n⁺-Diffusionsschicht 2 und der n^–-Epitaxieschicht 4 sind der pnp-Transistor 41 und der npn-Transistor 42 ausgebildet, die die Schutzschaltung bilden. Sowohl der pnp-Transistor 41, als auch der npn-Transistor 42 beinhalten einen Emitterbereich, einen Basisbereich und einen Kollektorbereich.
In dem pnp-Transistor 41 ist der Emitterbereich mit einer in der n^–-Epitaxieschicht 4 ausgebildeten p⁺-Diffusionsschicht 21c, sowie mit einer in der p⁺-Diffusionsschicht 21c ausgebildeten p⁺-Diffusionsschicht 9r ausgebildet. Der Basisbereich ist ausgebildet mit der n^–-Epitaxieschicht 4 und der n⁺-Diffusionsschicht 2. Der Kollektorbereich ausgebildet mit einer in der n^–-Epitaxieschicht 4 ausgebildeten p⁺-Diffusionsschicht 21d, sowie mit einer in der n^–-Epitaxieschicht 4 ausgebildeten p-dotierten Diffusionsschicht 6t.
In dem npn-Transistor 42 ist der Kollektorbereich mit einer in der n^–-Epitaxieschicht 4 ausgebildeten n⁺-Diffusionsschicht 8h, der n^–-Epitaxieschicht 4 und der n⁺-Diffusionsschicht 2 ausgebildet. Der Basisbereich ist ausgebildet mit der p-dotierten Diffusionsschicht 6t. Der Emitterbereich ausgebildet mit einer in der p-dotierten Diffusionsschicht 6t ausgebildeten n⁺-Diffusionsschicht 8g.
Somit sind die p⁺-Diffusionsschicht 21d, die als der Kollektorbereich des pnp-Transistors 41 dient, und die p-dotierte Diffusionsschicht 6t, die als der Basisbereich des npn-Transistors 42 dient, derart ausgebildet, dass sie vom gleichen Leitfähigkeitstyp und miteinander elektrisch verbunden sind. Zusätzlich ist ein Übergang der p⁺-Diffusionsschicht 21c, die als der Emitterbereich des pnp-Transistors 41 dient, mit der n^–-Epitaxieschicht 4, die als der Basisbereich des pnp-Transistors 41 dient, in Kontakt mit einem Ende des Feldoxidfilms 7. Ein pn-Übergang der p⁺-Diffusionsschicht 21d, die als der Kollektorbereich des pnp-Transistors 41 dient, mit der n^–-Epitaxieschicht 4, die als der Basisbereich des pnp-Transistors 41 dient, ist in Kontakt mit dem anderen Ende des Feldoxidfilms 7.
In diesem Aufbau ist ein schmalster Bereich des Basisbereichs des pnp-Transistors 41 ein Bereich der n^–-Epitaxieschicht 4 zu der Seite der p⁺-Diffusionsschicht 21d in der Figur, der eine Weite s5 besitzt. Ein schmalster Bereich des Basisbereichs des npn-Transistors 42 ist mit einer Weite von t4 ein Bereich der p-dotierten Diffusionsschicht 6t, der sich direkt unterhalb der n⁺-Diffusionsschicht 8g in der Figur befindet. Die Weite s5 ist geringer als die Weite t4. Zusätzlich ist die n^–-Epitaxieschicht 4 ein Bereich, der eine Funktion als die Basis des pnp-Transistors 41 übernimmt, während die p-dotierte Diffusionsschicht 6t ein Bereich ist, der eine Funktion als die Basis des npn-Transistors 42 übernimmt.
Mit einem Verfahrensschritt, der identisch ist zu dem Verfahrensschritt, in dem die p⁺-Diffusionsschicht 9r gebildet wird, wird auf der Oberfläche der p-dotierten Diffusionsschicht 6r eine p⁺-Diffusionsschicht 9z gebildet. Zusätzlich wird mit einem Verfahrensschritt, der identisch ist zu dem Verfahrensschritt, in dem die n⁺-Diffusionsschicht 8g gebildet wird, auf der Oberfläche der n^–-Epitaxieschicht 4 die n⁺-Diffusionsschicht 8h gebildet. Die p⁺-Diffusionsschicht 9z; die n⁺-Diffusionsschicht 8g; die p⁺-Diffusionsschicht 6t und die p⁺-Diffusionsschicht 21d; die p⁺-Diffusionsschicht 9r; sowie die n⁺-Diffusionsschicht 8h sind jeweils durch den Feldoxidfilm 7, der auf der Hauptoberfläche des Halbleitersubstrates 94 ausgebildet ist, voneinander elektrisch isoliert.
Der Zwischenschichtisolierfilm 10 ist derart ausgebildet, dass er die Oberfläche des Halbleitersubstrates 94 bedeckt. In dem Zwischenschichtisolierfilm 10 sind die Kontaktlöcher 25a bis 25d jeweils ausgebildet. Folglich sind die Oberflächen der p⁺-Diffusionsschicht 9z, der n⁺-Diffusionsschicht 8g, der p⁺- Diffusionsschicht 9r und der n⁺-Diffusionsschicht 8h freigelegt. Verbindungen 12p, 12q, die z.B. aus dotiertem Polysilizium ausgebildet sind, sind auf dem Zwischenschichtisolierfilm 10 derart ausgebildet, dass sie durch die Kontakte 25a bis 25d jeweils eine elektrische Verbindung mit jedem oben beschriebenen freigelegten Bereich realisieren. Somit ist die p⁺-Diffusionsschicht 9z mit der n⁺-Diffusionsschicht 8g, sowie die p⁺-Diffusionsschicht 9r mit der n⁺-Diffusionsschicht 8h elektrisch verbunden.
Als nächstes wird ein Betrieb der Überspannungsschutzschaltung nach der vorliegenden Ausführungsform beschrieben werden.
Mit Bezug auf 21 steigt die Spannung zwischen dem Emitter und dem Kollektor des pnp-Transistors 41 an und ein Durchbruch tritt in dem pnp-Transistor 41 auf, wenn der Spannungsstoß an den Signaleingangsanschluss 34 angelegt wird. Wenn ein Durchbruch in dem pnp-Transistor 41 auftritt, fließt ein Strom in der Basis des npn-Transistors 42 und der npn-Transistor 42 schaltet ein. Wenn der npn-Transistor 42 einschaltet, wird der an den Signaleingangsanschluss 34 angelegte Spannungsstoß über den npn-Transistor 42 an das Massepotential 35 freigegeben. Somit wird das Anlegen des Spannungsstoßes an den Vorrichtungsabschnitt 36 verhindert.
Nach der vorliegenden Ausführungsform kann die Weite s5 des Basisbereichs des pnp-Transistors 41 durch den Feldoxidfilm 7 frei gesteuert werden. Daher kann durch Gestalten der Weite s5 derart, dass sie schmäler ist als die Weite t4, ein Aufbau leicht realisiert werden, bei dem der pnp-Transistor 41 anfälliger für einen Durchgriffsdurchbruch ist als der npn-Transistor 42.
(Vierzehnte Ausführungsform)
Mit Bezug auf 24 ist in einer Halbleitervorrichtung nach der vorliegenden Ausführungsform die n-dotierte Diffusionsschicht 5 in der n^–-Epitaxieschicht 4 ausgebildet, die auf der Hauptoberfläche des Halbleitersubstrates 94 ausgebildet ist. Die n-dotierte Diffusionsschicht 5 besitzt eine Verunreinigungsdichte, die höher ist als die der n^–-Epitaxieschicht 4. Die n-dotierte Diffusionsschicht 5 ist derart ausgebildet, dass sie die p⁺-Diffusionsschicht 21c umgibt. Die n-dotierte Diffusionsschicht 5 und die p-dotierte Diffusionsschicht 6t sind benachbart zueinander auf der Oberfläche innerhalb der n^–-Epitaxieschicht 4 vorgesehen. Zusätzlich ist die p⁺-Diffusionsschicht 21d nicht ausgebildet.
In dem npn-Transistor 41 ist der Basisbereich ausgebildet mit der n-dotierten Diffusionsschicht 5, die in der n^–-Epitaxieschicht 4 ausgebildet ist. Der Kollektorbereich ist ausgebildet mit der in der n^–-Epitaxieschicht 4 ausgebildeten p-dotierten Diffusionsschicht 6t. Bei diesem Aufbau ist der schmalste Bereich des Basisbereichs des pnp-Transistors 41 ein Bereich der n-dotierten Diffusionsschicht 5 in der Figur zur Seite der p-dotierten Diffusionsschicht 6t, der eine Weite s5 besitzt. Die Weite s5 ist geringer als die Weite t4. Zusätzlich dient die n-dotierte Diffusionsschicht 5 als ein Bereich, der eine Funktion als die Basis des pnp-Transistors 41 übernimmt. Die p-dotierte Diffusionsschicht 6t, die als der Kollektorbereich des pnp-Transistors 41 dient, und die p-dotierte Diffusionsschicht 6t, die als der Basisbereich des npn-Transistors 42 dient, sind derart ausgebildet, dass sie vom gleichen Leitfähigkeitstyp und gemeinsam sind.
Hierbei beziehen sich gleiche Bezugszeichen auf gleiche Komponenten, da ansonsten der Aufbau näherungsweise gleich dem der in den 21 bis 23 gezeigten dreizehnten Ausführungsform ist, und daher wird eine Beschreibung nicht bereitgestellt werden.
In der vorliegenden Ausführungsform ist die n-dotierte Diffusionsschicht 5, die als der Basisbereich des pnp-Transistors 41 dient, mit einem Bereich eines Leitfähigkeitstyps ausgebildet, und die p-dotierte Diffusionsschicht 6t, die als der Basisbereich des npn-Transistors 42 dient, ist mit einem Bereich eines entgegengesetzten Leitfähigkeitstyps ausgebildet. Folglich ist der pnp-Transistor 41 durch Gestalten der Weite s5 der Basis des pnp-Transistors 41 schmäler als die Weite t4 der Basis des npn-Transistors 42 derart gestaltet, dass er anfälliger ist für einen Durchgriffsdurchbruch als der npn-Transistor 42. Zusätzlich besitzt die n-dotierte Diffusionsschicht 5, die eine Funktion als die Basis des pnp-Transistors 41 übernimmt, eine Verunreinigungsdichte, die höher ist als die der p-dotierten Diffusionsschicht 6t, die eine Funktion als die Basis des npn-Transistors 42 übernimmt. Somit ist der pnp-Transistor 41 derart gestaltet, dass er anfälliger ist für einen Lawinendurchbruch als der npn-Transistor 42.
In der vorliegenden Ausführungsform ist die vorliegende Erfindung nicht auf ein derartiges Beispiel beschränkt, obwohl eine Halbleitervorrichtung mit einer Schaltung nach den 1, 5 und 17 beschrieben worden ist. Als andere Möglichkeit würde eine Halbleitervorrichtung mit einer Überspannungsschutzschaltung, die mit einem Signaleingangsanschluss elektrisch verbunden ist und einen ersten und einen zweiten Transistor besitzt, akzeptiert werden. Zusätzlich sind die Verfahren des Bildens eines Verunreinigungsdiffusionsbereichs nicht auf die Bedin gungen beschränkt, die in der vorliegenden Ausführungsform beschrieben wurden, sondern es sind auch andere Bedingungen denkbar.

Claims

Halbleitervorrichtung (61) mit einer an einen Signaleingangsanschluss (34) elektrisch verbundenen Überspannungsschutzschaltung (51) und mit einem ersten Transistor (32) und mit einem zweiten Transistor (33); wobei die Halbleitervorrichtung derart gestaltet ist, dass der erste Transistor (32) anfälliger für einen Durchbruch ist als der zweite Transistor (33), indem ein derartiger Aufbau realisiert wird, dass ein schmalster Bereich (21) einer Basis des ersten Transistors (32) eine Weite hat, die verschieden ist von derjenigen eines schmalsten Bereichs (6b) einer Basis des zweiten Transistors (33).
Halbleitervorrichtung (61) nach Anspruch 1, die derart gestaltet ist, dass der erste Transistor (32) anfälliger ist für einen Durchbruch als der zweite Transistor (33), indem ein derartiger Aufbau realisiert wird, dass ein Bereich (21), der eine Funktion als die Basis des ersten Transistors (32) erzielt, eine Verunreinigungsdichte hat, die verschieden ist von derjenigen eines Bereichs (6b), der eine Funktion als die Basis des zweiten Transistors (33) erzielt.
Halbleitervorrichtung (61) nach Anspruch 1 oder 2, wobei der schmalste Bereich (21) der Basis des ersten Transistors (32) eine Weite hat, die geringer ist als die des schmalsten Bereichs (6b) der Basis des zweiten Transistors (33).
Halbleitervorrichtung (61) nach einem der Ansprüche 1 bis 3, wobei in der Überspannungsschutzschaltung (51) ein Kollektor des ersten Transistors (32) und ein Kollektor des zweiten Transistors (33) elektrisch mit dem Signaleingangsanschluss (34) verbunden sind, die Basis des ersten Transistors (32) und die Basis des zweiten Transistors (33) derart ausgebildet sind, dass sie vom gleichen Leitfähigkeitstyp und elektrisch miteinander verbunden sind, und ein Emitter des ersten Transistors (32) elektrisch mit der Basis des ersten Transistors (32) und der Basis des zweiten Transistors (33) verbunden ist.
Halbleitervorrichtung (62) nach einem der Ansprüche 1 bis 3, wobei die Überspannungsschutzschaltung (52) weiter ein Widerstandselement (39) beinhaltet, ein Emitter des zweiten Transistors (38) und ein Ende des Widerstandselementes (39) elektrisch mit dem Signaleingangsanschluss (34) verbunden sind, die Basis des ersten Transistors (37) und ein Kollektor des zweiten Transistors (38) derart ausgebildet sind, dass sie vom gleichen Leitfähigkeitstyp und elektrisch miteinander verbunden sind, ein Emitter des ersten Transistors (37) elektrisch mit der Basis des ersten Transistors (37) und dem Kollektor des zweiten Transistors (38) verbunden ist, und ein Kollektor des ersten Transistors (37) elektrisch mit der Basis des zweiten Transistors (38) und dem anderen Ende des Widerstandselementes (39) verbunden ist.
Halbleitervorrichtung (63) nach einem der Ansprüche 1 bis 3, wobei die Überspannungsschutzschaltung (53) weiter ein Widerstandselement (39) beinhaltet, der Emitter des zweiten Transistors (38) und ein Ende des Widerstandselementes (39) elektrisch mit dem Signaleingangsanschluss (34) verbunden sind, die Basis des ersten Transistors (40) und die Basis des zweiten Transistors (38) derart ausgebildet sind, dass sie vom gleichen Leitfähigkeitstyp und elektrisch miteinander verbunden sind, ein Emitter des ersten Transistors (40) elektrisch mit der Basis des ersten Transistors (40), der Basis des zweiten Transistors (38) und dem anderen Ende des Widerstandselementes (39) verbunden ist, und ein Kollektor des ersten Transistors (40) elektrisch mit einem Kollektor des zweiten Transistors (38) verbunden ist.
Halbleitervorrichtung (61) mit einer Überspannungsschutzschaltung (51), die elektrisch mit einem Signaleingangsanschluss (34) verbunden ist und einen ersten Transistor (32), sowie einen zweiten Transistor (33) besitzt; wobei die Halbleitervorrichtung derart gestaltet ist, dass der erste Transistor (32) anfälliger ist für einen Durchbruch als der zweite Transistor (33), indem ein derartiger Aufbau realisiert wird, dass ein Bereich (2), der eine Funktion als eine Basis des ersten Transistors (32) erzielt, eine Verunreingigungsdichte besitzt, die verschieden ist von derjenigen eines Bereichs (6b), der eine Funktion als eine Basis des zweiten Transistors (33) erzielt.
Halbleitervorrichtung (61) nach Anspruch 7, wobei der Bereich (21), der eine Funktion als die Basis des ersten Transistors (32) erzielt, eine Verunreinigungsdichte hat, die höher ist als die des Bereichs (6b), der eine Funktion als die Basis des zweiten Transistors (33) erzielt.
Halbleitervorrichtung (64) mit einer Überspannungsschutzschaltung (54), die elektrisch mit einem Signaleingangsanschluss (34) verbunden ist und einen ersten Transistor (41), sowie einen zweiten Transistor (42) besitzt, mit: einem Halbleitersubstrat (94) mit einer Hauptoberfläche; und einem Feldoxidfilm (7), der auf der Hauptoberfläche des Halbleitersubstrates (94) ausgebildet ist, wobei ein Emitter des ersten Transistors (41) und ein Kollektor des zweiten Transistors (42) elektrisch mit dem Signaleingangsanschluss (34) verbunden sind, ein Kollektor des ersten Transistors (41) und eine Basis des zweiten Transistors (42) derart ausgebildet sind, dass sie vom gleichen Leitfähigkeitstyp und elektrisch miteinander verbunden sind, eine Basis des ersten Transistors (41) elektrisch mit dem Emitter des ersten Transistors (41) und dem Kollektor des zweiten Transistors (42) verbunden ist, und ein pn-Übergang des Emitters und der Basis des ersten Transistors (41) in Kontakt ist mit einem Ende des Feldoxidfilms (7), und ein pn-Übergang des Kollektors und der Basis in Kontakt mit dem anderen Ende des Feldoxidfilms (7) ist.
Halbleitervorrichtung (64) mit einer Überspannungsschutzschaltung (54), die elektrisch mit einem Signaleingangsanschluss (34) verbunden ist und einen ersten Transistor (41), sowie einen zweiten Transistor (42) besitzt, mit: einem Halbleitersubstrat (94) mit einer epitaktischen Schicht (4) eines ersten Leitfähigkeitstyps auf einer Hauptoberfläche; wobei ein Emitter des ersten Transistors (41) und ein Kollektor des zweiten Transistors (42) elektrisch mit dem Signaleingangsanschluss (34) verbunden sind, ein Kollektor des ersten Transistors (41) und eine Basis des zweiten Transistors (42) derart ausgebildet sind, dass sie vom gleichen Leitfähigkeitstyp sind und mit einem gemeinsamen ersten Diffusionsbereich (6t) eines zweiten Leitfähigkeitstyps ausgebildet sind, eine Basis des ersten Transistors (41) elektrisch mit dem Emitter des ersten Transistors (41) und dem Kollektor des zweiten Transistors (42) verbunden ist, die Basis des ersten Transistors (41) den Emitter des ersten Transistors (41) umgibt, und einen zweiten Diffusionsbereich (5) eines ersten Leitfähigkeitstyps mit einer Verunreinigungsdichte besitzt, die höher ist als die der epitaktischen Schicht (4), und der erste Diffusionsbereich (6t) und der zweite Diffusionsbereich (5) auf der Hauptoberfläche innerhalb der epitaktischen Schicht (4) benachbart bereitgestellt sind.