DE10338047A1

DE10338047A1 - Halbleiterspeichervorrichtung mit Speicherzellen, die mit hoher Dichte angeordnet sind

Info

Publication number: DE10338047A1
Application number: DE10338047A
Authority: DE
Inventors: Yasuhiko Tsukikawa
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-12-13
Filing date: 2003-08-19
Publication date: 2004-07-08
Also published as: KR20040053753A; TWI223810B; JP2004193483A; US20040156255A1; US6867994B2; TW200410250A

Abstract

Eine Feldregion (FLR), die einen Transistor bildet, ist in einer Richtung vorgesehen, die eine Wortleitung (WL0 bis WL5) und eine Bitleitung (BL0 bis BL9) schneidet. Ein Bitleistungskontakt (BC) ist entsprechend jeder Bitleitung in einer Zeilenrichtung vorgesehen. Speicherknotenkontakte (SC) sind entsprechend den entsprechenden Spalten in der Zeilenrichtung vorgesehen. Die Größe einer grundlegenden Zellenregion (BCU) zum Bilden einer Einzel-Speicherzelle kann auf 2 È F È 3 È F gesetzt werden. Hier stellt F eine minimale Entwurfsgröße dar. Folglich können Speicherzellen in einem Doppelzellen-Modus-DRAM, das Ein-Bit-Daten mit zwei Speicherzellen speichert, in der Größe verringert werden.

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine Halbleiterspeichervorrichtung und speziell auf ein Doppelzellen-DRAM (dynamischer Direktzugriffsspeicher), das 1-Bit-Daten mit zwei Speicherzellen speichert. Spezieller bezieht sich die vorliegende Erfindung auf ein Speicherzellen-Layout in einem Doppelzellenmodus-DRAM.
In einem DRAM ist eine Speicherzelle allgemein aus einem Auswahl-(Zugriffs-)Transistor und einem Kondensator zusammengesetzt und Daten werden in dem Kondensator in der Form von Ladungen gespeichert. Ein Elektrodenknoten, der die Daten des Speicherzellenkondensators speichert, wird als ein Speicherknoten bezeichnet. Ladungen, die den Daten entsprechen, sind an dem Speicherknoten akkumuliert. Eine Elektrode, die diesem Speicherknoten gegenüberliegt, wird als eine Zellplattenelektrode bezeichnet und nimmt eine Spannung eines vorbestimmten Pegels entgegen.
Beim Datenlesen werden die in dem Kondensator akkumulierten Ladungen über den Auswahltransistor der Speicherzelle zu einer Bitleitung transferiert. Eine Spannung der Bitleitung wird dann durch einen Leseverstärker verstärkt.
Zur Verringerung eines Einflusses einer Strörung auf einen Lesevorgang wird allgemein eine gefaltete Bitleitungskonfiguration als eine Bitleitungsanordnung verwendet. In der gefalteten Bitleitungskonfiguration ist auf einer Seite des Leseverstärkers ein Paar Bitleitungen parallel angeordnet. Die Speicherdaten der Speicherzelle werden auf einer Bitleitung des Paares gelesen. Die andere Bitleitung wird auf dem Pegel einer vorbestimmten Referenzspannung (Vorladespannung) gehalten. Ein Spannungsunterschied auf dem Bitleitungspaar wird durch den Leseverstärker verstärkt.
Der Betrag der Spannungsänderung ΔV, der vor dem Lesevorgang auf die Auswahl der Speicherzelle hin auf einer Bitleitung hervorgerufen wird, ist durch den folgenden Ausdruck (1) gegeben, in dem Cb eine Bitleitungskapazität ist, Cs ein Kapazitätswert des Speicherzellenkondensators ist und Vca ein Potentialunterschied zwischen einer Speicherknotenspannung und der Vorladespannung ist. ΔV = Vca · Cs/(Cb + Cs) (1)
Allgemein ist als die Vorladespannung eine Spannung VDD/2 vorgesehen, die 1/2mal einer Versorgungsspannung VDD der Speicherzelle ist. Ein H-Pegel und ein L-Pegel der Speicherdaten der Speicherzelle sind eine Spannung VDD bzw. eine Massespannung (GND). Folglich ist Vca = VDD/2. Wenn als typisches Beispiel Cs = 25fF, Cb = 100fF, VDD = 2V und eine Zellplattenspannung gleich 1V ist, wird der Betrag der Spannungsänderung (eine Lesespannung) ΔV dieser Bitleitung durch den folgenden Ausdruck ausgedrückt: ΔV = (25/125)·(2/2) = 0,2V.
In einer allgemeinen DRAM-Zelle sind zwei Bitspeicherzellen in einer Einheits-Aktivregion ausgebildet. Diese zwei Bitspeicherzellen teilen sich einen Bitleitungskontakt. Benachbarte Einheits-Aktivregionen sind durch einen Feldisolatorfilm elektrisch getrennt.
Der Bitleitungskontakt ist zum elektrischen Verbinden der Speicherzellen-Aktivregion mit einer entsprechenden Bitleitung vorgesehen. In der gefalteten Bitleitungskonfiguration sind Bitleitungskontakte allgemein für jede andere Spalte (jede andere Bitleitung) vorgesehen. Dies liegt daran, dass die Speicherzellendaten auf die Auswahl einer Wortleitung hin lediglich auf einer der Bitleitungen des Bitleitungspaares gelesen werden müssen. Folglich wird regelmäßig eine Bitleitungskontakt-freie Region in einer Spaltenrichtung geschaffen.
Das Dokument 1 ( JP 8-293 587 ) offenbart zur Anordnung von Speicherzellen mit einer höheren Dichte ein Layout zum Verringern einer Region, die frei von Bitleitungskontakten ist. In dem Dokument 1 ist eine Speicherzellen-Aktivregion dergestalt vorgesehen, dass sie eine Bitleitung und eine Wortleitung schneidet. Zusätzlich ist für eine Region, die der von Bitleitungskontakten freien Region entspricht, ein Kontakt (ein Speicherknotenkontakt) zwischen einem Speicherknoten eines Speicherzellenkondensators und der aktiven Region vorgesehen. Durch das Vorsehen des Speicherknotenkontakts unter Verwendung der Bitleitungskontakt-freien Region wird die Speicherfeldfläche effizient genutzt.
Wenn eine Speicherzelle verkleinert wird, wird die durch einen Speicherzellenkondensator eingenommene Fläche entsprechend verringert. Somit nimmt der Kapazitätswert Cs des Speicherzellenkondensators ab und folglich ist die vorher beschriebene Lesespannung ΔV ebenfalls verringert. Daraus resultierend kann ein Lesevorgang nicht in genauer Weise durchgeführt werden. Insbesondere wenn Speicherzellen hoch integriert werden, ist zum Sicherstellen der Sicherheit eines Gate-Isolationsfilmes der Spannungspegel der Speicher-Versorgungsspannung VDD herabgesetzt. Somit verringert sich die Lesespannung ΔV und ein Spielraum beim Lesen ist eingeschränkt. Daraus resultierend wird es schwierig, einen genauen Lesevorgang durchzuführen.
In dem oben beschriebenen Dokument 1 sind Speicherzellen in der gefalteten Bitleitungs-Konfiguration angeordnet und die Speicherzellen konnten mit hoher Dichte angeordnet werden. Da jedoch eine durch die Speicherzelle eingenommene Layout-Fläche im Zusammenhang mit einer höheren Integration verringert ist, nimmt die Bitleitungs-Lesespannung ΔV entsprechend ab.
Das Dokument 2 ( JP 7-130 172 ) offenbart ein DRAM, das zur Vermeidung eines Abfalls beim Betriebs-Spielraum, beispielsweise eines Abfalls der Lesespannung, bei der Verringerung der durch eine Speicherzelle eingenommenen Layout-Fläche, Ein-Bit-Daten mit zwei Speicherzellen speichert.
In dem Dokument 2 ist ein Speichezellen-Layout ähnlich einem allgemeinen DRAM-Zellen-Layout, bei dem Ein-Bit-Daten in einer Speicherzelle gespeichert werden (ein Bit/eine Zelle; ein Einfach-Modus). Zusätzlich werden zum Lesen von Speicherzellendaten auf jeder Bitleitung eines Bitleitungspaares zwei Wortleitungen gleichzeitig selektiert. Durch das Speichern von komplementären Daten in zwei Speicherzellen kann ein Spannungsunterschied zwischen den Bitleitungen zweimal so groß wie in dem Einfach-Modus von einem Bit/einer Zelle sein. Folglich kann ein stabilisierter Lesebetrieb erzielt werden.
In einer DRAM-Zelle wird ein Kondensator als ein Datenspeichermedium verwendet. Somit können Speicherdaten durch einen Leckstrom verloren gehen. Zur Vermeidung eines derartigen Verschwindens von Daten wird in einem bekannten DRAM ein Auffrischvorgang durchgeführt, bei dem die Speicherzellendaten intern gelesen und wieder geschrieben werden und die Originaldaten wieder hergestellt werden.
Wenn eine Speicherzelle kleiner wird, nimmt ein Kapazitätswert eines Speicherzellenkondensators entsprechend ab. Folglich ist es erforderlich, dass ein Intervall zwischen Auffrischvorgängen kürzer ist. Die kürzeren Auffrischintervalle verringern die Systembetriebseffizienz, da während des Auffrischvorgangs im Allgemeinen auf das DRAM nicht zugegriffen werden kann. Zusätzlich ist die Leistungsaufnahme für den Auffrischvorgang erhöht.
Wenn ein Ein-Bit/Zwei-Zellen-(Doppelzellen-)Modus verwendet wird, bei dem, wie in Dokument 2 beschrieben, Ein-Bit-Daten mit zwei Speicherzellen gespeichert werden, kann ein Auffrischintervall länger sein. Die durch eine Ein-Bit-Daten speichernde Einheitszelle eingenommene Fläche ist jedoch vergrößert, da zum Speichern von Ein-Bit-Daten zwei Speicherzellen verwendet werden. Wenn zum Verwirklichen einer Doppelzelle, die Ein-Bit-Daten speichert, einfach zwei bekannte DRAM-Zellen-Layouts verwendet werden, verdoppelt sich die Layout-Fläche der Doppelzelle der Datenspeicher-Einheit. In diesem Fall ist die Speicherkapazität, verglichen zu der typischen Einzel-Modus-Konfiguration, bei der Ein-Bit-Daten in einer Speicherzelle gespeichert werden, halb so groß. Somit kann ein Doppelzellen-Modus-DRAM mit einer großen Speicherkapazität nicht auf einfache Weise verwirklicht werden.
Zum Verwirklichen eines Doppelzellen-Modus-DRAMs einer großen Speicherkapazität ist deshalb eine Verringerung der durch die Doppelzelle eingenommenen Fläche notwendig. In dem in Dokument 1 beschriebenen Speicherzellen-Layout ist die aktive Region in einer Richtung vorgesehen, die eine Bitleitung und eine Wortleitung kreuzt. In dem Dokument 1 ist jedoch der Speicherknotenkontakt in einer Bitleitungungskontakt-freien Region angeordnet. Somit sind in der Zeilenrichtung abwechselnd ein Bitleitungskontakt und der Speicherknotenkontakt vorgesehen. Als ein Ergebnis ist die Regelmäßigkeit eines Layout-Musters beeinträchtigt.
Weiterhin ist einfach eine effiziente Nutzung einer Bitleitungskontakt-freien Region beabsichtigt. Speicherzellen sind in der Zeilenrichtung in jeder zweiten Spalte vorgesehen. Zur Anordnung der Speicherzellen mit hoher Dichte ist deshalb eine weitere Verbesserung des Layouts notwendig.
Zusätzlich wird in dem Dokument 1 von einer typischen gefalteten Bitleitungs-Konfiguration ausgegangen. Wenn somit das in dem Dokument 1 beschriebene Speicherzellen-Layout für eine Doppelzellen-Konfiguration verwendet wird, werden auf die Auswahl einer Wortleitung hin Speicherzellendaten lediglich zu nur einer Bitleitung des Bitleitungs-Paares transferiert. Zum Transfer von Speicherzellendaten zu beiden Bitleitungen des Paares müssen zur Verwirklichung eines Doppelzellen-Modus zwei Wortleitungen gleichzeitig ausgewählt werden. Daraus resultierend entsteht das Problem, daß bei der Auswahl von Wortleitungen mehr Strom verbraucht wird.
Die Aufgabe der vorliegenden Erfindung ist die Bereitstellung einer Halbleiterspeichervorrichtung, die eine Anordnung von Speicherzellen mit hoher Dichte gestattet. Weiterhin soll eine Halbleiterspeichervorrichtung bereitgestellt werden, bei der Doppelzellen in einer kleinen Layout-Fläche ausgebildet werden können. Weiterhin soll eine Halbleiterspeichervorrichtung bereitgestellt werden mit einem Speicherzellen-Layout, bei dem ein Doppelzellen-Modus durch Auswahl einer Wortleitung verwirklicht werden kann.
Die Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung gemäß Anspruch 1.
Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
Eine Halbleiterspeichervorrichtung weist eine Mehrzahl von Speicherzellen auf, die in Zeilen und Spalten angeordnet sind, eine Mehrzahl von Bitleitungen, die entsprechend den Speicherzellenspalten vorgesehen sind, und eine Mehrzahl von Wortleitungen, die entsprechend den Speicherzellenzeilen in einer die Bitleitungen kreuzenden Richtung vorgesehen sind. Jede Speicherzelle weist einen Transistor, einen Kondensator, eine aktive Region, die sich in einer Richtung zwischen einer Richtung, in der sich eine entsprechende Wortleitung erstreckt, und einer Richtung, in der sich eine entsprechende Bitleitung erstreckt, erstreckt, sodass sie die entsprechende Wortleitung und die entsprechende Bitleitung schneidet und eine Transistorbildungsregion definiert, und einen Speicherknoten auf, der elektrisch mit der aktiven Region verbunden ist und als eine Elektrode des Kondensators dient. Ein Bitleitungskontakt, der elektrisch die aktive Region jeder Speicherzelle und eine entsprechende Bitleitung verbindet, ist in einer Zeilenrichtung angeordnet und für jede Bitleitung vorgesehen. Zwei Wortleitungen sind zwischen in einer Spaltenrichtung benachbarten Bitleitungskontakten vorgesehen. Jeden Bitleitungskontakt teilen sich zwei in der Spaltenrichtung benachbarte Speicherzellen.
Durch Anordnen der Aktivregion der Speicherzelle dergestalt, dass sie die Wortleitung und die Bitleitung in einem von einem rechten Winkel unterschiedlichen Winkel schneidet, kann die aktive Region der Speicherzelle einer Hypotenusenregion eines rechtwinkligen Dreiecks entsprechen. Im Vergleich zu der Anordnung, bei der die Aktivregion die Wortleitung unter einem rechten Winkel schneidet, können deshalb die Abmessungen der Aktivregion der Speicherzelle in der vertikalen und horizontalen Richtung verringert werden. Daraus resultierend kann eine Einheitsfläche der Speicherzelle verkleinert werden und die Layoutflächengröße von Doppelzellen kann verringert werden.
In der Zeilenrichtung ist für jede Bitleitung der Bitleitungskontakt vorgesehen. Auf die Auswahl einer Wortleitung hin werden Speicherdaten der Speicherzellen zu allen Bitleitungen transferiert. Durch die Speicherung von komplementären Daten in mit einem Bitleitungspaar verbundenen Speicherzellen, kann deshalb durch Auswahl einer Wortleitung ein Doppelzellen-Modus verwirklicht werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
1 in schematischer Weise ein Speicherfeldlayout entsprechend einer ersten Ausführungsform der vorliegenden Erfindung,
2 in schematischer Weise ein Layout eines Feldabschnitts von bekannten DRAM-Zellen,
3 eine elektrische Äquivalenzschaltung eines Feldabschnitts in einer Halbleiterspeichervorrichtung entsprechend der ersten Ausführungsform der vorliegenden Erfindung,
4 ein Diagramm, das eine Variation der Bitleitungs-Spannung und der Wortleitungs-Spannung bei einem Lesevorgang in der in 3 gezeigten Halbleiterspeichervorrichtung darstellt,
5 in schematischer Weise ein Layout eines Speicherfeldes in einer Halbleiterspeichervorrichtung entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung,
6 eine elektrische Äquivalenzschaltung des Layouts des Speicherzellen-Feldes, das in 5 gezeigt ist,
7 in schematischer Weise einen Querschnittsaufbau einer Dummy-Wortleitungsregion in dem in 5 gezeigten Layout,
8 in schematischer Weise ein Layout eines Feldsabschnitts in einer Halbleiterspeichervorrichtung entsprechend einer dritten Ausführungsform der vorliegenden Erfindung,
9 ein Layout einer Feldregion in dem in 8 gezeigten Layout,
10 in schematischer Weise einen Querschnittsaufbau eines gestrichelten Abschnitts in 9,
11 in schematischer Weise ein Layout bei einer Abwandlung einer vierten Ausführungsform der vorliegenden Erfindung,
12 eine Anordnung der Kontakte in dem in 11 gezeigten Layout,
13 eine Anordnung einer Feldregion einer Speicherzelle entsprechend der vorliegenden Erfindung,
14 eine Bitleitungs-Spannungs-Signalform bei einem Lesevorgang in einem VDD-Bitleitungs-Vorladebetrieb,
15 in schematischer Weise einen Aufbau eines mit einer Bitleitungs-Vorladespannung in Zusammenhang stehenden Abschnitts.
Erste Ausführungsform
1 zeigt in schematischer Weise ein Layout eines Speicherzellen-Feldabschnitts in einer Halbleiterspeichervorrichtung entsprechend einer ersten Ausführungsform der vorliegenden Erfindung. In 1 sind die Wortleitungen WL0 bis WL5 dergestalt angeordnet, dass sie sich in einer Zeilenrichtung erstrecken, während die Bitleitungen BL0 bis BL9 dergestalt angeordnet sind, dass sie sich in einer Spaltenrichtung erstrecken. Diese Wortleitungen WL0 bis WL5 und Bitleitungen BL0 bis BL9 sind in 1 so angeordnet, dass sie sich schneiden. Jede der Wortleitungen WL0 bis WL5 besteht beispielsweise aus einer Polysilicium-Verbindungsleitung, während jede der Bitleitungen BL0 bis BL9 beispielsweise aus einer ersten Metallverbindungsleitung einer oberen Lage besteht.
In einer Richtung, die die Wortleitungen WL0 bis WL5 und die Bitleitungen BL0 bis BL9 schneidet, ist eine Aktivregion (eine Feldregion) FLR vorgesehen. Zwei DRAM-Zellen sind in einer einzigen Feldregion FLR gebildet.
Ein Bitleitungskontakt BC ist in einem Abschnitt ausgebildet, in dem sich die Feldregion FLR und die Bitleitung BL (generisch BL0 bis BL9 bezeichnend) schneiden.
In der Feldregion FLR sind Speicherknotenkontakte SC an den bezüglich der Wortleitungen WL (generisch WL0 bis WL5 bezeichnend) den Bitleitungskontakten BC gegenüberliegenden Enden vorgesehen.
Ein Speicherknoten SN ist elektrisch mit der Feldregion FLR über einen Speicherknotenkontakt SC, der an jedem der gegenüberliegenden Enden der Feldregion FLR vorgesehen ist, verbunden. Der Speicherknoten SN akkumuliert Ladungen entsprechend der in einem Kondensator in einer DRAM-Zelle gespeicherten Information. In jeder Feldregion FLR ist der Speicherknoten SN oberhalb der Feldregion zwischen dem Speicherknotenkontakt SC und dem Bitleitungskontakt BC ausgebildet.
Obwohl dies nicht explizit in 1 gezeigt ist, ist eine Zellenplatte in einer oberen Lage, dem Speicherknoten SN zugewandt, als eine gemeinsame Elektrode der Speicherzellen vorgesehen. Eine konstante Zellplatten-Spannung VCP wird dieser Zellplatte zugeführt. Der Speicherknoten SN und die Zellplatte können in einer Schicht ober- oder unterhalb der Bitleitung BL ausgebildet sein. Sie werden als ein COB-Aufbau (Kondensator über Bitleitung) und als ein CUB-Aufbau (Kondensator unter Bitleitung) bezeichnet.
In der in 1 gezeigten Anordnung sind die Bitleitungskontakte BC in einer Reihe angeordnet und gemäß den entsprechenden Bitleitungen in der Zeilenrichtung vorgesehen. Die Speicherknotenkontakte SC sind ebenfalls in einer Linie angeordnet und gemäß den entsprechenden Spalten in der Zeilenrichtung vorgesehen.
Es gibt zwei Arten von Rasterabständen zwischen den Wortleitungen WL. Zunächst ist ein Rasterabstand zwischen zwei Wortleitungen WL (z.B. WL0 und WL1), zwischen die der Bitleitungskontakt BC gefügt ist, gleich 2·F. Hier ist F eine minimale Entwurfsgröße. In 1 ist die Breite einer Wortleitung, die Breite einer Bitleitung und ein Abstand zwischen den Bitleitungen gleich F gewählt. Weiterhin ist ein Rasterabstand zwischen zwei Wortleitungen (z.B. WL1 und WL2), zwischen die der Speicherknotenkontakt SC gefügt ist, gleich 4·F. Die Wortleitungen WL sind abwechselnd mit einem Rasterabstand von 2· F und einem Rasterabstand von 4·F angeordnet.
Ein Rasterabstand zwischen den Bitleitungen BL ist 2·F. Die Bitleitungskontakte BC sind in der Spaltenrichtung mit einem Rasterabstand von 6·F angeordnet.
Eine grundlegende Zellenregion BCU, die eine DRAM-Zelle bildet, ist durch einen rechtwinkligen Bereich, der einen Bitleitungskontakt BC und einen Speicherknotenkontakt SC einschließt, definiert. Die grundlegende Zellenregion BCU weist eine Länge von 2·F in der Zeilenrichtung und eine Länge von 3·F in der Spaltenrichtung auf. Folglich ist die Fläche einer grundlegenden Zellenregion BCU gleich 6·F².
Die Bitleitungen BL0 bis BL9 sind in Paaren angeordnet. Auf die Auswahl einer Wortleitung WL hin werden die Speicherdaten der Speicherzellen auf jeder Bitleitung des Paares von Bitleitungen gelesen. Die Doppelzellen TWU sind aus den grundlegenden Zellenregionen BCUa und BCUb aufgebaut. Komplementäre Daten werden in Speicherzellen gespeichert, die in diesen grundlegenden Zellenregionen BCUa und BCUb gebildet sind. Wenn beispielsweise in 1 die Wortleitung WL5 ausgewählt ist, werden Speicherdaten der in den grundlegenden Zellenregionen BCUa und BCUb gebildeten Speicherzellen auf den Bitleitungen BL8 und BL9 gelesen. Ein für das Bitleitungspaar vorgesehener Le severstärker liest und verstärkt die komplementären Daten auf dem Bitleitungspaar. Folglich ist die durch die Doppelzelle TWU eingenommene Fläche gleich 2·6·F².
Aus Gründen des Vergleichs zeigt 2 in schematischer Weise ein Layout einer bekannten DRAM-Zelle. 2 veranschaulicht in repräsentativer Weise die Wortleitungen WLa bis WLd und die Bitleitungen BLa bis BLc. Eine DRAM-Zelle ist in jeder der T-förmigen Aktivregion (Feldregion) ARa und ARb gebildet. Jede der Aktivregionen ARa und ARb weist zum Bilden eines Transistors einen sich in einer Spaltenrichtung erstreckenden Bereich und zum Bilden eines Bitleitungskontaktes einen Bereich auf, der in einer Zeilenrichtung hervorragt. Diese Aktivregionen ARa und ARb weisen in der Spaltenrichtung einen Abstand zueinander von zwei Zeilen auf. Die T-förmigen Aktivregionen sind dergestalt ausgerichtet, dass die Bitleitungskontakte BC für jede zweite Bitleitung in der Zeilenrichtung vorgesehen sind. Die aus den Aktivregionen ARa und ARb in 2 gebildete Einheitsstruktur ist dergestalt angeordnet, dass sie sich in der Zeilen- und Spaltenrichtung wiederholt.
In jeder der Aktivregionen ARa und ARb sind zwei Bitspeicherzellen gebildet. Jede der Aktivregionen ARa und ARb ist über den Bitleitungskontakt BC elektrisch mit einer entsprechenden Bitleitung verbunden. In 2 ist die Aktivregion ARa über den Bitleitungskontakt BC mit der Bitleitung BLa verbunden, während die Aktivregion ARb über den Bitleitungskontakt BC mit der Bitleitung BLb elektrisch verbunden ist.
Die Breite der Wortleitung WL (WLa bis WLd) ist F und der Abstand zwischen den Wortleitungen WL ist ebenfalls F. Folglich beträgt ein Rasterabstand zwischen den Wortleitungen WL 2·F. Diese Beziehung gilt ebenfalls für die Bitleitung BL (BLa bis BLc). Ein Rasterabstand zwischen den Bitleitungen beträgt 2· F. Die Bitleitungskontakte BC sind in der Zeilenrichtung mit einem Rastermaß von 4·F angeordnet. Obwohl dies in 2 nicht explizit gezeigt ist, sind in der Spaltenrichtung die Bitleitungskontakte BC für jede fünfte Wortleitung vorgesehen. Somit sind die Bitleitungskontakte BC mit einem Rastermaß von 8·F vorgesehen.
Eine grundlegende Zellenregion BCUp ist aus einem Bitleitungskontakt BC und einem in 2 nicht veranschaulichten Speicherknotenkontakt aufgebaut. Deshalb weist eine grundlegende Zellenregion BCUp dieser DRAM-Zelle eine Länge von 4·F in der Spaltenrichtung und 2·F in der Zeilenrichtung auf und hat die Größe 8·F². Da eine Doppelzelle aus zwei grundlegenden Zellenregionen BCUp gebildet ist, ist die Größe der Doppelzellen 16·F². In der Speicherzellenanordnung von 2 sind die Bitleitungskontakte BC mit einem Rastermaß von 4·F in der Zeilenrichtung angeordnet und für jede zweite Bitleitung vorgesehen. Zum Lesen von Daten der DRAM-Zelle auf einem Bitleitungspaar (z.B. BLa und BLb) müssen somit zwei Wortleitungen (z.B. WLb und WLc) gleichzeitig in einen ausgewählten Zustand versetzt werden.
Wie in 1 und 2 gezeigt, ist in der grundlegenden Zellenregion BCU lediglich eine Wortleitung WL dergestalt angeordnet, dass sie die grundlegende Zellenregion BCU in der Zeilenrichtung kreuzt. Andererseits sind in der grundlegenden Zellenregion BCUp der in 2 gezeigten bekannten DRAM-Zelle zwei Wortleitungen (z.B. WLb und WLc) für die grundlegende Zellenregion vorgesehen. Folglich kann eine durch die grundlegende Zellenregion BCU eingenommene Fläche gemäß der vorliegenden Ausführungsform hinreichend kleiner sein, als die durch die bekannte DRAM-Zelle eingenommene Fläche.
Weiterhin sind gemäß dem in 2 gezeigten DR.AM-Zellen-Layout Speicherzellen für jede zweite Spalte in der Zeilenrichtung vorgesehen. Andererseits ist in der ersten Ausfüh rungsform für jede Spalte in der Zeilenrichtung eine Speicherzelle vorgesehen. Somit können die DRAM-Zellen mit höherer Dichte angeordnet werden.
3 zeigt eine elektrische Äquivalenzschaltung, die dem in 1 gezeigten Speicher-Zellen-Layout entspricht. In 3 sind die Wortleitungen WL1 bis WL4 und die Bitleitungen BL0 bis BL3 veranschaulicht. In der grundlegenden Zellenregion BCU sind ein Speicherkondensator MQ und ein Zugriffstransistor MT ausgebildet. Der Speicherkondensator MQ speichert Information in der Form von Ladungen auf dem Speicherknoten SN. Als Antwort auf ein Signal der entsprechenden Wortleitung WL (WL1 bis WL4) wird der Zugriffstransistor MT selektiv leitend gemacht und verbindet den Speicherknoten SN des Speicherzellen-Kondensators MQ elektrisch mit der entsprechenden Bitleitung BL (BL0 bis BL3), wenn er leitend gemacht ist. Dieser Zugriffstransistor MT ist in dem in 3 gezeigten Aufbau aus einem N-Kanal-MOS-Transistor (einem Feldeffekttransistor mit isoliertem Gate) gebildet. Die Zellplattenspannung VCP eines vorbestimmten Spannungspegels wird einer Zellenplatte des Speicherzellen-Kondensators MQ zugeführt.
Deshalb ist in der grundlegenden Zellenregion BCU eine Ein-Transistor-/Ein-Kondensator-Typ-DRAM-Zelle ausgebildet. Die Gates der Zugriffstransistoren in den grundlegenden Zellenregionen BCU, die in der Zeilenrichtung aufgereiht sind, sind gemeinsam mit der gleichen Wortleitung verbunden. Die Feldregion (Aktivregion) FLR weist Zwei-Bit-DRAM-Zellen auf. In der Feldregion FLR sind der Bitleitungskontakt BC und die Speicherknotenkontakte SNC, die symmetrisch bezüglich dieses Bitleitungskontaktes BC angeordnet sind, ausgebildet. Speziell sind in der Feldregion FLR zwei Speicherzellen, die in derselben Spalte und in benachbarten Zeilen angeordnet sind, vorgesehen. Die Doppelzelle TWU, die Ein-Bit-Daten speichert, ist durch Speicherzellen bereitgestellt, die in zwei grundlegenden Zellenregionen BCU, die in der Zeilenrichtung aneinandergereiht sind, bereitgestellt.
Die Bitleitungen BL0 und BL1 sind paarweise angeordnet und mit einem Leseverstärker SAl verbunden. Die Bitleitungen BL2 und BL3 sind paarweise angeordnet und mit einem Leseverstärker SAr verbunden. In der in 3 gezeigten Anordnung der Leseverstärker sind die Leseverstärker SAl und SAr abwechselnd auf gegenüberliegenden Seiten der Bitleitungspaare vorgesehen. Wenn in dem in 3 gezeigten Aufbau die Wortleitung BL2 ausgewählt wird, werden die Speicherdaten der Speicherzellen entsprechend auf den Bitleitungen BL0 bis BL3 gelesen. Die Leseverstärker SAl und SAr sind im Allgemeinen aus kreuzgekoppelten Leseverstärkern aufgebaut und verstärken die Differenz der Potentiale der entsprechenden Bitleitungspaare. Durch das Schreiben von komplementären Daten in die Speicherknoten SN der Speicherzellen in den grundlegenden Zellenregionen BCU, die in der Doppelzelle TWU enthalten sind, kann eine dem Leseverstärker zugeführte Lesespannung groß sein. Im Folgenden wird ein Lesevorgang unter Bezugnahme auf 4 kurz beschrieben.
In einem Bereitschaftszustand wird die Bitleitung BL (BL0 bis BL3) auf einen Pegel einer Zwischenspannung VDD/2 vorgeladen.
Zu einer Zeit T1 wird die Wortleitung WL (z.B. WL2) in einen ausgewählten Zustand (einen Pegel hoher Spannung VPP) versetzt. Da die Spannung der Wortleitung WL anwächst, wird der Zugriffstransistor MT in der ausgewählten Zeile leitend gemacht. Als Reaktion darauf werden die den Speicherdaten der Speicherzelle entsprechenden Ladungen zu der entsprechenden Bitleitung transferiert. Auf jeder der Bitleitungen des Paares werden Daten gelesen. In der Doppelzelle speichert eine Speicherzelle Daten auf einem H-Pegel, während die andere Speicherzelle Daten auf einem L-Pegel speichert. Somit wächst die Spannung auf einer Bitleitung in einem Paar ausgehend von dem Zwischenspannungspegel an, während die Spannung auf der anderen Bitleitung in dem Paar ausgehend von der Zwischenspannung VDD/2 abfällt. Ein Spannungsunterschied ΔV zwischen den Bitleitungen BL des Paares ist gegeben durch eine Summe des Betrages der Spannungsänderung ΔVH auf der Bitleitung beim Lesen der Daten des H-Pegels und des Betrages der Spannungsänderung ΔVL auf der Bitleitung beim Lesen der Daten des L-Pegels.
Wenn die Bitleitungs-Vorladespannung VBL gleich der Zwischenspannung VDD/2 ist und die Zellplattenspannung VCP ebenfalls gleich der Zwischenspannung VDD/2 ist, sind die Beträge der Spannungsänderung auf den Bitleitungen ΔVH und ΔVL zueinander gleich. Somit ist, verglichen mit dem Fall, in dem in einem normalen Einzelzellen-Modus Daten auf lediglich einer Bitleitung gelesen werden, der Spannungsunterschied ΔV zwischen den Bitleitungen verdoppelt. Wenn die Zellplattenspannung VCP und die Bitleitungs-Vorladespannung VBL insbesondere gleich den Zwischenspannungen VDD/2 sind, wird der Spannungsunterschied ΔV zwischen den Bitleitungen durch die folgende Gleichung gegeben. ΔV = Cs / (Cs + Cb) × VDD
Sogar wenn die Leseverstärker SAl und SAr zu der Zeit T2 aktiviert werden, ist somit der Spannungsunterschied zwischen den Bitleitungen zu der Zeit T2 hinreichend groß. Deshalb kann ein genauer Lesevorgang sichergestellt werden, bei dem zu der Zeit T3 diese Bitleitungen auf einen Versorgungsspannungspegel VDD und einen Massespannungspegel GND gesetzt werden.
Wenn ein Lesevorgang mit einer Lesespannung eines Einzelzellen-Modus durchgeführt wird, kann zum Verkürzen der Zugriffszeit die Lese-Startzeit T2 vorverlegt werden.
Zum Verursachen eines Spannungsunterschiedes zwischen den Bitleitungen treten komplementäre Daten immer auf Bitleitungen in einem Paar auf. Sogar wenn ein Auffrischintervall verlängert wird, kann somit der Lesevorgang auf genaue Weise durchgeführt werden (das Auffrischintervall wird später beschrieben). Durch die Verwendung von Doppelzellen kann das Auffrischintervall verlängert werden und die Anzahl der Zeiten mit Auffrischvorgängen kann zum Verringern des Stromverbrauchs verringert werden. Weiterhin kann die Systembetriebseffizienz verbessert werden.
Wie oben beschrieben, ist entsprechend der ersten Ausführungsform der vorliegenden Erfindung die die DRAM-Zelle bildende Aktivregion (die Feldregion) dergestalt ausgebildet, dass sie die Bitleitung und die Wortleitung kreuzt, und der Bitleitungskontakt ist für jede Spalte vorgesehen. Deshalb kann zum Anordnen der Speicherzellen mit hoher Dichte eine Speicherzellenanordnung mit dem so genannten dichtesten Packungsaufbau eines offenen Bitleitungsaufbaus erzielt werden. Zur Verringerung der Anzahl der ausgewählten Wortleitungen zum Verringern des Stromverbrauchs erlaubt weiterhin lediglich eine einzige ausgewählte Wortleitung das Lesen von Speicherzellendaten auf den Bitleitungen in jedem Paar.
Es wird die gefaltete Bitleitungskonfiguration angewendet. Sogar wenn Störungen in einem Bitleitungspaar erzeugt werden, werden deshalb gleichphasige Störungen einem Leseverstärker zugeführt, um sich zum Erzielen eines genauen Lesevorgangs aufzuheben.
Wenn zum Bilden eines Doppelzellen-DRAMs das bekannte DRAM-Zellen-Layout verwendet wird, ist eine durch die Doppelzelleneinheit eingenommene Fläche gleich 16·F². Andererseits ist entsprechend der ersten Ausführungsform eine durch die Doppelzellen-Einheit eingenommene Fläche 12·F². Wenn deshalb ein 64M-Bit-DRAM in Gestalt eines Doppelzellen-Modus-DRAMs gebildet werden soll, kann zum Verringern der Kosten der Speichervorrichtung eine Chipfläche auf 12/16 = 3/4 verkleinert werden.
Zweite Ausführungsform
5 zeigt in schematischer Weise ein Layout eines Speicherfeldes in einer Halbleiterspeichervorrichtung entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung. Das in 5 gezeigte Layout unterscheidet sich von dem Layout in 1 in dem folgenden Punkt. Speziell ist eine Dummy-Wortleitung DWL (DWL0 bis DWL3) in einer Region zwischen Speicherknotenkontakten SC, die in in einer Spaltenrichtung benachbarten Feldregionen gebildet sind, vorgesehen. Mit anderen Worten, die Dummy-Wortleitung DWL ist zwischen den Wortleitungen WL, die mit einem Rasterabstand von 4·F angeordnet sind, vorgesehen. Die anderen Abschnitte des in 5 gezeigten Layouts sind ähnlich jenen des Layouts in 1. Somit sind den entsprechenden Abschnitten die gleichen Bezugszeichen zugewiesen und eine detaillierte Beschreibung dieser Abschnitte wird nicht wiederholt.
Die Dummy-Wortleitung DWL ist in der gleichen Verbindungsleitungslage ausgebildet wie die Wortleitung WL und wird durch den gleichen Herstellungsprozess hergestellt wie die Wortleitung WL. Deshalb sind für das Vorsehen der Dummy-Wortleitung DWL nicht ein zusätzlicher Prozess und eine zusätzliche Maske erforderlich.
Ein Rasterabstand zwischen der Wortleitung WL (WL0 bis WL5) und der Dummy-Wortleitung DWL (DWL0 bis DWL3) beträgt 2·F. Somit beträgt ein Rasterabstand zwischen den Wortleitungen einschließlich der Wortleitung WL und der Dummy-Wortleitung DWL gleich 2·F und Wortleitungen und Dummy-Wortleitungen können in regelmäßiger Weise angeordnet werden. Das gemeinsame Muster kann sich wiederholen und es wird möglich, einen Einfluss zu verhindern, wie z.B. eine unregelmäßige Reflexion eines Lichtes beim Belichten an einem Stufenabschnitt aufgrund einer Abweichung in der Musterregelmäßigkeit, und eine präzise Musterbildung kann erreicht werden. Dies ermöglicht eine präzise Musterbildung für einen Speicherknoten oder dergleichen, sogar bei der Herstellung kleiner Strukturen.
6 zeigt eine elektrische Äquivalenzschaltung des Layouts von 5. In dem in 6 gezeigten Aufbau ist die Dummy-Wortleitung DWL1 zwischen den Wortleitungen WL1 und WL2 vorgesehen und die Dummy-Wortleitung DWL2 ist zwischen den Wortleitungen WL3 und WL4 vorgesehen. Die Dummy-Wortleitungen DWL1 und DWL2 sind in der gleichen Verbindungsleitungslage ausgebildet wie die Wortleitungen WL1 bis WL4. Keine Speicherzelle ist mit den Dummy-Wortleitungen DWL1 und DWL2 verbunden. Den Dummy-Wortleitungen DWL1 und DWL2 wird eine Spannung Vdm zugeführt. Wie später genau beschrieben wird, ist zum Trennen der Speicherknoten unter der Dummy-Wortleitung ein dicker Isolatorfilm ausgebildet. Die Spannung Vdm ist eine Massespannung oder eine negative Spannung und zieht positive Ladungen in eine Region unterhalb des trennenden dicken Isolatorfilms, der zum Trennen von in der Spaltenrichtung benachbarten Feldregionen (Aktivregionen) FLR unter der Dummy-Wortleitung ausgebildet ist.
Der übrige Aufbau von 6 ist ähnlich dem in 3 gezeigten. Somit sind entsprechenden Abschnitten die gleichen Bezugszeichen zugewiesen und eine detaillierte Beschreibung derselben wird nicht wiederholt.
7 zeigt in schematischer Weise einen Querschnittsaufbau der Substratregion des Dummy-Wortleitungs-Abschnitts. Wie in
7 gezeigt, sind die Feldregionen FLRa und FLRb mit einem Abstand zueinander an der Oberfläche einer P-Substratregion SUB ausgebildet. Die Feldregionen (Aktivregionen) FLRa und FLRb sind N-dotierte Regionen. Die Speicherknotenkontakte SCa und SCb sind entsprechend für die Feldregionen FLRa und FLRb ausgebildet. Der trennende dicke Isolatorfilm OXF ist zwischen den Feldregionen FLRa und FLRb ausgebildet. Die Oberfläche des trennenden Isolatorfilms OXF ist beispielsweise mittels CMP (chemisch-mechanisches Polieren) zum Verringern der darunter liegenden Stufe bei der Bildung der Dummy-Wortleitung, zum Bilden der normalen Wortleitung und der Dummy-Wortleitung in den gleichen Herstellungsschritten, planarisiert.
Die Dummy-Wortleitung DWL ist auf dem trennenden dicken Isolatorfilm OXF zwischen den Feldregionen FLRa und FLRb vorgesehen. Die vorbestimmte Spannung Vdm wird normalerweise dieser Dummy-Wortleitung DWL zugeführt. Folglich werden zum Bilden einer Potentialbarriere gegen in den Feldregionen FLRa und FLRb vorhandene Elektronen positive Ladungen zu einem Bereich unterhalb des trennenden dicken Isolatorfilms OXF zwischen den Feldregionen FLRa und FLRb gezogen. Folglich sind die Speicherknotenkontakte SCa und SCb in zuverlässiger Weise voneinander isoliert zur Vergrößerung der Isolation zwischen den Speicherknoten. Folglich kann eine in jeder der Feldregionen FLRa und FLRb gebildete Speicherzelle in zuverlässiger Weise Daten speichern.
Wie oben beschrieben, ist gemäß der zweiten Ausführungsform der vorliegenden Erfindung die Dummy-Wortleitung in einer Region zwischen in der Spaltenrichtung benachbarten Speicherknoten in der gleichen Verbindungsleitungslage wie die Wortleitung angeordnet. Die Wortleitungs-Rasterabstände können in äquivalenter Weise für alle Wortleitungen gleich gemacht werden und eine präzise Herstellung kleiner Strukturen für eine Wortleitung usw. kann erreicht werden.
Durch die Zuführung der vorbestimmten Spannung zu der Dummy-Wortleitung kann zusätzlich eine Potentialbarriere zum Trennen der Speicheknoten unterhalb der Region unterhalb dieser Dummy-Wortleitung ausgebildet werden und die Speicherknoten können auf zuverlässige Weise getrennt werden.
Dritte Ausführungsform
8 zeigt in schematischer Weise ein Layout eines Speicherfeldabschnitts in einer Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. In dem in 8 gezeigten Layout ist eine Feldregion FLRa in einer Region unterhalb jeder der Dummy-Wortleitungen DWL0 bis DWL3 ausgebildet, und die Feldregionen FLR sind kontinuierlich ausgebildet. Somit sind Feldregionen FLR von Speicherzellen in benachbarten Zeilen und benachbarten Spalten kontinuierlich ausgebildet und die Feldregionen FLR sind dergestalt ausgebildet, dass sie sich entlang einer Richtung erstrecken. Die in einer Region unterhalb der Dummy-Wortleitung DWL (DWL0 bis DWL3) ausgebildete Feldregion FLRa erstreckt sich linear in der Spaltenrichtung und verbindet die für bezüglich der Dummy-Wortleitung gegenüberliegende Speicherknoten vorgesehenen Feldregionen.
Jeder der Dummy-Wortleitungen DWL0 bis DLW3 wird eine Massespannung oder eine negative Spannung Vdm zugeführt.
Der übrige Aufbau in dem in 8 gezeigten Layout ist ähnlich jenem in dem in 5 gezeigten Layout. Somit sind entsprechenden Abschnitten die gleichen Bezugszeichen zugewiesen und eine detaillierte Beschreibung derselben wird nicht wiederholt.
9 zeigt in schematischer Weise ein Layout der Feldregion FLR, der Wortleitungen WL0 bis WL5 und der Dummy-Wortleitungen DWL0 bis DWL3, die in 8 veranschaulicht sind. Wie in 9 gezeigt, sind durch Bilden der Feldregion FLRA in einer Region unterhalb einer Dummy-Wortleitung die Feldregionen FLR in kontinuierlicher Weise ausgebildet. Deshalb muss die Feldregion FLR nicht für jede der zwei Bitspeicherzellen oder jede Doppelzelle abgeteilt werden und ein vereinfachtes Layout der Feldregion kann erreicht werden. Zusätzlich kann eine durch die Feldregion eingenommene Fläche verringert werden. Ein präzise Herstellung kleiner Strukturen einer grundlegenden Zellenregion BCU kann erreicht werden.
10 zeigt in schematischer Weise einen Querschnittsaufbau des Feldregion-Abschnitts FLRA, der unterhalb einer Dummy-Wortleitung gebildet ist. Wie in 10 gezeigt, sind durch Bilden der Region FLRA in einer Region unterhalb der Dummy-Wortleitung DWL die Feldregionen FLR in kontinuierlicher Weise ausgebildet. Der Dummy-Wortleitung DWL wird die Spannung Vdm eines vorbestimmten Spannungspegels, beispielsweise die Massespannung oder eine negative Spannung, zugeführt. Aufgrund der Spannung Vdm ist in der Region FLRA unterhalb der Dummy-Wortleitung nicht eine Elektroneninversionsschicht ausgebildet, und zum Trennen der Regionen RGa und RGb wird ein durch die Regionen RGa, RGb und FLRA in der Feldregion FLR gebildeter Transistor in ausgeschaltetem Zustand gehalten.
Sogar wenn durch eine N-dotierte Region an der Oberfläche einer Substratregion SUB eine kontinuierliche Feldregion FLR ausgebildet ist, stellt die Dummy-Wortleitung DWL eine zuverlässige elektrische Trennung der Speicherknoten sicher.
Wie oben beschrieben, wird gemäß der dritten Ausführungsform der vorliegenden Erfindung eine Feldregion ebenfalls in einer Region unterhalb einer Dummy-Wortleitung ausgebildet, sodass die Feldregionen kontinuierlich in einer Streifenform ausgebildet sind. Folglich ist der trennende dicke Isolatorfilm zum Trennen von Feldregionen zwischen benachbarten Speicherknoten nicht erforderlich und die Feldregion kann auf einfache Weise strukturiert werden. Da weiterhin der Isolatorfilm zum Trennen der Feldregionen nicht erforderlich ist und eine Layout-Fläche der grundlegenden Zellenregion BCU verringert ist, kann eine miniaturisierte Speicherzelle vorgesehen werden.
Durch Anlegen einer vorbestimmten Spannung an die Dummy-Wortleitung kann zusätzlich zum Erzielen einer zuverlässigen Trennung zwischen den Speicherknoten der Speicherzellen sowie einer zuverlässigen Datenspeicherung der Transistor in der Feldregion abgeschaltet werden.
Vierte Ausführungsform
11 zeigt in schematischer Weise ein Speicherfeld-Layout entsprechend einer vierten Ausführungsform der vorliegenden Erfindung. Auch in 11 sind die Wortleitungen WL0 bis WL5, die Dummy-Wortleitungen DWL0 bis DWL3 und die Bitleitungen BL0 bis BL9 in repräsentativer Weise veranschaulicht. In dem in 11 gezeigten Layout wechselt eine Neigungsrichtung einer Feldregion FLR in einer Spaltenrichtung zwischen einer Aufwärtsrichtung und einer Abwärtsrichtung, sodass die Feldregionen FLR bezüglich der Dummy-Wortleitung DWL symmetrisch angeordnet sind. Eine Feldregion (eine Aktivregion) FLRA ist ebenfalls in einer Region unterhalb der Dummy-Wortleitung DWL ausgebildet und in jeder Spalte sind die Feldregionen FLR kontinuierlich ausgebildet. Folglich ermöglicht die in einer Region unterhalb einer Dummy-Wortleitung ausgebildete Feldregion FLRA die Bildung einer kontinuierlichen Feldregion für Speicherzellen in derselben Spalte.
In einer Region zwischen benachbarten Wortleitungen ist ein Bitleitungskontakt BC entsprechend jeder Bitleitung angeordnet. In einer Region zwischen der Dummy-Wortleitung DWL (generisch die Dummy-Wortleitungen bezeichnend) und der Wortleitung WL (generisch die Wortleitungen bezeichnend) ist ein Speicherknotenkontakt SC entsprechend jeder Spalte angeordnet. Folglich sind die Speicherknotenkontakte SC bezüglich der Dummy-Wortleitung DWL (DWL0 bis DWL3) einander gegenüberliegend angeordnet.
In dem in 11 gezeigten Layout ist eine durch eine grundlegende Zellenregion BCU eingenommene Fläche gleich 6·F². Mit Ausnahme des folgenden Punktes ist das Layout in 11 das gleiche wie das Layout bei der dritten Ausführungsform. Speziell wird die Streifenform der Feldregion FLR von 11 durch ein kontinuierliches Zickzack-Muster in der Spaltenrichtung gebildet, wohingegen die Streifenform bei der dritten Ausführungsform sich monoton in einer Aufwärtsrichtung erstreckt, wenn sie sich nach rechts erstreckt.
Auch in dem in 11 gezeigten Layout sind die Feldregionen FLR durch Bilden der Feldregionen FLRA in Regionen unterhalb der Dummy-Wortleitungen DWL0 bis DWL3 kontinuierlich ausgebildet und ein trennender dicker Isolatorfilm oder dergleichen zum Trennen von Feldregionen ist nicht erforderlich.
Wie bei der dritten Ausführungsform wird jeder der Dummy-Wortleitungen DWL0 bis DWL3 eine Spannung Vdm zugeführt. Die Feldregion FLRA wirkt als eine Feldisolationsregion. Folglich ist ein Feldisolatorfilm nicht erforderlich und zur Erleichterung der Strukturierung einer Feldregion kann wie bei der dritten Ausführungsform eine kontinuierliche Feldregion FLR vorgesehen werden.
12 zeigt in schematischer Weise eine Anordnung der Feldregion, den Bitleitungskontakt und den Speicherknotenkontakt entsprechend der vierten Ausführungsform der vorliegenden Erfindung. Wie in 12 gezeigt, sind die Speicherknotenkontakte SC bezüglich der Dummy-Wortleitung DWL einander gegenüberliegend angeordnet und die Speicherknotenkontakte SC sind in einer Linie in der Zeilenrichtung angeordnet. Die Bitleitungskontakte BC sind ebenfalls in einer Richtung in der Zeilenrichtung angeordnet und entsprechend den Bitleitungen BL vorgesehen. Die Bitleitungskontakte BC sind mit einem Rasterabstand von 6·F in der Spaltenrichtung angeordnet. Die in einer Feldregion FLR gebildeten Speicherzellen sind alle über einen entsprechenden Bitleitungskontakt BC mit der gleichen Bitleitung BL verbunden. Ein Rasterabstand zwischen den Bitleitungen BL beträgt 2·F und ein Rasterabstand zwischen den Wortleitungen einschließlich einer Dummy-Wortleitung beträgt ebenfalls 2·F.
Die grundlegende Zellenregion BCU hat eine Größe 6·F². Der Unterschied zwischen den Layouts der dritten und vierten Ausführungsform ist somit die Art der Streifengestalt der Feldregion FLR und die Feldregion FLR kann auf genaue Weise strukturiert werden wie in der dritten Ausführungsform. Zusätzlich kann eine Wirkung ähnlich jener der dritten Ausführungsform vorgesehen werden.
Fünfte Ausführungsform
13 zeigt in schematischer Weise eine Anordnung einer Feldregion FLR zum Bilden einer DRAM-Zelle. In 13 sind zwei Wortleitungen WL und drei Bitleitungen BL in repräsentativer Weise veranschaulicht. Die Feldregion FLR ist über einen Bitleitungskontakt BC elektrisch mit der Bitleitung BL verbunden und über einen Speicherknotenkontakt SC elektrisch mit ei nem Speicheknoten (nicht gezeigt) verbunden. Die Breite und ein Abstand der Bitleitungen BL sind jeweils F. Die Breite und ein Abstand der Wortleitungen WL sind ebenfalls jeweils F. Deshalb beträgt der Abstand zwischen den Mittelpunkten des Bitleitungskontaktes BC und des Speicherknotenkontaktes SC sqrt 5·F. Hier bezeichnet das Symbol „sqrt" eine Quadratwurzel. Der auf die horizontale bzw. vertikale Richtung projizierte Abstand zwischen dem Bitleitungskontakt BC und dem Speicherknotenkontakt SC beträgt F bzw. 2·F. Somit sind die Breite und der Abstand der Feldregionen FLR beide durch 2· F/sqrt 5 = 0.89·F gegeben.
Wie in 2 gezeigt, ist die Breite der Feldregion der bekannten DRAM-Zelle gleich dem Bitleitungs-Abstand F und ein Abstand zwischen den Feldern ist ebenfalls gleich der Bitleitungsbreite F. Im Vergleich zu dem Muster der Feldregion der bekannten DRAM-Zelle liefert das Feldregionsmuster der ersten bis vierten Ausführungsform einen verringerten Rasterabstand.
Auf dem Gebiet der Halbleiterphysik schlugen Dennard u.a. im Jahre 1974 eine Skalierungsregel vor. Diese Skalierungsregel wird beispielsweise in „Design of CMOS VLSI", veröffentlicht durch Baifukan, 1989, Seite 90 ff., beschrieben. Gemäß der in diesem Dokument beschriebenen Skalierungsregel sollte eine Spannung v um einen Faktor 1/K herunterskaliert werden, wenn die Kanalweite (die Weite einer Feldregion) W eines MOS-Transistors mit einem Skalierungsverhältnis von 1/K herunterskaliert wird.
Gemäß der Skalierungsregel wird bei der ersten bis vierten Ausführungsform die Feldbreite F in der oben beschriebenen typischen DRAM-Zelle auf 0,89·F herunterskaliert und bevorzugt sollte die Spannung V auf 0,89·V herunterskaliert werden. Somit kann bei der ersten bis vierten Ausführungsform die grundlegende Zelle mit der Größe 6·F² mit einer Spannung be trieben werden, die niedriger ist als die Spannung für die bekannte grundlegende Zelle mit der Größe 8·F².
In einem Einzelzellen-Modus-DRAM ist die Bitleitungs-Vorladespannung VBL im Allgemeinen auf dem Pegel der Zwischenspannung VDD/2. Eine Speicher-Versorgungsspannung VDD ist auf einem Spannungspegel, der zweimal so hoch wie jener der Bitleitungs-Vorladespannung VBL ist.
Im Gegensatz dazu ist bei einem Doppelzellen-Modus-DRAM der Spannungspegel der Bitleitungs-Vorladespannung VBL nicht auf diese Zwischenspannung VDD/2 begrenzt.
Wie in 4 gezeigt, wird der Spannungspegel der Zwischenspannung VDD/2 im Allgemeinen in dem Einzelzellen-Modus-DRAM für die Bitleitungs-Vorladespannung VBL verwendet. Die Bitleitungs-Vorladespannung VBL kann jedoch in dem Doppelzellen-Modus-DRAM auf die Versorgungsspannung VDD gesetzt werden.
Wie in 14 gezeigt, wird jetzt angenommen, dass zur Zeit T1 ein Spannungspegel einer ausgewählten Wortleitung WL auf eine hohe Spannung VPP gesetzt wird und auf einer entsprechenden Bitleitung Speicherdaten einer Speicherzelle gelesen werden. In dem Doppelzellen-Modus werden auf den Bitleitungen eines Paares Daten auf dem H-Pegel und Daten auf dem L-Pegel gelesen. Wenn die Bitleitungs-Vorladespannung VBL gleich der Versorgungsspannung VDD ist, wird ein Spannungsunterschied ΔV zwischen den Bitleitungen des Paares unabhängig von dem Pegel einer Zellplattenspannung durch die folgende Gleichung ausgedrückt. ΔV = Cs·VDD/ (Cb + Cs)
Zur Zeit T2 wird ein Lesevorgang durchgeführt und die Bitleitung, die die L-Pegel-Daten entgegennimmt, wird auf den Pegel der Massespannung GND herabgesetzt. Sogar wenn der Spannungspegel der Bitleitungs-Vorladespannung VBL auf dem Pegel der Feldversorgungsspannung VDD ist, der unterschiedlich zu dem Pegel der Zwischenspannung VDD/2 ist, der in 4 beschrieben wurde, kann deshalb in dem Doppelzellen-Modus-DRAM ein genauer Lesevorgang zum Lesen der Speicherzellendaten durchgeführt werden. Die Zellplattenspannung (VCP) kann die Feldversorgungsspannung VDD sein oder die Zwischenspannung VDD/2.
Wie oben beschrieben, wird ein Lesevorgang zur Zeit T2 gestartet. Entsprechend dem Ausmaß, um das das Bitleitungspotential höher ist als die Massespannung, ist bei dem Lesevorgang die Bitleitung, auf der die Daten mit dem L-Pegel gelesen werden, festgelegt und wird entladen. Bei diesem Lesevorgang entlädt ein aus kreuzgekoppelten N-Kanal-MOS-Transistoren aufgebauter N-Leseverstärker die Bitleitung auf dem L-Pegel auf den Massespannungspegel. Die Bitleitung, auf der die Daten mit dem H-Pegel gelesen werden, hält den Versorgungsspannungspegel des Vorladespannungspegels. Bei dem Lesevorgang des Spannungspegels der Bitleitungen liest der N-Leseverstärker den Spannungspegel dieser Bitleitung bezüglich der Vorladespannung. Die Bitleitungsspannung wird durch selektives Treiben durch eine Speicherzelle entsprechend den Speicherdaten festgelegt. Von der Speicherzelle aus gesehen kann deshalb die Bitleitungs-Vorladespannung VBL als eine Betriebsspannung der Speicherzelle, d.h. eine durch einen Zugriffstransistor festgesetzte Spannung, betrachtet werden.
Die Idee, dass die Bitleitungs-Vorladespannung als die Betriebsspannung der Speicherzelle angesehen wird, ist ebenfalls auf den Fall anwendbar, bei dem eine Bitleitung auf die Hälfte einer Versorgungsspannung vorgeladen wird. Dies liegt daran, dass die Bitleitungsspannung in ähnlicher Weise in Übereinstimmung mit den Speicherdaten durch die Speicherzelle festgelegt wird.
Indem die Bitleitungs-Vorladespannung VBL niedriger gemacht wird als die Bitleitungs-Vorladespannung des bekannten Einzelzellen-DRAMs, kann deshalb gemäß der Skalierungsregel die Speicherzelle optimal betrieben werden.
Bei einem SDRAM (einem taktsynchronen DRAM), das in Synchronisation mit einem Taktsignal betrieben wird, ist eine Speicherzelle aus einer DRAM-Zelle aufgebaut. Bei einem derartigen SDRAM genügt eine Versorgungsspannung EXTVcc, die durch einen externen Anschluss zugeführt wird, einem 3,3 V Standard.
Wenn in einem DRAM ein externe Versorgungsspannung extVcc unversehrt als Versorgungsspannung VDD einer Speicherzelle verwendet wird, verändert sich, wenn die externe Versorgungsspannung extVcc zwischen ihrem oberen Grenzwert und ihrem unteren Grenzwert variiert, die Anzahl der in einem Kondensator der DRAM-Zelle akkumulierten Ladungen VDD·Cs/2(Cb + Cs). In diesem Fall verändert sich der auf den Bitleitungen auftretende Spannungsunterschied ΔV ebenfalls, sodass sich ein Spielraum für einen stabilen Betrieb des Leseverstärkers und die Daten-Halte-Eigenschaften verschlechtern. Folglich wird in einigen DRAMs die externe Versorgungsspannung extVcc durch einen intern vorgesehenen Versorgungsspannungs-Herabsetzer herabgesetzt und die herabgesetzte Spannung wird als Versorgungsspannung (Lese-Versorgungsspannung) VDD für die Speicherzelle verwendet.
Wenn in dem oben beschriebenen SDRAM eine externe Versorgungsspannung extVcc herabgesetzt werden soll, wird eine Spannung, die niedriger ist als der untere Grenzwert der Spannung, in dem Bereich zwischen 1,5 V und 3,3 V allgemein als Versorgungsspannung VDD für die Speicherzelle verwendet. Eine 1/2mal so hohe Spannung wie die Speicherzellen-Versorgungsspannung VDD, d.h. eine Spannung in dem Bereich zwischen 0,75V und 1,65V wird als Bitleitungs-Vorladespannung VBL verwendet.
Bei der ersten bis vierten Ausführungsform ist es optimal, einen Zugriffstransistor einer Speicherzelle durch eine Bitleitungs-Vorladespannung VBL, die niedriger als die bekannterweise verwendete Spannung ist, zu treiben. Der Faktor, um den die Betriebsspannung herabgesetzt wird, beträgt 0,89, basierend auf dem Herunterskalierfaktor der Feldregion. Folglich wird bei der fünften Ausführungsform eine Spannung zwischen 0,75· 0,89 V und 1,65·0,89 V, d.h. eine Spannung zwischen 0,65 V und 1,5 V in geeigneter Weise als Bitleitungs-Vorladespannung VBL verwendet.
15 zeigt in schematischer Weise einen Aufbau eines mit dieser Bitleitungs-Vorladespannung in Zusammenhang stehenden Abschnitts. In 15 sind die Speicherzellen MC entsprechend den Kreuzungen der Bitleitungen BL und ZBL mit der Wortleitung WL vorgesehen. Die Speicherzellen MC sind DRAM-Zellen und weisen jeweils eine Ein-Transistor-/Ein-Kondensator-Typ-Zellenstruktur auf. Eine Bitleitungs-Vorlade/Abgleichschaltung BLEQ zum Übertragen der Bitleitungs-Vorladespannung VBL an die Bitleitungen BL und ZBL entsprechend einem Abgleich-Anweisungssignal EQ und ein Leseverstärker SA zum Differenzverstärken und Verriegeln der Spannungen der Bitleitungen BL und ZBL sind für die Bitleitungen BL und ZBL vorgesehen.
Die Bitleitungs-Vorlade-/Abgleichschaltung BLEQ ist im Allgemeinen aus Transfergattern aufgebaut und überträgt die Bitleitungs-Vorladespannung VBL zu den Bitleitungen BL und ZBL und gleicht diese ab.
Die Bitleitungs-Vorladespannung VBL wird durch eine VBL-Erzeugungsschaltung PVG aus der externen Versorgungsspannung extVcc erzeugt. Wenn die Bitleitungs-Vorladespannung VBL gleich der Speicher-Versorgungsspannung VDD ist, ist die VBL-Erzeugungsschaltung PVG aus einem Herabsetzer zum Herabsetzen der externen Versorgungsspannung extVcc zum Erzeugen der Speicherzellen-Versorgungsspannung VDD aufgebaut. Wenn die Bitleitungs-Vorladespannung VBL gleich VDD/2 ist, ist die VBL-Erzeugungsschaltung PVG aus einem internen Herabsetzer zum Herabsetzen der externen Versorgungsspannung extVcc zum Erzeugen der Speicherzellen-Versorgungsspannung VDD und einer Referenzspannungs-Erzeugungsschaltung zum Teilen der Speicherzellen-Versorgungsspannung VDD, die von dem internen Herabsetzer zur Erzeugung der Spannung VDD/2 ausgegeben wird, aufgebaut.
Gemäß der obigen Diskussion liegt die Bitleitungs-Vorladespannung VBL in dem Bereich zwischen 0,65 V und 1,5 V. Deshalb unterscheidet sich eine Versorgungsspannung VDD für die Speicherzelle, d.h. ein durch den Leseverstärker SA zugeführter Pegel der Spannung VDD in Abhängigkeit von einem Bitleitungs-Vorlade-Modus. In einem VDD/2-Vorlademodus ist die Speicher-Versorgungsspannung VDD gleich 2·VBL. Dies ist eine Spannung in dem Bereich zwischen 1,3 V und 3,0 V. In einem VDD-Vorlade-Modus gilt VBL = VDD. Die Speicher-Versorgungsspannung VDD liegt in dem Bereich zwischen 0,65 V und 1,5 V.
Gemäß der fünften Ausführungsform der vorliegenden Erfindung wird, wie oben beschrieben, die Bitleitungs-Vorladespannung so gewählt, dass sie in einen Bereich zwischen 0,65 V und 1,5 V in Abhängigkeit von einem Herunterskalierungsfaktor des Zugriffstransistors der Speicherzelle fällt. Entsprechend der Skalierungsregel für einen Speicherzellentransistor kann die Bitleitungs-Vorladespannung auf einen Optimalwert gesetzt werden. Folglich kann ein stabiler Betrieb des Speicherzellentransistors erreicht werden. Zusätzlich können mit den gleichen Betriebseigenschaften wie jenen der bekannten DRAM-Zelle Ladungen zwischen einer Bitleitung und einem Speicherknoten transferiert werden.
Zusätzlich kann die Bitleitungs-Vorladespannung herabgesetzt werden und ein für das Vorladen einer Bitleitung erforderlicher Stromverbrauch kann verringert werden. Da die Speicher-Versorgungsspannung auf einen niedrigen Wert gesetzt wird, kann die Amplitude einer Bitleitung kleiner sein zum Verringern des Stromverbrauchs, der für das Laden und Entladen der Bitleitung erforderlich ist. Weiterhin kann zum Setzen der Bitleitungsspannung auf einen definierten Wert ein Lesebetrieb in kürzerer Zeit abgeschlossen werden.
Wenn die Versorgungsspannung der Speicherzelle auf einen niedrigen Pegel gesetzt wird, nimmt der Betrag der in dem Speicherzellenkondensator akkumulierten Ladungen ab. Aufgrund des Doppelzellen-Modus-Betriebs kann jedoch ein hinreichender Spannungsunterschied zwischen den Bitleitungen sichergestellt werden. Zusätzlich verringert eine Herabsetzung der Feldbreite eine Übergangskapazität an einem Zugriffstransistor zum entsprechenden Verringern der Bitleitungskapazität. Daraus resultierend kann zur Erreichung eines Lesebetriebs, bei dem ein hinreichender Lesespielraum sichergestellt ist, ein Abfall der Lesespannung auf der Bitleitung unterdrückt werden.
Bei der oben beschriebenen ersten bis fünften Ausführungsform sind Speicherzellen in äquivalenter Weise in dem gefalteten Bitleitungsaufbau angeordnet und der auf einer Seite des Bitleitungspaares vorgesehene Leseverstärker liest und verstärkt die komplementären Daten.
Bei der Speicherzellenanordnung gemäß der ersten bis vierten Ausführungsform ist entsprechend einer Kreuzung von jeder Wortleitung und jeder Bitleitung eine Speicherzelle vorgesehen und die Anordnung der Speicherzellen kann als offene Bitlei tungskonfiguration angesehen werden. Somit ist es auch möglich, eine offene Bitleitungskonfiguration zu verwenden, bei der Bitleitungen, die auf entgegengesetzten Seiten eines Leseverstärkers vorgesehen sind, als ein Bitleitungspaar verwendet werden und der Lesebetrieb durchgeführt wird. Durch die Speicherung von komplementären Daten in auf beiden Seiten des Leseverstärkers vorgesehenen Speicherzellen kann auch in diesem Fall ein Doppelzellen-Modus-Betrieb des DRAMs verwirklicht werden.
Wie oben beschrieben, ist gemäß der vorliegenden Erfindung ein Feldbereich einer Speicherzelle dergestalt angeordnet, dass er eine Bitleitung und eine Wortleitung kreuzt, ein Bitleitungskontakt ist entsprechend einer Kreuzung von jeder Bitleitung und jeder Feldregion vorgesehen und ein Speicherknotenkontakt ist ebenfalls entsprechend einer Kreuzung von jeder Bitleitung und jeder Wortleitung vorgesehen. Folglich kann zur Verwirklichung einer Doppelzelle mit einer verringerten eingenommenen Fläche eine von einer Speicherzelle eingenommene Fläche verringert werden.

Claims

Halbleiterspeichervorrichtung mit: einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen (TWU), von denen jede einen Transistor (MT) und einen Kondensator (MQ) aufweist, einer Mehrzahl von entsprechend den entsprechenden Speicherzellenspalten vorgesehenen Bitleitungen (BL0 bis BL9) und einer Mehrzahl von Wortleitungen (WL0 bis WL5), die entsprechend den entsprechenden Speicherzellenzeilen vorgesehen sind, und die Mehrzahl von Bitleitungen kreuzen, wobei jede Speicherzelle (TWU) eine aktive Region (FLR; FLRA, FLR) aufweist, die dergestalt angeordnet ist, dass sie sich in einer Richtung zwischen einer Richtung der Ausdehnung einer entsprechenden Wortleitung und einer Richtung der Ausdehnung einer Bitleitung erstreckt und dergestalt angeordnet ist, dass sie die Wortleitung und die Bitleitung kreuzt, und einen elektrisch mit der aktiven Region verbundenen Speicherknoten (SN), der als eine Elektrode des Kondensators dient, wobei die aktive Region eine Transistorbildungsregion jeder Speicherzelle definiert, und einem Bitleitungskontakt (BC) zum elektrischen Verbinden der aktiven Region von jeder der Speicherzellen mit einer entsprechenden Bitleitung, der für jede Bitleitung in Richtung einer Zeilenrichtung vorgesehen ist, wobei zwischen in einer Spaltenrichtung benachbarten Bitleitungskontakten zwei Wortleitungen vorgesehen sind und sich jeden Bitleitungskontakt zwei in der Spaltenrichtung benachbarte Speicherzellen teilen.
Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Mehrzahl von Bitleitungen (BL0 bis BL9) in Paaren vorgesehen ist und auf die Auswahl einer Wortleitung (WL0 bis WL5) hin jede Bitleitung in einem Paar mit Ladungen von dem Speicher knoten (SN) einer entsprechenden Speicherzelle versorgt wird, und die Halbleiterspeichervorrichtung weiterhin eine Mehrzahl von Leseverstärkern (SAl, SAr) aufweist, die entsprechend den Paaren von Bitleitungen vorgesehen sind und bei Aktivierung Daten auf einem entsprechenden Paar von Bitleitungen lesen und verstärken.
Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, die weiterhin eine Mehrzahl von Dummy-Wortleitungen (DWL0 bis DWL3) aufweist, von denen jede in einer Region zwischen den Speicherknoten (SN), die entsprechend den Speicherzellen auf benachbarten Zeilen und benachbarten Spalten gebildet ist, parallel zu den Wortleitungen (WL0 bis WL5) vorgesehen ist und eine Spannung eines vorbestimmten Pegels überträgt.
Halbleiterspeichervorrichtung nach Anspruch 3, bei der ein Abstand (2·F) zwischen der Wortleitung (WL0 bis WL5) und der Dummy-Wortleitung (DWL0 bis DWL3) und ein Abstand (2·F) zwischen den Wortleitungen im Wesentlichen zueinander gleich sind.
Halbleiterspeichervorrichtung nach Anspruch 3 oder 4, bei der die aktiven Regionen (FLR, FLRA) dergestalt gebildet sind, dass sie sich in einer Region (FLRA) unterhalb der Dummy-Wortleitungen kontinuierlich erstrecken.
Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 5, bei der die Aktivregionen dergestalt ausgebildet sind, dass sie sich im Wesentlichen entlang einer Richtung kontinuierlich erstrecken, sodass sich die Aktivregionen der Speicherzellen auf benachbarten Spalten oder benachbarten Zeilen in kontinuierlicher Weise erstrecken.
Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 5, bei der die Aktivregionen (FLR, FLRA) dergestalt in kontinuierlicher Weise ausgebildet sind, dass sie bezüglich der Dummy-Wortleitungen (DWL0 bis DWL3) symmetrisch angeordnet sind.
Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 5, bei der die Aktivregion (FLR, FLRA) der Speicherzellen (BCU) in einer gemeinsamen Spalte in kontinuierlicher Weise ausgebildet ist.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, weiterhin mit: einer Vorladeschaltung (BLEQ) zum Vorladen der Bitleitungen (BL, ZBL) auf einen vorbestimmten Spannungspegel (VBL) bei Aktivierung, wobei die vorbestimmte Spannung auf einen Pegel gesetzt ist, der 0,89mal so hoch ist, wie eine Vorladespannung, die gewählt wird, wenn eine Spannung (VDD) der Speicherdaten der Speicherzelle auf einem H-Pegel in einem Bereich zwischen 1,5 V und 3,3V ist.
Halbleiterspeichervorrichtung nach Anspruch 9, bei der die Spannung (VDD) der Speicherdaten der Speicherzelle (MC) auf dem H-Pegel höchstens 1,5 V ist und die vorbestimmte Spannung (VBL) einen Spannungspegel in einem Bereich zwischen 0,65 V und 1,5 V hat.