DE10239233A1

DE10239233A1 - Halbleitervorrichtung mit Leseverstärker und Verfahren zu ihrer Herstellung

Info

Publication number: DE10239233A1
Application number: DE10239233A
Authority: DE
Inventors: Tatsuya Kunikiyo; Takeshi Hamamoto; Yoshinori Tanaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-09-05
Filing date: 2002-08-27
Publication date: 2003-04-03
Also published as: JP2003078032A; KR20030021124A; US20030045064A1; US6809336B2; TW548778B; CN1404154A

Abstract

Es wird eine Halbleitervorrichtung geschaffen, die die Verringerung der Abtastgeschwindigkeiten mehrerer Leseverstärker wegen ihrer Ansteuerungen vermeidet. In der Halbleitervorrichtung ist an einer Hauptoberfläche einer Epitaxieschicht (3) selektiv eine P-Wannenschicht (6) angeordnet, die P-Störstellen enthält. Es ist eine N-Bodenschicht (7), die N-Störstellen enthält, angeordnet, die mit einer Unterseite der P-Wannenschicht (6) in Kontakt steht. Eine P-Wannenschicht (2) ist mit einer solchen Dicke angeordnet, daß sie mit der N-Bodenschicht (7) in Kontakt steht, so daß die N-Bodenschicht (7) und die P-Wannenschicht (2) einen PN-Übergang bilden. Ferner sind an der Hauptoberfläche der Epitaxieschicht (3) selektiv eine N-Wannenschicht (4), die N-Störstellen enthält, und eine P-Wannenschicht (5), die P-Störstellen enthält, angeordnet, so daß die P-Wannenschicht (6) zwischen ihnen liegt.

Description

Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und der Verfahren zu ihrer Herstellung und insbesondere eine Halbleitervorrichtung mit einem Leseverstärker wie etwa einen DRAM (dynamischen Schreib-Lese-Speicher) sowie ein Verfahren zu deren Herstellung.

Speicherzellenkonfiguration

Fig. 17 zeigt die Konfiguration eines Speicherzellenteils eines Ein-Transistorzellen-DRAM 90 mit einem N-Kanal-MOS- Transistor (NMOS-Transistor) pro Speicherzelle als Beispiel für einen DRAM.
In Fig. 17 sind die Speicherzellen MC0, MC1, MC2 und MC3 mit den jeweiligen NMOS-Transistoren M0, M1, M2 und M3 in vier Abschnitten angeordnet, in denen zwei Datenleitungen DL0 und DL1, die parallel liegen, und zwei Wortleitungen WL0 und WL1, die parallel liegen, einander schneiden.
Eine Gate-Elektrode und eine Drain-Elektrode des NMOS-Transistors M0 sind mit der Wortleitung WL0 und mit der Datenleitung DL0 verbunden. Eine Gate-Elektrode und eine Drain-Elektrode des NMOS-Transistors M1 sind mit der Wortleitung WL0 und mit der Datenleitung DL1 verbunden. Eine Gate-Elektrode und eine Drain-Elektrode des NMOS-Transistors M2 sind mit der Wortleitung WL1 und mit der Datenleitung DL0 verbunden. Eine Gate-Elektrode und eine Drain-Elektrode des NMOS-Transistors M3 sind mit der Wortleitung WL1 und mit der Datenleitung DL1 verbunden.
Zwischen jede Source-Elektrode der NMOS-Transistoren M0, M1, M2 und M3 und das Massepotential ist jeweils ein Kondensator CS geschaltet.
Mit den Datenleitungen DL0 und DL1 ist jeweils ein Leseverstärker SA verbunden. Die Verbindung bzw. Nichtverbindung eines Anschlusses der Datenleitung DL0 und eines Anschlusses der Datenleitung DL1 mit der Eingabe/Ausgabe-Leitung IO wird durch die Spaltenauswahlschalter CW0 und CW1 gesteuert. Der Leseverstärker SA enthält die Schalter SW0 und SW1, deren Betrieb durch ein Leseverstärker-Ansteuersignal gesteuert wird.
Die Verbindung bzw. Nichtverbindung des anderen Anschlusses der Datenleitung DL0 und des anderen Anschlusses der Datenleitung DL1 mit einer Vorladespannungs-Anlegeleitung PL wird durch die Vorladeschalter PW0 und PW1 gesteuert. Die Datenleitungen DL0 und DL1 besitzen eine parasitäre Kapazität CD.
Nachfolgend wird anhand von Fig. 17 der Betrieb des DRAM 90 beschrieben.

Vorladeoperation

Vor dem Betrieb einer Speicherzelle wird in einem DRAM eine Vorladeoperation ausgeführt. In der Vorladeoperation werden die Datenleitungen DL0 und DL1 auf eine vorgegebene Vorladespannung VP eingestellt, wobei die Vorladespannung VP allgemein halb so groß wie die Schreibspannung VDD (VP = VDD/2) ist.
Der Leistungsverbrauch und das Rauschen beim Laden und Entladen der Datenleitungen können dadurch verringert werden, daß die Vorladespannung VP auf einen Zwischenwert zwischen der Schreibspannung VDD für den Kondensator und 0 V eingestellt wird.
Mit dem Einschalten eines Vorladetakts beginnt die Vorladeoperation. Das Ausschalten des Vorladetakts führt dazu, daß die Vorladespannung VP durch eine parasitäre Kapazität CD der Datenleitung in einem schwebenden Zustand gehalten wird.

Leseoperation

Im folgenden wird die Operation des Lesens der Daten einer spezifischen Speicherzelle, z. B. einer Speicherzelle M0, beschrieben.
Zunächst wird die Wortleitung WL0 ausgewählt, mit der die Speicherzelle M0 verbunden ist, und eine Impulsspannung (ein Wortimpuls) angelegt. Dadurch wird der Vorladespannung VP eine Signalspannung VS überlagert, die einer Informationsspannung (VDD oder 0 V) des Kondensators CS in der Speicherzelle M0 entspricht, woraufhin die resultierende Spannung als positives oder negatives Signal an die Datenleitung DL0 ausgegeben wird. Es wird angemerkt, daß die Operation des Ausgebens der Kondensatorinformationen an die Datenleitung im folgenden gelegentlich als "Datenabruf" bezeichnet wird. Die Signalspannung VS kann durch die folgende Gleichung (1)

ausgedrückt werden.
Im allgemeinen ist die Kapazität des Kondensators CS wesentlich kleiner als die parasitäre Kapazität CD. Der moderne Trend zur Verkleinerung der Fläche eines Halbleiterchips geht hin zu einer kleineren Speicherzelle und zur Verbindung zwischen einer Datenleitung und mehreren Speicherzellen. Somit gibt es eine Tendenz hin zu einem noch kleineren Kondensator CS und einer noch größeren parasitären Kapazität CD.
Die Signalspannung VS, d. h. ein kleines positives oder negatives Signal, wird durch den mit den Datenleitungen DL0 und DL1 verbundenen Leseverstärker SA erfaßt und verstärkt.
Der Leseverstärker SA arbeitet unter Verwendung der Vorladespannung VP (VDD/2) als Referenzspannung. Falls die Signalspannung VS größer als VDD/2 ist, wird die Ausgangsspannung des Leseverstärkers SA gleich VDD. Wenn sie kleiner als VDD/2 ist, wird sie 0 V.
Die verstärkte Spannung, die den Informationen des Kondensators CS entspricht, wird durch Einschalten der Spaltenauswahlschalter CW0 und CW1 nach außen ausgegeben, wodurch die Leseoperation abgeschlossen wird. Gleichzeitig werden auch die Informationen jeder nicht ausgewählten Speicherzelle (hier der Speicherzelle M1) an der ausgewählten Wortleitung (hier der Wortleitung WL0) durch die Datenleitung DL1 aufgerufen und durch den Leseverstärker SA verstärkt.
Wenn ein Wortimpuls angelegt wird, werden die Informationen jeder Speicherzelle an der obigen Wortleitung zerstört. Da die Kapazität des Kondensators CS ausreichend kleiner als die parasitäre Kapazität CD ist, wird genauer der Ablageknoten des Kondensators CS, der auf VDD oder 0 V war, unabhängig von der Informationsspannung auf die Vorladespannung geladen. Genauer geht die Ablageknotenspannung, die einer binären Informationseinheit entspricht, beim Anlegen des Wortimpulses von VDD auf (VDD/2) + VS bzw. beim Anlegen des Wortimpulses von 0 V auf (VDD/2) - VS über. Das heißt, der Spannungsgrenzwert der binären Informationen des Ablageknotens sinkt von VDD auf 2VS, was gleichwertig mit dem Zustand ist, daß die Informationen zerstört sind.
Dies erfordert, daß an sämtlichen Datenleitungen ein eigener Leseverstärker angeordnet ist, wobei die Signalspannung VS mit den Leseverstärkern gleichzeitig auf VDD oder 0 V verstärkt und daraufhin in jede Speicherzelle neu geschrieben wird.
Somit wird zum Zeitpunkt der Leseoperation eine Folge von Operationen wie etwa das Abrufen einer kleinen Signalspannung VS, das Verstärken und das Neuschreiben in bezug auf sämtliche Speicherzellen an der ausgewählten Wortleitung parallel ausgeführt. Lediglich die Informationen einer Datenleitung, mit der die ausgewählte Speicherzelle verbunden ist, werden als Leseinformationen nach außen ausgegeben.

Schreiboperation

Die Schreiboperation in die ausgewählte Speicherzelle, z. B. in die Speicherzelle M0, wird dadurch ausgeführt, daß an die Wortleitung WL0 ein Wortimpuls angelegt wird, während an die Datenleitung DL0 eine binäre Informationsspannung (VDD oder 0 V) angelegt wird.
Da verhindert werden muß, daß die Informationen der nicht ausgewählten Speicherzelle durch Anlegen des Wortimpulses zerstört werden, wird die Leseoperation aber wie oben diskutiert vor der Schreiboperation ausgeführt.
Genauer wird die obenerwähnte Leseoperation in bezug auf sämtliche Speicherzellen an der Wortleitung WL0 ausgeführt, wobei die den Informationen der Speicherzelle entsprechende verstärkte Spannung vorübergehend auf den jeweiligen Datenleitungen gehalten wird.
Anschließend wird der Spaltenauswahlschalter CW0 eingeschaltet, so daß die verstärkte Spannung auf der ausgewählten Datenleitung DL0 zwangsläufig durch eine Schreibinformationsspannung von außen (von der Daten-Eingabe/Ausgabe-Leitung IO) ersetzt wird. Diese wird anschließend in den Kondensator CS der Speicherzelle MC0 eingegeben, die die Schreibinformationsspannung ausgewählt hat.
Gleichzeitig wird die verstärkte Spannung sämtlicher nicht ausgewählter Datenleitungen (hier der Datenleitung DL1) an der ausgewählten Wortleitung (hier der Wortleitung WL0) neu in die nicht ausgewählte Zelle (hier die Speicherzelle MC1) geschrieben.
Durch die vorstehenden Operationen werden in der nicht ausgewählten Speicherzelle an der ausgewählten Wortleitung unabhängig von der Lese- oder Schreiboperation der ausgewählten Zelle eine Folge von Operationen wie etwa das Abrufen der kleinen Signalspannung VS, das Verstärken und das Neuschreiben ausgeführt.
Um eine ausreichende Signalspannung an eine Datenleitung auszugeben oder die Spannung VDD in den Kondensator CS zu schreiben, wird die Wortimpulsspannung als eine Spannung angelegt, die nicht kleiner als die Summe der Spannung VDD und der Schwellenspannung Vth eines Zellentransistors ist.

Auffrischoperation

Die DRAMs eigene Auffrischoperation kann dadurch realisiert werden, daß in bezug auf sämtliche Wortleitungen aufeinanderfolgend die vorstehende Leseoperation ausgeführt wird.
Das heißt, die Auffrischoperation wird Wortleitung für Wortleitung ausgeführt, wobei sämtliche Speicherzellen an der Wortleitung gleichzeitig aufgefrischt werden. Dadurch kann die Spannung des Ablageknotens des Kondensators CS in einer Speicherzelle, selbst wenn sie wegen des Leckstroms und dergleichen sinkt, auf den Ausgangswert aufgefrischt werden. Dadurch, daß die obenerwähnte Auffrischoperation in bezug auf sämtliche Wortleitungen ausgeführt wird, werden die Informationen sämtlicher Speicherzellen aufgefrischt und somit die gespeicherten Informationen des Halbleiterchips als Ganzes gehalten.

Gesamtkonfiguration des DRAM

Fig. 18 zeigt die Gesamtkonfiguration eines DRAM. Das heißt, Fig. 18 ist ein schematisches Diagramm einer beispielhaften ebenen Konfiguration eines allgemeinen DRAM. Der anhand von Fig. 17 beschriebene Speicherzellenteil des DRAM 90 ist in einem Speichermatrixblock MAB enthalten.
Mehrere Speichermatrixblöcke MAB sind in zwei Spalten angeordnet. In einem dazwischenliegenden Mittelteil befindet sich eine Stromversorgung, die eine Zentralstromversorgung CPW bildet.
Die Zentralstromversorgung CPW enthält beispielsweise Anschlußflächen zum Verbinden und Erden einer externen Stromversorgung, einen Spannungsabwärtsumsetzer VDC zum Verringern einer externen Stromversorgungsspannung auf eine interne Stromversorgungsspannung und eine Verdrahtung zum Übertragen der internen Stromversorgungsspannung und der Massespannung. Der Speicherzellenblock MAB enthält beispielsweise mehrere Speicherzellen, die eine Speichermatrix bilden, sowie Peripherieschaltungen wie etwa einen Leseverstärker.
Fig. 19 zeigt schematisch die Konfiguration des Speicherzellenblocks MAB in Fig. 18 und insbesondere, daß der Speicherzellenblock MAB von mehreren Speichermatrizen MA gebildet wird.
Fig. 20 zeigt die Konfiguration einer Speichermatrix MA in dem Speicherzellenblock MAB.
Wie in Fig. 20 gezeigt ist, enthält die Speicherzellenmatrix mehrere Speicherzellen MC, die durch vorgegebene zwischenräume beabstandet sind und in Form einer Matrix angeordnet sind. Die Speicherzellen MC in Richtung der gleichen Spalte sind mit einer gemeinsamen Bitleitung BL, d. h. mit einer Datenleitung, verbunden. Die Bitleitung BL ist mit einem Leseverstärker SA verbunden. Mit einem Leseverstärker sind zwei Bitleitungen BL verbunden, die ein Bitleitungspaar bilden.
Orthogonal zu mehreren Bitleitungen BL sind mehrere Wortleitungen WL parallel angeordnet. Diese Wortleitungen WL sind mit den Speicherzellen MC in Richtung der gleichen Zeile gemeinsam verbunden.
Fig. 20 zeigt die Speicherzelle MC als Umriß eines aktiven Gebietes des MOS-Transistors. In Fig. 20 sind die Bitleitungen BL mit der Source- und Drain-Schicht des MOS-Transistors verbunden, während die Wortleitungen als eine Gate-Elektrode des MOS-Transistors gezeigt sind.
Der Leseverstärker SA verwendet die Spannung einer von zwei mit ihm verbundenen Bitleitungen BL als Referenzspannung.
Anhand von Fig. 21 wird aus der Konfiguration von Fig. 20 die Konfiguration der Umgebungen des Leseverstärkers SA beschrieben.
Wie in Fig. 21 gezeigt ist, enthält der Leseverstärker SA einen P-Kanal-MOS-Transistor (PMOS-Transistor) P1 und einen NMOS-Transistor N1, die in Serie geschaltet sind, und einen PMOS-Transistor P2 und einen NMOS-Transistor N2, die ebenfalls in Serie geschaltet sind. Die Gate-Elektroden des PMOS- Transistors P1 und des NMOS-Transistors N1 sind gemeinsam mit den Verbindungsknoten des PMOS-Transistors P2 und des NMOS- Transistors N2 verbunden. Die Gate-Elektroden des PMOS-Transistors P2 und des NMOS-Transistors N2 sind gemeinsam mit den Verbindungsknoten des PMOS-Transistors P1 und des NMOS-Transistors N1 verbunden.
Die Verbindungsknoten des PMOS-Transistors P1 und des NMOS- Transistors N1 sind mit einer Bitleitung BL verbunden. Die Verbindungsknoten des PMOS-Transistors P2 und des NMOS-Transistors N2 sind mit einer Bitleitung /BL verbunden.
Die Bitleitung BL und die Bitleitung /BL bilden ein Bitleitungspaar. Die Verbindung bzw. Nichtverbindung der Bitleitungen BL und /BL mit den Daten-Eingabe/Ausgabe-Leitungen IO und /IO wird durch einen NMOS-Transistor MSW gesteuert, der durch ein Signal einer Spaltenauswahlleitung CSL gesteuert wird.
Die Stromversorgungsverdrahtungen WR1 und WR2 und die Abtastfreigabeverdrahtungen SEp und SEn sind orthogonal zu den mehreren Bitleitungspaaren angeordnet.
Die Stromversorgungsverdrahtung WR1 ist eine Verdrahtung, der eine interne Spannung VDD zugeführt wird und die mit der Abtastfreigabeverdrahtung SEp gepaart ist. Beide sind über einen PMOS-Transistor MP1 als Treibertransistor elektrisch miteinander verbunden.
Die Stromversorgungsverdrahtung WR2 ist eine Verdrahtung, der eine Massespannung GND zugeführt wird und die mit der Abtastfreigabeverdrahtung SEn gepaart ist. Beide sind über einen NMOS-Transistor MM1, d. h. über einen Treibertransistor, elektrisch miteinander verbunden.
Die Source-Elektroden der PMOS-Transistoren P1 und P2, die den Leseverstärker SA bilden, sind mit der Abtastfreigabeverdrahtung SEp verbunden. Die Source-Elektroden der NMOS-Transistoren N1 und N2 sind mit der Abtastfreigabeverdrahtung SEn verbunden.
In der vorstehenden Konfiguration wird jedesmal, wenn an den PMOS-Transistor MP1 und an den NMOS-Transistor MN1 die Leseverstärker-Ansteuersignale /SAE und SAE angelegt werden, den Source-Elektroden der PMOS-Transistoren P1 und P2, die den Leseverstärker SA bilden, und den Source-Elektroden der NMOS- Transistoren N1 und N2 die interne Spannung VDD und die Massespannung GND zugeführt. Für den Rest sind diese Source- Elektroden in einem schwebenden Zustand. Diese Operation soll einen Standby-Strom des Leseverstärkers SA senken.
Fig. 22 ist ein schematisches Diagramm der Verdrahtung für die Stromversorgung der Leseverstärker SA in den Speichermatrizen MA.
Wie anhand von Fig. 21 beschrieben wurde, wird den Leseverstärkern SA über die Stromversorgungsverdrahtung WR1 und über die Abtastfreigabeverdrahtung SEp die interne Spannung VDD und über die Stromversorgungsverdrahtung WR2 und über die Abtastfreigabeverdrahtung SEn die Massespannung GND zugeführt. Wie in Fig. 22 gezeigt ist, sind die Spannungen der Stromversorgungsverdrahtungen WR1 und WR2 durch die mit der Zentralstromversorgung CPW verbundenen Maschenstromleitungen MPL1 und MPL2 festgesetzt.
Mit einer einzelnen Maschenstromleitung sind mehrere Stromversorgungsverdrahtungen verbunden. Das heißt, die Maschenstromleitung MPL1 ist eine Verdrahtung zum Zuführen der internen Spannung VDD, die mit der in jeder Speichermatrix MA angeordneten Stromversorgungsverdrahtung WR1 verbunden ist. Die Maschenstromleitung MPL2 ist eine Verdrahtung, die die Massespannung GND zuführt, und die mit der in jeder Speichermatrix MA angeordneten Stromversorgungsverdrahtung WR2 verbunden ist.
Es sind mehrere Maschenstromleitungen MPL1 und MPL2 abwechselnd angeordnet. Diese Maschenstromleitungen MPL1 sind mit einer Ausgangsleitung OL1 eines Spannungsabwärtsumsetzers VDC verbunden, der eine externe Stromversorgungsspannung Vdd auf die interne Spannung VDD herabzieht. Über eine Anschlußfläche PD2 für die externe Spannung wird dem Halbleiterchip von außen eine externe Stromversorgungsspannung Vdd zugeführt.
Die mehreren Maschenstromleitungen MPL2 sind mit einer Masseleitung OL2 verbunden, die mit einer Masseanschlußfläche PD1 verbunden ist.
Es wird nun auf den Zeitablaufplan in Fig. 23 Bezug genommen, wobei anhand von Fig. 21 die Probleme beschrieben werden, die beim Lesen von Daten aus einer Speicherzelle auftreten.
Fig. 23 zeigt die Spannungsänderungen auf den Abtastfreigabeverdrahtungen SEp und SEn und auf den Bitleitungen BL und /BL. Die mit durchgezogenen Linien bezeichneten Signalformen stellen Erscheinungen dar, die problematisch sind, während die mit Strichlinien bezeichneten Signalformen ideale Signalformen darstellen.
Wenn an dem in Fig. 23 mit einem Pfeil bezeichneten Zeitpunkt die Leseverstärker-Ansteuersignale SAE und /SAE angelegt werden, wird den Source-Elektroden der PMOS-Transistoren P1 und P2, die den Leseverstärker SA bilden, über die Abtastfreigabeverdrahtung SEp die interne Spannung VDD zugeführt. Außerdem wird den Source-Elektroden des NMOS-Transistors N1 und N2 über die Abtastfreigabeverdrahtung SEn die Massespannung GND zugeführt.
Idealerweise steigt die Bitleitung BL, wie mit der Strichlinie gezeigt ist, zum Zeitpunkt des Empfangs des Leseverstärkersignals SAE scharf an, während die Bitleitung /BL zum Zeitpunkt des Empfangs des Leseverstärker-Ansteuersignals /SAE gleichzeitig scharf abfällt.
Allerdings ändern sich die Potentiale der Abtastfreigabeverdrahtungen SEp und SEn um einen Betrag AVDD bzw. AGND, wenn die mehreren Leseverstärker SA, wie in Fig. 23 gezeigt ist, gleichzeitig eingeschaltet werden.
Dies hat folgende Ursache. Da mit den Abtastfreigabeverdrahtungen SEp und SEn die mehreren Leseverstärker verbunden sind, ist die Verdrahtungslänge lang und die Verdrahtungskapazität groß. Somit wird auf der Abtastfreigabeverdrahtung SEp durch die Verdrahtungskapazität ein Spannungsabfall erzeugt, während auf der Abtastfreigabeverdrahtung SEn ein Spannungszuwachs erzeugt wird. Gemäß der Ladungserhaltung haben der Elektronenstrom und der Löcherstrom, die zu den Spannungsänderungen beitragen, den gleichen Zeitintegralwert.
Somit verschlechtern die Änderungen der internen Spannung VDD und der Massespannung GND zum Ansteuern der Leseverstärker die Ansteuerfähigkeit der Transistoren, die die Leseverstärker bilden. Dies verlängert eine Verzögerungszeit tRCD zwischen dem Lesen, wenn ein Wortimpuls an eine Wortleitung angelegt wird, und dem Abtasten und Entscheiden der Informationen einer Bitleitung. Im Ergebnis gibt es ein Problem, daß die Abtastoperationen der Leseverstärker träge werden.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleitervorrichtung zu schaffen, bei der vermieden werden kann, daß die Abtastgeschwindigkeit jedes Leseverstärkers dadurch, daß mehrere Leseverstärker angesteuert werden, sinkt.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleitervorrichtung nach Anspruch 1 bzw. durch ein Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 9 oder 12. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Eine Halbleitervorrichtung gemäß dem ersten Aspekt enthält die folgenden Komponenten (i) bis (v). Genauer ist (i) eine Haupthalbleiterschicht eines ersten Leitungstyps vollständig auf einer Hauptoberfläche eines Halbleitersubstrats angeordnet, über der sich mehrere Verdrahtungsschichten befinden; (ii) ist eine erste Halbleiterschicht vom ersten Leitungstyp selektiv an einer ersten Hauptoberfläche der Haupthalbleiterschicht angeordnet; (iii) sind eine zweite Halbleiterschicht vom ersten Leitungstyp und eine dritte Halbleiterschicht vom zweiten Leitungstyp selektiv an der ersten Hauptoberfläche der Haupthalbleiterschicht angeordnet, wobei sie an die erste Halbleiterschicht angrenzen, so daß die erste Halbleiterschicht zwischen ihnen liegt; (iv) ist eine vierte Halbleiterschicht vom zweiten Leitungstyp selektiv in der Weise in einem Innenteil der Haupthalbleiterschicht unter der ersten Halbleiterschicht angeordnet, daß sie wenigstens mit einer Unterseite der ersten Halbleiterschicht in Kontakt steht; und (v) ist eine fünfte Halbleiterschicht vom ersten Leitungstyp an einer zweiten Hauptoberfläche der Haupthalbleiterschicht angeordnet. Die fünfte Halbleiterschicht ist mit einer solchen Dicke angeordnet, daß sie mit der vierten Halbleiterschicht einen PN-Übergang bildet und daß zwischen der vierten und der fünften Halbleiterschicht eine Übergangskapazität vorhanden ist. Die mehreren Verdrahtungsschichten enthalten eine erste Stromversorgungsverdrahtung, der eine erste Spannung zugeführt wird, und eine zweite Stromversorgungsverdrahtung, der eine zweite Spannung zugeführt wird, die niedriger als die erste Spannung ist. Die dritte Halbleiterschicht ist elektrisch mit der ersten Stromversorgungsverdrahtung verbunden, und die zweite Halbleiterschicht ist elektrisch mit der zweiten Stromversorgungsverdrahtung verbunden.
Die fünfte Halbleiterschicht vom ersten Leitungstyp, die vollständig in einer Tiefe von der zweiten Hauptoberfläche der Haupthalbleiterschicht liegt, besitzt eine solche Dicke, daß sie mit der vierten Halbleiterschicht einen PN-Übergang bildet. Somit ist zwischen der vierten und der fünften Halbleiterschicht eine Übergangskapazität vorhanden. Wenn auf der ersten Stromversorgungsverdrahtung wegen der parasitären Kapazität ein Spannungsabfall erzeugt wird, kann der ersten Stromversorgungsverdrahtung über die dritte und über die vierte Halbleiterschicht von der Übergangskapazität eine Ladung zugeführt werden. Im Ergebnis wird die Spannung der ersten Stromversorgungsverdrahtung auf einem festen Wert gehalten. Außerdem kann dadurch, daß die fünfte Halbleiterschicht mit einer solchen Dicke ausgebildet ist, daß sie mit der vierten Halbleiterschicht einen PN-Übergang bildet, der Abstand zwischen der fünften und der sechsten Halbleiterschicht verringert werden, um den Widerstandswert der zweiten Halbleiterschicht zu senken. Wenn auf der zweiten Stromversorgungsverdrahtung wegen der parasitären Kapazität ein Spannungszuwachs erzeugt wird, kann die Ladung von der zweiten Stromversorgungsverdrahtung leicht über die zweite Halbleiterschicht verringert werden. Im Ergebnis wird die Spannung der zweiten Stromversorgungsverdrahtung auf einem festen Wert gehalten.
Weitere Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausführungsformen der Erfindung, die auf die Zeichnung Bezug nimmt; es zeigen:
Fig. 1 eine Schnittansicht der Konfiguration eines charakteristischen Teils einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der Erfindung;
Fig. 2 einen Stromlaufplan der Schaltungskonfiguration der Halbleitervorrichtung;
Fig. 3 einen Zeitablaufplan des Betriebs der Halbleitervorrichtung;
Fig. 4-6 Diagramme der Ergebnisse von Betriebssimulationen der Halbleitervorrichtung;
Fig. 7, 8 Diagramme der Ergebnisse von Simulationen der Störstellenverteilung der Halbleitervorrichtung;
Fig. 9 ein Diagramm der Ergebnisse der Simulation von Übergangskapazitätsänderungen in der Halbleitervorrichtung;
Fig. 10 ein Diagramm der Ergebnisse der Simulation des spezifischen Widerstands in der Halbleitervorrichtung;
Fig. 11, 12 Schnittansichten der Konfiguration einer Abwandlung der Halbleitervorrichtung;
Fig. 13, 14 Schnittansichten der Konfiguration zum Festsetzen des Potentials einer N-Wannenschicht der Halbleitervorrichtung;
Fig. 15 ein Diagramm der Schaltungskonfiguration einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der Erfindung;
Fig. 16 eine Schnittansicht eines charakteristischen Teils der Halbleitervorrichtung der zweiten bevorzugten Ausführungsform;
Fig. 17 den bereits erwähnten Stromlaufplan der Schaltungskonfiguration eines DRAM einer allgemeinen Eintransistorzelle;
Fig. 18 das bereits erwähnte Diagramm der Gesamtkonfiguration des allgemeinen DRAM;
Fig. 19 das bereits erwähnte Diagramm der Gesamtkonfiguration eines Speichermatrixblocks des allgemeinen DRAM;
Fig. 20 das bereits erwähnte Diagramm der Konfiguration einer Speichermatrix des allgemeinen DRAM;
Fig. 21 den bereits erwähnten Stromlaufplan der Peripheriekonfiguration der Leseverstärker des allgemeinen DRAM;
Fig. 22 das bereits erwähnte Diagramm der Verdrahtung zur Stromversorgung der Leseverstärker des allgemeinen DRAM; und
Fig. 23 das bereits erwähnte Diagramm zur Erläuterung des Betriebs des allgemeinen DRAM.

A. Erste bevorzugte Ausführungsform

A-1. Vorrichtungskonfiguration

Fig. 1 zeigt eine Schnittansicht eines charakteristischen Teils eines DRAM 100 als Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der Erfindung.
Wie in Fig. 1 gezeigt ist, ist in dem DRAM 100 eine P-Wannenschicht 2, die P-Störstellen enthält, vollständig auf einer Hauptoberfläche eines Halbleitersubstrats 1 (z. B. eines Siliciumsubstrats), das P-Störstellen mit verhältnismäßig hoher Konzentration (P⁺) enthält, angeordnet. Auf der P-Wannenschicht 2 ist eine Epitaxieschicht 3 angeordnet, die P-Störstellen mit verhältnismäßig niedriger Konzentration (P^-) enthält.
An einer Hauptoberfläche der Epitaxieschicht 3 ist selektiv eine P-Wannenschicht 6 angeordnet, die P-Störstellen enthält, während eine N-Bodenschicht 7 angeordnet ist, die N-Störstellen enthält und mit einer Unterseite der P-Wannenschicht 6 in Kontakt steht. Die P-Wannenschicht 2 ist mit einer solchen Dicke angeordnet, daß sie mit der N-Bodenschicht 7 in Kontakt steht, so daß die N-Bodenschicht 7 und die P-Wannenschicht 2 einen PN-Übergang bilden.
Ferner sind an der Hauptoberfläche der Epitaxieschicht 3selektiv eine N-Wannenschicht 4, die N-Störstellen enthält, und eine P-Wannenschicht 5, die P-Störstellen enthält, angeordnet, zwischen denen die P-Wannenschicht 6 liegt.
Die von der Epitaxieschicht 3 belegte Fläche ist in Fig. 1 in einem kleinen Maßstab gezeichnet. Tatsächlich bilden das Halbleitersubstrat 1 und die Epitaxieschicht 3 mit einer Dicke von etwa 6 µm ein Epitaxiesubstrat. Die P-Wannenschicht 2 ist zusammen mit der N-Wannenschicht 4 und den P-Wannenschichten 5 und 6 an der Hauptoberfläche der Epitaxieschicht 3 angeordnet.
An den Hauptoberflächen der N-Wannenschicht 4 und der P-Wannenschicht 5 ist selektiv ein Isolationsisolierfilm 8, d. h. eine sogenannte "STI (Flachgrabenisolation)" angeordnet, die ein Gebiet zum Ausbilden eines MOS-Transistors definiert.
Außerdem definiert der Isolationsisolierfilm 8 das Gebiet der P-Wannenschicht 6, das, da darin eine Speicherzelle angeordnet ist, als "Speicherzellengebiet" bezeichnet wird.
Die P-Wannenschicht 2 wird beispielsweise dadurch ausgebildet, daß in einer Hochtemperatur-Wärmebehandlung zum Ausbilden des Isolationsisolierfilms 8 P-Störstellen wie etwa Bor (B) aus dem Halbleitersubstrat 1, das die P-Störstellen mit verhältnismäßig hoher Konzentration enthält, thermisch diffundieren.
In einem durch den Isolationsisolierfilm 8 in der N-Wannenschicht 4 definierten Gebiet sind zwei Source/Drain-Schichten 41 angeordnet, die P-Störstellen mit verhältnismäßig hoher Konzentration enthalten. Auf den gegenüberliegenden Endabschnitten der beiden Source/Drain-Schichten 41 und auf der N- Wannenschicht 4, die zwischen den Source/Drain-Schichten 41 liegt, ist ein Gate-Isolierfilm 42 angeordnet. Über dem Gate- Isolierfilm 42 liegt eine Gate-Elektrode 43. Auf den Seitenflächen des Gate-Isolierfilms 42 und der Gate-Elektrode 43 ist ein Seitenwandisolierfilm 44 angeordnet, so daß ein PMOS- Transistor MP1 ausgebildet ist. An die Gate-Elektrode 43 des PMOS-Transistors MP1 wird ein Leseverstärker-Ansteuersignal /SAE angelegt.
In einem durch den Isolationsisolierfilm 8 in der P-Wannenschicht 5 definierten Gebiet sind zwei Source/Drain-Schichten 51 angeordnet, die N-Störstellen mit verhältnismäßig hoher Konzentration (N⁺) enthalten. Auf den gegenüberliegenden Endabschnitten der beiden Source/Drain-Schichten 51 und auf der zwischen den beiden Source/Drain-Schichten 51 liegenden P- Wannenschicht 5 ist ein Gate-Isolierfilm 52 angeordnet. Über dem Gate-Isolierfilm 52 liegt eine Gate-Elektrode 53. Auf den Seitenflächen des Gate-Isolierfilms 52 und der Gate-Elektrode 53 ist ein Seitenwandisolierfilm 54 angeordnet, so daß ein NMOS-Transistor MN1 ausgebildet ist. An die Gate-Elektrode 53 des NMOS-Transistors MN1 wird ein Leseverstärker-Ansteuersignal SAE angelegt.
Im folgenden wird das Gebiet, in dem der PMOS-Transistor MP1 ausgebildet ist, als "PMOS-Ausbildungsgebiet" bezeichnet, wobei in ihm ein PMOS-Transistor ausgebildet ist, der die Peripherieschaltung einer Speicherzelle bildet. Das Gebiet, in dem der NMOS-Transistor MN1 ausgebildet ist, wird als "NMOS-Ausbildungsgebiet" bezeichnet, wobei darin ein NMOS- Transistor ausgebildet ist, der die Peripherieschaltung einer Speicherzelle bildet.
Es ist ein (nicht gezeigter) Zwischenschicht-Isolierfilm angeordnet, der das Halbleitersubstrat 1 sowie den PMOS-Transistor MP1 und den NMOS-Transistor MN1 oben bedeckt.
Das heißt, eine der beiden Source/Drain-Schichten 41 ist über ein in dem Zwischenschicht-Isolierfilm angeordnetes Kontaktloch CH1 elektrisch mit einer Stromversorgungsverdrahtung WR1 verbunden, während das andere über ein in dem Zwischenschicht-Isolierfilm angeordnetes Kontaktloch CH3 elektrisch mit einer Abtastfreigabeverdrahtung SEp verbunden ist.
Eine der beiden Source/Drain-Schichten 51 ist über ein in dem Zwischenschicht-Isolierfilm angeordnetes Kontaktloch CH2 elektrisch mit einer Stromversorgungsverdrahtung WR2 verbunden, während das andere über ein in dem Zwischenschicht-Isolierfilm angeordnetes Kontaktloch CH4 elektrisch mit einer Abtastfreigabeverdrahtung SEn verbunden ist.
In der N-Wannenschicht 4 ist selektiv eine N-Störstellerischicht 45 angeordnet, die N-Störstellen mit verhältnismäßig hoher Konzentration enthält. Außerdem ist die Stromversorgungsverdrahtung WR1 über ein Kontaktloch CH11 elektrisch mit der N-Störstellenschicht 45 verbunden.
Ebenso ist in der P-Wannenschicht 5 eine P-Störstellenschicht 55 selektiv angeordnet, die P-Störstellen mit verhältnismäßig hoher Konzentration enthält. Außerdem ist die Stromversorgungsverdrahtung WR2 über ein Kontaktloch CH21 elektrisch mit der P-Störstellenschicht 55 verbunden.
In Fig. 1 sind schematisch eine Vielzahl von Kapazitätskomponenten und Widerstandskomponenten gezeigt. Genauer bezeichnet C1 die Übergangskapazität zwischen der P-Wannenschicht 2 und der N-Bodenschicht 7, C3 die parasitäre Verdrahtungskapazität der Abtastfreigabeverdrahtung SEp, C4 die parasitäre Verdrahtungskapazität der Abtastfreigabeverdrahtung SEn, R1 den Widerstand der N-Wannenschicht 4, R2 den Widerstand der P-Wannenschicht 5 und R3 den Widerstand des Halbleitersubstrats 1. Die N-Bodenschicht 7 verläuft von einem (nicht gezeigten) Abschnitt von ihr, der in Fig. 1 in vertikaler Richtung verläuft, bis zu einem Unterteil einer an der Oberfläche der Epitaxieschicht 3 ausgebildeten N-Wannenschicht. Über diese N-Wannenschicht ist die N-Bodenschicht 7 mit der internen Spannung VDD verbunden. Somit kann die Übergangskapazität C1 eine der internen Spannung VDD entsprechende Ladung speichern.
Anhand von Fig. 2 wird nun die elektrische Verbindungsbeziehung zwischen einem Leseverstärker des DRAM 100 und seiner Peripheriekonfiguration erläutert. Eine in Fig. 2 gezeigte Ersatzschaltung ist im Grunde die gleiche, wie sie in Fig. 21 gezeigt ist.
Wie in Fig. 2 gezeigt ist, enthält ein Leseverstärker SA einen PMOS-Transistor P1 und einen NMOS-Transistor N1, die in Serie geschaltet sind, und einen PMOS-Transistor P2 und einen NMOS-Transistor N2, die ebenfalls in Serie geschaltet sind. Die Gate-Elektroden des PMOS-Transistors P1 und des NMOS- Transistors N1 sind gemeinsam mit den Verbindungsknoten des PMOS-Transistors P2 und des NMOS-Transistors N2 verbunden. Die Gate-Elektroden des PMOS-Transistors P2 und des NMOS- Transistors N2 sind gemeinsam mit den Verbindungsknoten des PMOS-Transistors P1 und des NMOS-Transistors N1 verbunden.
Die Verbindungsknoten des PMOS-Transistors P1 und des NMOS- Transistors N1 sind mit einer Bitleitung BL0 verbunden, während die Verbindungsknoten des PMOS-Transistors P2 und des NMOS-Transistors N2 mit einer Bitleitung /BL0 verbunden sind.
Die Bitleitung BL0 und die Bitleitung /BL0 bilden ein Bitleitungspaar. Die Drain-Elektroden der NMOS-Transistoren N21 und N22 sind mit der Bitleitung /BL0 bzw. mit der Bitleitung BL0 verbunden, wobei zwischen jede Source-Elektrode des NMOS- Transistors N21 und N22 und das Massepotential ein Kondensator CS geschaltet ist, so daß eine Speicherzelle ausgebildet ist.
Die Gate-Elektroden der NMOS-Transistoren N21 und N22 sind mit der Wortleitung WL0 bzw. mit der Wortleitung WL1 verbunden. Die Bitleitungen BL0 und /BL0 besitzen eine parasitäre Kapazität CD.
Zwischen den Bitleitungen BL0 und /BL0 sind die in Serie geschalteten NMOS-Transistoren N11 und N12 angeordnet, so daß an die Verbindungsknoten dieser Transistoren eine Vorladespannung VP angelegt wird. Die Gate-Elektroden der NMOS-Transistoren N11 und N12 sind mit einer Aktivsignalleitung BLEQ verbunden, die die Bitleitungen aktiviert.
Die Bitleitungen BL0 und /BL0 sind jeweils mit den nicht gezeigten Daten-Eingabe/Ausgabe-Leitungen verbunden.
Die vorstehende Konfiguration ist jeweils in jedem von mehreren Leseverstärkern SA vorgesehen, wobei Fig. 2 aber lediglich die Konfiguration in bezug auf die an die Bitleitungen BL0 und /BL0 angrenzenden Bitleitungen BL1 und /BL1 zeigt.
Die Source-Elektroden der PMOS-Transistoren P1 und P2, die den Leseverstärker SA bilden, sind mit einer Abtastfreigabeverdrahtung SEp verbunden, während die Source-Elektroden der NMOS-Transistoren N1 und N2 mit einer Abtastfreigabeverdrahtung SEn verbunden sind.
Die Abtastfreigabeverdrahtung SEp ist mit der Drain-Elektrode des PMOS-Transistors MP1 verbunden, so daß sie elektrisch mit einer Stromversorgungsverdrahtung WR1, die mit einer Source- Elektrode eines PMOS-Transistors MP1 verbunden ist, verbunden oder von ihr getrennt werden kann, wobei ihr eine interne Spannung VDD zugeführt wird.
Die Abtastfreigabeverdrahtung SEn ist mit einer Drain-Elektrode des NMOS-Transistors MN1 verbunden, so daß sie elektrisch mit einer Stromversorgungsverdrahtung WR2, die mit einer Source-Elektrode des NMOS-Transistors MN1 verbunden ist, verbunden oder von ihr getrennt werden kann, wobei ihr eine interne Spannung VDD zugeführt wird.
An die Gate-Elektroden des PMOS-Transistors MP1 und des NMOS- Transistors MN1 werden die Leseverstärker-Ansteuersignale /SAE bzw. SAE angelegt.
Die Stromversorgungsverdrahtungen WR1 und WR2 sind Metallverdrahtungen. Wie anhand von Fig. 22 beschrieben wurde, wird der Stromversorgungsverdrahtung WR1 eine interne Spannung VDD zugeführt, die durch Spannungsumsetzung in dem in der Zentralstromversorgung CPW angeordneten Spannungsabwärtsumsetzer VDC erzeugt wird. Es ist eine Tatsache, daß durch Anwesenheit des Verdrahtungswiderstands Rmvdd der Stromversorgungsverdrahtung WR1 ein Spannungsabfall erzeugt wird, so daß an den Leseverstärker eine Spannung VDDS angelegt wird, die niedriger als die interne Spannung VDD ist.
Hier tritt folgendes Problem auf. Die Abtastfreigabeverdrahtung SEp besitzt eine parasitäre Verdrahtungskapazität C3. Somit wird durch Einschalten des PMOS-Transistors MP1 über den PMOS-Transistor MP1 die Kapazität C3 zu der Stromversorgungsverdrahtung WR1 hinzugeführt. Folglich wird in der parasitären Verdrahtungskapazität C3 eine Ladung gespeichert und die Spannung VDDS verringert.
Wie anhand von Fig. 22 beschrieben wurde, wird der Stromversorgungsverdrahtung WR2 von der Masseanschlußfläche PD, die in der Zentralstromversorgung CPW angeordnet ist, die Massespannung GND zugeführt. Die Abtastfreigabeverdrahtung SEn besitzt aber die parasitäre Verdrahtungskapazität C4. Somit wird durch Einschalten des NMOS-Transistors MN1 über den NMOS-Transistor MN1 die parasitäre Verdrahtungskapazität C4 zu der Stromversorgungsverdrahtung WR2 hinzugefügt. Folglich wird die in der parasitären Verdrahtungskapazität C4 gespeicherte Ladung an die Stromversorgungsverdrahtung WR2 angelegt und dadurch die Massespannung GND erhöht. Die auf diese Weise geänderte Spannung wird als Spannung GNDS an den Leseverstärker angelegt.
Diese Änderungen der Spannung VDDS und der Spannung GNDS zum Ansteuern des Leseverstärkers verschlechtern die Ansteuerfähigkeit der Transistoren und verlängern somit eine Verzögerungszeit tRCD zwischen dem Lesen, wenn an eine Wortleitung ein Wortimpuls angelegt wird, und dem Abtasten und Entscheiden der Informationen auf einer Bitleitung.
Um dies zu vermeiden, hatten die Erfinder die Idee, die Übergangskapazität C1 zwischen der P-Wannenschicht 2 und der N- Bodenschicht 7 positiv zu verwenden.
Die Aufmerksamkeit wird hier auf die Lade- und Entladewege zu dem Leseverstärker SA in Fig. 2 gelenkt. Zwischen der Stromversorgungsverdrahtung WR1 und der Massespannung GND gibt es einen Widerstand R1 (Rnwell) der N-Wannenschicht 4, die Übergangskapazität C1 (Cwell) zwischen der P-Wannenschicht 2 und der N-Bodenschicht 7 und einen Widerstand R3 (Rpsub) des Halbleitersubstrats 1. Zwischen den Stromversorgungsverdrahtungen WR1 und WR2 gibt es einen Widerstand R1 der N-Wannenschicht 4, die Übergangskapazität C1 zwischen der P-Wannenschicht 2 und der N-Bodenschicht 7 und einen Widerstand R2 (Rpwell) der P-Wannenschicht 5.
Diese Konfiguration führt zu folgender technischer Idee: Über das Halbleitersubstrat 1 und die P-Wannenschicht 5 kann die interne Spannung VDD mit der in der Übergangskapazität C1 gespeicherten Ladung an den Leseverstärker SA angelegt werden, während die Massespannung GND an den Leseverstärker SA angelegt werden kann.
Genauer unterdrückt das Erhöhen der Übergangskapazität C1 (Cwell) die Änderungen der an den Leseverstärker SA anzulegenden Spannung VDDS. Außerdem unterdrückt das Verringern des Widerstands R2 (Rpwell) der P-Wannenschicht 5 die Änderungen der an den Leseverstärker SA anzulegenden Spannung GNDS.
Es wird nun der Betrieb des DRAM 100 beschrieben, wobei weiter erläutert wird, daß durch Verringern des Widerstands R2 der P-Wannenschicht 5 und Erhöhen der Übergangskapazität C1 zwischen der P-Wannenschicht 2 und der N-Bodenschicht 7 die Verzögerungszeit tRCD verringert wird.

A-2. Vorrichtungsbetrieb

Fig. 3 zeigt einen Zeitablaufplan einer einzelnen Operation eines RAS (Zeilenadressen-Strobe) in dem DRAM 100.
In Fig. 3 sind ein Signal einer Aktivsignalleitung BLEQ, das eine Bitleitung aktiviert, ein Signal einer Wortleitung WL1, die Leseverstärker-Ansteuersignale SAE und /SAE und die an die Bitleitungen BL und /BL angelegten Signale gezeigt.
Wenn das Signal BLEQ der Aktivsignalleitung BLEQ tief (GND) wird und daraufhin an die Wortleitung WL1 ein Wortimpuls (VWP: interne Spannung VDD + Zellentransistor-Schwellenspannung Vth) angelegt wird, wird sie hoch. Die Informationen des Kondensators CS einer Speicherzelle werden über einen NMOS- Transistor N21 denen auf der Bitleitung BL überlagert, die durch das Steigen der Wortleitung WL1 ausgelöst und daraufhin auf eine vorgegebene Vorladespannung VP (VDDS/2) geladen wird. Dementsprechend wird zwischen den Bitleitungen BL und /BL eine kleine Potentialdifferenz erzeugt.
Daraufhin wird das Leseverstärker-Ansteuersignal SAE hoch (VDD), was das Ansteuern des Leseverstärkers auslöst. Somit wird die kleine Potentialdifferenz zwischen dem Bitleitungspaar durch die Verstärkungsoperation des Leseverstärkers verstärkt. Im Ergebnis wird das Potential der Bitleitung BL hoch (VDDS), während das Potential der Bitleitung /BL tief (GNDS) wird.
Nachfolgend löst ein Steigen, bei dem das Signal der Aktivsignalleitung BLEG hoch (VDD) wird, das erneute Laden der Bitleitungen BL und /BL auf eine Vorladespannung VP aus.
Fig. 4 zeigt einen Zeitablaufplan, der das Ergebnis einer Schaltungssimulation ist, bei der angenommen wurde, daß unter der Bedingung, daß das Produkt des Widerstands R2 der P-Wannenschicht 5 und der Übergangskapazität C1, wie in den Fig. 1 und 2 gezeigt ist, konstant ist, die doppelte Übergangskapazität C1 und der halbe Widerstand R2 vorhanden sind. Fig. 5 ist ein Zeitablaufplan, der das Ergebnis einer Schaltungssimulation unter der Annahme zeigt, daß unter der obenerwähnten Bedingung eine halb so große Übergangskapazität C1 und ein doppelt so großer Widerstand R2 vorhanden sind.
In den Fig. 4 und 5, in denen die Abszisse die Zeit (ns) und die Ordinate die Spannung (V) darstellt, sind in den Fig. 4 und 5 die Änderungen der Leseverstärker-Ansteuersignale SAE und /SAE, die Änderungen der an den Leseverstärker anzulegenden Spannungen VDDS und GNDS, die Spannungsänderungen der Bitleitungen BL0 und /BL0, die Spannungsänderungen der Bitleitungen BL1 und /BL1, die Spannungsänderungen der Abtastfreigabeverdrahtungen SEp und SEn und die Vorladespannung VP zusammengefaßt.
Anhand der Fig. 4 und 5 wird nun eine Zeitdauer von dem Zeitpunkt, zu dem der Leseverstärker nach Empfang der Leseverstärker-Ansteuersignale SAE und /SAE mit dem Ansteuern beginnt (120 ns), bis zu dem Zeitpunkt, zu dem die Bitleitung BL1 eine Spannung von 1,2 V erreicht, bei der die Bitentscheidung möglich ist, betrachtet. Dies sind in Fig. 4 etwa 7,1 ns und in Fig. 5 etwa 8,7 ns.
Dies zeigt, daß die Abtastlesezeit in Fig. 4 mit der vierfachen Übergangskapazität C1 und mit einem Viertel des Widerstands R2 kürzer als in Fig. 5 ist.
Außerdem zeigt Fig. 4 weniger Potentialabfall der Spannung VDDS und weniger Potentialzuwachs der Spannung GNDS, nachdem das Leseverstärker-Ansteuersignal SAE hoch wird, als Fig. 5. Das heißt, durch Erhöhen der Übergangskapazität C1 und Verringern des Widerstands R2 können die Änderungen der Spannung VDDS und der Spannung GNDS unterdrückt werden, so daß sie einen festen Wert behalten.
Aus diesem Grund wird in dem Zeitablaufplan aus Fig. 4 weniger Zeit benötigt, um die Bitentscheidung zu ermöglichen, d. h., zwischen dem Lesen, bei dem ein Wortimpuls an eine Wortleitung angelegt wird, und dem Abtasten und Entscheiden der Informationen einer Bitleitung gibt es eine niedrigere Verzögerungszeit tRCD.
Fig. 6 faßt die Änderungen des Leseverstärker-Absteuersignals SAE, die Spannungsänderungen der Bitleitungen BL1 und /BL1 und die Änderungen der Spannungen VDDS und GNDS in den Fig. 4 und 5 zusammen.

A-3. Herstellungsverfahren

Wie oben erläutert wurde, kann durch Verringern des Widerstands R2 der P-Wannenschicht 5 und durch Erhöhen der Übergangskapazität C1 zwischen der P-Wannenschicht 2 und der N- Bodenschicht 7 die Verzögerungszeit tRCD verringert werden. Im folgenden werden beispielhaft Techniken zum Erhöhen der Übergangskapazität C1 und zum Verringern des Widerstands R2 beschrieben.
In den Fig. 7 und 8, in denen die Abszisse die Tiefe (µm) und die Ordinate die Störstellenkonzentration (cm^-3) darstellt, sind die Simulationsergebnisse von Störstellenkonzentrationsverteilungen (wobei hier Bor als Störstellen verwendet wird) in Richtung der Substrattiefe der P-Wannenschicht 2 gezeigt, wobei die Temperatur der Wärmebehandlung festgesetzt ist und die Wärmebehandlungsdauer geändert wird.
Genauer zeigen die Fig. 7 und 8 die Störstellenkonzentrationsverteilungen der P-Wannenschicht 2, wenn die Wärmebehandlungstemperatur 1100°C beträgt, d. h. gleich der Wärmebehandlungstemperatur beispielsweise zum Ausbilden eines STI (eines Isolationsisolierfilms 8) ist, und die Wärmebehandlungsdauer 30 Minuten, 150 Minuten, 300 Minuten oder 400 Minuten beträgt.
Genauer zeigt Fig. 7 die Störstellenkonzentrationsverteilung in dem Querschnitt längs der Linie A-A in Fig. 1 und außerdem die Störstellenkonzentrationsverteilung für die N-Bodenschicht zusammen mit der wie obenbeschriebenen Störstellenkonzentrationsverteilung der P-Wannenschicht 2. Anhand von Fig. 7 wird festgestellt, daß die Übergangskonzentration zwischen der P-Wannenschicht 2 und der N-Bodenschicht 7 mit steigender Wärmebehandlungsdauer steigt. Die Verteilung des thermisch diffundierten Bors bildet mit der N-Bodenschicht 7einen Übergang, der zu der Übergangskapazität C1 führt.
Wenn die Wärmebehandlungsdauer, wie in Fig. 7 gezeigt ist, 150 Minuten beträgt, wird die Übergangskonzentration zwischen der P-Wannenschicht 2, die dadurch ausgebildet wird, daß Bor in dem Halbleitersubstrat 1 thermisch in die Epitaxieschicht 3 diffundiert, und der N-Bodenschicht 7 etwas höher als 1 × 10¹⁵ cm^-3, d. h. als die Störstellenkonzentration der Epitaxieschicht 4. Andererseits beträgt sie 3,5 × 10¹⁵ cm^-3, wenn die Wärmebehandlungsdauer 400 Minuten beträgt.
Die Dicke der P-Wannenschicht 2 wird durch die Gleichung L2 - L1 ausgedrückt, wobei L1 eine Tiefe ist, in der die P- Wannenschicht 2 und die Epitaxieschicht 3 gleichzeitig vorhanden sind, während L2 eine Tiefe ist, in der die P-Wannenschicht 2 und das Halbleitersubstrat 1 gleichzeitig vorhanden sind. Beispielsweise kann aus Fig. 7 folgendes abgelesen werden: Wenn die Wärmebehandlungsdauer 300 Minuten beträgt, ist L1 gleich 2,3 µm und L2 gleich 6 µm, so daß die Dicke der P- Wannenschicht 2 gleich 3,7 µm ist. Wenn die Wärmebehandlungsdauer 400 Minuten beträgt, ist L1 gleich 1,8 µm und L2 gleich 6 µm, so daß die Dicke der P-Wannenschicht 2 gleich 4,2 µm ist.
Obgleich die Störstellenkonzentration der Epitaxieschicht 4 im vorstehenden gleich 1 × 10¹⁵ cm^-3 ist, ist sie darauf nicht beschränkt, sondern kann von 1 × 10¹⁵bis 1 × 10¹⁶ cm^-3 betragen. Außerdem ist die Dicke der Epitaxieschicht 4, die im vorstehenden 6 µm beträgt, nicht darauf beschränkt, sondern kann von 1 bis 10 µm betragen.
In Fig. 7 ist beispielhaft der Fall gezeigt, daß ein Übergang zwischen der P-Wannenschicht 2 und der N-Bodenschicht 7 zuverlässig erhalten wird, wenn die Wärmebehandlungsdauer 300 Minuten oder 400 Minuten beträgt. Je nach Wärmebehandlungstemperatur und Dicke der N-Bodenschicht 7 erzeugt aber in einigen Fällen sogar eine 150minütige Wärmebehandlung einen Übergang zwischen der P-Wannenschicht 2 und der N-Bodenschicht 7. Somit kann betrachtet werden, daß eine noch kürzere Wärmebehandlungsdauer einen Übergang dazwischen erzeugt. Obgleich dies in Fig. 7 nicht deutlich zu sehen ist, ist die Störstellenkonzentration der P-Wannenschicht 2 in Abschnitten, in denen das Profil der N-Bodenschicht 7 und das Profil der P-Wannenschicht 2 einander schneiden, selbst wenn die Wärmebehandlungsdauer 150 Minuten beträgt, etwas höher als 1 × 10¹⁵ cm^-3, d. h. als die Störstellenkonzentration der Epitaxieschicht 4. Ausgehend davon ist zu sagen, daß die Übergangskonzentration höher als die Störstellenkonzentration der Epitaxieschicht 4 ist. Selbst mit einer solchen Differenz kann die Übergangskapazität weit mehr als bisher ermöglicht werden. Das heißt, eine 30minütige oder längere Wärmebehandlungsdauer erleichtert eine P-Störstellendiffusion aus dem Halbleitersubstrat 1 und erhöht dadurch die Dicke der P-Wannenschicht 2. Es wird angemerkt, daß die thermische Diffusion der Störstellen außer durch die "Temperatur" und durch die "Zeit" auch durch "den Typ des Atmosphärengases (z. B. N₂- Gas, Ar-Gas, trockenes O₂-Gas, feuchtes O₂-Gas und NO/O₂-Gas)" und durch den "Druck (Gasdruck)" beeinflußt wird.
Fig. 8 zeigt dagegen die Störstellenkonzentrationsverteilung in dem Querschnitt längs der Linie B-B in Fig. 1. Das heißt, die Störstellenkonzentrationsverteilung der P-Wannenschicht 5 ist zusammen mit der obenbeschriebenen Störstellenkonzentrationsverteilung der P-Wannenschicht 2 gezeigt. Anhand von Fig. 8 wird festgestellt, daß die P-Wannenschicht 2 mit länger werdender Wärmebehandlungsdauer breiter wird, so daß der Abstand zwischen der P-Wannenschicht 2 und der P-Wannenschicht 5 verringert wird.
Somit kann die Dicke der P-Wannenschicht 2 in Fig. 1 durch längere Wärmebehandlungsdauer vergrößert werden.
Wie nochmals anhand der Fig. 7 und 8 gezeigt wird, ist die Wärmebehandlungsdauer von 30 Minuten die Dauer, die eine solche Struktur benötigt, damit zwischen der P-Wannenschicht 2 und der N-Bodenschicht 7 ein Gebiet vorhanden ist, in dem die Konzentrationsverteilung der Störstellen der Epitaxieschicht 4 erhalten bleibt, ohne daß es einen von dem gleichzeitigen Vorhandensein der Störstellen der P-Wannenschicht 2 und der N-Bodenschicht 7 herrührenden PN-Übergang gibt. Das heißt, in dem Schritt des Ausbildens des Isolationsisolierfilms 8 wird allgemein eine Wärmebehandlung von etwa 30 Minuten ausgeführt. Diese Behandlung wird aber davon begleitet, daß an einer der P-Wannenschicht 2 entsprechenden Stelle wegen der Störstellendiffusion aus dem Halbleitersubstrat 1 eine P- Störstellenschicht ausgebildet wird. Der Widerstand der P- Wannenschicht 2 nimmt ab, wenn die Dicke größer wird, während die Übergangskapazität mit der N-Bodenschicht 7 größer wird, wenn die Übergangskonzentration höher wird. Allerdings kann die P-Wannenschicht 2 bei der Wärmebehandlung von etwa 30 Minuten nicht so dick sein, daß sie mit der N-Bodenschicht 7 in Kontakt gelangt und die Übergangskapazität mit der N-Bodenschicht 7 klein ist, wobei die Wirkung der Verringerung des Widerstandswerts der P-Wannenschicht 5 nicht erhalten wird.
Fig. 9 zeigt das Ergebnis von Simulationen, die über die Wärmebehandlungsdauer zur Übergangskapazität zwischen der P-Wannenschicht 2 und der N-Bodenschicht 7 ausgeführt wurden. Fig. 10 zeigt das Ergebnis von Simulationen, die über die Wärmebehandlungsdauer zur Übergangskapazität zwischen der P- Wannenschicht 2 und der P-Wannenschicht 5 ausgeführt wurden.
Genauer zeigt Fig. 9, wie sich die Übergangskapazität (nF/cm^-2) für verschiedene an einen Übergang zwischen der P- Wannenschicht 2 und der N-Bodenschicht 7 angelegte Sperrspannungen (V) ändert, wenn die Wärmebehandlungsdauer 30 Minuten, 150 Minuten, 300 Minuten und 400 Minuten beträgt. In Fig. 9 bezeichnen Punkte, Kreise, Vierecke und Dreiecke in der genannten Reihenfolge die Kennlinien für die verschiedenen Wärmebehandlungsdauern.
Anhand von Fig. 9 kann folgendes festgestellt werden: Mit wachsender Sperrspannung wird eine Verarmungsschicht in der Nähe des Übergangs größer und nimmt somit die Übergangskapazität ab. Wenn die thermische Diffusion länger dauert, wird die Übergangskonzentration höher, so daß die Übergangskapazität steigt. Bei jeder Sperrspannung ist die Übergangskapazität bei einer 400minütigen Wärmebehandlung am größten und bei einer 30minütigen Wärmebehandlung am kleinsten.
Fig. 10 zeigt die Ergebnisse der Simulationen, wenn zwischen der Unterseite der P-Wannenschicht 2 und der Oberseite der P- Wannenschicht 5 eine Vorspannung angelegt wird. Das heißt, Fig. 10 stellt dar, wie sich der spezifische Widerstand (Ω cm) bei einer Wärmebehandlungsdauer von 30 Minuten, 150 Minuten, 300 Minuten und 400 Minuten für verschiedene Sperrspannungen (V) ändert. In Fig. 10 bezeichnen Punkte, Kreise, Vierecke und Dreiecke in der genannten Reihenfolge die Kennlinien für die Wärmebehandlungsdauern. Obgleich jeder Graph eine Tendenz zeigt, daß der spezifische Widerstand mit steigender Vorspannung ebenfalls steigt, ist der spezifische Widerstand bei jeder Sperrspannung bei einer 400minütigen Wärmebehandlung am kleinsten und bei einer 30minütigen Wärmebehandlung am größten.
Somit gibt es für die Wärmebehandlungsdauer von 150 Minuten, 300 Minuten oder 400 Minuten zwischen der P-Wannenschicht 2 und der N-Bodenschicht 7 kein Gebiet, in dem die Störstellen der Epitaxieschicht 4 ihre Konzentrationsverteilung behalten.
Mit anderen Worten, die P-Wannenschicht 2 und die N-Bodenschicht 7 stehen in Kontakt, wobei ihre Störstellen gemeinsam vorhanden sind und einen PN-Übergang als eine neue Struktur gemäß der Erfindung bilden.
Nach Ausbilden der P-Wannenschicht, was von dem Schritt des Ausbildens des Isolationsisolierfilms 8 begleitet ist, können die folgenden Schritte ausgeführt werden. Beispielsweise wird auf einer Hauptoberfläche der Epitaxieschicht 3, die durch den Isolationsisolierfilm 8 getrennt ist, eine selektive Ionenimplantation ausgeführt, um eine N-Wannenschicht 4 und die P-Wannenschichten 5 und 6 auszubilden. Daraufhin wird an der Unterseite der P-Wannenschicht eine Ionenimplantation ausgeführt, um eine N-Bodenschicht 7 auszubilden. Anschließend werden auf der N-Wannenschicht 4 und auf der P-Wannenschicht 5 die Halbleiterelemente wie etwa ein PMOS-Transistor MP1 bzw. ein NMOS-Transistor MN1 sowie auf der P-Wannenschicht 6 die Halbleiterelemente, die Speicherzellen bilden, ausgebildet.

A-4. Auswirkungen auf den Betrieb

Anhand der Fig. 1 und 2 werden die Auswirkungen auf den Betrieb des DRAM 100 beschrieben.
Wie oben festgestellt wurde, erhöht das Erhöhen der Dicke der P-Wannenschicht 2 die Übergangskapazität C1 zwischen der P- Wannenschicht 2 und der N-Bodenschicht 7, wodurch es einen Spannungsabfall der Stromversorgungsverdrahtung WR1 beim Betrieb des Leseverstärkers SA unterdrückt.
Das heißt, wenn durch Einschalten des PMOS-Transistors MP1 der Leseverstärker SA (Fig. 2) in Betrieb genommen wird, wird über den PMOS-Transistor MP1 die parasitäre Verdrahtungskapazität C3 der Abtastfreigabeverdrahtung SEp zu der Stromversorgungsverdrahtung WR1 hinzugefügt. Dies erzeugt einen vorübergehenden Abfall der Spannung VDDS (Fig. 2).
Da die in der Übergangskapazität C1 gespeicherte Ladung (die der internen Spannung VDD entspricht) über die N-Bodenschicht 7, die Epitaxieschicht 3, die N-Wannenschicht 4, die N-Störstellenschicht 45 und das Kontaktloch CH11 an die Stromversorgungsverdrahtung WR1 angelegt wird, kann der Spannungsabfall der Stromversorgungsverdrahtung WR1 aber unterdrückt werden, um die Spannung VDDS auf einem festen Wert zu halten. Der Strom, der zu diesem Zeitpunkt folgt, ist der in Fig. 1 gezeigte Strom 11.
Außerdem verringert das Erhöhen der Dicke der P-Wannenschicht 2 den Abstand von der P-Wannenschicht 5 und den Widerstand R2 der P-Wannenschicht 5 und unterdrückt dadurch einen Spannungszuwachs der Stromversorgungsverdrahtung WR2 bei der Inbetriebnahme des Leseverstärkers SA.
Das heißt, wenn der Leseverstärker SA in Betrieb genommen wird, wird durch Einschalten des NMOS-Transistors MN1 über den NMOS-Transistor MN1 die parasitäre Verdrahtungskapazität C4 der Abtastfreigabeverdrahtung SEn zu der Stromversorgungsverdrahtung WR2 hinzugefügt. Dies erzeugt einen vorübergehenden Anstieg der Spannung GNDS (Fig. 2).
Da der Widerstand R2 der P-Wannenschicht 5 klein ist und somit von der Stromversorgungsverdrahtung WR2 ein Strom über das Kontaktloch CH21, die P-Störstellenschicht 55, die P-Wannenschicht 5, die Epitaxieschicht 3 und die N-Wannenschicht 2 zu dem Halbleitersubstrat 1 fließt, kann der Spannungszuwachs der Stromversorgungsverdrahtung WR2 aber unterdrückt werden und die Spannung GNDS auf einem festen Wert gehalten werden. Der zu diesem Zeitpunkt folgende Strom ist der in Fig. 1 gezeigte Strom 12. Es wird angemerkt, daß das Halbleitersubstrat 1 mit der Massespannung GND verbunden ist.
Somit können in dem DRAM 100 der ersten bevorzugten Ausführungsform die Spannung VDDS und die Spannung GNDS, die an den Leseverstärker SA angelegt werden sollen, auf einem festen Wert gehalten werden. Dies ermöglicht, die Ansteuerfähigkeit der Transistoren, die den Leseverstärker SA bilden, zu erhalten und außerdem eine Verzögerungszeit tRCD zwischen dem Lesen, wenn ein Wortimpuls an eine Wortleitung angelegt wird, und dem Abtasten und Entscheiden der Informationen einer Bitleitung zu minimieren.
Im Ergebnis wird die Betriebsgeschwindigkeit des Leseverstärkers SA nahezu auf einem vorgesehenen Wert gehalten, was einen Abfall der Abtastgeschwindigkeit verhindert.
Die Verzögerungszeit tRCD kann unter den in den folgenden Gleichungen (2) bis (4) ausgedrückten Bedingungen wirksam verringert werden:

Rpsub + Rpwell < Rmgnd (2)

Rnwell + Rpwell < Rmvdd + Rmgnd (3)

Cwell > CD(gesamt) (4)
Obgleich die Speicherzellen in Fig. 1 in dem Gebiet angeordnet sind, in dem die P-Wannenschicht 6 ausgebildet ist (das dem Gebiet entspricht, in dem die N-Wannenschicht 2 ausgebildet ist), ist dieses Gebiet selbstverständlich nicht auf das Gebiet für die Speicherzellen beschränkt. Das heißt, wenn lediglich die N-Wannenschicht 2 ausgebildet wird, kann irgendeine Schaltung mit einer anderen Funktion ausgebildet werden.
Obgleich Fig. 1 den Fall zeigt, daß die N-Bodenschicht 7 lediglich unter der P-Wannenschicht 6 angeordnet ist, kann sie auch unter der N-Wannenschicht 4 angeordnet sein. In diesem Fall kann die Übergangskapazität C1 dadurch erhöht werden, daß die Dicke der N-Wannenschicht 4 gleich der der P-Wannenschicht 6 gemacht wird, so daß die unter den Schichten 4 und 6 liegenden N-Bodenschichten 7 zusammenhängen.
Obgleich die Fig. 7 und 8 beispielhaft die Simulationsergebnisse der Störstellenkonzentrationsverteilungen in Richtung der Substrattiefe zeigen, sind die Dicke, die Bor-Konzentration, die Wärmebehandlungsdauer und die Wärmebehandlungstemperatur der Epitaxieschicht 3 lediglich beispielhaft angegeben und sollen nicht als Beschränkung verstanden werden.
Obgleich die Wärmebehandlung der N-Wannenschicht 2 unter Verwendung der Wärmebehandlung zum Ausbilden des Isolationsisolierfilms 8 (STI) ausgeführt wird, kann auch ein anderer Wärmebehandlungsschritt verwendet werden, der Wärmebehandlungstemperaturen von 900°C bis 1200°C verwendet.
Alternativ kann zum Ausbilden der N-Wannenschicht 2 eine Ionenimplantation verwendet werden. Das heißt, nach Ausbilden der Epitaxieschicht 3 auf der Hauptoberfläche des Halbleitersubstrats 1 wird auf folgende Weise eine Ionenimplantation ausgeführt: Wenn beispielsweise die Epitaxieschicht 3 eine Dicke von 6 µm besitzt, wird Bor mit einer Energie von 4 MeV und mit einer Dosis von etwa 1 × 10¹³ bis 1 × 10¹⁴ cm^-2 implantiert. Wenn die Epitaxieschicht 3 eine Dicke von 4 µm besitzt, wird Bor mit einer Energie von 3 MeV und mit einer Dosis von etwa 1 × 10¹³ bis 1 × 10¹⁴ cm^-2 implantiert.
Die Bor-Ionenimplantation kann vor oder nach dem Ausbilden der STI ausgeführt werden. Im Fall der Implantation von Bor- Ionen vor dem Ausbilden der STI wird das Bor, das durch die Wärmebehandlung zum Ausbilden der STI bereits eingeführt worden ist, lediglich diffundiert. Gleichzeitig mit der Bor-Diffusion werden die Bor-Atome, die unmittelbar nach der Implantation elektrisch inaktiv gewesen sind, durch ihre Bewegung an die Gitterstellen der Siliciumkristalle aktiviert.
Im Fall der Implantation von Bor-Ionen nach dem Ausbilden der STI wird das implantierte Bor durch eine beim Ausbilden eines MOSFET auszuführende Wärmebehandlung thermisch diffundiert und gleichzeitig aktiviert. Ein Beispiel für die Wärmebehandlung zum Ausbilden des MOSFET ist eine Wärmebehandlung unter Verwendung des RTA (schnelles thermisches Tempern) nach der Source/Drain-Ionenimplantation. In der RTA wird beispielsweise 0,01 bis 5 Sekunden lang eine Wärmebehandlung im Temperaturbereich von 900 bis 1150°C ausgeführt.
In diesem Fall ist der Typ des Substrats nicht auf das Halbleitersubstrat 1, das die P-Störstellen mit verhältnismäßig hoher Konzentration enthält, beschränkt, so daß eine Epitaxieschicht oder ein Halbleitersubstrat verwendet werden können, die jeweils P-Störstellen mit verhältnismäßig niedriger Konzentration (P^-) enthalten können. Alternativ können eine Epitaxieschicht oder ein Halbleitersubstrat verwendet werden, die N-Störstellen enthalten.
Die P-Störstellen (P^-) mit verhältnismäßig niedriger Konzentration bedeuten, daß die Konzentration von Bor beispielsweise weniger als 1 × 10¹⁶ cm^-3 beträgt, während die P-Störstellen (P⁺) mit verhältnismäßig hoher Konzentration bedeuten, daß die Konzentration von Bor beispielsweise größer als 1 × 10¹⁸ cm^-3 ist. Die Konzentrationen von 1 × 10¹⁶ cm^-3 bis 1 × 10¹⁸ cm^-3 werden einfach als "P-Typ" oder "P⁰" bezeichnet.

A-5. Erste Abwandlung

In dem DRAM 100 der vorstehenden ersten bevorzugten Ausführungsform hat die N-Wannenschicht 2, wie in Fig. 1 gezeigt ist, in ihrem gesamten Gebiet die gleiche Dicke. Dagegen gibt es in einem DRAM 100A aus Fig. 11 eine N-Wannenschicht 2A, die sich von der N-Wannenschicht 2 in folgendem Punkt unterscheidet: Die N-Wannenschicht 2A besitzt in dem Gebiet zur Ausbildung der P-Wannenschicht 5 (in dem NMOS-Ausbildungsgebiet) eine größere Dicke als in dem Gebiet zur Ausbildung der N-Wannenschicht 4 (in dem PMOS-Ausbildungsgebiet).
Im folgenden wird die Dicke der N-Wannenschicht 2A in dem Speicherzellengebiet und in dem PMOS-Ausbildungsgebiet als "d1" bezeichnet, wobei das Gebiet mit der Dicke d1 als "das erste Gebiet der N-Wannenschicht" bezeichnet wird. Ebenso wird die Dicke der N-Wannenschicht 2A in dem NMOS-Ausbildungsgebiet als "d2" bezeichnet, wobei das Gebiet mit der Dicke d2 als "das zweite Gebiet der N-Wannenschicht" bezeichnet wird.
Ansonsten ist die Konfiguration die gleiche wie die des DRAM 100 in Fig. 1. Ähnliche Teile sind mit den gleichen Bezugszeichen bezeichnet und ihre Beschreibung wird weggelassen.
Somit verringert das Erhöhen der Dicke der N-Wannenschicht 2A in dem NMOS-Ausbildungsgebiet den Abstand von der P-Wannenschicht 5 und ermöglicht somit eine weitere Verringerung des Widerstands R2 der P-Wannenschicht 5. Dadurch wird die Wirkung der Unterdrückung des Spannungszuwachses der Stromversorgungsverdrahtung WR2 beim Betrieb des Leseverstärkers SA verbessert, wobei die Spannung GNDS auf einem festen Wert gehalten werden kann.
Die Dicke der N-Wannenschicht 2A in dem NMOS-Ausbildungsgebiet kann dadurch erhöht werden, daß die Fläche mit Ausnahme des NMOS-Ausbildungsgebiets mit einer Resistmaske usw. bedeckt und an einer Stelle, die der Unterseite der P-Wannenschicht 5 entspricht, eine selektive Ionenimplantation von Bor ausgeführt wird.
Wie bereits in der ersten bevorzugten Ausführungsform beschrieben wurde, wird genauer in der Hochtemperatur-Wärmebehandlung zum Ausbilden des Isolationsisolierfilms 8 Bor aus dem Halbleitersubstrat 1, das die P-Störstellen mit verhältnismäßig hoher Konzentration enthält, thermisch diffundiert. Dies führt in dem von dem NMOS-Ausbildungsgebiet verschiedenen Bereich zu der N-Wannenschicht 2A mit einer Dicke d1. Gleichzeitig wird in dem NMOS-Ausbildungsgebiet das Bor, das der Ionenimplantation ausgesetzt wird, auch thermisch diffundiert und mit dem aus dem Halbleitersubstrat 1 thermisch diffundierten Bor gemischt. Es folgt, daß die zwei Störstellenschichten zusammenhängen, so daß die N-Wannenschicht 2A eine Dicke d2 besitzt.
Die Tiefe der Ionenimplantation wird in der Weise eingestellt, daß sich das implantierte Bor, wenn es thermisch diffundiert wird, mit dem thermisch diffundierten Bor aus dem Halbleitersubstrat 1 mischen kann.
Die gesamte N-Wannenschicht 2A kann durch Ionenimplantation ausgebildet werden. In diesem Fall ist der Typ des Substrats nicht auf das Halbleitersubstrat 1, das die P-Störstellen mit verhältnismäßig hoher Konzentration enthält, beschränkt, sondern kann eine Epitaxieschicht oder ein Halbleitersubstrat verwendet werden, das jeweils P-Störstellen mit verhältnismäßig niedriger Konzentration (P^-) enthält. Alternativ ist eine Epitaxieschicht oder ein Halbleitersubstrat verwendbar, das N-Störstellen enthält.

A-6. Zweite Abwandlung

In der vorstehenden ersten bevorzugten Ausführungsform und in der ersten Abwandlung ist der DRAM 100 oder der DRAM 100A auf dem Halbleitersubstrat 1, d. h. auf einem Massesubstrat, ausgebildet. Anstelle des Massesubstrats kann ein SOI-Substrat (Silicium-auf-Isolator-Substrat) verwendet werden, um eine wie in Fig. 12 gezeigte Konfiguration eines DRAM 100B zu erhalten.
Wie in Fig. 12 gezeigt ist, ist eine N-Wannenschicht 2A angeordnet, die die gesamte Hauptoberfläche eines vergrabenen Isolierfilms 11 auf einem Halbleitersubstrat 10 bedeckt. Ähnliche Teile sind mit den gleichen Bezugszeichen wie in dem DRAM 100 aus Fig. 1 bezeichnet und ihre Beschreibung wird weggelassen.
Ein SOI-Substrat SO enthält den vergrabenen Isolierfilm 11, der über dem Halbleitersubstrat 10 liegt, und eine Epitaxieschicht 3, die als SOI-Schicht auf dem vergrabenen Isolierfilm 11 angeordnet ist.
Natürlich kann auf dem SOI-Substrat SO der DRAM 100 aus Fig. 1 ausgebildet sein.
In diesem Fall ist die N-Wannenschicht 2A elektrisch gegenüber dem Halbleitersubstrat 10 isoliert, so daß eine Konfiguration zum Festsetzen des Potentials der N-Wannenschicht 2A erforderlich ist.
Ihre beispielhafte Konfiguration ist in Fig. 13 gezeigt, die lediglich diesbezügliche Teile zeigt, während die Konfiguration des DRAM 100B weggelassen ist.
Wie in Fig. 13 gezeigt ist, verläuft von einer Hauptoberfläche der Epitaxieschicht 3 durch die Schicht 3 eine Stopfenschicht 31, die P-Störstellen mit verhältnismäßig hoher Konzentration enthält, zu der N-Wannenschicht 2A.
Über der Epitaxieschicht 3 liegt ein Zwischenschicht-Isolierfilm ZL. Ein Kontaktloch CH10 verläuft von einer Hauptoberfläche des Zwischenschicht-Isolierfilms ZL durch den Film ZL zu der Stopfenschicht 31. Das Kontaktloch CH10 ist mit einer auf dem Zwischenschicht-Isolierfilm ZL angeordneten Verdrahtung WR verbunden. Mit dieser Konfiguration kann das Potential der N-Wannenschicht 2A zuverlässig festgesetzt werden.
Dadurch, daß die Stopfenschicht 31 angeordnet ist, die das Potential in einem Stufenabschnitt in der N-Wannenschicht 2A, d. h. an einer Grenze zwischen dem ersten und dem zweiten Gebiet der N-Wannenschicht, festsetzt, kann die Stopfenschicht 31 von dem ersten und von dem zweiten Gebiet gemeinsam genutzt werden. Dies bewirkt, daß die belegte Fläche gegenüber einer in dem ersten und dem zweiten Gebiet angeordneten eigenen Stopfenschicht verringert wird.
Der DRAM 100A aus Fig. 11 kann ebenfalls die erwähnte Technik zum Festsetzen des Potentials enthalten. In Fig. 14 ist ein Beispiel gezeigt.
Wie in Fig. 14 gezeigt ist, ist auf einem Halbleitersubstrat 1, das P-Störstellen mit verhältnismäßig hoher Konzentration enthält, eine N-Wannenschicht 2A angeordnet. Obgleich das Potential der N-Wannenschicht 2A über das Halbleitersubstrat 1 festgesetzt werden kann, wird das Potential der Schicht 2A dadurch, daß das Potential auch über die Stopfenschicht 31 festgesetzt werden kann, zuverlässig festgesetzt.
Die Lage der Stopfenschicht 31 kann so angeordnet sein, daß sie nicht auf die Grenze zwischen dem ersten und dem zweiten Gebiet der N-Wannenschicht beschränkt ist, sondern mit dem ersten und mit dem zweiten Gebiet der N-Wannenschicht in Kontakt steht.

B. Zweite bevorzugte Ausführungsform

B-1. Vorrichtungskonfiguration

In der vorstehenden ersten bevorzugten Ausführungsform wurde der DRAM als Beispiel gewählt. Allerdings ist die Erfindung nicht auf die Stromversorgungsverdrahtung zum Ansteuern des Leseverstärkers des DRAM beschränkt, sondern auf irgendeine Halbleitervorrichtung anwendbar, die ein zuverlässiges Festsetzen des Potentials erfordert.
Es wird ein in Fig. 15 gezeigter Inverter 200 beschrieben, der eine beispielhafte Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform ist.
Fig. 15 ist ein Stromlaufplan der Schaltungskonfiguration des Inverters 200, der die vier Inverter IV1, IV2, IV3 und IV4 enthält.
Der Inverter IV1 enthält einen PMOS-Transistor P31 und einen NMOS-Transistor N31. Der Inverter IV2 enthält einen PMOS- Transistor P32 und einen NMOS-Transistor N32. Der Inverter IV3 enthält einen PMOS-Transistor P33 und einen NMOS-Transistor N33. Der Inverter IV4 enthält einen PMOS-Transistor P34 und einen NMOS-Transistor N34.
In den Invertern IV1 und IV3 ist jede Source-Elektrode der PMOS-Transistoren P31 und P33 mit einer Stromversorgungsverdrahtung WR11 verbunden, während jede Drain-Elektrode mit einer Inverterfreigabeverdrahtung VNL verbunden ist.
In den Invertern IV2 und IV4 ist jede Source-Elektrode der PMOS-Transistoren P32 und P34 mit einer Inverterfreigabeverdrahtung VPL verbunden, während jede Drain-Elektrode mit einer Stromversorgungsverdrahtung WR12 verbunden ist.
Die Inverter IV1 bis IV4 sind in Serie geschaltet, wobei ein Signal, das von dem Inverter IV1 eingegeben wird, von dem Inverter IV4 ausgegeben wird.
Die Stromversorgungsverdrahtung WR11 ist eine Verdrahtung, der eine interne Spannung VDD zugeführt wird und die mit der Inverterfreigabeverdrahtung VPL gepaart ist. Beide sind über einen PMOS-Transistor MP1 als Ansteuertransistor elektrisch miteinander verbunden. An die Gate-Elektrode des PMOS-Transistors MP1 wird ein Inverteransteuersignal /IE angelegt.
Zwischen der Stromversorgungsverdrahtung WR11 und der Inverterfreigabeverdrahtung VPL ist ein Widerstand Rp vorhanden. Die Inverterfreigabeverdrahtung VPL besitzt eine parasitäre Verdrahtungskapazität C3.
Die Stromversorgungsverdrahtung WR12 ist eine Verdrahtung, der eine Massespannung GND zugeführt wird und die mit der Inverterfreigabeverdrahtung VNL gepaart ist. Beide sind über einen NMOS-Transistor MN1 als Ansteuertransistor elektrisch miteinander verbunden. An die Gate-Elektrode des NMOS-Transistors MN1 wird ein Inverteransteuersignal IE angelegt.
Zwischen der Stromversorgungsverdrahtung WR12 und der Inverterfreigabeverdrahtung VNL ist ein Widerstand Rd vorhanden. Die Inverterfreigabeverdrahtung VNL besitzt eine parasitäre Verdrahtungskapazität C4.
In dem Inverter 200 dieser Konfiguration ist ein Eingangssignal in einem Standby-Zustand auf tief eingestellt. Wenn in dem Standby-Zustand jeweils hohe und tiefe Signale als Inverteransteuersignale IE und /IE zugeführt werden, werden der NMOS-Transistor MN1 und der PMOS-Transistor MP1 in einen ausgeschalteten Zustand gebracht. Im Ergebnis ist die Spannung der Inverterfreigabeverdrahtung VPL tiefer als die interne Spannung VDD, während die Spannung der Inverterfreigabeverdrahtung VNL höher als die Massespannung GND ist. In diesem Zustand zeigen die Source-Spannungen der in den Invertern IV1 und IV4 enthaltenen Transistoren, an die als Gate-Eingangssignal ein ausgeschaltetes Signal angelegt wird (hier der NMOS- Transistor N31, der PMOS-Transistor P32, der NMOS-Transistor M33 und der PMOS-Transistor P34), an ihren jeweiligen Trägern ein hohes Potential. Das heißt, die Source-Spannungen werden erhöht und die Unterschwellenströme gesenkt, wodurch der Standby-Strom verringert wird. Wenn der Inverter 200 in Betrieb genommen wird, sind der NMOS-Transistor MN1 und der PMOS-Transistor MP1 im eingeschalteten Zustand. Somit ist die Spannung der Inverterfreigabeverdrahtung VPL gleich der internen Spannung VDD, während die Spannung der Inverterfreigabeverdrahtung VNL gleich der Massespannung GND ist.
Wenn im Standby-Zustand der Unterschwellenstrom fließt, bewirken die Widerstände Rp und Rd, da sie eine Operation des automatischen Erhöhens der Potentiale der Inverterfreigabeverdrahtungen VPL und VNL gegenüber der internen Spannung VDD und der Massespannung VND (eine Gegenkopplungsoperation) ausführen, eine Verringerung des Standby-Stroms.
Fig. 16 zeigt eine Schnittansicht eines charakteristischen Teils des Inverters 200.
Wie in Fig. 16 gezeigt ist, ist in dem Inverter 200 eine P- Wannenschicht 2, die P-Störstellen enthält, vollständig auf der Hauptoberfläche eines Halbleitersubstrats 1, das P-Störstellen mit verhältnismäßig hoher Konzentration (P⁺) enthält, angeordnet. Auf der P-Wannenschicht 2 ist eine Epitaxieschicht 3 angeordnet, die P-Störstellen mit verhältnismäßig niedriger Konzentration (P^-) enthält.
In Fig. 16 ist die von der Epitaxieschicht 3 belegte Fläche in einem kleinen Maßstab gezeichnet. Tatsächlich bilden das Halbleitersubstrat 1 und die Epitaxieschicht 3 mit einer Dicke von etwa 6 µm ein Epitaxiesubstrat. Die P-Wannenschicht 2 ist zusammen mit einer N-Wannenschicht 4 und den P-Wannenschichten 5 und 6 darin an einer Hauptoberfläche der Epitaxieschicht 3 angeordnet.
An der Hauptoberfläche der Epitaxieschicht 3 ist selektiv die N-Wannenschicht 6 angeordnet, die P-Störstellen enthält, während die N-Wannenschicht 4, die N-Störstellen enthält, und die P-Wannenschicht 5, die P-Störstellen enthält, selektiv in der Weise angeordnet sind, daß die P-Wannenschicht 6 dazwischenliegt.
Die N-Wannenschicht 4 und die P-Wannenschicht 6 besitzen etwa die gleiche Dicke. Unter den Schichten 4 und 6 ist eine N- Bodenschicht 7A, die N-Störstellen enthält, in der Weise angeordnet, daß sie mit ihnen in Kontakt steht. Die P-Wannenschicht 2 besitzt eine solche Dicke, daß sie mit der N-Bodenschicht 7A in Kontakt steht, wobei die N-Bodenschicht 7A und die P-Wannenschicht 2 einen PN-Übergang bilden.
An den Hauptoberflächen der N-Wannenschicht 4 und der P-Wannenschicht 5 ist selektiv ein STI genannter Isolationsisolierfilm 8 angeordnet, der ein Gebiet zum Ausbilden eines MOS-Transistors definiert.
Durch den Isolationsisolierfilm 8 ist außerdem das Gebiet der P-Wannenschicht 6 definiert. Da in diesem Gebiet ein Inverter angeordnet ist, wird es als Invertergebiet bezeichnet.
Die P-Wannenschicht 2 wird dadurch ausgebildet, daß beispielsweise in einer Hochtemperatur-Wärmebehandlung zum Ausbilden des Isolationsisolierfilms 8 von dem Halbleitersubstrat 1, das die P-Störstellen enthält, die P-Störstellen mit verhältnismäßig hoher Konzentration, z. B. Bor (B), thermisch diffundieren.
In einem durch den Isolationsisolierfilm 8 in der N-Wannenschicht 4 zu definierenden Gebiet gibt es zwei Source/Drain- Schichten 41, die P-Störstellen mit verhältnismäßig hoher Konzentration enthalten. Auf den gegenüberliegenden Endabschnitten der Source/Drain-Schichten 41 und auf der zwischen den Source/Drain-Schichten 41 liegenden N-Wannenschicht 4 ist ein Gate-Isolierfilm 42 angeordnet. Über dem Gate-Isolierfilm 42 liegt eine Gate-Elektrode 43. Auf den Seitenflächen des Gate-Isolierfilms 42 und auf der Gate-Elektrode 43 ist ein Seitenwandisolierfilm 44 angeordnet, so daß ein PMOS-Transistor MP1 ausgebildet ist. An die Gate-Elektrode 43 des PMOS- Transistors MP1 wird ein Inverteransteuersignal /IE angelegt.
In einem durch den Isolationsisolierfilm 8 in der P-Wannenschicht 5 zu definierenden Gebiet gibt es zwei Source/Drain- Schichten 51, die N-Störstellen mit verhältnismäßig hoher Konzentration (N⁺) enthalten. Auf den gegenüberliegenden Endabschnitten der Source/Drain-Schichten 51 und auf der zwischen den Source/Drain-Schichten 51 liegenden P-Wannenschicht 5 ist ein Gate-Isolierfilm 52 angeordnet. Über dem Gate-Isolierfilm 52 liegt eine Gate-Elektrode 53. Auf den Seitenflächen des Gate-Isolierfilms 52 und der Gate-Elektrode 53 ist ein Seitenwandisolierfilm 54 angeordnet, so daß ein NMOS- Transistor MN1 ausgebildet ist. An die Gate-Elektrode 53 des NMOS-Transistors MN1 wird ein Inverteransteuersignal IE angelegt.
Im folgenden wird das Gebiet, in dem der PMOS-Transistor ausgebildet ist, als "PMOS-Ausbildungsgebiet" bezeichnet, während das Gebiet, in dem der NMOS-Transistor MN1 ausgebildet ist, als "NMOS-Ausbildungsgebiet" bezeichnet wird.
Ein (nicht gezeigter) Zwischenschicht-Isolierfilm ist in der Weise angeordnet, daß er das Halbleitersubstrat 1 sowie den PMOS-Transistor MP1 und den NMOS-Transistor MN1 oben bedeckt. In dem Zwischenschicht-Isolierfilm sind eine Vielzahl von Verdrahtungen angeordnet.
Das heißt, eine der beiden Source/Drain-Schichten 41 ist über ein in dem Zwischenschicht-Isolierfilm angeordnetes Kontaktloch CH1 elektrisch mit einer Stromversorgungsverdrahtung WR11 verbunden. Die andere ist über ein in dem Zwischenschicht-Isolierfilm liegendes Kontaktloch CH3 elektrisch mit einer Inverterfreigabeverdrahtung VPL verbunden.
Eine der beiden Source/Drain-Schichten 51 ist über ein in dem Zwischenschicht-Isolierfilm liegendes Kontaktloch CH2 elektrisch mit einer Stromversorgungsverdrahtung WR12 verbunden. Die andere ist über ein in dem Zwischenschicht-Isolierfilm liegendes Kontaktloch CH4 elektrisch mit einer Inverterfreigabeverdrahtung VNL verbunden.
In der N-Wannenschicht 4 ist selektiv eine N-Störstellenschicht 45 angeordnet, die N-Störstellen mit verhältnismäßig hoher Konzentration enthält. Außerdem ist die Stromversorgungsverdrahtung WR11 über ein Kontaktloch CH11 elektrisch mit der N-Störstellenschicht 45 verbunden.
Ebenso ist in der P-Wannenschicht 5 selektiv eine P-Störstellenschicht 55 angeordnet, die P-Störstellen mit verhältnismäßig hoher Konzentration enthält. Außerdem ist die Stromversorgungsverdrahtung WR12 über ein Kontaktloch CH21 elektrisch mit der P-Störstellenschicht 55 verbunden.
In Fig. 16 sind schematisch eine Vielzahl von Kapazitätskomponenten und Widerstandskomponenten gezeigt. Genauer bezeichnet C11 die Übergangskapazität zwischen der P-Wannenschicht 2 und der N-Bodenschicht 7, C13 die parasitäre Verdrahtungskapazität der Inverterfreigabeverdrahtung VPL, C14 die parasitäre Verdrahtungskapazität der Inverterfreigabeverdrahtung VNL, R11 den Widerstand der N-Wannenschicht 4 und R12 den Widerstand der P-Wannenschicht 5. Ein (in Fig. 16 nicht gezeigter) Abschnitt der N-Bodenschicht 7 ist mit der internen Spannung VDD verbunden, so daß die Übergangskapazität C11 eine Ladung speichern kann, die der internen Spannung VDD entspricht.

B2. Vorrichtungsbetrieb

Wenn der Inverter 200 aus dem Standby-Zustand in den Betriebszustand übergeht, muß die Spannung der Inverterfreigabeverdrahtung VPL gleich der internen Spannung VDD werden, während die Spannung der Inverterfreigabeverdrahtung VNL gleich der Massespannung GND werden muß. Da die Inverterfreigabeverdrahtung VPL die parasitäre Verdrahtungskapazität C13 besitzt, wird durch Einschalten des PMOS-Transistors MP1 über den PMOS-Transistor MP1 die parasitäre Verdrahtungskapazität C13 zu der Stromversorgungsverdrahtung WR11 hinzugeführt. Folglich wird in der parasitären Verdrahtungskapazität C13 eine Ladung gespeichert, so daß die interne Spannung sinkt.
Der Stromversorgungsverdrahtung WR12 wird die Massespannung GND zugeführt. Da die Inverterfreigabeverdrahtung VNL die parasitäre Verdrahtungskapazität C14 besitzt, wird durch Einschalten des NMOS-Transistors MN1 über den NMOS-Transistor MN1 die parasitäre Verdrahtungskapazität C14 zu der Stromversorgungsverdrahtung WR12 hinzugeführt. Folglich wird der Stromversorgungsverdrahtung WR12 die in der parasitären Verdrahtungskapazität C14 gespeicherte Ladung zugeführt, so daß die Massespannung steigt.
Diese Änderungen der internen Spannung VDD und der Massespannung GND führen zu dem Problem, daß die Inverter IV1 bis IV4 nicht normal funktionieren. Dieses Problem ist aber dadurch vermeidbar, daß die Übergangskapazität C11 zwischen der P- Wannenschicht 2 und der N-Bodenschicht 7A positiv verwendet wird.

B-3. Auswirkungen auf den Betrieb

Anhand der Fig. 15 und 16 werden Auswirkungen auf den Betrieb des Inverters 200 beschrieben.
Wie in der ersten bevorzugten Ausführungsform beschrieben wurde, erhöht das Erhöhen der Dicke der P-Wannenschicht 2 die Übergangskapazität C11 zwischen der P-Wannenschicht 2 und der N-Bodenschicht 7A und unterdrückt somit einen Spannungsabfall der Stromversorgungsverdrahtung WR11 beim Betrieb des Inverters 200.
Das heißt, wenn die Inverter IV1 bis IV4 (Fig. 15) in Betrieb genommen werden, wird durch Einschalten des PMOS-Transistors MP1 über den PMOS-Transistor MP1 die parasitäre Verdrahtungskapazität C13 der Inverterfreigabeverdrahtung VPL zu der Stromversorgungsverdrahtung WR11 hinzugefügt. Dies führt zu einem vorübergehenden Abfall der internen Spannung VDD (Fig. 15).
Da der Stromversorgungsverdrahtung WR11 über die N-Bodenschicht 7A, die N-Wannenschicht 4, die N-Störstellenschicht 45 und das Kontaktloch CH11 die in der Übergangskapazität C11 gespeicherte Ladung zugeführt wird, kann der Spannungsabfall der Stromversorgungsverdrahtung WR11 aber unterdrückt werden, um die interne Spannung VDD auf einem festen Wert zu halten. Der Strom, der zu dieser Zeit folgt, ist der in Fig. 16 gezeigte Strom 11. Es wird angemerkt, daß der (in Fig. 16 nicht gezeigte) Abschnitt der N-Bodenschicht 7A mit der internen Spannung VDD verbunden ist.
Außerdem verringert das Erhöhen der Dicke der P-Wannenschicht 2 den Abstand von der P-Wannenschicht 5 und senkt somit den Widerstand R12 der P-Wannenschicht 5, wodurch ein Spannungszuwachs der Stromversorgungsverdrahtung WR12 beim Betrieb der Leseverstärker unterdrückt wird.
Das heißt, wenn die Inverter IV1 bis IV4 in Betrieb genommen werden, wird durch Einschalten des NMOS-Transistors MN1 über den NMOS-Transistor MN1 die parasitäre Verdrahtungskapazität C14 der Inverterfreigabeverdrahtung VNL zu der Stromversorgungsverdrahtung WR12 hinzugefügt. Dies erzeugt einen vorübergehenden Anstieg der Massespannung GND (Fig. 15).
Da der Widerstand R12 der P-Wannenschicht 5 klein ist und somit ein Strom von der Stromversorgungsverdrahtung WR12 über das Kontaktloch CH21, die P-Störstellenschicht 55, die P-Wannenschicht 5, die Epitaxieschicht 3 und die N-Wannenschicht 2 zu dem Halbleitersubstrat 1 fließt, kann der Spannungszuwachs der Stromversorgungsverdrahtung WR12 aber unterdrückt werden, um die Massespannung GND auf einem festen Wert zu halten. Der Strom, der zu dieser Zeit folgt, ist der in Fig. 16 gezeigte Strom 12. Es wird angemerkt, daß das Halbleitersubstrat 1 mit der Massespannung GND verbunden ist.
Somit können in dem Inverter 200 der zweiten bevorzugten Ausführungsform zum Zeitpunkt des Übergangs aus dem Standby-Zustand in den Betriebszustand die interne Spannung VDD und die Massespannung GND, die an die Inverter IV1 bis IV4 anzulegen sind, auf einem festen Wert gehalten werden. Dadurch können die Inverter IV1 bis IV4 normal funktionieren.
Wie in Fig. 16 gezeigt ist, ist die N-Bodenschicht 7A des Inverters 200 unter der P-Wannenschicht 6 und unter der N- Wannenschicht 4 ununterbrochen vorhanden, wodurch eine große Übergangskapazität C11 erzeugt wird.

C. Anwendungen der Erfindung

Obgleich sich die vorstehende erste und zweite bevorzugte Ausführungsform auf den Fall der Anwendung der Erfindung auf den DRAM oder auf den Inverter beziehen, ist die Erfindung allgemein für Halbleitervorrichtungen nützlich, die erfordern, daß das Potential der Stromversorgungsverdrahtung (einschließlich der Masseverdrahtung) konstant gehalten wird. Beispielsweise ist die Erfindung auf eine NAND-Schaltung, auf eine NOR-Schaltung, auf eine XOR-Schaltung, auf eine SRAM- Speicherzelle, auf ein Übertragungsgatter und auf eine Domino-Logikschaltung anwendbar. Die gleiche Wirkung kann erhalten werden, wenn die Konfiguration der Erfindung auf das folgende Schaltungssystem angewendet wird, bei dem eine interne Spannung VDD und eine Massespannung GND zugeführt werden, wenn eine beliebige Schaltung wie etwa eine analoge Schaltung, eine HF-Schaltung (Hochfrequenzschaltung) oder eine digitale Schaltung aktiviert wird, während beide nicht zugeführt werden, wenn die beliebige Schaltung im Standby- Zustand ist.
Die erste bevorzugte Ausführungsform bezieht sich auf die Konfiguration zum Aufrechterhalten eines konstanten Potentials der Stromversorgungsverdrahtung (einschließlich der Masseverdrahtung) des in dem DRAM verwendeten Leseverstärkers. Allerdings ist die Konfiguration des Leseverstärkers nicht auf den in Fig. 2 gezeigten beschränkt, wobei auch die Anwendungen der Erfindung nicht auf Leseverstärker, die in DRAMs verwendet werden, beschränkt sind.
Beispielsweise ist die Erfindung anwendbar auf einen Leseverstärker, der in eine Halbleitervorrichtung wie etwa einen SRAM, einen Flash-Speicher, einen EEPROM, einen MRAM (Magnet- Schreib-Lese-Speicher) oder einen NROM (Nitrid-Nur-Lese-Speicher) integriert ist. Durch diese Anwendung wird die gleiche Wirkung erzielt.
Unten werden kurz der "MRAM" und der "NROM" beschrieben. In dem MRAM wird für die Speicherelemente ein Magnettunnelübergang (MTJ) verwendet, der dadurch erhalten wird, daß zwischen zwei ferromagnetische Materialien ein Isolator geschichtet wird. Durch ein externes Magnetfeld wird gesteuert, daß die zwei ferromagnetischen Materialien der Magnettunnelübergangselemente, die eine Speicherzelle bilden, in der gleichen Richtung oder in entgegengesetzten Richtungen magnetisiert sind. Daten werden dadurch gespeichert, daß der Zustand der Magnetisierung in der gleichen Richtung und der Zustand der Magnetisierung in entgegengesetzten Richtungen mit "0" bzw. "1" verknüpft werden. Die Daten werden dadurch geschrieben, daß mit einem Magnetfeld, das dadurch erzeugt wird, daß durch eine vorgegebene Wortleitung und durch eine vorgegebene Bitleitung ein Strom geleitet wird, die Magnetisierungsrichtung eines der ferromagnetischen Materialien geändert wird.
In dem NROM ist ein Abschnitt, der einem Gate-Isolierfilm eines MOS-Transistors entspricht, ein ONO-Film genannter Mehrschichtfilm, der einen Siliciumoxidfilm, einen Siliciumnitridfilm und einen Siliciumoxidfilm enthält. Dadurch, daß in dem Zustand, in dem an eine Gate-Elektrode eine vorgegebene positive Spannung angelegt wird, ein Austausch zwischen der an die Drain-Schicht angelegten Spannung und der an die Source-Schicht angelegten Spannung ausgeführt wird, werden an zwei verschiedenen Stellen in dem Siliciumnitridfilm des ONO- Films einzelne 1-Bit-Informationen gespeichert.
Diese Technik nutzt die Eigenschaft, daß die in dem Siliciumnitridfilm gespeicherten Elektronen in Querrichtung (in Richtung einer Gate-Länge) in dem Siliciumnitridfilm weniger wahrscheinlich diffundieren.
Die Informationen werden anhand dessen gelesen, ob beim Anlegen einer geeigneten Spannung an die Drain-Schicht und an die Source-Schicht ein Kanalstrom fließt. Je nachdem, ob ein Informationsspeicherort in dem Siliciumnitridfilm, d. h. der Ort, an dem lokal Elektronen vorhanden sind, auf der Seite der Source-Schicht oder der Drain-Schicht liegt, wird der Austausch der an die Drain-Schicht angelegten Spannung und der an die Source-Schicht angelegten Spannung ausgeführt.
Die Informationen werden auf folgende Weise gelöscht. In dem Zustand, in dem an die Gate-Elektrode eine vorgegebene positive Spannung angelegt wird, wird nach dem Austausch der an die Drain-Schicht angelegten Spannung und der an die Source- Schicht angelegten Spannung die entsprechende Spannung der Source-Schicht und der Drain-Schicht zugeführt. Dadurch werden in den Siliciumnitridfilm Löcher eingeführt und die darin gespeicherten Elektronen gelöscht.
Obwohl die Erfindung ausführlich gezeigt und beschrieben wurde, ist die vorstehende Beschreibung in sämtlichen Aspekten erläuternd und nicht einschränkend. Selbstverständlich können somit zahlreiche Abwandlungen und Änderungen erdacht werden, ohne vom Umfang der Erfindung abzuweichen.

Claims

1. Halbleitervorrichtung, mit:
einer Haupthalbleiterschicht (3) eines ersten Leitungstyps, die vollständig auf einer Hauptoberfläche eines Halbleitersubstrats (1) angeordnet ist und über der sich mehrere Verdrahtungsschichten befinden;
einer ersten Halbleiterschicht (6) vom ersten Leitungstyp, die selektiv an einer ersten Hauptoberfläche der Haupthalbleiterschicht (3) angeordnet ist;
einer zweiten Halbleiterschicht (5) vom ersten Leitungstyp und einer dritten Halbleiterschicht (4) von einem zweiten Leitungstyp, die selektiv an der ersten Hauptoberfläche der Haupthalbleiterschicht (3) angeordnet sind und an die erste Halbleiterschicht (6) angrenzen, so daß die erste Halbleiterschicht (6) zwischen ihnen liegt;
einer vierten Halbleiterschicht (7, 7A) vom zweiten Leitungstyp, die selektiv in der Weise in einem Innenteil der Haupthalbleiterschicht (3) unter der ersten Halbleiterschicht (6) angeordnet ist, daß sie wenigstens mit einer Unterseite der ersten Halbleiterschicht (6) in Kontakt steht; und
einer fünften Halbleiterschicht (2) vom ersten Leitungstyp, die an einer zweiten Hauptoberfläche der Haupthalbleiterschicht (3) angeordnet ist,
wobei die fünfte Halbleiterschicht (2) mit einer solchen Dicke angeordnet ist, daß sie mit der vierten Halbleiterschicht (7, 7A) einen PN-Übergang bildet und daß zwischen der vierten und der fünften Halbleiterschicht (7, 7A; 2) eine Übergangskapazität (C1) vorhanden ist,
wobei die mehreren Verdrahtungsschichten enthalten:
eine erste Stromversorgungsverdrahtung (WR1), der eine erste Spannung zugeführt wird; und
eine zweite Stromversorgungsverdrahtung (WR2), der eine zweite Spannung zugeführt wird, die niedriger als die erste Spannung ist,
wobei die dritte Halbleiterschicht (4) elektrisch mit der ersten Stromversorgungsverdrahtung (WR1) verbunden ist, und
die zweite Halbleiterschicht (5) elektrisch mit der zweiten Stromversorgungsverdrahtung (WR2) verbunden ist.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Haupthalbleiterschicht (3) einer Epitaxieschicht eines Epitaxiesubstrats entspricht, und
die fünfte Halbleiterschicht (2) in der Weise angeordnet ist, daß sie die Hauptoberfläche des Halbleitersubstrats (1) vollständig bedeckt.

3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Haupthalbleiterschicht (3) einer SOI-Schicht eines SOI-Substrats (SO) entspricht, und
die fünfte Halbleiterschicht (2) in der Weise angeordnet ist, daß sie eine Hauptoberfläche eines vergrabenen Isolierfilms, der unter einer Schicht unter der SOI-Schicht liegt, vollständig bedeckt.

4. Halbleitervorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß
die erste und die dritte Halbleiterschicht (6, 4) die gleiche Dicke besitzen, und
die vierte Halbleiterschicht (7A) in der Weise angeordnet ist, daß sie mit einer Unterseite der dritten (4) Halbleiterschicht in Kontakt steht.

5. Halbleitervorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß
die fünfte Halbleiterschicht (2) in ein erstes Gebiet, das einer Schicht unter der ersten Halbleiterschicht (6) entspricht, und in ein zweites Gebiet, das einer Schicht unter der zweiten Halbleiterschicht (5) entspricht, unterteilt ist, und
das zweite Gebiet eine größere Dicke als das erste Gebiet besitzt und in der Weise angeordnet ist, daß es zu der zweiten Halbleiterschicht (5) vorsteht.

6. Halbleitervorrichtung nach Anspruch 5, gekennzeichnet durch eine Stopfenschicht (31) vom ersten Leitungstyp, die durch die zweite Halbleiterschicht (5) und durch die Haupthalbleiterschicht (3) zu einer Grenze zwischen dem ersten und dem zweiten Gebiet der fünften Halbleiterschicht (2) verläuft, wobei über die Stopfenschicht (31) die zweite Spannung an die fünfte Halbleiterschicht (2) angelegt wird.

7. Halbleitervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die erste und die zweite Stromversorgungsverdrahtung (WR1, WR2) Verdrahtungen sind, die einem Leseverstärker (SA) eine Ansteuerstromversorgung zuführen.

8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die erste und die zweite Stromversorgungsverdrahtung (WR1, WR2) Verdrahtungen sind, die einem Inverter (200) eine Ansteuerstromversorgung zuführen.

9. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei die Halbleitervorrichtung umfaßt:
eine Haupthalbleiterschicht (3) eines ersten Leitungstyps, die vollständig auf einer Hauptoberfläche eines Halbleitersubstrats (1) angeordnet ist und über der sich mehrere Verdrahtungsschichten befinden;
eine erste Halbleiterschicht (6) vom ersten Leitungstyp, die selektiv an einer ersten Hauptoberfläche der Haupthalbleiterschicht (3) angeordnet ist;
eine zweite Halbleiterschicht (5) vom ersten Leitungstyp und eine dritte Halbleiterschicht (4) von einem zweiten Leitungstyp, die selektiv an der ersten Hauptoberfläche der Haupthalbleiterschicht (3) angeordnet sind und an die erste Halbleiterschicht (6) angrenzen, so daß die erste Halbleiterschicht (6) zwischen ihnen liegt;
eine vierte Halbleiterschicht (7, 7A) vom zweiten Leitungstyp, die selektiv in der Weise in einem Innenteil der Haupthalbleiterschicht (3) unter der ersten Halbleiterschicht (6) angeordnet ist, daß sie wenigstens mit einer Unterseite der ersten Halbleiterschicht (6) in Kontakt steht; und
eine fünfte Halbleiterschicht (2) vom ersten Leitungstyp, die an einer zweiten Hauptoberfläche der Haupthalbleiterschicht (3) angeordnet ist,
wobei das Verfahren die folgenden Schritte umfaßt:

a) Vorbereiten eines Substrats mit Störstellen vom ersten Leitungstyp mit verhältnismäßig hoher Konzentration als das Halbleitersubstrat (1); und

b) Ausbilden der Haupthalbleiterschicht (3) vollständig auf der Hauptoberfläche des Halbleitersubstrats (1) und daraufhin Erwärmen des Halbleitersubstrats (1) auf Temperaturen im Bereich von 900°C bis 1200°C während 30 Minuten oder mehr vor Ausbildung der ersten bis vierten Halbleiterschicht (6, 5, 4, 7, 7A), so daß die Störstellen vom ersten Leitungstyp in dem Halbleitersubstrat (1) diffundieren können, um die fünfte Halbleiterschicht (2) auszubilden.

10. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt (b) auch als der Schritt zum selektiven Ausbilden eines Isolationsisolierfilms (8) an der ersten Hauptoberfläche der Haupthalbleiterschicht (3) verwendet wird.

11. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Dauer des Erwärmens des Halbleitersubstrats (1) 150 Minuten bis 400 Minuten beträgt.

12. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei die Halbleitervorrichtung umfaßt:
eine Haupthalbleiterschicht (3) eines ersten Leitungstyps, die vollständig auf einer ersten Hauptoberfläche eines Halbleitersubstrats (1) angeordnet ist und über der sich mehrere Verdrahtungsschichten befinden;
eine erste Halbleiterschicht (6) vom ersten Leitungstyp, die selektiv an einer Hauptoberfläche der Haupthalbleiterschicht (3) angeordnet ist;
eine zweite Halbleiterschicht (5) vom ersten Leitungstyp und eine dritte Halbleiterschicht (4) von einem zweiten Leitungstyp, die selektiv an der ersten Hauptoberfläche der Haupthalbleiterschicht (3) angeordnet sind und an die erste Halbleiterschicht (6) angrenzen, so daß die erste Halbleiterschicht (6) zwischen ihnen liegt;
eine vierte Halbleiterschicht (7, 7A) vom zweiten Leitungstyp, die selektiv in der Weise in einem Innenteil der Haupthalbleiterschicht (3) unter der ersten Halbleiterschicht (6) angeordnet ist, daß sie wenigstens mit einer Unterseite der ersten Halbleiterschicht (6) in Kontakt steht; und
eine fünfte Halbleiterschicht (2) vom ersten Leitungstyp, die an einer zweiten Hauptoberfläche der Haupthalbleiterschicht (3) angeordnet ist,
wobei das Verfahren den folgenden Schritt umfaßt:
Ausbilden der Haupthalbleiterschicht (3) vollständig auf der Hauptoberfläche des Halbleitersubstrats (1) und daraufhin Ausführen einer Ionenimplantation von Störstellen vom ersten Leitungstyp auf der gesamten Oberfläche der Haupthalbleiterschicht (3) vor Ausbildung der ersten bis vierten Halbleiterschicht (6, 5, 4, 7, 7A) und dadurch Ausbilden der fünften Halbleiterschicht (2).