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DE10332601A1 - Schaltung und Verfahren zur Steuerung eines Zugriffs auf einen integrierten Speicher - Google Patents

Schaltung und Verfahren zur Steuerung eines Zugriffs auf einen integrierten Speicher Download PDF

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DE10332601A1
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Abstract

Eine Schaltung zur Steuerung eines Zugriffs auf einen integrierten Speicher enthält einen Befehlsdecoder (4) zum Empfang wenigstens eines externen Befehls (WRITE, PRE, ACT) für einen Zugriff auf den Speicher. Eine Zugriffssteuerung (3) ist mit dem Befehlsdecoder (4) zum Empfang von internen Befehlssignalen (WR, PR, AC) verbunden, die vom Befehlsdecoder ausgegeben werden. Durch den Befehlsdecoder wird im Zuge eines Speicherzugriffs ein Vorlade-Befehlssignal (PR) zum Vorladen einer Reihe (WL) des Speicherzellenfeldes (2) des integrierten Speichers ausgegeben. Eine Steuerschaltung (5-1, 5-2) mit Mitteln zum Feststellen einer Temperatur (T) des Speichers ist derart ausgebildet, daß durch die Steuerschaltung die Ausgabe oder Weiterleitung des Vorlade-Befehlssignals (PR) des Befehlsdecoders (4) an die Zugriffssteuerung (3) in Abhängigkeit der Temperatur des Speichers zeitlich variabel beeinflußbar ist. Damit wird die Write Recovery Time tWR auch für höhere Betriebsfrequenzen des Speichers eingehalten.

Description

  • Die vorliegende Erfindung betrifft eine Schaltung zur Steuerung eines Zugriffs auf einen integrierten Speicher mit einem Befehlsdecoder zum Empfang wenigstens eines externen Befehls für einen Zugriff auf den Speicher und mit einer Zugriffssteuerung zur Steuerung eines Zugriffs auf Speicherzellen des integrierten Speichers, die mit dem Befehlsdecoder verbunden ist zum Empfang von internen Befehlssignalen, die vom Befehlsdecoder ausgegeben werden. Durch den Befehlsdecoder wird im Zuge eines Speicherzugriffs ein Vorlade-Befehlssignal zum Vorladen einer Reihe eines in Reihen und Spalten organisierten Speicherzellenfeldes des integrierten Speichers ausgegeben. Die Erfindung betrifft weiterhin ein Verfahren zur Steuerung eines Zugriffs auf einen integrierten Speicher.
  • Ein integrierter Speicher etwa in Form eines DRAMs (Dynamic Random Access Memory) weist im allgemeinen ein Speicherzellenfeld auf, das Wortleitungen (Reihen) und Bitleitungen (Spalten) umfaßt, wobei die Speicherzellen jeweils in Kreu- zungspunkten der Wortleitungen und Bitleitungen angeordnet sind. Die üblicherweise in integrierten dynamischen Speichern mit wahlfreiem Zugriff verwendeten Speicherzellen weisen im allgemeinen eine Speicherzellenkapazität und einen Auswahltransistor auf. Die Speicherzellenkapazitäten sind jeweils über den zugehörigen Auswahltransistor der jeweiligen Speicherzelle, dessen Steuereingang mit einer der Wortleitungen verbunden ist, mit einer der Bitleitungen verbunden, über die ein Datensignal ausgelesen bzw. eingeschrieben wird.
  • Bei einem Speicherzugriff, insbesondere einem Schreibzugriff, wird zunächst eine Wortleitung aktiviert. Hierzu wird zuvor von einem Befehlsdecoder ein externer Zugriffsbefehl für einen Zugriff auf den Speicher empfangen. Eine Zugriffssteue rung zur Steuerung des Zugriffs auf Speicherzellen des integrierten Speichers ist mit dem Befehlsdecoder verbunden, um interne Befehlssignale, die vom Befehlsdecoder infolge des externen Zugriffsbefehls ausgegeben werden, zu empfangen. Mit der Aktivierung einer Wortleitung durch die Zugriffssteuerung werden die entlang einer Wortleitung angeordneten Speicherzellen jeweils über den betreffenden Auswahltransistor mit einer Bitleitung leitend verschaltet. Dabei teilt sich die gespeicherte Ladung entsprechend der Speicherzellenkapazität und Bitleitungskapazität auf, wobei entsprechend dem Verhältnis dieser beiden Kapazitäten eine Auslenkung der Bitleitungsspannung herbeigeführt wird. Ein sich an einem Ende der Bitleitung befindender Schreib-Lese-Verstärker vergleicht diese Spannung mit der konstanten Spannung auf einer zugehörigen komplementären Bitleitung und verstärkt die relativ geringe Potentialdifferenz zwischen der Bitleitung und der komplementären Bitleitung, bis die Bitleitung den vollen Signalpegel für das entsprechende Datensignal erreicht hat. Gleichzeitig werden auf der zugehörigen komplementären Bitleitung die inversen Signalpegel erreicht.
  • Nach dem Zugriff auf das Speicherzellenfeld werden die zuvor ausgewählten Wortleitungen deaktiviert. Hierzu wird durch den Befehlsdecoder im Zuge des Speicherzugriffs ein Vorlade-Befehlssignal zum Vorladen der entsprechenden Wortleitung ausgegeben, wodurch die ausgewählte Wortleitung in einen Vorladungszustand gebracht wird. Hierbei muß eine Verzögerungszeit zwischen dem Anlegen und Schreiben des letzten Datums und dem Anlegen des Vorlade-Befehlssignals an die Zugriffssteuerung vorgesehen werden (sogenannte Write Recovery Time tWR), um ein zuverlässiges Schreiben der Daten innerhalb des Speicherzellenfeldes des Speichers gewährleisten zu können. Nach Ablauf der Write Recovery Time kann das Vorlade-Befehlssignal an die Zugriffssteuerung ausgegeben werden.
  • Hierbei ist allgemein zu beobachten, daß mit sinkender Speichertemperatur das sogenannte Schreibfenster, das durch die Write Recovery Time tWR spezifiziert wird, sich zunehmend in kritischeren Bereichen befindet, in welchen ein zuverlässiges Schreiben von Daten gerade noch ermöglicht ist. Dies ist vor allem darin begründet, daß mit sinkender Speichertemperatur die Zeit, die zum Einschreiben von Daten in das Speicherzellenfeld benötigt wird, aufgrund physikalischer Effekte ansteigt. Wird insbesondere bei sogenannten SDRAMs (Synchronous Dynamic Random Access Memory) die Betriebsfrequenz des Steuertakts zur Erhöhung des Datendurchsatzes weiter erhöht, entsteht das Problem, daß mit dadurch zunehmend kleinerem Schreibfenster tWR (z.B. ganze Zahl von Taktperioden) Daten insbesondere bei niedrigeren Temperaturen unter Umständen nicht mehr zuverlässig in das Speicherzellenfeld geschrieben werden können. Es müßten in diesem Fall etwaige Einschränkungen in der Betriebszuverlässigkeit des Speichers bei Erhöhung der Betriebsfrequenz hingenommen werden.
    •
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltung und ein Verfahren zur Steuerung eines Zugriffs auf einen integrierten Speicher anzugeben, durch die bzw. durch das es ermöglicht ist, die Betriebsfrequenz des Speichers zu erhöhen, ohne Einschränkungen in der Betriebszuverlässigkeit des Speichers hinnehmen zu müssen.
  • Diese Aufgabe wird gemäß der Erfindung durch eine Schaltung zur Steuerung eines Zugriffs auf einen integrierten Speicher gemäß Patentanspruch 1 und durch ein Verfahren zur Steuerung eines Zugriffs auf einen integrierten Speicher gemäß Patentanspruch 6 gelöst.
  • Die erfindungsgemäße Schaltung zur Steuerung eines Zugriffs auf einen integrierten Speicher der eingangs genannten Art weist weiterhin eine Steuerschaltung mit Mitteln zum Feststellen einer Temperatur des Speichers auf. Die Steuerschaltung gemäß der Erfindung ist dabei derart ausgebildet, daß durch die Steuerschaltung die Ausgabe oder Weiterleitung des Vorlade-Befehlssignals des Befehlsdecoders an die Zugriffs steuerung in Abhängigkeit der Temperatur des Speichers zeitlich variabel beeinflußbar ist. Mit einer zeitlich variablen Steuerung der Ausgabe oder Weiterleitung des Vorlade-Befehlssignals des Befehlsdecoders ist es ermöglicht, eine verzögerte Ausgabe bzw. Weiterleitung des Vorlade-Befehlssignals an die Zugriffssteuerung temperaturabhängig zu beeinflussen. Damit kann das Schreibfenster tWR, das bei kälteren Temperaturen für durchzuführende Schreibvorgänge immer kritischer wird, um eine zusätzliche Verzögerungszeit des Vorlade-Befehlssignals verlängert werden. Damit ist es ermöglicht, das Schreibfenster tWR bei tieferen Temperaturen zu vergrößern. Hierbei kann die gesamte Zugriffszeit für einen Speicherzugriff unverändert belassen werden, indem beispielsweise die anschließende, bei tieferen Temperaturen unkritische Vorladungszeit der entsprechenden Reihe verkürzt wird. Mit der verzögerten Ausgabe bzw. Weiterleitung des Vorlade-Befehlssignals ergibt sich somit ein verlängertes Schreibfenster, was vor allem günstig ist in Bezug auf höhere Betriebsfrequenzen des Speichers, so daß die Write Recovery Time tWR auch für höhere Betriebsfrequenzen des Speichers eingehalten wird. Damit ist es insgesamt ermöglicht, die Betriebsfrequenz des Speichers zu erhöhen, ohne Einschränkungen in der Betriebszuverlässigkeit hinnehmen zu müssen.
  • Nach dem erfindungsgemäßen Verfahren zur Steuerung eines Zugriffs auf einen integrierten Speicher empfängt der Befehlsdecoder wenigstens einen externen Befehl, beispielsweise einen externen Schreibbefehl mit anschließendem externen Vorladungsbefehl oder einen kombinierten Schreib-/Vorladungs-Befehl (Schreibbefehl mit sogenanntem Auto-Precharge) und generiert daraus speicherinterne Befehlssignale, die vom Befehlsdecoder an die Zugriffssteuerung ausgegeben werden. Hierbei wird durch den Befehlsdecoder das Vorlade-Befehlssignal zum Vorladen einer Reihe des in Reihen und Spalten organisierten Speicherzellenfeldes an die Zugriffssteuerung ausgegeben. Die Ausgabe oder Weiterleitung des Vorlade-Befehlssignals des Befehlsdecoders an die Zugriffssteue rung wird in Abhängigkeit der Temperatur des Speichers, die beispielsweise durch einen Temperatursensor festgestellt wird, zeitlich variabel beeinflußt. Insbesondere wird mit sinkender Temperatur des Speichers die Ausgabe oder Weiterleitung des Vorlade-Befehlssignals des Befehlsdecoders an die Zugriffssteuerung zunehmend verzögert. Um die Zugriffszeit insgesamt nicht zu verlängern, wird vorzugsweise in dem Maße, in dem die Ausgabe oder Weiterleitung des Vorlade-Befehlssignals verzögert wird, eine anschließende Vorladungszeit der entsprechenden Reihe verkürzt. Damit ist es ermöglicht, die Zykluszeit für einen Speicherzellenzugriff trotz der Beeinflussung der Ausgabe oder Weiterleitung des Vorlade-Befehlssignals dennoch im wesentlichen unverändert zu belassen.
  • Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
  • Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren näher erläutert.
  • 1 zeigt eine Ausführungsform einer Schaltung zur Steuerung eines Zugriffs auf einen integrierten Speicher gemäß der Erfindung,
  • 2 zeigt eine schematische Darstellung einer Befehlssequenz für einen Speicherzugriff,
  • 3 zeigt ein Zeitdiagramm zur Erzeugung von speicherinternen Befehlssignalen durch einen Befehlsdecoder in Reaktion auf das Anlegen von externen Zugriffsbefehlen,
  • 4 zeigt ein Diagramm bezüglich des Zusammenhangs der minimalen Taktperiode eines Steuertakts über die Temperatur.
    •
  • In 1 ist eine Ausführungsform einer Schaltung zur Steuerung eines Zugriffs auf einen integrierten Speicher gemäß der Erfindung gezeigt. Das Speicherzellenfeld 2 eines DRAM 1 ist matrixförmig in Reihen und Spalten organisiert, wobei die Speicherzellen MC entlang von Wortleitungen WL (Reihen) und Bitleitungen BL (Spalten) angeordnet sind. Die Speicherzellen MC sind in Kreuzungspunkten der Wortleitungen und Bitleitungen angeordnet und beinhalten jeweils einen Speicherkondensator und einen Auswahltransistor in der üblichen Verschaltung, die jedoch aus Übersichtlichkeitsgründen in 1 nicht dargestellt sind. Zur Auswahl einer der Speicherzellen MC wird der jeweilige Auswahltransistor durch eine aktivierte Wortleitung WL leitend geschaltet, wodurch im Anschluß eine Bewertung und Verstärkung und ein Lesen oder Schreiben des Datensignals der ausgewählten Speicherzellen MC entlang dieser Wortleitung mittels eines Leseverstärkers, in 1 ebenfalls nicht dargestellt, erfolgen kann.
  • Zur Steuerung eines Speicherzellenzugriffs ist eine Zugriffssteuerung 3 vorgesehen, die mit einem Befehlsdecoder 4 verbunden ist zum Empfang von internen Befehlssignalen WR, PR und AC, die aus externen Befehlssignalen über den Befehlsdecoder 4 erzeugt werden und im weiteren Verlauf noch näher be- schrieben werden. Der Befehlsdecoder 4 empfängt im vorliegenden Ausführungsbeispiel für einen Speicherzugriff, insbesondere einen Schreibzugriff, einen externen Schreibbefehl WRITE, einen externen Vorladungsbefehl PRE und einen externen Aktivierungsbefehl ACT.
  • In 2 ist in einer schematischen Übersicht eine beispielhafte Befehlssequenz für einen Speicherzugriff auf den DRAM 1 gemäß 1 gezeigt. Zunächst wird ein externer Aktivierungsbefehl ACT mit einer Reihenadresse x-Adr dem Speicher übergeben, worauf der Befehlsdecoder 4 ein entsprechendes internes Aktivierungs-Befehlssignal AC an die Zugriffssteuerung 3 ausgibt, um die entsprechende Wortleitung WL durch die Zugriffssteuerung 3 zu aktivieren. Der Aktivie rungsbefehl ACT wird beispielsweise von einem an den Speicher von extern angeschlossenen Speicher-Controller übermittelt, beispielsweise für einen Zugriff zum Schreiben von Datensignalen der adressierten Speicherreihe. Nach Anlegen des Aktivierungsbefehls ACT wird für eine nachfolgende Schreiboperation der externe Schreibbefehl WRITE angelegt, gefolgt von einem externen Vorladungsbefehl PRE zum Schließen und Vorladen der ausgewählten Speicherreihe. Diese in 1 bezeichnete Befehlssequenz repräsentiert einen typischen sogenannten Activate-Precharge-Zyklus eines dynamischen Speichers. Dieser Vorgang wird in der sogenannten Row Cycle Time tRC abgeschlossen, die sich aus der Zugriffszeit tRAS (Row Active Time) und der Vorladungszeit tRP (Row Precharge Time) zusammensetzt.
  • In 3 ist ein Zeitdiagramm zur Erzeugung von speicherinternen Befehlssignalen durch den Befehlsdecoder in Reaktion auf das Anlegen der oben beschriebenen externen Zugriffsbefehle gezeigt. Hierbei ist gemäß 3 der in der Praxis wichtige Aspekt berücksichtigt, daß zwischen dem Anlegen eines externen Befehls an den Speicherchip und der internen Ausführung des Befehls eine gewisse zeitliche Verzögerung besteht. Gemäß 3 ist die Verzögerung zwischen dem Anlegen des externen Schreibbefehls WRITE und dem Ausgeben des internen Schreib-Befehlssignals WR mit Δt11 bezeichnet. Die Verzögerung zwischen dem Anlegen des externen Vorladungsbefehls PRE und dem Ausgeben des internen Vorlade-Befehlssignals PR ist mit Δt21 bezeichnet. Die Verzögerung zwischen dem Anlegen des externen Aktivierungsbefehls ACT und dem Ausgeben des internen Aktivierungs-Befehlssignals AC ist mit Δt31 bezeichnet.
  • Nach dem Anlegen des Aktivierungsbefehls ACT zur Aktivierung einer Speicherreihe wird mit dem Anlegen des Schreibbefehls WRITE eine Schreiboperation eingeleitet, um Daten in die ausgewählte Speicherreihe einzuschreiben. Nach dem Anlegen des letzten Datums beginnt die sogenannte Write Recovery Time tWR, die abgewartet werden muß, bis die Schreiboperation abgeschlossen ist. Mit dem Anlegen des Vorladungsbefehls PRE wird die ausgewählte Speicherreihe in der Vorladungszeit tRP vorgeladen.
  • Gemäß der Erfindung wird nun eine Temperatur des Speichers festgestellt und die Ausgabe oder Weiterleitung des Vorlade-Befehlssignals PR des Befehlsdecoders 4 gemäß 1 in Abhängigkeit der Temperatur des Speichers zeitlich variabel beeinflußt, insbesondere mit sinkender Temperatur des Speichers zunehmend verzögert. Das heißt, wie in 3 dargestellt, daß bei Unterschreiten einer bestimmten Temperatur T1 die Verzögerungszeit Δt21 um die zusätzliche Verzögerung Δ erhöht wird (Δt22 = Δt21 + Δ), so daß die Write Recovery Time tWR entsprechend um Δ verlängert wird. Damit kann das Schreibfenster (tWR), das für einen Speicherzugriff bei niedrigeren Temperaturen immer kritischer wird, um die zusätzliche Verzögerungszeit Δ des Vorladungs-Befehlssignals PR verlängert werden. Damit wird das Schreibfenster bei tiefen Temperaturen vergrößert. Im vorliegenden Ausführungsbeispiel geht die Verlängerung des Schreibfensters bei tiefen Temperaturen zu Lasten der hier unkritischen Vorladungszeit tRP.
  • In 4 ist ein Diagramm bezüglich des Zusammenhangs der minimalen Taktperiode eines Steuertakts über die Temperatur des Speichers gezeigt. Die maximale Betriebsfrequenz (minimale Taktperiode tCK des Taktsignals CLK gemäß 3) wird durch die Frequenz begrenzt, bei der die ersten Fehler beim Schreiben von Daten in das Speicherzellenfeld auftreten. Solche Fehler treten beispielsweise auf, wenn die spezifizierte Write Recovery Time tWR (z.B. ganze Zahl von Taktperioden) bei hohen Betriebsfrequenzen für ein zuverlässiges Schreiben von Daten nicht mehr ausreicht. Analoges gilt für die Vorladungszeit tRP. Im Bild nach 4 zeigt die Grenzwertkurve 11 eine obere Grenze, nach der sich die minimale Taktperiode tCK in Abhängigkeit der Temperatur T des Speichers bestimmt. Da bei niedrigeren Temperaturen aus physikalischen Gründen ein größeres Schreibfenster tWR notwendig ist, muß die minimale Taktperiode tCK für niedrige Temperaturen entsprechend höher bemessen werden als für höhere Temperaturen T. Da jedoch die Taktrate im allgemeinen nicht temperaturabhängig variiert wird, wird für den Speicher eine minimale Taktperiode tCK bestimmt, die sich nach dem niedrigsten Temperaturwert eines spezifizierten Betriebsbereichs des Speichers bestimmt. Umgekehrt verhält es sich mit der Vorladungszeit tRP, die aufgrund physikalischer Effekte bei höheren Speichertemperaturen eine längere Dauer erfordert. Entsprechend weist die Write Recovery Time tWR einen negativen Temperaturkoeffizienten ktWR < 0 auf und die Vorladungszeit tRP dagegen einen positiven Temperaturkoeffizienten ktRP > 0.
  • Indem nun erfindungsgemäß mit sinkender Speichertemperatur die Ausgabe oder Weiterleitung des Vorlade-Befehlssignals PR zunehmend verzögert wird, verlängert sich entsprechend die Write Recovery Time tWR um Δ, so daß die Grenzwertkurve 11 um Δ nach unten verschoben wird (Grenzwertkurve 12). Damit reduziert sich die minimale Taktperiode bei gleicher Temperatur bis zum ersten tWR-bezogenen Fehler, in 4 am Beispiel der Temperatur T2 verdeutlicht. Damit kann gemäß der Erfindung für die Temperatur T2 die minimale Taktperiode tCK1 hin zu kleineren Werten tCK2 verschoben werden, indem das Schreibfenster tWR entsprechend verlängert wird. Ein analoger Zusammenhang gilt auch für die Grenzwertkurven 21 und 22 bezüglich einer Variation der Vorladungszeit tRP für höhere Speichertemperaturen.
  • Bevorzugt wird in dem Maße, in dem die Ausgabe oder Weiterleitung des Vorlade-Befehlssignals PR verzögert wird, die anschließende Vorladungszeit tRP der entsprechenden Reihe verkürzt. Die Zykluszeit tRC für einen Speicherzellenzugriff bleibt so trotz der Beeinflussung der Ausgabe oder Weiterleitung des Vorlade-Befehlssignals PR des Befehlsdecoders an die Zugriffssteuerung im wesentlichen gleich.
  • In 1 sind zwei alternative Ausführungsformen einer Schaltung gezeigt, mit der das Vorlade-Befehlssignal PR des Befehlsdecoders 4 verzögert an die Zugriffssteuerung 3 ausgegeben bzw. weitergeleitet werden kann. In einer ersten Ausführungsform ist eine temperaturabhängige Steuerschaltung 5-1 in dem Signalpfad 6 zwischen dem Befehlsdecoder 4 und der Zugriffssteuerung 3 vorgesehen, um die Weiterleitung des Vorlade-Befehlssignals PR des Befehlsdecoders 4 an die Zugriffssteuerung 3 in Abhängigkeit der Temperatur des Speichers zeitlich variabel zu beeinflussen. Insbesondere enthält die Steuerschaltung 5-1 einen temperaturabhängigen Widerstand, der mit sich verändernder Speichertemperatur sich ebenfalls in seinem Wert verändert, insbesondere mit sinkender Speichertemperatur sich zu höheren Werten verändert. Damit wird die Weiterleitung des Vorlade-Befehlssignals PR mit sinkender Speichertemperatur zunehmend verzögert, wobei darauf zu achten ist, daß die anderen internen Befehlssignale hiervon nicht beeinflußt werden.
  • In einer anderen Ausführungsform der Erfindung enthält die Steuerschaltung 5-2 eine temperaturabhängige Zeitsteuerung und ist dem Befehlsdecoder 4 zugeordnet, um die Ausgabe des Vorlade-Befehlssignals PR des Befehlsdecoders 4 an die Zu- griffssteuerung 3 in Abhängigkeit der Temperatur des Speichers zeitlich variabel zu beeinflussen. Insbesondere wird dem Befehlsdecoder 4 durch die Zeitsteuerung 5-2 angezeigt, das Vorlade-Befehlssignal PR bei sinkender Speichertemperatur T mit zunehmender Verzögerung auszugeben.
    • 1
    DRAM
    2
    Speicherzellenfeld
    3
    Zugriffssteuerung
    4
    Befehlsdecoder
    5-1
    Steuerschaltung
    5-2
    Steuerschaltung
    6
    Signalpfad
    11, 12, 21, 22
    Grenzwertkurve
    WL
    Wortleitungen (Reihen)
    BL
    Bitleitungen (Spalten)
    MC
    Speicherzellen
    WRITE
    Schreibbefehl
    PRE
    Vorladebefehl
    ACT
    Aktivierungsbefehl
    WR
    Aktivierungs-Befehlssignal
    PR
    Vorlade-Befehlssignal
    AC
    Aktivierungs-Befehlssignal
    tRC
    Zykluszeit
    tRAS
    Zugriffszeit
    tRP
    Vorladungszeit
    Δt11, Δt21,
    Δt31, Δt22
    Verzögerungszeit
    Δ
    Verzögerungszeit
    tWR
    Write Recovery Time (Schreibfenster)
    T, T1, T2
    Speichertemperatur
    tCK, tCK1, tCK2
    Taktperiode
    ktWR, ktRP
    Temperaturkoeffizient
    x-Adr
    Reihenadresse

Claims (9)

  1. Schaltung zur Steuerung eines Zugriffs auf einen integrierten Speicher – mit einem Befehlsdecoder (4) zum Empfang wenigstens eines externen Befehls (WRITE, PRE, ACT) für einen Zugriff auf den Speicher, – mit einer Zugriffssteuerung (3) zur Steuerung eines Zugriffs auf Speicherzellen (MC) des integrierten Speichers, die mit dem Befehlsdecoder (4) verbunden ist zum Empfang von internen Befehlssignalen (WR, PR, AC), die vom Befehlsdecoder ausgegeben werden, – bei der durch den Befehlsdecoder im Zuge eines Speicherzugriffs ein Vorlade-Befehlssignal (PR) zum Vorladen einer Reihe (WL) eines in Reihen und Spalten (BL) organisierten Speicherzellenfeldes (2) des integrierten Speichers ausgegeben wird, – mit einer Steuerschaltung (5-1, 5-2) mit Mitteln zum Feststellen einer Temperatur (T) des Speichers und die derart ausgebildet ist, daß durch die Steuerschaltung die Ausgabe oder Weiterleitung des Vorlade-Befehlssignals (PR) des Befehlsdecoders (4) an die Zugriffssteuerung (3) in Abhängigkeit der Temperatur des Speichers zeitlich variabel beeinflußbar ist.
  2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung (5-1) in einem Signalpfad (6) zwischen dem Befehlsdecoder (4) und der Zugriffssteuerung (3) angeordnet ist, um die Weiterleitung des Vorlade-Befehlssignals (PR) des Befehlsdecoders an die Zugriffssteuerung in Abhängigkeit der Temperatur des Speichers zeitlich variabel zu beeinflussen.
  3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuerschaltung (5-1) einen temperaturabhängigen Widerstand enthält, der mit sich verändernder Speichertemperatur sich in seinem Wert verändert.
  4. Schaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Steuerschaltung (5-1) einen temperaturabhängigen Widerstand enthält, der mit sinkender Speichertemperatur sich zu höheren Werten verändert.
  5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung eine temperaturabhängige Zeitsteuerung (5-2) enthält und dem Befehlsdecoder (4) zugeordnet ist, um die Ausgabe des Vorlade-Befehlssignals (PR) des Befehlsdecoders an die Zugriffssteuerung in Abhängigkeit der Temperatur des Speichers zeitlich variabel zu beeinflussen.
  6. Verfahren zur Steuerung eines Zugriffs auf einen integrierten Speicher, – bei dem ein Befehlsdecoder (4) wenigstens einen externen Befehl (WRITE, PRE, ACT) für einen Zugriff auf den Speicher empfängt, – bei dem eine Zugriffssteuerung (3), die mit dem Befehlsdecoder (4) verbunden ist, interne Befehlssignale (WR, PR, AC), die vom Befehlsdecoder ausgegeben werden, empfängt und einen Zugriff auf Speicherzellen (MC) des integrierten Speichers steuert, – bei dem durch den Befehlsdecoder (4) ein Vorlade-Befehlssignal (PR) zum Vorladen einer Reihe (WL) eines in Reihen und Spalten (BL) organisierten Speicherzellenfeldes (2) des integrierten Speichers ausgegeben wird, – bei dem eine Temperatur (T) des Speichers festgestellt wird, – bei dem die Ausgabe oder Weiterleitung des Vorlade-Befehlssignals (PR) des Befehlsdecoders an die Zugriffssteue rung in Abhängigkeit der Temperatur des Speichers zeitlich variabel beeinflußt wird.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß mit sinkender Temperatur (T) des Speichers die Ausgabe oder Weiterleitung des Vorlade-Befehlssignals (PR) des Befehlsdecoders an die Zugriffssteuerung zunehmend verzögert wird.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß in dem Maße, in dem die Ausgabe oder Weiterleitung des Vorlade-Befehlssignals (PR) verzögert wird, eine anschließende Vorladungszeit (tRP) der entsprechenden Reihe verkürzt wird.
  9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß eine Zykluszeit (tRC) für einen Speicherzellenzugriff mit der Beeinflussung der Ausgabe oder Weiterleitung des Vorlade-Befehlssignals (PR) des Befehlsdecoders an die Zugriffssteuerung im wesentlichen gleich bleibt.
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