DE102006002888A1

DE102006002888A1 - Direktzugriffsspeicher mit niedriger Anfangslatenz

Info

Publication number: DE102006002888A1
Application number: DE102006002888A
Authority: DE
Inventors: Steffen Loeffler
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-01-21
Filing date: 2006-01-20
Publication date: 2006-09-07
Anticipated expiration: 2026-01-21
Also published as: US7401179B2; CN1877739A; US20060168417A1; DE102006002888B4

Abstract

Ein Direktzugriffsspeicher weist ein Feld von Speicherzellen und eine Steuereinheit auf. Die Steuereinheit ist so konfiguriert, dass sie auf das Feld von Speicherzellen in Reaktion auf einen Lesebefehl in einem Vorabruf-Modus mit doppelter Datenrate zugreift, und in einem Modus mit einfacher Datenrate, nachdem der erste Zugriff mit doppelter Datenrate abgeschlossen ist.

Description

Hintergrund

Ein in der Technik bekannter Speichertyp ist der dynamische Direktzugriffsspeicher (DRAM). Ein Typ des DRAM ist der synchrone DRAM (SDRAM) mit einfacher Datentransferrate (Single Data Rate, SDR). In einem SDR SDRAM werden Lese- und Schreibvorgänge mit einem Systemtakt synchronisiert. Der Systemtakt wird von einem Host-System geliefert, welches den SDR SDRAM enthält. Vorgänge werden an den steigenden Flanken des Systemtaktes ausgeführt. Ein SDR SDRAM verwendet eine Architektur für einfache Datentransferrate (single data rate architecture). Die Architektur für einfache Datentransferrate weist eine Schnittstelle auf, die dazu bestimmt ist, ein Datenwort pro Taktzyklus an den Anschlussflecken oder Kontaktstiften (DQs) der Dateneingabe/-ausgabe (I/O) zu übertragen. Ein einziger Lese- oder Schreibzugriff für den SDR SDRAM besteht tatsächlich aus einem einzigen n Bit breiten, einen Taktzyklus umfassenden Datentransfer an dem internen Speicherfeld und einem entsprechenden n Bit breiten, einen Taktzyklus umfassenden Datentransfer an den DQs.

Ein anderer Typ eines DRAM ist der SDRAM mit doppelter Datentransferrate (DDR). In einem DDR SDRAM werden die Lese- und Schreibvorgänge mit einem Systemtakt synchronisiert. Der Systemtakt wird von einem Host-System geliefert, welches den DDR SDRAM enthält. Vorgänge werden sowohl an den steigenden als auch an den fallenden Flanken des Systemtaktes ausgeführt. Ein DDR SDRAM verwendet eine Architektur für doppelte Datentransferrate (double data rate architecture), um einen Betrieb mit hoher Geschwindigkeit zu erreichen. Die Architektur für doppelte Datentransferrate ist im Wesentlichen eine 2n Vorabruf (Prefetch)-Architektur mit einer Schnittstelle, die dazu vorgesehen ist, zwei Datenwörter pro Taktzyklus an den DQs zu übertragen. Ein einziger Lese- oder Schreibzugriff für den DDR SDRAM besteht tatsächlich aus einem einzigen 2n Bit breiten, einen Taktzyklus umfassenden Datentransfer an dem internen Speicherfeld und zwei entsprechenden n Bit breiten, einen halben Taktzyklus umfassenden Datentransfers an den DQs.

Lese- und Schreibzugriffe auf SDR SDRAM und DDR SDRAM sind burstorientiert. Zugriffe beginnen bei einem gewählten Speicherort und setzen sich für eine programmierte Anzahl von Speicherorten in einer programmierten Sequenz fort. Zugriffe beginnen mit der Registrierung eines Aktivierungsbefehls, welchem ein Lese- oder Schreibbefehl folgt. Die Adressbits, die koinzident mit dem Aktivierungsbefehl registriert werden, werden verwendet, um die Bank und die Zeile zu wählen, auf die zuzugreifen ist. Die Adressbits, die mit dem Lese- oder Schreibbefehl koinzident registriert werden, werden verwendet, um die Bank und den Anfangsspalten-Speicherort für den Burst-Zugriff zu wählen.

Ein Spaltenadress-Abtast (Column Address Strobe, CAS) -Signal wird verwendet, um die Spaltenadressen für ausgewählte Speicherzellen zwischenzuspeichern und einen Spaltenzugriff während eines Lese- oder Schreibvorgangs auszulösen. Die Verzögerung zwischen einem Aktivierungsbefehl und dem ersten Lesebefehl wird als RAS-zu-CAS-Verzögerung (t_RCD) bezeichnet. Die Verzögerung zwischen CAS-Impulsen während eines Bursts wird als CAS-zu-CAS-Verzögerung (t_CCD) bezeichnet. Sowohl in einem SDR SDRAM als auch in einem DDR SDRAM können t_RCD und t_CCD nicht kürzer sein als minimale Zeiten, welche durch die Verarbeitungsgeschwindigkeit der Speicherschaltung begrenzt sind. Falls t_RCD und t_CCD kürzer als die minimalen Zeiten sind, kann die Speicherschaltung ausfallen.

Ein anderer Typ eines DRAM ist der pseudostatische Direktzugriffsspeicher (PSRAM). Ein PSRAM ist ein DRAM geringer Leistung, der eine Schnittstelle für einen statischen Direktzugriffsspeicher (Static Random Access Memory, SRAM) für drahtlose Anwendungen aufweist. PSRAMs haben keinen separaten Aktivierungsbefehl. Der Aktivierungsbefehl in PSRAMs wird automatisch mit einem Lese- oder Schreibbefehl ausgeführt. Normalerweise ist der erste Zugriff auf ein Speicherfeld eines PSRAM asynchron. Der Lesebefehl wird normalerweise asynchron decodiert, und der Anfangs-CAS-Impuls nach dem asynchron decodierten Lesebefehl wird asynchron ausgegeben. Die nachfolgenden CAS-Impulse für einen Burst-Zugriff nach dem Anfangs-CAS-Impuls werden synchron mit dem Takt ausgegeben. Die Position des asynchronen Anfangs-CAS-Impulses bezüglich des nächsten, synchronen CAS-Impulses kann variieren. Die Zeit, die benötigt wird, um Daten aus dem Speicherfeld auszulesen, ist normalerweise länger als eine Taktperiode. Diese Verzögerung wird als die Anfangslatenz bezeichnet, welche die Verzögerung zwischen dem Ausgeben eines Lesebefehls und dem Bereitstellen der ersten Daten an den DQs ist.

In PSRAMs muss ebenso wie in SDR SDRAMs und DDR SDRAMs die Zeit t_CCD länger sein als eine minimale Zeit, andernfalls kann der PSRAM ausfallen, Da der Anfangs-CAS-Impuls asynchron ausgegeben wird, können der Anfangs-CAS-Impuls und der nächste, synchrone CAS-Impuls in Abhängigkeit von der Taktperiode und der Geschwindigkeit der asynchronen Befehlsdecodierung zu nahe beieinander liegen, wodurch die Forderung betreffs der minimalen t_CCD verletzt wird. Für typische PSRAMs, die mit höheren Taktfrequenzen arbeiten, kann eine längere Anfangslatenz erforderlich sein, um die Anforderungen betreffs der minimalen t_RCD und t_CCD zu erfüllen, um einen Speicherausfall zu verhindern.

Zusammenfassung

Durch eine Ausführungsform der vorliegenden Erfindung wird, ein Direktzugriffsspeicher bereitgestellt. Der Direktzugriffsspeicher weist ein Feld von Speicherzellen und eine Steuereinheit auf. Die Steuereinheit ist so konfiguriert, dass sie auf das Feld von Speicherzellen in Reaktion auf einen Lesebefehl in einem Vorabruf-Modus (Prefetch-Mode) mit doppelter Datenrate zugreift, und in einem Modus mit einfacher Datenrate, nachdem der erste Zugriff mit doppelter Datenrate abgeschlossen ist.
Kurzbeschreibung der Zeichnungen
Ausführungsformen der Erfindung sind unter Bezugnahme auf die folgenden Zeichnungen besser verständlich. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgerecht zueinander dargestellt. Gleiche Bezugszahlen bezeichnen einander entsprechende ähnliche Teile.
1 ist ein Blockschaltbild, das eine Ausführungsform eines Direktzugriffsspeichers gemäß der vorliegenden Erfindung zeigt.
2 ist eine schematische Darstellung, die eine Ausführungsform einer Speicherzelle zeigt.
3 ist ein Blockschaltbild, das eine Ausführungsform einer Schaltung zum Vorabruf von Anfangsdaten in einem Direkt zugriffsspeicher zeigt.
4 ist ein Zeitablaufdiagramm, das eine Ausführungsform der zeitlichen Steuerung von Signalen für die Schaltung zum Vorabruf von Anfangsdaten in dem Direktzugriffsspeicher zeigt.
Ausführliche Beschreibung
1 ist ein Blockschaltbild, das eine Ausführungsform eines Direktzugriffsspeichers 10 zeigt. Bei einer Ausführungsform ist der Direktzugriffsspeicher 10 ein pseudostatischer Direktzugriffsspeicher (PSRAM). Ein Typ eines PSRAM ist ein CellularRAM, welcher für drahtlose Anwendungen angepasst ist. Ein CellularRAM ist ein Drop-in-Ersatzteil für einen statischen Direktzugriffsspeicher (SRAM) und basiert auf einer DRAM-Zelle mit einem einzigen Transistor, gegenüber einer SRAM-Zelle mit sechs Transistoren.
Der PSRAM 10 weist eine Speichersteuereinheit 20 und mindestens eine Speicherbank 30 auf. Die Speicherbank 30 enthält ein Feld von Speicherzellen 32, einen Zeilendecoder 40, einen Spaltendecoder 44, Leseverstärker 42 und eine Dateneingabe-/Ausgabe-Schaltung 46. Der Spaltendecoder 44, die Leseverstärker 42, der Zeilendecoder 40 und das Speicherfeld 32 werden hier zusammen als Speicherblock 108 bezeichnet. Die Speichersteuereinheit 20 ist über eine Kommunikationsverbindung 22 elektrisch mit der Speicherbank 30 gekoppelt.
Der PSRAM 10 ist so konfiguriert, dass er in Reaktion auf einen Lesebefehl, welcher asynchron decodiert wird, auf das Speicherfeld 32 zu Beginn unter Verwendung eines Vorabruf-Modus mit doppelter Datenrate zugreift. Der Anfangs-Lese befehl wird decodiert, und es wird ein asynchroner Anfangs-Spaltenadress-Abtast-(CAS) Impuls ausgegeben, welcher das Abrufen von 2n Datenbits (zwei Datenwörtern) aus dem Speicherfeld 32 auslöst, wobei n gleich der Anzahl der Anschlussflecken oder Kontaktstifte (DQs) der Dateneingabe/-ausgabe (I/O) ist. Nach einer Anfangslatenz wird das erste Datenwort auf einer ersten steigenden Flanke des Systemtaktes ausgegeben, und das zweite Datenwort wird auf der nächsten, zweiten steigenden Flanke des Systemtaktes ausgegeben. Nachfolgende synchrone CAS-Impulse werden beginnend in Reaktion auf die zweite steigende Flanke des Systemtaktes ausgegeben, um Daten aus dem Speicherfeld 32 in einem Modus mit einfacher Datenrate abzurufen. Die synchronen CAS-Impulse lösen das Abrufen von n Datenbits (einem Datenwort) pro CAS-Impuls aus dem Speicherfeld 32 aus. Die n Datenbits, die in Reaktion auf die einzelnen synchronen CAS-Impulse abgerufen werden, werden in Reaktion auf steigende Flanken des Systemtaktes ausgegeben.
Leitfähige Wortleitungen 34, die als Zeilenauswahlleitungen bezeichnet werden, erstrecken sich in der x-Richtung durch das Feld von Speicherzellen 32. Leitfähige Bitleitungen 36 erstrecken sich in der y-Richtung durch das Feld von Speicherzellen 32. An jedem Kreuzungspunkt einer Wortleitung 34 und einer Bitleitung 36 befindet sich eine Speicherzelle 38. Jede Wortleitung 34 ist elektrisch mit dem Zeilendecoder 40 gekoppelt, und jede Bitleitung 36 ist elektrisch mit einem Leseverstärker 42 gekoppelt. Die Leseverstärker 42 sind über leitfähige Spaltendecoderleitungen 45 elektrisch mit dem Spaltendecoder 44 und über Datenleitungen 47 mit der Dateneingabe-/Ausgabe-Schaltung 46 gekoppelt.
Die Dateneingabe-/Ausgabe-Schaltung 46 weist eine Vielzahl von Zwischenspeichern und Anschlussflecken oder Kontaktstifte (DQs) der Dateneingabe/-ausgabe (I/O) auf, um Daten zwischen der Speicherbank 30 und einem externen Gerät zu übertragen. Daten, die in die Speicherbank 30 geschrieben werden sollen, werden von einem externen Gerät als Spannungen an die DQs angelegt. Die Spannungen werden in die entsprechenden Signale umgesetzt und in ausgewählten Speicherzellen 38 gespeichert. Daten, die aus der Speicherbank 30 gelesen werden, werden von der Speicherbank 30 an den DQs bereitgestellt, so dass sie von einem externen Gerät abgerufen werden können. Daten, die aus den ausgewählten Speicherzellen 38 gelesen werden, erscheinen an den DQs, sobald der Zugriff abgeschlossen ist und die Ausgabe freigegeben ist. Zu anderen Zeitpunkten befinden sich die DQs in einem Zustand hoher Impedanz.
Die Speichersteuereinheit 20 steuert das Lesen von Daten aus der und das Schreiben von Daten in die Speicherbank 30. Während eines Lesevorgangs übermittelt die Speichersteuereinheit 20 die Zeilenadresse einer ausgewählten Speicherzelle oder von Speicherzellen 38 an den Zeilendecoder 40. Der Zeilendecoder 40 aktiviert die ausgewählte Wortleitung 34. Wenn die ausgewählte Wortleitung 34 aktiviert ist, wird der Wert, der in jeder Speicherzelle 38 gespeichert ist, die mit der ausgewählten Wortleitung 34 gekoppelt ist, an die jeweilige Bitleitung 36 übermittelt. Der Wert jeder Speicherzelle 38 wird von einem Leseverstärker 42 gelesen, der mit der jeweiligen Bitleitung 36 elektrisch gekoppelt ist. Die Speichersteuereinheit 20 übermittelt eine Spaltenadresse der ausgewählten Speicherzelle oder Speicherzellen 38 an den Spaltendecoder 44. Der Spaltendecoder 44 wählt, welche Leseverstärker 42 Daten an die Dateneingabe-/Ausgabe-Schaltung 46 zum Abrufen durch ein externes Gerät übermitteln.
Während eines Schreibvorgangs werden die im Feld 32 zu spei chernden Daten von einem externen Gerät in der Dateneingabe-/Ausgabe-Schaltung 46 bereitgestellt. Die Speichersteuereinheit 20 übermittelt die Zeilenadresse für die ausgewählte Speicherzelle oder Speicherzellen 38, wo die Daten gespeichert werden sollen, an den Zeilendecoder 40. Der Zeilendecoder 40 aktiviert die ausgewählte Wortleitung 34. Die Speichersteuereinheit 20 übermittelt die Spaltenadresse für die ausgewählte Speicherzelle oder Speicherzellen 38, wo die Daten gespeichert werden sollen, an den Spaltendecoder 44. Der Spaltendecoder 44 wählt aus, zu welchen Leseverstärkern 42 die Daten von der Dateneingabe-/Ausgabe-Schaltung 46 übermittelt werden. Die Leseverstärkern 42 schreiben die Daten über die Bitleitungen 36 in die ausgewählte Speicherzelle oder Speicherzellen 38.
2 ist eine schematische Darstellung, die eine Ausführungsform einer Speicherzelle 38 in dem Feld von Speicherzellen 32 zeigt. Die Speicherzelle 38 weist einen Transistor 48 und einen Kondensator 50 auf. Das Gate des Transistors 48 ist mit der Wortleitung 34 elektrisch gekoppelt. Die Drain-Source-Strecke des Transistors 48 ist mit der Bitleitung 36 und dem Kondensator 50 elektrisch gekoppelt. Der Kondensator 50 ist geladen, so dass er entweder eine logische "0" oder eine logische "1" repräsentiert. Während eines Lesevorgangs wird die Wortleitung 34 aktiviert, um den Transistor 48 einzuschalten, und der im Kondensator 50 gespeicherte Wert wird von einem entsprechenden Leseverstärker 42 über die Bitleitung 36 und den Transistor 48 gelesen. Während eines Schreibvorgangs wird die Wortleitung 34 aktiviert, um den Transistor 48 einzuschalten, und der im Kondensator 50 gespeicherte Wert wird von einem entsprechenden Leseverstärker 42 über die Bitleitung 36 und den Transistor 48 geschrieben.
Der Lesevorgang einer Speicherzelle 38 ist ein destruktiver Lesevorgang. Nach jedem Lesevorgang wird der Kondensator 50 mit dem Wert neu geladen, der soeben gelesen wurde. Außerdem findet selbst ohne Lesevorgang im Laufe der Zeit eine Entladung des Kondensators 50 statt. Damit ein gespeicherter Wert erhalten bleibt, wird die Speicherzelle 38 periodisch aufgefrischt, indem die Speicherzelle 38 gelesen oder indem in sie geschrieben wird. Alle Speicherzellen 38 innerhalb des Feldes von Speicherzellen 32 werden periodisch aufgefrischt, damit ihre Werte erhalten bleiben.
3 ist ein Blockschaltbild, das eine Ausführungsform einer Schaltung 100 zum Vorabruf von Anfangsdaten in einem PSRRM 10 zeigt. Die Schaltung 100 weist einen Befehlsblock 106, einen Speicherblock 108, einen Datenausgabe-Steuerblock A 118, einen Datenausgabe-Steuerblock B 120 und einen Multiplexer 126 auf. Bei einer Ausführungsform ist der Befehlsblock 106 Teil der Speichersteuereinheit 20. Bei einer Form der Erfindung sind der Datenausgabe-Steuerblock A 118, der Datenausgabe-Steuerblock B 120 und der Multiplexer 126 Teile der Dateneingabe-/Ausgabe-Schaltung 46.
Der Befehlsblock 106 empfängt die Befehls (CMD)- Signale über den CMD-Befehlssignalpfad 102 und das Takt (CLK)- Signal über den CLK-Taktsignalpfad 104. Der Befehlsblock 106 ist über den CAS Signalpfad 112 mit einem Eingang des Speicherblockes 108 elektrisch gekoppelt und über den Fehlendes Zweites (Missing Second) CAS (MISSING2NDCAS) Signalpfad 110 mit dem Steuereingang des Multiplexers 126 elektrisch gekoppelt. Der Ausgang des Speicherblockes 108 ist über Datenleitungen 47 mit dem Eingang des Datenausgabe-Steuerblockes A 118 und dem Eingang des Datenausgabe-Steuerblockes B 120 elektrisch gekoppelt. Die Takteingänge des Datenausgabe-Steuerblockes A 118 und des Datenausgabe-Steuerblockes B 120 empfangen das CLK-Signal über den CLK-Signalpfad 104. Der Ausgang des Datenausgabe-Steuerblockes A 118 ist über Datenleitungen 122 mit einem ersten Dateneingang des Multiplexers 126 elektrisch gekoppelt. Der Ausgang des Datenausgabe-Steuerblockes B 120 ist über Datenleitungen 124 mit einem zweiten Dateneingang des Multiplexers 126 elektrisch gekoppelt. Der Multiplexer 126 stellt die Daten (DATEN)- Signale auf DATEN-Leitungen 128 bereit.
Der Befehlsblock 106 empfängt die CMD-Signale über den CMD-Signalpfad 102 und stellt das CAS-Signal auf dem CAS-Signalpfad 112 und das MISSING2NDCAS-Signal auf dem MISSING2NDCAS-Signalpfad 110 bereit. In Reaktion auf einen Lesebefehl auf dem CMD-Signalpfad 102 decodiert der Befehlsblock 106 asynchron den Lesebefehl und gibt nach einer RAS zu CAS Verzögerung (t_RCD) einen Anfangs-CAS-Impuls auf dem CAS-Signalpfad 112 an den Speicherblock 108 aus, um 2n Datenbits vorabzurufen (prefetch), wobei n die Anzahl der DQs ist, auf eine ähnliche Weise wie bei einem synchronen dynamischen Direktzugriffsspeicher mit doppelter Datenrate (DDR SDRAM). Bei einer Ausführungsform gibt der Befehlsblock 106 den Anfangs-CAS-Impuls an den Speicherblock 108 aus, um 32 Datenbits vorabzurufen.
Der Befehlsblock 106 gibt in Reaktion auf die erste steigende Flanke des CLK-Signals nach dem Anfangs-CAS-Impuls ein MISSING2NDCAS-Signal an den Multiplexer 126 aus. Der Befehlsblock 106 gibt in Reaktion auf jede nachfolgende steigende Flanke des CLK-Signals bis zu einer Burst-Länge nachfolgende synchrone CAS-Impulse an den Speicherblock 108 aus. Bei einer Ausführungsform werden die nachfolgenden CAS-Impulse an den Speicherblock 108 geliefert, um auf eine ähnliche Weise wie bei einem SDRAM mit einfacher Datentransferrate (SDR) Daten abzurufen. Bei einer anderen Ausführungsform werden die nachfolgenden CAS-Impulse an den Speicherblock 108 geliefert, um auf eine ähnliche Weise wie bei einem DDR SDRAM Daten abzurufen, jedoch werden die zusätzlichen n Datenbits ignoriert. Bei einer anderen Ausführungsform werden die nachfolgenden CAS-Impulse an den Speicherblock 108 geliefert, um auf eine ähnliche Weise wie bei einem DDR SDRAM Daten abzurufen, jedoch wird jeder zweite CAS-Impuls übergangen, und das MISSING2NDCAS-Signal wird umgeschaltet, um die korrekten Datenbits an die DATEN-Leitungen 128 zu übermitteln. Bei einer Ausführungsform gibt der Befehlsblock 106 in Reaktion auf jede nachfolgende steigende Flanke des CLK-Signals nachfolgende CAS-Impulse aus, um 16 Datenbits pro CLK-Zyklus abzurufen.
Der Speicherblock 108 empfängt die CAS-Impulse auf dem CAS-Signalpfad 112 und stellt auf den Datenleitungen 47 Daten bereit. In Reaktion auf den Anfangs-CAS-Impuls liest der Speicherblock 108 2n Datenbits aus dem Speicherfeld 32 und stellt die 2n Datenbits auf den Datenleitungen 47 bereit. Bei einer Ausführungsform liest der Speicherblock 108 in Reaktion auf den Anfangs-CAS-Impuls 32 Datenbits und stellt die 32 Datenbits auf den Datenleitungen 47 bereit. In Reaktion auf die nachfolgenden CAS-Impulse liest der Speicherblock 108 n Datenbits aus dem Speicherfeld 32 und stellt die n Datenbits auf der unteren Hälfte der Datenleitungen 47 bereit. Bei einer Ausführungsform liest der Speicherblock 108 in Reaktion auf die nachfolgenden CAS-Impulse 16 Datenbits aus dem Speicherfeld 32 und stellt die 16 Datenbits auf der unteren Hälfte der Datenleitungen 47 bereit. Bei einer anderen Ausführungsform liest der Speicherblock 108 in Reaktion auf die nachfolgenden CAS-Impulse 2n Datenbits aus dem Speicherfeld 32, jedoch werden die oberen n Bits, die auf den Datenlei tungen 47 bereitgestellt werden, ignoriert. Bei einer anderen Ausführungsform, bei der die nachfolgenden CAS-Impulse in einem DDR SDRAM-Modus ausgegeben werden und jeder zweite CAS-Impuls übergangen wird, liest der Speicherblock 108 in Reaktion auf die nachfolgenden CAS-Impulse 2n Datenbits aus dem Speicherfeld 32, und alle 2n Datenbits werden auf der Basis des MISSING2NDCAS-Signals auf den Datenleitungen 47 bereitgestellt.
Der Datenausgabe-Steuerblock A 118 empfängt die unteren n Datenbits auf den Datenleitungen 47 von dem Speicherblock 108 und übermittelt die unteren n Datenbits über die Datenleitungen 122 zum Multiplexer 126. Bei einer Ausführungsform empfängt der Datenausgabe-Steuerblock A 118 die unteren 16 Datenbits auf den Datenleitungen 47 von dem Speicherblock 108 und übermittelt die unteren 16 Datenbits über die Datenleitungen 122 zum Multiplexer 126. Der Datenausgabe-Steuerblock A 118 übermittelt die unteren n Datenbits in Reaktion auf eine steigende Flanke des CLK-Signals auf dem CLK-Signalpfad 104 zum Multiplexer 126.
Der Datenausgabe-Steuerblock B 120 empfängt die oberen n Datenbits auf den Datenleitungen 47 von dem Speicherblock 108 und übermittelt die oberen n Datenbits über die Datenleitungen 124 zum Multiplexer 126. Bei einer Ausführungsform empfängt der Datenausgabe-Steuerblock B 120 die oberen 16 Datenbits auf den Datenleitungen 47 von dem Speicherblock 108 und übermittelt die oberen 16 Datenbits über die Datenleitungen 124 zum Multiplexer 126. Der Datenausgabe-Steuerblock B 120 übermittelt die oberen n Datenbits in Reaktion auf eine steigende Flanke des CLK-Signals auf dem CLK-Signalpfad 104 zum Multiplexer 126.
Der Multiplexer 126 empfängt die unteren n Datenbits von dem Datenausgabe-Steuerblock A 118 über die Datenleitungen 122 und die oberen n Datenbits von dem Datenausgabe-Steuerblock B 120 über die Datenleitungen 124. Der Multiplexer 126 empfängt außerdem das MISSING2NDCAS-Signal von dem Befehlsblock 106 über den MISSING2NDCAS-Signalpfad 110. Bei einer Ausführungsform übermittelt der Multiplexer 126 die unteren n Datenbits in Reaktion auf ein logisch niedriges MISSING2NDCAS-Signal an die DATEN-Leitungen 128. Der Multiplexer 126 übermittelt die oberen n Datenbits in Reaktion auf ein logisch hohes MISSING2NDCAS-Signal an die DATEN-Leitungen 128. Bei einer Ausführungsform übermittelt der Multiplexer 126 die unteren 16 Datenbits in Reaktion auf ein logisch niedriges MISSING2NDCAS-Signal an die DATEN-Leitungen 128 und die oberen 16 Datenbits in Reaktion auf ein logisch hohes MISSING2NDCAS-Signal an die DATEN-Leitungen 128.
In Betrieb empfängt der Befehlsblock 106 einen Lesebefehl und decodiert ihn asynchron. In Reaktion auf den Lesebefehl gibt der Befehlsblock 106 einen Anfangs-CAS-Impuls aus. Der Speicherblock 108 empfängt den Anfangs-CAS-Impuls und führt einen Vorabruf von 2n Datenbits durch. Der Datenausgabe-Steuerblock A 118 empfängt die unteren n Datenbits, und der Datenausgabe-Steuerblock B 120 empfängt die oberen n Datenbits. Der Multiplexer 126 übermittelt in Reaktion auf ein logisch niedriges MISSING2NDCAS-Signal die unteren n Datenbits über die Datenleitungen 122 zu den DATEN-Leitungen 128. Der Befehlsblock 106 bewirkt dann einen Übergang des MISSING2NDCAS-Signals zu logisch hoch. In Reaktion auf das logisch hohe MISSING2NDCAS-Signal übermittelt der Multiplexer 126 die oberen n Datenbits über die Datenleitungen 124 zu den DATEN-Leitungen 128. Anschließend gibt der Befehlsblock 106 nachfolgende synchrone CAS-Impulse an den Speicherblock 108 aus und bewirkt einen Übergang des MISSING2NDCAS-Signals zu logisch niedrig. Der Speicherblock 108 empfängt die nachfolgenden CAS-Impulse und gibt n Datenbits pro CAS-Impuls aus. Der Datenausgabe-Steuerblock A 118 empfängt die n Datenbits. Bei logisch niedrigem MISSING2NDCAS-Signal übermittelt der Multiplexer 126 die n Datenbits von dem Datenausgabe-Steuerblock A 118 zu den DATEN-Leitungen 128. Der Befehlsblock 106 fährt bis zu der gewünschten Burst-Länge fort, die nachfolgenden CAS-Impulse auszugeben. Der Zeitablauf des MISSING2NDCAS-Signals ist derart eingestellt, dass die jeweilige Datenausgabe von dem Speicherblock 108 während des angegebenen Datenfensters gültig ist.
4 ist ein Zeitablaufdiagramm 200, das die zeitliche Steuerung von Signalen für die Schaltung 100 darstellt. Das Zeitablaufdiagramm 200 enthält ein CMD-Signal 202 auf dem CMD-Signalpfad 102, ein CLK-Signal 204 auf dem CLK-Signalpfad 104, ein CAS-Signal 206 auf dem CAS-Signalpfad 112, ein MISSING2NDCAS-Signal 210 auf dem MISSING2NDCAS-Signalpfad 110 und ein DATEN-Signal 208 auf den DATEN-Leitungen 128. Die Länge eines Taktzyklus (t_CLK) ist bei 224 angegeben.
In Reaktion auf einen Lesebefehl 212 des CMD-Signals 202 decodiert der Befehlsblock 106 asynchron den Lesebefehl 212 und gibt nach t_RCD 216 nach dem Lesebefehl 212 einen asynchronen Anfangs-CAS-Impuls 214 aus. In Reaktion auf den Anfangs-CAS-Impuls 214 stellt der Speicherblock 108 2n Datenbits (zwei Datenwörter) auf den Datenleitungen 47 bereit. Der Datenausgabe-Steuerblock A 118 empfängt die unteren n Datenbits (erstes Datenwort) auf den Datenleitungen 47, und der Datenausgabe-Steuerblock B 120 empfängt die oberen n Datenbits (zweites Datenwort) auf den Datenleitungen 47. Der Datenausgabe-Steuerblock A 118 übermittelt in Reaktion auf die steigende Flanke 240 des CLK-Signals 204 die unteren n Datenbits zum Multiplexer 126. Bei logisch niedrigem MISSING2NDCAS-Signal 210 übermittelt der Multiplexer 126 die unteren n Datenbits zu den DATEN-Leitungen 128, wie durch die Daten D0 218 des DATEN-Signals 208 angegeben ist. Der Anfangs-CAS-Impuls 214 erscheint um eine CAS zu CLK (t_cc)- Zeit 222 vor der steigenden Flanke 240 des CLK-Signals 204, um sicherzustellen, dass die Daten D0 218 in Reaktion auf die steigende Flanke 240 des CLK-Signals 204 zur Verfügung stehen. Die Anfangslatenz zwischen dem Lesebefehl 212 und der Ausgabe der Daten D0 218 ist bei 238 angegeben.
Ebenfalls in Reaktion auf die steigende Flanke 240 des CLK-Signals 204 stellt der Befehlsblock 106 einen Impuls 236 des MISSING2NDCAS-Signals 210 bereit. In Reaktion auf die steigende Flanke 226 des CLK-Signals 204 übermittelt der Datenausgabe-Steuerblock B 120 die oberen n Datenbits zum Multiplexer 126. Bei logisch hohem MISSING2NDCAS-Signal 210 übermittelt der Multiplexer 126 die oberen n Datenbits zu den DATEN-Leitungen 128, wie durch die Daten D1 220 des DATEN-Signals 208 angegeben ist. Die Datenausgabe in Reaktion auf den asynchronen CAS-Impuls 214 umfasst die Daten D0 218 und die Daten D1 220, wie bei 232 angegeben ist.
Ebenfalls in Reaktion auf die steigende Flanke 226 des CLK-Signals 204 liefert der Befehlsblock 106 synchron einen CAS-Impuls 228 des CAS-Signals 206. Bei einer Ausführungsform stellt der Speicherblock 108 in Reaktion auf den CAS-Impuls 228 des CAS-Signals 206 n Datenbits (ein Datenwort) auf den Datenleitungen 47 bereit. Der Datenausgabe-Steuerblock A 118 empfängt die n Datenbits auf den Datenleitungen 47. Der Datenausgabe-Steuerblock A 118 übermittelt die n Datenbits zum Multiplexer 126. Bei logisch niedrigem MISSING2NDCA5-Signal 210 übermittelt der Multiplexer 126 die n Datenbits zu den DATEN-Leitungen 128, wie durch die Daten D2 230 des DATEN-Signals 208 angegeben ist. Der Burst setzt sich damit fort, dass der Befehlsblock 106 in Reaktion auf die steigende Flanke 242 des CLK-Signals 204 einen nachfolgenden synchronen CAS-Impuls 244 ausgibt. Die Datenausgabe in Reaktion auf die synchronen CAS-Impulse umfasst die Daten D2-D5, wie bei 234 angegeben ist.
Bei einer anderen Ausführungsform stellt der Speicherblock 108 in Reaktion auf den CAS-Impuls 228 des CAS-Signals 206 2n Datenbits (zwei Datenwörter) auf den Datenleitungen 47 bereit. Der Datenausgabe-Steuerblock A 118 empfängt die unteren n Datenbits, und der Datenausgabe-Steuerblock B 120 empfängt die oberen n Datenbits auf den Datenleitungen 47. Der Datenausgabe-Steuerblock A 118 übermittelt die unteren n Datenbits zum Multiplexer 126, und der Datenausgabe-Steuerblock B 120 übermittelt die oberen n Datenbits zum Multiplexer 126. Bei logisch niedrigem MISSING2NDCAS-Signal 210 übermittelt der Multiplexer 126 die unteren n Datenbits zu den DATEN-Leitungen 128, wie durch die Daten D2 230 des DATEN-Signals 208 angegeben ist. Die oberen n Datenbits werden ignoriert. Der Burst setzt sich damit fort, dass der Befehlsblock 106 in Reaktion auf die steigende Flanke 242 des CLK-Signals 204 einen nachfolgenden synchronen CAS-Impuls 244 ausgibt.
Ausführungsformen der vorliegenden Erfindung stellen ein System und ein Verfahren zum Verringern der Anfangslatenz eines asynchron decodierten Lesebefehls in einem PSRAM oder CellularRAM bereit. Indem ein DDR SDRAM Vorabruf (Prefetch)-Modus verwendet wird, um die am Anfang befindlichen zwei Datenwörter abzurufen, gefolgt von einem SDR SDRAM Modus, um die übrigen Datenwörter eines Burst-Zugriffs abzurufen, kann die Anfangslatenz des PSRAM verringert werden, und die minimale Zeit t_CCD wird nicht verletzt. Die minimale Zeit t_CCD wird nicht verletzt, da der erste synchrone CAS-Impuls mehr als einen Taktzyklus nach dem asynchronen Anfangs-CAS-Impuls ausgegeben wird.
Obwohl hier spezielle Ausführungsformen dargestellt und beschrieben wurden, ist für Fachleute klar, dass vielfältige andere und/oder äquivalente Implementierungen anstelle der hier dargestellten und beschriebenen Ausführungsformen betrachtet werden können, ohne den Schutzbereich der vorliegenden Erfindung zu verlassen. Diese Patentanmeldung soll beliebige Anpassungen oder Varianten der hier erörterten speziellen Ausführungsformen mit umfassen. Daher soll diese Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt sein.

Claims

Direktzugriffsspeicher, umfassend: – ein Feld von Speicherzellen; und – eine Steuereinheit, die so konfiguriert ist, dass sie auf das Feld von Speicherzellen in Reaktion auf einen Lesebefehl in einem Vorabruf-Modus mit doppelter Datenrate zugreift, und in einem Modus mit einfacher Datenrate, nachdem der erste Zugriff mit doppelter Datenrate abgeschlossen ist.
Direktzugriffsspeicher nach Anspruch 1, wobei die Steuereinheit so konfiguriert ist, dass sie in Reaktion auf einen Lesebefehl einen Vorabruf von 2n Datenbits durchführt.
Direktzugriffsspeicher nach Anspruch 2, wobei n gleich 16 ist.
Direktzugriffsspeicher nach einem der Ansprüche 1 bis 3, wobei die Steuereinheit so konfiguriert ist, dass sie ein asynchrones Spaltenadress-Abtastsignal liefert, um auf das Feld von Speicherzellen im Vorabruf-Modus mit doppelter Datenrate zuzugreifen, und synchrone Spaltenadress-Abtastsignale, um auf das Feld von Speicherzellen im Modus mit einfacher Datenrate zuzugreifen.
Pseudostatischer Direktzugriffsspeicher, umfassend: – ein Feld von Speicherzellen; und – eine Speichersteuereinheit, die so konfiguriert ist, dass sie: – in Reaktion auf einen Lesebefehl asynchron einen Vorabruf eines ersten Datenwortes und eines zweiten Datenwortes aus dem Feld von Speicherzellen durchführt; und – nach dem asynchronen Vorabruf des ersten und zweiten Datenwortes synchron ein drittes Datenwort aus dem Feld von Speicherzellen abruft.
Pseudostatischer Direktzugriffsspeicher nach Anspruch 5, wobei die Speichersteuereinheit so konfiguriert ist, dass sie ein asynchrones Spaltenadress-Abtastsignal liefert, um das asynchrone Vorabrufen des ersten Datenwortes und des zweiten Datenwortes auszulösen, und ein synchrones Spaltenadress-Abtastsignal liefert, um das synchrone Abrufen des dritten Datenwortes auszulösen.
Pseudostatischer Direktzugriffsspeicher nach Anspruch 5 oder 6, ferner umfassend: eine Dateneingabe/-ausgabe-Schaltung, die so konfiguriert ist, dass sie das erste Datenwort in Reaktion auf eine erste steigende Flanke eines Taktsignals ausgibt, das zweite Datenwort in Reaktion auf eine zweite steigende Flanke des Taktsignals ausgibt und das dritte Datenwort in Reaktion auf eine dritte steigende Flanke des Taktsignals ausgibt.
Pseudostatischer Direktzugriffsspeicher für ein Mobiltelefon, umfassend: – einen Speicherblock; – einen ersten Datenausgabe-Steuerblock, der so konfiguriert ist, dass er untere n Datenbits von dem Speicherblock in Reaktion auf ein erstes Signal und ein drittes Signal empfängt; – einen zweiten Datenausgabe-Steuerblock, der so konfiguriert ist, dass er obere n Datenbits von dem Speicherblock in Reaktion auf das erste Signal empfängt; – einen Multiplexer, der so konfiguriert ist, dass er auf der Basis eines zweiten Signals selektiv entweder die unteren n Datenbits oder die oberen n Datenbits ausgibt; und – einen Befehlsblock, der so konfiguriert ist, dass er das erste Signal in Reaktion auf einen Lesebefehl, das zweite Signal in Reaktion auf eine erste steigende Flanke eines Taktsignals nach dem ersten Signal und das dritte Signal in Reaktion auf eine zweite steigende Flanke des Taktsignals nach dem ersten Signal bereitstellt.
Pseudostatischer Direktzugriffsspeicher nach Anspruch 8, wobei das erste Signal ein asynchrones Spaltenadress-Abtastsignal beinhaltet.
Pseudostatischer Direktzugriffsspeicher nach Anspruch 8 oder 9, wobei das zweite Signal ein fehlendes zweites Spaltenadress-Abtastsignal beinhaltet.
Pseudostatischer Direktzugriffsspeicher nach einem der Ansprüche 8 bis 10, wobei das dritte Signal ein synchrones Spaltenadress-Abtastsignal beinhaltet.
Pseudostatischer Direktzugriffsspeicher nach einem der Ansprüche 8 bis 11, wobei der Speicherblock ein Feld von Zellen eines dynamischen Direktzugriffsspeichers aufweist.
Pseudostatischer Direktzugriffsspeicher, welcher aufweist: – Mittel zum Empfangen eines Lesebefehls; – Mittel zum Ausgeben eines asynchronen Spaltenadress-Abtastsignals in Reaktion auf einen Lesebefehl; – Mittel zum Vorabruf eines ersten Datenwortes und eines zweiten Datenwortes aus einem Speicherfeld in Reaktion auf das asynchrone Spaltenadress-Abtastsignal; – Mittel zum Ausgeben eines synchronen Spaltenadress-Abtastsignals nach dem asynchronen Spaltenadress-Abtastsignal; und – Mittel zum Abrufen eines dritten Datenwortes aus dem Speicherfeld in Reaktion auf das synchrone Spaltenadress-Abtastsignal.
Pseudostatischer Direktzugriffsspeicher nach Anspruch 13, ferner umfassend: – Mittel zum Ausgeben des ersten Datenwortes in Reaktion auf eine erste steigende Flanke eines Taktsignals nach dem asynchronen Spaltenadress-Abtastsignal; – Mittel zum Ausgeben des zweiten Datenwortes in Reaktion auf die zweite steigende Flanke des Taktsignals nach dem asynchronen Spaltenadress-Abtastsignal; und – Mittel zum Ausgeben des dritten Datenwortes in Reaktion auf die dritte steigende Flanke des Taktsignals nach dem asynchronen Spaltenadress-Abtastsignal.
Verfahren zum Zugreifen auf einen Speicher, wobei das Verfahren umfasst: – Empfangen eines Lesebefehls; – Ausgeben eines asynchronen Spaltenadress-Abtastsignal in Reaktion auf den Lesebefehl; – Vorabrufen eines ersten Datenwortes und eines zweiten Datenwortes aus einem Speicherfeld in Reaktion auf den asynchronen Spaltenadress-Abtastsignal; – Ausgeben eines synchronen Spaltenadress-Abtastsignal nach dem Ausgeben des asynchronen Spaltenadress-Abtastsignal; und – Abrufen eines dritten Datenwortes aus dem Speicherfeld in Reaktion auf: den synchronen Spaltenadress-Abtastsignal.
Verfahren nach Anspruch 15, ferner umfassend: – Ausgeben des ersten Datenwortes in Reaktion auf eine erste steigende Flanke eines Taktsignals nach dem asynchronen Spaltenadress-Abtastsignal; – Ausgeben des zweiten Datenwortes in Reaktion auf die zweite steigende Flanke des Taktsignals nach dem asynchronen Spaltenadress-Abtastsignal; und – Ausgeben des dritten Datenwortes in Reaktion auf die dritte steigende Flanke des Taktsignals nach dem asynchronen Spaltenadress-Abtastsignal.
Verfahren nach Anspruch 15 oder 16, wobei das Ausgeben des synchronen Spaltenadress-Abtastsignal das Ausgeben des synchronen Spaltenadress-Abtastsignal mehr als einen Taktzyklus nach dem Ausgeben des asynchronen Spaltenadress-Abtastsignal beinhaltet.
Verfahren nach einem der Ansprüche 15 bis 17, wobei das Vorabrufen des ersten Datenwortes und des zweiten Datenwortes aus dem Speicherfeld das Vorabrufen eines ersten 16-Bit-Datenwortes und eines zweiten 16-Bit-Datenwortes aus dem Speicherfeld beinhaltet.
Verfahren nach einem der Ansprüche 15 bis 18, wobei das Abrufen des dritten Datenwortes aus dem Speicherfeld das Abrufen eines dritten 16-Bit-Datenwortes aus dem Speicherfeld beinhaltet.
Verfahren zum Lesen eines pseudostatischen Direktzugriffsspeichers, wobei das Verfahren umfasst: – Empfangen eines Lesebefehls; – Vorabrufen eines ersten Datenwortes und eines zweiten Datenwortes aus einem Speicherfeld in einem Modus mit doppelter Datenrate in Reaktion auf den Lesebefehl; – Ausgeben des ersten Datenwortes in Reaktion auf eine erste steigende Flanke eines Taktsignals; – Ausgeben des zweiten Datenwortes in Reaktion auf eine zweite steigende Flanke des Taktsignals; – Abrufen eines dritten Datenwortes aus dem Speicherfeld in einem Modus mit einfacher Datenrate in Reaktion auf die zweite steigende Flanke des Taktsignals; und – Ausgeben des dritten Datenwortes in Reaktion auf eine dritte steigende Flanke des Taktsignals.
Verfahren nach Anspruch 20, ferner umfassend: asynchrones Decodieren des Lesebefehls.
Verfahren nach Anspruch 20 oder 21, ferner umfassend: Ausgeben eines asynchronen Spaltenadress-Abtastsignals in Reaktion auf den Lesebefehl; und wobei das Vorabrufen des ersten Datenwortes und des zweiten Datenwortes aus dem Speicherfeld das Vorabrufen des ersten Datenwortes und des zweiten Datenwortes aus dem Speicherfeld in Reaktion auf das asynchrone Spaltenadress-Abtastsignal beinhaltet.
Verfahren nach einem der Ansprüche 20 bis 22, ferner umfassend: Ausgeben eines synchronen Spaltenadress-Abtastsignals in Reaktion auf die zweite steigende Flanke des Taktsignals; und wobei das Abrufen des dritten Datenwortes aus dem Speicherfeld das Abrufen des dritten Datenwortes aus dem Speicherfeld in Reaktion auf das synchrone Spaltenadress-Abtastsignal beinhaltet.
Verfahren zum Lesen eines CellularRAM, wobei das Verfahren umfasst: – Empfangen eines Lesebefehls; – Ausgeben eines asynchronen Spaltenadress-Abtastsignals in Reaktion auf den Lesebefehl; – paralleles Lesen eines ersten Datenwortes und eines zweiten Datenwortes aus einem Speicherfeld in Reaktion auf das asynchrone Spaltenadress-Abtastsignal; – Ausgeben des ersten Datenwortes in Reaktion auf eine erste steigende Flanke eines Taktsignals; – Ausgeben des zweiten Datenwortes in Reaktion auf eine zweite steigende Flanke des Taktsignals; – Ausgeben eines synchronen Spaltenadress-Abtastsignals in Reaktion auf die zweite steigende Flanke des Taktsignals; – Lesen eines dritten Datenwortes aus dem Speicherfeld in Reaktion auf das synchrone Spaltenadress-Abtastsignal; und – Ausgeben des dritten Datenwortes in Reaktion auf eine dritte steigende Flanke des Taktsignals.
Verfahren nach Anspruch 24, wobei das Ausgeben des synchronen Spaltenadress-Abtastsignals das Ausgeben des synchronen Spaltenadress-Abtastsignals mehr als einen Taktzyklus nach dem Ausgeben des asynchronen Spaltenadress-Abtastsignals beinhaltet.