DE10331860A1

DE10331860A1 - SERDES-Kooperation mit der Grenz-Abtast-Testtechnik

Info

Publication number: DE10331860A1
Application number: DE10331860A
Authority: DE
Inventors: Sylvia Fort Collins Patterson; Jeff Fort Collins Rearick
Original assignee: Agilent Technologies Inc
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2002-10-08
Filing date: 2003-07-14
Publication date: 2004-04-22
Also published as: GB0321215D0; GB2394064A; GB2394064B; US6653957B1; JP2004135337A

Abstract

Ein DC-Grenz-Abtasten für den verbindenden AC-gekoppelten, seriellen Kanal zwischen einem Quellen-SERDES und einem Ziel-SERDES ersetzt während eines Grenz-Abtast-Testmodus einen Missionsmodus-Verkehr durch einen ausgewählten Testmodus-Verkehr. Der Testmodus-Verkehr stammt aus der Grenz-Abtast-Umgebung und stellt den Wunsch dar, einen Grenz-Abtast-DC-Wert Eins (ein "BS1") oder einen Grenz-Abtast-DC-Wert Null (ein "BS0") zu übertragen.

Description

Ein SERDES (eine Abkürzung, die für SERialisierer/DESerialisierer steht) ist eine Komponente in einem digitalen Kommunikationspfad, die Daten von einem Mehrbit-Parallel-Kanal in äquivalente Daten umwandelt, die dann an einen seriellen Kanal mit höherer Geschwindigkeit angelegt werden. Üblicherweise ist der Kommunikationspfad bidirektional und dient dazu, es unterzubringen, daß ein SERDES auch Daten von dem seriellen Kanal in äquivalente Daten umwandelt, die dann an den parallelen Kanal angelegt werden. Mehrbit-Parallel-Kanäle (wie in Parallel-Bus-Architekturen zu finden sind) stellen oft Leistungsschwierigkeiten dar, wenn sie über längere Strecken mit hohen Geschwindigkeiten getrieben werden. Es kann z. B. einen Versatz zwischen den Bits geben. Ein serieller Kanal ist oft selbst bei sehr viel höheren Geschwindigkeiten leichter zu betreiben. Eine übliche Verwendung von SERDES-Schaltungen besteht dann darin, dieselben in Paaren zu verwenden, nämlich einen SERDES an jedem Ende eines „langen" Kommunikationspfads, der an jedem Ende parallel, dazwischen jedoch seriell ist.

So kann z. B. ein serieller Verbindungskanal mit hoher Geschwindigkeit bei 2,5 GHz arbeiten und ein unterschiedlich getriebenes Paar von Übertragungsleitungen oder eine faseroptische Verbindung sein, während die beiden parallelen Ports acht Bits breit mit einer Wortrate von 250 MHz sein können. Aus der Ferne betrachtet ist der SERDES ein Teil einer (durchlässigen) SERDES-Zu-SERDES-Verbindung, die einen (möglicherweise langen) acht Bit-Parallel-Pfad bildet, der mit 250 MHz getaktet wird. (Es wird darauf verwiesen, daß die Informations- oder Gesamtbitrate in dem seriellen Verbindungskanal höher als die für die parallelen Daten ist, die transportiert werden. Ein Teil der zusätzlichen Kapazität wird verwendet, um eine Seriellkanal- „Organisation" zu ermöglichen und wird in Kürze von wesentlichem Interesse sein). Eine typische Anwendung für ein derartiges Paar von SERDES-Schaltungen ist als Sende- und Empfangsmechanismus für Hochgeschwindigkeits-Datenpfade zwischen einzelnen ICs (integrierten Schaltungen), die sich auf der gleichen gedruckten Schaltungsplatine befinden, oder die sich vielleicht auf unterschiedlichen gedruckten Schaltungsplatinen innerhalb des gleichen Chassis befinden und durch eine Rückwandplatine miteinander verbunden sind. (Es gibt natürlich andere Anwendungen für SERDES-Schaltungen, diese sind jedoch diejenigen von unmittelbarem Interesse für uns). Bei einer derartigen Anordnung bildet ein Paar von SERDES-Schaltungen einen im wesentlichen transparenten Mechanismus, der Acht-Bit-Wörter von einem Ort (einer IC oder einer anderen Umgebung) zu einem anderen überträgt, als ob dies durch einen Bus erzielt würde, jedoch ohne bestimmte praktische Schwierigkeiten (z. B. Bit-Zu-Bit-Versatz), die einen Bus, der bei höheren Frequenzen arbeitet, umgeben.

Aus verschiedenen Gründen werden die Hochgeschwindigkeits-Serielldaten (ein Bit breit) als ein Differentialpaar gesandt. Diese Gründe umfassen die Geschwindigkeit einer Erfassung an dem empfangenden Ende (zweimal dv/dt wird durch den Differentialempfänger wahrgenommen), eine Gleichtaktunterdrückung durch den Empfänger von Rauschen, das in beiden Seiten des Signals induziert wird, und eine Rauscherzeugungsvermeidung durch eine effektive Null-Veränderung bei Strömen, die durch Masse und die Leistungsversorgung fließen. Außerdem ist jedes Signal des Differentialpaares oft wechselsignal-gekoppelt bzw. AC-gekoppelt. Dies ermöglicht es, daß SERDES unterschiedlicher Hersteller oder inkompatibler Halbleiterfamilien miteinander kooperieren können. Üblicherweise sind 4,7 μF-Kondensatoren auf der PC-Platine angeordnet und in Serie zu den differentiell getriebenen Übertragungsleitungen, die die seriellen Ports des SERDES koppeln.

Wir haben bereits angezeigt, daß die seriellen und parallelen Pfade nicht die gleichen Bitraten aufweisen: In dem oben dargelegten Beispiel ist acht mal 250 M nicht 2,5 G; es gibt eine Zehn-Zu-Eins-Differenz anstelle einer Acht-Zu-Eins-Differenz. Die Differenz der Bitraten wird durch die Verwendung einer Abbildung berücksichtigt, die eindeutig jede der möglichen zweihundertsechsundfünfzig Acht-Bit-Parallel-Bitstrukturen (es ist zweckmäßig, diese als „Zeichen" zu bezeichnen – selbst wenn diese Bitstrukturen keine bekannten alphanumerischen oder typographischen Zeichen darstellen) einer unterschiedlichen seriellen Struktur von zehn Bits zuordnet, von denen es eintausendvierundzwanzig gibt. Die Abbildung ist ein Industriestandard, der informell 8b10b genannt wird, wobei die „überschüssigen" siebenhundertachtundsechzig seriellen Zeichen auf verschiedene Weisen verwendet werden, unter denen die Definition einer gesamten Klasse von Steuerungszeichen ist, die zu Überwachungszwecken beim Verwalten der Operation des seriellen Kanals verwendet werden. Es ist anzumerken, daß der Abbildungsmechanismus bidirektional sein muß, da ein empfangender SERDES die Zehn-Bit-Seriell-Zeichen wieder in Acht-Bit-Parallel-Zeichen umwandeln muß. Auf der Blockdiagrammebene wird dieser Abbildungsmechanismus zu einem 8b10b-Codierer und einem Partner-10b8b-Decodierer.

Ein wichtiger Aspekt der 8b10b-Abbildung besteht darin, daß sie jedem Paar von Acht-Bit-Parallel-Zeichen ein Paar von Zehn-Bit-Seriell-Strukturen zuteilt, das für das Paar die gleiche Anzahl von Nullen und Einsen aufweist. Ein derartiges Gleichgewicht wird benötigt, um zu verhindern, daß die AC-Kopplung in dem Hochgeschwindigkeits-Seriellpfad eine Ladung (Blockierung) anhäuft und nachfolgend die Amplitude des übertragenen Signals dämpft. Andernfalls würden Sequenzen von Acht-Bit-Daten existieren, die entsprechende Zehn-Bit-Sequenzen erzeugen würden, die unsymmetrisch wären, die, wenn sie lang genug wären, die Kopplungskondensatoren vollständig laden würden, was zu einer Seriellkanal-Fehlfunktion führt.

Leider gibt es nur zweihundertzweiundfünfzig Zehn-Bit-Zeichen, die fünf Einsen und fünf Nullen aufweisen, was bedeutet, daß ein einfaches 8b10b-Schema vier Acht-Bit-Parallel-Zeichen aufweisen würde, die unsymmetrischen seriellen Zeichen zugeordnet sind. Lange Eingangssequenzen, die diese bestimmten Parallelzeichen beinhalten, wären unhaltbar, so daß das tatsächliche 8b10b-Schema „kontextempfindlich" ist und die Abbildung wie benötigt bei alternativen Zeichen derart verändert, daß die serielle Seite immer über zumindest zwanzig Bits (zwei Eingangszeichen entsprechend) symmetrisch ist. Dies beinhaltet etwas, was ein „Disparitätsbit" genannt wird und ein bekannter Mechanismus ist. Ein darauf bezogenes Problem ist die Tatsache, daß kein Taktsignal explizit von dem sendenden SERDES an den empfangenden SERDES gesandt wird. Statt dessen führt der empfangende SERDES eine Taktwiedergewinnung durch. Während eine AC-Kopplung eine Symmetrie erfordert, profitiert eine Taktwiedergewinnung aus regulär verteilten Übergängen in den Daten mit der Implikation, daß einige Abbildungen von acht Bits zu zehn Bits weniger wünschenswert sind als andere.

Ein Betreiben in Kooperation mit der grundlegenden 8b10b-Codierung und 10b8b-Decodierung ist die Codierung und Decodierung von Zehn-Bit-Rahmenzeichen, die periodisch in den seriellen Verkehr als Teil eines eingerichteten SERDES-Protokolls eingefügt werden. Dieser Mechanismus (Pakete, getrennt durch Rahmenzeichen), in Verbindung mit anfänglichen Übungssequenzen und der Praktizierung einer Taktwiedergewinnung, ermöglicht es, daß der empfangende SERDES bezüglich des sendenden SERDES „synchronisiert"; sowohl eine Frequenzverriegelungsschleife als auch eine Phasenverriegelungsschleife sind beinhaltet. Die Aufgaben eines Erzeugens und Erkennens derartiger Steuerungszeichen werden durch ein Definieren der oft verwendeten Seriell-Kanalsteuerungszeichen (von denen das „Komma" K28,5 ein Element dieser Familie von Zeichen ist) als eine fortlau fende Anzahl von Einsen, gefolgt durch eine fortlaufende Anzahl von Nullen, einschließlich des jeweiligen Komplements dieser Strukturen ermöglicht. Die zu diesem Zweck ausgewählten Strukturen sind fünf aufeinanderfolgende Einsen, unmittelbar gefolgt durch zwei aufeinanderfolgende Nullen, und fünf aufeinanderfolgende Nullen, unmittelbar gefolgt durch zwei aufeinanderfolgende Einsen. Es stellt sich heraus, daß dies durch ein Zuweisen derartiger Bedeutungen zu andernfalls nicht verwendeten „überschüssigen" Codes in dem 8b10b-Schema erzielt werden kann.

Nun wird das Problem einer Testfähigkeit für große und komplexe Anordnungen einer gedruckten Schaltungsplatine, die viele IGs aufweisen, wie z. B. Router-Karten und Leitungskarten, die in Internet-Routern mit industrieller Stärke zu finden sind, betrachtet. Es wird darauf verwiesen, daß Versionen derselben von einigen Herstellern Paare von SERDES umfassen, wie oben beschrieben wurde.

Ein ehrwürdiges Verfahren des Stands der Technik zum Testen eingebauter ICs beinhaltet ein „Nagelbett", das einen elektrischen Kontakt zwischen einer Testvorrichtung und nützlichen Orten auf einer DUT (zu testenden Vorrichtung) herstellt, die in diesem Fall eine gedruckte Schaltungsplatinenanordnung ist. Weitere Verbindungen werden zu den Anschlußflächen des oder der Kantenverbindungselemente und allen an der Platine befestigten Kabeln hergestellt. Die Testvorrichtung legt eine Leistung, einen Stimulus, an und führt Messungen durch. Trends, die über die letzten Jahrzehnte aufgetreten sind, haben jedoch die Anwendbarkeit eines derartigen Testens eingeschränkt. Diese umfassen große Anzahlen winziger Leiterbahnen, Leiterbahnen auf internen Schichten von Mehrschichtplatinen und hohe Betriebsfrequenzen, die bewirken, daß Schaltungen nachteilig auf die parasitären Impedanzen reagieren, die durch das Testgerät hinzugefügt werden. Und während ein Testen mit einem Nagelbett ein Hauptthema in der Elektronikindustrie für eine bestimmte Klasse gedruckter Schaltungsplatinenan ordnungen bleibt, hat sich kürzlich ein weiterer Ansatz herausgebildet, um bei dem Testen von großen komplexen gedruckten Schaltungsplatinenanordnungen und einer Diagnose von Fehlern in denselben zu helfen. Dieser trägt den Namen „Grenz-Abtastung bzw. Boundary Scan" und bedeutet den Einschluß, innerhalb Ics, einer eingeschränkten, jedoch ziemlich nützlichen Menge eines internen Testfähigkeitsschaltungsaufbaus, der durch einen externen Tester ausgeführt werden kann.

Die Grenz-Abtast-Technik wurde durch eine Gruppe interessierter Hersteller entwickelt, die eine Gruppe gebildet haben, die JTAG (Joint Test Action Group = gemeinsame Testaktionsgruppe) genannt wird. Diese Bemühung resultierte schließlich in einem Industriestandard, der als IEEE 1149.1 formalisiert wurde, der gut über 200 Seiten umfaßt. Wir sind ziemlich interessiert an der Grenz-Abtast-Technik, wie darin dargelegt ist, und versuchen, bestimmte zugehörige Konzepte in den nächsten paar Absätzen zusammenzufassen. An diesem Punkt sollten wir in der Lage sein festzustellen, „was das Problem ist" und mit einer Zusammenfassung und einer Beschreibung der Erfindung fortzufahren. Jetzt müssen wir uns jedoch, wie wir dies für SERDES-Schaltungen oben getan haben, mit einer kurzen Abschweifung über die Natur der Grenz-Abtast-Technik befassen.

Die grundlegende Idee der Grenz-Abtastung besteht darin, in der Lage zu sein, eine IC in einem Modus zu plazieren, in dem ihre externen Verbindungen (die an der „Grenze") von ihrem normalen Kern-IC-Schaltungsaufbau „getrennt" sind und statt dessen mit dem zuvor erwähnten internen Testschaltungsaufbau verbunden sind. Dieser interne Testschaltungsaufbau umfaßt eine Sammlung von Grenz-Abtast-Registern und eine Überwachungssteuerung, die durch ein TAP (Testzugriffsport), das fünf elektrische Signale aufweist, getrieben wird. Jedem IC-Anschlußstift, der in den Grenz-Abtast-Tests enthalten sein soll (jedoch ausschließlich der Anschlußstifte für die fünf Signale des TAP), zugeordnet sind eins, zwei oder drei Ein-Bit-Register, die sich innerhalb dieser IC befinden. Die Anzahl derartiger Register hängt von der Funktionalität des zugeordneten Anschlußstiftes ab: nur Eingabe oder nur Ausgabe (1), Dreizustands-Ausgabe (2) oder bidirektional (3). Gemäß den Umständen zeigt eines dieser Register an, ob der Anschlußstift aktiv sein soll (als entweder ein Treiber oder ein Empfänger), oder ob derselbe statt dessen keines von beiden sein soll (Dreizustand), wobei eines Ausgangsdaten, die getrieben werden sollen, anzeigt und das andere Eingangsdaten, die empfangen werden, anzeigt. Dieses selektive Koppeln wird durch MUXs (Multiplexer) zwischen einem IC-Anschlußstift und seinen jeweiligen Sätzen von Registern (zum Grenz-Abtast-Testen) und seinem jeweiligen Kern-IC-Schaltungsaufbau (für Normalbetrieb) erzielt. Die Grenz-Abtast-Register und diese MUXs sind mit einer kleinen endlichen Zustandsmaschine mit 16 Zuständen gekoppelt und werden durch dieselbe gesteuert, die etwa 200 Gatter zur Implementierung benötigt. Die Grenz-Abtast-Zustandsmaschine erhält ihre Anweisungen von einer externen Testvorrichtung, die mit der endlichen Zustandsmaschine über die fünf Signale des TAP kommuniziert, und berichtet ihre Ergebnisse an dieselbe.

Die fünf Signale der TAP-Schnittstelle sind: TDI (Testdaten Ein), TDO (Testdaten Aus), TCK (Testtakt), TMS (Testmodusauswahl) und TRST (Testrücksetzen). In dem typischen Fall, in dem es mehrere ICs auf der Schaltungsplatine gibt, kann TCK (und vielleicht TRST) Signale sein, die allen ICs durch eine einzelne Instanz jedes Signals gemein sind. Es ist eine Weise definiert, bei der TMS im wesentlichen funktioniert, um eine „Aktivierungs-Grenz-Abtastung für diesen Chip"-Operation durchzuführen, die eine Einheitsauswahl liefert und anstelle einer Adressierbarkeit einsetzt. Dies ermöglicht in Verbindung mit einem Durchgang (intern von TDI zu TDO über ein Umgehungsabtastregister) die Prioritätsverkettung von TDO von einer IC zu TDI der nächsten usw., so daß die Anzahl hinzugefügter Anschlußstifte zu der Schaltungsplatine, die zur Unterstützung der Grenz-Abtast-Technik benötigt werden, ihre Nützlichkeit selbst für größere Anzahlen von ICs auf der Platine nicht zu Fall bringt. Durch ein Verwenden der Einheitsauswahlfähigkeit und der durch die Prioritätsverkettung gebildeten Schleife können die folgenden Typen von Testoperationen unter der Schirmherrschaft der externen Testvorrichtung durchgeführt werden.

Innerhalb einer bestimmten IC kann der Status jedes Anschlußstiftes spezifiziert sein. Wenn ein Anschlußstift intern getrieben werden soll, kann eine logische 1 oder eine logische 0 spezifiziert sein. Wenn ein Anschlußstift extern getrieben werden soll, kann der empfangene Wert zwischengespeichert werden. Ein Anschlußstift kann auch dreizustandsmäßig betrieben werden. Der Wert aller Anschlußstifte kann der externen Testvorrichtung durch ein Seriell-Herausverschieben auf TDO der empfangenen Werteregister berichtet werden. Eine interne Rückschleifenanordnung ermöglicht es dem Grenz-Abtast-Schaltungsaufbau, wie bei einem Empfang seine eigenen Versuche zu messen, einen Anschlußstift zu treiben, was ebenso berichtet wird. In dieser Verbindung wird die Erfassung eines Ausgangsanschlußstifts eine Treiberstufe zurück von der tatsächlichen ohmschen Verbindung zu der PC-Platine durchgeführt, so daß z. B. ein Kurzschluß mit Masse auf dieser Leitung ausreichend entkoppelt wird, daß derselbe eine korrekte Messung des Versuchs zu treiben nicht durchkreuzt. Die Idee ist die, daß wir eine grobe vorläufige Einschätzung der Gesundheit der Treiber und Empfänger der IC wollen und ausreichend geduldig sind, um zu warten, um einen derartigen externen Kurzschluß bei einem nachfolgenden Testen, das kurz darauf durchgeführt wird, zu entdecken.

Sobald wir zufriedengestellt sind, daß alle ICs Betriebs-Grenz-Abtast-Fähigkeiten aufweisen, können wir diejenigen dann verwenden, um zu bestimmen, daß die Verbindungsleiterbahnen zwischen ICs fehlerfrei sind. Dies wird dadurch durchgeführt, daß dem Grenz-Abtast-Mechanismus in einer IC aufgetragen wird, mit spezifizierten Strukturen von Einsen und Nullen diejenigen Leitungen zu treiben, die zu anderen ICs führen, und dann diese ICs die Ergebnisse berichten zu lassen. Durch ein ordnungsgemäßes Auswählen der getriebenen Werte können Leiterbahnen (einschließlich ihrer zugehörigen Lötmittelverbindungen) auf eine Kontinuität, Kurzschlüsse mit Masse oder V_DD und Kurzschlüsse miteinander hin getestet werden. Angesichts der hohen Dichte kleiner Oberflächenbefestigungsteile auf heutigen PC-Platinen, der Tatsache, daß einige PC-Platinen riesig sind (9 dm² (ein Quadratfuß) sind nicht unüblich), der häufigen Verwendung von Mehrschichttechniken und unzugänglichen Lötmittelverbindungen, wie z. B. in Kugelgitterarrays, ist eine derartige Verifizierung einer ordnungsgemäßen Verbindbarkeit keine kleine Angelegenheit.

Sobald eine ordnungsgemäße Verbindbarkeit eingerichtet wurde, können die Grenz-Abtast-Mechanismen abgeschaltet und kann ein weiteres Funktionstesten unter Verwendung einer anderen Einrichtung mit der Erwartung durchgeführt werden, daß eine korrekte Diagnose eines Fehlers nun wesentlich einfacher durchzuführen ist.

Diejenigen, die sich mit einer Grenz-Abtast-Operation beschäftigen, neigen dazu, sich dieselbe vorzustellen, als ob sie ein Gleichsignal- bzw. DC-Testen wäre. Es ist sicher, daß, wenn man eine Oszilloskop-Sonde auf einen IC-Anschlußstift geben würde, ein sich ändernder Signalverlauf beobachtet werden könnte. In Wirklichkeit wird ein IC-Anschlußstift jedoch statistisch mit einem bestimmten Logikzustand (einem DC-Ereignis) getrieben, bis derselbe gemäß dem nächsten Schritt in einem Algorithmus verändert ist. Und während im Prinzip dieser Typ von Grenz-Abtast-Operation vielleicht besser „statische" Grenz-Abtastung bezeichnet wird, ist „Gleichsignal- bzw. DC-Grenz-Abtastung" zu der herkömmlichen akzeptierten Terminologie geworden. Folglich finden wir es von Zeit zu Zeit passend, wo dies geeignet ist, auf ein „DC"-Grenz-Abtasten zu verweisen.

Die Tatsache, daß Veränderungen häufig bei einem DC-Grenz-Abtasten auftreten, darf nicht mit einer echten AC-Operation verwechselt werden, insbesondere, da sich in jüngster Zeit eine „Wechselsignal- bzw. AC-Grenz-Abtast-Technik" herausgebildet hat. Was dieselbe unterscheidet, ist, daß der Treiberschaltungsaufbau, der ihrer Grenz-Abtast-Operation zugeordnet ist, Übergänge erzeugt, und daß der zugeordnete Empfängerschaltungsaufbau ansprechend auf diese Übergänge ist. Die Idee ist die, eine AC-Kopplung in dem Pfad zwischen dem Treiber und dem Empfänger zu tolerieren. Üblicherweise wird ein bestimmtes Taktsignal verwendet, um die gesendeten Übergänge zu erzeugen, und eine ausgewählte Phasenverschiebung wird auf einen des Sende- oder Empfangsprozeß angewendet, um den erwarteten Spannungspegel des empfangenen Ergebnisses zu verändern. Auf diese Weise kann die AC-Grenz-Abtast-Technik verifizieren, daß sowohl logische Einsen als auch Nullen ausgeübt werden können, selbst wenn es eine intervenierende AC-Kopplung in dem Pfad zwischen den gerade getesteten Anschlußstiften geben sollte. Es wird ersichtlich sein, daß die übergangsempfindliche Natur einer AC-Grenz-Abtastung einen größeren beinhalteten Schaltungsaufbau erfordert und vielleicht etwas „kleinlich" und weniger zuverlässig verglichen mit einer DC-Grenz-Abtastung ist.

Und so kommen wir zu zwei Problemen, die angetroffen werden, wenn die Grenz-Abtast-Technik auf einen SERDES entweder als eine alleinstehende IC oder auf einen angewendet werden soll, der als eine Zugabe zu einer IC eingeschlossen ist, die eine bestimmte andere Hauptfunktion aufweist. Das erste Problem besteht darin, daß der Differentialtreiber, der das Paar von Übertragungsleitungen treibt (oder vielleicht statt dessen eine optische Quelle treibt), mit einer derartig hohen Frequenz arbeitet, daß es allgemein nicht tolerierbar ist, daß es einen intervenierenden MUX gibt, der steuert, ob der Differentialtreiber Daten, die durch den Chipkern oder durch den Grenz-Abtast-Mechanismus bereitgestellt werden, ob nun wechselsignalmäßig oder gleichsignalmäßig, treibt. Der relativ langsame Grenz-Abtast-Betriebsmodus würde wahrscheinlich funktionieren, der Pfad mit sehr hoher Geschwindigkeit für Daten, die von dem Kern des Chips stammen, würde jedoch jenseits einer Verwendbarkeit verfälscht werden. Das zweite Problem ist das Vorliegen einer AC-Kopplung in dem Hochgeschwindigkeitspfad zwischen SERDES unterschiedlicher ICs. Dies verhindert, daß ein „DC"-Ausgangsstimulus von einem SERDES ein DC-Eingangsstimulus an den anderen SERDES ist. Dies wiederum verhindert, daß die PC-Platinenleiterbahn, die diesem Pfad entspricht, über eine DC-Grenz-Abtastung getestet wird. Eine AC-Grenz-Abtastung ist aufgrund ihrer Verwendung des zuvor genannten MUX (dem ersten Problem) auch nicht geeignet.

Nun wird angenommen, daß ein Lieferant genauer SERDES-Schaltungen anbietet, ICs herzustellen, die aus derartigen SERDES zur Verwendung in komplexen gedruckten Schaltungsplatinenanordnungen (z. B. Router-Karten und Leitungskarten), die vielleicht durch Zweite zur Verwendung in einem Gegenstand, der an Dritte verkauft wird, zusammengebaut ist, besteht oder dieselben umfaßt. Diese SERDES können eine AC-Kopplung in ihrem Verbindungs-Seriellkanal verwenden oder nicht; wenn sie dies tun, verhindert dies eine Verwendung einer DC-Grenz-Abtastung, während der Bedarf, einen MUX zu verwenden, sowohl eine AC- als auch eine DC-Grenz-Abtastung in jedem Fall beseitigt. Während die in Frage kommenden ICs verschiedentlich getestet werden können, wenn dieselben hergestellt werden, jedoch vor einer Installierung, hilft dies nur wenig bei der Diagnose zusammengebauter gedruckter Schaltungsplatinenanordnungen, die während ihres Testens ausfallen (vielleicht in einer insgesamt unterschiedlichen Fabrik durchgeführt). Wenn die in Frage kommenden ICs aufgrund einer Ausnahme für den Seriellkanal des SERDES-Abschnitts keine vollständige Grenz- Abtastung durchführen können, wird eine zusätzliche Unsicherheit während des Test- und Problemsucheverfahrens erzeugt. Eine derartige Unsicherheit hat wirtschaftliche Kosten und ist auch andernfalls unerwünscht. Es wäre so wünschenswert, wenn es eine bequeme und kostenwirksame Weise geben würde, um es zu ermöglichen, daß ein SERDES an den durch die IEEE 1149.1 beschriebenen DC-Grenz-Abtast-Testtechniken teilnehmen kann.

Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren oder eine Vorrichtung zu schaffen, bei denen unterschiedliche Elektronikkomponenten und -elemente unproblematisch Grenz-Abtast-Testtechniken unterzogen werden können.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 oder eine Vorrichtung gemäß Anspruch 4 oder 7 gelöst.

Das Problem einer Implementierung einer Gleichsignal- bzw. DC-Grenz-Abtastung für den verbindenden, wechselsignal- bzw. AC-gekoppelten, seriellen Kanal zwischen einem Quellen-SERDES und einem Ziel-SERDES umfaßt ein Ersetzen eines Normalmissionsmodus-Verkehrs durch einen ausgewählten Testmodus-Verkehr während eines Grenz-Abtast-Testmodus. Während einer Normalmissionsmodus-Operation werden Acht-Bit-Parallel-Zeichen-Missionsmodusinformationen durch entsprechende herkömmliche Zehn-Bit-Parallel-Bitstrukturen durch einen 8b10b-Codierer ersetzt. Diese Zehn-Bit-Parallel-Strukturen werden durch einen Parallel-Zu-Seriell-Wandler serialisiert, über die serielle Verbindung gesandt und durch einen Seriell-Zu-Parallel-Wandler empfangen, der einen empfangenen Zehn-Bit-Parallel-Code erzeugt. Die empfangenen Zehn-Bit-Parallel-Codes werden auf einen 10b8b-Decodierer angewendet, von dem die ursprünglich angelegten Acht-Bit-Missionsmoduszeichen wiedergewonnen werden. Während der Grenz-Abtast-Testmodusoperation, sind das, was den Acht-Bit-Parallel-Zeichen des Missionsmodus entspricht, Signale, die von der Grenz-Abtast-Umgebung stammen, was den Wunsch darstellt, einen Grenz-Abtast-Gleichsignal- bzw. -DC-Wert Eins (ein „BS1") oder einen Grenz-Abtast-DC-Wert Null (ein „BS0") zu übertragen. Idealerweise wären die serialisierten Bit-Strukturen, die ausgewählt sind, um BS1 und BS0 darzustellen, einzelne Zeichen, die Rahmenausrichtungszeichen sind, und die jeweils eine gleiche Anzahl von Einsen und Nullen enthalten. Leider umfaßt das 8b10b-Codierungsschema keine derartige Kombination. Die serialisierten Bitstrukturen, die über die serielle Verbindung gesandt werden, um BS1 und BS0 darzustellen, sind jeweils 20 Bits lang, als ob dieselben durch ein jeweiliges Paar von Acht-Bit-Parallel-Zeichen dargestellt worden wären, die in ein Paar von Zehn-Bit-Parallel-Bitstrukturen codiert und nachfolgend von denselben decodiert wurden. Jedes der Paare von Zehn-Bit-(seriell oder parallel) Bitstrukturen, die bei dieser Grenz-Abtast-Testmodusoperation beinhaltet sind, wird ausgewählt, um ein Rahmenausrichtungszeichen und ein zugeordnetes Disparitätsausgleichszeichen zu enthalten. Dies bewahrt eine DC-Leitungssymmetrie innerhalb des AC-gekoppelten seriellen Kanals, respektiert den durch den SERDES verwendeten Disparitäts-Bit-Mechanismus und ermöglicht eine Taktwiedergewinnung und Rahmenausrichtung, selbst für asynchron übertragene BS1 und BS0. Wenn Empfängertoleranzen für eine Rahmenverriegelung und Disparitätstoleranz dies zulassen, könnten einzelne Zeichen BS1 und BS0 darstellen. Dies ist ein Operationsbereich, der durch die Standards für SERDES-Schaltungen nicht betrachtet wird und eine Interoperabilität zwischen Produkten von unterschiedlichen Verkäufern könnte problematisch sein. Eine derartige Schwierigkeit gibt es bei der Paar-Zeichen-Technik nicht, da sie einer durch den Standard betrachteten Operation entspricht, obwohl ihr letztendlicher Zweck außerhalb des Bereichs des Standards liegt.

Bei einer ersten bevorzugten Implementierung bleiben der existierende 8b10b-Codierer des Quellen-SERDES und der 10b8b-Decodierer des Ziel-SERDES unverändert, während einer Grenz-Abtast-Testmodusoperation jedoch werden dieselben von ihren jeweiligen Parallel-Zu-Seriell- und Seriell-Zu-Paral lel-Wandlern durch jeweilige Quellen- und Ziel-MUX getrennt, die durch ein Signal gesteuert werden, das den Betriebsmodus darstellt: Missionsmodus oder Grenz-Abtast-Testmodus. Während der Grenz-Abtast-Testmodusoperation wird ein angezeigtes Signal BS1 oder BS0 durch einen separaten Schaltungsaufbau in jeweilige Paare codiert, jedes zweier aufeinanderfolgender Zehn-Bit-Parallel-Wörter, die dann durch den Quellen-MUX an den nativen Parellel-Zu-Seriell-Wandler des Quellen-SERDES angelegt werden. Die resultierenden Zwanzig-Bit-Seriell-Bit-Strukturen werden über die serielle Verbindung zu dem nativen Seriell-Zu-Parallel-Wandler des Ziel-SERDES übertragen. Das empfangene Paar von Zehn-Bit-Parallel-Bitstrukturen wird dann durch den Ziel-MUX geleitet, und zwar nicht zu dem nativen 10b8b-Decodierer, sondern statt dessen zu einem separaten Schaltungsaufbau in dem Ziel-SERDES, der die empfangenen Zehn-Bit-Parallel-Bitstrukturen in das Signal decodiert, was von BS1 oder BS0 ursprünglich gesandt wurde. Signale, die diese empfangenen Informationen darstellen, werden dann an einen geeigneten zugeordneten Grenz-Abtast-Schaltungsaufbau in dem Ziel-SERDES angelegt.

Eine zweite bevorzugte Implementierung umfaßt ein Bereitstellen nativer 8b10b-Codierer und 10b8b-Codierer, die direkt anstelle der MUXs der ersten bevorzugten Implementierung erkennen, daß der Grenz-Abtast-Testmodus wirksam ist. Während des Grenz-Abtast-Testmodus und nicht während des Missionsmodus ist der 8b10b-Codierer in dem Quellen-SERDES zusätzlich ansprechend auf ein angezeigtes BS1 oder BS0 und er liefert die zugeordnete Zwanzig-Bit-Parallel-Bitstruktur, die dann auf die normale Weise serialisiert und übertragen wird. An dem Ziel-SERDES wird die empfangene Zwanzig-Bit-Seriellstruktur wieder zu parallel umgewandelt und als aufeinanderfolgende Wörter an den 10b8b-Decodierer angelegt, der separate einzelne Signale, die BS1 und BS0 darstellen, anstelle der normalen Acht-Bit-Parallel-Zeichen des Missionsmodus ausgeben wird. Die Signale, die BS1 und BS0 darstellen, werden dann an einen geeigneten zugeordne ten Grenz-Abtast-Schaltungsaufbau in dem Ziel-SERDES angelegt.

Diese Lösungen vermeiden ein Plazieren von MUXs in dem empfindlichen Hochgeschwindigkeitspfad der serialisierten Daten. Dies ermöglicht es, daß normale Daten transparent und ohne Verfälschung gehandhabt werden, während die Verwendung von AC-Umständen als Ersatz für DC-Bedingungen bei der Synthese einer Grenz-Abtast-Operation erlaubt ist.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen näher erläutert. Es zeigen:
1 ein vereinfachtes Teilblockdiagramm einer Technik des Stands der Technik zur Verwendung eines Paars von SERDES-Schaltungen zur Einrichtung einer AC-gekoppelten seriellen Kommunikation zwischen zwei separaten Umgebungen innerhalb eines Systems, die die DC-Grenz-Abtast-Testtechnik nicht unterstützt;
2 ein vereinfachtes Blockdiagramm dessen, wie in Verbindung mit 3 der sendende SERDES aus 1 modifiziert sein kann, um mit der DC-Grenz-Abtast-Testtechnik zu kooperieren;
3 ein vereinfachtes Blockdiagramm dessen, wie in Verbindung mit 2 der empfangende SERDES aus 1 modifiziert sein kann, um mit der DC-Grenz-Abtast-Testtechnik zu kooperieren; und
4 ein vereinfachtes Blockdiagramm eines anderen bevorzugten Ausführungsbeispiels der Erfindung.
Bezug nehmend auf 1 ist ein vereinfachtes Teilblockdiagramm 1 des Stands der Technik eines Systems unter Verwendung eines Paars von SERDES (4, 7) zur Hochgeschwin digkeitskommunikation zwischen unterschiedlichen Systemabschnitten (2, 9), die eine Kernfunktionalität aufweisen, und die miteinander kommunizieren müssen, gezeigt. Folglich wird darauf verwiesen, daß eine bestimmte Quellenkernfunktionalität 2 einen Acht-Bit-Verkehr 3 liefert, der an die parallele Seite eines sendenden SERDES 4 zur ausgehenden Übertragung über einen Ein-Bit-Seriell-Pfad 5 zu einem empfangenden SERDES 7 angelegt wird. Es wird außerdem darauf verwiesen, daß der serielle Pfad 5 AC-gekoppelt ist (Kopplungskapazität 6). Der empfangende SERDES 7 stellt den ursprünglichen Acht-Bit-Verkehr wieder her und wendet diese wiederhergestellten Bytes (8) auf eine Zielkernfunktionalität 9 an. Das Ergebnis ist eine transparente Verbindung des Acht-Bit-Verkehrs zwischen den beiden Kernfunktionalitäten, als ob ein Acht-Bit-Verkehr 3 und 8 identisch die gleichen elektrischen Entitäten wäre. Sie sind natürlich nicht die gleichen elektrischen Entitäten, sind jedoch logisch identisch, auch wenn die durch den Pfad 5 abgedeckte Entfernung eine wesentliche sein kann, die andernfalls eine echte parallele Hochgeschwindigkeitsübertragung der Informationen beeinträchtigen würde. Diese Entfernung kann auch nur von einer IC, die an einem Ort auf einer gedruckten Schaltungsplatine angeordnet ist, zu einer anderen IC an einem unterschiedlichen Ort sein oder sie kann von einer Schaltungsplatine zu einer anderen über eine Rückwandplatine sein oder vielleicht sogar eine längere Entfernung. Was die beiden Kernfunktionalitäten sind, hängt natürlich von der Natur des Gesamtsystems ab und ist allgemein für uns nicht von Belang. Ferner sind die Quantisierung des Funktionsverkehrs in Acht-Bit-Bytes und die Verwendung von zehn seriellen Bits zur Darstellung eines übertragenen Bytes bedingt durch akzeptierte Standards für kommerziell verfügbare SERDES-Schaltungen. Andere Standards, die unterschiedliche Anzahlen für die seriellen und parallelen Bytes aufweisen, könnten sich eines Tages herausbilden, wobei die Erfindung dann dennoch anwendbar wäre.
Letztmals bezugnehmend auf 1 wird angemerkt, daß, obwohl der serielle Pfad 5 nur ein Bit breit ist, er fast sicher ein Differentialpfad ist, der zwei komplementäre Signale beinhaltet, wobei jedes derselben durch eine zugeordnete Übertragungsleitung (z. B. Streifenleitungen) getragen wird, die zwei Leiter aufweisen, sowie, daß eine Kopplungskapazität 6 folglich repräsentativ für ein Paar derartiger Kapazitäten ist. Als letztes wird darauf verwiesen, daß kein Grenz-Abtast-Material in diesem Blockdiagramm enthalten ist. Dies ist so, weil aus den zuvor genannten Gründen der Stand der Technik weder ein AC- noch ein DC-Grenz-Abtast-Testen eines intervenierenden seriellen Pfads 5 zwischen SERDES 4 und SERDES 7 unterstützt.
Nun Bezug nehmend auf 2 ist ein vereinfachtes Teilblockdiagramm 10 dessen dargestellt, wie der SERDES 4 aus 1 modifiziert sein kann (39 in 2), um mit der DC-Grenz-Abtast-Testtechnik zu kooperieren. Wie in dieser Figur gezeigt ist, wird ein Acht-Bit-Quellen-Verkehr 3 von der Kernfunktionalität (2 in 1) an einen 8b10b-Codierer 11 angelegt, von wo aus derselbe (über einen MUX 13, wie oben beschrieben ist) an einen Parallel-Zu-Seriell-Wandler 25 zur Übertragung zu einem empfangenden SERDES (30 und 33 in 3) angelegt wird. Nun ist zu sagen, daß der SERDES 4 in 1 hauptsächlich ein 8b10b-Codierer ist, der einen Parallel-Zu-Seriell-Wandler treibt, tatsächlich eine ziemliche Vereinfachung, für unsere Zwecke jedoch stellt dies einen angemessenen Abstraktionspegel dar. Es wird wieder angemerkt, daß der MUX 13 zwischen dem 8b10b-Codierer 11 eingefügt wurde. Der MUX 13 ist auf ein Signal 24 GRENZABTASTTEST teilweise durch ein Koppeln der Zehn-Bit-Parallel-Zeichen 12 von dem 8b10b-Codierer 11 zu dem Eingang 14 des Parallel-Zu-Seriell-Wandlers 25 jedes Mal, wenn der Grenz-Abtast-Testmodus nicht wirksam ist (d. h. das Signal GRENZABTASTTEST 24 ist falsch), ansprechend.
Zehn-Bit-Parallel-Zeichen 14, die an den Parallel-Zu-Seriell-Wandler 25 angelegt werden, werden umgewandelt und jedes seiner serialisierten Gegenstücke 5 wird an einen Differentialtreiber 27 angelegt, der mit einer Form einer oder mehrerer Übertragungsleitungen 28 gekoppelt ist, deren Enden in 3 gezeigt sind. Wenn diese Zehn-Bit-Parallel-Zeichen 14 von dem 8b10b-Codierer 11 stammen, können wir sagen, daß das System in seinem normalen (Nichttest-) Missionsmodus arbeitet. In einem herkömmlichen SERDES gäbe es keinen Bedarf nach einem MUX 13 an diesem Ort. Achtsam, daß wir keinen MUX auf die andere Seite des Wandlers 25 geben wollen und auch sicherlich nicht auf die Übertragungsleitungsseite des Treibers 27, merken wir an, daß in der Anordnung aus 2 das Vorliegen des MUX 13 während des normalen Missionsmodus keinen Schaden anrichtet, da: (A) dies eine digitale Schaltung ist, die sich in einer insgesamt digitalen Umgebung befindet; (B) dies mit einer Datenrate wirkt, die ein Zehntel von der des Serielldatenstroms 5 ist und (C) dies keine störende parasitäre Impedanz für den Hochgeschwindigkeitstreiber 27 und seine impedanzgesteuerte/n Übertragungsleitung/en 28 darstellt.
Während des Grenz-Abtast-Testmodus ist das Signal 24 WAHR, was bewirkt, daß der MUX 13 den Parallel-Zu-Seriell-Wandler 25 mit Zehn-Bit-Parallel-Daten 15 koppelt, die von einem Mechanismus ansprechend auf Aktivitäten, die während der Durchführung eines Grenz-Abtast-Testens auftreten, anstelle von dem normalen 8b10b-Codierer 11 stammen. Der Parallel-Zu-Seriell-Wandler 25 weiß nicht, daß dies durchgeführt wurde, und fährt wie gewöhnlich mit seiner Operation fort.
Die alternativen Zehn-Bit-Parallel-Daten 15 stellen entweder ein „BSC 1" (Grenz-Abtast-Zeichen 1) oder ein „BSC 0" (Grenz-Abtast-Zeichen 0) dar, wie dies durch noch einen weiteren MUX 16 ansprechend auf ein Signal 21 ausgewählt wird, das den Wert anzeigt, der in einem B-Abtast-Übertragungsdatenregister 22 gespeichert ist. Das Register 22 wird mit einer 1 oder einer 0 gemäß dem Wert, den der Grenz-Abtast-Testmechanismus (nicht gezeigt) anzeigt, um der übertragene Wert zu sein, geladen. Der MUX 16 wählt dann zwischen einem Paar von Zehn-Bit-Parallel-Signalen (17, 18) und einem anderen derartigen Paar (19, 20) wie dem Paar von Zehn-Bit-Parallel-Strukturen aus, die als das Signal 15 an den MUX 13 angelegt werden sollen (von dem dieses Signal dann weiter geht, um das Signal 14 zu werden, dessen Wert seriell durch den SERDES 39 mit der Rate übertragen wird, die durch das Signal F₁ CLK 26 gesetzt ist). Das Signal 18 ist ein Paar von Zehn-Bit-Parallel-Strukturen, das über das vollständige Paar gleiche Anzahlen von Einsen und Nullen aufweist, und das ausgewählt wurde, um ein BSC_1 darzustellen. (Dies bedeutet, daß es während eines Grenz-Abtast-Testens bei Signal 5 eine Zwanzig-Bit-Seriell-Struktur ist, die eine logische 1 darstellt, sowie eine Struktur, die, was den Rest des SERDES anbelangt, ein Rahmenausrichtungszeichen und ein Disparitätsausgleichszeichen ist). Auf eine ähnliche Weise ist das Signal 20 ein unterschiedliches Paar von Zehn-Bit-Parallel-(Rahmenausrichtungs/Disparitätsausgleichs-)Strukturen, die als ein BSC 0 verstanden werden. Die Bitstrukturen für die Signale 18 und 20 sind jeweils in einem geeigneten Schaltungsaufbau 17 und 19 gespeichert oder werden durch denselben erzeugt (z. B. Register der Nur-Lese-, Nur-Schreib- oder der Flash-Vielzahl).
Bevor fortgefahren wird, wollen wir uns einen Moment mit der Natur der Zehn-Bit-Parallel-Strukturen beschäftigen, die in den Schaltungen 17 und 19 gespeichert oder durch dieselben erzeugt werden. Wir haben bereits angezeigt, daß es für einen heutigen SERDES bevorzugt wird, daß diese Strukturen Paare von Rahmenausrichtungs-/Disparitätsausgleichs-Zeichen sind, da dies die Hilfsorganisierungsfunktion einer Taktwiedergewinnung erleichtert, was herkömmlich ist und durch die Symmetrie des SERDES-Mechanismus durchgeführt wird. Wenn der Empfänger dies toleriert, kann diese Bevorzugung auf einfach die Verwendung eines oder mehrerer Zeichen, die eine ausreichende Übergangsdichte aufweisen, gelockert werden. Diese verschiedenen Anforderungen könnten jedoch zurückgestellt werden, wenn es einen anderen Mecha nismus neben dem seriellen Kanal gäbe, der dem empfangenden SERDES einen geeigneten Takt liefert (d. h. eine Art eines separaten Taktkanals, der den Bedarf nach einer Taktwiedergewinnung aus selbst-taktenden Daten ausschließt). Als nächstes wäre, wenn der serielle Kanal nicht AC-gekoppelt wäre, ein Aufbau einer Ladung in dem Kopplungskondensator kein Problem und eine gleiche Anzahl von Einsern und Nullen innerhalb der Struktur, die ausgewählt ist, um ein BSC_1 oder ein BSC_0 darzustellen, wäre nicht erforderlich. In einem derartigen DC-gekoppelten Fall könnte man ein Rahmenausrichtungszeichen auswählen oder nicht, wie unmittelbar oben erläutert ist. Dies bedeutet, daß, wenn es der Fall wäre, daß eine Taktwiedergewinnung kein Problem ist und es keine AC-Kopplung gäbe, wie klar wird, nachdem 3 erläutert ist, selbst dann so ziemlich jedes Zehn-Bit-Parallel-Zeichen zur Verwendung als BSC_1 und BSC_0 ausgewählt werden könnte, wenn dieselben bereits eine andere zugewiesene „reguläre Zeichen"-Bedeutung während einer Missionsmodusoperation hätten.
In dem Fall eines typischen heutigen SERDES jedoch gibt es keinen separaten Taktliefermechanismus und es ist gut möglich und sogar wahrscheinlich, daß der serielle Kanal AC-gekoppelt ist. So möchten wir eine zuverlässige Taktwiedergewinnung selbst für Signale BSC_1 und BSC_0, die asynchron zu ungeraden Zeiten gesendet werden, und wir müssen uns gegen ein Sättigen des Kopplungsmechanismus schützen. Dies bedeutet, daß wir Rahmenausrichtungszeichen senden (oder eine ausreichende Übergangsdichte liefern) müssen und eine gleiche Anzahl von Einsen und Nullen in dem serialisierten Bitstrom 28 halten müssen. Leider gibt es keine einzelnen Rahmenausrichtungszeichen, die beide Anforderungen erfüllen. Es gibt jedoch Paare unterschiedlicher Zeichen, die als ein aufeinanderfolgendes Paar eine gleiche Anzahl von Einsen und Nullen aufweisen. Unter diesen Paaren sind Rahmenausrichtungszeichen und ihre zugeordneten Disparitätsausgleichszeichen. Glücklicherweise erfüllen eine oder beide dieser Sammlungen willkürlicher Paare die Anfor derungen des Empfängers (abhängig von ihren Toleranzen). Sie erlauben es, daß eine geringe temporäre Ladung angehäuft wird, solange die Menge angehäufter Ladungen sich jedoch um etwa Null bewegt, führt dies zu keinem Schaden. Dies ist der Grund dafür, warum wir bei einem bevorzugten Ausführungsbeispiel ausgewählte Paare von Rahmenausrichtungs/Disparitätsausgleich-Zeichen senden, um BSC und BSC_0 darzustellen. Es gibt viele derartige mögliche Kombinationen, die innerhalb des IEEE 1149.1-Standards möglich sind, wie z. B.:
BSC_0 111111 0000 (Rahmenausrichtungszeichen)
110011 0000 (Disparitätsausgleichszeichen)
BSC_1 000000 1111 (Rahmenausrichtungszeichen)
001100 1111 (Disparitätsausgleichszeichen)
Es wird auf die unterstrichenen Bitpositionen bei den obigen Strukturen verwiesen. Es gibt ein nützliches Artefakt einer 8b10b-Codierung und die Regeln zum Erfassen von Rahmenausrichtungszeichen, die angemerkt werden sollen. Ein Rahmenausrichtungszeichen wird jedesmal angezeigt, wenn zumindest fünf aufeinanderfolgenden Einsen unmittelbar zumindest drei aufeinanderfolgende Nullen folgen, oder zumindest fünf aufeinanderfolgenden Nullen zumindest drei aufeinanderfolgende Einser unmittelbar folgen. So möchten wir die Vorschrift zum Erfassen von Rahmenausrichtungszeichen als die Vorschrift zum Entscheiden, daß eines von entweder BSC_1 oder BSC_0 empfangen wurde, reproduzieren. Dies würde es uns normalerweise erlauben, die Bits an den unterstrichenen Positionen abzutasten. Es wird angemerkt, daß wir für BSC_0 eine NULL abtasten würden, und daß wir für BSC_1 eine EINS abtasten würden. Außerdem würde selbst dann, wenn die Taktwiedergewinnung oder existierende Rahmenausrichtung um ein Bit in einer Richtung versetzt wäre, dennoch das richtige Ergebnis erhalten werden. Dies macht den Widergewinnungsmechanismus für Grenz-Abtast-Zeichen robuster als andernfalls. Dies ist nützlich, da es wahr scheinlich ist, daß in dem Falle eines SERDES ein Grenz-Abtast-Testen durchgeführt wird, bevor der SERDES „kalibriert" ist, um eine Empfängerbitausrichtung einzustellen. Eine derartige Kalibrierung unterstützt die Erzeugung erhöhter Spielräume für das Taktwiedergewinnungsverfahren. Ein nichtkalibrierter SERDES könnte unter Umständen nicht so zuverlässig wie erwünscht wirken; deshalb die Nützlichkeit der oben beschriebenen Redundanz bei den Strukturen des Beispiels.
Es wird zu erkennen sein, daß die gleichen Betrachtungen für sowohl BSC_1 als auch BSC_0 gelten, und daß serialisierte Sequenzen eines Vielfachen von zehn Bits (d. h. nicht nur Paare), einer Erfüllung der verschiedenen oben dargelegten Bedingungen unterworfen, verwendet werden können.
Nun wird Bezug auf 3 genommen, die ein vereinfachtes Teilblockdiagramm 38 ist, das darstellt, wie ein empfangender SERDES 7 aus 1 modifiziert werden kann (40 in 3), um mit dem modifizierten SERDES 39 aus 2 zu kooperieren. Die unterschiedlich getriebenen seriellen Leitungen 28 sind mit einem geeigneten Empfänger 29 gekoppelt und ein serielles Bitstruktursignal 5 wird an einen Seriell-Zu-Parallel-Wandler 30 angelegt, der durch ein Taktsignal F₁ CLK 31 getaktet wird, das entweder eine wiedergewonnene Version (über Taktwiedergewinnung, ist jedoch nicht gezeigt) des sendenden F₁ (26 aus 2) ist oder eine konditionierte Version eines explizit übertragenen F₁ über einen zweckgebundenen Pfad (nicht gezeigt) ist.
Der Zehn-Bit-Parallel-Ausgang 32 des Seriell-Zu-Parallel-Wandlers 30 wird an einen 10b8b-Decodierer 33 angelegt, dessen Ausgang 8 Acht-Bit-Parallel-Bytes sind, die während einer normalen (Nichttest-)Missionsmodusoperation als Ziel-Verkehr an eine Empfangskernfunktionalität 9 angelegt werden. Der Zehn-Bit-Parallel-Ausgang 32 wird außerdem an einen BSC-Decodierer 34 angelegt, dessen Aufgabe darin besteht, diejenigen Strukturen zu erkennen, die einem BSC_1 und einem BSC_0 entsprechen. Der BSC-Decodierer 34 könnte z. B. ein Register mit geeigneter Länge (nicht gezeigt) umfassen, dessen Zellen mit einer Sammlung von Gattern (ebenso nicht gezeigt) verbunden sind, die einen einzelnen Ausgang 35 aufweisen, dessen beide logischen Werte BSC_1 und BSC_0 darstellen. Der Ein-Bit-Ausgang 35 des BSC-Decodierers 34 wird an ein Grenz-Abtast-Empfangsdatenregister 36 angelegt, an dem derselbe zur Verwendung durch die Symmetrie des Grenz-Abtast-Testmechanismus erfaßt wird.
Der BSC-Decodierer 34 kann ansprechend auf das Signal GRENZABTASTTEST 24 sein, falls dies erwünscht wird, obwohl dies in dem allgemeinen Fall nicht notwendig sein muß. Ohne einen bestimmten Grund für das Gegenteil wird kein Schaden bewirkt, wenn die BSC-Decodierungsfunktion ohne eine Kenntnis eines Wertes des Signals GRENZABTASTTEST 24 fortschreitet, da die Implizierung lediglich die ist, daß das B-Abtast-Empfangsdatenregister 36 überflüssigerweise während Zeiten, zu denen dieselbe ohnehin ohne Interesse ist, gesetzt oder gelöscht wird.
Schließlich folgen einige schlußfolgernde Beobachtungen. Als erstes haben wir in den 2 und 3 gezeigt, wie der herkömmliche 8b10b-Codierer und 10b8b-Decodierer durch andere Mechanismen ergänzt werden (selektiv während eines Grenz-Abtast-Testens verdrängt), die ein BSC_1 und ein BSC_0 liefern und decodieren. Der Vorteil davon besteht darin, daß dies die existierenden Mechanismen unverändert läßt, was die Aufgabe einer Implementierung und Minimierung einer Einwirkung auf Kollateralprobleme, wie z. B. eine Zuverlässigkeit und Leistung, vereinfacht. Ein alternatives bevorzugtes Ausführungsbeispiel 41 ist in 4 gezeigt.
Bezug nehmend auf 4 wird angemerkt, daß innerhalb eines sendenden SERDES sowohl ein ausgehender Acht-Bit-Missionsmodus-Verkehr 42 als auch ein ausgehender Grenz-Abtast-Test-Verkehr 49 an einen erweiterten 8b10b-Codierer 43 angelegt werden, von dem aus Zehn-Bit-Parallel-Strukturen 51 an einen Parallel-Zu-Seriell-Umwandlungsmechanismus 44 angelegt werden. Der Mechanismus 43 ist auf das Signal GRENZABTASTTEST 24 durch ein Codieren des Verkehrs 42 auf exakt die gleiche Weise, wie in IEEE 1149.1 dargelegt ist, wenn GRENZABTASTTEST FALSCH ist, sowie durch ein geeignetes Codieren des Verkehrs 49, um konsistent mit der Beschreibung zu sein, die für BSC_1 und BSC_0 in Verbindung mit den 3 und 4 gegeben wird, wenn GRENZABTASTTEST WAHR ist, ansprechend. Der Mechanismus 44 wiederum treibt einen Ein-Bit-Seriell-Kanal 45 (der AC-gekoppelt sein kann oder nicht), der an einem empfangenden SERDES endet, der einen Seriell-Zu-Parallel-Umwandlungsmechanismus 46 aufweist, dessen Ausgang 52 Zehn-Bit-Parallel-Strukturen sind, die Strukturen 51 entsprechen. Strukturen 52 werden an einen erweiterten 10b8b-Decodierer 47 angelegt, der (A) den gesamten eingehenden Missionsmodus-Verkehr 48 decodiert, wie durch IEEE 1149.1 spezifiziert ist; während er außerdem (B) Strukturen 52 decodiert, die verwendet wurden, um BSC_1 und BSC_0 als eine logische EINS bzw. eine logische NULL darzustellen, die als ein eingehender Grenz-Abtast-Test-Verkehr 50 an ein B-Abtastempfangsdatenregister 36 angelegt werden soll. Die Register 22 und 36 sind mit dem Rest des Grenz-Abtast-Testschaltungsaufbaus verbunden und wirken anderweitig auf die gleiche Weise, die zuvor in Verbindung mit den 2 und 3 beschrieben wurde.
Wir haben den erweiterten 8b10b-Decodierer 47 gezeigt, um wahlweise ansprechend auf das Signal GRENZABTASTTEST 53 zu sein. Es scheint eine Auswahlangelegenheit hinsichtlich dessen zu sein, wie der Decodierer 47 intern wirkt. Die Situation ist größtenteils die gleiche, die zuvor in Verbindung mit den BSC-Decodierer 34 aus 3 beschrieben wurde. Das Vorlegen oder die Abwesenheit einer Aktivität für den eingehenden Grenz-Abtast-Test-Verkehr 50 während des normalen Missionsmodus ist wahrscheinlich kein Problem, solange der Missionsmodus-Verkehr 48 während des Missions modus korrekt ist und der Test-Verkehr 50 während des Grenz-Abtast-Testmodus korrekt ist.
Es wird außerdem darauf verwiesen, daß unsere Bevorzugung für ausgewählte Rahmenausrichtungs-/Disparitätsausgleichs-Zeichensequenzen zur Darstellung jeweiliger alternativer Bedeutungen eventuell bedingt durch die Eigenschaften heutiger SERDES, die Verwendung einer AC-Kopplung in den seriellen Kanal oder nicht und eine 8b10b-Typ-Codierung ist. Ein Abweichen von einem derselben könnte die Verwendung einzelner Rahmenausrichtungszeichen oder sogar einzelner zufälliger Zeichen abhängig von derartigen Problemen, wie z. B. Toleranz für ungleiche Disparität usw., ermöglichen.
Die in dieser Beschreibung beschriebenen Beispiele gehören zu einem großen Zeichensatz, der während eines Normalmodus auf eine herkömmliche Weise durchgeführt wird. Die Beispiele wurden auf ein erneutes Definieren eines Abschnitts des großen Zeichensatzes während eines alternativen Modus eingeschränkt, um ein einzelnes Bit alternativer Informationen, die nicht in der normalen Definition des großen Zeichensatzes enthalten sind, zu senden und zu empfangen. Es ist klar, daß der Neudefinierungsmechanismus nicht auf ein einzelnes Bit alternativer Informationen eingeschränkt sein muß, sondern ohne weiteres reproduziert werden könnte, um zwei oder mehr Ein-Bit-Mengen zu befördern, oder daß der Neudefinierungsmechanismus eine Abbildung auf eine oder mehr Zwei-Bit-(oder Drei-Bit-, usw.)Mengen alternativer Informationen erzeugen könnte.
Zuletzt haben wir einen SERDES unter Verwendung einer deterministischen Weise einer Codierung und Decodierung für die Acht-Bit-Zu-Zehn-Bit-Umwandlung und wieder zurück (8b10b/10b8b) beschrieben. Erstens sind selbst für derartige deterministische Ansätze die Zahlen „Acht" und „Zehn" lediglich darstellend. Es können andere Zahlen von M Bits bzw. N Bits betrachtet werden, wobei N größer als M ist.
Als nächstes muß der Codierungs- und Decodierungsmechanismus nicht starr deterministisch sein. Es gibt bekannte statistische Verfahren (z. B. unter Verwendung von Pseudozufallssequenzen, die durch Linearrückkopplungsschieberegister erzeugt werden), die die gleiche Funktion durchführen, und die in Verbindung mit der Erfindung verwendet werden können.

Claims

Verfahren zum Übertragen alternativer Bedeutungen (23) über einen seriellen Kommunikationskanal (5), der einen Mehrbit-Zeichensatz n normaler Bedeutungen aufweist, die die alternativen Bedeutungen ausschließen, wobei das Verfahren folgende Schritte aufweist: (a) Übertragen (27) von Mehrbit-Seriell-Bitstrukturen, die einem angelegten Verkehr (3) normaler Bedeutungen entsprechen, unter Verwendung des Mehrbit-Zeichensatzes während eines normalen Modus über den seriellen Kommunikationskanal; (b) Anlegen eines alternativen Verkehrs (23), der zumindest m mögliche alternative Bedeutungen aufweist, während eines alternativen Modus; (c) Zuordnen (16) zumindest einer ersten der Mehrbit-Seriell-Bitstrukturen (18) zu einer ersten alternativen Bedeutung in dem alternativen Verkehr, der in Schritt (b) angelegt wird; (d) Zuordnen (16) zumindest einer zweiten der Mehrbit-Seriell-Bitstrukturen (20) zu einer zweiten alternativen Bedeutung in dem alternativen Verkehr, der in Schritt (b) angelegt wird; (e) Übertragen von Mehrbit-Seriell-Bitstrukturen (15), die dem alternativen Verkehr durch die Schritte (c) und (d) zugeordnet wurden, der in Schritt (b) angelegt wird, während des alternativen Modus über den seriellen Kommunikationskanal; (f) Empfangen (29) übertragener Mehrbit-Seriell-Bitstrukturen über den seriellen Kommunikationskanal; (g) Decodieren (34) der in Schritt (e) übertragenen Mehrbit-Seriell-Bitstrukturen, um zu bestimmen, welche der alternativen Bedeutungen in dem alternativen Verkehr waren, der in Schritt (b) angelegt wird; und (h) Liefern (37) zumindest eines Signals, das repräsentativ für eine alternative Bedeutung ist, die in Schritt (g) bestimmt wird, zu einem alternativen Schaltungsaufbau, der während des alternativen Modus wirksam ist.
Verfahren gemäß Anspruch 1, bei dem der alternative Modus ein Grenz-Abtast-Testen ist, der alternative Verkehr alternative Bedeutungen einer logischen EINS und einer logischen NULL aufweist, der Mehrbit-Zeichensatz ein Zeichensatz paralleler Bitstrukturen ist, und bei dem ferner das Zuordnen der Schritte (c) und (d) jeweils den Schritt eines Ersetzens (17, 19) von Wörtern eines Normalmodus-Parallel-Verkehrs durch Wörter eines Alternativmodus-Parallel-Verkehr, der der zumindest einen ersten der Mehrbit-Seriell-Bitstrukturen und der zumindest einen zweiten der Mehrbit-Seriell-Bitstrukturen entspricht, aufweist, und das außerdem ferner den Schritt eines Umwandelns (25) von Parallel-Bitstrukturen in Mehrbit-Seriell-Bitstrukturen aufweist.
Verfahren gemäß Anspruch 1 oder 2, bei dem die Mehrbit-Seriell-Bitstrukturen, die in Schritt (e) übertragen werden, Rahmenzeichen umfassen.
Vorrichtung (10, 38) zum Übertragen alternativer Bedeutungen über einen seriellen Kommunikationskanal, der einen Mehrbit-Zeichensatz n normaler Bedeutungen aufweist, die die alternativen Bedeutungen ausschließen, wobei die Vorrichtung folgende Merkmale aufweist: einen seriellen Kommunikationskanal (5), der einen Eingang (27) und einen Ausgang (29) aufweist; einen ersten SERDES (39), mit folgenden Merkmalen: einem Normalmodus-Codierer (11), der einen Eingang, der gekoppelt ist, um einen Normalmodus-Verkehr zu empfangen, der als Parallel-Bitstrukturen von J Bits in dem Mehrbit-Zeichensatz ausgedrückt ist, und einen Ausgang aufweist, an dem entsprechende Parallel-Bitstrukturen von K Bits erzeugt werden, wobei J ≤ K gilt; einem Alternativmodus-Codierer (16, 17, 19, 22), der einen Eingang (23), der gekoppelt ist, um einen Alternativmodus-Verkehr eines oder mehrerer Bits zu empfangen, die die alternativen Bedeutungen ausdrücken, und einen Ausgang (15) aufweist, an dem entsprechende Gruppen unterschiedlicher sequentieller Instanzen paralleler Bitstrukturen mit K Bits erzeugt werden; einem Multiplexer (13), der einen ersten Dateneingang, der mit dem Ausgang (12) des Normalmodus-Codierers (11) gekoppelt ist, einen zweiten Dateneingang, der mit dem Ausgang (15) des Alternativmodus-Codierers gekoppelt ist, einen Ausgang und außerdem einen Steuerungseingang (24) aufweist, der ansprechend auf ein Signal ist, das anzeigt, welcher des normalen Modus und des alternativen Modus wirksam ist, wobei der Ausgang des Multiplexers den ersten Dateneingang während des normalen Modus und den zweiten Dateneingang während des Testmodus darstellt; und einem Parallel-Zu-Seriell-Wandler (25), der einen parallelen Eingang, der mit dem Ausgang des Multiplexers gekoppelt ist, und einen seriellen Aus gang aufweist, der mit dem Eingang des seriellen Kommunikationskanals gekoppelt ist; und einen zweiten SERDES (40) mit folgenden Merkmalen: einem Seriell-Zu-Parallel-Wandler (30), der einen Eingang aufweist, der mit dem Ausgang (29) des seriellen Kommunikationskanals (5) gekoppelt ist, und einen Ausgang (32) aufweist, an dem die Bitstrukturen erzeugt werden, die an den Eingang des Parallel-Zu-Seriell-Wandlers des ersten SERDES angelegt werden; und einem Alternativmodus-Decodierer (34), der mit dem Ausgang des Seriell-Zu-Parallel-Wandlers gekoppelt ist und einen Ausgang (36) aufweist, an dem zumindest ein Signal (37) erscheint, das während des alternativen Modus die alternativen Bedeutungen anzeigt.
Vorrichtung gemäß Anspruch 4, bei der der Normalmodus-Codierer (11) ein 8b10b-Codierer ist.
Vorrichtung gemäß Anspruch 4 oder 5, bei der der serielle Kanal (5) AC-gekoppelt (28) ist und die entsprechenden Gruppen jeweils unterschiedliche parallele Bitstrukturen mit K Bits aufweisen, die als eine Gruppe eine gleiche Anzahl von Einsen und Nullen aufweist.
Vorrichtung (41) zum Übertragen alternativer Bedeutungen (23) über einen seriellen Kommunikationskanal (45), der einen Mehrbit-Zeichensatz n normaler Bedeutungen aufweist, die die alternativen Bedeutungen ausschließen, wobei die Vorrichtung folgende Merkmale aufweist: einen seriellen Kommunikationskanal, der einen Eingang und einen Ausgang aufweist; einen ersten SERDES mit folgenden Merkmalen: einem Codierer (43), der einen Auswahleingang, der gekoppelt ist, um ein Auswahlsignal (24) zu empfangen, das einen normalen und einen alternativen Betriebsmodus anzeigt, einen Normalmodus-Verkehrseingang, der gekoppelt ist, um einen Normalmodus-Verkehr (42) zu empfangen, der als parallele Bitstruktur mit J Bits in dem Mehrbit-Zeichensatz ausgedrückt ist, einen Alternativmodus-Verkehreingang (49), der gekoppelt ist, um einen Alternativmodus-Verkehr eines oder mehrerer Bits zu empfangen, die die alternativen Bedeutungen ausdrücken, und außerdem einen Ausgang (51) aufweist, an dem entsprechende normale Gruppen unterschiedlicher sequentieller Instanzen paralleler Bitstrukturen mit K Bits erzeugt werden, wenn das Auswahlsignal den normalen Betriebsmodus anzeigt, und an dem entsprechende alternative Gruppen unterschiedlicher sequentieller Instanzen paralleler Bitstrukturen mit K Bits erzeugt werden, wenn das Auswahlsignal den alternativen Betriebsmodus anzeigt, wobei J ≤ K gilt; einem Parallel-Zu-Seriell-Wandler (44), der einen parallelen Eingang, der mit dem Ausgang des Codierers gekoppelt ist, und einen seriellen Ausgang aufweist, der mit dem Eingang des seriellen Kommunikationskanals gekoppelt ist; und einen zweiten SERDES mit folgenden Merkmalen: einem Seriell-Zu-Parallel-Wandler (46), der einen Eingang aufweist, der mit dem Ausgang des seriellen Kommunikationskanals gekoppelt ist, und einen Ausgang aufweist, an dem die Bitstrukturen (52) erzeugt werden, die an den Eingang des Parallel- Zu-Seriall-Wandlers des ersten SERDES angelegt werden; und einem Decodierer (47), der einen Auswahleingang, der mit dem Auswahlsignal (53) gekoppelt ist, einen Mehrbiteingang, der mit dem Ausgang des Seriell-Zu-Parallel-Wandlers gekoppelt ist, und außerdem einen Ausgang aufweist, an dem während des alternativen Modus zumindest ein Signal (50) erscheint, das die alternativen Bedeutungen anzeigt.
Vorrichtung gemäß Anspruch 7, bei der der Normalmodus-Codierer (43) ein 8b10b-Codierer ist.
Vorrichtung gemäß Anspruch 7 oder 8, bei der serielle Kanal (45) AC-gekoppelt ist und die entsprechenden Gruppen jeweils unterschiedliche parallele Bitstrukturen mit K Bits aufweisen, die als eine Gruppe eine gleiche Anzahl von Einsen und Nullen aufweisen.