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Verfahren
zum Testen einer zu testenden Schaltungseinheit und Schaltungsanordnung
zur Durchführung
des Verfahrens Die vorliegende Erfindung betrifft allgemein ein
Verfahren zum Testen von elektronischen Schaltungseinheiten, und
betrifft insbesondere ein Verfahren zum Testen von zu testenden
Schaltungseinheiten, welche mindestens ein Speicherzellenfeld und
mindestens eine Adressier- und Steuereinheit aufweisen, und eine
Schaltungsanordnung zur Durchführung
des Verfahrens mit Hilfe der auf der Schaltungsanordnung vorgesehenen
Anschlusseinheiten.
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Es
besteht ein zunehmender Bedarf, Testprozeduren bei niedrigen Testkosten
in hohem Maße parallel
durchzuführen.
Die zu testenden Schaltungseinheiten betreffen vor allem Speicherbausteine (bzw.
Speicher-Chips) von zunehmender Komplexität. Die Testkosten sind hierbei
im Wesentlichen durch die Testzeit bestimmt und ergeben sich aus
der Anzahl der zu testenden Schaltungseinheiten, die in einer vorgegebenen
Zeit getestet werden können.
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Die
Anzahl der testbaren Schaltungseinheiten pro Zeiteinheit wird auch
als Durchsatzrate bezeichnet. Damit die Kosten pro zu testender
Schaltungseinheit insgesamt abgesenkt werden können, ist vorgeschlagen worden,
entweder die Testzeiten zu verringern oder die Anzahl der parallel
zu testenden Schaltungseinheiten pro Testsystem zu erhöhen.
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In
nachteiliger Weise ist es notwendig, die zu testende Schaltungseinheit
mit einer Testeinrichtung über
mehrfache Testdatenleitungen zu verbinden, um entsprechende Testdaten
zu der zu testenden Schaltungseinheit zu senden und die von der
zu testenden Schaltungseinheit aufgrund der zugeführten Testdaten
ausgegebenen Ist-Daten mit vorgegebenen Soll-Daten in der Testeinrichtung
zu vergleichen. Herkömmliche
Systeme setzen zur Verbindung der Testeinrichtung mit der zu testenden
Schaltungseinheit Testdatenleitungen ein, welche beispielsweise aus
vier, acht oder sechzehn Einzelleitungen bestehen. Diese hohe Zahl
an Einzelleitungen erhöht
in nachteiliger Weise die Testkosten und den Aufwand beim Anschluss
einer zu testenden Schaltungseinheit.
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Zur
Lösung
dieses Problems ist bereits vorgeschlagen worden, einen speziellen
Testmodus einzusetzen, welcher es ermöglicht, die zu testende Schaltungseinheit
mit einer einzigen Testdatenleitung zu testen. Bei einem derartigen
Testmodus werden die erwarteten Daten (Soll-Daten) und die gelesenen
Daten (Ist-Daten) direkt auf einem Chip verglichen, auf welchem
sich auch die zu testende Schaltungseinheit befindet. Anschließend wird
nur mehr diejenige Information über
die einzige Testdatenleitung ausgegeben, welche ein Ergebnis, z.B.
den Befund einer als fehlerhaft getesteten Schaltungseinheit oder
den Befund einer als fehlerfrei getesteten Schaltungseinheit über die
einzige Testdatenleitung ausgegeben. Der Informationsinhalt des
Testergebnisses steht somit an einer einzigen Anschlusseinheit der
Testeinrichtung zur Verfügung.
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Dieser
Testmodus wird als ein fortgeschrittener komprimierter Testmodus
(ACTM = Advanced Compression Test Mode) bezeichnet. Es bleibt jedoch
der Nachteil bestehen, dass auch ein Einsatz dieses Testmodes (ACTM)
die Bereitstellung einer eigenen Anschlusseinheit zur Ausgabe des
Testergebnisses erfordert. Unzweckmäßigerweise wird diese einzige
Anschlusseinheit lediglich zum Testen der zu testenden Schaltungseinheit
benötigt
und ist für
den Betrieb der Schaltungseinheit nicht erforderlich. Damit sind
die Test- und Betriebskosten der zu testenden Schaltungseinheit
in unnötiger
Weise erhöht.
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Die
zur Ausgabe des Testergebnisses bereitgestellte Anschlusseinheit
der Testeinrichtung dient lediglich der Über tragung des Testergebnisses
und weist ansonsten keine weitere Funktion auf.
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2 zeigt eine herkömmliche
Schaltungsanordnung zum Testen einer zu testenden Schaltungseinheit 100.
Zusammen mit der zu testenden Schaltungseinheit 100 ist
eine Testeinrichtung 200 auf einem einzigen Chip angeordnet.
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Eine
Datenkommunikation zwischen der zu testenden Schaltungseinheit 100 und
der Testeinrichtung 200 wird durch eine Testdatenleitung 104 bereitgestellt,
welche beispielsweise aus vier, acht oder sechzehn Einzelleitungen
besteht. In herkömmlicher Weise
werden von einer Testmoduseinheit 201 der Testeinrichtung 200 Testdaten 105 zu
einer Dateneinheit 103 der zu testenden Schaltungseinheit 100 ausgegeben.
Die Daten werden von der Dateneinheit 103 zu einem Speicherzellenfeld 101 der
zu testenden Schaltungseinheit übertragen.
Das Speicherzellenfeld 101 der zu testenden Schaltungseinheit 100 wird über eine
Adressier- und Steuereinheit 102 mittels Adressier- und
Steuerdaten 107 angesteuert.
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Die
Adressier- und Steuerdaten 107 werden über eine Adressier- und Steuerleitung 106 und
eine Adressier- und Steuer-Anschlusseinheit 108 zugeführt. Die
in Abhängigkeit
von den der zu testenden Schaltungseinheit 100 zugeführten Testdaten 105 zurückgegebenen
Ist-Daten 105a werden in der Testeinrichtung 200 mit
vorgegebenen Soll-Daten verglichen. Als Ergebnis des Vergleichs
wird ein Testergebnis 203 über eine Anschlusseinheit 204 der
Testeinrichtung auf eine Ergebnisdatenleitung 202 ausgegeben.
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Es
besteht somit ein wesentlicher Nachteil der herkömmlichen Schaltungsanordnung
zum Testen von zu testenden Schaltungseinheiten darin, dass neben
der Adressierungs- und Steuer-Anschlusseinheit 108 zur
Ansteuerung des Speicherzellenfelds 101 der zu testenden
Schaltungseinheit 100 eine lediglich für Testzwecke bereitgestellte
Anschlusseinheit 204 der Testein richtung vorhanden sein
muss. Dieser zusätzliche
Anschlussstift (Pin) erhöht
unzweckmäßigerweise
die Kosten der zu testenden Schaltungseinheit und die Gesamtkosten
bei einem Test. Weiterhin ist ein in hohem Maße paralleles Testen mit dieser
herkömmlichen
Schaltungsanordnung nicht möglich.
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Es
ist daher eine Aufgabe der vorliegenden Erfindung, ein Verfahren
zum Testen der zu testenden Schaltungseinheit und eine Schaltungsanordnung
zur Durchführung
des Verfahrens vorzusehen, bei welchen die Bereitstellung einer
ausschließlich zum
Testen benötigten
Anschlusseinheit 204 der Testeinrichtung vermieden wird.
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Diese
Aufgabe wird erfindungsgemäß durch eine
Schaltungsanordnung mit den Merkmalen des Patentanspruchs 1 gelöst. Ferner
wird die Aufgabe durch ein im Patentanspruch 10 angegebenes Verfahren
gelöst.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
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Ein
wesentlicher Gedanke der Erfindung besteht darin, die über eine
Anschlusseinheit der Testeinrichtung ausgelesenen Daten logisch
zu verknüpfen
und lediglich ein einziges Testergebnis pro zu testender Schaltungseinheit
in einer Ergebnisspeichereinheit zu speichern, wobei das in der
Ergebnisspeichereinheit gespeicherte Testergebnis über vorhandene
Adressier- und Steuer-Anschlusseinheiten der zu testenden Schaltungseinheit
ausgegeben wird.
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Hierbei
ist es vorteilhaft, dass Testkosten in erheblichem Maße gesenkt
werden können,
da eine zusätzliche
Anschlusseinheit (Pin) eingespart wird und eine Parallelität gesteigert
werden kann. Der Vorteil der Einsparung eines zusätzlichen
Pins (Chipkanals), der beim Testen nicht mehr benötigt wird,
liegt darin, dass eine Parallelität des Testens durch die Gesamtzahl
der Testerkanäle
pro erforderliche Chipkanäle
vorgegeben ist, d.h., je weniger Chipkanäle erforderlich sind, desto
höher ist
die Parallelität.
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Eine
höhere
Parallelität
bedeutet eine höhere
Durchsatzrate und führt
in vorteilhafter Weise zu geringeren Testkosten. In vorteilhafter
Weise ist es durch die erfindungsgemäße Schaltungsanordnung möglich, einen
Chip (eine zu testende Schaltungseinheit) lediglich über deren
Adressier- und Steuerleitungen zu testen. Das erfindungsgemäße Verfahren zum
Testen von zu testenden Schaltungseinheiten umfasst somit:
- (i) Abspeichern eines Testergebnisses in einer
Testeinrichtung der zu testenden Schaltungseinheit;
- (ii) Akkumulieren der Testergebnisse in der zu testenden Schaltungseinheit;
und
- (iii) Ausgeben des Gesamtergebnisses über Adressier- und Steuerleitungen.
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Die
erfindungsgemäße Schaltungsanordnung
zum Testen einer zu testenden Schaltungseinheit, wobei die zu testende
Schaltungseinheit mindestens ein Speicherzellenfeld und mindestens
eine Adressier und Steuereinheit einschließt, weist im Wesentlichen auf:
- a) eine Testeinrichtung zur Bereitstellung
eines Testmodus, wobei die Testeinrichtung eine Testmoduseinheit
zur Erzeugung von Testdaten, die der zu testenden Schaltungseinheit über eine Testdatenleitung
zugeführt
werden, aufweist, und sequenziell Testprozeduren durchgeführt werden, bei
welchen von der zu testenden Schaltungseinheit in Abhängigkeit
von den Testdaten ausgegebene Ist-Daten in der Testmoduseinheit
mit vorgegebenen Soll-Daten verglichen werden; und
- b) eine Ergebnisdatenleitung zur sequenziellen Ausgabe von mittels
der Testprozeduren in Abhängigkeit
von dem Vergleich erhaltenen Testergebnissen, wobei eine Verknüpfungseinrichtung zur
Verknüpfung
der sequenziell ausgegebenen Testergeb nisse zu Ergebnisdaten bereitgestellt ist,
derart, dass die Ergebnisdaten nur dann eine fehlerfreie Funktion
der zu testenden Schaltungseinheit anzeigen, wenn in sämtlichen
sequenziell durchgeführten
Testprozeduren die ausgegebenen Ist-Daten mit den vorgegebenen Soll-Daten übereinstimmen,
und die Ergebnisdaten über
eine Adressier- und Steuereinheit der zu testenden Schaltungseinheit
ausgegeben werden.
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Ferner
weist das erfindungsgemäße Verfahren
zum Testen einer zu testenden Schaltungseinheit im Wesentlichen
die folgenden Schritte auf:
- a) Bereitstellen
eines Testmodus mittels einer Testeinrichtung;
- b) Erzeugen von Testdaten in einer Testmoduseinheit der Testeinrichtung;
- c) Zuführen
der Testdaten von der Testeinrichtung zu der zu testenden Schaltungseinheit über eine Testdatenleitung;
- d) sequenzielles Durchführen
von Testprozeduren, bei welchen von der zu testenden Schaltungseinheit
in Abhängigkeit
von den Testdaten ausgegebene Ist-Daten in der Testmoduseinheit mit
vorgegebenen Soll-Daten verglichen werden; und
- e) sequenzielles Ausgeben von mittels der Testprozeduren in
Abhängigkeit
von dem Vergleich erhaltenen Testergebnissen über eine Ergebnisdatenleitung,
wobei die sequenziell ausgegeben Testergebnisse zu Ergebnisdaten
mittels einer Verknüpfungseinrichtung
derart verknüpft
werden, dass die Ergebnisdaten nur dann eine fehlerfreie Funktion
der zu testenden Schaltungseinheit anzeigen, wenn in sämtlichen
sequenziell durchgeführten
Testprozeduren die ausgegebenen Ist-Daten mit den vorgegebenen Soll-Daten übereinstimmen
und die Ergebnisdaten über
die Adressier- und Steuereinheit der zu testenden Schaltungseinheit
ausgegeben werden.
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In
den Unteransprüchen
finden sich vorteilhafte Weiterbildungen und Verbesserungen des
jeweiligen Gegenstandes der Erfindung.
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Gemäß einer
bevorzugten Weiterbildung der vorliegenden Erfindung weist die Verknüpfungseinrichtung
eine Ergebnisspeichereinheit zur Speicherung der sequenziell erhaltenen
Testergebnisse auf. In vorteilhafter Weise wird jeweils nur das
akkumulierte Ergebnis gespeichert, d.h. die Bestimmung einer fehlerfreien
zu testenden Schaltungseinheit, wobei dann die Testprozedur fortgesetzt
wird, bzw. das Auftreten eines Fehlers während eines durchgeführten Tests,
wobei die zu testende Schaltungseinheit dann als fehlerhaft bestimmt
wird und woraufhin der Test abgebrochen werden kann.
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Gemäß einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weist
die Verknüpfungseinrichtung
einer Steuerlogikeinheit zur Aktualisierung der Ergebnisspeichereinheit
auf. Die Steuerlogikeinheit aktualisiert die Ergebnisspeichereinheit
nach einer Zuführung
eines neuen Testergebnisses, wobei die Ergebnisspeichereinheit nach
einer Zuführung
von Lesesignal zu der Steuerlogikeinheit ausgelesen werden kann.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weist
die Verknüpfungseinrichtung
eine Ausgangsdatenleitung zur Ausgabe der Ergebnisdaten zu der Adressier- und
Steuereinheit auf, wobei die Ausgangsdatenleitung in vorteilhafter
Weise auf dem Chip angeordnet ist, auf welchem die zu testende Schaltungseinheit 100,
die Testeinrichtung 200 und die Verknüpfungseinrichtung 300 angeordnet
sind. Die erfindungsgemäße Schaltungsanordnung
stellt somit eine Erweiterung einer zu testenden Schaltungseinheit
dar, derart, dass bei einem Testen der zu testenden Schaltungseinheit
keine zusätzliche
Anschlusseinheit der Testeinrichtung für externe Anschlüsse erforderlich ist.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weist
die Verknüpfungseinrichtung
eine Lesesignalleitung zur Zuführung
von Lesesignalen zu der Steuerlogikeinheit der Verknüpfungseinrichtung
auf, wobei es vorteilhaft ist, dass sich die Lesesignalleitung ebenfalls auf
dem Chip befindet, auf welchem die zu testende Schaltungseinheit,
die Testeinrichtung und die Verknüpfungseinrichtung befinden.
Eine Verbindung zwischen der zu testenden Schaltungseinheit und der
Testeinrichtung wird durch eine Testdatenleitung bereitgestellt,
die aus vier, acht oder sechzehn Einzelleitungen besteht.
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In
vorteilhafter Weise sind die zu testende Schaltungseinheit, die
Testeinrichtung und die Verknüpfungseinrichtung
auf einem einzigen Chip angeordnet. Gemäß einer bevorzugten Weiterbildung
der vorliegenden Erfindung besteht die Ergebnisdatenleitung zur
sequenziellen Ausgabe der mittels der Testprozeduren erhaltenen
Testergebnisse aus einer einzigen Einzelleitung, wobei über die
Ergebnisdatenleitung ein Testergebnis, das von der Testeinrichtung erhalten
wird, der Verknüpfungseinrichtung
zugeführt wird.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
die Ergebnisspeichereinheit als ein Ein-Bit-Speicher ausgebildet,
wobei die sequenziell erhaltenen Testergebnisse in der Ergebnisspeichereinheit
der Verknüpfungseinrichtung
als eine Ein-Bit-Information gespeichert werden.
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Ausführungsbeispiele
der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden
Beschreibung näher
erläutert.
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In
den Zeichnungen zeigen:
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1 eine Schaltungsanordnung
zum Testen von zu testenden Schaltungseinheiten gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung; und
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2 eine herkömmliche
Schaltungsanordnung zum Testen von zu testenden Schaltungseinheiten.
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In
den Figuren bezeichnen gleiche Bezugszeichen gleicher oder funktionsgleiche
Komponenten oder Schritte.
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Die
in 1 gezeigte Schaltungsanordnung umfasst
drei wesentliche Blöcke,
d.h. eine zu testende Schaltungseinheit 100, eine Testeinrichtung 200 und
eine Verknüpfungseinrichtung 300.
Es sei darauf hingewiesen, dass die zu testende Schaltungseinheit 100,
die Testeinrichtung 200 und die Verknüpfungseinrichtung 300 in
dem im Folgenden beschriebenen Ausführungsbeispiel auf einem einzigen
Schaltungschip angeordnet sind und eine einzige Schaltungseinheit
bilden.
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Das
heißt,
dass die zu testende Schaltungseinheit 100 sowohl um eine
Testeinrichtung 200 als auch um eine Verknüpfungseinrichtung 300 erweitert ist
und als einen externen Anschluss lediglich eine Adressier- und Steuer-Anschlusseinheit 108 benötigt.
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Es
sei darauf hingewiesen, dass, obwohl die zu testende Schaltungseinheit 100,
die Testeinrichtung 200 und die Verknüpfungseinrichtung 300 als auf
einem einzigen Chip angeordnet dargestellt sind, die zu testende
Schaltungseinheit 100, die Testeinrichtung 200 und
die Verknüpfungseinrichtung 300 auch
als separate Schaltungseinheiten ausgelegt werden können.
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Die
zu testende Schaltungseinheit 100 umfasst mindestens ein
Speicherzellenfeld 101, welches mit zugeführten Testdaten 105 zu
testen ist, mindestens eine Adressier- und Steuereinheit 102 und
eine Dateneinheit 103. Die Dateneinheit 103 ist über Datenleitung
mit dem Speicherzellenfeld 101 verbunden. Das Speicherzellenfeld 101 wird über die Adressier-
und Steuereinheit 102 gesteuert, d.h. es werden Adressen
und Kommandos bzw. Instruktionen zugeführt, wie es dem Fachmann bekannt
ist. Derartige Adressier- und Steuerdaten 107 werden der
zu testenden Schaltungseinheit über
eine Adressier- und Steuerleitung 106 zugeführt bzw.
werden mit der Adressier- und Steuereinheit 102 über die Adressier-
und Steuerleitung 106 ausgetauscht.
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Zu
diesem Zweck ist in der gesamten Schaltungsanordnung, insbesondere
der zu testenden Schaltungseinheit 100 eine Adressier-
und Steuer-Anschlusseinheit 108 bereitgestellt. Die gesamte Datenkommunikation
mit externen Schaltungseinheiten erfolgt über diese einzige Adressier-
und Steuer-Anschlusseinheit 108.
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Über eine
Testdatenleitung 104 ist die Dateneinheit 103 bzw.
das mindestens eine Speicherzellenfeld 101 der zu testenden
Schaltungseinheit 100 mit der Testeinrichtung 200 verbunden.
Die Testeinrichtung 200 weist im Wesentlichen eine Testmoduseinheit 201 zur
Erzeugung von Testdaten 105 auf, die der zu testenden Schaltungseinheit 101 über die Testdatenleitung 104 zugeführt werden.
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Auf
diese Weise lassen sich entsprechend dem vorgegebenen Testmodus
sequenziell Testprozeduren durchführen, bei welchen von der zu
testenden Schaltungseinheit 100 in Abhängigkeit von den Testdaten 105 ausgegebene
Ist-Daten 105a, welche über
die Testdatenleitung 104 von der zu testenden Schaltungseinheit 100 zu
der Testeinrichtung 200 übermittelt werden, in der Testmoduseinheit 201 mit vorgegebenen
Soll-Daten verglichen werden. Der Vergleich der zugeführten Ist-Daten 105a mit
den Soll-Daten liefert nun eine Bestimmung, ob die zu testende Schaltungseinheit
fehlerfrei oder fehlerhaft ist.
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Ein
entsprechendes Testergebnis 203 wird von der Testmoduseinheit 201 auf
eine Ergebnisdatenleitung 202 ausgegeben.
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Erfindungsgemäß wird nun
dieses Testergebnis 203 nicht über eine separate Anschlusseinheit
der Testeinrichtung, wie bei der herkömmlichen Schaltungsanordnung,
ausgegeben, sondern wird in der auf dem Chip bereitgestellten Verknüpfungseinrichtung 300 weiterverarbeitet. Über die
Ergebnisdatenleitung 202 wird das Testergebnis 203 einer
Steuerlogikeinheit 302, welche in der Verknüpfungseinrichtung 300 enthalten
ist, zugeführt.
Die Steuerlogikeinheit 302 ist mit einer ebenfalls in der
Verknüpfungseinrichtung 330 enthaltenen
Ergebnisspeichereinheit 301 verbunden.
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Weiterhin
werden der Steuerlogikeinheit 302 von der Adressier- und
Steuereinheit 102 der zu testenden Schaltungseinheit 100 Lesesignal 308 über eine
Lesesignalleitung 307 zugeführt. In vorteilhafter Weise
befindet sich die Lesesignalleitung 307 auf dem Chip der
Schaltungsanordnung, so dass keine externen Anschlusseinheiten der
Testeinrichtung erforderlich sind. Eine Verknüpfung in der Verknüpfungseinrichtung 300 wird
auf die Weise durchgeführt,
dass ein Gesamtergebnis dann nicht verändert wird, wenn bestimmt wird,
dass die zu testende Schaltungseinheit fehlerfrei ist.
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Wird
während
einer Testprozedur bestimmt, dass die zu testende Schaltungseinheit
fehlerbehaftet ist, wird das Gesamtergebnis auf "fehlerbehaftet" gesetzt und auch bei Vorliegen von
fehlerfreien Testprozeduren, die darauf folgen, nicht mehr verändert, d.h.
von der Verknüpfungseinrichtung 300 ausgegebene
Ergebnisdaten 306 zeigen nur dann eine fehlerfreie Funktion
der zu testenden Schaltungseinheit 100 an, wenn in sämtlichen
sequenziell durchgeführten
Testprozeduren die ausgegebenen Ist-Daten 105a mit den
vorgegebenen Soll-Daten übereinstimmen.
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Das
in der Ergebnisspeichereinheit 301 gespeicherte Gesamtergebnis
wird über
eine Ausgangsdatenleitung 305 zu der Adressier- und Steuereinheit 102 der
zu testenden Schaltungseinheit 100 ausgegeben. Auf diese
Weise ist es möglich,
nach einem Durchführen
unterschiedlicher Testprozeduren ein Testergebnis bzw. Ergebnisdaten 306 über die Adressier-
und Steuereinheit 102 sowie die Adressier- und Steuerleitung 106 und
die einzige vorhandene Adressier- und Steuer-Anschlusseinheit 108 auszugeben.
Auf diese Weise wird der Vorteil erreicht, dass keine zusätzliche
Anschlusseinheit zur Ausgabe von Ergebnisdaten erforderlich ist.
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Um
ein Auslesen der Ergebnisspeichereinheit 301 zu initiieren,
werden der Steuerlogikeinheit 302 Lesesignal 308 über die
Lesesignalleitung 307 zugeführt. In vorteilhafter Weise
befinden sich sowohl die Ausgangsdatenleitung 305 als auch
die Lesesignalleitung 307 auf dem Chip der Gesamt-Schaltungsanordnung,
so dass keine zusätzlichen
Anschlusseinheiten zum Anschluss externer Schaltungseinheiten erforderlich
sind. Gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung ist die Ergebnisspeichereinheit 301 als
ein Ein-Bit-Speicher ausgebildet.
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In
der Ergebnisspeichereinheit 301 wird somit lediglich das
aktuelle Gesamtergebnis gespeichert. Bei jedem weiteren Lesen von
Daten wird intern ein Datenvergleich durchgeführt, und das Ergebnis, welches
in herkömmlicher
Weise über
eine Anschlusseinheit der Testeinrichtung auszugeben wäre, wird
das aktuelle Testergebnis mit dem Gesamtergebnis, das in der Ergebnisspeichereinheit 301,
die als ein Ein-Bit-Speicher ausgebildet ist, verknüpft. Spezifisch
wird eine derartige Verknüpfung
wie folgt durchgeführt:
- (i) die Testprozedur ergibt eine fehlerfreie
Funktion der zu testenden Schaltungseinheit: das Gesamtergebnis
bleibt gesetzt auf "fehlerfreie
Funktion"; und
- (ii) eine Testprozedur ergibt eine fehlerhafte Funktion der
zu testenden Schaltungseinheit: das Gesamtergebnis wird auf "fehlerhafte Funktion" gesetzt und bleibt
auf "fehlerhafte
Funktion" auch bei einem
Durchführen
weiterer Testprozeduren gesetzt.
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Das
Testen einer zu testenden Schaltungseinheit erfolgt durch eine Sequenz
von Schreib- und Lesekommandos, wobei schließlich nur entscheidend ist,
ob beim Lesen sämtliche
Ergebnisdaten als "fehlerfrei" bestimmt werden.
Falls einmal eine "fehlerhafte
Funktion" festgestellt
wird, ist das Gesamtergebnis in jedem Fall "fehlerhaft".
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Aus
diesem Grund ist es ausreichend, die Ergebnisspeichereinheit 301 zur
Speicherung eines Gesamtergebnisses als Ein-Bit-Speicher auszulesen. Nach dem Lesen
des durch die letzte Testprozedur wird das Gesamtergebnis, das durch
die Ergebnisdaten 306 dargestellt ist, mittels eines Testmodes über die
Adressier- und Steuerleitung 106 ausgegeben.
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Hierbei
wird durch die Steuerlogikeinheit 302 sichergestellt, dass
die Ergebnisspeichereinheit 301 bei jedem durch die Lesesignal 308 zugeführten Lesebefehl
aktualisiert wird. Weiterhin weist die Steuerlogikeinheit 302 die
Funktion auf, das Gesamtergebnis zum Auslesen über die Adressier- und Steuerleitung 106 bereitzustellen.
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Obwohl
die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele
beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise
modifizierbar.
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Auch
ist die Erfindung nicht auf die genannten Anwendungsmöglichkeiten
beschränkt.
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Bezugszeichenliste
-
In
den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche
Komponenten oder Schritte.
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- 100
- Zu
testende Schaltungseinheit
- 101
- Speicherzellenfeld
- 102
- Adressier-
und Steuereinheit
- 103
- Dateneinheit
- 104
- Testdatenleitung
- 105
- Testdaten
- 105a
- Ist-Daten
- 106
- Adressier-
und Steuerleitung
- 107
- Adressier-
und Steuerdaten
- 108
- Adressier-
und Steuer-Anschlusseinheit
- 200
- Testeinrichtung
- 201
- Testmoduseinheit
- 202
- Ergebnisdatenleitung
- 203
- Testergebnis
- 204
- Anschlusseinheit
der Testeinrichtung
- 300
- Verknüpfungseinrichtung
- 301
- Ergebnisspeichereinheit
- 302
- Steuerlogikeinheit
- 305
- Ausgangsdatenleitung
- 306
- Ergebnisdaten
- 307
- Lesesignalleitung
- 308
- Lesesignal