DE10311702A1

DE10311702A1 - Transistorstrukturen mit getrennten Anti-Durchschlagspannungsschichten und Verfahren zur Herstellung derselben

Info

Publication number: DE10311702A1
Application number: DE10311702A
Authority: DE
Inventors: Byung-jun Hwasung Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-10-08
Filing date: 2003-03-17
Publication date: 2004-04-22
Also published as: JP2004134727A; GB2394119B; GB2394119A; US20040065936A1; CN1489219A; CN100481495C; US6858505B2; GB0306735D0; JP4537014B2

Abstract

Eine integrierte Transistor-Schaltungsstruktur kann eine Gate-Elektrode auf einem Substrat und eine Source/Drain-Zone in dem Substrat benachbart der Gate-Elektrode aufweisen. Eine Anti-Durchbruchspannung-Schicht ist getrennt von dem Substrat benachbart der Source/Drain-Zone ausgebildet.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft das Gebiet der integrierten Schaltungen im allgemeinen, und betrifft spezielle Transistoren und Verfahren zur Herstellung der Transistoren.

Die Qualität von kleinen Transistoren wie beispielsweise von MOSFETs kann durch einen Kurzkanal-Effekt beeinflußt werden, der allgemein als „Durchgreifspannung (punchthrough)" bezeichnet wird. Die Durchgreifspannung kann beobachtet werden, wenn eine Verarmungszone beispielsweise durch die Drain-Zone eines MOSFET erzeugt wird und mit einer gegenüberliegenden Verarmungszone in Kontakt gelangt oder in enge Nachbarschaft mit dieser Zone gelangt, die durch die gegenüberliegende Source-Zone des MOSFET erzeugt wird. Der Kontakt der Verarmungszone kann bewirken, daß eine Ladung zwischen der Source- und Drain-Zone ungeachtet der dem Gate zugeführten Spannung übertragen wird. Daher können MOSFETs, die durch die Durchgreifspannung beeinflußt sind, die Fähigkeit als Schalter zu funktionieren, verlieren (d.h. vollständig auszuschalten).

Es ist bekannt, die Wirkungen der Durchgreifspannung dadurch zu kompensieren, indem man Fremdstoffionen in das Substrat des MOSFET implantiert. 1 zeigt einen Graphen, der beispielhafte Effekte von implantierten Fremdstoffen in dem Substrat eines Kurzkanal-MOFSET veranschaulicht. Speziell die Kurve (a) in 1 veranschaulicht, daß die Durchgreifspannung in einem MOFSET entwickelt werden kann, und zwar ohne eine Ionenimplantation, wenn die Kanallänge des MOFSET auf ca. 0,85 μm reduziert ist. Im Gegensatz dazu veranschaulichen die Kurven (b) und (c) von 1, daß eine Ionenimplantation in das Substrat mit jeweils erhöhten Dosen das Auftreten einer Durchgreifspannung unterdrücken kann, bis die Kanallänge auf eine Länge reduziert wird, die 0,5 μm erreicht bzw. sich dieser Länge nähert.

2 veranschaulicht einen MOFSET mit einem Durchgreifspannungszonen-Implantat 200 in dem Substrat, welches eine Verarmungszone 205 blockieren kann, die beispielsweise durch die Source-Zone erzeugt wird, und verhindern kann, daß diese die Drain-Zone oder eine Verarmungszone erreicht, die durch die Drain-Zone erzeugt wird. Demzufolge kann das Durchgreifspannungszonen-Implantat 200 das Entstehen der Durchgreifspannung verhindern, so daß der MOFSET kontinuierlich zuverlässig arbeiten kann, und zwar trotz einer kurzen Kanallänge, die ansonsten Ursache einer Durchgreifspannung ist. Die folgenden Patente können in Verbindung mit der vorliegenden Offenbarung relevant sein: US-Patent Nr. 5,614,430 von Liang et al. mit dem Titel „Anti-Punchthrough Ion Implantation for Sub-half Micron Channel Length MOFSET Devices"; US-Patent Nr. 5,766,998 von Tseng mit dem Titel „Method for Fabricating Narrow Channel Field Effect Transistors Having Titanium Shallow Junctions"; US-Patent Nr. 6,268,256 von Kuo mit dem Titel „Method for Reducing Short Channel Effect"; und das US-Patent Nr. 6,285,061 von Shell et al. mit dem Titel „ Structure and Method for Fabricating a Field Effect Transistor with a Self-Aligned Anti-Punchthrough Implant Channel". Weitere Informationen, die die Durchgreifspannung betreffen und auch Durchgreifspannung-Implantationen betreffen, können in Wolf, S., Silicon Processing for the VLSI Era Band 2 gefunden werden: Process Integration, Sunset Beach, CA, 1990.

ZUSAMMENFASSUNG

Ausführungsformen nach der vorliegenden Erfindung können Transistorstrukturen und Verfahren realisieren, um Transistorstrukturen mit Anti-Durchgreifspannung-Schichten herzustellen. Gemäß diesen Ausführungsformen kann eine integrierte Schaltungs-Transistorstruktur eine Gate-Elektrode auf einem Substrat und eine Source/Drain-Zone in dem Substrat benachbart der Gate-Elektrode enthalten. Eine Anti-Durchgreifspannung-Schicht, die von dem Substrat getrennt ist, kann benachbart der Source/Drain-Zone vorhanden sein.

Die getrennte Anti-Durchgreifspannung-Schicht kann das Entwickeln von Durchgreifspannung-Effekten verhindern oder reduzieren. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besitzt die Anti-Durchgreifspannung-Schicht eine Anti-Durchgreifspannung-Eigenschaft, die im Wesentlichen einheitlich durch die Dicke der Anti-Durchgreifspannung-Schicht hindurch ist, und zwar verglichen beispielsweise mit derjenigen, die einer Zone zugeordnet ist, welche einer Ionenimplantation unterworfen wurde, die eine nicht einheitliche Gauß'sche Verteilung aufweisen kann.

Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung ist die Anti-Durchgreifspannung-Schicht von einer Zone in dem Substrat unterhalb der Kanalzone, die der Gate-Elektrode gegenüber liegt, versetzt. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besitzt die Anti-Durchgreifspannung-Schicht eine erste Oberfläche, die von der Kanalzone weg zeigt, und eine zweite Oberfläche gegenüber der ersten Oberfläche, die zu der Kanalzone hinweist.

Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besteht die Anti-Durchgreifspannung-Schicht aus einer undotierten Anti-Durchgreifspannung-Schicht. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung ist die Anti-Durchgreifspannung-Schicht in einem MOFSET einer Speichervorrichtung enthalten. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besteht die Anti-Durchgreifspannung-Schicht aus einer elektrisch isolierenden Schicht. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besteht die Anti-Durchgreifspannung-Schicht aus einer Oxidschicht.

Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung ist ein Graben in dem Substrat selbst-ausrichtend mit der Gate-Elektrode ausgebildet, wobei die Anti-Durchgreifspannung-Schicht in dem Graben vorhanden ist. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung liegt die Source/Drain-Zone in dem Graben. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung ist die Anti-Durchgreifspannung-Schicht an einer Seitenwand des Grabens ausgebildet.

Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung ist ein erstes Halbleitermaterial in dem Graben ausgebildet, und es ist ein zweites Halbleitermaterial in dem Graben auf dem ersten Halbleitermaterial ausgebildet, und zwar zwischen der Gate-Elektrode und dem ersten Halbleitermaterial. Das zweite Halbleitermaterial kann dazu verwendet werden; um die Source/Drain-Zone des Transistors auszubilden. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung fehlt die Anti-Durchschlagspannung-Schicht an einem Abschnitt einer Seitenwand des Grabens benachbart dem zweiten Halbleitermaterial.

Bei den Verfahren-Ausführungsformen gemäß der vorliegenden Erfindung werden Transistorstrukturen dadurch ausgebildet, indem eine Gate-Elektrode auf einem Substrat hergestellt wird, und eine Anti-Durchgreifspannung-Schicht getrennt von dem Substrat benachbart der Gate-Elektrode ausgebildet wird. Es wird eine Source/Drain-Zone in dem Substrat auf der Anti-Durchgreifspannung-Schicht benachbart der Gate-Elektrode ausgebildet.

Bei einigen Verfahren-Ausführungsformen gemäß der vorliegenden Erfindung kann die Anti-Durchgreifspannung-Schicht dadurch ausgebildet werden, indem ein Graben in dem Substrat gemäß einer Selbst-Ausrichttechnik mit der Gate-Elektrode ausgebildet wird, und indem die Anti-Durchgreifspannung-Schicht an einer Seitenwand des Grabens ausgebildet wird. Bei einigen Verfahren-Ausführungsformen gemäß der vorliegenden Erfindung kann die Anti-Durchgreifspannung-Schicht durch wenigstens eine der Maßnahmen gemäß Niederschlagen oder Wachsen lassen der Anti-Durchgreifspannung-Schicht an der Seitenwand ausgebildet werden.

Einige Verfahren-Ausführungsformen gemäß der vorliegenden Erfindung umfassen Ausbildung eines ersten Halbleitermaterials bis zu einer ersten Ebene unter einer Oberfläche des Substrats, so daß ein Abschnitt der Anti-Durchgreifspannung-Schicht über der ersten Ebene frei liegt, und indem der freigelegte Abschnitt der Anti-Durchgreifspannung-Schicht entfernt wird, so daß eine Anti-Durchgreifspannung-Schicht an der Seitenwand des Grabens über der ersten Ebene fehlt. Einige Verfahren/Ausführungsformen gemäß der vorliegenden Erfindung umfassen das Ausbilden eines zweiten Halbleitermaterials in dem Graben und auf dem ersten Halbleitermaterial bis zu einer Ebene in dem Graben, die coplanar mit der Oberfläche des Substrats verläuft.

Einige Verfahren-Ausführungsformen gemäß der vorliegenden Erfindung umfassen das Wachsen lassen der ersten und der zweiten Halbleitermaterialien in getrennten Schritten unter Verwendung eines Silicium-Epitaxial-Wachstums. Einige Verfahren-Ausführungsformen gemäß der vorliegenden Erfindung umfassen die Ausbildung der Source/Drain-Zone durch Ausbilden des ersten Halbleitermaterials in dem Graben und Ausbilden des zweiten Halbleitermaterials in dem Graben und zwar auf dem ersten Halbleitermaterial. Es können Ionen in das zweite Halbleitermaterial implantiert werden, um die Source/Drain-Zone zu bilden. Einige Verfahren-Ausführungsformen gemäß der vorliegenden Erfindung umfassen die Ausbildung einer Anti-Durchgreifspannung-Schicht mit einer im Wesentlichen einheitlichen Anti-Durchgreifspannung-Eigenschaft über eine Dicke der Anti-Durchgreifspannung-Schicht hinweg.

KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt einen Graphen, der die Wirkungen einer Ionenimplantation auf die Durchgreifspannung in MOFSETs veranschaulicht;
2 zeigt eine Querschnittsansicht eines Kurzkanal-MOFSET's mit einem Anti-Durchgreifspannung-Regionalimplantat in dem Substrat;
3A bis 3F zeigen Querschnittsansichten, welche Transistorstrukturen und Verfahren zur Herstellung der Transistorstrukturen gemäß den Ausführungsformen der vorliegenden Erfindung veranschaulichen.
BESCHREIBUNG DER AUSFÜHRUNGSFORMEN GEMÄSS DER ERFINDUNG
Die vorliegende Erfindung wird nun im folgenden vollständiger unter Hinweis auf die beigefügten Zeichnungen beschrieben, in welchen typische Ausführungsformen der Erfindung gezeigt sind. Die Erfindung kann jedoch in sehr vielfältigen Formen realisiert werden, und es ist nicht beabsichtigt, daß die Ausführungsformen, die hier dargestellt werden, die Erfindung einschränken. Viel mehr dienen diese Ausführungsformen dazu, die Offenbarung sorgfältig und vollständig für Fachleute zu liefern und auch den Rahmen der Erfindung den Fachleuten zu vermitteln. In den Zeichnungen sind relative Größen und Zonen der Übersichtlichkeit halber übertrieben dargestellt.
Es sei darauf hingewiesen, daß dann, wenn ein Element wie beispielsweise eine Schicht, eine Zone oder ein Substrat als „auf" einem anderen Element bezeichnet wird, diese bzw. dieses direkt auf dem anderen Element vorhanden sein kann oder auch über zwischengefügte Elemente vorhanden sein kann. Im Gegensatz dazu, wenn ein Element als „direkt auf" einem anderen Element bezeichnet wird, sind keine zwischenliegenden Elemente vorhanden.
Die vorliegende Offenbarung verwendet auch Ausdrücke wie „unter" oder „unterhalb", um einige der Elemente bei den Ausführungsformen zu beschreiben. Diese relativen Ausdrücke werden der Übersichtlichkeit und Klarheit halber verwendet, wenn auf die Zeichnungen Bezug genommen wird, sind jedoch nicht so zu interpretieren, daß sie Elemente bedeuten, die lediglich in der gezeigten Weise relativ zueinander positioniert sein können. Wenn beispielsweise ein erstes Element beschrieben wird, daß es unter einem zweiten Element im Rahmen der Bezugnahme eines Betrachters liegt, sei darauf hingewiesen, daß das erste Element auch über dem zweiten Element gelegen sein kann, wenn die Ausführungsform von einer unterschiedlichen Stelle oder Standpunkt aus betrachtet wird, wenn beispielsweise die gesamte Struktur umgekehrt wird.
Jede hier beschriebene und veranschaulichte Ausführungsform enthält deren komplementären Leitfähigkeitstyp als Ausführungsform in gleicher Weise. Selbst wenn beispielsweise Ausführungsformen des NMOS-Typs bzw. derartige Vorrichtungen veranschaulicht und beschrieben werden, ist die vorliegende Erfindung auch auf Ausführungsformen von Vorrichtungen des PMOS-Typs anwendbar. Die hier verwendeten Ausdrücke sollen ihre ursprüngliche Bedeutung beibehalten, wenn dies nicht explizit in anderer Weise definiert wird.
Bei den Ausführungsformen gemäß der vorliegenden Erfindung kann eine getrennte Anti-Durchgreifspannung-Schicht (anti-punchthrough layer) in dem Substrat auf der Source/Drain-Zone den Kontakt zwischen den Verarmungszonen verhindern oder reduzieren, der ansonsten Durchgreifspannung-Effekte in dem Transistor erzeugen kann. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besitzt die Anti-Durchgreifspannung-Schicht eine Anti-Durchgreifspannung-Eigenschaft, die im wesentlichen einheitlich über die Dicke der Anti-Durchgreifspannung-Schicht hindurch ist, und zwar verglichen beispielsweise mit derjenigen, die einer Zone zugeordnet ist, welche einer Ionenimplantation unterworfen wurde, die eine nicht einheitliche Gauß'sche Verteilung zeitigen kann.
3A ist eine Querschnittsansicht eines Substrats 300 mit Isolationszonen 305, wie beispielsweise seichten Graben-Isolationszonen, die darin ausgebildet sind. Eine Oxidschicht 310 ist auf dem Substrat 300 und auf den Isolationszonen 305 ausgebildet, und zwar unter Verwendung von Techniken, die Fachleuten bekannt sind. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung kann das Substrat 300 aus einem einkristallinen P-leitenden Silicium bestehen mit einer Kristallorientierung von <110>. Bei anderen Ausführungsformen gemäß der vorliegenden Erfindung können andere Typen von Halbleitervorrichtungen verwendet werden.
Gemäß 3B sind eine Gate-Elektrode 315 und eine Gate-Maske 320 auf der Oxidschicht 310 festgelegt, und zwar unter Verwendung eines photolithographischen Prozesses, um eine Gate-Struktur auszubilden, die die Oxidschicht 310 enthält. Es werden erste dotierte Source/Drain-Zonen 325 in dem Substrat 300 zwischen den Gate-Strukturen unter Verwendung eines ersten Ionenimplantatstoffes 329 ausgebildet. Der Ionenimplantatstoff ist dafür ausgebildet, um die erste dotierte Source/Drain-Zone 325 mit einem ersten Wert einer Dotierung auszustatten. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besteht der erste Ionenimplantatstoff 329 aus N-leitenden Donatorionen, wie beispielsweise Phosphor, um N-dotierte Source/Drain-Zonen als erste dotierte Source/Drain-Zonen 325 auszubilden. Eine Kanalzone 326 des Transistors ist in dem Substrat 300 gegenüber der Gate-Struktur zwischen den Source/-Drain-Zonen 325 gelegen.
Gemäß 3C ist auf der Gate-Struktur und auf dem Substrat 300 eine Abdeckschicht (capping layer) 330 ausgebildet. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besteht die Abdeckschicht aus Siliciumdioxid. Bei einigen Ausführungsformen nach der vorliegenden Erfindung besteht die Abdeckschicht aus einer Siliciumnitridschicht. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung wird die Abdeckschicht 330 unter Anwendung eines chemischen Niederdruck-Dampfniederschlagsverfahrens ausgebildet. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung werden andere Techniken, wie beispielsweise ein physikali sches Dampfniederschlagsverfahren (PVD) und/oder ein Atomschicht-Niederschlagsverfahren (ALD) zur Ausbildung der Abdeckungsschicht 330 verwendet.
Ein Graben 335 wird in dem Substrat 300 in Selbst-Ausrichttechnik an der Gate-Struktur ausgebildet, und zwar unter Verwendung der Abdeckungsschicht 330 als Maske. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung wird der Graben 335 unter Anwendung eines aniosotropen Ätzvorganges ausgebildet. Bei einigen Ausführungsformen nach der vorliegenden Erfindung liegt die Tiefe des Grabens 335 in einem Bereich zwischen etwa 1000 Å und etwa 2000 Å. Abschnitte der ersten dotierten Source/Drain-Zonen 325 unter der Abdeckungsschicht 330 benachbart der Kanalzone 327 werden geschützt, und werden daher nicht entfernt, trotz der Beseitigung des Substrats 300 zwischen den Gate-Strukturen, um den Graben 335 auszubilden.
Gemäß 3D wird eine Anti-Durchbruchspannung-Schicht 340 an einer Seitenwand der Gate-Struktur und an einer Seitenwand des Grabens 335 ausgebildet. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besteht die Anti-Durchbruchspannung-Schicht 340 aus einer Schicht in dem Substrat 300, welche davon getrennt ist. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung kann die Anti-Durchbruchspannung-Schicht 340 selbst-ausrichtend zu der Gate-Struktur angeordnet werden, und zwar wenn die Anti-Durchbruchspannung-Schicht 340 an der Seitenwand des Grabens 355 ausgebildet wird. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung hat die Anti-Durchbruchspannung-Schicht 340 eine erste Oberfläche, die zu der Kanalzone 327 hin weist, und eine zweite Oberfläche, gegenüber der ersten Oberfläche, die von der Kanalzone 327 weg weist. Ferner kann die Anti-Durchbruchspannung-Schicht 340 eine Querschnittsdicke besitzen, die im wesentlichen einheitlich zwischen der ersten und der zweiten Fläche ist. Die wesentliche einheitliche Dicke kann einen Eigenschaft einer Art sein, in welcher die Anti-Durchbruchspannung-Schicht 340 ausgebildet wird. Spezieller gesagt, kann die Anti-Durchbruchspannung-Schicht 340 unter Anwendung von Techniken ausgebildet werden, die eine einheitliche Dicke des Materials fördern, welches niedergeschlagen wird oder anderweitig ausgebildet wird.
Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besteht die Anti-Durchbruchspannung-Schicht 340 aus einer elektrisch isolierenden Schicht, die die weitere Entwicklung der Verarmungszone zwischen den Source- und Drain-Zonen verhindern kann. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besteht die Anti-Durchbruchspannung-Schicht 340 aus einem niedrigen k-Typ-Material, wie beispielsweise aus einer Siliciumnitrid-Schicht oder einer Siliciumdioxid-Schicht. Bei noch anderen Ausführungsformen gemäß der vorliegenden Erfindung kann die Anti-Durchbruchspannung-Schicht 340 aus anderen Materialien bestehen. Es sei darauf hingewiesen, daß die Anti-Durchbruchspannung-Schicht 340 eine vielschichtige Struktur haben kann und zwar enthaltend Kombinationen von diesen Typen an Materialien. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung kann die Anti-Durchbruchspannung-Schicht 340 unter Anwendung eines chemischen Dampfniederschlags-Verfahrens ausgebildet werden. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung kann die Anti-Durchbruchspannung-Schicht thermisch an den Seitenwänden wachsen gelassen werden.
Die Anti-Durchbruchspannung-Schicht 340 kann das Entstehen einer Verarmungszone blockieren oder reduzieren, die durch eine Source/Drain-Zone an einer entgegengesetzten Verarmungszone erzeugt wird, welche durch die gegenüberliegende Source/Drain-Zone des Transistors erzeugt wird, um die Anti-Durchbruchspannung-Erscheinung, die hier erläutert wird, zu verhindern oder zu reduzieren. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besitzt die Anti-Durchbruchspannung-Schicht 340 eine Anti-Durchbruchspannung-Eigenschaft, die im Wesentlichen einheitlich über die Dicke der Anti-Durchbruchspannung-Schicht 340 hinweg verläuft, und zwar verglichen beispielsweise mit einer Zone, die unter Anwendung einer Ionenimplantation ausgebildet wurde.
Eine Anti-Durchbruchspannung-Zone, die unter Verwendung einer Ionenimplantation bzw. eines Ionenimplantatstoffes ausgebildet wurde, wie beispielsweise bei den herkömmlichen Versuchen, die oben erläutert wurden, kann Anti-Durchbruch spannung-Eigenschaften aufweisen, die in der Zone entsprechend der Konzentration des implantierten Stoffes variieren. Wie von Fachleuten verstanden werden kann, kann eine Ionenimplantation die Ionen in der Zone gemäß einer Gauß'schen Verteilung verteilen. Bei den Ausführungsformen gemäß der vorliegenden Erfindung ist jedoch die Anti-Durchbruchspannung-Eigenschaft, die durch die Anti-Durchbruchspannung-Schicht 340 erzeugt wird, im Wesentlichen einheitlich über die Dicke der Anti-Durchbruchspannung-Schicht 340 hinweg, da die Anti-Durchbruchspannung-Schicht 340 ohne die Verwendung eines Ionenimplantats ausgebildet werden kann. Demzufolge ist bei einigen Ausführungsformen gemäß der vorliegenden Erfindung die Anti-Durchbruchspannung-Schicht 340 undotiert.
Obwohl die oben beschriebene Anti-Durchbruchspannung-Schicht 340 bei einigen Ausführungsformen undotiert ist, sei darauf hingewiesen, daß während nachfolgender Operationen, die hier noch beschrieben werden, die Anti-Durchbruchspannung-Schicht 340 einer Ionenimplantation unterworfen werden kann, wenn beispielsweise eine Source/Drain-Zone in dem Graben 335 ausgebildet wird. Es sei darauf hingewiesen, daß dieser Wert der Dotierung unbedeutend ist und man daher die Anti-Durchbruchspannung-Schicht 340 nicht als eine dotierte Schicht betrachten kann.
Um erneut auf 3D einzugehen, so wird ein erstes Halbleitermaterial 345 in dem Graben 355 bis zu einer Höhe in dem Graben 355 ausgebildet, die unter einem Übergang 356 zwischen der Source/Drain-Zone 325 und dem Substrat 300 liegt. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung wird das erste Halbleitermaterial 345 unter Verwendung eines selektiven Silicium-Epitaxial-Wachstums (SEG) ausgebildet. Bei anderen Ausführungsformen gemäß der vorliegenden Erfindung werden andere Verfahren verwendet, um das erste Halbleitermaterial 345 auszubilden. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung kann das erste Halbleitermaterial 345 eine schwer dotierte Zone in dem Graben 355 liefern, wie beispielsweise eine N++-dotierte Zone, die bei nachfolgenden Operationen ausgebildet wird.
Gemäß 3E werden die Abschnitte der Anti-Durchbruchspannung-Schicht 340 an der Seitenwand der Gate-Struktur und an der Seitenwand des Grabens 335 über dem ersten Halbleitermaterial 345 (d.h. nicht durch das erste Halbleitermaterial 345 in dem Graben 335 bedeckt) entfernt, um die erste dotierte Source/Drain-Zone 325 und die Abdeckschicht 330 freizulegen. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung werden die Abschnitte der Anti-Durchbruchspannung-Schicht 340 unter Anwendung eines Feuchtätzvorganges entfernt. Bei anderen Ausführungsformen gemäß der vorliegenden Erfindung werden die Abschnitte der Anti-Durchbruchspannung-Schicht 340 unter Anwendung anderer Techniken entfernt.
Es wird ein zweites Halbleitermaterial 350 in dem Graben auf dem ersten Halbleitermaterial 345 benachbart der ersten dotierten Source/Drain-Zone 325 ausgebildet. Das zweite Halbleitermaterial 350 wird bis zu einer Ebene ausgebildet, bei der der Graben 335 gefüllt ist, und die coplanar mit der Oberfläche des Substrats 300 verläuft, die den Graben 335 umgibt, und die ebenfalls coplanar mit einer Oberfläche der ersten dotierten Source/Drain-Zone 325 verläuft. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung wird das zweite Halbleitermaterial 350 unter Verwendung der SEG-Technik ausgebildet. Bei anderen Ausführungsformen gemäß der vorliegenden Erfindung werden andere Annäherungen verwendet, um das zweite Halbleitermaterial 350 auszubilden.
Gemäß 3F wird ein Abstandshalter 360 an der Seitenwand der Gate-Struktur hergestellt. Ein zweites Ionenimplantat 370 wird eingebracht, um eine zweite dotierte Source/Drain-Zone 365 auszubilden, mit einem zweiten Wert einer Dotierung benachbart der ersten dotierten Source/Drain-Zone 325. Demzufolge können die Ausführungsformen gemäß der vorliegenden Erfindung eine Source/Drain-Zone eines MOFSET in dem Graben 335 liefern.
Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung kann das zweite Ionenimplantat eine Source/Drain-Zone 365 liefern, die schwerer dotiert ist als die erste dotierte Source/Drain-Zone 325. Demzufolge kann die erste dotierte Source/- Drain-Zone 325 eine leicht dotierte Source/Drain-Zone für den MOFSET liefern. Beispielsweise kann der erste Wert der Dotierung, welcher der ersten dotierten Source/-Drain-Zone 325 zugeordnet ist, gleich sein N–, während der zweite Wert der Dotierung, welcher der zweiten dotierten Source/Drain-Zone 365 zugeordnet ist, gleich sein kann N+.
Bei anderen Ausführungsformen gemäß der vorliegenden Erfindung ist das erste Halbleitermaterial 345 stärker dotiert als die erste und die zweite dotierte Source/Drain-Zone. Beispielsweise kann das erste Halbleitermaterial 345 mit einem dritten Dotierungswert dotiert sein, der größer ist als der erste und der zweite Wert, die weiter oben erläutert wurden, um eine schwer dotierte N++-Zone unterhalb der zweiten dotierten Source/Drain-Zone 365 zu schaffen. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung ist das erste Halbleitermaterial 345 unter Verwendung eines dritten Ionenimplantierstoffes dotiert, und zwar in einer geeigneten Tiefe in der Source/Drain-Zone unterhalb des zweiten Halbleitermaterials 350.
Obwohl die Anti-Durchbruchspannung-Schicht 340 so dargestellt ist, daß sei an beiden Source/Drain-Zonen der Transistorstrukturen vorhanden ist, die in den Figuren veranschaulicht sind, sei darauf hingewiesen, daß bei einigen Ausführungsformen gemäß der vorliegenden Erfindung die Anti-Durchbruchspannung-Schicht 340 lediglich auf einer der Source/Drain-Zonen vorhanden ist, die dem Transistor zugeordnet sind.
Gemäß den Ausführungsformen der vorliegenden Erfindung, wie sie oben erläutert sind, kann eine getrennte Anti-Durchbruchspannung-Schicht in dem Substrat an der Source/Drain-Zone die Ausbreitung einer Verarmungszone blockieren oder reduzieren, die durch eine Source/Drain-Zone hervorgerufen wird, und zwar an einer entgegengesetzten Verarmungszone, die durch die entgegengesetzte Source/Drain-Zone des Transistors erzeugt wird, um die hier erläuterte Anti-Durchbruchspannung-Erscheinung zu verhindern oder zu reduzieren. Bei einigen Ausführungsformen gemäß der vorliegenden Erfindung besitzt die Anti-Durchbruchspannung-Schicht eine Anti-Durchbruchspannung-Eigenschaft, die im Wesentlichen einheitlich über die Dicke der Anti- Durchbruchspannung-Schicht hinweg verläuft, und zwar verglichen beispielsweise mit derjenigen, die einer Zone zugeordnet ist, welche eine Ionenimplantation unterworfen wurde, die eine nicht einheitliche Gauß'sche Verteilung aufweisen kann.
Es sei darauf hingewiesen, daß vielfältige Abwandlungen und Änderungen bei den Ausführungsformen vorgenommen werden können, die oben beschrieben sind, ohne jedoch dabei die Prinzipien der vorliegenden Erfindung zu verlassen. Alle Abwandlungen und Modifikationen fallen somit in den Rahmen der vorliegenden Erfindung, wie dieser durch die nachfolgenden Ansprüche festgehalten ist.

Claims

Integrierte Transistor-Schaltungsstruktur, mit: einer Gate-Elektrode auf einem Substrat; einer Source/Drain-Zone in dem Substrat benachbart der Gate-Elektrode; und einer Anti-Durchbruchspannung-Schicht (anti-punchthrough layer), die von dem Substrat benachbart der Source/Drain-Zone getrennt ist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 1, ferner mit: einer Kanalzone in dem Substrat gegenüber der Gate-Elektrode benachbart der Source/Drain-Zone, wobei die Anti-Durchbruchspannung-Schicht von einer Zone in dem Substrat unter der Kanalzone versetzt ist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 1, ferner mit: einer Kanalzone in dem Substrat gegenüber der Gate-Elektrode und benachbart zu der Source/Drain-Zone, wobei die Anti-Durchbruchspannung-Schicht eine erste Oberfläche aufweist, die von der Kanalzone weg zeigt, und eine zweite Oberfläche aufweist, die der ersten Oberfläche gegenüber liegt, die zur Kanalzone hin weist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 1, bei der die Anti-Durchbruchspannung-Schicht eine undotierte Anti-Durchbruchspannung-Schicht aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 1, bei der die integrierte Transistor-Schaltungsstruktur einen MOSFET einer Speichervorrichtung aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 1, bei der die Anti-Durchbruchspannung-Schicht eine elektrische isolierende Schicht umfaßt.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 1, bei der die Anti-Durchbruchspannung-Schicht eine Oxidschicht umfaßt.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 1, bei der die Anti-Durchbruchspannung-Schicht im Wesentlichen einheitliche Anti-Durchbruchspannung-Eigenschaften über eine Dicke der Schicht hinweg aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 1, ferner mit: einem Graben in dem Substrat, der mit der Gate-Elektrode selbst-ausgerichtet angeordnet ist, wobei die Anti-Durchbruchspannung-Schicht in dem Graben vorhanden ist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 10, bei der die Source/Drain-Zone in dem Graben vorhanden ist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 9, bei der die Anti-Durchbruchspannung-Schicht an einer Seitenwand des Grabens vorhanden ist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 11, bei der die Anti-Durchbruchspannung-Schicht folgendes aufweist: eine Oxidschicht; und eine Nitridschicht.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 9, bei der die Anti-Durchbruchspannung-Schicht eine oder mehrere Schichten gemäß einer Siliciumdioxid-Schicht und einer Siliciumnitrid-Schicht aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 9, ferner mit: einem ersten Halbleitermaterial in dem Graben, und einem zweiten Halbleitermaterial in dem Graben, welches auf dem ersten Halbleitermaterial zwischen der Gate-Elektrode und dem ersten Halbleitermaterial vorgesehen ist, wobei das zweite Halbleitermaterial die Source/Drain-Zonen aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 14, ferner mit: einer leicht dotierten Source/Drain-Zone in dem Substrat benachbart der Source/Drain-Zone in dem Graben.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 15, bei der eine Oberfläche des ersten Halbleitermaterials in dem Graben unterhalb eines Übergangs der leicht dotierten Source/Drain-Zone und dem Substrat gelegen ist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 15, bei der eine Oberfläche des zweiten Halbleitermaterials in dem Graben coplanar mit einer Oberfläche der leichten dotierten Source/Drain-Zone benachbart dem Graben verläuft.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 14, bei der die Anti-Durchgreifspannung-Schicht an einem Abschnitt einer Seitenwand des Grabens benachbart dem zweiten Halbleitermaterial fehlt.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 18, bei der das zweite Halbleitermaterial direkt auf dem Abschnitt der Seitenwand vorhanden ist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 1, ferner mit: einer Abdeckschicht (capping layer) auf der Gate-Elektrode.
Integrierte Transistor-Schaltungsstruktur mit: einer Gate-Elektrode auf einem Substrat; einem Graben in dem Substrat, welches mit der Gate-Elektrode selbst-ausrichtend angeordnet ist; und einer Source/Drain-Zone in dem Graben.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 21, ferner mit: einem ersten Halbleitermaterial in dem Graben; und einem zweiten Halbleitermaterial auf dem ersten Halbleitermaterial in dem Graben, und zwar zwischen der Gate-Elektrode und dem ersten Halbleitermaterial, wobei das zweite Halbleitermaterial die Source/Drain-Zone enthält.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 21, ferner mit: einer Anti-Durchgreifspannung-Schicht an einer Seitenwand des Grabens.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 22, ferner mit: einer Anti-Durchgreifspannung-Schicht an einer Seitenwand des Grabens, wobei die Anti-Durchgreifspannung-Schicht an einem Abschnitt der Seitenwand nahe dem zweiten Halbleitermaterial fehlt.
Integrierte Transistor-Schaltungsstrukturen nach Anspruch 24, bei der der Abschnitt der Seitenwand sich direkt auf dem zweiten Halbleitermaterial befindet.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 21, ferner mit: einer leicht dotierten Source/Drain-Zone in dem Substrat benachbart zu der Source/Drain-Zone.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 26, bei der eine Oberfläche des ersten Halbleitersubstrats in dem Graben sich unter einem Übergang einer leicht dotierten Source/Drain-Zone und des Substrats benachbart zu der Source/Drain-Zone befindet.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 26, bei der eine Oberfläche des zweiten Halbleitermaterials in dem Graben coplanar mit einer Oberfläche der leicht dotierten Source/Drain-Zone verläuft.
Integrierte Transistor-Schaltungsstruktur mit: einer Gate-Elektrode auf einem Substrat; einem Graben in dem Substrat, welches mit der Gate-Elektrode selbst ausgerichtet angeordnet ist; einer Source/Drain-Zone in dem Graben; und einer Anti-Durchgreifspannung-Schicht an einer Seitenwand des Grabens.
Integriere Transistor-Schaltungsstruktur nach Anspruch 29, ferner mit: einem ersten Halbleitermaterial in dem Graben; und einem zweiten Halbleitermaterial auf dem ersten Halbleitermaterial in dem Graben zwischen der Gate-Elektrode und dem ersten Halbleitermaterial, wobei das zweite Halbleitermaterial die Source/Drain-Zone aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 30, bei der eine Oberfläche des ersten Halbleitermaterials in dem Graben sich unter einem Übergang einer leicht dotierten Source/Drain-Zone und dem Substrat benachbart dem Graben befindet.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 30, bei der eine Oberfläche des zweiten Halbleitersubstrats in dem Graben coplanar mit einer Oberfläche der leicht dotierten Source/Drain-Zone benachbart dem Graben verläuft.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 30, bei der die Anti-Durchgreifspannung-Schicht eine Oxidschicht an einer Seitenwand des Grabens aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 29, bei der die Anti-Durchgreifspannung-Schicht an einem Abschnitt einer Seitenwand des Grabens benachbart dem zweiten Halbleitersubstrat fehlt.
Integrierte Transistor-Schaltungsstruktur, mit: einer Gate-Elektrode auf einem Substrat; einer Source/Drain-Zone in dem Substrat benachbart der Gate-Elektrode; und einer elektrisch isolierenden Anti-Durchgreifspannung-Schicht in dem Substrat benachbart der Source/Drain-Zone.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 35, bei der die elektrisch isolierende Anti-Durchgreifspannung-Schicht eine Oxidschicht aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 36, bei der die elektrisch isolierende Anti-Durchgreifspannung-Schicht ferner eine Nitridschicht aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 35, bei der die elektrisch isolierende Anti-Durchgreifspannung-Schicht eine oder mehrere Schichten gemäß einer Siliciumdioxid-Schicht und einer Siliciumnitrid-Schicht aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 35, ferner mit: einem Graben in dem Substrat, welches zu der Gate-Elektrode durch Selbst-Ausrichttechnik angeordnet ist, wobei die elektrisch isolierende Anti-Durchgreifspannung-Schicht auf einer Seitenwand des Grabens vorhanden ist.
Integrierte Transistor-Schaltungsstruktur mit: einer Gate-Elektrode auf einem Substrat; einer Source/Drain-Zone in dem Substrat benachbart der Gate-Elektrode; und einer Anti-Durchgreifspannung-Schicht in dem Substrat, die durch Selbst-Ausrichttechnik zu der Gate-Elektrode benachbart der Source/Drain-Zone angeordnet ist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 40, ferner mit: einem Graben in dem Substrat, der mit der Gate-Elektrode durch Selbst-Ausrichttechnik ausgerichtet ist, wobei die Anti-Durchgreifspannung-Schicht an einer Seitenwand des Grabens ausgebildet ist.
Integrierte Transistor-Schaltungsstruktur mit: einer Gate-Elektrode auf einem Substrat; einer Source/Drain-Zone in dem Substrat benachbart der Gate-Elektrode; und einer Anti-Durchgreifspannung-Schicht mit einer im wesentlichen einheitlichen Anti-Durchgreifspannung-Eigenschaft über eine Dicke der Anti-Durchgreifspannung-Schicht hinweg, und zwar benachbart zu der Source/Drain-Zone.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 42, bei der die Anti-Durchgreifspannung-Schicht eine Oxidschicht aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 43, bei der die Anti-Durchgreifspannung-Schicht eine Nitridschicht aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 42, bei der die Anti-Durchgreifspannung-Schicht eine oder mehrere Schichten gemäß einer Siliciumdioxid-Schicht und einer Siliciumnitrid-Schicht umfaßt.
Integrierte Transistor-Schaltungsstruktur mit: einer Gate-Elektrode auf einem Substrat; einer Source/Drain-Zone in dem Substrat, und zwar benachbart zu der Gate-Elektrode; und einer undotierten Anti-Durchgreifspannung-Schicht benachbart zu der Source/Drain-Zone.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 46, bei der die nicht dotierte Anti-Durchgreifspannung-Schicht eine Oxidschicht aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 47, bei der die undotierte Anti-Durchgreifspannung-Schicht eine Nitridschicht aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 47, bei der die undotierte Anti-Durchgreifspannung-Schicht eine oder mehrere Schichten gemäß einer Siliciumdioxid-Schicht und einer Siliciumnitrid-Schicht aufweist.
Integrierte Transistor-Schaltungsstruktur mit: einer Gate-Elektrode auf einem Substrat; einer Drain-Zone in dem Substrat benachbart der Gate-Elektrode, die so konfiguriert ist, um eine Drain-Verarmungszone in dem Substrat zu generieren; einer Source-Zone in dem Substrat benachbart zu der Gate-Elektrode und gegenüber der Drain-Zone, die so konfiguriert ist, um eine Source-Verarmungszone in dem Substrat zu generieren, die sich zu der Drain-Verarmungszone hin erstreckt; und einer Anti-Durchgreifspannung-Schicht in dem Substrat auf der Drain-Zone und ohne eine solche Schicht an der Source-Zone, um die Drain-Verarmungszone zu blockieren, damit sie nicht die Source-Verarmungszone erreicht.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 50, bei der die Anti-Durchgreifspannung-Schicht eine getrennte Schicht in dem Substrat aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 50, bei der die Anti-Durchgreifspannung-Schicht eine elektrische isolierende Schicht aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 50, bei der die Anti-Durchgreifspannung-Schicht eine undotierte Anti-Durchgreifspannung-Schicht aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 50, bei der die Anti-Durchgreifspannung-Schicht durch Selbst-Ausrichttechnik zur Gate-Elektrode ausgerichtet ist.
Integriere Transistor-Schaltungsstruktur nach Anspruch 50, bei der die Anti-Durchgreifspannung-Schicht eine im wesentlichen einheitliche Anti-Durchgreifspannung-Eigenschaft über eine Dicke der Anti-Durchgreifspannung-Schicht hinweg aufweist.
Integrierte Transistor-Schaltungsstruktur mit: einer Gate-Elektrode auf einem Substrat; einem Graben, der selbst-ausrichtend zur Gate-Elektrode angeordnet ist; einer Source/Drain-Zone in dem Graben benachbart zur Gate-Elektrode; einer Kanalzone in dem Substrat gegenüber der Gate-Elektrode; einer Anti-Durchgreifspannung-Schicht an einem unteren Abschnitt einer Seitenwand des Grabens benachbart zu einer Zone in dem Substrat unter der Kanalzone, wobei diese Schicht an einem oberen Abschnitt der Seitenwand benachbart der Source/Drain-Zone fehlt.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 56, ferner mit: einem ersten Halbleitermaterial in dem Graben; und einem zweiten Halbleitermaterial auf dem ersten Halbleitermaterial in dem Graben zwischen der Gate-Elektrode und dem ersten Halbleitermaterial, wobei das zweite Halbleitermaterial die Source/Drain-Zone aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 56, bei der der Graben eine Tiefe in dem Substrat in einem Bereich zwischen etwa 1000 Å und etwa 2000 Å aufweist.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 57, ferner mit: einer leicht dotierten Source/Drain-Zone außerhalb des Grabens, und zwar zwischen der Source/Drain-Zone und der Gate-Elektrode, wobei die Source/Drain-Zone stärker dotiert ist als die leicht dotierte Source/Drain-Zone.
Integrierte Transistor-Schaltungsstruktur nach Anspruch 57, ferner mit: einer dotierten Source/Drain-Zone außerhalb des Grabens, und zwar zwischen der Source/Drain-Zone und der Gate-Elektrode, wobei die Source/Drain-Zone und die dotierte Source/Drain-Zone etwa gleich dotiert sind; und wobei das erste Halbleitermaterial stärker dotiert ist als das zweite Halbleitermaterial.
Verfahren zur Herstellung einer integrierten Transistor-Schaltungsstruktur, bei dem: eine Gate-Elektrode auf einem Substrat ausgebildet wird; eine Anti-Durchgreifspannung-Schicht getrennt von dem Substrat und benachbart zu der Gate-Elektrode ausgebildet wird; und eine Source/Drain-Zone in dem Substrat auf der Anti-Durchgreifspannung-Schicht benachbart zur Gate-Elektrode ausgebildet wird.
Verfahren nach Anspruch 61, bei dem die Ausbildung der Anti-Durchgreifspannung-Schicht folgendes umfaßt: Ausbilden eines Grabens in dem Substrat in selbst-ausrichtender Weise zu der Gate-Elektrode; und Ausbilden der Anti-Durchgreifspannung-Schicht an einer Seitenwand des Grabens.
Verfahren nach Anspruch 62, bei dem die Ausbildung der Anti-Durchgreifspannung-Schicht wenigstens einen der Vorgänge gemäß Niederschlagen oder Wachsen lassen der Anti-Durchgreifspannung-Schicht an der Seitenwand umfaßt.
Verfahren nach Anspruch 62, bei dem die Ausbildung der Anti-Durchgreifspannung-Schicht das Ausbilden einer elektrisch isolierenden Schicht an der Seitenwand umfaßt.
Verfahren nach Anspruch 62, bei dem die Ausbildung der Anti-Durchgreifspannung-Schicht die Ausbildung einer Siliciumoxid-Schicht an der Seitenwand umfaßt.
Verfahren nach Anspruch 65, ferner mit dem folgenden Schritt: Ausbilden einer Siliciumnitrid-Schicht auf der Siliciumoxid-Schicht.
Verfahren nach Anspruch 62, ferner mit den folgenden Schritten: Ausbilden eines ersten Halbleitermaterials bis zu einer ersten Ebene unterhalb einer Oberfläche des Substrats, so daß ein Abschnitt der Anti-Durchgreifspannung-Schicht über der ersten Ebene freigelegt ist; und Entfernen des freigelegten Abschnitts der Anti-Durchgreifspannung-Schicht, so daß die Anti-Durchgreifspannung-Schicht von der Seitenwand des Grabens über der ersten Ebene beseitigt wird bzw. nicht mehr vorhanden ist.
Verfahren nach Anspruch 67, ferner mit den folgenden Schritten: Ausbilden eines zweiten Halbleitermaterials in dem Graben auf dem ersten Halbleitermaterial bis zu einer Ebene oder Höhe in dem Graben entsprechend einem coplanaren Verlauf mit der Oberfläche des Substrats.
Verfahren nach Anspruch 68, bei dem die Ausbildung des ersten Halbleitermaterials und das Ausbilden des zweiten Halbleitermaterials das Wachsen lassen des ersten und des zweiten Halbleitermaterials in getrennten Schritten unter Anwendung eines Silicium-Epitaxial-Wachstums umfaßt.
Verfahren nach Anspruch 61, bei dem die Ausbildung der Source/Drain-Zone das folgende umfaßt: Ausbilden eines ersten Halbleitermaterials in dem Graben; Ausbilden eines zweiten Halbleitermaterials in dem Graben, und zwar auf dem ersten Halbleitermaterial; und Implantieren von Ionen in das erste Halbleitermaterial, um die Source/Drain-Zone auszubilden.
Verfahren nach Anspruch 70, bei dem das Implantieren der Ionen das Implantieren von ersten Ionen in die erste Halbleiterschicht mit einer ersten Dosis umfaßt, und wobei das Verfahren die folgenden Schritte aufweist: Implantieren von zweiten Ionen in das erste Halbleitermaterial mit einer zweiten Dosis, die größer ist als die erste Dosis.
Verfahren nach Anspruch 61, bei dem die Anti-Durchgreifspannung-Schicht eine im Wesentlichen einheitliche Anti-Durchgreifspannung-Eigenschaft über eine Dicke der Anti-Durchgreifspannung-Schicht hinweg aufweist.
Verfahren zur Herstellung einer integrierten Transistor-Schaltungsstruktur, mit den folgenden Schritten: Ausbilden einer Gate-Elektrode auf einem Substrat; Ausbilden eines Grabens durch Selbst-Ausrichten mit einer Gate-Elektrode; und Ausbilden einer Anti-Durchgreifspannung-Schicht in dem Graben.
Verfahren nach Anspruch 73, bei dem die Ausbildung der Anti-Durchgreifspannung-Schicht folgendes umfaßt: Ausbilden einer Oxidschicht von einem Abschnitt einer Seitenwand des Grabens, Ausbilden eines ersten Halbleitermaterials an dem Abschnitt der Seitenwand des Grabens; und Ausbilden eines zweiten Halbleitermaterials in dem Graben, und zwar auf dem ersten Halbleitermaterial.
Verfahren nach Anspruch 74, bei dem die Ausbildung des ersten Halbleitermaterials und die Ausbildung des zweiten Halbleitermaterials das Ausbilden der ersten und der zweiten Halbleitermaterialien unter Anwendung eines Silicium-Epitaxial-Wachstums umfaßt.
Verfahren zur Herstellung einer integrierten Transistor-Schaltungsstruktur mit den folgenden Schritten: Ausbilden einer Gate-Elektrode auf einem Substrat; Implantieren von ersten Ionen in das Substrat unter Verwendung der Gate-Elektrode als Maske, um eine erste dotierte Source/Drain-Zone gemäß einer ersten Dosis auszubilden; Ausbilden einer Abdeckungsschicht auf der Gate-Elektrode und auf der ersten dotierten Source/Drain-Zone; Ausbilden eines Grabens in dem Substrats in selbst-ausrichtender Weise zu der Gate-Elektrode unter Verwendung der Gate-Elektrode und der Abdeckungsschicht als Maske unter Belassung eines Abschnitts der ersten dotierten Source/Drain-Zone in dem Substrat und der Abdeckungsschicht; Ausbilden einer Anti-Durchgreifspannung-Schicht an einer Seitenwand des Grabens und an einer Seitenwand der Abdeckungsschicht; Ausbilden eines ersten Halbleitermaterials bis zu einer ersten Höhe in dem Graben, wobei ein Abschnitt der Seitenwand des Grabens durch das erste Halbleitermaterial unbedeckt belassen wird; Entfernen der Anti-Durchgreifspannung-Schicht von dem unbedeckten Abschnitt der Seitenwand und von einer Seitenwand der Gate-Elektrode; Ausbilden eines zweiten Halbleitermaterials bis zu einer zweiten Höhe oder Ebene in dem Graben auf dem ersten Halbleitermaterial, um den unbedeckten Abschnitt der Seitenwand zu bedecken; Ausbilden eines Abstandhalters an der Seitenwand der Gate-Elektrode, wobei eine unbedeckte Oberfläche des zweiten Halbleitermaterials belassen wird; und Implantieren von zweiten Ionen in das zweite Halbleitermaterial, um eine zweite dotierte Source/Drain-Zone mit einer zweiten Dosis zu schaffen, die größer ist als die erste Dosis, und zwar benachbart zu der ersten dotierten Source/Drain-Zone.
Verfahren nach Anspruch 76, bei dem ferner: dritte Ionen in das erste Halbleitermaterial implantiert werden.
Verfahren nach Anspruch 76, bei dem die Ausbildung des Grabens das Ausbilden des Grabens bis zu einer Tiefe in dem Bereich zwischen etwa 1000 Å und etwa 2000 Å umfaßt.
Verfahren nach Anspruch 76, bei dem das Ausbilden des ersten Halbleitermaterials und das Ausbilden des zweiten Halbleitermaterials das Ausbilden des ersten und des zweiten Halbleitermaterials unter Anwendung eines Silicium-Epitaxial-Wachstums umfaßt.
Verfahren nach Anspruch 76, bei dem das Ausbilden des ersten Halbleitermaterials bis zu der ersten Höhe oder Ebene das Ausbilden des ersten Halbleitermaterials bis unterhalb der ersten dotierten Source/Drain-Zone umfaßt; und das Ausbilden des zweiten Halbleitermaterials bis zu der zweiten Höhe oder Ebene das Ausbilden des zweiten Halbleitermaterials coplanar mit einer Oberfläche des Substrats umfaßt.
Verfahren nach Anspruch 76, bei dem die Anti-Durchgreifspannung-Schicht eine Siliciumoxid-Schicht aufweist.
Verfahren nach Anspruch 76, bei dem die Anti-Durchbruchspannung-Schicht eine Siliciumnitrid-Schicht aufweist.
Verfahren nach Anspruch 76, bei dem die Anti-Durchbruchspannung-Schicht eine im Wesentlichen einheitliche Durchbruchspannung-Eigenschaft über eine Dicke der Anti-Durchbruchspannung-Schicht hinweg aufweist.