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Die
Erfindung bezieht sich auf eine nichtflüchtige Speicherzelle nach dem
Oberbegriff des Anspruchs 1 und auf ein Verfahren zur Herstellung
derselben.
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Halbleiterspeicherbauelemente
können
zum Beispiel entweder als flüchtige
Speicherbauelemente oder nichtflüchtige
Speicherbauelemente kategorisiert werden. Flüchtige Speicherbauelemente
können
ihre gespeicherten Daten verlieren, wenn ihre Leistungsversorgungen
unterbrochen werden, während
nichtflüchtige
Speicherbauelemente ihre gespeicherten Daten halten können, selbst
wenn ihre Leistungsversorgungen unterbrochen werden. Demgemäß wurden
nichtflüchtige
Speicherbauelemente verbreitet in Speicherkarten, wie zum Beispiel
Smartcards, und mobilen Telekommunikationssystemen verwendet, wie
zum Beispiel Mobiltelefonen.
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Nichtflüchtige Speicherbauelemente
können
zum Beispiel entweder als Flash-Speicherbauelement vom NAND-Typ
oder als Flash-Speicherbauelement vom NOR-Typ klassifiziert werden.
Ein Flash-Speicherbauelement vom NOR-Typ kann eine relativ große Abtasttoleranz
im Vergleich zum Flash-Speicherbauelement vom NAND-Typ aufweisen.
Außerdem
kann eine Einheitszelle des Flash-Speicherbauelements vom NOR-Typ
aus lediglich einem Zellentransistor bestehen. Es bestehen jedoch
bestimmte, mit einem Flash-Speicherbauelement vom NOR-Typ verknüpfte Schwierigkeiten.
Wenn zum Beispiel irgendeine der Speicherzellen des Flash-Speicherbauelements
vom NOR-Typ überlöscht wird
und sich eine benachbarte Zelle, die sich eine Bitleitung mit der überlöschten Zelle
teilt, in einem programmierten Zustand befindet, kann es schwierig
sein, die in der programmierten Zelle gespeicherten Daten selektiv
auszulesen. Dies liegt daran, dass ein unerwünschter Leckstrom durch die überlöschte Zelle
und die damit verbundene Bitleitung fließen kann, selbst wenn die programmierte
Zelle in einem Lesemodus ausgewählt
ist.
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Um
die vorstehend erwähnte
Schwierigkeit des Überlöschens zu
lösen,
wurden bei einem Flash-Speicherbauelement vom NOR-Typ eine Speicherzelle
mit zwei Transistoren verwendet, die einen Zellentransistor und
einen Auswahltransistor beinhaltet, die seriell miteinander verschaltet
sind. Die Zwei-Transistor-Speicherzelle kann unter Verwendung eines
Kanalinjektionsphänomens
von heißen
Elektronen (CHE) programmiert werden. Nichtsdestoweniger erfordert
das vorstehend erwähnte
Flash-Speicherbauelement vom NOR-Typ weiterhin einen hohen Programmierstrom
und weist somit auch einen hohen Stromverbrauch auf.
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Demzufolge
wurde eine Drei-Transistor-Speicherzelle vorgeschlagen, um die vorstehend
erwähnten Schwierigkeiten
(wie Überlöschen und
hoher Stromverbrauch) der Ein-Transistor-Speicherzelle und der Zwei-Transistor-Speicherzelle
zu überwinden.
Die Drei-Transistor-Speicherzelle wurde verbreitet in Flash-Speicherbauelementen
von Smartcards verwendet, die selektiv ein einzelnes Byte löschen können, das von
acht Speicherzellen bereitgestellt wird, die jeweils mit einer von
acht benachbarten Bitleitungen verbunden sind.
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Ein
Beispiel für
die Drei-Transistor-Speicherzelle ist in der Patentschrift
US 6.680.230 beschrieben. Die
dortige Drei-Transistor-Speicherzelle beinhaltet zwei Auswahltransistoren
und einen Zellentransistor, der zwischen den Auswahltransistoren
ausgebildet ist. Gatestrukturen der Auswahltransistoren und des
Zellentransistors werden unter Verwendung herkömmlicher Photolithographie-
und Ätzprozesse
gebildet. So können Abstände zwischen
den Auswahl-Gatestrukturen und der Zellen-Gatestruktur durch die
Auflösungsgrenze
des Photolithographieprozesses gesteuert werden. Als ein Ergebnis
kann es eine Beschränkung
bei der Reduzierung der Fläche
geben, welche die Drei-Transistor-Speicherzelle belegt. Mit anderen
Worten kann es eine Beschränkung
in der Verbesserung der Integrationsdichte eines Flash-Speicherbauelements
geben, das die Drei-Transistor-Speicherzelle verwendet. Des Weiteren
weisen die dortigen Auswahl-Gatestrukturen die gleiche Stapelgatestruktur
wie die Zellen-Gatestruktur auf. Mit anderen Worten beinhaltet jede
der Zellen-Gatestrukturen ein floatendes Gate und eine Wortleitung
(oder eine Steuergateelektrode), die sequentiell gestapelt sind,
und jede der Auswahl-Gatestrukturen beinhaltet eine Hauptgateelektrode
(oder eine Auswahlleitung) und eine Dummy-Gateelektrode, die dem
floatenden Gate beziehungsweise der Wortleitung entsprechen. So
kann eine Technik mit anstoßendem
("butting") Kontakt erforderlich
sein, um die Hauptgateelektrode mit der Dummy-Gateelektrode elektrisch
zu verbinden, und es kann auch eine zusätzliche Fläche für den anstoßenden Kontakt erforderlich
sein.
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Somit
besteht ein Bedarf für
ein nichtflüchtiges
Speicherbauelement mit einer verbesserten Integrationsdichte im
Vergleich zu herkömmlichen
nichtflüchtigen
Speicherbauelementen sowie für
ein Herstellungsverfahren hierfür.
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Der
Erfindung liegt als technisches Problem die Bereitstellung einer
nichtflüchtigen
Speicherzelle der eingangs genannten Art sowie eines zugehörigen Herstellungsverfahrens
zugrunde, mit denen sich die oben erwähnten Schwierigkeiten des Standes
der Technik reduzieren oder eliminieren lassen und die insbesondere eine
hohe Integrationsdichte ermöglichen.
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Die
Erfindung löst
dieses Problem durch die Bereitstellung einer nichtflüchtigen
Speicherzelle mit den Merkmalen des Anspruchs 1 und eines Herstellungsverfahrens
mit den Merkmalen des Anspruchs 11.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Vorteilhafte
Ausführungsformen
der Erfindung werden nachfolgend beschrieben und sind in den Zeichnungen
dargestellt, in denen zeigen:
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1 ein
Ersatzschaltbild, das einen Teil eines Zellenfeldbereichs veranschaulicht,
der in einem nichtflüchtigen
Speicherbauelement verwendet wird,
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2 eine
Draufsicht auf ein Paar Speicherzellen des in 1 gezeigten
Zellenfeldbereichs,
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3A, 4A, 5A, 6A, 7A, 8A, 9A und 10A Querschnittansichten entlang einer Linie I-I' von 2,
um eine Speicherzelle eines nichtflüchtigen Speicherbauelements
und ein Verfahren zur Herstellung derselben zu veranschaulichen,
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3B, 4B, 5B, 6B, 7B, 8B, 9B und 10B Querschnittansichten entlang einer Linie II-II' von 2,
um die Speicherzelle des nicht flüchtigen
Speicherbauelements und das Verfahren zur Herstellung derselben
zu veranschaulichen.
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Nunmehr
wird die Erfindung im Folgenden unter Bezugnahme auf die begleitenden
Zeichnungen vollständiger
beschrieben, in denen exemplarische Ausführungsformen der Erfindung
gezeigt sind. Gleiche Bezugszeichen werden zur Bezeichnung identischer
oder funktionell äquivalenter
Elemente in den verschiedenen Zeichnungen verwendet.
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1 veranschaulicht
im Ersatzschaltbild einen Teil eines Zellenfeldbereichs eines nichtflüchtigen Speicherbauelements
gemäß einer
exemplarischen Ausführungsform
der Erfindung. Bezugnehmend auf 1 sind sechzehn
Zellen, die zwei Bytes bilden, z.B. ein erstes und ein zweites Byte
BT1 und BT2, entlang von Zeilen und Spalten angeordnet. Acht Zellen,
die das erste Byte BT1 bilden, sind entlang einer ersten Zeile angeordnet,
und die anderen acht Zellen, die das zweite Byte BT2 bilden, sind
entlang einer zweiten Zeile angeordnet.
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Jede
der Zellen besteht aus drei Transistoren, insbesondere einem Drain-Auswahltransistor
DST, einem Zellentransistor CT und einem Source-Auswahltransistor
SST, die seriell miteinander verbunden sind. Jeder der Drain-Auswahltransistoren
DST und der Source-Auswahltransistoren SST kann eine einzelne Gateelektrode
beinhalten, und jeder der Zellentransistoren CT kann eine floatende
Gateelektrode und eine Steuergateelektrode beinhalten, die sequentiell
gestapelt sind.
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Gateelektroden
der Drain-Auswahltransistoren DST des ersten Bytes BT1 sind mit
einer ersten Drain-Auswahlleitung DSL1 elektrisch verbunden, und
Gateelektroden der Source-Auswahltransistoren SST des ersten Bytes
BT1 sind mit einer ersten Source-Auswahlleitung SSL1 elektrisch
verbunden. Außerdem
sind Gateelektroden der Drain-Auswahltransistoren DST des zweiten
Bytes BT2 mit einer zweiten Drain-Aus wahlleitung DSL2 elektrisch
verbunden, und Gateelektroden der Source-Auswahltransistoren SST des zweiten Bytes
BT2 sind mit einer zweiten Source-Auswahlleitung SSL2 elektrisch
verbunden. Zudem sind Steuergateelektroden der Zellentransistoren
CT des zweiten Bytes BT2 mit einer zweiten Wortleitung WL2 elektrisch
verbunden.
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Sourcebereiche
der Source-Auswahltransistoren SST des ersten und des zweiten Bytes
BT1 und BT2 sind mit einer gemeinsamen Sourceleitung CSL elektrisch
verbunden. Des Weiteren sind Drainbereiche der ersten bis achten
Drain-Auswahltransistoren DST des ersten Bytes BT1 mit ersten bis
achten Bitleitungen BL1, BL2, ... beziehungsweise BL8 elektrisch
verbunden. Außerdem
sind Drainbereiche der ersten bis achten Drain-Auswahltransistoren
DST des zweiten Bytes BT2 mit den ersten bis achten Bitleitungen
BL1, BL2, ... beziehungsweise BL8 elektrisch verbunden.
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Die
Source-Auswahltransistoren SST, die Drain-Auswahltransistoren DST
und die Zellentransistoren CT, die das erste und das zweite Byte
BT1 und BT2 bilden, können
in einer einzigen p-Mulde PPW vorgesehen sein.
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Demzufolge
können
die in 1 gezeigten Zellen so angeordnet sein, dass sie
die gleiche Konfiguration wie Flash-Speicherzellen vom NOR-Typ aufweisen. Die
Zellen dieser exemplarischen Ausführungsform werden jedoch durch
den gleichen Mechanismus wie Flash-Speicherzellen vom NAND-Typ betrieben,
wie im Folgenden beschrieben.
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In
dem Fall, dass die in 1 gezeigten Zellentransistoren
CT so ausgelegt sind, dass sie eine Programmierspannung von etwa
18V verwenden, kann jede beliebige der Zellen von 1 unter
Verwendung der in der folgenden Tabelle 1 beschriebenen Vorspannungsbedingungen
selektiv programmiert werden.
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Um
zum Beispiel eine mit der ersten Bitleitung BL1 verbundene Zelle
S unter den Zellen des in 1 gezeigten
ersten Bytes BT1 selektiv zu programmieren, werden Spannungen von
etwa 10V, etwa 0V, etwa –8V und
etwa –8V
an die erste Wortleitung WL1, die erste Drain-Auswahlleitung DSL1, die erste Source-Auswahlleitung
SSL1 bzw. die erste Bitleitung BL1 angelegt, die mit der ausgewählten Zelle
S verbunden sind. Außerdem
werden Spannungen von etwa 0V, etwa 0V, etwa –8V und eine Leistungsversorgungsspannung
Vcc an die zweite Wortleitung WL2, die zweite Drain-Auswahlleitung
DSL2, die zweite Source-Auswahlleitung
SSL2 bzw. die zweite bis achte Bitleitung BL2, BL3, ... und BL8
angelegt. Außerdem
wird eine Spannung von etwa –8V
an die p-Mulde PPW angelegt, und die gemeinsame Sourceleitung CSL
kann floaten. In diesem Fall sind alle Drain-Auswahltransistoren
DST angeschaltet d.h. leitend geschaltet, und alle Source-Auswahltransistoren SST
sind ausgeschaltet, d.h. sperrend geschaltet. Demgemäß wird eine
hohe Spannung von etwa 18V zwischen eine Steuergateelektrode und
einen Kanalbereich der Zellentransistoren CT der ausgewählten Zelle
S angelegt. Als ein Ergebnis wird die ausgewählte Zelle durch einen Fowler-Nordheim(F-N)-Tunneleffekt
programmiert.
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Während der
Programmierung der ausgewählten
Zelle werden nicht ausgewählte
Zellen A des ersten Bytes BT1 nicht programmiert, die mit je einer
der zweiten bis achten Bitleitung BL2, BL3, ... und BL8 verbunden
sind. Dies liegt daran, dass eine Programmierverhinderungsspannung
(z.B. die Leistungsversorgungsspannung Vcc) an Kanalbereiche der
Zellentransistoren CT der zweiten bis achten Zelle A angelegt wird.
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Eine
nicht ausgewählte
Zelle B des zweiten Bytes BT2, die mit der ersten Bitleitung BL1
verbunden ist, wird während
der Programmierung der ausgewählten
Zelle S ebenfalls nicht programmiert. Dies liegt daran, dass eine
Spannung von etwa 0V an die mit der nicht ausgewählten Zelle B verbundene zweite
Wortleitung WL2 angelegt wird, selbst wenn eine Spannung von etwa –8V an einen
Kanalbereich des Zellentransistors CT der nicht ausgewählten Zelle
B angelegt wird.
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Des
Weiteren kann jedes beliebige des ersten und des zweiten Bytes BT1
und BT2, die in 1 gezeigt sind, selektiv gelöscht werden.
Um zum Beispiel das erste Byte BT1 selektiv zu löschen, wird eine Spannung von
etwa –8V
und eine Massespannung von etwa 0V an die erste beziehungsweise
zweite Wortleitung WL1 und WL2 angelegt, und eine Spannung von etwa
10V wird an die p-Mulde PPW angelegt. In diesem Fall wird eine Löschspannung
von etwa 18V zwischen die Steuergateelektroden einerseits und die
Kanalbereiche andererseits aller Zellentransistoren CT des ersten
Bytes BT1 angelegt, und eine geringe Spannung von etwa 10V wird
zwischen die Steuergateelektroden einerseits und die Kanalbereiche
andererseits aller Zellentransistoren CT des zweiten Bytes BT2 angelegt.
Als ein Ergebnis werden nur die Zellentransistoren CT des ersten Bytes
BT1 selektiv gelöscht.
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Daten,
die in den Zellen von 1 gespeichert sind, können unter
Verwendung des gleichen Verfahrens wie eines Lesemodus eines typischen
Flash-Speicherbauelements vom NOR-Typ ausgelesen werden. Demgemäß braucht
ein Lesevorgang der in 1 gezeigten Zellen hier nicht
weiter beschrieben werden.
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2 veranschaulicht
eine Draufsicht, die einen Teil eines Zellenfeldbereichs eines nichtflüchtigen Speicherbauelements,
das Drei-Transistor-Speicherzellen
gemäß exemplarischen
Ausführungsformen
der Erfindung verwendet. Die 3A, 4A, 5A, 6A, 7A, 8A, 9A und 10A sowie die 3B, 4B, 5B, 6B, 7B, 8B, 9B und 10B veranschaulichen in entsprechenden Querschnittansichten
entlang einer Linie I-I' bzw.
II-II' von 2 Drei-Transistor-Speicherzellen
gemäß exemplarischen
Ausführungsformen
der Erfindung und Verfahren zur Herstellung derselben.
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Bezugnehmend
auf die 2, 3A und 3B werden
n-leitende Störstellenionen
in einen vorgegebenen Bereich eines Halbleitersubstrats 1 implantiert,
wie zum Beispiel ein Siliciumsubstrat, um dadurch eine n-Mulde 3 zu
bilden. In die n-Mulde 3 werden p-leitende Störstellenionen
implantiert, um eine p-Muldentasche 5 zu bilden. Während der
Bildung der p-Muldentasche 5 können in
der n-Mulde 3 weitere p-Muldentaschen gebildet werden,
die von der p-Mulde 5 beabstandet sind. Die p-Muldentasche 5 kann
so gebildet werden, dass ein Bulkbereich, d.h. ein Volumenbereich,
von lediglich den mit der ersten bis achten Bitleitung BL1, BL2,
... und BL8 von 1 verbundenen Zellen bereitgestellt
wird.
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Eine
Isolationsschicht 7 wird in einem vorgegebenen Bereich
der p-Muldentasche 5 unter
Verwendung einer herkömmlichen
Isolationstechnik gebildet, zum Beispiel einer Isolationstechnik
mit flachem Graben (STI-Technik), um einen aktiven Bereich zu definieren.
Der aktive Bereich kann eine Mehrzahl von ersten parallelen aktiven
Bereichen 7a und einen zweiten aktiven Bereich (7s von 2)
beinhalten, der die ersten parallelen aktiven Bereiche 7a kreuzt.
Eine Tunnelisolationsschicht 9 wird auf den aktiven Bereichen 7a und 7b gebildet,
und eine leitfähige
Gateschicht 11 wird auf dem Substrat mit der Tunnelisolationsschicht 9 gebildet. Die
Tunnelisolationsschicht 9 kann zum Beispiel aus einer thermischen
Oxidschicht gebildet werden, und die leitfähige Gateschicht 11 kann
zum Beispiel aus einer dotierten Polysiliciumschicht gebildet werden.
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Bezugnehmend
auf die 2, 4A und 4B wird
die leitfähige
Gateschicht 11 strukturiert, um eine vorläufige Gatestruktur 11a mit Öffnungen
(11s von 2) zu bilden, die vorgegebene
Bereiche der Isolationsschicht 7 zwischen den ersten aktiven
Bereichen 7a freilegen. Eine Zwischengateisolationsschicht,
eine leitfähige
Steuergateschicht und eine Deckschicht werden sequentiell auf dem
Substrat 1 mit der vorläufigen Gatestruktur 11a gebildet.
Die Zwischengateisolationsschicht kann zum Beispiel aus einer dielektrischen Schicht
gebildet werden, wie einer Oxid-Nitrid-Oxid(ONO)-Schicht, und die
leitfähige
Steuergateschicht kann zum Beispiel aus einer einzelnen leitfähigen Schicht,
wie einer dotierten Polysiliciumschicht, oder einer leitfähigen Stapelschicht
aus einer Polysiliciumschicht und einer Metallsilicidschicht gebildet
werden. Außerdem kann
die Deckschicht durch sequentielles Stapeln einer Hauptdeckschicht
und einer Opferdeckschicht gebildet werden. Die Hauptdeckschicht
kann aus einem isolierenden Material mit einer Ätzselektivität bezüglich der
vorläufigen
Gatestruktur gebildet werden, und die Opferdeckschicht kann aus
einem isolierenden Material mit einer Ätzselektivität bezüglich der
Hauptdeckschicht gebildet werden. Zum Beispiel kann die Hauptdeckschicht aus
einer Siliciumoxidschicht gebildet werden, und die Opferdeckschicht
kann aus einer Siliciumnitridschicht gebildet werden.
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Die
Deckschicht, die leitfähige
Steuergateschicht und die Zwischengateisolationsschicht werden sukzessive
strukturiert, um eine Zwischenga teisolationsschichtstruktur 13,
eine Wortleitung WL und eine Deckschichtstruktur 20 zu
bilden, die sequentiell gestapelt werden. Die Zwischengateisolationsschichtstruktur 13, die
Wortleitung WL und die Deckschichtstruktur 20 werden so
gebildet, dass sie die ersten aktiven Bereiche 7a und die Öffnungen 11s zwischen
den ersten aktiven Bereichen 7a kreuzen. In diesem Fall
sind die Zwischengateisolationsschichtstruktur 13, die
Wortleitung WL und die Deckschichtstruktur 20 vorzugsweise justiert,
um beide Enden von jeder der Öffnungen 11s freizulegen.
Das heißt,
die Wortleitung WL kann so gebildet werden, dass sie eine Breite
aufweist, die geringer als die Breite der Öffnungen 11s ist,
wie in 2 gezeigt. Die Deckschichtstruktur 20 kann
eine Hauptdeckschichtstruktur 17 und eine Opferdeckschichtstruktur 19 beinhalten,
die sequentiell gestapelt sind.
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Bezugnehmend
auf die 2, 5A und 5B werden
Wortleitungsabstandshalter 21 auf Seitenwänden der
Zwischengateisolationsschichtstruktur 13, der Wortleitung
WL, der Hauptdeckschichtstruktur 17 und der Opferdeckschichtstruktur 19 gebildet.
Die Wortleitungsabstandshalter 21 können zum Beispiel aus einer
Siliciumoxidschicht gebildet werden. Die Wortleitung WL, die Hauptdeckschichtstruktur 17,
die Opferdeckschichtstruktur 19 und die Wortleitungsabstandshalter 21 bilden
eine Wortleitungsstruktur. Der Prozess der Bildung der Wortleitungsabstandshalter 21 kann
weggelassen werden. In diesem Fall kann die Wortleitungsstruktur
aus lediglich der Wortleitung WL, der Hauptdeckschichtstruktur 17 und
der Opferdeckschichtstruktur 19 bestehen.
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Erste
Opferabstandshalter 23 werden auf Seitenwänden der
Wortleitungsstruktur gebildet. Die ersten Opferabstandshalter 23 können aus
einer Materialschicht mit einer Ätzselektivität bezüglich des
Wortleitungsabstandshalters 21 und der vorläufigen Gatestruktur 11a gebildet
werden, zum Beispiel aus einer Siliciumnitridschicht. Während der
Bil dung der ersten Opferabstandshalter 23 können die
Opferdeckschichtstrukturen 19 entfernt werden.
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Die
vorläufige
Gatestruktur 11a wird unter Verwendung der Wortleitungsstruktur
und der ersten Opferabstandshalter 23 als Ätzmasken
geätzt.
Als ein Ergebnis wird eine Gatestruktur 11b unter der Wortleitungsstruktur
und den ersten Opferabstandshaltern 23 gebildet. In diesem
Fall ist es bevorzugt, dass die ersten Opferabstandshalter 23 so
gebildet werden, dass sie eine ausreichende Breite aufweisen, um
die Öffnungen 11s vollständig zu
bedecken, die an beiden Seiten der Wortleitungsstruktur freiliegen.
Dies dient dazu, eine Teilung der Gatestruktur 11b durch
die Öffnungen 11a zu
verhindern.
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Bezugnehmend
auf die 2, 6A und 6B werden
die ersten Opferabstandshalter 23 entfernt. Während der
Entfernung der ersten Opferabstandshalter 23 kann die Opferdeckschichtstruktur
ebenfalls entfernt werden, um die Hauptdeckschichtstruktur 17 freizulegen.
Eine zweite Opferabstandshalterschicht wird dort auf dem Substrat
gebildet, wo die ersten Opferabstandshalter 23 entfernt
sind, und die zweite Opferabstandshalterschicht wird dann anisotrop
geätzt,
um zweite Opferabstandshalter 25a auf den Seitenwänden der Wortleitungsstruktur
zu bilden. In diesem Fall können
auch zweite Opferabstandshalter 25b auf Seitenwänden der
Gatestruktur 11b gebildet werden. Die zweite Opferabstandshalterschicht
kann aus einer oxidationsbeständigen
Materialschicht gebildet werden, zum Beispiel einer Siliciumnitridschicht.
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Die
zweiten Opferabstandshalter 25a werden so gebildet, dass
sie eine geringere Breite S als jene der in 5A gezeigten
ersten Opferabstandshalter 23 aufweisen. Des Weiteren kann
die Breite S der zweiten Opferabstandshalter 25a in Abhängigkeit
von der Depositionsdicke der zweiten Opferabstandshalterschicht variiert
werden. Demgemäß kann die
Breite S der zweiten Opferabstandshalter 25a so gesteuert
werden, dass sie geringer als die Auflösungsgrenze eines photolithographischen
Prozesses ist, wenn die Depositionsdicke der zweiten Opferabstandshalterschicht
abnimmt.
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Bezugnehmend
auf die 2, 7A und 7B wird
das Substrat mit den zweiten Opferabstandshaltern 25a und 25b thermisch
oxidiert, um erste und zweite Hartmaskenstrukturen 27a und 27b (z.B.
thermische Oxidschichten) auf den freiliegenden Kanten der Gatestruktur 11b zu
bilden. Die erste und die zweite Hartmaskenstruktur 27a und 27b werden
im Wesentlichen parallel zu der Wortleitungsstruktur gebildet, z.B. der
Wortleitung WL. Die zweiten Opferabstandshalter 25a werden
dann selektiv entfernt, um Oberseiten der Gatestruktur 11b zwischen
der Wortleitungsstruktur und den Hartmaskenstrukturen 27a und 27b freizulegen. Während der
Entfernung der zweiten Opferabstandshalter 25a können auch
die zweiten Opferabstandshalter 25b entfernt werden, um
die Seitenwände
der Gatestruktur 11b freizulegen. Die freigelegten Oberseiten
der Gatestruktur 11b weisen die gleiche Breite wie die
Breite S der zweiten Opferabstandshalter 25a auf.
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Bezugnehmend
auf die 2, 8A und 8B wird
die Gatestruktur 11b unter Verwendung der Hartmaskenstrukturen 27a und 27b und
der Wortleitungsstruktur als Ätzmaske
geätzt.
Als ein Ergebnis wird eine Mehrzahl von floatenden Gates FG, welche
mit den ersten aktiven Bereichen 7a überlappen und voneinander beabstandet
sind, unter der Wortleitungsstruktur gebildet. Außerdem werden
eine Source-Auswahlleitung SSL und eine Drain-Auswahlleitung DSL
unter der ersten beziehungsweise der zweiten Hartmaskenstruktur 27a, 27b gebildet.
Die Source-Auswahlleitung SSL und die Drain-Auswahlleitung DSL werden
so gebildet, dass sie die ersten aktiven Bereiche 7a und
die Isolationsschicht 7 zwischen den ersten aktiven Bereichen 7a kreuzen,
wie in 2 gezeigt. Die Wortleitungsstruktur und die floatenden
Gates FG unter der Wortleitungsstruktur bilden eine Zellengatestruktur.
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Wenn
die optionalen Wortleitungsabstandshalter 21 gebildet werden,
sind beide Seitenwände
der floatenden Gates FG zu äußeren Seitenwänden der
Wortleitungsabstandshalter 21 selbstjustiert. In diesem
Fall ist die Breite von jedem der floatenden Gates FG gleich der
Summe der Breite der Wortleitung WL und den Breiten des Paars von
Wortleitungsabstandshaltern 21. Alternativ sind die floatenden
Gates FG zu der Wortleitung WL selbstjustiert, wenn der Prozess
zur Bildung der Wortleitungsabstandshalter 21 weggelassen
wird, und weisen dann die gleiche Breite wie die Wortleitung WL
auf.
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Ein
Abstand zwischen den floatenden Gates FG und den Auswahlleitungen
SSL sowie DSL ist gleich der Breite S der zweiten Opferabstandshalter
(25a von 6). Das heißt, gemäß der vorliegenden
exemplarischen Ausführungsform
der Erfindung kann der Abstand S zwischen den floatenden Gates FG
und den Auswahlleitungen SSL und DSL geringer als die Auflösungsgrenze
eines Photolithographieprozesses sein. Somit kann die Integrationsdichte
eines nichtflüchtigen
Speicherbauelements verbessert sein. Des Weiteren besteht jede der
Auswahlleitungen SSL und DSL gemäß der vorliegenden
exemplarischen Ausführungsform
der Erfindung nur aus einer einzelnen Gateelektrode, wie in 8A gezeigt.
So besteht anders als beim Stand der Technik keine Notwendigkeit,
anstoßende
Kontakte mit dem nichtflüchtigen
Speicherbauelement der exemplarischen Ausführungsformen der Erfindung
zu bilden. Demzufolge kann die Integrationsdichte eines nichtflüchtigen
Speicherbauelements bei den exemplarischen Ausführungsformen der Erfindung
im Vergleich zu nichtflüchtigen
Speicherbauelementen des Standes der Technik verbessert sein.
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In
den ersten und den zweiten aktiven Bereich 7a und 7s werden
n-leitende Störstellen
unter Verwendung der Zellengatestruktur und der Auswahlleitungen
SSL und DSL als Ionenimplantationsmasken implan tiert, um dadurch
einen schwach dotierten Sourcebereich 29s in dem zweiten
aktiven Bereich 7s benachbart zu der Auswahlleitung SSL
und schwach dotierte Drainbereiche 29b in den ersten aktiven
Bereichen 7a zu bilden, die benachbart zu der Drainauswahlleitung
DSL sind und den floatenden Gates FG gegenüberliegen. Während der
Bildung der schwach dotierten Source- und Drainbereiche 29s und 29b können erste
floatende Störstellenbereiche 29f in
den ersten aktiven Bereichen 7a zwischen der Zellengatestruktur
und der Source-Auswahlleitung SSL gebildet werden, und zweite floatende
Störstellenbereiche 29f' können in
den ersten aktiven Bereichen 7a zwischen der Zellengatestruktur
und der Drain-Auswahlleitung DSL gebildet werden. In diesem Fall
können
die schwach dotierten Source- und Drainbereiche 29s und 29b so
gebildet werden, dass sie die gleiche Störstellenkonzentration wie die
floatenden Störstellenbereiche 29f und 29f' aufweisen.
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Bezugnehmend
auf die 2, 9A und 9B kann
eine Seitenwanddeckschicht 31 auf Seitenwänden der
floatenden Gates FG und Seitenwänden
der Auswahlleitungen SSL und DSL gebildet werden. Die Seitenwanddeckschicht 31 kann
gebildet werden, um Ätzschäden auszuheilen,
die dem Halbleitersubstrat 1 eventuell während der
Bildung der floatenden Gates FG und der Auswahlleitungen SSL und
DSL zugefügt
werden. Die Seitenwanddeckschicht 31 kann zum Beispiel
aus einer thermischen Oxidschicht gebildet werden. Die Seitenwanddeckschicht 31 kann
vor oder nach der Bildung der schwach dotierten Source- und Drainbereiche 29s und 29b und
der floatenden Störstellenbereiche 29f und 29f' gebildet werden.
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Auf
dem Substrat mit den schwach dotierten Source- und Drainbereichen 29s und 29b und
den floatenden Störstellenbereichen 29f und 29f' wird eine Hauptabstandshalterschicht
gebildet. Die Hauptabstandshalterschicht kann zum Beispiel aus einer
Siliciumoxidschicht oder einer Siliciumnitridschicht gebildet werden. Die
Hauptabstandshalterschicht wird anisotrop geätzt, um Hauptabstandshalter
zu bilden, welche die Seitenwände
der Zellengatestruktur und die Seitenwände der Auswahlleitungen SSL
und DSL bedecken. Die Hauptabstandshalter können erste Hauptabstandshalter 33a,
welche Zwischenraumbereiche zwischen der Zellengatestruktur und
den Auswahlleitungen SSL und DSL füllen, sowie zweite Hauptabstandshalter 33b beinhalten,
die benachbart zu den schwach dotierten Source- und Drainbereichen 29s und 29b sind.
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Wenn
die Hauptabstandshalter 33a und 33b und die Tunnelisolationsschicht 9 aus
Siliciumoxidschichten gebildet werden, können die Oberseiten der Wortleitung
WL, der Auswahlleitungen SSL und DSL und der schwach dotierten Source-
und Drainbereiche 29s und 29b nach der Bildung
der Hauptabstandshalter 33a und 33b freigelegt
sein. Selbst wenn jedoch die Hauptabstandshalter 33a und 33b und
die Tunnelisolationsschicht 9 aus einer Siliciumnitridschicht
beziehungsweise einer Siliciumoxidschicht gebildet werden, können die
Oberseiten der schwach dotierten Source- und Drainbereiche 29s und 29b aufgrund
von Überätzen während der Bildung
der Hauptabstandshalter 33a und 33b dennoch freigelegt
sein.
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Nachfolgend
werden n-leitende Störstellenionen
in die ersten und zweiten aktiven Bereiche 7a und 7s unter
Verwendung der Wortleitungsstruktur, der Auswahlleitungen SSL und
DSL und der Hauptabstandshalter 33a und 33b als
Ionenimplantationsmasken implantiert, um dadurch einen stark dotierten
Sourcebereich 35s benachbart zu der Source-Auswahlleitung SSL
und stark dotierte Drainbereiche 35b benachbart zu der Drain-Auswahlleitung
DSL zu bilden. Die stark dotierten Source- und Drainbereiche 35s und 35b können so gebildet
werden, dass sie eine höhere
Störstellenkonzentration
und eine größere Übergangstiefe
als die schwach dotierten Source- und Drainbereiche 29s und 29b aufweisen.
In diesem Fall können
die schwach dotierten Source- und Drainbereiche 29s und 29b unter
den zweiten Hauptabstandshaltern 33b verbleiben, wie in 9A gezeigt.
Der schwach dotierte Sourcebereich 29s und der stark dotierte
Sourcebereich 35s bilden eine gemeinsame Sourceleitung
CSL, und der schwach dotierte Drainbereich 29b und der
stark dotierte Drainbereich 25b bilden einen Drainbereich 36b.
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Demzufolge
bilden die Zellengatestruktur und der erste und zweite floatende
Störstellenbereich 29f und 29f' einen Zellentransistor
CT von 1, und die Source-Auswahlleitung SSL, die gemeinsame
Sourceleitung CSL und der erste floatende Störstellenbereich 29f bilden
einen Source-Auswahltransistor
SST von 1. Außerdem bilden die Drain-Auswahlleitung
DSL, der Drainbereich 36b und der zweite floatende Störstellenbereich 29f' einen Drain-Auswahltransistor
DST von 1. So entspricht die Tunnelisolationsschicht 9 zwischen
den Auswahlleitungen SSL und DSL einerseits und der p-Muldentasche 5 andererseits
einer Gateisolationsschicht der Auswahltransistoren SST und DST.
In der vorliegenden exemplarischen Ausführungsform kann die Tunnelisolationsschicht 9 des
Zellentransistors CT aus der gleichen Materialschicht wie die Gateisolationsschicht
der Auswahltransistoren SST und DST bestehen.
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Wenn
außerdem
die Hartmaskenstrukturen 27a und 27b und die Tunnelisolationsschicht 9 aus
einer Siliciumoxidschicht mit einer Dicke von weniger als jener
der Hauptdeckschicht 17 gebildet werden, können die
Hartmaskenstrukturen 27a und 27b und die Tunnelisolationsschicht 9 geätzt werden,
um die Auswahlleitungen SSL und DSL und die stark dotierten Source-
und Drainbereiche 35s und 35b selektiv freizulegen.
In diesem Fall kann auf den Auswahlleitungen SSL und DSL und den
stark dotierten Source- und Drainbereichen 35s und 35b selektiv
eine Metallschicht gebildet werden.
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Nachfolgend
wird auf dem Substrat mit der gemeinsamen Sourceleitung CSL und
den Drainbereichen 36b eine Zwischenisolationsschicht 37 ge bildet.
Die Zwischenisolationsschicht 37 und die Tunnelisolationsschicht 9 werden
strukturiert, um Bitleitungskontaktöffnungen 39 zur Freilegung
der Drainbereiche 36b zu bilden.
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Bezugnehmend
auf die 2, 10A und 10B werden Bitleitungskontaktstifte 41 in
den Bitleitungskontaktöffnungen 39 gebildet,
und eine leitfähige
Bitleitungsschicht, wie eine Metallschicht, wird auf dem Substrat
mit den Bitleitungskontaktstiften 41 gebildet. Die leitfähige Bitleitungsschicht
wird strukturiert, um eine Mehrzahl von Bitleitungen BL1 und BL2
zu bilden, welche die Bitleitungskontaktstifte 41 kontaktieren.
Die Bitleitungen BL1 und BL2 werden so gebildet, dass sie die Wortleitung
WL und die Auswahlleitungen SSL und DSL kreuzen.
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Gemäß den exemplarischen
Ausführungsformen
der Erfindung, wie vorstehend beschrieben, kann der Abstand zwischen
einer Zellengatestruktur und Auswahlleitungen durch die Breite von
zweiten Opferabstandshaltern gesteuert werden. Demgemäß kann der
Abstand zwischen der Zellengatestruktur und den Auswahlleitungen
geringer als die Auflösungsgrenze
eines Photolithographieprozesses sein, wenn die Dicke einer Abstandshalterschicht
zur Bildung der zweiten Opferabstandshalter gesteuert wird. Als
ein Ergebnis kann die Integrationsdichte eines nichtflüchtigen
Speicherbauelements verbessert sein, das Drei-Transistor-Speicherzellen verwendet.
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Während die
Zellengatestruktur so gebildet wird, dass sie ein floatendes Gate
und eine Wortleitung aufweist, die sequentiell gestapelt sind, wird
jede der Auswahlleitungen so gebildet, dass sie eine Gateelektrode
aufweist, die aus einer einzelnen leitfähigen Schicht besteht. Demgemäß ist eine
Technik mit anstoßenden Kontakten
bei der Herstellung von Drei-Transistor-Speicherzellen
gemäß exemplarischen
Ausführungsformen der
Erfindung nicht erforderlich. Demzufolge kann ein nichtflüchtiges
Speicherbauelement, das Drei-Transistor-Speicherzellen gemäß exem plarischen
Ausführungsformen
der Erfindung verwendet, eine verbesserte Integrationsdichte im
Vergleich zu herkömmlichen
nichtflüchtigen
Speicherbauelementen aufweisen.