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DE10236191A1 - Dünnfilm-Magnetspeichervorrichtung, in der sich eine Vielzahl von Speicherzellen ein Zugangselement teilen - Google Patents

Dünnfilm-Magnetspeichervorrichtung, in der sich eine Vielzahl von Speicherzellen ein Zugangselement teilen

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Publication number
DE10236191A1
DE10236191A1 DE10236191A DE10236191A DE10236191A1 DE 10236191 A1 DE10236191 A1 DE 10236191A1 DE 10236191 A DE10236191 A DE 10236191A DE 10236191 A DE10236191 A DE 10236191A DE 10236191 A1 DE10236191 A1 DE 10236191A1
Authority
DE
Germany
Prior art keywords
voltage
memory cell
data
current
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10236191A
Other languages
English (en)
Inventor
Tsukasa Ooishi
Hideto Hidaka
Masatoshi Ishikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE10236191A1 publication Critical patent/DE10236191A1/de
Ceased legal-status Critical Current

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Abstract

Ein Tunnel-Magneto-Widerstandselement (TMR) von jeder MTJ (Magnettunnelverknüpfung)-Speicherzelle ist zwischen einer Bitleitung (BL) und einem Band (SL) verbunden bzw. gekoppelt. Jedes Band wird gemeinsam von einer Vielzahl von Tunnel-Magneto-Widerstandselementen genutzt, die einander benachbart in der Zeilenrichtung in demselben Sub-Array (SA) lokalisiert sind. Jeder Zugangstransistor (ATR) ist zwischen einem entsprechenden Band und einer Grundspannung verbunden bzw. gekoppelt und wird in Antwort auf eine entsprechende Wortleitung (WL) auf ON/OFF geschaltet. Da der Datenlesebetrieb mit einer Struktur ausgeführt werden kann, welche nicht für jedes Tunnel-Magneto-Widerstandselement einen Zugangstransistor aufweist, kann die Arrayfläche reduziert werden.

Description

  • Die vorliegende Erfindung bezieht sich im allgemeinen auf eine Dünnfilm-Magnetspeichervorrichtung. Insbesondere bezieht sich die vorliegende Erfindung auf einen Random-Access-Speicher (RAM), der Speicherzellen mit einer magnetischen Tunnelverknüpfung (MTJ) einschließt.
  • Eine MRAM(Magnet-Random-Access-Speicher)-Vorrichtung hat als eine Speichervorrichtung eine Aufmerksamkeit auf sich gezogen, die zur nichtflüchtigen Datenspeicherung mit niedrigem Leistungsverbrauch in der Lage ist. Die MRAM-Vorrichtung ist eine Speichervorrichtung, die zur nichtflüchtigen Datenspeicherung unter Verwendung einer Vielzahl von magnetischen Dünnfilmelementen, die in einer integrierten Halbleiterschaltung gebildet sind, in der Lage ist und ferner zum Direkt- bzw. Random-Zugriff zu jedem magnetischen Dünnfilmelement in der Lage ist.
  • Eine kürzliche Ankündigung zeigt insbesondere, daß die Verwendung von magnetischen Dünnfilmelementen mit einer magnetischen Tunnelverknüpfung (MTJ) als Speicherzellen die Leistungsfähigkeit der MRAM-Vorrichtung deutlich verbessert. Die MRAM- Vorrichtung, die Speicherzellen mit einer magnetischen Tunnelverknüpfung einschließt, wird in technischen Dokumenten wie "A 10 ns Read and Write Non-Volatile Memory Aray Using a Magnebic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA 7.2, Februar 2000, und "Non-Volatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technic Papers, TA 7.3, Februar 2000.
  • Fig. 18 zeigt schematisch die Struktur einer Speicherzelle mit einer magnetischen Tunnelverknüpfung (nachfolgend einfach als "MTJ-Speicherzelle" bezeichnet).
  • Bei Fig. 18 schließt die MTJ-Speicherzelle ein Tunnel-Magneto- Widerstandselement TMR mit einem elektrischen Widerstand, der sich gemäß einem magnetisch beschriebenen Speicherdatenniveau ändert, sowie ein Zugangselement ATR ein. Der Zugangstransistor ATR ist in Reihe mit dem Tunnel-Magneto- Widerstandselement TMR zwischen einer Bitleitung BL und einer Grundleitung GL verbunden. Typischerweise wird ein Feldeffekttransistor als Zugangstransistor ATR verwendet.
  • Eine Bitleitung BL, eine Schreib-Digital-Leitung WDL, eine Wortleitung WL und eine Grundleitung GL werden für die MTJ- Speicherzelle zur Verfügung gestellt. Die Bitleitung BL läßt einen Daten-Schreib-Strom beim Datenschreibbetrieb hindurch und läßt einen Daten-Lese-Strom beim Datenlesebetrieb hindurch. Die Schreib-Digitalleitung WDL läßt einen Daten- Schreib-Strom beim Datenschreibbetrieb hindurch. Die Wortleitung WL wird für den Datenlesebetrieb verwendet. Die Grundleitung GL zieht das Tunnel-Magneto-Widerstandselement TMR auf eine Grundspannung GND beim Datenlesebetrieb herunter.
  • Beim Datenlesebetrieb ist das Tunnel-Magneto- Widerstandselement TMR elektrisch gekoppelt zwischen der Grundleitung GL (Grundspannung GND) und der Bitleitung BL in Antwort auf das Schalten auf ON des Zugangstransistors ATR.
  • Fig. 19 ist ein Konzeptschema, welches den Datenschreibbetrieb für die MTJ-Speicherzelle veranschaulicht. Bei Fig. 19 besitzt das Tunnel-Magneto-Widerstandselement TMR eine magnetische Schicht FL mit einer festgelegten Magnetisierungsrichtung (nachfolgend gelegentlich einfach als "festgelegte magnetische Schicht" bezeichnet), und eine magnetische Schicht VL, welche in der Richtung gemäß einem Daten-Schreib-Magnetfeld magnetisiert ist, welches durch einen Daten-Schreib-Strom erzeugt wurde (nachfolgend gelegentlich einfach als "freie Magnetschicht" bezeichnet). Eine Tunnelbarriere TB wird zwischen der festgelegten magnetischen Schicht FL und der freien magnetischen Schicht VL dazwischengelegt. Die Tunnelbarriere TB ist aus einem isolierenden Film gebildet. Die freie Magnetschicht VL wird entweder in derselben (parallelen) Richtung oder in der entgegengesetzten (antiparallelen) Richtung zu derjenigen der fixierten Magnetschicht FL gemäß dem Schreib-Datenniveau magnetisiert.
  • Der elektrische Widerstand des Tunnel-Magneto- Widerstandselements TMR ändert sich gemäß der Beziehung zwischen den jeweiligen Magnetisierungsrichtungen der festgelegten Magnetschicht FL und der freien Magnetschicht VL. Speziell besitzt, wenn die fixierte Magnetschicht FL und die freie Magnetschicht VL parallele Magnetisierungsrichtungen aufweisen, das Tunnel-Magneto-Widerstandselement TMR einen kleineren elektrischen Widerstand als wenn sie antiparallele Magnetisierungsrichtungen aufweisen.
  • Beim Datenschreibbetrieb ist die Wortleitung WL inaktiviert, und der Zugangstransistor ATR ist auf OFF geschaltet. In diesem Zustand wird ein Daten-Schreib-Strom zur Magnetisierung der freien Magnetschicht VL an die Bitleitung BL und die Schreibdigitalleitung WDL in der Richtung gemäß dem Schreib- Datenniveau angelegt. Mit anderen Worten wird die Magnetisierungsrichtung der freien Magnetschicht VL bestimmt gemäß der Richtung des Daten-Schreib-Stroms, welcher durch die Bitleitung BL und die Schreibdigitalleitung WDL strömt.
  • Fig. 20 ist ein Konzeptschema, welches die Beziehung zwischen dem Daten-Schreib-Strom und der Magnetisierung der freien Magnetschicht VL veranschaulicht.
  • Bei Fig. 20 zeigt das Magnetfeld Hx auf der Abszisse die Richtung des Magnetfelds H(WDL) an, welches durch einen Daten- Schreib-Strom erzeugt wurde, der durch die Schreibdigitalleitung WDL strömt. Andererseits zeigt das Magnetfeld Hy auf der Ordinate ein Magnetfeld H(BL) an, welches durch einen Daten- Schreib-Strom erzeugt wurde, der durch die Bitleitung BL strömt.
  • Die Magnetisierungsrichtung der freien Magnetschicht VL kann nur wiederbeschrieben werden, wenn die Summe der Magnetfelder H(WDL) und H(BL) den Bereich außerhalb der in der Figur gezeigten charakteristischen Asteroid-Linie erreicht. Mit anderen Worten muß, um den Datenschreibbetrieb auszuführen, ein Daten-Schreib-Strom sowohl an die Schreib-Digitalleitung WDL als auch an die Bitleitung BL angelegt werden, der zum Erzeugen eines Magnetfelds ausreicht, welches eine vorbestimmte Stärke übersteigt.
  • Wenn ein magnetisches Feld, welches dem Bereich im Inneren der charakteristischen Asteroid-Linie entspricht, angelegt wird, verändert sich die Magnetisierungsrichtung der freien Magnetschicht VL nicht. Mit anderen Worten wird der Datenschreibbetrieb nicht ausgeführt, wenn ein vorbestimmter Daten-Schreib- Strom entweder an die Schreib-Digitalleitung WDL oder die Bitleitung BL geliefert wird. Die dem Tunnel-Magneto- Widerstandselement TMR geschriebenen Magnetisierungsrichtung, d. h. das Speicherdatenniveau, wird auf eine nichtflüchtige Weise gehalten, bis ein anderer Datenschreibbetrieb ausgeführt wird.
  • Fig. 21 ist ein Konzeptschema, welches den Datenlesebetrieb aus der MTJ-Speicherzelle veranschaulicht.
  • Bei Fig. 21 wird beim Datenlesebetrieb der Zugangstransistor ATR auf ON geschaltet in Antwort auf die Aktivierung der Wortleitung WL. Als Ergebnis wird das Tunnel-Magneto- Widerstandselement TMR, welches auf die Grundspannung GND heruntergezogen wurde, elektrisch mit der Bitleitung BL gekoppelt. In diesem Zustand wird ein Daten-Lese-Strom Is zu einem Stromweg geliefert, welcher die Bitleitung BL und das Tunnel- Magneto-Widerstandselement TMR einschlieft. Als Ergebnis ändert sich die Spannung auf der Bitleitung BL gemäß dem elektrischen Widerstand des Tunnel-Magneto-Widerstandselements TMR, das heißt dem Speicherdatenniveau der MTJ-Speicherzelle. Zum Beispiel wird ein Daten-Lese-Strom Is geliefert, nachdem die Bitleitung BL auf eine vorbestimmte Spannung vorbeladen wird. In diesem Fall können die Speicherdaten in der MTJ- Speicherzelle gelesen werden durch Abtasten der Spannung auf der Bitleitung BL.
  • Es ist zu beachten, daß beim Datenlesebetrieb ein Daten-Lese- Strom durch das Tunnel-Magneto-Widerstandselement TMR strömt. Der Daten-Lese-Strom Is ist jedoch gewöhnlicherweise ein bis zwei Größenordnungen kleiner als der obige Daten-Schreib- Strom. Folglich wird die MTJ-Speicherzelle kaum fehlerhaft wiederbeschrieben durch den Daten-Lese-Strom Is beim Datenlesebetrieb.
  • Fig. 22 zeigt die Struktur einer auf einem Halbleitersubstrat hergestellten MTJ-Speicherzelle.
  • Bei Fig. 22 weist ein Zugangstransistor ATR, der auf einem Halbleiterhauptsubstrat SUB gebildet ist, Source/Drain- Bereiche (n-Bereiche) 310, 320 und ein Gate 330 auf. Der Source/Drain-Bereich 310 ist über einen Metallfilm, der in einem Kontaktloch 341 gebildet ist, an eine Grundlinie GL gekoppelt.
  • Die Schreib-Digitalleitung WDL ist in einer Metallverdrahtungsschicht über der Grundleitung GL gebildet. Ein Tunnel- Magneto-Widerstandselement TMR ist in einer Schicht über der Schreib-Digitalleitung WDL gebildet. Das Tunnel-Magneto- Widerstandselement TMR ist mit dem Source/Drain-Bereich 320 des Zugangstransistors ATR über ein Band SL und einem in einem Kontaktloch 340 gebildeten Metallfilm elektrisch gekoppelt. Das Band SL ist aus einem elektrisch leitfähigen Material gebildet und dient zum elektrischen Koppeln des Tunnel-Magneto- Widerstandselements TMR an den Zugangstransistor ATR.
  • Die Bitleitung BL ist mit dem Tunnel-Magneto- Widerstandselement TMR elektrisch gekoppelt und in einer Schicht über dem Tunnel-Magneto-Widerstandselement TMR gebildet. Wie zuvor beschrieben muß beim Datenschreibbetrieb ein Daten-Schreib-Strom sowohl an die Bitleitung BL als auch die Schreib-Digitalleitung WDL geliefert werden. Andererseits wird beim Datenlesebetrieb eine Wortleitung WL aktiviert auf z. B. einen hohen Spannungszustand, um den Zugangstransistor ATR auf ON zu schalten. Als Ergebnis wird das Tunnel-Magneto- Widerstandselement TMR durch den Zugangstransistor ATR auf die Grundspannung GDN heruntergezogen und mit der Bitleitung BL elektrisch gekoppelt.
  • Die Bitleitung BL, die einen Daten-Schreib-Strom und einen Daten-Lese-Strom aufnimmt, und die Schreib-Digitalleitung WDL, die einen Daten-Schreib-Strom aufnimmt, sind jeweils in einer Metallverdrahtungsschicht gebildet. Da die Wortleitung WL zum Steuern der Gatespannung des Zugangstransistors ATR bereitgestellt wird, braucht jedoch ein Strom nicht aktiv an die Wortleitung WL angelegt zu werden. Zur verbesserten Integration wird folglich die Wortleitung WL gemeinsam in derselben Verdrahtungsschicht wie derjenigen des Gates 330 durch Verwendung einer Polysilizium- oder Polyzid-Schicht gebildet. Mit anderen Worten braucht eine zusätzliche, unabhängige Metallverdrahtungsschicht nicht für die Wortleitung WL bereitgestellt zu werden.
  • Wie in Fig. 22 gezeigt müssen jedoch das Band SL und das Kontaktloch 340 zum elektrischen Koppeln des Tunnel-Magneto- Widerstandselements TMR mit dem Transistor ATR beim Lesen der Daten aus der MTJ-Speicherzelle an der Schreib-Digitalleitung WDL vorbeilaufen. Eine solche Begrenzung bei der Anordnung verhindert, daß eine verbesserte Integration erzielt wird für eine MRAM-Vorrichtung, die eine Vielzahl von MTJ- Speicherzellen integriert, was eine erhörte Arrayfläche verursacht.
  • Der elektrische Widerstand eines auf eine MRAM-Vorrichtung angewandten Tunnel-Magneto-Widerstandselements TMR beträgt gewöhnlicherweise etwa mehrere zig Kiloohm. Darüber hinaus besitzt eine Bitleitung, die einen Daten-Lese-Strom beim Datenlesebetrieb aufnimmt, eine parasitäre Kapazität. Eine erhöhte RC-Zeitkonstante in einem Weg des Daten-Lese-Stroms macht es schwierig, die Geschwindigkeit des Datenlesebetriebs, der durch Abtasten der Spannung auf der Bitleitung BL ausgeführt wird, zu erhöhen.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Dünnfilm- Magnetspeichervorrichtung bereitzustellen, die in der Lage ist, die Fläche eines MTJ-Speicherzellen integrierenden Speicherarrays zu vermindern.
  • Eine andere Aufgabe der vorliegenden Erfindung ist es, eine Dünnfilm-Magnetspeichervorrichtung mit MTJ-Speicherzellen bereitzustellen, die zum Verbessern der Lesebetriebsgeschwindigkeit in der Lage ist.
  • Diese Aufgaben werden gelöst durch eine Dünnfilm- Magnetspeichervorrichtung gemäß Anspruch 1 oder 12. Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen festgelegt.
  • Insgesamt schließt gemäß einem Gegenstand der vorliegenden Erfindung eine Dünnfilm-Magnetspeichervorrichtung einen Speicherarray, eine Vielzahl von ersten Signalleitungen und eine Vielzahl von zweiten Signalleitungen (Bändern) ein. Der Speicherarray schließt eine Vielzahl von in einer Matrix angeordneten Speicherzellen ein und teilt sich in einer Vielzahl von Spaltengruppen entlang einer Spaltenrichtung auf. Jede Speicherzelle schließt ein Tunnel-Magneto-Widerstandselement mit einem elektrischen Widerstand ein, der sich gemäß Speicherdaten ändert, die darin magnetisch eingeschrieben werden. Die Vielzahl der ersten Signalleitungen sind jeweils entsprechend den Speicherzellspalten vorgesehen. Die Vielzahl der zweiten Signalleitungen sind jeweils entsprechend der Vielzahl von Spaltengruppen in jeder Speicherzellzeile vorgesehen. Jedes Tunnel-Magneto-Widerstandselement ist zwischen einer entsprechenden Leitung der ersten Signalleitungen und einer entsprechenden Leitung der zweiten Signalleitungen elektrisch gekoppelt.
  • Die Dünnfilm-Magnetspeichervorrichtung schließt ferner vorzugsweise eine Vielzahl von Wortleitungen, die jeweils entsprechend den Speicherzellzeilen angeordnet sind und gemäß einem Zeilenselektionsergebnis bei dem Datenlesebetrieb selektiv aktiviert sind, sowie eine Vielzahl von Zugangsschaltern, die jeweils entsprechend der Vielzahl der zweiten Signalleitungen angeordnet sind, ein. Jeder Zugangsschalter ist zwischen einer entsprechenden Leitung der zweiten Signalleitungen und einer ersten Spannung elektrisch gekoppelt und wird in Antwort auf die Aktivierung der entsprechenden Leitung der Wortleitungen auf ON geschaltet.
  • Folglich besteht ein Hauptvorteil der vorliegenden Erfindung darin, daß ein Kontaktloch zum elektrischen Koppeln eines Tunnel-Magneto-Widerstandselements mit einem anderen Element wie einem Zugangstransistor nicht für jedes Tunnel-Magneto- Widerstandselement vorgesehen werden muß. Mit anderen Worten braucht ein Kontaktloch mit einer strikten Begrenzung hinsichtlich der Anordnung nur bei jeder zweiten Signalleitung (Band) angeordnet werden. Dies ermöglicht eine Reduktion der Fläche des Speicherarrays, welcher Tunnel-Magneto- Widerstandselemente aufweist.
  • Gemäß einem anderen Gegenstand der vorliegenden Erfindung schließt eine Dünnfilm-Magnetspeichervorrichtung eine Vielzahl von Speicherzellen, einen Referenzstromgenerator und eine Datenleseschaltung ein. Jede Speicherzelle speichert Speicherdaten, die entweder auf ein erstes oder ein zweites Niveau gesetzt werden. Jede Speicherzelle schließt ein Tunnel-Magneto- Widerstandselement ein, welches entweder einen ersten oder einen zweiten elektrischen Widerstand gemäß dem Niveau der darin magnetisch eingeschriebenen Speicherdaten aufweist. Eine Speicherzelle, die aus der Vielzahl von Speicherzellen zum Datenlesebetrieb ausgewählt wird, ist zwischen ersten und zweiten Spannungen elektrisch gekoppelt. Der Referenzstromgenerator erzeugt einen Referenzstrom, der einem Mittelwert der ersten und zweiten Ströme entspricht. Der erste Strom ist ein Strom, welcher durch die ausgewählte Speicherzelle fließt, wenn die Speicherdaten beim ersten Niveau liegen. Der zweite Strom ist ein Strom, welcher durch die ausgewählte Speicherzelle fließt, wenn die Speicherdaten beim zweiten Niveau liegen. Die Datenleseschaltung liest die Speicherdaten auf der Basis eines Vergleichs zwischen einem Speicherzellstrom, der durch die ausgewählte Speicherzelle fließt, und dem Referenzstrom.
  • Die Dünnfilm-Magnetspeichervorrichtung schließt vorzugsweise ferner eine Bitleitung, die für jeden vorbestimmten Bereich der Vielzahl von Speicherzellen angeordnet ist, einen Bitleitungsantriebsabschnitt zum Treiben einer Bitleitung, die der ausgewählten Speicherzelle entspricht, auf eine erste Spannung, einen Zugangsabschnitt zum elektrischen Koppeln der ausgewählten Speicherzelle zwischen der der ausgewählten Speicherzelle entsprechenden Bitleitung und der zweiten Spannung, sowie einen Stromdetektor mit einem Knoten, der mit der der ausgewählten Speicherzelle entsprechenden Bitleitung verbunden ist, zum Erzeugen eines Detektionsstroms gemäß dem Speicherzellenstrom ein. Die Datenleseschaltung liest die Speicherdaten auf der Basis eines Vergleichs zwischen dem Detektionsstrom aus dem Stromdetektor und dem Referenzstrom aus den Referenzstromgenerator.
  • Da die obige Dünnfilm-Magnetspeichervorrichtung einen Datenlesebetrieb auf der Basis eines Speicherzellstroms, der durch die ausgewählte Speicherzelle fließt, ausführt, kann die Lesebetriebsgeschwindigkeit verbessert werden.
  • Die Dünnfilm-Magnetspeichervorrichtung schließt vorzugsweise ferner eine Bitleitung, die für jeden vorbestimmten Bereich der Vielzahl von Speicherzellen vorgesehen ist, einen Bitleitungsantriebsabschnitt zum Treiben der Bitleitung, die der ausgewählten Speicherzelle entspricht, auf die erste Spannung, sowie einen Zugangsabschnitt zum elektrischen Koppeln der ausgewählten Speicherzelle zwischen der der ausgewählten Speicherzelle entsprechenden Bitleitung und dem ersten Eingabeknoten ein. Die Datenleseschaltung schließt einen Antriebsabschnitt ein zum elektrischen Koppeln des ersten Eingabeknotens an die zweite Spannung zumindest für einen vorbestimmten Zeitraum, nachdem der Datenlesebetrieb begonnen hat.
  • Da die obige Dünnfilm-Magnetspeichervorrichtung den Datenlesebetrieb durch direkte Verwendung eines Speicherzellstroms ausführt, welche durch die ausgewählte Speicherzelle fließt, kann die Lesebetriebsgeschwindigkeit weiter verbessert werden.
  • Die vorangehenden und weitere Aufgaben, Merkmale, Gegenstände und Vorteile der vorliegenden Erfindung werden deutlicher aus der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung bei Betrachtung im Zusammenhang mit den beigefügten Zeichnungen.
  • Fig. 1 ist ein schematisches Blockdiagramm, welches die Gesamtstruktur einer MRAM-Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • Fig. 2 zeigt speziell die Struktur in einem Speicherarray von Fig. 1 bezogen auf den Datenlesebetrieb.
  • Fig. 3 ist ein Schaltungsdiagramm, welches speziell die Struktur eines Sub-Arrays von Fig. 2 zeigt.
  • Fig. 4 zeigt ein Beispiel der Anordnung des Sub- Arrays von Fig. 3.
  • Fig. 5 zeigt ein anderes Beispiel der Anordnung des Sub-Arrays von Fig. 3.
  • Fig. 6 ist ein Schaltungsdiagramm, welches die Struktur im Sub-Array bezogen auf den Datenschreibbetrieb zeigt.
  • Fig. 7 ist ein Schaltungsdiagramm, welches einen Datenschreibstromweg in der Struktur von Fig. 6 veranschaulicht.
  • Fig. 8 ist ein Blockdiagramm, welches die Anordnung von Datenleseschaltungen gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
  • Fig. 9 ist ein Schaltungsdiagramm, welches die Struktur der Datenleseschaltung in Fig. 8 zeigt.
  • Fig. 10 ist ein Wellenformschaubild, welches den Datenlesebetrieb gemäß der ersten Ausführungsform zeigt.
  • Fig. 11 ist ein Schaltungsdiagramm, welches die Struktur eines Sub-Arrays gemäß einer Modifikation der ersten Ausführungsform zeigt.
  • Fig. 12 ist ein Blockdiagramm, welches die Anordnung von Datenleseschaltungen gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.
  • Fig. 13 ist ein Schaltungsdiagramm, welches die Struktur der Datenleseschaltung gemäß der zweiten Ausführungsform zeigt.
  • Fig. 14 ist ein Wellenformschaubild, welches den Datenlesebetrieb gemäß der zweiten Ausführungsform veranschaulicht.
  • Fig. 15 ist ein Blockdiagramm, welches die Anordnung von Datenleseschaltungen gemäß einer Modifikation der zweiten Ausführungsform zeigt.
  • Fig. 16 ist ein Schaltungsdiagramm, welches die Struktur der Datenleseschaltung gemäß der Modifikation der zweiten Ausführungsform zeigt.
  • Fig. 17 ist ein Wellenformschaubild, welches den Datenlesebetrieb gemäß der Modifikation der zweiten Ausführungsform veranschaulicht.
  • Fig. 18 zeigt schematisch die Struktur einer Speicherzelle mit einer magnetischen Tunnelverknüpfung.
  • Fig. 19 ist ein Konzeptschema, welches den Datenschreibbetrieb gegenüber einer MTJ- Speicherzelle veranschaulicht.
  • Fig. 20 ist ein Konzeptschema, welches die Beziehung zwischen einem Datenschreibstrom und der Magnetisierung einer freien Magnetschicht zeigt.
  • Fig. 21 ist ein Konzeptschema, welches den Datenlesebetrieb aus einer MTJ-Speicherzelle veranschaulicht.
  • Fig. 22 zeigt die Struktur einer MTJ-Speicherzelle, die auf einem Halbleitersubstrat hergestellt wurde.
  • Nachfolgend werden Ausführungsformen der vorliegenden Erfindung im Einzelnen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es ist zu beachten, daß dieselben Bezugsziffern und Buchstaben dieselben bzw. entsprechenden Elemente bzw. Abschnitte bei allen Figuren bezeichnen.
    • Erste Ausführungsform
  • Bei Fig. 1 führt eine MRAM-Vorrichtung 1 gemäß einer Ausführungsform der vorliegenden Erfindung einen Zufallszugriff in Antwort auf ein externes Steuersignal CMD und ein externes Adreßsignal ADD aus, um Schreibdaten DIN zu empfangen und Lesedaten DOUT auszugeben.
  • Die MRAM-Vorrichtung 1 schließt eine Steuerschaltung 5 zum Steuern des Gesamtbetriebs der MRAM-Vorrichtung 1 in Antwort auf das Steuersignal CMD sowie einen Speicherarray 10 mit in einer Matrix angeordneten MTJ-Speicherzellen MC ein.
  • Wie aus der nachfolgenden Beschreibung erkannt werden kann teilen sich in der Ausführungsform der vorliegenden Erfindung eine Vielzahl von Tunnel-Magneto-Widerstandselementen TMR einen Zugangstransistor ATR. Deshalb dient im Speicherarray 10 jeder aus der Vielzahl von Tunnel-Magneto-Widerstandselementen TMR als eine MTJ-Speicherzelle MTJ. In der vorliegenden Anmeldung werden Zeilen und Spalten der Vielzahl von Tunnel- Magneto-Widerstandselementen TMR, die in einer Matrix im Speicherarray 10 angeordnet sind, gelegentlich als Speicherzellzeilen und Speicherzellspalten bezeichnet.
  • Da die Struktur des Tunnel-Magneto-Widerstandselements TMR und das Prinzip der Datenspeicherung im Tunnel-Magneto- Widerstandselement TMR dieselben sind wie im Zusammenhang mit Fig. 19 beschrieben, wird eine detaillierte Beschreibung davon nicht wiederholt. Jedes Tunnel-Magneto-Widerstandselement TMR speichert entweder ein H-Niveau ("1") oder ein L-Niveau ("0") als Speicherdaten, und der elektrische Widerstand davon ändert sich gemäß dem Speicherdatenniveau.
  • Fig. 1 zeigt beispielhaft eine einzelne MTJ-Speicherzelle MC (Tunnel-Magneto-Widerstandselement TMR) sowie eine entsprechende Wortleitung WL, Schreibdigitalleitung WDL und Bitleitung BL. Wortleitungen WL und Schreibdigitalleitungn WDL sind entsprechend den Speicherzellzeilen vorgesehen. Bitleitungen BL sind entsprechend den Speicherzellspalten vorgesehen. Es ist zu beachten, daß in der veranschaulichten Ausführungsform der vorliegenden Erfindung die Bitleitung EL lediglich als Beispiel in einer hierarchischen Weise angeordnet ist. Mit anderen Worten teilt sich die Bitleitung BL in eine Hauptbitleitung MBL und eine Sub-Bitleitung SBL auf.
  • Beim Datenschreibbetrieb wird ein Datenschreibstrom der Zeilenrichtung auf eine Schreibdigitalleitung WDL der Speicherzellzeile entsprechend der ausgewählten Speicherzelle (nachfolgend gelegentlich als "ausgewählte Zeile" bezeichnet) angelegt, und ein Datenschreibstrom der Spaltenrichtung wird auf eine Bitleitung BL der Speicherzellspalte entsprechend der ausgewählten Speicherzelle (nachfolgend gelegentlich als "ausgewählte Spalte" bezeichnet) angelegt. Beim Datenlesebetrieb wird eine Wortleitung WL, die der ausgewählten Zeile entspricht, aktiviert, wodurch ein Datenlesestrom durch die ausgewählte Speicherzelle und die Bitleitung BL fließt.
  • Die Anordnung der MTJ-Speicherzellen und der obigen Signalleitungen im Speicherarray 10 wird später speziell beschrieben. Es ist zu beachten, daß in der nachfolgenden Beschreibung der Hochspannungszustand (Leistungszufuhrspannung Vcc) und der Niederspannungszustand (Grundspannung GND) der Signale, Signalleitungen, Daten und dergleichen gelegentlich jeweils als "H-Niveau" und "L-Niveau" bezeichnet wird.
  • Die MRAM-Vorrichtung 1 schließt ferner einen Zeilendekoder 20 zum Dekodieren einer Zeilenadresse RA eines Adreßsignals ADD und zum Auswählen einer Zeile im Speicherarray 10, einen Spaltendekoder 25 zum Dekodieren einer Spaltenadresse CA eines Adreßsignals ADD und zum Auswählen einer Spalte im Speicherarray 10 sowie Lese/Schreib-Steuerschaltungen 30, 35 ein. Die Lese/Schreib-Steuerschaltungen 30, 35 stellen gemeinsam eine Schaltung zum Zuführen eines Datenschreibstroms zu einer Bitleitung BL beim Datenschreibbetrieb, eine Schaltung zum Zuführen eines Datenlesestroms zu einer Bitleitung BL beim Datenlesebetrieb, eine Schaltung zum Erzeugen von Lesedaten DOUT beim Datenlesebetrieb und dergleichen dar.
  • Die Schreibdigitalleitungen WDL sind mit der Grundspannung GND gekoppelt in einem Bereich, der auf den Zeilendekoder 20 zeigt, mit dem dazwischenliegenden Speicherarray 10. Beim Datenschreibbetrieb kuppelt eine Schreibdigitalleitung WDL, die gemäß dem Zeilenauswahlergebnis selektiert wurde, mit der Leistungszufuhrspannung Vcc. Die so aktivierte Schreibdigitalleitung WDL ist an deren beiden Enden mit der Leistungszufuhrspannung Vcc und der Grundspannung GND verbunden. Dies erlaubt es, daß ein Datenschreibstrom Ip der Zeilenrichtung an die aktivierte Schreibdigitalleitung WDL angelegt wird. Der Datenschreibstrom Ip der Zeilenrichtung besitzt eine festgelegte Richtung unabhängig vom Schreibdatenniveau.
  • Der Zeilendekoder 20 hält nichtausgewählte Schreibdigitalleitungen WDL bei der Grundspannung GND, so daß der Datenschreibstrom Ip der Zeilenrichtung dort nicht fließt.
  • Später wird speziell beschrieben werden, wie der Datenschreibstrom der Spaltenrichtung an die Bitleitung BL geliefert wird. Daten werden magnetisch an das Tunnel-Magneto- Widerstandselement TMR geschrieben, wobei dessen entsprechende Schreibdigitalleitung WDL und Bitleitung BL einen Datenschreibstrom empfangen.
  • Fig. 2 zeigt speziell die Struktur in einen Speicherarray 10 bezogen auf den Datenlesebetrieb.
  • Bei Fig. 2 ist der Speicherarray 10 auf Sub-Arrays SA-11 bis SA-NM von N Zeilen mal M Spalten aufgeteilt (wobei N, M eine natürliche Zahl bedeuten). Nachfolgend werden Sub-Arrays SA-11 bis SA-NM gelegentlich als Sub-Arrays SA bezeichnet. Ein die ausgewählte Speicherzelle einschließender Sub-Array wird gelegentlich einfach als ausgewählter Sub-Array bezeichnet.
  • N Sub-Arrays SA, die in der Spaltenrichtung einander benachbart sind, bilden eine Spaltengruppe. Folglich wird der Speicherarray 10 in M Spaltengruppen unterteilt. Jede Spaltengruppe entspricht L Speicherzellspalten (wobei L eine ganze Zahl von mindestens 2 ist). Ähnlich bilden M Sub-Arrays SA, die in der Zeilenrichtung einander benachbart Sind, eine Zeilengruppe. Deshalb ist der Speicherarray 10 in N Zeilengruppen aufgeteilt. Nachfolgend wird eine Zeilengruppe, die den ausgewählten Sub-Array einschließt, gelegentlich als ausgewählte Array- Zeile bezeichnet, und eine Spaltengruppe, die den ausgewählten Sub-Array einschließt, wird gelegentlich als ausgewählte Array-Spalte bezeichnet.
  • In jedem Sub-Array SA sind Tunnel-Magneto-Widerstandselemente TMR in einer Matrix angeordnet. Im gesamten Speicherarray 10 sind eine Vielzahl von Tunnel-Magneto-Widerstandselementen TMR in n Zeilen mal m Spalten (wobei n, m eine natürliche Zahl bedeuten) angeordnet. Jedes Tunnel-Magneto-Widerstandselement TMR dient als eine MTJ-Speicherzelle.
  • M Sub-Arrays SA derselben Zeilengruppe besitzen gemeinsame Wortleitungen WL1 bis WLn entsprechend den Speicherzellzeilen. Obgleich nicht in Fig. 2 gezeigt werden ferner Schreibdigitalleitungen WDL1 bis WDLn entsprechend der Speicherzellzeilen auf die gleiche Weise wie die Wortleitungen WL1 bis WLn angeordnet.
  • N Sub-Arrays SA der gleichen Spaltengruppe besitzen gemeinsame Hauptbitleitungen MBL1 bis MBLn entsprechend den Speicherzellspalten. Sub-Bitleitungen, die jeweils den N Sub-Arrays SA der gleichen Spaltengruppe entsprechen, sind in jeder Speicherzellspalte vorgesehen. Zum Beispiel sind Sub-Bitleitungen SBL11 bis SBL1N, die jeweils den Sub-Arrays SA-11 bis SA-N1 entsprechen, für die Hauptbitleitung MBL1 vorgesehen. Folglich sind Sub-Bitleitungen SBL11 bis SBLmN im gesamten Speicherarray 10 vorgesehen.
  • Es ist zu beachten, daß in der nachfolgenden Beschreibung Wortleitungen WL1 bis WLn, Schreibdigitalleitungen WDL1 bis WDLn, Hauptbitleitungen MBL1 bis MBLm und Sub-Bitleitungen SBL11 bis SBLmN gelegentlich allgemein als Wortleitungen WL, Schreibdigitalleitungen WDL, Hauptbitleitungen MBL und Sub-Bitleitungen SBL bezeichnet werden.
  • In jedem Sub-Array SA ist in jeder Speicherzellzeile ein Band SL vorgesehen. Jedes Band SL dient als eine Signalleitung entlang der Zeilenrichtung. Ein Zugangstransistor ATR ist für jedes Band SL bereitgestellt. Deshalb sind in jeder Speicherzellzeile M Zugangstransistoren ATR und M Bänder SL entsprechend der jeweiligen Spaltengruppen bereitgestellt. L Tunnel- Magneto-Widerstandselemente TMR der gleichen Speicherzellzeile in demselben Sub-Array teilen sich ein entsprechendes Band SL und einen entsprechenden Zugangstransistor ATR.
  • M Zugangstransistoren ATR derselben Speicherzellzeile haben ihre Gates mit einer entsprechenden Wortleitung WL gekoppelt. Zum Beispiel haben die Zugangstransistoren. ATR der ersten Speicherzellenzeile in Fig. 2 ihre Gates mit der Wortleitung WL1 gekoppelt. Jeder Zugangstransistor ATR ist zwischen einem entsprechenden SL und der Grundspannung GND elektrisch gekoppelt.
  • Beim Datenlesebetrieb aktiviert der Zeilendekoder 20 eine der Wortleitungen WL1 bis WLn gemäß des Zeilenauswahlergebnisses selektiv. Die so aktivierte Wortleitung WL zieht eine Vielzahl von Tunnel-Magneto-Widerstandselementen TMR der ausgewählten Zeile auf die Grundspannung GND herunter.
  • Verbindungssteuerabschnitte 15 steuern die Verbindung und Unterbrechung zwischen der Hauptbitleitung MBL und der Sub-Bitleitung SBL.
  • Im Beispiel der Fig. 3 schließt jeder Sub-Array SA Tunnel- Magneto-Widerstandselemente TMR ein, die in vier Zeilen mal vier Spalten (L = 4) angeordnet sind.
  • Bei Fig. 3 sind im Sub-Array SA vier (L) Tunnel-Magneto- Widerstandselemente TMR in derselben Speicherzellzeile mit dem gleichen Band SL gekoppelt. Ein Zugangstransistor ATR wird für jedes Band SL bereitgestellt, welches sich vier Tunnel- Magneto-Widerstandselemente TMR teilen.
  • Wortleitungen WL und Schreibdigitalleitungen WDL erstrecken sich in der Zeilenrichtung über die m Sub-Arrays derselben Zeilengruppe. Der Zugangstransistor ATR koppelt ein entsprechendes Band SL elektrisch auf die Grundspannung GND in Antwort auf eine Aktivierung einer Wortleitung WL einer entsprechenden Speicherzellenzeile.
  • In jeder Speicherzellspalte sind eine Hauptbitleitung MDL, die sich N Sub-Arrays und Subbitleitungen SBL der jeweiligen Sub-Arrays teilen, in einer hierarchischen Weise bereitgestellt. Folglich sind in jedem Sub-Array SA Verbindungssteuerabschnitte 15 zum Steuern der Verbindung und Unterbrechung von Subbitleitung SBL und Hauptbitleitung MBL zwischen der Hauptbitleitung MBL und beiden Enden der Subbitleitung SBL vorgesehen.
  • Eine Hauptbitleitung MBL ist in einer Schicht über der Subbitleitung SBL bereitgestellt. Mit anderen Worten ist die Hauptbitleitung MBL vom Tunnel-Magneto-Widerstandselement TMR weiter weg lokalisiert als die Subbitleitung SBL.
  • Fig. 4 zeigt ein Beispiel der Anordnung des Sub-Arrays von Fig. 3. Eine Draufsicht des Sub-Arrays SA ist im Zentrum der Fig. 4 wiedergegeben.
  • Diese Draufsicht zeigt, daß vier Schreibdigitalleitungen WDL entsprechend den vier Speicherzellzeilen und vier Subbitleitungen SBL entsprechend den vier Speicherzellspalten jeweils in der Zeilenrichtung bzw. Spaltenrichtung angeordnet sind. Grundleitungen GL sind in der Zeilenrichtung angeordnet. Obgleich in der Figur nicht gezeigt sind die Grundleitungen GL mit der Grundspannung GND verbunden.
  • Ein als eine MTJ-Speicherzelle fungierendes Tunnel-Magneto- Widerstandselement TMR ist bei jeder Überschneidung der Subbitleitung SBL und der Schreibdigitalleitung WDL angeordnet, wie durch die schattierten Abschnitte in Fig. 4 gezeigt. Ein Band SL ist in jeder Speicherzellzeile angeordnet. Deshalb wird jedes Band SL von vier (L) Tunnel-Magneto- Widerstandselementen TMR derselben Speicherzellzeile geteilt.
  • Fig. 4 schließt ferner Querschnittsansichten ein, die entlang der Linie P-P', Q-Q' und R-R' in der Draufsicht des Sub-Arrays SA aufgenommen sind (nachfolgend werden diese Querschnittsansichten jeweils als P-P'-Querschnitt, Q-Q'-Querschnitt und R-R'-Querschnitt bezeichnet).
  • Der P-P'-Querschnitt zeigt einen Bereich, wo Zugangstransistoren ATR bereitgestellt sind. Der P-P'-Querschnitt zeigt, daß ein Source/Drain-Bereich 310 eines Zugangstransistors ATR über ein Kontaktloch 341 mit der Grundleitung GL elektrisch gekoppelt ist. Der Source/Drain-Bereich 320 des Zugangstransistors ATR ist über ein Kontaktloch 340 mit dem Band SL elektrisch gekoppelt. Eine Wortleitung WL, die sich in Zeilenrichtung erstreckt, ist im Gatebereich des Zugangstransistors ATR bereitgestellt. Die Schreibdigitalleitung WDL, die sich in Zeilenrichtung erstreckt, ist in einer Zeile zwischen Wortleitung WL und Band SL bereitgestellt.
  • Da jedes Band SL von einer Vielzahl von Speicherzellen, die einander in der Zeilenrichtung benachbart lokalisiert sind, geteilt wird, kann der Zugangstransistor ATR in einem Bereich bereitgestellt werden, der von den Bereichen oberhalb und unterhalb des Tunnel-Magneto-Widerstandselements TMR verschieden ist. Mit anderen Worten werden Tunnel-Magneto- Widerstandselemente TMR und Subbitleitungen SBL, die im P-P'- Querschnitt durch eine gepunktete Linie gezeigt wird, in diesem Bereich nicht bereitgestellt.
  • Der Q-Q'-Querschnitt ist ein Querschnitt entlang der Subbitleitung SBL. Tunnel-Magneto-Widerstandselemente TMR sind in diesem Bereich bereitgestellt. Der Q-Q'-Querschnitt zeigt, daß jedes Tunnel-Magneto-Widerstandselement TMR mit einer Subbitleitung SBL und einem entsprechenden Band SL elektrisch gekoppelt ist. Die Subbitleitung SBL ist in einer Schicht oberhalb des Tunnel-Magneto-Widerstandselements TMR gebildet, und das Band SL ist in einer Schicht unterhalb des Tunnel-Magneto- Widerstandselements TMR gebildet. Der Q-Q'-Querschnitt zeigt Schreibdigitalleitungen WDL und Grundleitungen GL, die sich in der Zeilenrichtung erstrecken. Ein Zugangstransistor ATR ist jedoch in einer Schicht unterhalb des Tunnel-Magneto- Widerstandselements TMR nicht bereitgestellt.
  • Der R-R'-Querschnitt in Fig. 4 ist ein Querschnitt entlang der Schreibdigitalleitungen WDL. Es ist zu beachten, daß der R-R'- Querschnitt nur die Schichten oberhalb der Schreibdigitalleitungen WDL zeigt.
  • Die Schreibdigitalleitung WDL läßt einen Datenschreibstrom zum Schreiben von Daten an das Tunnel-Magneto-Widerstandselement TMR hindurch. Deshalb ist die Schreibdigitalleitung WDL in einem Bereich gerade unterhalb des Tunnel-Magneto- Widerstandselements TMR bereitgestellt. Folglich ist das Tunnel-Magneto-Widerstandselement TMR, welches mit dem Band SL und der Subbitleitung SBL elektrisch gekoppelt ist, in einer Schicht oberhalb der Schreibdigitalleitung WDL bereitgestellt. Wie oben beschrieben ist in demselben Sub-Array ein gemeinsames Band SL mit einer Vielzahl von Tunnel-Magneto- Widerstandselementen TMR, die einander in der Zeilenrichtung benachbart lokalisiert sind, gekoppelt.
  • Da die Vielzahl der Tunnel-Magneto-Widerstandselemente TMR entlang der Zeilenrichtung sich ein Band SL teilen, braucht ein Kontaktloch 340 zum elektrischen Koppeln des Zugangstransistors ATR zum Tunnel-Magneto-Widerstandselement nicht länger für jedes Tunnel-Magneto-Widerstandselement TMR bereitgestellt zu werden. Diese Struktur ermöglicht insbesondere, daß der Zugangstransistor ATR in einem Bereich bereitgestellt wird, der von den Bereichen oberhalb und unterhalb des Tunnel-Magneto- Widerstandselements TMR verschieden ist.
  • Folglich sind Tunnel-Magneto-Widerstandselemente TMR sowohl in der Zeilenrichtung als auch der Spaltenrichtung bei einem geringeren Abstand als in einer Struktur angeordnet, bei der der Zugangstransistor ATR für jedes Tunnel-Magneto- Widerstandselement TMR bereitgestellt ist. Im Ergebnis kann die gesamte Fläche des Speicherarrays 10 reduziert werden.
  • Die Anordnung des Sub-Arrays SA in der Fig. 5 unterscheidet sich von derjenigen der Fig. 4 in der zweidimensionalen Gestalt des Bandes SL. Da die Anordnung von Fig. 5 ansonsten dieselbe ist wie diejenige von Fig. 4 wird eine detaillierte Beschreibung davon nicht wiederholt. Der P-P'-Querschnitt, der Q-Q'-Querschnitt und der R-R'-Querschnitt in Fig. 5 entsprechen jenen in Fig. 4.
  • Die Anordnung von Fig. 5 ist dieselbe wie diejenige von Fig. 4 insoweit, als jedes Band SL von L (vier) Tunnel-Magneto- Widerstandselementen TMR derselben Speicherzellzeile im gleichen Sub-Array SA geteilt wird.
  • In der Anordnung von Fig. 5 besitzt das Band SL jedoch eine größere Breite in einem Bereich, wo das Kontaktloch 340 zum Koppeln des Bandes SL mit dem Zugangstransistor ATR erforderlich ist. Im verbleibenden Bereich besitzt das Band SL eine geringere Breite, die zum elektrischen Kontakt mit dem Tunnel- Magneto-Widerstandselement TMR erforderlich ist. Bänder SL mit einer solchen Gestalt sind auf eine punktsymmetrische Weise in der Spaltenrichtung angeordnet.
  • Mit dieser Struktur kann der Abstand in der Zeilenrichtung in einem Bereich reduziert werden, wo die Bänder SL einander zugewandt sind. Im Ergebnis kann die gesamte Fläche des Speicherarrays 10 im Vergleich zur Anordnung der Fig. 4 weiter reduziert werden.
  • Nachfolgend wird der Datenschreibbetrieb in jedem Sub-Array SA beschrieben.
  • Fig. 6 zeigt beispielhaft die Struktur zum Ausführen des Datenschreibbetriebs in einer herausgegriffenen Speicherzellspalte.
  • Bei Fig. 6 sind Bitleitungstreiber 31a, 31b jeweils an beiden Enden von jeder Hauptbitleitung MBL angeordnet. Wenn eine entsprechende Hauptbitleitung MBL gemäß dem Zeilenauswahlergebnis ausgewählt ist, verbindet der Bitleitungstreiber 31a ein. Ende der Hauptbitleitung MBL gemäß dem Niveau der Schreibdaten DIN mit der Leistungszufuhrspannung Vcc oder der Grundspannung GND. Wenn die entsprechende Hauptbitleitung MBL ausgewählt ist, verbindet der Bitleitungstreiber 31b das andere Ende der Hauptbitleitung MBL mit der anderen Spannung. Die Bitleitungstreiber 31a, 31b operieren somit komplementär zueinander.
  • Der Bitleitungstreiber 31a schließt ein Logikgate 32 und Treibertransistoren 33, 34 ein. Die Treibertransistoren 33, 34 bilden einen CMOS (Komplementär-Metalloxid-Halbleiter)- Inverter. Logikgate 32 gibt das NAND-Operationsergebnis eines Spaltenauswahlsignals MCSL aus und schreibt Daten DIN. Das Spaltenauswahlsignal MCSL ist ein Signal zum Auswählen einer Hauptbitleitung MBL. Der Treibertransistor 33 ist ein P-Kanal- MOS (Metalloxidhalbleiter)-Transistor und ist zwischen einem Ende der Hauptbitleitung MBL und der Leistungszufuhrspannung Vcc bereitgestellt. Der Treibertransistor 34 ist ein N-Kanal- MOS-Transistor und ist zwischen einem Ende der Hauptbitleitung MBL und der Grundspannung GND bereitgestellt. Die entsprechenden Gatespannungen der Treibertransistoren 33, 34 werden durch die Ausgabe des Logikgates 32 gesteuert.
  • Der Bitleitungstreiber 31b schließt ein Logikgate 37 und Treibertransistoren 38, 39 ein. Die Treibertransistoren 38, 39 bilden einen CMOS-Inverter. Das Logikgate 37 gibt das NAND- Operationsergebnis eines Spaltenauswahlsignals MCSL und ein invertiertes Signal /DIN der Schreibdaten. DIN aus. Der Treibertransistor 38 ist ein P-Kanal-MOS-Transistor und ist zwischen dem anderen Ende der Hauptbitleitung MBL und der Leistungszufuhrspannung Vcc bereitgestellt. Der Treibertransistor 39 ist ein N-Kanal-MOS-Transistor und ist zwischen dem anderen Ende der Hauptbitleitungen MBL und der Grundspannung GND bereitgestellt. Die entsprechenden Gatespannungen der Treibertransistoren 38, 39 werden durch die Ausgabe des Logikgates 37 gesteuert.
  • Folglich sind in den Bitleitungstreibern 31a, 31b der Hauptbitleitungen MBL der nicht-ausgewählten Spalten die jeweiligen Ausgaben des Logikgates 32, 37 auf das H-Niveau festgelegt. Als Ergebnis sind die Hauptbitleitungen MBL der nicht- ausgewählten Spalten an deren beiden Enden mit der Grundspannung GND verbunden.
  • Andererseits verbinden die Bitleitungstreiber 31a, 31b, die der Hauptbitleitung MBL der ausgewählten Spalte entsprechen, ein Ende der Hauptbitleitung MBL mit der Leistungszufuhrspannung Vcc oder der Grundspannung GND und das andere Ende davon mit der anderen Spannung gemäß dem Niveau der Schreibdaten DIN.
  • Beide Enden der Subbitleitung SBL sind über Transistorschalter 210, 220 jeweils mit Knoten N1, N2 auf der Hauptbitleitung MBL gekoppelt. Ein Transistorschalter 200 ist zwischen den Knoten N1, N2 bereitgestellt. Die Subbitleitung 581 ist über einen Transistorschalter 240 mit der Grundspannung GND elektrisch gekoppelt. Die Transistorschalter 200, 210, 220, 240 sind im Verbindungssteuerabschnitt 15 in den Fig. 2 und 3 eingeschlossen.
  • In jedem Speicherzellblock ist ein Transistorschalter 200 in Reihe mit der Hauptbitleitung MBL eingefügt. Der Transistorschalter 200 ist zwischen Knoten N1, N2 in jedem Sub-Array SA bereitgestellt und dient zum Ausschließen des Stromwegs auf der Hauptbitleitung MBL im ausgewählten Sub-Array.
  • Der Transistorschalter 210 ist zwischen einem Ende der Subbitleitung SBL und dem Knoten N1 auf der Hauptbitleitung MBL bereitgestellt. Der Transistorschalter 220 ist zwischen dem anderen Ende der Subbitleitung SBL und dem Knoten N2 auf der Hauptbitleitung MBL bereitgestellt. Ein Zeilengruppenauswahlsignal BGSL wird auf die jeweiligen Gates der Transistorschalter 210, 220 angelegt. Das Zeilengruppenauswahlsignal BGSL wird für jede in Fig. 2 gezeigte Zeilengruppe geliefert und wird auf das H-Niveau aktiviert, wenn die entsprechende Zeilengruppe das ausgewählte Sub-Array einschließt.
  • Der Transistorschalter 240 koppelt die Subbitleitung SBL mit der Grundspannung GND. Ein invertiertes Signal /BGSL des Zeilengruppenauswahlsignals BGSL wird an die jeweiligen Gates der Transistorschalter 200, 240 angelegt. Der Transistorschalter 240 wird komplementär zu den Transistorschaltern 210, 220 auf ON/OFF geschaltet. Der Transistorschalter 240 verbindet die Subbitleitung SBL mit der Grundspannung GND, wenn die Subbitleitung SBL nicht mit der Hauptbitleitung MBL verbunden ist.
  • Fig. 7 ist ein Schaltungsdiagramm, welches einen Weg eines Datenschreibstroms in der Struktur der Fig. 6 veranschaulicht.
  • Wenn H-Niveau("1")-Daten an die ausgewählte Speicherzelle, die mit der Subbitleitung SBL in der Fig. 7 verbunden ist, zu schreiben sind, verbindet der Bitleitungstreiber 31a ein Ende der Hauptbitleitung MBL mit der Leistungszufuhrspannung Vcc, und der Bitleitungstreiber 31b verbindet das andere Ende der Hauptbitleitung MBL mit der Grundspannung GND. Im ausgewählten Sub-Array wird ein entsprechendes Zeilengruppenauswahlsignal BGSL auf das H-Niveau gesetzt.
  • Als Ergebnis werden die Transistorschalter 210, 220 auf ON geschaltet, und die Transistorschalter 200, 240 werden auf OFF geschaltet. Der Stromweg zwischen den Knoten N1, N2 auf der Hauptbitleitung MBL ist somit unterbrochen bzw. ausgeschaltet.
  • Die Hauptbitleitung MBL wird mit der Subbitleitung SBL bei den Knoten N1, N2 gekoppelt.
  • Auf derselben Hauptbitleitung MBL werden Transistorschalter 200 in den anderen Sub-Arrays auf ON geschaltet. Folglich läuft in den Bereichen, die den nicht-ausgewählten Sub-Arrays entsprechen, ein Datenschreibstrom +Iw durch die Hauptbitleitung MBL. Im ausgewählten Sub-Array wird der Transistorschalter 200 auf ON geschaltet, wodurch der Stromweg auf der Hauptbitleitung MBL ausgeschaltet wird, und ein. Datenschreibstrom +Iw wird über die Transistorschalter 210, 220 an die Subbitleitung SBL geliefert.
  • Auf der Basis des Zeilenauswahlergebnisses wird ein Datenschreibstrom Ip der Zeilenrichtung zur Schreibdigitalleitung WDL entsprechend der ausgewählten Speicherzelle geliefert. H- Niveau("1")-Daten können somit an die ausgewählte Speicherzelle geschrieben werden.
  • Wenn L-Niveau("0")-Daten an die ausgewählte Speicherzelle zu schreiben sind, wird die Hauptbitleitung MBL mit der Leistungszufuhrspannung Vcc bzw. mit der Grundspannung GND auf entgegengesetzte Weise wie beim Fall der H-Niveau-Daten verbunden. Speziell wird ein Ende der Hauptbitleitung MBL mit der Grundspannung GND verbunden, und das andere Ende davon wird mit der Leistungszufuhrspannung Vcc verbunden. Da die Transistorschalter 200 bis 240 auf dieselbe Weise wie im Fall der H- Niveau-Daten auf ON/OFF geschalten werden, wird eine detaillierte Beschreibung davon nicht wiederholt.
  • Beim Schreiben von L-Niveau-Daten kann ein Datenschreibstrom -Iw der zu dem Datenschreibstrom +Iw entgegengesetzten Richtung an die Subbitleitung MBL im ausgewählten Speicherarray geliefert werden. Auf der Basis des Zeilenauswahlergebnisses wird ein Datenschreibstrom Ip der Zeilenrichtung an die Schreibdigitalleitung WDL entsprechend der ausgewählten Speicherzelle geliefert. Die L-Niveau("0")-Daten können somit an die ausgewählte Speicherzelle geschrieben werden.
  • Wie oben beschrieben muß beim Datenschreibbetrieb ein Datenschreibstrom entsprechend der ausgewählten Speicherzelle sowohl an die Schreibdigitalleitung WDL als auch die Bitleitung BL geliefert werden. Folglich wird der Datenschreibstrom entweder an die Bitleitung BL oder die Schreibdigitalleitung WDL in den nicht-ausgewählten Speicherzellen derselben Speicherzellzeile oder Speicherzellspalte wie derjenigen in der ausgewählten Speicherzelle geliefert. Theoretisch werden keine Daten an die nicht-ausgewählten Speicherzellen geschrieben. Aufgrund von Rauschen oder dergleichen können jedoch Daten schwach an die nicht-ausgewählten Speicherzellen geschrieben werden. Mit anderen Worten kann sich die Magnetisierungsrichtung der Tunnel-Magneto-Widerstandselemente möglicherweise ändern. Wenn ein solches Phänomen wiederholt auftritt, können die nicht-ausgewählten Speicherzellen möglicherweise wiederbeschrieben werden, wodurch Speicherdaten darin verloren gehen können. Folglich muß ein solches Risiko des fehlerhaften Schreibens an die nicht-ausgewählten Speicherzellen beim Datenschreibbetrieb unterdrückt werden.
  • Gemäß der ersten Ausführungsform fließt in den nicht- ausgewählten Sub-Arrays ein Datenschreibstrom ±Iw der Spaltenrichtung durch die Hauptbitleitung MBL, die vom Tunnel- Magneto-Widerstandselement TMR entfernt lokalisiert ist. Dies verhindert, daß Daten fehlerhaft an die Tunnel-Magneto- Widerstandselemente in den nicht-ausgewählten Sub-Arrays geschrieben werden.
  • Im ausgewählten Speicherarray wird ein Datenschreibstrom ±Iw an die Subbitleitung SBL geliefert, die in der Nähe des Tunnel-Magneto-Widerstandselements TMR lokalisiert ist. Als Ergebnis wird ein ausreichendes Datenschreib-Magnetfeld erzeugt.
  • Nachfolgend wird ein Datenlesebetrieb der ersten Ausführungsform beschrieben.
  • Bei Fig. 8 sind L (vier)-Magneto-Widerstandselemente TMR, die sich dasselbe Band SL teilen, parallel mit der Grundspannung GND über einen entsprechenden Zugangstransistor ATR gemäß dem Zeilenauswahlergebnis gekoppelt. Folglich können in der ersten Ausführungsform L(vier) Daten parallel bei jeder Leseoperation gelesen werden.
  • L (vier) Datenleseschaltungen 55 sind deshalb für den Speicherarray 10 vorgesehen. Ein Spaltenauswahlabschnitt 52 wählt L (vier) m Hauptbitleitungen MBL1 bis MBLm im gesamten Speicherarray 10 in Antwort auf ein Spaltengruppenauswahlsignal GSL aus und verbindet die ausgewählten Hauptbitleitungen MBL jeweils auf L(vier) Datenleseschaltungen 55.
  • Das Spaltengruppenauswahlsignal GSL ist ein Signal zum Auswählen eines von M Bänder SL, die mit der Grundspannung GND gekoppelt sind, in Antwort auf die Aktivierung einer Wortleitung WL. Das Spaltengruppenauswahlsignal GSL ist zum Beispiel ein Steuersignal zum Auswählen einer der M Spaltengruppen in Fig. 2.
  • Ein Referenzstromgenerator 50 erzeugt einen Referenzstrom Iref. Jede Datenleseschaltung 55 erzeugt Lesedaten DOUT auf der Basis eines Vergleichs zwischen einem Strom, der durch einen entsprechenden, durch den Spaltenauswahlabschnitt 52 ausgewählten Hauptbitleitung MBL fließt, und dem Referenzstrom Iref.
  • Fig. 9 zeigt beispielhaft die Struktur einer Datenleseschaltung.
  • Bei Fig. 9 treibt ein Bitleitungstreiber 31c eine Hauptbitleitung MBL entsprechend der ausgewählten Speicherzelle auf die Leistungszufuhrspannung Vcc. Im ausgewählten Sub-Array verbinden Verbindungssteuerabschnitte 15 eine entsprechende Hauptbitleitung MBL und eine Subbitleitung SBL miteinander. Als Ergebnis wird ein Speicherzellstrom Icell gemäß dem Speicherdatenniveau des Tunnel-Magneto-Widerstandselements TMR an den Weg geliefert, der durch den Bitleitungstreiber 31c, die Hauptbitleitung MBL, die Subbitleitung SBL, die ausgewählte Speicherzelle (Tunnel-Magneto-Widerstandselement TMR), den Streifen SL, den Zugangstransistor ATR und die Grundspannung GND gebildet wird. Es wird hier angenommen, daß der Speicherzellstrom Icell einen Wert I1 annimmt, wenn das H-Niveau ("1") im Tunnel-Magneto-Widerstandselement TMR gespeichert ist, und einen Wert I0 annimmt, wenn das L-Niveau ("0") darin gespeichert ist.
  • Der Bitleitungstreiber 31c kann entweder für jede Hauptbitleitung MBL oder jede Datenleseschaltung 55 bereitgestellt werden. Im letzteren Fall ist die Hauptbitleitung MBL, die der ausgewählten Speicherzelle entspricht, mit dem Bitleitungstreiber 31c auf der Basis des Spaltenauswahlergebnisses verbunden.
  • Jede Datenleseschaltung 55 in Fig. 8 schließt einen Stromdetektor, einen Stromabtastverstärker 70 und einen Latch- Abtastverstärker 85 ein.
  • Der Stromdetektor 60 besitzt eine Stromspiegelstruktur und erzeugt einen Detektionsstrom Ic gemäß einem Speicherzellstrom Icell, der durch die ausgewählte Speicherzelle und das Band SL fließt.
  • Der Stromdetektor 60 schließt einen Knoten N1, der mit der Hauptbitleitung MBL über ein Spaltenauswahlgate SG gekoppelt ist, einen N-Kanal-MOS-Transistor 61, der zwischen dem Knoten N1 und der Grundspannung GND bereitgestellt ist, einen N- Kanal-MOS-Transistor 62, der zwischen einem Knoten N2 und der Grundspannung GND bereitgestellt ist, einen P-Kanal-MOS- Transistor 63, der zwischen den Knoten N2, N3 bereitgestellt ist, einen P-Kanal-MOS-Transistor 64, der zwischen Knoten N3, Nc bereitgestellt ist, und einen N-Kanal-MOS-Transistor 65, der zwischen der Leistungszufuhrspannung Vcc und dem Knoten N3 bereitgestellt ist, ein.
  • Die Hauptbitleitung MBL, die mit der ausgewählten Speicherzelle verbunden ist, wird mit dem Knoten N1 über das Spaltenauswahlgate SG gekoppelt in Antwort auf die Aktivierung eines entsprechenden Spaltengruppenauswahlsignals GSL. Die N-Kanal- MOS-Transistoren 61, 62 haben ihre jeweiligen Gates mit dem Knoten N1 verbunden. Die P-Kanal-MOS-Transistoren 63, 64 haben ihre jeweiligen Gates mit dem Knoten N2 verbunden. Eine vorbestimmte Spannung VREF wird an das Gate des N-Kanal-MOS- Transistors 65 angelegt.
  • Eine solche Stromspiegelstruktur ermöglicht, daß ein Detektionsstrom Ic beim Knoten Nc gemäß einem Speicherzellstrom Icell erzeugt wird, welcher durch die mit der ausgewählten Speicherzelle gekoppelten Hauptbitleitung MBL fließt. Es ist zu beachten, daß durch Einstellen einer vorbestimmten Spannung VREF, die an das Gate des N-Kanal-MOS-Transistors 65 anzulegen ist, die Amplitude des Detektionsstroms Ic begrenzt ist, wodurch das plötzliche Erzeugen eines vorübergehenden Stroms verhindert werden kann.
  • Der Referenzstromgenerator 50 liefert einen Referenzstrom Iref an einen Knoten Nr. Der Referenzstrom Iref besitzt einen Wert zwischen den beiden Werten I1, I0 des Speicherzellstroms Icell.
  • Der Referenzstromgenerator 50 schließt Schein-Tunnel-Magneto- Widerstandselemente TMRd0, TMRd1 und einen Bitleitungstreiber 31d ein. Das Schein-Tunnel-Magneto-Widerstandselement TMRd0 ist zwischen einem Knoten Nd0 und der Grundspannung GND gekoppelt. Das Schein-Tunnel-Magneto-Widerstandselement TMRd1 ist zwischen einem Knoten Nd1 und der Grundspannung GND gekoppelt. Die Schein-Tunnel-Magneto-Widerstandselemente TMRd0, TMRd1 besitzen dieselbe Struktur und Eigenschaften wie jene Tunnel- Magneto-Widerstandselemente TMR, die in Speicherarray 10 in einer Matrix angeordnet sind.
  • Das Schein-Tunnel-Magneto-Widerstandselement TMRd0 speichert L-Niveau("0")-Daten, und das Schein-Tunnel-Magneto- Widerstandselement TMRd1 speichert H-Niveau("1")-Daten. Es ist nicht nötig, die Schein-Tunnel-Magneto-Widerstandselemente TMRd0, TMRd1 wiederzubeschreiben. Deshalb kann der Datenschreibbetrieb gegenüber dem Schein-Tunnel-Magneto- Widerstandselementen ausgeführt werden, wenn die Leistungszufuhr an die MRAM-Vorrichtung auf ON geschaltet ist.
  • Beim Datenlesebetrieb treibt der Bitleitungstreiber 31d die Knoten Nd0, Nd1 auf die Leistungszufuhrspannung Vcc. Als Ergebnis fließen Ströme I0, I1 durch die Schein-Tunnel-Magneto- Widerstandselemente TMRd0, TMRd1.
  • Der Referenzstromgenerator 50 schließt ferner einen zwischen einem Knoten Nd2 und der Grundspannung GND bereitgestellten Transistor 91, einen zwischen Knoten Nd0 und Grundspannung GND bereitgestellten Transistor 92, einen zwischen Knoten Nd1 und Grundspannung GND bereitgestellten Transistor 93 und einen zwischen Knoten Nd2 und Grundspannung GND bereitgestellten Transistor 94 ein. Die Transistoren 93, 94 haben ihre jeweiligen Gates mit dem Knoten Nd1 gekoppelt. Die N-Kanal-MOS- Transistoren werden als Transistoren 91 bis 94 des Referenzstromgenerators 50 verwendet.
  • Der Referenzstromgenerator 50 schließt ferner Transistoren 95, 96, die in Reihe zwischen der Leistungszufuhrspannung Vcc und dem Knoten Nd2 gekoppelt sind, sowie einen P-Kanal-MOS- Transistor 97 ein, der zwischen dem Transistor 95 und dem Knoten Nr bereitgestellt ist. Die P-Kanal-MOS-Transistoren werden als Transistoren 96, 97 des Referenzstromgenerators 50 verwendet.
  • Wie der N-Kanal-MOS-Transistor 65 beim Stromdetektor 60 wird eine vorbestimmte Spannung VREF an das Gate des N-Kanal-MOS- Transistors 95 angelegt. Die Stromantriebskapazität des Transistors 96 beträgt das Zweifache derjenigen des Transistors 97. Transistoren 91, 94, die jeweils einen Spiegelstrom in Bezug auf die Transistoren 92, 93 bilden, erlauben, daß ein Strom (I0 + I1) an den Knoten Nd2 geliefert wird. Da die Stromantriebskapazität des Transistors 96 doppelt so groß ist wie diejenige des Transistors 97, kann ein Referenzstrom Iref = (I0 + I1)/2 an den Knoten Nr geliefert werden. Mit anderen Worten wird durch die Transistoren 91 bis 97 im Referenzstromgenerator 50 ermöglicht, daß ein Durchschnittsstrom der Ströme I0, I1, die durch die Schein-Tunnel-Magneto- Widerstandselemente TMRd0, TMRd1 fließen, ausgegeben wird. Es ist zu beachten, daß die Stromantriebskapazität des Transistors 96 das k-fache derjenigen des Transistors 97 sein kann (wobei k eine ganze Zahl von größer als 1 ist).
  • Der Stromabtastverstärker 70 schließt zwei Eingabeknoten Nia, Nib, N-Kanal-MOS-Transistoren 71, 72, die jeweils zwischen Eingabeknoten Nia, Nib und Knoten Nc, Nr bereitgestellt sind, einen zwischen dem Eingabeknoten Nia und dem Knoten Na bereitgestellten P-Kanal-MOS-Transistor 73 und einen zwischen dem Eingabeknoten Nib und dem Knoten Nb bereitgestellten P-Kanal- MOS-Transistor 74 ein.
  • Ein Steuersignal RD wird an die jeweiligen Gates der N-Kanal- MOS-Transistoren 71, 72 geliefert. Das Steuersignal RD wird mit derselben Zeiteinteilung wie derjenigen der Wortleitung WL aktiviert. Der P-Kanal-MOS-Transistor 73 besitzt ein mit dem Knoten Nb gekoppeltes Gate. Der P-Kanal-MOS-Transistor 74 hat sein Gate mit dem Knoten Na gekoppelt.
  • Der Stromabtastverstärker 70 schließt ferner einen zwischen den Knoten Na, Nb bereitgestellten N-Kanal-MOS-Transistor 75 sowie N-Kanal-MOS-Transistoren 75, 77 ein, die jeweils zwischen den Knoten Na, Nb und der Grundspannung GND bereitgestellt sind. Ein Steuersignal EQ1 wird an die jeweiligen Gates der N-Kanal-MOS-Transistoren 76, 77 angelegt, und ein Steuersignal EQ2 wird an das Gate des N-Kanal-MOS-Transistors 75 angelegt.
  • Die Transistoren 76, 77 verbinden oder unterbrechen die Knoten Na, Nb mit bzw. von der Grundspannung GND in Antwort auf das Steuersignal EQ1. Der Transistor 75 gleicht die Spannungen auf den Knoten Na, Nb in Antwort auf das Steuersignal EQ1 an.
  • Der Stromabtastverstärker 70 schließt ferner P-Kanal-MOS- Transistoren 78, 79, die jeweils zwischen den Knoten Na, Nb und dem Knoten Nd bereitgestellt sind, sowie P-Kanal-MOS- Transistoren 80, 81, die in Reihe zwischen dem Knoten Nd und der Leistungszufuhrspannung Vcc verbunden sind.
  • Der P-Kanal-MOS-Transistor 78 hat sein Gate mit dem Knoten Nb gekoppelt, und der P-Kanal-MOS-Transistor 79 hat sein Gate mit dem Knoten Na gekoppelt. Ein Abtastermöglichungssignal /SE wird an das Gate des P-Kanal-MOS-Transistors 80 angelegt. Eine vorbestimmte Spannung VREF2 wird an das Gate des P-Kanal-MOS- Transistors 81 angelegt. Durch angemessenes Festlegen der vorbestimmten Spannung VREF2 ist die Spannungsamplitude der Knoten Na, Nb begrenzt.
  • Die P-Kanal-MOS-Transistoren 73, 74 und 78, 79 operieren als ein kreuzgekoppelter Verstärker. Durch die P-Kanal-MOS- Transistoren 73, 74 und 78, 79 wird die Spannungsdifferenz, die der Stromdifferenz zwischen den Eingabeknoten Nia, Nib, das heißt der Differenz zwischen dem Detektionsstrom Ic und dem Referenzstrom Iref entspricht, zwischen den Knoten Na, Nb, erzeugt.
  • Die Datenleseschaltung 55 schließt ferner ein Transmissionsgabe 86 zwischen den Knoten Na, Nb und dem Latch- Abtastverstärker 85 ein. Das Transmissionsgate 86 verbindet oder unterbricht den Latch-Abtastverstärker 85 mit oder von den Knoten Na, Nb in Antwort auf ein Latch-Signal LS. Das Latch-Signal LS wird auf ein L-Niveau gesetzt bei einem vorbestimmten Timing, nachdem der Datenlesebetrieb begonnen wurde. Als Ergebnis werden die Spannung bei den Knoten Na, Nb im Latch-Abtastverstärker 85 bei dem vorbestimmten Timing eingerastet. Der Latch-Abtastverstärker 85 erzeugt Lesedaten DOUT gemäß den eingerasteten Spannungen.
  • Nachfolgend wird der Datenlesebetrieb der Datenleseschaltung 55 beschrieben.
  • Bei Fig. 10 wird der Datenlesebetrieb beim Zeitpunkt T1 begonnen. Vor dem Zeitpunkt T1 wird das Steuersignale RD auf das L- Niveau gesetzt, und die Steuersignale EQ1, EQ2 und das Abtastermöglichungssignal /SE werden auf das H-Niveau gesetzt. Im Ergebnis werden Eingabeknoten Nia, Nib vom Knoten Nc zum Übermitteln des Detektionsstroms Ic sowie vom Knoten Na zum Übermitteln des Referenzstroms Iref unterbrochen. Die Knoten Na, Nb werden über die Transistoren 76, 77 mit der Grundspannung GND verbunden.
  • Zum Zeitpunkt T1 wird der Datenlesebetrieb begonnen, und die der ausgewählten Bereiche entsprechende Wortleitung WL wird aktiviert sowie das Steuersignal RD wird aktiviert wird das H- Niveau. In Antwort darauf wird die ausgewählte Speicherzelle zwischen der Hauptbitleitung MBL und der Grundspannung GND elektrisch gekoppelt. Die Knoten Nc, Nr werden jeweils mit den Eingabeknoten Nia, Nib elektrisch gekoppelt.
  • Zum Zeitpunkt T2 treibt der Bitleitungstreiber 31c die Hauptbitleitung MBL (Subbitleitung SBL), die der ausgewählten. Speicherzelle entspricht, auf die Leistungszufuhrspannung Vcc, und das Steuersignal EQ1 fällt auf das L-Niveau. In Antwort darauf wird ein Speicherzellstrom Icell gemäß dem Speicherdatenniveau an die ausgewählte Speicherzelle geliefert. Der Stromdetektor 60 gibt einen Detektionsstrom Ic gemäß dem Speicherzellstrom Icell an den Eingabeknoten Nia über den N-Kanal-MOS-Transistor 71 aus. Ein Referenzstrom Iref wird an den Eingabeknoten Nib angelegt.
  • Mit dem im ON-Zustand gehaltenen Transistor 75 werden die Knoten Na, Nb durch die Transistoren 76, 77 von der Grundspannung GND unterbrochen. Als Ergebnis werden die Spannungen auf den Knoten Na, Nb schrittweise angehoben gemäß dem Detektionsstrom Ic und dem Referenzstrom Iref, während durch den Transistor 75 eine Angleichung erfolgt.
  • Zum Zeitpunkt T3 wird das Steuersignal EQ2 auf das L-Niveau gesetzt, wodurch der Transistor 75 auf OFF geschalten wird. Als Ergebnis wird die Spannungsdifferenz, die der Differenz zwischen dem Detektionsstrom Ic und dem Referenzstrom Iref entspricht, zwischen den Knoten Na, Nb beim Zeitpunkt T3 erzeugt.
  • In diesem Zustand wird das Abtastermöglichungssignal /SE zum Zeitpunkt T4 auf das L-Niveau aktiviert, wodurch ein konstanter Strom von der Leistungszufuhrspannung Vcc an den Knoten Nd geliefert wird. Als Ergebnis verstärken die kreuzgekoppelten Verstärker, die durch die P-Kanal-MOS-Transistoren 73, 74 sowie 78, 79 gebildet werden, die Spannungsdifferenz zwischen den Knoten Na, Nb.
  • Der konstante Strom aus der Leistungszufuhrspannung Vcc ist durch die Gatespannung VREF2 des P-Kanal-MOS-Transistors 81 einstellbar. Da der Detektionsstrom Ic darüber hinaus durch den Stromdetektor 60 erzeugt wird, unterliegt die Hauptbitleitung MBL nicht einem Stromrückfluß.
  • Nachdem die Spannungsdifferenz zwischen den Knoten Na, Nb so verstärkt wurde, fällt das Latch-Signal LS beim Zeitpunkt T5 auf das L-Niveau ab. In Antwort darauf rastet der Latch- Abtastverstärker 85 die Spannungen auf den Knoten Na, Nb beim Zeitpunkt T5 ein. Der Latch-Abtastverstärker 85 verstärkt die Spannungsdifferenz zwischen den Knoten Na, Nb und setzt Lesedaten DOUT entweder auf das H-Niveau (Leistungszufuhrspannung Vcc) oder das L-Niveau (Grundspannung GND).
  • Am Ende des Datenlesebetriebs werden die der ausgewählten Speicherzelle entsprechenden Wortleitung WL und das Steuersignal RD zum Zeitpunkt T6 inaktiviert. Zum Zeitpunkt T7 steigen das Steuersignal EQ2 und das Abtastermöglichungssignal /SE auf das H-Niveau an. Das Latch-Signal LS steigt ebenso auf das H- Niveau an. Danach wird das Steuersignal EQ1 auf das H-Niveau gesetzt, um die Transistoren 76, 77 auf ON zu schalten. Als Ergebnis kehrt der Betriebszustand zu dem Zustand vor dem Datenlesebetrieb zurück.
  • Der Datenlesebetrieb wird somit auf der Basis eines Vergleichs zwischen einem Speicherzellstrom Icell, der durch die ausgewählte Speicherzelle fließt, und einem Referenzstrom Iref ausgeführt. Dies ermöglicht eine Verbesserung in der Lesebetriebsgeschwindigkeit.
  • Der Referenzstromgenerator 50 ist in der Lage, einen Referenzstrom Iref durch Verwenden der Tunnel-Magneto- Widerstandselemente mit derselben Struktur wie derjenigen der Speicherzellen zu erzeugen. Insbesondere können die Tunnel- Magneto-Widerstandselemente TMR der MTJ-Speicherzellen und die Schein-Tunnel-Magneto-Widerstandselemente TMRd0, TMRd1 auf derselben MRAM-Vorrichtung mit denselben Herstellungsbedingungen hergestellt werden. Folglich wird davon ausgegangen, daß die Tunnel-Magneto-Widerstandselemente TMR und die Schein- Tunnel-Magneto-Widerstandselemente TMRd0, TMRd1 dieselbe Variation aufgrund der Herstellung aufweisen. Folglich kann der Referenzstrom Iref exakt auf einen Wert zwischen I1 und I0 festgelegt werden, selbst wenn Speicherzellströme I1, I0 gemäß dem Speicherdatenniveau aufgrund der Variation bei der Herstellung der Tunnel-Magneto-Widerstandselemente TMR variieren.
    • Modifikation der ersten Ausführungsform
  • Bei Fig. 11 besteht bei der Modifikation der ersten Ausführungsform ein Unterschied gegenüber der ersten Ausführungsform der Fig. 3 darin, daß die Modifikation der ersten Ausführungsform zusätzlich Auswahlgates BSG einschließt. Jedes Auswahlgate BSG ist in Reihe mit einem entsprechenden Zugangstransistor ATR zwischen einem entsprechenden Band SL und der Grundspannung GND verbunden.
  • Ein Spaltengruppenauswahlsignal GSL wird an das Gate des Auswahlgates GSD angelegt. Wie zuvor beschrieben wird eines von M Bändern SL, die einer einzelnen Wortleitung WL entspricht, gemäß dem Spaltengruppenauswahlsignal GSL ausgewählt.
  • Mit dieser Struktur wird nur ein Auswahlgate BSG, welches der ausgewählten Speicherzelle entspricht, auf ON geschaltet, wenn eine Wortleitung WL der ausgewählten Zeile aktiviert wird und eine Vielzahl von (M) entsprechenden Zugangstransistoren ATR auf ON geschaltet sind. Deshalb können Bänder SL, die nicht mit der ausgewählten Speicherzelle gekoppelt sind, im flotierenden Zustand gehalten werden, ohne daß eine Kopplung mit der Grundspannung GND stattfindet.
  • Gemäß der Modifikation der ersten Ausführungsform kann ein unnötiger Leckstrom am Fließen durch die Bänder SL, die den nicht-ausgewählten Speicherzellen entsprechen, gehindert werden, selbst wenn jedes Band SL von einer Vielzahl von Speicherzellen in der Zeilenrichtung geteilt wird. Dies erlaubt das Ausführen eines stabilen Datenlesebetriebs und eines reduzierten Stromverbrauchs.
    • Zweite Ausführungsform
  • Die Absicht der zweiten Ausführungsform besteht in einer weiteren Verbesserung der Lesebetriebsgeschwindigkeit, indem ein Speicherzellstrom Icell, der durch die ausgewählte Speicherzelle fließt, direkt genutzt wird.
  • Bei Fig. 12 wird eine Datenleseschaltung 100 der zweiten Ausführungsform für jeden Streifen SL bereitgestellt. In jedem Sub-Array ist ein Zugangstransistor ATR zwischen dem Streifen SL und der Datenleseschaltung 100 in jeder Speicherzellzeile bereitgestellt. Jeder Zugangstransistor ATR hat seinen Gate mit einer entsprechenden Wortleitung WL gekoppelt. Da die Anordnung der Tunnel-Magneto-Widerstandselemente TMR, der Subbitleitungen SBL, der Bänder SL und der Schreibdigitalleitungen WDL in jedem Sub-Array SA dieselbe ist wie der der ersten Ausführungsform in Fig. 3, wird eine detaillierte Beschreibung davon nicht wiederholt.
  • In der zweiten Ausführungsform können einzelne Lesedaten DOUT aus einem einzelnen Band SL erzeugt werden. Folglich wird von den L (vier) Hauptbitleitungen MBL, die dem ausgewählten Speicherarray entsprechen, eine Hauptbitleitung MBL, die der ausgewählten Speicherzelle entspricht, auf die Grundspannung GND gesetzt, wohingegen die übrigen Hauptbitleitungen MBL (Subbitleitungen SBL), die den nicht-ausgewählten Speicherzellen entsprechen, auf eine negative Spannung Vnn gesetzt werden. Die negative Spannung Vnn wird später beschrieben.
  • Als Ergebnis ist die ausgewählte Speicherzelle zwischen einer entsprechenden Hauptbitleitung MBL (Subbitleitung SBL), die so auf die Grundspannung GND gesetzt ist, und einer entsprechenden Datenleseschaltung 100 über einem entsprechenden Zugangstransistor ATR und das Band SL elektrisch gekoppelt.
  • Bei Fig. 13 schließt die Datenleseschaltung 100 der zweiten Ausführungsform einen Latch-Abtastverstärker 85 und einen Bandantriebsabschnitt 115 ein. Beim Datenlesebetrieb treibt der Bandantriebsabschnitt 115 ein entsprechendes Band SL mit einer negativen Spannung Vnn an und erzeugt. Lesedaten DOUT gemäß der Differenz zwischen einem durch die ausgewählte Speicherzelle fließenden Speicherzellstrom Icell und einem Referenzstrom Iref. Um einen Zugangstransistor ATR, der der ausgewählten Speicherzelle entspricht, auf ON zu schalten muß eine negative Spannung Vnn auf "Vnn < GND-Vt" gesetzt werden, wobei Vt eine Schwellenspannung des Zugangstransistors ATR bedeutet.
  • Der Bandantriebsabschnitt 115 schließt einen N-Kanal-MOS- Transistor 101, der zwischen Eingabeknoten Nia, Nib bereitgestellt ist, und N-Kanal-MOS-Transistoren 102, 103, die jeweils zwischen den Eingabeknoten Nia, Nib und der Grundspannung GND bereitgestellt sind, ein. Ein Steuersignal EQ1 wird auf die jeweiligen Gates der N-Kanal-MOS-Transistoren 101 bis 103 angelegt.
  • Die N-Kanal-MOS-Transistoren 101 bis 103 gleichen die Spannungen auf den Eingabeknoten Nia, Nib an (d. h. verbinden die Eingabeknoten Nia, Nib mit der Grundspannung GND) in Antwort auf die Aktivierung des Steuersignals EQ1. In der Zeit, in welcher ein Angleichungsbetrieb nicht stattfindet, unterbrechen die N- Kanal-MOS-Transistoren 101 bis 103 die Eingabeknoten Nia, Nib von der Grundspannung GND.
  • Der Bandantriebsbereich 115 schließt ferner einen N-Kanal-MOS- Transistor 104, einen P-Kanal-MOS-Transistor 106, einen N- Kanal-MOS-Transistor 105 und einen P-Kanal-MOS-Transistor 107 ein. Der N-Kanal-MOS-Transistor 104 und der P-Kanal-MOS- Transistor 106 sind in Reihe zwischen dem Eingabeknoten Nia und dem Knoten Na verbunden. Der N-Kanal-MOS-Transistor 105 und der P-Kanal-MOS-Transistor 107 sind in Reihe zwischen dem Eingabeknoten Nib und dem Knoten Nb verbunden. Ein invertiertes Signal /EQ1 des Steuersignals EQ1 wird auf die jeweiligen Gates der N-Kanal-MOS-Transistoren 104, 105 angelegt. Der P- Kanal-MOS-Transistor 106 hat seinen Gate mit dem Knoten Nb gekoppelt, und der P-Kanal-MOS-Transistor 107 hat sein Gate mit dem Knoten Na gekoppelt. Die Eingabeknoten Nia, Nib sind während der Aktivperiode des Steuersignal EQ1, das heißt während des Betriebs der Angleichung der Spannungen auf dem Eingabeknoten Nia, Nib, gegenüber den Knoten Na, Nb elektrisch unterbrochen.
  • Der Bandantriebsabschnitt 115 schließt ferner einen zwischen den Knoten Na, Nb bereitgestellten N-Kanal-MOS-Transistor 108 und N-Kanal-MOS-Transistoren 109, 110 ein, die jeweils zwischen den Knoten Na, Nb und der negativen Spannung Vnn bereitgestellt sind. Ein Steuersignal EQ2 wird an die jeweiligen Gates der N-Kanal-MOS-Transistoren 108 bis 110 angelegt.
  • Die N-Kanal-MOS-Transistoren 108 bis 110 gleichen die Spannungen auf den Knoten Na, Nb an (d. h. verbinden die Knoten Na, Nb mit der negativen Spannung Vnn) in Antwort auf die Aktivierung des Steuersignals EQ2. In der Zeit, in welcher der Angleichungsbetrieb nicht stattfindet, unterbrechen die N-Kanal-MOS- Transistoren 108 bis 110 die Knoten Na, Nb gegenüber der negativen Spannung Vnn.
  • Der Bandantriebsabschnitt 115 schließt ferner einen zwischen den Knoten Nd, Na bereitgestellten N-Kanal-MOS-Transistor 111, einen zwischen den Knoten Nd, Nb bereitgestellten N-Kanal-MOS- Transistor 112 und N-Kanal-MOS-Transistoren 113, 114 ein, die in Reihe zwischen dem Knoten Nd und der negativen Spannung Vnn verbunden sind.
  • Der N-Kanal-MOS-Transistor 111 hat sein Gate mit dem Knoten Nd gekoppelt. Der N-Kanal-MOS-Transistor 112 hat sein Gate mit dem Knoten Na gekoppelt. Ein Abtastermöglichungssignal SE wird auf das Gate des Transistors 113 angelegt, und eine vorbestimmte Spannung VREF2 wird an das Gate des N-Kanal-MOS- Transistors 114 angelegt.
  • Die P-Kanal-MOS-Transistoren 106, 107 und die N-Kanal-MOS- Transistoren 111, 112 wirken als ein kreuzgekoppelter Verstärker. Durch die P-Kanal-MOS-Transistoren 106, 107 und die N- Kanal-MOS-Transistoren 111, 112 wird zwischen den Knoten Na, Nb die Spannungsdifferenz erzeugt, die der Stromdifferenz zwischen den Eingabeknoten Nia, Nib, das heißt der Differenz zwischen einem Detektionsstrom Ic und einem Referenzstrom Iref entspricht.
  • Ein Transmissionsgate 86 wird zwischen dem Latch- Abtastverstärker 85 und den Knoten Na, Nb bereitgestellt. Das Transmissionsgate 86 verbindet oder unterbricht die Knoten Na, Nb mit oder von dem Latch-Abtastverstärker 85 in Antwort auf ein Latch-Signal LS.
  • In der zweiten Ausführungsform ist der Referenzstromgenerator 50 der ersten Ausführungsform durch einen Referenzstromgenerator 150 ersetzt. Der Referenzstromgenerator 150 hat eine zum Referenzstromgenerator 50 in Fig. 9 ähnliche Struktur und schließt Schein-Tunnel-Magneto-Widerstandselemente TMRd0, TMRd1, Transistoren 91, 92, 93, 94, 96, 97 und einen N-Kanal- MOS-Transistor 99 ein.
  • Im Referenzstromgenerator 150 werden N-Kanal-MOS-Transistoren als Transistoren 91 bis 94 verwendet, und P-Kanal-MOS- Transistoren werden als Transistoren 96, 97 verwendet.
  • Die Transistoren 96, 97 werden jeweils zwischen der Grundspannung GND und den Knoten Nd2, Nr bereitgestellt. Die Transistoren 91, 92, 93, 94 sind mit dem Knoten Nd3 verbunden. Der Knoten Nd3 ist über den n-Kanal-MOS-Transistor 99 mit einer negativen Spannung Vnn elektrisch gekoppelt.
  • Der Referenzstromgenerator 150 erzeugt so denselben Referenzstrom Iref wie beim Referenzstromgenerator 50, wenn die Datenleseschaltung 100 das Band SL auf eine negative Spannung Vnn beim Datenlesebetrieb treibt.
  • Ein auf das Gate des N-Kanal-MOS-Transistors 99 angelegtes Steuersignal REF wird nur beim Datenlesebetrieb auf ein H- Niveau aktiviert. Als Ergebnis wird ein Referenzstrom Iref nicht erzeugt in der Zeit, bei welcher der Datenlesebetrieb nicht stattfindet, wodurch ein unnötiger Stromverbrauch verhindert werden kann.
  • Ein Bitleitungstreiber 35a wird für jede Hauptbitleitung MBL bereitgestellt. Der Bitleitungstreiber 35a treibt eine Hauptbitleitung MBL der ausgewählten Spalte auf die Grundspannung GND gemäß dem Spaltenauswahlergebnis und treibt die Hauptbitleitungen MBL der nicht-ausgewählten Spalten auf die negative Spannung Vnn. Beim Datenlesebetrieb wird jede Wortleitung WL auf die Grundspannung GND gesetzt. Folglich wird ein Speicherzellstrom Icell, der durch ein Tunnel-Magneto- Widerstandselement TMR der ausgewählten Speicherzelle fließt, direkt an den Eingabeknoten Nia angelegt.
  • Andererseits wird beim Datenlesebetrieb eine Schein- Wortleitung DWL auf eine Grundspannung GND gesetzt, wodurch ein Schein-Zugangstransistor ATRd auf ON geschaltet wird. Als Ergebnis wird ein Referenzstrom Iref aus dem Referenzstromgenerator 150 durch den Schein-Zugangstransistor ATRd auf den anderen Eingabeknoten Nib angelegt.
  • Nachfolgend wird der Datenlesebetrieb gemäß der zweiten Ausführungsform beschrieben.
  • Bei Fig. 14 wird der Datenlesebetrieb beim Zeitpunkt T1 begonnen. Vor dem Zeitpunkt T1 werden die Steuersignal EQ1, EQ2 und das Latch-Signal LS auf das H-Niveau gesetzt, und das Abtastermöglichungssignal SE wird auf das L-Niveau gesetzt. Folglich werden die Eingabeknoten Nia, Nib mit der Grundspannung GND verbunden, und die Knoten Na, Nb werden mit der negativen Spannung Vnn verbunden.
  • Beim Zeitpunkt T1 wird der Datenlesebetrieb begonnen, und das Steuersignal REF wird auf das H-Niveau aktiviert. In Antwort darauf beginnt der Referenzstromgenerator 150 mit der Zufuhr des Referenzstroms Iref an den Eingabeknoten Nid.
  • Beim Zeitpunkt T2 wird das Steuersignal EQ1 auf das L-Niveau gesetzt. Als Ergebnis wird der Betrieb des Angleichens der Spannungen auf den Eingabeknoten Nia, Nib unterbrochen, u.nd die Eingabeknoten Nia, Nib werden von der Grundspannung GND unterbrochen. Darüber hinaus werden die N-Kanal-MOS- Transistoren 104, 105 in Antwort auf das Steuersignal EQ1 auf ON geschaltet. Als Ergebnis werden die Eingabeknoten Nia, Nib von der Grundspannung GND in Richtung negativer Spannung Vnn über die N-Kanal-MOS-Transistoren 109, 110 entladen. Als Ergebnis fallen die Spannungen auf den Eingabeknoten Nia, Nib schrittweise von der Grundspannung GND ab. Andererseits steigen die Spannungen auf den Knoten Na, Nb von der vorbeladenen Spannung, das heißt der negativen Spannung Vnn, ausgehend an. Der N-Kanal-MOS-Transistor 108 ist zu diesem Zeitpunkt im ON- Zustand. Deshalb werden die Knoten Na, Nb auf dieselbe Spannung gesetzt.
  • Obgleich in der Figur nicht gezeigt werden die Hauptbitleitungen MBL der nicht-ausgewählten Spalten über entsprechende Bitleitungstreiber 35a auf die negative Spannung Vnn getrieben. Folglich wird kein Speicherzellstrom durch die nicht- ausgewählten Speicherzellen fließen, die mit demselben Band wie der ausgewählten Speicherzelle verbunden sind.
  • Zum Zeitpunkt T3 wird das Steuersignal EQ2 auf das L-Niveau gesetzt. In Antwort darauf werden die Knoten Na, Nb gegeneinander unterbrochen. Deshalb erscheint die Spannungsdifferenz, die der Differenz zwischen dem Speicherzellstrom Icell und dem Referenzstrom Iref entspricht, zwischen den Knoten Na, Nb.
  • Zum Zeitpunkt T4 wird das Abtastermöglichungssignal SE auf das H-Niveau aktiviert, wodurch ein konstanter Strom gemäß der vorbestimmten Spannung VREF2 vom Knoten Nd zur negativen Spannung Vnn gezogen wird. Als Ergebnis verstärkt der kreuzgekoppelte Verstärker, der durch die N-Kanal-MOS-Transistoren 111, 112 gebildet ist, die Spannungsdifferenz zwischen den Knoten Na, Nb gegenüber der Grundspannung GND und der negativen Spannung Vnn.
  • Nachdem die Spannungsdifferenz zwischen den Knoten Na, Nb verstärkt ist, wird das Latch-Signal LS auf das L-Niveau zum Zeitpunkt T5 gesetzt. Als Ergebnis kann die Spannungsdifferenz zwischen den Knoten Na, Nb im Latch-Abtastverstärker 85 bei diesem Zeitpunkt eingerastet werden. Der Latch- Abtastverstärker 85 verstärkt die eingerastete Spannungsdifferenz zwischen den Knoten Na, Nb und setzt Lesedaten DOUT entweder auf das H-Niveau (Leistungszufuhrspannung Vcc) oder das L-Niveau (Grundspannung GND).
  • Der Referenzstrom Iref braucht nicht länger geliefert zu werden, nachdem der Latch-Abtastverstärker 85 die Spannungen auf den Knoten Na, Nb beim vorbestimmten Zeitpunkt einrastet. Folglich wird das Steuersignal REF zum Zeitpunkt T6 auf das L- Niveau inaktiviert, um die Zufuhr des Referenzstroms Iref zu unterbrechen. Das Abtastermöglichungssignal SE wird beim Zeitpunkt T7 inaktiviert, und die Steuersignale EQ1, EQ2 werden auf das H-Niveau zurückgesetzt. Als Ergebnis kehrt der Betriebszustand zu demjenigen vor dem Datenlesebetrieb zurück.
  • Auf diese Weise kann der Datenlesebetrieb durch direktes Ausnutzen eines Speicherzellstroms Icell ausgeführt werden, der durch die ausgewählte Speicherzelle fließt. Als Ergebnis kann die Lesebetriebsgeschwindigkeit weiter verbessert werden. Da die Knoten Na, Nb auf die negative Spannung Vnn vorbeladen sind, braucht darüber hinaus eine spezielle Antriebsschaltung nicht zum Treiben des Bandes SL auf die negative Spannung Vnn bereitgestellt werden, nachdem der Datenlesebetrieb begonnen hat. Mit anderen Worten kann das Band SL auf die negative Spannung Vnn durch Verwendung der Transistoren zum Angleichen der Spannungen auf den Knoten Na, Nb getrieben werden. Als Ergebnis wird die Struktur der Datenleseschaltung vereinfacht.
    • Modifikation der zweiten Ausführungsform
  • Bei Fig. 15 wird eine Datenleseschaltung 120 gemäß der Modifikation der zweiten Ausführungsform für jede Speicherzellzeile bereitgestellt. Mit anderen Worten wird jede Datenleseschaltung 120 gemeinsam von M Sub-Arrays derselben Zeilengruppe benutzt. Jede Datenleseschaltung 120 ist mit jedem Band SL über einen entsprechenden Zugangstransistor ATR und das Auswahlgate BSG elektrisch gekoppelt.
  • Ein Spaltengruppenauswahlsignal GSL wird an das Gate des Auswahlgates BSG angelegt. Eines der M Bänder SL, welches einer einzelnen Wortleitung WL entspricht, wird durch das Spaltengruppenauswahlsignal GSL ausgewählt. Folglich ist in der ausgewählten Zeile (d. h. der Zeile, die einer aktivierten Wortleitung WL entspricht) nur das Band, welches der ausgewählten Speicherzelle entspricht, mit der Datenleseschaltung 120 verbunden. Da jede Datenleseschaltung 120 von M Sub-Arrays derselben Zeilengruppe gemeinsam genutzt wird, kann die Anzahl der Datenleseschaltungen 120 reduziert werden.
  • Bei Fig. 16 schließt die Datenleseschaltung 120 einen Latch- Abtastverstärker 85 und einen Bandantriebsabschnitt 130 ein.
  • Der Bandantriebsabschnitt 130 schließt eitlen zwischen dem Eingabeknoten Nia und dem Knoten Na bereitgestellten N-Kanal-MOS- Transistor 121 und einen zwischen dem Eingabeknoten Nib und dem Knoten Nb bereitgestellten N-Kanal-MOS-Transistor 122 ein. Der N-Kanal-MOS-Transistor 121 hat sein Gate an den Knoten Nb gekoppelt. Der N-Kanal-MOS-Transistor 122 hat sein Gate an den Knoten Na gekoppelt.
  • Der Streifenantriebsabschnitt 130 schließt ferner einen zwischen den Knoten Na, Nb bereitgestellten N-Kanal-MOS- Transistor 123 und N-Kanal-MOS-Transistoren 124, 125 ein, die zwischen einem Vorbeladungsknoten Np und jeweils den Knoten Na, Nb bereitgestellt sind. Ein Steuersignal EQ1 wird an die jeweiligen Gates der N-Kanal-MOS-Transistoren 123 bis 125 angelegt.
  • Der Vorbeladungsknoten Np wird über einen N-Kanal-MOS- Transistor 131a mit der Leistungszufuhrspannung Vcc elektrisch gekoppelt. Der N-Kanal-MOS-Transistor 131 nimmt bei seinem Gate eine vorbestimmte Spannung VREF auf. Folglich wird der Vorbeladungsknoten Np auf eine vorbestimmte Vorbeladungsspannung Vpr gesetzt.
  • Die N-Kanal-MOS-Transistoren 123 bis 125 gleichen die Spannungen auf den Knoten Na, Nb an (d. h. setzen die Knoten Na, Nb auf die Vorbeladungsspannung Vpr) in Antwort auf die Aktivierung (H-Niveau) des Steuersignals EQ1.
  • Der Bandantriebsabschnitt 130 schließt ferner einen zwischen den Knoten Na, Nd bereitgestellten P-Kanal-MOS-Transistor 126, einen zwischen den Knoten Nb, Nd bereitgestellten P-Kanal-MOS- Transistor 127 und P-Kanal-MOS-Transistoren 128, 129, die in Reihe zwischen dem Knoten Nd und der Leistungszufuhrspannung Vcc verbunden sind, ein.
  • Der P-Kanal-MOS-Transistor 126 hat sein Gate mit dem Knoten Nb gekoppelt. Der P-Kanal-MOS-Transistor 127 hat sein Gate mit dem Knoten Na gekoppelt. Ein Abtastermöglichungssignal /SE wird an das Gate des P-Kanal-MOS-Transistors 128 angelegt. Der P-Kanal-MOS-Transistor 129 hat sein Gate mit einer vorbestimmten Spannung VREF2 gekoppelt.
  • P-Kanal-MOS-Transistoren 121, 122 und 126, 127 wirken jeweils als kreuzgekoppelte Verstärker. Durch die P-Kanal-MOS- Transistoren 121, 122 und 126, 127 wird die Spannungsdifferenz gemäß der Stromdifferenz zwischen Eingabeknoten Nia, Nib, das heißt der Differenz zwischen dem Speicherzellstrom Icell und dem Referenzstrom Iref, zwischen den Knoten Na, Nb erzeugt.
  • Wie bei den Datenleseschaltungen 85, 100 ist ein Transmissionsgate 86 zwischen dem Latch-Abtastverstärker 85 und den Knoten Na, Nb bereitgestellt.
  • Ein Referenzstromgenerator 151 besitzt eine ähnliche Struktur wie die des Referenzstromgenerators 150 in Fig. 13. Da das Band SL durch die Leistungszufuhrspannung Vcc getrieben wird, wird der Bandantriebsabschnitt 130 eher mit der Leistungszufuhrspannung Vcc als mit der negativen Spannung Vnn betrieben. Da die Struktur des Referenzstromgenerators 151 ansonsten ähnlich ist zu derjenigen von Fig. 13 wird eine detaillierte Beschreibung davon nicht wiederholt. Mit dieser Struktur kann derselbe Referenzstrom Iref wie derjenige der Referenzstromgeneratoren 50, 150 aus dem Eingabeknoten Nib gezogen werden.
  • Bei der Modifikation der zweiten Ausführungsform ist für jede Hauptbitleitung MBL ein Bitleitungstreiber 35b bereitgestellt. Ein N-Kanal-MOS-Transistor 131b wird zwischen dem Bitleitungstreiber 35b und der Leistungszufuhrspannung Vcc bereitgestellt. Dieselbe vorbestimmte Spannung VREF wie diejenige des N-Kanal-MOS-Transistors 131a wird an das Gatte des N-Kanal-MOS- Transistors 131b angelegt. Als Ergebnis wird der Bitleitungstreiber 35b mit der Vorbeladungsspannung Vpr der Knoten Na, Nb und der Grundspannung GND betrieben. Mit anderen Worten setzt der Bitleitungstreiber 35b die Hauptbitleitung MBL der ausgewählten Spalte auf die Grundspannung GND und die Hauptbitleitungen MBL der nicht-ausgewählten Spalten auf die Vorbeladungsspannung Vpr.
  • Das Band SL ist über den Zugangstransistor ATR und das Auswahlgate BSG mit dem Eingabeknoten Nia des Bandantriebsabschnitts 130 elektrisch gekoppelt. Der andere Eingabeknoten Nib ist über den Schein-Zugangstransistor ATRd mit dem Knoten Nr elektrisch gekoppelt. Der Schein-Zugangstransistor ATRd hat seinen Gate mit einer Schein-Wortleitung DWL gekoppelt.
  • Nachfolgend wird der Datenlesebetrieb gemäß der Modifikation der zweiten Ausführungsform beschrieben.
  • Bei Fig. 17 wird der Datenlesebetrieb beim Zeitpunkt T1 begonnen. Vor dem Zeitpunkt T1 sind die Wortleitungen WL, dass Steuersignal REF, die Schein-Wortleitung DWL und das Spaltengruppenauswahlsignal GSL auf das L-Niveau inaktiviert. Folglich ist das Band SL gegenüber dem Eingabeknoten Nia elektrisch unterbrochen, und der Eingabeknoten Nib ist gegenüber dem Knoten Nr elektrisch unterbrochen. Vor dem Zeitpunkt T1 erzeugt der Referenzstromgenerator 151 keinen Referenzstrom Iref.
  • Vor dem Zeitpunkt T1 werden das Steuersignal EQ1, das Abtastermöglichungssignal /SE und das Latch-Signal LS auf das H- Niveau gesetzt. Folglich werden die Knoten Na, Nb durch die Transistoren 123 bis 125 auf die Vorbeladungsspannung Vpr gesetzt.
  • Zum Zeitpunkt T1 wird der Datenlesebetrieb begonnen, und die Wortleitung WL der ausgewählten Zeile wird auf das H-Niveau aktiviert. Zum selben Zeitpunkt werden die Schein-Wortleitung DWL und ein Spaltengruppenauswahlsignal GSL, entsprechend der ausgewählten Spaltengruppe, ebenso auf das H-Niveau aktiviert. Als Ergebnis sind die Eingabeknoten Nia, Nib jeweils mit dem Band SL und dem Knoten Nr elektrisch gekoppelt. Der Referenzstromgenerator 150 beginnt mit dem Erzeugen des Referenzstroms Iref.
  • Folglich beginnt der Speicherzellstrom Icell gemäß dem Speicherdatenniveau der ausgewählten Speicherzelle mit dem Fließen über den Eingabeknoten Nia zum Band SL. Der Referenzstrom Iref beginnt ebenso, über den Eingabeknoten Nib zum Knoten Nr zu fließen.
  • Als Ergebnis beginnen die Spannungen auf den Eingabeknoten Nia, Nib abzufallen, jeweils gemäß dem Speicherzellstrom Icell und dem Referenzstrom Iref. Die Spannungen auf den Knoten. Na, Nb beginnen ebenso von der Vorbeladungsspannung Vpr dementsprechend abzufallen. Da das Steuersignal EQ1 noch beim H- Niveau gehalten wird, fallen die Spannungen auf den Knoten Na, Nb von der Vorbeladungsspannung Vpr ab, während eine Angleichung stattfindet.
  • Es ist zu beachten, daß, obgleich nicht in der Figur gezeigt, die Hauptbitleitung MBL der nicht-ausgewählten Spalten auf die Vorbeladungsspannung Vpr durch entsprechende Bitleitungstreiber 35b getrieben worden sind. Deshalb wird kein Speicherzellenstrom durch die nicht-ausgewählten Speicherzellen fließen, die mit demselben Band wie die ausgewählte Speicherzellen verbunden sind.
  • Beim Zeitpunkt T2 wird das Steuersignal EQ1 auf das L-Niveau gesetzt, und der Betrieb des Angleichens der Spannungen auf den Knoten Na, Nb wird unterbrochen. Mit anderen Worten werden die Knoten Na, Nb von der Vorbeladungsspannung Vpr elektrisch unterbrochen. Als Ergebnis erscheint die Spannungsdifferenz gemäß der Differenz zwischen dem Speicherzellstrom Icell und dem Referenzstrom Iref zwischen den Knoten Na, Nb. Diese Spannungsdifferenz wird durch die N-Kanal-MOS-Transistoren 121, 122 verstärkt, die als ein kreuzgekoppelter Verstärker dienen.
  • Zum Zeitpunkt T3 wird das Abtastermöglichungssignal /SE auf das L-Niveau aktiviert. Als Ergebnis wird ein konstanter Strom von der Leistungszufuhrspannung Vcc zum Knoten Nd geliefert. Folglich wird die Spannungsdifferenz zwischen den Knoten Na, Nb durch die P-Kanal-MOS-Transistoren 126, 127, die als kreuzgekoppelter Verstärker dienen, weiter verstärkt.
  • Zum Zeitpunkt T4 wird das Latch-Signal SL auf das L-Niveau gesetzt. Folglich sind die Spannungen auf den Knoten Na, Nb im Latch-Abtastverstärker 85 zum Zeitpunkt T4 eingerastet. Der Latch-Abtastverstärker 85 setzt die Lesedaten DOUT entweder auf das H-Niveau (Leistungszufuhrspannung Vcc) oder das L- Niveau (Grundspannung GND) gemäß der eingerasteten Spannungsdifferenz zwischen den Knoten Na, Nb. Die Daten werden so aus der ausgewählten Speicherzelle gelesen.
  • Zum Zeitpunkt T5, T6 werden die Wortleitung WL, das Steuersignal REF, die Schein-Wortleitung DWL und das Spaltengruppenauswahlsignal GSL auf das L-Niveau inaktiviert, und das Steuersignal EQ1, das Abtastermöglichungssignal /SE und das Latch- Signal LS werden wieder auf das H-Niveau gesetzt. Als Ergebnis werden die Eingabeknoten Nia, Nib nach außen unterbrochen, und die Knoten Na, Nb werden wieder auf die Vorbeladungsspannung Vpr gesetzt. Als Ergebnis kehrt der Betriebszustand zum Zustand vor dem Zeitpunkt T1, das heißt vor dem Datenlesebetrieb, zurück.
  • Da das Steuersignal REF nach dem Datenlesebetrieb inaktiviert wird, kann der Stromverbrauch des Referenzstromgenerators 151 wie im Fall des Referenzstromgenerators 159 in Fig. 13 reduziert werden.
  • Gemäß der Modifikation der zweiten Ausführungsform kann der Datenlesebetrieb auf dieselbe Weise wie in der zweiten Ausführungsform ausgeführt werden, außer daß das Band SL auf eine positive Spannung getrieben wird.
  • Da jede Datenleseschaltung 120 darüber hinaus von einer Vielzahl von Bändern der gleichen Speicherzellzeile geteilt wird, kann die Arrayfläche reduziert werden.
  • Es ist zu beachten, daß bei der Modifikation der zweiten Ausführungsform die Datenleseschaltung 100 der Fig. 13 anstelle der Datenleseschaltung 120 verwendet werden kann. In diesem Fall muß das Spannungsniveau des Spaltengruppenauswahlsignals GSL, welches an das Auswahlgate BSG von Fig. 15 anzulegen ist, geeignet festgelegt werden. Zum Beispiel wird das Spaltengruppenauswahlsignal GSL, welches dem ausgewählten Band entspricht, auf die Grundspannung GSD gesetzt, wohingegen das Spaltengruppenauswahlsignal GSL, welches den nicht- ausgewählten Bändern entspricht, auf die negative Spannung Vnn gesetzt wird.
  • Obgleich die vorliegende Erfindung im Detail beschrieben und veranschaulicht wurde wird deutlich, daß dies nur zur Veranschaulichung und als Beispiel erfolgt ist und nicht als Einschränkung zu verstehen ist, wobei der Umfang der vorliegenden Erfindung lediglich durch den Inhalt der beigefügten Ansprüche begrenzt ist.

Claims (20)

1. Dünnfilm-Magnetspeichervorrichtung mit:
einem Speicherarray (10), der eine Vielzahl von Speicherzellen einschließt, die in einer Matrix angeordnet sind und in eine Vielzahl von Spaltengruppen entlang einer Spaltenrichtung unterteilt sind, wobei jede Speicherzelle ein Tunnel-Magneto- Widerstandselement (TMR) einschließt, welches einen elektrischen Widerstand aufweist, der gemäß den darin magnetisch eingeschriebenen Speicherdaten variiert;
einer Vielzahl von ersten Signalleitungen (MBL, SBL), die jeweils entsprechend den Speicherzellspalten bereitgestellt sind; und
einer Vielzahl von zweiten Signalleitungen (SL), die jeweils entsprechend der Vielzahl von Spaltengruppen in jeder Speicherzellzeile bereitgestellt sind,
wobei jedes Tunnel-Magneto-Widerstandselement zwischen einer entsprechenden Leitung der ersten Signalleitungen und einer entsprechenden Leitung der zweiten Signalleitungen elektrisch gekoppelt ist.
2. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 1, ferner mit:
einer Vielzahl von Wortleitungen (WL), die jeweils entsprechend den Speicherzellzeilen bereitgestellt sind und gemäß einem Zeilenauswahlergebnis in einem Datenlesebetrieb selektiv aktiviert sind; und
einer Vielzahl von Zugangsschaltern (ATR), die jeweils entsprechend der Vielzahl der zweiten Signalleitungen (SL) bereitgestellt sind,
wobei jeder der Zugangsschalter zwischen einer entsprechenden Leitung der zweiten Signalleitungen und einer ersten Spannung (GND) elektrisch gekoppelt ist und auf ON geschaltet ist in Antwort auf die Aktivierung der entsprechenden Leitung der Wortleitungen.
3. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 2, ferner mit:
einer Vielzahl von Auswahlgates (BSG), die jeweils entsprechend der Vielzahl der zweiten Signalleitungen (SL) bereitgestellt sind und die jeweils in Reihe mit einem entsprechenden Schalter der Zugangsschalter (ATR) zwischen einer entsprechenden Leitung der zweiten Signalleitungen und der ersten Spannung (GND) verbunden ist,
wobei jedes der Auswahlgates auf OFF geschaltet ist, wenn nicht die entsprechende zweite Signalleitung mit einer Speicherzelle, die für den Datenlesebetrieb ausgewählt ist, verbunden ist.
4. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 2, wobei jeder der Zugangsschalter (ATR) in einem Bereich bereitgestellt ist, der verschieden ist von den Bereichen oberhalb und unterhalb des besagten Tunnel-Magneto-Widerstandselements (TMR).
5. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 2, wobei
jede Spaltengruppe L Speicherzellspalten aufweist (wobei L eine ganze Zahl von mindestens zwei darstellt),
wobei die Dünnfilm-Magnetspeichervorrichtung ferner umfaßt:
eine Auswahlschaltung (52) zum Auswählen von L ersten Signalleitungen entsprechend einer Spaltengruppe, die für den Datenlesebetrieb ausgewählt ist, aus der Vielzahl von ersten Signalleitungen (MBL); und
L Datenleseschaltungen (55) zum Lesen von L Speicherdaten aus L Speicherzellen, die jeweils zwischen den L ersten Signalleitungen, die durch die Auswahlschaltung ausgewählt sind, und der ersten Spannung (GND) beim Datenlesebetrieb elektrisch gekoppelt sind.
6. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 5, ferner mit:
einer Signalzeilenantriebsschaltung (31c, 35a, 35b) zum Treiben von jeder der ausgewählten L ersten Signalleitungen auf eine zweite Spannung,
wobei die L Datenleseschaltungen (55) die L Daten gemäß Strömen lesen, die jeweils durch die ausgewählten L ersten Signalleitungen fließen.
7. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 1, ferner mit:
einer Vielzahl von Wortleitungen (WL), die jeweils entsprechend der Speicherzellzeilen bereitgestellt sind und gemäß einem Zeilenauswahlergebnis beim Datenlesebetrieb selektiv aktiviert werden;
einer Vielzahl von Datenleseschaltungen (100, 120), die jeweils entsprechend der Vielzahl von zweiten Signalleitungen (SL) bereitgestellt sind;
einer Vielzahl von Zugangsschaltern (ATR), die jeweils entsprechend der Vielzahl von zweiten Signalleitungen bereitgestellt sind und jeweils zwischen einer entsprechenden Leitung der zweiten Signalleitungen und einer entsprechenden Schaltung der Datenleseschaltungen elektrisch gekoppelt sind; und
einer Signalzeilenantriebsschaltung (35a, 35b) zum Treiben der ersten Signalleitung, die mit einer ausgewählten Speicherzelle verbunden ist, welche für den Datenlesebetrieb ausgewählt wurde, auf eine erste Antriebsspannung,
wobei jeder Zugangsschalter ein Gate aufweist, welches mit einer entsprechenden Leitung der Wortleitungen gekoppelt ist, und welches selektiv auf ON geschaltet ist zum elektrischen Koppeln der zweiten Signalleitung, die mit der ausgewählten Speicherzelle verbunden ist, mit der entsprechenden Datenleseschaltung, und
wobei jede Datenleseschaltung mit der zweiten Antriebsspannung die entsprechende zweite Signalleitung, die damit über den auf ON geschalteten Zugangsschalter elektrisch gekoppelt ist, und die Speicherdaten gemäß einem Strom liest, der durch die entsprechende zweite Signalleitung fließt.
8. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 7, wobei die erste Antriebsspannung eine Grundspannung (GND) ist und die zweite Antriebsspannung eine negative Spannung (Vnn) ist.
9. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 7, wobei die erste Antriebsspannung eine Grundspannung (GND) ist und die zweite Antriebsspannung eine positive Spannung (Vcc) ist.
10. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 7, wobei die Vielzahl von Datenleseschaltungen (100, 120) derart angeordnet sind, daß zweite Signalleitungen derselben Speicherzellzeile sich die gleiche Datenleseschaltung teilen, wobei die Dünnfilm-Magnetspeichervorrichtung ferner umfaßt:
eine Vielzahl von Auswahlgates (BSG), die jeweils entsprechend der Vielzahl von zweiten Signalleitungen (SL) bereitgestellt sind, und wobei jedes in Reihe mit einem entsprechenden Schalter der Zugangsschalter zwischen einer entsprechenden Leitung der zweiten Signalleitungen und einer entsprechenden Schaltung der Datenleseschaltungen verbunden ist,
wobei jeder der Zugangsschalter auf ON geschaltet ist in Antwort auf die Aktivierung der entsprechenden Wortleitung (WL), und
wobei jedes Auswahlgate auf OFF geschaltet ist, wenn nicht die entsprechende zweite Signalleitung mit einer zum Datenlesebetrieb ausgewählten Speicherzelle verbunden ist.
11. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 7, wobei jeder der Zugangsschalter in einem Bereich bereitgestellt ist, der sich von den Bereichen oberhalb und unterhalb des Tunnel-Magneto-Widerstandselements (TMR)unterscheidet.
12. Dünnfilm-Magnetspeichervorrichtung mit:
einer Vielzahl von Speicherzellen (MC) zum Speichern von Speicherdaten, die entweder auf ein erstes oder ein zweites Niveau festgelegt sind, wobei
jede Speicherzelle ein Tunnel-Magneto-Widerstandselement (TMR) einschließt, welches entweder einen ersten oder einen zweiten elektrischen Widerstand gemäß dem Niveau der besagten Speicherdaten, die darin magnetisch eingeschrieben sind, aufweist,
und wobei eine ausgewählte Speicherzelle, die aus der Vielzahl von Speicherzellen für den Datenlesebetrieb ausgewählt ist, zwischen ersten und zweiten Spannungen elektrisch gekoppelt ist,
wobei die Dünnfilm-Magnetspeichervorrichtung ferner umfaßt:
einen Referenzstromgenerator (50, 150, 151) zum Erzeugen eines Referenzstroms (Iref), der gleich einem Wert zwischen ersten und zweiten Strömen (I0, I1) ist, wobei der erste Strom ein Strom ist, der durch die ausgewählte Speicherzelle fließt, wenn die Speicherdaten beim ersten Niveau liegen, und wobei der zweite Strom ein Strom ist, der durch die ausgewählte Speicherzelle fließt, wenn die Speicherdaten beim zweiten Niveau liegen; und
eine Datenleseschaltung (55, 100, 120) zum Lesen von Speicherdaten auf der Basis eines Vergleichs zwischen dem Speicherzellstrom, der durch die ausgewählte Speicherzelle fließt, und dem Referenzstrom.
13. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 12, wobei der Referenzstromgenerator (50, 150, 151) einschließt:
erste und zweite Schein-Magneto-Widerstandselemente (TMRd0, TMRd1), die parallel zwischen den ersten und zweiten Spannungen elektrisch gekoppelt sind, und
einen Stromkonverter (96, 97) zum Ausgeben eines Durchschnittswerts von Strömen, die jeweils durch die ersten und zweiten Schein-Magneto-Widerstandselemente fließen, als dem Referenzstrom (Iref),
wobei jedes der ersten und zweiten Schein-Magneto- Widerstandselemente dieselben Eigenschaften wie jene des Tunnel-Magneto-Widerstandselements (TMR) aufweisen, und
die ersten und zweiten Schein-Magneto-Widerstandselemente jeweils die Speicherdaten der ersten und zweiten Niveaus speichern.
14. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 12, ferner mit:
einer Bitleitung (MBL, SBL), die für jeden vorbestimmten Bereich der Vielzahl von Speicherzellen bereitgestellt ist;
ein Bitleitungsantriebsabschnitt (31c) zum Treiben der Bitleitung, die der ausgewählten Speicherzelle entspricht, auf die erste Spannung;
einen Zugangsabschnitt (ATR) zum elektrischen Koppeln der ausgewählten Speicherzelle zwischen der Bitleitung, die der ausgewählten Speicherzelle entspricht, und der zweiten Spannung; und
ein Stromdetektor (60) mit einem internen Knoten (N1), welcher mit der der ausgewählten Speicherzelle entsprechenden Bitleitung verbunden ist, zum Erzeugen eines Detektionsstroms (Ic) gemäß einem Speicherzellstrom,
wobei die Datenleseschaltung (55) die Speicherdaten auf der Basis eines Vergleichs zwischen dem Detektionsstrom aus dem Stromdetektor und dem Referenzstrom (Iref) aus dem Referenzstromgenerator (50) liest.
15. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 14, wobei die Datenleseschaltung (55) einschließt:
einen ersten Schalterabschnitt (71), der zwischen dem Stromdetektor und dem ersten Eingabeknoten (Nia) bereitgestellt ist und auf ON geschaltet ist zu einem ersten Zeitpunkt, der einem Timing entspricht, bei dem der Zugangsabschnitt (ATR) auf ON geschaltet ist,
einen zweiten Schalterabschnitt (72), der zwischen dem Referenzstromgenerator (50, 150, 151) und dem zweiten Eingabeknoten (Nib) bereitgestellt ist und beim besagten ersten Zeitpunkt auf ON geschaltet ist,
einen Angleichungsabschnitt (76, 77) zum elektrischen Koppeln der ersten und zweiten Knoten (Na, Nb) mit der zweiten Spannung während einer Dauer zwischen einem Zeitpunkt, bevor der Datenlesebetrieb begonnen ist, und einem zweiten, späteren Zeitpunkt als dem ersten Zeitpunkt, und zum elektrischen Unterbrechen der ersten und zweiten Knoten gegenüber der zweiten Spannung ab dem zweiten Zeitpunkt,
einen Stromabtastabschnitt (74, 74) zum Erzeugen einer Spannungsdifferenz zwischen den ersten und zweiten Knoten gemäß einer Stromdifferenz zwischen den ersten und zweiten Eingabeknoten, und
einen Abtastverstärker (85) zum Lesen der Speicherdaten gemäß der Spannungsdifferenz zwischen den ersten und zweiten Knoten zu einem dritten Zeitpunkt, der später liegt als der zweite Zeitpunkt.
16. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 12, ferner mit:
einer Bitleitung (MBL, SBL), die für jeden vorbestimmten. Bereich der Vielzahl von Speicherzellen bereitgestellt ist;
einem Bitleitungsantriebsabschnitt (35a, 35b), der zum Treiben der Bitleitung, die der ausgewählten Speicherzelle entspricht, auf die erste Spannung; und
einem Zugangsabschnitt zum elektrischen Koppeln der ausgewählten Speicherzelle zwischen der Bitleitung, die der ausgewählten Speicherzelle entspricht, und einem ersten Eingabeknoten (Nia),
wobei die Datenleseschaltung (100, 120) einen Antriebsabschnitt (115, 130) einschließt zum elektrischen Koppeln des ersten Eingabeknotens mit der zweiten Spannung wenigstens für eine vorbestimmte Zeitdauer, nachdem der Datenlesebetrieb begonnen ist.
17. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 16,
wobei die Datenleseschaltung (100) ferner einen Stromabtastabschnitt einschließt zum Erzeugen einer Spannungsdifferenz zwischen den ersten und zweiten Knoten (Na, Nb) gemäß einer Stromdifferenz zwischen dem ersten Eingabeknoten (Nia) und dem zweiten Eingabeknoten (Nib), die den Referenzstrom von dem Referenzstromgenerator (151) empfangen,
wobei der Stromabtastabschnitt einschließt:
einen ersten Transistor (121), der zwischen dem ersten Eingabeknoten und dem ersten Knoten bereitgestellt ist, zum Bilden eines Stromwegs gemäß einer Spannung des zweiten Knotens, und einem zweiten Transistor (122), der zwischen dem zweiten Eingabeknoten und dem zweiten Knoten bereitgestellt ist, zum Bilden eines Stromwegs gemäß einer Spannung des ersten Knotens,
wobei der Antriebsabschnitt einen Angleichungsabschnitt (124, 125) einschließt zum elektrischen Koppeln der ersten und zweiten Knoten mit der zweiten Spannung während einer Zeitdauer zwischen einem Zeitpunkt, bevor der Datenlesebetrieb begonnen ist, und einem zweiten, gegenüber dem ersten Zeitpunkt späteren Zeitpunkt, der einem Timing entspricht, bei dem der Zugangsabschnitt (ATR) auf ON geschaltet ist, und zum elektrischen Unterbrechen der ersten und zweiten Knoten von der zweiten Spannung nach dem zweiten Zeitpunkt, und
wobei die Datenleseschaltung ferner einen Abtastverstärker (85) einschließt zum Lesen der Speicherdaten gemäß der Spannungsdifferenz zwischen den ersten und zweiten Knoten zu einem dritten Zeitpunkt, der später liegt als der zweite Zeitpunkt.
18. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 17, wobei der erste Eingabeknoten (Nia) ein Knoten ist, welcher einer Vielzahl von Speicherzellen gemeinsam ist, die jeweils den verschiedenen Bitleitungen (MBL, SBL) entsprechen, und wobei der Bitleitungsantriebsabschnitt (35b) die Bitleitung, die nicht mit der ausgewählten Speicherzelle gekoppelt ist, auf die zweite Spannung treibt.
19. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 16, wobei
die erste Spannung eine Grundspannung (GND) ist,
die zweite Spannung eine negative Spannung (Vnn) ist,
und wobei die Datenleseschaltung ferner einschließt:
einen ersten Angleichungsabschnitt (102, 103) zum elektrischen Koppeln eines ersten Eingabeknotens (Nia) und eines zweiten Eingabeknotens (Nib), die den Referenzstrom vom Referenzstromgenerator empfangen, mit der ersten Spannung während einer Zeitdauer zwischen einem Zeitpunkt, bevor der Datenlesebetrieb begonnen ist, und einem ersten Zeitpunkt, nachdem der Datenlesebetrieb begonnen ist, und zum elektrischen Unterbrechen der ersten und zweiten Eingabeknoten von der ersten Spannung nach dem ersten Zeitpunkt, und
einen Stromabtastabschnitt (106, 107) zum Erzeugen einer Spannungsdifferenz zwischen den ersten und zweiten Knoten (Na, Nb) gemäß einer Stromdifferenz zwischen den ersten und zweiten Eingabeknoten nach dem ersten Zeitpunkt,
wobei der Stromabtastabschnitt einschließt:
einen ersten Transistor (106), der zwischen dem ersten Eingabeknoten und dem ersten Knoten bereitgestellt ist, zum Bilden eines Stromwegs nach dem ersten Zeitpunkt gemäß einer Spannung des zweiten Knotens, und
einem zweiten Transistor (107), der zwischen dem zweiten Eingabeknoten und dem zweiten Knoten bereitgestellt ist, zum Bilden eines Stromwegs nach dem ersten Zeitpunkt gemäß einer Spannung des ersten Knotens,
wobei der Antriebsabschnitt einen zweiten Angleichungsabschnitt (108, 109) einschließt zum elektrischen Koppeln der ersten und zweiten Knoten mit der zweiten Spannung während einer Zeitdauer zwischen einem Zeitpunkt, bevor der Datenlesebetrieb begonnen ist, und einem zweiten, gegenüber dem ersten Zeitpunkt späteren Zeitpunkt, und zum elektrischen Unterbrechen der ersten und zweiten Knoten von der zweiten Spannung nach dem zweiten Zeitpunkt, und
wobei die Datenleseschaltung ferner einen Abtastverstärker (85) einschließt zum Lesen von Speicherdaten gemäß der Spannungsdifferenz zwischen den ersten und zweiten Knoten bei einem dritten Zeitpunkt, der später liegt als der zweite Zeitpunkt.
20. Dünnfilm-Magnetspeichervorrichtung gemäß Anspruch 19, wobei
der erste Eingabeknoten (Nia) ein Knoten ist, der einer Vielzahl von Speicherzellen gemeinsam ist, die jeweils mit verschiedenen Bitleitungen (SBL, MBL) entsprechen, und
wobei der Bitleitungsantriebsabschnitt eine Bitleitung, die nicht mit der ausgewählten Speicherzelle gekoppelt ist, auf die zweite Spannung treibt.
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