DE10216909C1 - Spannungspegel-Wandlerschaltung für Speicherdecodierschaltungen - Google Patents

Abstract

Spannungspegel-Wandlerschaltung zur Ansteuerung einer Wortleitung einer Speicherschaltung, wobei die Spannungspegel-Wandlerschaltung eine Eingangsleitung und eine Ausgangsleitung umfasst, wobei auf der Ausgangsleitung ein gegenüber dem Low-Zustand erniedrigter Spannungspegel und ein gegenüber dem High-Zustand erhöhter Spannungspegel ausgebbar ist.

Description

Die Erfindung betrifft eine Spannungspegel-Wandlerschaltung für ein Eingangssignal zur Ansteuerung einer Wortleitung ei­ nes integrierten Speichers.

Integrierte Speicher weisen Speicherzellen auf, die matrix­ förmig angeordnet sind und über Wortleitungen und Bitleitun­ gen beschrieben oder ausgelesen werden können. Bei der Adres­ sierung einer Speicherzelle wird eine Wortleitungsadresse ü­ ber eine Adressdecodierschaltung decodiert, so dass je nach Anliegen der Adresse eine Wortleitung aus allen Wortleitungen selektiert wird.

Die Adressdecodierschaltungen sind vorzugsweise am Rand der durch die Speicherzellen gebildeten Zellenfelder angeordnet. Dazu ist es erstens erforderlich, dass die Adressdecodier­ schaltung sich an das Raster des Zellenfeldes in zwei- oder vierfacher Stapelung anpassen muss. Zweitens ist es notwen­ dig, dass Spannungspegel auf den Wortleitungen zur Verfügung gestellt werden können, deren Low-Pegel negativer als ein niedriges Versorgungsspannungspotential der Logikschaltungen und desssen High-Pegel positiver als ein hohes Versorgungs­ spannungspotential VDD ist.

Die Notwendigkeit, ein gegenüber dem niedrigen Versorgungs­ spannungspotential einen erniedrigten Spannungspegel für den Low-Zustand der Wortleitungen zur Verfügung zu stellen, er­ gibt sich daraus, dass der Auswahltransistor der DRAM- Speicherzelle eindeutig sperren muss. Dies ist insbesondere bei sich verringernden Ansteuerspannungsdifferenzen für Spei­ chertransistoren notwendig geworden. Durch den erniedrigten Spannungspegel auf den Wortleitungen muss eine negative Gate- Source-Spannung an dem Auswahltransistor der Speicherzelle anliegen, so dass diese auch bei geringen Versorgungs- Spannungen sperrt.

Die Notwendigkeit, eine gegenüber dem hohen Versorgungsspan­ nungspotential erhöhte Spannung auf der Wortleitung zur Ver­ fügung zu stellen, ergibt sich daraus, dass die vollen Zell­ informationen wieder in die Speicherzellen geschrieben werden müssen. Dies ist insbesondere dann möglich, wenn der Spei­ chertransistor zwischen einer Speicherkapazität und den Bit­ leitungen vollständig durchschaltet. Das Durchschalten wird üblicherweise mit Hilfe einer erhöhten Ansteuerspannung am Speichertransistor erreicht.

Es besteht zudem die Notwendigkeit, den Anteil der Periphe­ rieschaltungen, d. h. Schaltungen zur Ansteuerung des Zellen­ feldes, möglichst gering zu halten, um eine hohe Speicheref­ fizienz zu erreichen. Adressdecodierschaltungen gehören zu solchen Peripherieschaltungen und können ca. 10% der Gesamt­ chipfläche einnehmen. Da die Adressdecodierschaltungen für jede Wortleitung eine einzelne Auswahlschaltung vorsehen, wirkt sich insbesondere dort die Verringerung der Anzahl der Bauelemente positiv auf den Flächenbedarf der Peripherie­ schaltungen aus. Weiterhin kann die Fläche der Auswahlschal­ tungen auch dadurch verringert werden, dass nur wenige Quer­ verdrahtungen innerhalb einer solchen Schaltung vorzunehmen sind. Dies entscheidet über die Notwendigkeit einer einfa­ chen, doppelten oder vierfachen Staffelung im Layout.

Üblicherweise werden Adressdecodierschaltungen zur Ansteue­ rung von Wortleitungen einer Speicherschaltung mit zwei von­ einander getrennten Spannungspegel-Wandlern aufgebaut, die jeweils eine Ausgangsleitung aufweisen. Die erste Ausgangs­ leitung stellt für den High-Zustand ein gegenüber dem hohen Versorgungsspannungspotential (VDD) erhöhtes Spannungspoten­ tial zur Verfügung, wobei beim Low-Zustand der niedrige Span­ nungspegel etwa dem niedrigen Versorgungsspannungspotential, z. B. dem Massepotential entspricht. Die zweite Ausgangslei­ tung stellt ein gegenüber dem niedrigen Versorgungsspannungs­ potential erniedrigtes Spannungspotential zur Verfügung, wo­ bei der hohe Spannungspegel etwa dem hohen Versorgungsspan­ nungspotential entspricht. Bei der Ansteuerung der beiden Ausgangsleitungen ist insbesondere das interne Timing zwi­ schen den Signalen auf den Ausgangsleitungen zu beachten, d. h. die Signale auf den Ausgangsleitungen dürfen sich nicht überlappen, so dass eine Zeitreserve eingeplant werden muss, wodurch die Schnelligkeit des wahlfreien Zugriffs auf die Speicherschaltung reduziert wird. Darüber hinaus erfordert ein Aufbau einer solchen Adressdecodierschaltung mit zwei Spannungspegel-Wandlerschaltungen eine hohe Anzahl von Tran­ sistoren, die im Layout eine große Fläche beanspruchen. Wei­ terhin muss ein Schalter vorgesehen sein, der je nach Be­ triebszustand entweder die erste oder die zweite Ausgangslei­ tung an die Wortleitung anlegt.

Aus der Druckschrift US 5,617,369 ist eine Spannungspegel­ wandlerschaltung zur Ansteuerung eines Wortleitungstreibers zur Ansteuerung einer Wortleitung einer Speicherschaltung be­ kannt. Die Spannungspegelwandlerschaltung umfasst eine Ein­ gangsleitung und eine Ausgangsleitung, wobei auf der Aus­ gangsleitung ein gegenüber dem Low-Zustand erniedrigter Span­ nungspegel und ein gegenüber dem High-Zustand erhöhter Span­ nungspegel ausgebbar ist.

Es ist Aufgabe der vorliegenden Erfindung, eine Spannungspe­ gel-Wandlerschaltung für die Ansteuerung einer Wortleitung zur Verfügung zu stellen, die wenig Platz benötigt und das Ansteuersignal auf nur einer Ausgangsleitung zur Verfügung stellt, wobei ein Ansteuersignal mit einem erhöhten Span­ nungspegel und einem erniedrigten Spannungspegel bereitge­ stellt wird.

Diese Aufgabe wird durch die Spannungspegel-Wandlerschaltung nach Anspruch 1 gelöst.

Die erfindungsgemäße Spannungspegel-Wandlerschaltung dient der Ansteuerung einer Wortleitung des integrierten Speichers und stellt ein Ausgangssignal zur Verfügung, das aus einem Eingangssignal generiert wird, und das in einem High-Zustand einen gegenüber dem hohen Versorgungsspannungspotential oder dem High-Zustand des Eingangssignals erhöhten Spannungspegel und im Low-Zustand einen gegenüber dem niedrigen Versorgungs­ spannungspotential oder dem Low-Zustand erniedrigten Span­ nungspegel zur Verfügung stellt.

Es sind ein erster und ein zweiter Transistor mit einem ers­ ten Leitfähigkeitstyp vorgesehen, deren erste Anschlüsse mit dem gegenüber dem hohen Versorgungsspannungspotential erhöh­ ten Spannungspegel verbunden sind. Die Ausgangsleitung der Spannungspegel-Wandlerschaltung ist mit einem zweiten An­ schluss des ersten Transistors und einem Steuereingang des zweiten Transistors verbunden. Ein zweiter Anschluss des zweiten Transistors ist mit einem Steueranschluss des ersten Transistors und mit einem ersten Anschluss eines dritten Transistors mit einem zweiten Leitfähigkeitstyp verbunden. An einem zweiten Anschluss des dritten Transistors ist das nied­ rige Versorgungsspannungspotential und an einem Steuereingang des dritten Transistors das Eingangssignal angelegt. Es ist weiterhin ein vierter und ein fünfter Transistor des zweiten Leitfähigkeitstyps vorgesehen, deren erste Anschlüsse mit dem gegenüber der niedrigen Versorgungsspannung erniedrigten Spannungspegel verbunden sind. Die Ausgangsleitung ist mit einem zweiten Anschluss des vierten Transistors und mit einem Steuereingang des fünften Transistors verbunden. Ein zweiter Anschluss des fünften Transistors ist mit einem Steueran­ schluss des vierten Transistors und mit einem ersten An­ schluss eines sechsten Transistors mit dem ersten Leitfähig­ keitstyp verbunden. An einem zweiten Anschluss des sechsten Transistors ist die hohe Versorgungsspannung und an einem Steuereingang des sechsten Transistors das Eingangssignal an­ gelegt.

Die erfindungsgemäße Schaltung enthält nur eine Spannungspe­ gel-Wandlerschaltung, die im Gegensatz zu den bisherigen Spannungspegel-Wandlerschaltungen, die zur Ansteuerung von Wortleitungen verwendet werden, weniger Transistoren auf­ weist. Dies hat zur Folge, dass die Spannungspegel- Wandlerschaltung gemäß der Erfindung weniger Platz auf der integrierten Schaltung benötigt und somit dazu beträgt, den Flächenanteil von Peripherieschaltungen in integrierten Spei­ cherschaltungen zu verringern. Darüber hinaus weist die er­ findungsgemäße Spannungspegel-Wandlerschaltung nur noch eine Ausgangsleitung auf, wodurch die Schaltgeschwindigkeit erhöht werden kann, da ein internes Timing zwischen zwei Signalen auf zwei verschiedenen Ausgangsleitungen, die nicht überlap­ pend erfolgen dürfen, nicht länger notwendig ist.

Durch den Einsatz der erfindungsgemäßen Schaltung ergab sich ein geringerer Platzbedarf um ca. 6% bezogen auf den gesamten Chip, da eine geringere Anzahl von Transistoren verwendet wird.

Die Leitungsführung von der Wortleitungsdecodierschaltung zur Wortleitungstreiber besteht nur noch in einer Ausgangsleitung statt bisher zwei. Somit kann der Querverdrahtungsaufwand re­ duziert werden und dadurch die kapazitive Belastung verrin­ gert werden. Dies ist besonders interessant für eine Shared- Row-Decodervariante, d. h. zur Ansteuerung von je einem Zel­ lenfeld mit jeweils nur einer Adressdecodierschaltung und ein Spannungspegel-Wandler für zwei Wortleitungstreiber, die sich gegenüber liegen, verwendet.

Die Spannungsdifferenz zwischen dem High-Pegel und dem Low- Pegel des Ausgangssignals ist größer als jeder der separaten Pegel der zwei Ausgangsleitungen der bisherigen Spannungspe­ gel-Wandlerschaltungen. Damit werden die Wortleitungstreiber­ transistoren besser angesteuert, so dass entweder die Weite der Wortleitungstreibertransistoren bei gleich bleibender Zugriffszeit verringert werden kann oder bei gleich bleiben­ der Weite der Transistoren die Zugriffszeit verringert werden kann, in dem die Flankensteilheit des Ausgangssignals auf der Ausgangsleitung verbessert wird. Darüber hinaus kann der er­ findungsgemäße Spannungspegel-Wandler kompatibel zu den bis­ herigen eingesetzt werden, so dass in bestehende Designs die verbesserte Lösung eingebaut werden kann, ohne dass sich An­ steuersignale in ihrer logischen wie zeitlichen Funktion än­ dern.

Vorteilhafte Ausgestaltungen der Erfindung sind in den abhän­ gigen Ansprüchen angegeben.

Gemäß einer weiteren Ausführungsform der Erfindung ist ein siebter Transistor mit dem ersten Leitfähigkeitstyp vorgese­ hen, der zwischen der Ausgangsleitung und dem zweiten An­ schluss des ersten Transistors angeordnet ist. An seinem Steueranschluss ist ein invertiertes Eingangssignal angelegt. Die Spannungspegel-Wandlerschaltung weist weiterhin einen achten Transistor mit dem zweiten Leitfähigkeitstyp auf, der zwischen der Ausgangsleitung und dem zweiten Anschluss des vierten Transistors angeordnet ist, wobei an seinen Steueran­ schluss das invertierte Eingangssignal angelegt ist.

Das Vorsehen des siebten und des achten Transistors hat den Vorteil, dass das Schaltverhalten, insbesondere die Flanken­ steilheit der Spannungspegel-Wandlerschaltung und die Span­ nungsdifferenz VPP-VDD bzw. VWL-VSS verbessert wird. So kann die Treiberstärke des dritten bzw. sechsten Transistors beim Vorsehen des siebten und achten Transistors geringer vorgese­ hen werden, als bei Weglassen des siebten und achten Transis­ tors, da der dritte bzw. sechste Transistor nicht so stark gegen den zweiten bzw. vierten Transistor treiben muss, um ein Umschalten der Spannungspegel-Wandlerschaltung zu errei­ chen. Vorzugsweise ist dabei vorgesehen, dass eine Eingangs­ treiberschaltung zum Treiben des Eingangssignals mit zwei ge­ geneinander geschalteten Inverterschaltungen vorgesehen ist. An einem Eingang der Eingangstreiberschaltung liegt dabei das invertierte Eingangssignal an und am Ausgang der Eingangs­ treiberschaltung das Ausgangssignal. Vorzugsweise wird das invertierte Eingangssignal, das von einer Wortleitungsdeco­ dierschaltung zur Verfügung gestellt wird, dazu benutzt, den siebten bzw. achten Transistor anzusteuern. Dadurch entfällt die Notwendigkeit, einen weiteren Inverter innerhalb der Spannungspegel-Wandlerschaltung vorzusehen, wodurch weitere Chipfläche eingespart werden kann.

Vorzugsweise kann auch vorgesehen sein, dass aufgrund ihrer jeweils gleichen Größe der erste und der siebte Transistor bzw. der vierte und der achte Transistor in einem Dual-Gate- Transistor zusammengefasst sind. Dadurch kann der Verdrah­ tungsaufwand weiter reduziert werden, wodurch Chipfläche ein­ gespart werden kann.

Die bevorzugte Ausführungsform der Erfindung wird im folgen­ den anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:

Fig. 1 eine erfindungsgemäße Spannungspegel-Wandlerschaltung gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 ein Schaltbild einer Spannungspegel-Wandlerschaltung gemäß einer zweiten Ausführungsform der Erfindung; und

Fig. 3 ein Schaltbild einer Spannungspegel-Wandlerschaltung gemäß einer dritten Ausführungsform der Erfindung.

In Fig. 1 ist eine Spannungspegel-Wandlerschaltung zur An­ steuerung einer Wortleitung WL für einen integrierten Spei­ cher, insbesondere für einen DRAM-Speicher, gezeigt. Die Spannungspegel-Wandlerschaltung befindet sich zwischen einer Adressdecodierschaltung 1 und einem Wortleitungstreiber 2, mit dem das Ausgangssignal aus der Spannungspegel- Wandlerschaltung auf die entsprechende Wortleitung WL getrie­ ben wird.

Die Spannungspegel-Wandlerschaltung ist im Wesentlichen aus einem ersten, zweiten und dritten Transistor P1, P2, P3 von einem ersten Leitfähigkeitstyp und einem vierten, fünften und sechsten Transistor N1, N2, N3 eines zweiten Leitfähigkeits­ typs aufgebaut. Der p-leitende erste Transistor P1 ist mit seinem ersten Anschluss an einer gegenüber dem in der integ­ rierten Speicherschaltung üblichen hohen Versorgungsspannung VDD erhöhten Versorgungsspannung VPP verbunden. Ein zweiter Anschluss des ersten Transistors P1 ist mit der Ausgangslei­ tung A verbunden, die an einem Eingang des Wortleitungstrei­ bers 2 angeschlossen ist. Der Wortleitungstreiber verstärkt das auf der Ausgangsleitung A anliegende Signal zur Ansteue­ rung der Wortleitung WL und führt zusätzlich eine Teildeko­ dierung aus, d. h. der Wortleitungstreiber dient nicht nur der Verstärkung des Signals, sondern auch zur Dekodierung bezüg­ lich der Auswahl der Wortleitungen.

Ein erster Anschluss des zweiten p-leitenden Transistors P2 ist ebenfalls mit der erhöhten Versorgungsspannung VPP ver­ bunden. Ein zweiter Anschluss des zweiten Transistors P2 ist zugleich mit einem Steuereingang des ersten Transistors P1 und einem ersten Anschluss des sechsten n-leitenden Transis­ tors N3 verbunden. Ein zweiter Anschluss des n-leitenden sechsten Transistors N3 ist mit dem niedrigen Versorgungs­ spannungspotential VSS verbunden, das üblicherweise in der Speicherschaltung verwendet wird und üblicherweise auf Masse­ potential GND liegt. Ein Steuereingang des zweiten p- leitenden Transistors P2 ist mit der Ausgangsleitung A ver­ bunden.

Ein erster Anschluss des n-leitenden vierten Transistors N1 ist mit einer gegenüber der niedrigen Versorgungsspannung VSS erniedrigten Versorgungsspannung VWL verbunden. Ein zweiter Anschluss des vierten Transistors N1 ist an der Ausgangslei­ tung A angeschlossen. Ein erster Anschluss des n-leitenden fünften Transistors N2 ist ebenfalls mit dem erniedrigten Versorgungsspannungspotential VWL verbunden. Ein zweiter An­ schluss des fünften Transistors N2 ist sowohl mit einem Steu­ ereingang des n-leitenden vierten Transistors N1 und mit ei­ nem ersten Anschluss des p-leitenden dritten Transistors P3 verbunden. Ein zweiter Anschluss des p-leitenden dritten Transistors P3 ist an das hohe Versorgungsspannungspotential VDD angeschlossen, das den Logikschaltkreisen der integrier­ ten Speicherschaltung üblicherweise zur Verfügung gestellt ist.

Steuereingänge des dritten p-leitenden Transistors P3 und des sechsten n-leitenden Transistors N3 sind über eine Inverter­ schaltung 3 mit der Wortleitungsdecodierschaltung 1 verbun­ den. Die Inverterschaltung 3 weist zwei gegeneinander ge­ schaltete Inverter 4 und 5 auf. Die gegeneinander geschalte­ ten Inverter 4, 5 bewirken erstens, dass die Flankensteilheit des invertierten Signals EI gegenüber dem von der Wortlei­ tungdecodierschaltung 1 kommenden Eingangssignal E verbessert wird, und zweitens, dass die Zeilenadresse gespeichert werden kann, da die Spannungspegel-Wandlerschaltung auch eine Spei­ cherfunktion besitzt. Die Inverterschaltung 3 ist notwendig, da die Wortleitungstreiberschaltung das an dem Eingang anlie­ genden Ausgangssignal auf der Ausgangsleitung A invertiert. Auf diese Weise kann auf der Ausgangsleitung A der Spannungs­ pegel-Wandlerschaltung ein gegenüber dem von der Wortlei­ tungsdecodierschaltung 1 generierten Eingangssignal E ein nicht invertiertes Signal an den Wortleitungstreiber 2 abge­ geben werden.

Die Spannungspegel-Wandlerschaltung schaltet entweder das er­ höhte Versorgungsspannungspotential VPP über den ersten Tran­ sistor P1 oder das erniedrigte Versorgungsspannungspotential VWL über den vierten Transistor N1 auf die Ausgangsleitung durch. Es wird also ein Ausgangssignal zur Verfügung ge­ stellt, das im High-Zustand den erhöhten Spannungspegel VPP und im Low-Zustand den erniedrigten Spannungspegel VWL auf­ weist.

Dies hat den Vorteil, dass der Hub des Ausgangssignals auf der Ausgangsleitung A größer ist als der Hub von üblichen Spannungspegel-Wandlerschaltungen, die zwei getrennte Aus­ gangsleitungen aufweisen. Dort wird jeweils auf einer Leitung entweder nur ein erhöhter High-Zustand oder ein erniedrigter Low-Zustand zur Verfügung gestellt. Durch den vergrößerten Hub des Ausgangssignals werden die Wortleitungstreibertran­ sistoren besser angesteuert, so dass dort entweder die Weite der Transistoren bei gleichbleibender Zugriffszeit auf den integrierten Speicher verringert werden kann oder die Zugriffszeit verringert werden kann, wenn man die Weite der Transistoren beibehält.

Das Schalten des ersten Transistors P1 wird über das an sei­ nem Steuereingang anliegenden Signal bewirkt. Die Ansteuerung des Steuereingangs des ersten Transistors P1 wird über den sechsten Transistor N3 durchgeführt. Je nach anliegenden in­ vertierten Eingangssignal EI an dem Steuereingang des sechs­ ten Transistors N3 wird das niedrige Versorgungsspannungspo­ tential an dem Steuereingang des ersten Transistors P1 ange­ legt oder nicht. Ist der sechste Transistor N3 gesperrt, d. h. bei Anliegen eines invertierten Eingangssignals EI im Low- Zustand, so wird das erhöhte Versorgungsspannungspotential über den zweiten Transistor P2, der aufgrund des Low-Zustands des Ausgangssignals durchgeschaltet ist. So liegt über dem zweiten Transistor P2 das erhöhte Versorgungsspannungspoten­ tial an dem Steuereingang des ersten Transistors P1 an, so dass dieser aufgrund seiner p-Leitfähigkeit gesperrt ist.

Der Low-Zustand des invertierten Eingangssignals EI bewirkt, dass das hohe Versorgungsspannungspotential VDD über den dritten Transistor P3 an dem Steuereingang des vierten Tran­ sistors N1 angelegt ist, so dass dieser durchgeschaltet wird. Dadurch ist das erniedrigte Versorgungsspannungspotential VWL über den vierten Transistor N1 an der Ausgangsleitung ange­ legt. Damit der dritte Transistor P3 nicht gegen den fünften Transistor N2 treiben muss, ist der fünfte Transistor N2 mit seinem Steuereingang mit der Ausgangsleitung, d. h. mit dem Low-Zustand des Ausgangssignals verbunden, so dass dieser ge­ sperrt ist.

Entsprechend liegen umgekehrte Schaltzustände vor, wenn das invertierte Eingangssignal sich im High-Zustand befindet, so dass der dritte Transistor N3 durchgeschaltet ist und das niedrige Versorgungsspannungspotential VSS an den Steuerein­ gang des ersten Transistors P1 anliegt und diesen dadurch durchschaltet. Dann liegt das erhöhte Versorgungsspannungspo­ tential VPP an der Ausgangsleitung A an; der vierte Transis­ tor N1 ist aufgrund des gesperrten Transistors P3 und des durchgeschalteten Transistors N2 abgeschaltet.

Die erfindungsgemäße Spannungspegel-Wandlerschaltung weist gegenüber Spannungspegel-Wandlerschaltungen für Wortleitungen gemäß dem Stand der Technik eine erheblich geringere Anzahl von Transistoren auf, so dass deren Fläche reduziert werden kann. Dies ist insbesondere deshalb von Vorteil, da solche Spannungspegel-Wandlerschaltungen in großer Anzahl, nämlich für jede Wortleitung, der integrierten Speicherschaltung zur Verfügung gestellt werden müssen.

Eine solche Spannungspegel-Wandlerschaltung ist gegenüber dem Spannungspegel-Wandlerschaltung nach dem Stand der Technik mit zwei Ausgangsleitungen schneller, da nicht darauf geach­ tet werden muss, dass sich die Ausgangssignale nicht überlap­ pen. Darüber hinaus ist eine solche Spannungspegel- Wandlerschaltung kompatibel zu den bestehenden Spannungspe­ gel-Wandlerschaltungen, da sich die Ansteuersignale in ihrer logischen wie zeitlichen Funktion nicht ändern. Somit kann die erfindungsgemäße Spannungspegel-Wandlerschaltung in be­ stehende Designs ohne Probleme eingearbeitet werden.

In Fig. 2 ist eine weitere Ausführungsform einer erfindungs­ gemäßen Spannungspegel-Wandlerschaltung gezeigt. Die in Fig. 2 gezeigte Ausführungsform unterscheidet sich gegenüber der ersten Ausführungsform nach Fig. 1 dadurch, dass der zweite Anschluss des ersten Transistors P1 nicht direkt mit der Aus­ gangsleitung A, sondern über einen siebten p-leitenden Tran­ sistor P4 mit der Ausgangsleitung A verbunden ist. Dazu ist ein erster Anschluss des siebten Transistors P4 mit dem zwei­ ten Anschluss des ersten Transistors P1 verbunden. Der zweite Anschluss des siebten Transistors P4 ist mit der Ausgangslei­ tung verbunden. Auf gleiche Weise ist auch der zweite An­ schluss des vierten Transistors N1 nicht direkt mit der Aus­ gangsleitung, sondern über einen achten n-leitenden Transis­ tor N4 mit der Ausgangsleitung verbunden. Die Steuereingänge des siebten Transistors P4 und des achten Transistors N4 sind über einen Inverter 6 mit dem invertierten Eingangssignal verbunden, so dass an den Steuereingängen im Wesentlichen das nicht-invertierte Eingangssignal anliegt.

Bei der ersten Ausführungsform muss bei der Dimensionierung des sechsten Transistors bezüglich des zweiten Transistors P2 darauf geachtet werden, dass die Treiberstärke des sechsten Transistors N3 gegenüber der Treiberstärke des zweiten Tran­ sistors P2 deutlich höher ist. Das gleiche gilt für den drit­ ten Transistor P3 gegenüber dem fünften Transistor N2. Der sechste Transistor N3 muss beispielsweise bei durchgeschalte­ tem zweiten Transistor P2 den Pegel des Steuereingangs des ersten Transistors P1 auf VSS ziehen. Damit dies schnell ge­ nug durchgeführt werden kann, muss die Treiberstärke des sechsten Transistors gegenüber der Treiberstärke des zweiten Transistors P2 deutlich erhöht sein. Eine höhere Treiberstär­ ke wird durch größere Transistoren erreicht.

Durch das Vorsehen des siebten Transistors P4 und des achten Transistors N4 wird das Schaltverhalten des Spannungspegel- Wandlers dahingehend unterstützt, dass bereits vor dem Schal­ ten des ersten Transistors P1 bzw. des vierten Transistors N1 diese von der Ausgangsleitung getrennt werden und dadurch helfen, dass der sechste Transistor N3 bzw. der dritte Tran­ sistor P3 nicht gegen den zweiten Transistor P2 bzw. den fünften Transistor N2 arbeiten müssen. Die Transistoren P2 und N3 sowie P3 und N2 können somit in gleicher Treiberstärke dimensioniert werden, wodurch sich zusätzlich Fläche einspa­ ren lässt.

Zudem unterstützen der siebte Transistor und der achte Tran­ sistor ein schnelleres Schalten des Signals auf der Ausgangs­ leitung, weil die Strompfade über den ersten Transistor P1 und den vierten Transistor N1 schneller getrennt werden, so dass eine deutlich schnellere Anstiegszeit auf der Ausgangs­ leitung zur Verfügung gestellt werden kann.

In einer dritten Ausführungsform, die in Fig. 3 dargestellt ist, wird auf den Inverter 6 verzichtet, indem das Eingangs­ signal von der Adressdecodierschaltung 1 direkt mit den Steu­ ereingängen des siebten Transistors und des achten Transis­ tors verbunden wird. Durch das Ersetzen des Inverters 6 mit einer Querverbindung zwischen dem Eingangssignal E und den Steuereingängen des siebten und des achten Transistors P4, N4 kann weitere Fläche eingespart werden, wodurch der gesamte Platzbedarf des Spannungspegel-Wandlers weiter reduziert wer­ den kann.

Um weitere Fläche einzusparen, können der erste Transistor und der siebte Transistor P1, P4 als auch der vierte Transis­ tor und der achte Transistor N1, N4 als Dual-Gate- Transistoren ausgeführt werden, so dass weitere Fläche, die ansonsten für die Verdrahtung notwendig wäre, eingespart wer­ den kann.

Dadurch dass der Inverter 6 nicht verwendet wird, schalten der siebte Transistor und der achte Transistor bevor das Ein­ gangssignal als invertiertes Eingangssignal an den Steuerein­ gängen des dritten Transistors bzw. des sechten Transistors anliegt. Dies hat eine weitere Verringerung der Schaltzeit der Spannungspegel-Wandlerschaltung zur Folge.

Claims (8)

1. Spannungspegel-Wandlerschaltung zur Ansteuerung einer Wortleitung einer Speicherschaltung über einen Wortlei­ tungstreiber, wobei die Spannungspegel-Wandlerschaltung eine Eingangsleitung und eine Ausgangsleitung umfasst, wobei auf der Ausgangsleitung ein gegenüber dem Low- Zustand erniedrigter Spannungspegel und ein gegenüber dem High-Zustand erhöhter Spannungspegel ausgebbar ist, dadurch gekennzeichnet, dass ein erster (P1) und ein zweiter Transistor (P2) eines ersten Leitfähigkeitstyps vorgegeben sind, deren erste Anschlüsse mit einen gegen­ über einer hohen Versorgungsspannung (VDD) erhöhten Ver­ sorgungsspannung (VPP) verbunden sind, wobei eine Aus­ gangsleitung (A) mit einem zweiten Anschluß des ersten Transistors (P1) und einem Steuereingang des zweiten Transistors (P2) verbunden ist, und wobei ein zweiter Anschluß des zweiten Transistors (P2) mit einem Steue­ ranschluß des ersten Transistors (P1) und mit einem ers­ ten Anschluß eines dritten Transistors (N3) eines zwei­ ten Leitfähigkeitstyps verbunden ist, wobei an einem zweiten Anschluß des dritten Transistors (N3) eine nied­ rige Versorgungsspannung (VSS) und an einem Steuerein­ gang des dritten Transistors (N3) das Eingangssignal (Ei) angelegt ist, und mit einem vierten (N1) und einem fünften Transistor (N2) eines zweiten Leitfähigkeits­ typs, deren erste Anschlüsse mit einer gegenüber der niedrigen Versorgungsspannung (VSS) erniedrigten Versor­ gungsspannung (VWL) verbunden sind, wobei die Ausgangs­ leitung (A) mit einem zweiten Anschluß des vierten Tran­ sistors (N1) und mit einem Steuereingang des fünften Transistors (N2) verbunden ist, und wobei ein zweiter Anschluß des fünften Transistors (N2) mit einem Steue­ ranschluß des vierten Transistors (N1) und mit einem ersten Anschluß eines sechsten Transistors (P3) des ers­ ten Leitfähigkeitstyps verbunden ist, wobei an einem zweiten Anschluß des sechsten Transistors (P3) die hohe Versorgungsspannung (VDD) und an einem Steuereingang des sechsten Transistors (P3) das Eingangssignal (Ei) ange­ legt ist.

2. Spannungspegel-Wandlerschaltung nach Anspruch 1, die ei­ nen siebten Transistor (P4) des ersten Leitfähigkeits­ typs aufweist, der zwischen der Ausgangsleitung (A) und dem zweiten Anschluß des ersten Transistors (P1) ange­ ordnet ist, wobei an einen Steueranschluß des siebten Transistors (P4) ein invertiertes Eingangssignal ange­ legt ist, und die einen achten Transistor (N4) des zweiten Leitfähig­ keitstyps aufweist, der zwischen der Ausgangsleitung (A) und dem zweiten Anschluß des vierten Transistors (N1) angeordnet ist, wobei an einen Steueranschluß des achten Transistors (N4) das invertierte Eingangssignal angelegt ist.

3. Spannungspegel-Wandlerschaltung nach Anspruch 2, die ei­ ne Eingangstreiberschaltung (3) zum Treiben des Ein­ gangssignals (E) mit zwei gegeneinander geschalteten In­ verterschaltungen (4, 5) umfaßt, wobei an einem Eingang der Eingangstreiberschaltung (3) das Eingangssignal (E) anliegt und an dem Ausgang der Eingangstreiberschaltung das invertierte Eingangssignal (Ei).

4. Spannungspegel-Wandlerschaltung nach Anspruch 3, wobei das Eingangssignal (E) von einer Wortleitungsdecodier­ schaltung (1) zur Verfügung gestellt wird.

5. Spannungspegel-Wandlerschaltung nach einem der Ansprüche 2 bis 4, wobei der erste (P1) und der siebte Transistor (P4) und/oder der vierte Transistor (N1) und der achte Transistor (N4) in einem Dual Gate-Transistor zusammen­ gefaßt sind.

6. Spannungspegel-Wandlerschaltung nach einem der Ansprüche 1 bis 5, wobei das Potential der erhöhten Versorgungs­ spannung (VPP) mindestens so groß gewählt ist, um die an die Wortleitungen (WL) angeschlossenen Auswahltransisto­ ren vollständig durchzuschalten.

7. Spannungspegel-Wandlerschaltung nach einem der Ansprüche 1 bis 6, wobei das Potential der erniedrigten Versorgungsspannung (VWL) mindestens so klein gewählt ist, um die an die Wortleitungen angeschlossenen Auswahltransistoren vollständig zu sperren.

8. Verwendung eines Spannungspegel-Wandlerschaltens nach ei­ nem der vorhergehenden Ansprüche zur Ansteuerung einer Wortleitung in einer Speicherschaltung.