DE10209059A1 - Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und ein Verfahren zur Herstellung des Halbleiterelements - Google Patents
Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und ein Verfahren zur Herstellung des HalbleiterelementsInfo
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Abstract
In einem Verfahren zur Herstellung eines Halbleiterbauteils werden unterschiedliche Arten von Metall-Halbleiterverbindungen auf oder in zumindest zwei unterschiedlichen leitenden Halbleitergebieten gebildet, so dass für jedes Halbleitergebiet die Metall-Halbleiterverbindung so hergestellt werden kann, um eine optimale Gesamtleistungsfähigkeit des Halbleiterbauteils zu erreichen. Auf einem der beiden Halbleitergebiete ist die Metall-Halbleiterverbindung aus zumindest zwei unterschiedlichen Metallschichten gebildet, wohingegen die Metall-Halbleiterverbindung in oder auf dem anderen Halbleitergebiet aus einer einzelnen Metallschicht hergestellt wird.
Description
- Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere Halbleiterelemente mit Metall-Halbleiterverbindungen auf Halbleitergebieten, um den Schichtwiderstand der Halbleitergebiete zu reduzieren. Ferner betrifft die vorliegende Erfindung ein Verfahren zur Herstellung dieser Halbleiterelemente.
- In modernen integrierten Schaltungen mit äußerst hoher Packungsdichte nehmen die Bauteilstrukturgrößen ständig ab, um die Bauteilleistungsfähigkeit und die Funktionalität zu verbessern. Das Verringern der Strukturgrößen zieht jedoch gewisse Probleme nach sich, die teilweise die durch die verkleinerten Strukturgrößen gewonnenen Vorteile aufheben können. Im Allgemeinen führt das Verringern der Strukturgrößen, beispielsweise eines Transistorelements, zu einem geringerem Kanalwiderstand in dem Transistorelement und damit zu einer höheren Stromtreiberfähigkeit und einer höheren Schaltgeschwindigkeit des Transistors. Beim Reduzieren der Strukturgrößen dieser Transistorelemente wird jedoch der ansteigende elektrische Widerstand von Leitungen und Kontaktgebieten, d. h. von Gebieten, die elektrischen Kontakt zur Umgebung des Transistorelements bereitstellen, zu einem wichtigen Problem, da die Querschnittsfläche dieser Leitungen und Gebiete mit abnehmender Strukturgröße kleiner wird. Die Querschnittsfläche bestimmt jedoch in Kombination mit den Eigenschaften des Materials, das die Leitungen und die Kontaktgebiete bildet, den Widerstand der entsprechenden Leitung oder des entsprechenden Kontaktgebiets.
- Die obengenannten Probleme können beispielhaft anhand einer typischen kritischen Strukturgröße in dieser Hinsicht, die auch als kritische Dimension (CD) bezeichnet wird, etwa die Ausdehnung des Kanals eines Feldeffekttransistors, der sich unter einer Gateelektrode zwischen einem Sourcegebiet und einem Draingebiet des Transistors ausbildet, dargestellt werden. Das Verringern dieser Ausdehnung des Kanals, die allgemein als Kanallänge bezeichnet wird, kann deutlich die Bauteilleistungsfähigkeit hinsichtlich der Abfall- und Anstiegszeiten des Transistorelements aufgrund der geringeren Kapazität zwischen der Gateelektrode und dem Kanal und aufgrund des reduzierten Widerstands des kürzeren Kanals verbessern. Das Verringern der Kanallänge zieht jedoch ebenso die Verringerung der Größe von Leitungen, etwa der Gateelektrode des Feldeffekttransistors, die häufig aus Polysilizium hergestellt ist, und von Kontaktgebieten, die elektrischen Kontakt zu den Drain- und Sourcegebieten des Transistors ermöglichen, nach sich, so dass folglich der verfügbare Querschnitt für den Ladungsträgertransport verringert ist. Als Folge davon zeigen Leitungen und Kontaktgebiete einen höheren Widerstand, sofern der reduzierte Querschnitt nicht durch Verbessern der elektrischen Eigenschaften des Materials kompensiert wird, das die Leitungen und Kontaktgebiete, etwa die Gateelektrode und die Drain- und Sourcekontaktgebiete bildet.
- Es ist daher von besonderer Bedeutung, die Eigenschaften von leitenden Gebieten zu verbessern, die im Wesentlichen aus Halbleitermaterial, etwa aus Silizium, aufgebaut sind. Beispielsweise sind in modernen integrierten Schaltungen die einzelnen Halbleiterelemente, etwa Feldeffekttransistoren, Kondensatoren und dergleichen, hauptsächlich auf der Basis von Silizium aufgebaut, wobei die einzelnen Elemente durch Siliziumleitungen und Metallleitungen verbunden sind. Während der Widerstand der Metallleitungen verbessert werden kann, indem das häufig verwendete Aluminium durch beispielsweise Kupfer ersetzt wird, ergibt sich für die Prozessingenieure eine herausfordernde Aufgabe, wenn eine Verbesserung der elektrischen Eigenschaften von Silizium enthaltenden Halbleiterleitungen und Halbleiterkontaktgebieten erforderlich ist.
- Mit Bezug zu Fig. 1a und 1b wird nun ein beispielhafter Prozess zur Herstellung einer integrierten Schaltung, die beispielsweise eine Vielzahl von MOS-Transistoren enthält, beschrieben, um die bei der Verbesserung der elektrischen Eigenschaften von Silizium enthaltenden Halbleitergebieten beteiligten Probleme detaillierter darzustellen.
- In Fig. 1a weist eine Halbleiterstruktur 100 ein Substrat 101 auf, beispielsweise ein Siliziumsubstrat, in dem ein erstes Halbleiterelement 110 und ein zweites Halbleiterelement 130 gebildet sind. Das erste Halbleiterelement 110 kann, wie in Fig. 1a gezeigt ist, einen Feldeffekttransistor einer ersten Leitfähigkeitsart, etwa einen n-Kanaltransistor, repräsentieren, und das zweite Halbleiterelement 130 kann einen Feldeffekttransistor einer zweiten Leitfähigkeitsart repräsentieren, etwa einen p-Kanaltransistor. Das erste Halbleiterelement 110 umfasst Flachgrabenisolationen (STI) 113, die aus einem isolierenden Material, etwa Siliziumdioxid, hergestellt sind und die ein aktives Gebiet 112 in dem Substrat 101 definieren. Eine Gateelektrode 115 ist auf einer Gateisolierschicht 118 gebildet, die die Gateelektrode 115 von dem aktiven Gebiete 112 trennt. Abstandselemente 116, die beispielsweise aus Siliziumdioxid oder Siliziumnitrid hergestellt sind, sind an den Seitenwänden der Gateelektrode 115 vorgesehen. In dem aktiven Gebiet 112 sind Source- und Draingebiete 114 ausgebildet und weisen ein geeignetes Dotierprofil auf, das zum Anschluss an einen leitenden Kanal erforderlich ist, der sich zwischen dem Drain- und dem Sourcegebiet während des Betriebs des ersten Halbleiterelements 110 ausbildet.
- Das zweite Halbleiterelement 120 umfasst im Wesentlichen die gleichen Teile wie das erste Halbleiterelement 110 und entsprechende Teile sind mit den gleichen Bezugszeichen belegt mit Ausnahme einer "führenden 13" anstelle einer "führenden 11". Wie zuvor dargelegt ist, kann sich das zweite Halbleiterelement 130 von dem ersten Halbleiterelement 110 beispielsweise in der Art der Leitfähigkeit, d. h. der Art und der Konzentration von Dotierstoffen, die in den aktiven Gebieten 112 und 132 vorgesehen sind, der lateralen Ausdehnung der Gateelektrode, die auch als Gatelänge bezeichnet wird, in der Querschnittsfläche und der dergleichen unterscheiden. Ferner sollte angemerkt werden, dass, obwohl die ersten und zweiten Halbleiterelemente 110 und 130 in den Fig. 1a und 1b als Transistorelemente dargestellt sind, die ersten und zweiten Halbleiterelemente 110 und 130 ein beliebiges Silizium enthaltendes Gebiet darstellen können, das für einen Ladungsträgertransport genutzt wird. Beispielsweise können relativ lange Polysiliziumleitungen Halbleiterelemente an unterschiedlichen Stellen einer einzelnen Chipfläche verbinden und diese Polysiliziumleitungen können als erste und zweite Halbleiterelemente 110, 130 betrachtet werden, deren elektrische Eigenschaften so zu verbessern sind, um eine erhöhte Bauteilleistungsfähigkeit hinsichtlich der Signalausbreitungsverzögerung zu erreichen.
- Gemäß Fig. 1 bestimmt insbesondere die Gatelänge der ersten und zweiten Halbleiterelemente 110 und 130 die Kanallänge dieser Bauteile und beeinflusst daher, wie zuvor erläutert ist, in deutlicher Weise die elektrischen Eigenschaften der ersten und zweiten Halbleiterelemente 110 und 130, wobei ein reduzierte Gatelänge einen erhöhten Widerstand der Gateelektroden 115, 135 aufgrund der Verringerung der Querschnittsfläche der Gateelektroden 115, 135 zur Folge hat.
- Ein typischer Prozessablauf zur Herstellung der Halbleiterstruktur 110 kann die folgenden Schritte aufweisen. Nach der Herstellung der Flachgrabenisolationen 113 und 133 mittels gut bekannter fotolithografischer Verfahren, werden Implantationsschritte ausgeführt, um eine erforderliche Dotierkonzentration in den aktiven Gebieten 112 und 132 zu erzeugen. Anschließend werden die Gateisolierschicht 118 und 138 entsprechend den Entwurfsanforderungen hergestellt. Anschließend werden die Gateelektroden 115 und 135 hergestellt durch Strukturieren beispielsweise einer Polysiliziumschicht mittels fortgeschrittener Fotolithografie- und Ätzverfahren. Des Weiteren wird ein weiterer Implantationsschritt zur Ausbildung sog. Source- und Drainerweiterungsgebiete in den Source- und Draingebieten 114 und 134 durchgeführt und die Abstandselemente 116, 126 werden durch Abscheide- und anisotrope Ätzverfahren gebildet. Die Abstandselemente 116 und 126 werden als eine Implantationsmaske für einen anschließenden Implantationsschritt verwendet, in dem die Dotierionen in die Source- und Draingebiete 114 und 134 eingebracht werden, um die erforderlichen hohen Dotierkonzentrationen in diesen Gebieten zu erzeugen. Anzumerken ist, dass die Dotierkonzentration in Fig. 1a in der horizontalen Richtung, d. h. in der Längsrichtung der Gateelektroden 115, 135 sowie in der vertikalen Richtung, die im Weiteren als Tiefenrichtung bezeichnet wird, variiert. Obwohl das Dotierprofil der Source- und Draingebiete 114 und 134 als ein Gebiet mit einer scharfen Grenze dargestellt ist, variiert in Wirklichkeit das Dotierprofil kontinuierlich aufgrund der Natur des Implantationsprozesses und der nachfolgenden Ausheizschritte, die zur Aktivierung der eingebrachten Atome und zum Ausheilen der durch den Implantationsschritt verursachten Kristallschäden ausgeführt werden. Für gewöhnlich muss das Dotierprofil in Übereinstimmung mit anderen Parametern der ersten und zweiten Halbleiterelemente 110 und 130 gewählt werden. Beispielsweise erfordert eine geringe Gatelänge und damit eine geringe Kanallänge ein "flaches" Dotierprofil, um den sog. "Kurzkanaleffekt" zu vermeiden. Folglich kann die Spitzenkonzentration in der Tiefenrichtung einige hundert Nanometer unterhalb der Oberfläche der Drain- und Sourcegebiete 114 und 134 angeordnet sein. Ferner können p-Kanaltransistoren ein anderes Dotierprofil als ein n-Kanaltransistorelement erfordern.
- Wie zuvor erläutert ist, beeinflussen der Querschnitt der Gateelektroden 115 und 135, die als Polysiliziumleitungen betrachtet werden können, sowie die Kontaktfläche auf den Source- und Draingebieten 114 und 134 in deutlicher Weise die elektrischen Eigenschaften der ersten und zweiten Halbleiterelemente 110 und 130. Da diese Elemente im Allgemeinen hauptsächlich ein Halbleitermaterial, etwa Silizium in kristalliner, polykristalliner und amorpher Form enthalten, weisen diese Flächen, obwohl diese für gewöhnlich Dotierstoffe enthalten, einen relativ hohen Widerstand im Vergleich zu beispielsweise einer Metallleitung auf. Folglich werden diese Flächen entsprechend behandelt, um die Leitfähigkeit dieser Gebiete zu erhöhen und um damit die Gesamtleistungsfähigkeit der Bauelemente zu verbessern.
- Dazu wird gemäß Fig. 1a eine Metallschicht 140 auf den ersten und zweiten Halbleiterelementen 110 und 130 abgeschieden. Typischerweise weist die Metallschicht 140 Titan, Kobalt oder andere hochschmelzende Metalle auf. Anschließend wird eine erste Wärmebehandlung, beispielsweise ein schnelles thermisches Ausheizen, ausgeführt, um eine chemische Reaktion zwischen dem Silizium in den Source- und Draingebieten 114, 134, den Gateelektroden 115, 135 und den in der Metallschicht 140 enthaltenen Metall zu bewirken. Wenn beispielsweise die Metallschicht 140 im Wesentlichen Kobalt aufweist, kann eine mittlere Temperatur der ersten Wärmebehandlung auf ungefähr 400°C festgelegt werden, um eine metastabile Kobalt-Siliziumverbindung zu schaffen, die einen relativ hohen Widerstand zeigt. Da das in den Abstandselementen 116, 136 und den Flachgrabenisolationen 113, 133 enthaltene Silizium chemisch in Form von Dioxid oder Nitrid gebunden ist, reagiert das Metall der Metallschicht 140 im Wesentlichen nicht mit dem Material des Abstandselements 116, 136 und der Flachgrabenisolationen 113, 133. Nach der ersten Wärmebehandlung wird das Material der Metallschicht 140, das nicht mit dem darunter liegenden Material reagiert hat, beispielsweise durch einen selektiven Nassätzvorgang entfernt. Anschließend wird eine zweite Wärmebehandlung, beispielsweise ein zweiter schneller Ausheizschritt, mit einer Temperatur höher als in dem ersten Ausheizschritt durchgeführt, um die metastabile Metall-Siliziumverbindung in ein Metallsilizid umzuwandeln. In dem obigen Beispiel, wenn Kobalt verwendet wird, bildet sich in dem zweiten Ausheizschritt ein Kobaltdisilizid. Das Metallsilizid weist einen deutlich geringeren Widerstand als die metastabile Metall-Siliziumverbindung sowie einen deutlich geringeren Widerstand, um einen Faktor von ungefähr 5-10, als der Schichtwiderstand des dotierten Polysiliziums auf.
- Fig. 1b zeigt schematisch die letztendlich erhaltenen ersten und zweiten Halbleiterelemente 110 und 130 mit einem aus den entsprechenden Source- und Draingebieten 114, 134 und den Gateelektroden 115, 135 gebildeten Metallsilizidgebiet 141.
- Obwohl die Metallsilizidgebiete 141 deutlich die elektrischen Eigenschaften der ersten und zweiten Halbleiterelemente 110 und 130 verbessern, gibt es dennoch Raum für Verbesserungen, da in dem konventionellen Prozessablauf die Metallsilizidgebiete 141 so zu bilden sind, um den Anforderungen des ersten Halbleiterelements 110 und des zweiten Halbleiterelements 130 zu genügen, so dass die Optimierung der Eigenschaften der Silizidgebiete 141 des ersten Halbleiterelements 110 die Wirkung der Silizidgebiete 141 des zweiten Halbleiterelements 130 beeinträchtigt und umgekehrt.
- Es ist daher wünschenswert, einen Halbleiter und ein Verfahren zur Herstellung desselben bereitzustellen, in dem die Eigenschaften der leitenden Halbleitergebiete individuell für unterschiedliche Halbleiterelemente optimiert werden können.
- Im Allgemeinen richtet sich die vorliegende Erfindung an ein Verfahren zur Herstellung unterschiedlicher Metallsilizide auf diversen leitenden Halbleitergebieten, wobei zumindest ein leitendes Halbleitergebiet eine erste Metall-Halbleiterverbindung und ein weiteres leitendes Halbleitergebiet die erste Metall-Halbleiterverbindung und zumindest eine zweite Metall-Halbleiterverbindung erhält, wobei die ersten und zweiten Metall-Halbleiterverbindungen individuell so zugeschnitten sind, um die gewünschten elektrischen Eigenschaften für das entsprechende leitende Halbleitergebiet zu erhalten.
- Gemäß einer anschaulichen Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleiterelements das Bereitstellen eines Substrats mit einem darauf ausgebildeten ersten leitenden Halbleitergebiet und einem zweiten leitenden Halbleitergebiet. Des Weiteren wird eine erste Metallschicht auf den ersten und zweiten leitenden Halbleitergebieten abgeschieden und eine Maskenschicht wird auf dem Substrat gebildet, um das zweite leitende Halbleitergebiet freizulegen. Danach wird das Metall von dem zweiten leitenden Halbleitergebiet entfernt und das Substrat wird thermisch ausgeheizt, um eine erste Verbindung des ersten Metalls mit dem Material des ersten leitenden Halbleitergebiets zu bilden. Des Weiteren umfasst das Verfahren das Abscheiden einer zweiten Metallschicht auf den ersten und zweiten leitenden Halbleitergebieten und das thermische Ausheizen des Substrats, um eine zweite Verbindung der zweiten Metallschicht mit dem Material des zweiten leitenden Halbleitergebiets zu bilden.
- Gemäß einer weiteren anschaulichen Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleiterelements das Bereitstellen eines Substrats mit einem darauf gebildeten ersten Halbleitergebiet und einem zweiten Halbleitergebiet, wobei die ersten und zweiten Halbleitergebiete Silizium aufweisen. Eine erste Metallschicht wird auf den ersten und zweiten Halbleitergebieten abgeschieden. Des Weiteren umfasst das Verfahren das selektive Entfernen der ersten Metallschicht von dem zweiten Halbleitergebiet und das Abscheiden einer zweiten Metallschicht auf den ersten und zweiten Halbleitergebieten. Zusätzlich wird das Substrat einer Wärmebehandlung unterzogen, um zumindest teilweise die ersten und zweiten Metallschichten in Metallsilizide auf den ersten und zweiten Halbleitergebieten umzuwandeln.
- Entsprechend einer weiteren Ausführungsform umfasst ein Halbleiterelement eine Halbleiterschicht mit zumindest zwei leitenden Gebieten, die voneinander durch ein isolierendes Element getrennt sind. Das Halbleiterelement umfasst ferner eine erste Metallverbindung, die auf einem der zumindest zwei leitenden Gebiete ausgebildet ist, und die erste Metallverbindung und eine zweite Metallverbindung, die auf dem anderen der zumindest zwei leitenden Gebiete gebildet sind.
- Gemäß einer weiteren anschaulichen Ausführungsform umfasst ein Halbleiterelement zumindest ein erstes Transistorelement und zumindest ein zweites Transistorelement, wobei die ersten und zweiten Transistorelemente auf einer gemeinsamen Materialschicht ausgebildet und durch ein isolierendes Element getrennt sind. Ferner ist eine erste Metallverbindung auf Source-, Drain- und Gateelektrodengebieten des zumindest einen ersten Transistorelements ausgebildet, und die erste Metallverbindung und eine zweite Metallverbindung sind auf Source-, Drain- und Gateelektrodengebieten des zumindest einen zweiten Transistorelements ausgebildet, wobei das zumindest eine erste Transistorelement und das zumindest eine zweite Transistorelement sich voneinander in der Art der Leitfähigkeit und/oder der Gatelänge unterscheiden.
- Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen aus der folgenden detaillierten Beschreibung deutlicher hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird; es zeigen:
- Fig. 1a und 1b schematisch Querschnittsansichten eines herkömmlich hergestellten Halbleiterelements; und
- Fig. 2a bis 2e schematisch Querschnittsansichten eines Halbleiterelements während diverser Herstellungsstadien gemäß einer Ausführungsform der vorliegenden Erfindung.
- Anzumerken wäre, dass die diversen in den Figuren dargestellten Gebiete lediglich anschaulicher Natur und nicht maßstabsgetreu sind. Obwohl ferner die Grenzen zwischen den diversen Gebieten als schart dargestellt sind, stellen zumindest einige dieser Grenzen kontinuierliche Übergänge in einem tatsächlichen Bauteil dar.
- Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, beschrieben ist, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
- Mit Bezug zu den Fig. 2a bis 2e werden nun anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben.
- In Fig. 2a umfasst ein Halbleiterbauteil 200 ein erstes Halbleiterelement 210 und ein zweites Halbleiterelement 230. Das erste Halbleiterelement 210 umfasst ein aktives Gebiet 212, das durch Flachgrabenisolationen 213 definiert ist. Source- und Draingebiete 214 sind in dem aktiven Gebiet 212 ausgebildet und eine Gateelektrode 215 ist auf dem aktiven Gebiet 212 gebildet, wobei eine Gateisolierschicht 218 zwischen dem aktiven Gebiet 212 und der Gateelektrode 215 angeordnet ist. An den Seitenwänden der Gateelektrode 215 sind Abstandselemente 216 gebildet und eine Metallschicht 240 ist auf den ersten und zweiten Halbleiterelementen 210 und 230 abgeschieden.
- Das zweite Halbleiterelement 230 umfasst im Wesentlichen die gleichen Komponenten als das erste Halbleiterelementen 210, wobei entsprechende Teile durch die gleichen Bezugszeichen belegt sind, mit Ausnahme einer führenden "23" anstelle einer führenden "21".
- Im Gegensatz zu dem ersten Halbleiterelement 110 in Fig. 1a weist das erste Halbleiterelement 210 zusätzlich eine Fotolackmaske 250 auf, die im Wesentlichen das erste Halbleiterelement 210 vollständig bedeckt.
- Ein typischer Prozessablauf zur Herstellung der ersten und zweiten Halbleiterelemente 210 und 230 kann im Wesentlichen identisch zu dem Prozessablauf sein, wie dieser mit Bezug zu Fig. 1a beschrieben ist, mit Ausnahme der Herstellung der Fotolackmaske 250, und daher wird eine detaillierte Beschreibung dieser Prozesse weggelassen. Hinsichtlich der ersten und zweiten Halbleiterelemente 210, 230 gilt, dass diese ein erstes und ein zweites Feldeffekttransistorelement repräsentieren können, etwa einen n-Kanaltransistor und einen p-Kanaltransistor, die sich voneinander durch die Leitfähigkeitsart und damit durch die Art der Dotierstoffe und durch das Tiefenprofil der Dotierstoffe unterscheiden. Ferner können sich das erste und das zweite Halbleiterelement 210 und 230 voneinander durch ihre entsprechenden Gatelängen unterscheiden. Beispielsweise kann das erste Halbleiterelement 210 einen Kurzkanaltransistor mit einer Gatelänge in der Größenordnung von 0.1 µm darstellen, und das zweite Halbleiterelement 230 kann ein Langkanaltransistorelement mit einer Gatelänge in der Größenordnung von 1 µm repräsentieren. Obwohl ferner die ersten und zweiten Halbleiterelemente 210 und 230 als zueinander benachbart angeordnet dargestellt sind in Fig. 2a bis 2e, kann das erste Halbleiterelement 210 in einem ersten Gebiet (nicht gezeigt) des Substrats 201angesiedelt sein, wohingegen das zweite Halbleiterelement 230 in einem zweiten Bereich (nicht gezeigt) des Substrats 201 liegen kann, der von dem ersten Gebiet beabstandet ist und damit durch entsprechende Leitungen (nicht gezeigt) elektrisch verbunden ist. Zum Beispiel kann das erste Halbleiterelement 210 ein Element repräsentieren, das zum Erstellen einer Schaltung in dem ersten Gebiet erforderlich ist, etwa einem "CPU"- Gebiet, in dem eine hohe Schaltgeschwindigkeit der Transistorelemente erforderlich ist, wohingegen das zweite Halbleiterelement 230 ein Element zur Bildung einer Schaltung in dem zweiten Bereich repräsentieren kann, in dem eine geringe Stromaufnahme und ein geringer Leckstrom wesentlich ist, etwa in einem "Speicher"-Bereich.
- Obwohl in den Fig. 2a bis 2e dies nicht dargestellt ist, kann ferner das erste Halbleiterelement 210 eine einzelne oder mehrere Leitungen repräsentieren, beispielsweise aus Polysilizium hergestellt und mit einer spezifizierten Querschnittsfläche, die von Entwurfsregeln oder dem Abstand zu einer benachbarten Leitung abhängen - zum Beispiel, weisen eng beieinander liegende Leitungen einen kleineren Querschnitt als eine einzelne isolierte Leitung auf. In ähnlicher Weise kann das zweite Halbleiterelement 230 eine andere Art einer Leitung repräsentieren, die aus Polysilizium hergestellt ist und eine Querschnittsfläche aufweist, die sich von der Querschnittsfläche des ersten Halbleiterelements 210 unterscheidet. Somit kann zur Verbesserung der elektrischen Leitfähigkeit der ersten und zweiten Halbleiterelemente 210 und 230 die auf den leitenden Oberflächen dieser Elemente zu bildende Metallverbindung speziell so gestaltet sein, um den gewünschten Anforderungen zu genügen, ohne die elektrische Leitfähigkeit des anderen Halbleiterelements zu beeinträchtigen. Daher sind die Materialart der Metallschicht 240, die Dicke der Metallschicht 240 und dergleichen so zugeschnitten, um optimale Ergebnisse zu erreichen, wenn eine Metallverbindung auf den Drain- und Sourcegebieten 214 und der Gateelektrode 215 gebildet wird. Dazu wird die Fotolackmaske 250 mittels Fotolithografie so strukturiert, um im Wesentlichen das erste Halbleiterelement 210 zu bedecken. Der bei der Herstellung der Fotolackmaske 250 beteiligte Fotolithografieprozess ist im Hinblick auf die Überlagerungsgenauigkeit nicht kritisch, da die genaue Lage des Randes der Fotolackmaske 250 auf den Flachgrabenisolationen 213 nicht mit hoher Genauigkeit definiert werden muss.
- Fig. 2b zeigt das Bauteil aus Fig. 2a, wobei die Metallschicht 240 von dem zweiten Halbleiterelement 230 entfernt ist und wobei die Fotolackmaske 250 von dem ersten Halbleiterelement 210 entfernt ist.
- Gemäß Fig. 2c umfasst das erste Halbleiterelement 210 Gebiete 241 aus einer Metallverbindung, die auf den Oberflächen der Source- und Draingebiete 214 und der Gateelektrode 215 gebildet ist. Ausgehend von den in Fig. 2b gezeigten Strukturen wird ein erster Ausheizschritt durchgeführt, um eine chemische Reaktion zwischen der Metallschicht 240 und dem Material in den Halbleitergebieten, etwa die Source- und Draingebiete 214 und die Gateelektrode 215, zu bewirken. Abhängig von der Art des Halbleitermaterials und der Materialart in der Metallschicht 240 können die Prozessbedingungen des Ausheizschritts entsprechend gewählt werden. Wenn beispielsweise das erste Halbleiterelement 210 ein Kurzkanaltransistorelement ist, kann die Metallschicht 240 vorzugsweise im Wesentlichen Kobalt aufweisen und die durchschnittliche Temperatur während des ersten Ausheizschrittes wird zu ungefähr 400-500°C gewählt, um Diffusion der Atome zu bewirken und um eine chemische Reaktion des Halbleitermaterials und des Kobalts in der Metallschicht 240 hervorzurufen. Wenn das Halbleitermaterial in den Source- und Draingebieten 214 und der Gateelektrode 215 im Wesentlichen Silizium aufweist, wird eine Kobalt-Siliziumverbindung während des ersten Ausheizschritts gebildet. In einer weiteren anschaulichen Ausführungsform kann die Metallschicht im Wesentlichen Titan aufweisen, insbesondere, wenn das erste Halbleiterelement 210 ein Langkanaltransistorelement ist. In einem Transistor mit langem Kanal ist die Gatelänge vergrößert und die Ausbildung von Titansilizidagglomerationen während der chemischen Reaktion zwischen dem Silizium in dem Halbleitermaterial und dem Titan, wie dies im Falle von Gateelektroden mit einer Gatelänge in der Größenordnung von 0.5 µm und weniger der Fall ist, erzeugt im Wesentlichen keine nachteilige Wirkung auf die Qualität der endgültigen Leitung oder des endgültigen Kontaktgebiets. Daher kann für eine Metallschicht auf Titanbasis eine höhere Temperatur in dem ersten Ausheizschritt gewählt werden. In weiteren Ausführungsformen können andere hochschmelzende Metalle wie Zirkon, Tantal, Wolfram, oder Nickel oder beliebige Legierungen der bereits erwähnten Metalle verwendet werden, ohne die vorliegende Erfindung auf diese Materialien zu beschränken. Selbst Verbindungen mit Edelmetallen oder reine Edelmetalle können als die Metallschicht 240 verwendet werden. Ferner kann die Metallschicht 240 als eine Doppelschicht oder eine Mehrfachschicht vorgesehen sein, beispielsweise als eine Kobalt- Schicht mit einer dünnen Oberschicht aus Titan, Titannitrid und dergleichen, um die Eigenschaften der Metallschicht 240 so einzustellen, um den Anforderungen bei der Herstellung der Metallverbindung in den Source- und Draingebieten 214 und der Gateelektrode 215 zu genügen. In einer Ausführungsform kann die Metallschicht 240 als eine Doppelschicht gewählt werden, falls eine Halbleiterverbindung, beispielsweise ein Siliziumgermaniumhalbleiter in dem ersten Halbleiterelement 210 vorgesehen ist.
- Nach dem ersten Ausheizschritt wird das Überschussmaterial der Metallschicht 240, das nicht mit dem darunter liegenden Material reagiert hat, durch Nassätzen oder Trockenätzen entfernt, wobei das Metall in der Metallschicht 240 im Wesentlichen nicht mit den isolierenden Materialien der Abstandselemente 216 und den Flachgrabenisolationen 213 reagiert. Nach Entfernen des Überschussmetalls der Metallschicht 240 wird ein zweiter Ausheizschritt durchgeführt bei einer höheren mittleren Temperatur als während des ersten Ausheizschritts. Während dieses zweiten Ausheizschritts wird die Halbleiter- Metallverbindung in ein Metallsilizid stabiler Phase umgewandelt, die einen deutlich geringeren Widerstand als die metastabile Phase nach dem ersten Ausheizschritt aufweist. Wenn beispielsweise Kobalt und/oder Titan hauptsächlich in der Metallschicht 240 enthalten sind und Silizium ein wesentlicher Anteil der Halbleitergebiete, die mit der Metallverbindung zu versehen sind, ist, wird die Kobalt- und/oder Titanverbindung in ein Kobalt- und/oder Titandisilizid umgewandelt, das einen deutlich geringeren elektrischen Widerstand als die ursprünglich Silizium enthaltenden Halbleitergebiete 214 und 215 aufweisen.
- Fig. 2d zeigt schematisch das Bauteil aus der Fig. 2c, nachdem eine zweite Metallschicht 260 auf der Halbleiterstruktur 200 abgeschieden worden ist. Die in der zweiten Metallschicht 260 enthaltene Metallart und die Dicke der zweiten Metallschicht 260 werden so gewählt, um die Anforderungen für einen minimalen Schichtwiderstand der Gebiete 234 und 235 des zweiten Halbleiterelements 230 zu erfüllen. Beispielsweise kann die die zweite Metallschicht 260 bildende Materialart so gewählt werden, dass daraus eine minimale Potenzialbarriere zwischen der zu bildenden Metall-Halbleiterverbindung und dem Halbleitermaterial in den Gebieten 234 und 235 resultiert. In ähnlicher Weise kann die in der ersten Metallschicht 240 enthaltene Metallart so gewählt werden, um eine minimale Potenzialbarriere in den Gebieten 214 und 215 nach Fertigstellung der Gebiet 241 zu erhalten. Da im Allgemeinen die Potenzialbarriere von der Art der Dotierstoffe und der Dotierkonzentration abhängt, werden für die erste und die zweite Metallschicht 240, 260 unterschiedliche Materialien ausgewählt, um ein optimales Ergebnis zu erreichen. Alternativ oder zusätzlich zu einer optimalen Potenzialbarriere können andere Aspekte beim Auswählen der Materialien, die die ersten und zweiten Metallschichten 240 und 260 bilden, in Betracht gezogen werden. Wie zuvor erläutert ist, können beispielsweise die Gatelänge der ersten und/oder zweiten Halbleiterelemente 210 und 230 ein Kriterium zur Verwendung eines gewissen Materials für jeweils die erste und die zweite Metallschicht 240 und 260 darstellen. Beispielsweise kann für eine Gatelänge über 0.5 µm Titan das bevorzugte Material für die erste oder zweite Metallschicht sein, da eine Agglomeration von Titandisilizid in einer Gateelektrode, die die obigen Gatelängen übertrifft, keine Rolle spielt und für Titanschichten gut bekannte Prozesstechniken leicht verfügbar sind. Ein anderes Material, etwa Kobalt und dergleichen, kann dann für die zweite Metallschicht 260 ausgewählt werden.
- Nach Abscheiden der zweiten Metallschicht 260 wird ein dritter Ausheizschritt durchgeführt, um eine Diffusion und eine chemische Reaktion des Materials in der zweiten Metallschicht 260 mit dem darunter liegenden Halbleitermaterial in den Gebieten 234 und 235 und mit der Metall-Halbleiterverbindung in den Gebieten 214 und 215 in Gang zu setzen. Anschließend wird das Metall der zweiten Metallschicht 260, das nicht mit dem darunter liegenden Material reagiert hat, selektiv entfernt und anschließend wird ein vierter Ausheizschritt durchgeführt, um die Metall-Halbleiterverbindung in eine stabile Metall-Halbleiterverbindung, beispielsweise in ein Disilizid, wenn Silizium die wesentliche Halbleiterkomponente der Gebiet 234, 214 und 235, 215 ist, umzuwandeln.
- Wie in Fig. 2e gezeigt ist, umfasst das zweite Halbleiterelement 230 Metall-Halbleiterverbindungsgebiete 261 auf den Source- und Draingebieten 234 und der Gateelektrode 235. Ferner weist das erste Halbleiterelement 210 zusätzlich Metall-Halbleitergebiete 261 auf den Metall-Halbleitergebieten 241 auf.
- Beim Herstellen der Metall-Halbleitergebiete 261 findet im Allgemeinen eine Diffusion der Metallatome und/oder der Atome, die das Halbleitermaterial bilden, statt. Obwohl folglich die Oberflächenbereiche Gebiete 214 und 215 durch die Halbleiter-Metallgebiete 241 bedeckt sind, können die Gebiete 261 auf oder in den Gebieten 241 hergestellt werden, abhängig von den spezifischen Eigenschaften des Teils in der zweiten Metallschicht 260. Wenn ein hochschmelzendes Metall für die Metallschicht 260 gewählt wird, ist für gewöhnlich die Diffusionsaktivität der Metallatome in der zweiten Metallschicht 260 im Vergleich zu der Diffusionsaktivität des Halbleitermaterials und/oder des Materials in dem Gebiet 241 reduziert. Folglich werden die Gebiete 261 nachfolgend auf den Gebieten 241 gebildet, wobei die Gebiete 241 in die Gebiete 214 und 215 "hineingetrieben" werden. Somit kann das erste Halbleiterelement 210 Gebiete 214 und 215 aufweisen, die eine dickere Gesamt-Metall-Halbleiterverbindung und damit einen geringeren Widerstand aufweisen als die entsprechenden Gebiete in dem zweiten Halbleiterelement 230. Insbesondere können in dem ersten Halbleiterelement 210 die Zusammensetzung und die Ausheizprozessparameter so gewählt werden, dass in Kombination mit dem Herstellungsprozess der Gebiete 260 eine optimale Eindringtiefe der Gebiet 241 erreicht wird. Wenn beispielsweise die ersten und zweiten Metallschichten 240 und 260 so gewählt werden, dass die fertiggestellten Metall-Verbindungsgebiete 241 und 261 in Kombination eine Dicke aufweisen, die die Dicke in dem zweiten Halbleiterelement 230 übertrifft, kann die geringere elektrische Leitfähigkeit eines p-Kanaltransistorelements im Vergleich zu einem n-Kanaltransistorelement zumindest teilweise kompensiert werden, so dass die Gesamtstromtreiberfähigkeit und die Schaltzeit eines komplementären Transistorpaares verbessert werden.
- Wie zuvor dargestellt wurde, können in ähnlicher Weise beliebige zwei leitende Halbleitergebiete, die eine unterschiedliche Art einer Metallverbindung erfordern, um eine verbesserte Leistungsfähigkeit zu erreichen, sowohl einzeln als auch in Kombination, mit entsprechend gestalteten Metall-Verbindungsgebieten versehen werden. Wenn beispielsweise zwei Polysiliziumleitungen, die im Wesentlichen die gleiche Signalausbreitungsverzögerungszeit aufweisen sollen und deren Querschnittsflächen deutlich voneinander aufgrund von Entwurfsanforderungen abweichen, kann jede der beiden Polysiliziumleitungen ein entsprechend gestaltetes Metall-Halbleiterverbindungsgebiet, etwa die Gebiete 261, 241 in dem ersten Halbleiterelement 210 und die Gebiete 261 in dem zweiten Halbleiterelement 230 erhalten, um für einen im Wesentlichen identischen Leitungswiderstand zu sorgen.
- In einer weiteren Ausführungsform können die ersten und zweiten Ausheizschritte zur Herstellung der Gebiete 241 in Fig. 2c werggelassen werden und die zweite Metallschicht 260 kann unmittelbar auf der ersten Metallschicht 240 und dem zweiten Halbleiterelement 230 abgeschieden werden. Anschließend wird ein erster Ausheizschritt durchgeführt, um gemeinsam die Metalle in den ersten und zweiten Metallschichten 240 und 260 auf dem ersten Halbleiterelement 210 in eine entsprechende Metall-Halbleiterverbindung umzuwandeln und um das Metall der zweiten Metallschicht 260 in eine entsprechende Metall-Halbleiterverbindung auf dem zweiten Halbleiterelement 230 umzuwandeln. Anschließend wird der gleiche Prozess ausgeführt, wie dies zuvor mit Bezug zu der Fig. 2e beschrieben ist, um die ersten und zweiten Halbleiterelemente 210 und 230 mit den Gebieten 241 und 261 zu erhalten, wie sie in Fig. 2e dargestellt sind. Dieser Prozessablauf trägt somit nicht wesentlich zum thermischen Budget bei der Herstellung des Bauteils bei.
- Weitere Modifikationen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Folglich ist diese Beschreibung lediglich als anschaulich und für die Zwecke gedacht, dem Fachmann das Ausführen der vorliegenden Erfindung zu vermitteln. Die hierin gezeigten und beschriebenen Formen der Erfindung sind ferner als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.
Claims (25)
1. Verfahren zur Herstellung eines Halbleiterbauteils, wobei das Verfahren umfasst:
Bereitstellen eines Substrats mit zumindest einem ersten darauf ausgebildeten leitenden Halbleitergebiet und zumindest einem zweiten darauf ausgebildeten zweiten leitenden Halbleitergebiet;
Abscheiden einer ersten Metallschicht auf dem zumindest einen ersten und einen zweiten leitenden Halbleitergebiet;
Bilden einer Maskenschicht auf dem Substrat, um das zumindest eine zweite leitende Halbleitergebiet freizulegen;
Entfernen der ersten Metallschicht von dem zumindest einen zweiten leitenden Halbleitergebiet;
Wärmebehandeln des Substrats, um eine erste Metall-Halbleiterverbindung auf dem zumindest einen ersten leitenden Halbleitergebiet zu bilden;
Abscheiden einer zweiten Metallschicht auf dem zumindest eine ersten und einen zweiten leitenden Halbleitergebiet; und
Wärmebehandeln des Substrats, um eine zweite Metall-Halbleiterverbindung auf dem zumindest einen zweiten leitenden Halbleitergebiet zu bilden.
Bereitstellen eines Substrats mit zumindest einem ersten darauf ausgebildeten leitenden Halbleitergebiet und zumindest einem zweiten darauf ausgebildeten zweiten leitenden Halbleitergebiet;
Abscheiden einer ersten Metallschicht auf dem zumindest einen ersten und einen zweiten leitenden Halbleitergebiet;
Bilden einer Maskenschicht auf dem Substrat, um das zumindest eine zweite leitende Halbleitergebiet freizulegen;
Entfernen der ersten Metallschicht von dem zumindest einen zweiten leitenden Halbleitergebiet;
Wärmebehandeln des Substrats, um eine erste Metall-Halbleiterverbindung auf dem zumindest einen ersten leitenden Halbleitergebiet zu bilden;
Abscheiden einer zweiten Metallschicht auf dem zumindest eine ersten und einen zweiten leitenden Halbleitergebiet; und
Wärmebehandeln des Substrats, um eine zweite Metall-Halbleiterverbindung auf dem zumindest einen zweiten leitenden Halbleitergebiet zu bilden.
2. Das Verfahren nach Anspruch 1, wobei die erste Metallschicht und die zweite
Metallschicht sich in der Materialart und/oder der Schichtdicke unterscheiden.
3. Das Verfahren nach Anspruch 1, wobei die ersten und zweiten Metallschichten
aufweisen: Kobalt und/oder Titan und/oder Tantal und/oder Wolfram und/oder
Nickel und/oder Zirkon und/oder eine Legierung davon und/oder eine Kombination
davon.
4. Das Verfahren nach Anspruch 1, wobei Wärmebehandlung der ersten
Metallschicht das Ausführen eines ersten Ausheizschrittes mit einer ersten mittleren
Temperatur für eine erste Zeitdauer;
selektives Entfernen von Material der ersten Metallschicht, das nicht mit dem darunter liegenden Material reagiert hat; und
Ausführen eines zweiten Ausheizschrittes mit einer zweiten mittleren Temperatur für eine zweite Zeitdauer umfasst.
selektives Entfernen von Material der ersten Metallschicht, das nicht mit dem darunter liegenden Material reagiert hat; und
Ausführen eines zweiten Ausheizschrittes mit einer zweiten mittleren Temperatur für eine zweite Zeitdauer umfasst.
5. Das Verfahren nach Anspruch 1, wobei Wärmebehandeln der zweiten
Metallschicht umfasst: Ausführen eines ersten Ausheizschrittes mit einer ersten mittleren
Temperatur für eine erste Zeitdauer;
selektives Entfernen des Materials der zweiten Metallschicht, das nicht mit dem darunter liegenden Material reagiert hat; und
Durchführen eines zweiten Ausheizschrittes mit einer zweiten mittleren Temperatur für eine zweite Zeitdauer, wobei die erste Temperatur geringer als die zweite Temperatur ist.
selektives Entfernen des Materials der zweiten Metallschicht, das nicht mit dem darunter liegenden Material reagiert hat; und
Durchführen eines zweiten Ausheizschrittes mit einer zweiten mittleren Temperatur für eine zweite Zeitdauer, wobei die erste Temperatur geringer als die zweite Temperatur ist.
6. Das Verfahren nach Anspruch 4, wobei die ersten und zweiten mittleren
Temperaturen und die ersten und zweiten Zeitdauern so gesteuert werden, um die Tiefe der
ersten Metall-Halbleiterverbindung einzustellen.
7. Das Verfahren nach Anspruch 5, wobei die erste und zweite mittlere Temperatur
und die erste und zweite Zeitdauer so gesteuert werden, um die Tiefe der zweiten
Metall-Halbleiterverbindung einzustellen.
8. Das Verfahren nach Anspruch 1, wobei das erste und/oder das zweite leitende
Halbleitergebiet Silizium und/oder Germanium aufweist.
9. Das Verfahren nach Anspruch 1, wobei das erste leitende Halbleitergebiet
und/oder das zweite leitende Halbleitergebiet sich voneinander unterscheiden
durch die Kristallstruktur und/oder die Dotierkonzentration und/oder das
Dotierprofil in einer Tiefenrichtung und/oder der Querschnittsfläche hinsichtlich einer
Stromtransportrichtung.
10. Das Verfahren nach Anspruch 1, wobei das zumindest eine erste leitende
Halbleitergebiet ein erstes Feldeffekttransistorelement aufweist und wobei das zumindest
eine zweite leitende Halbleitergebiet ein zweites Feldeffekttransistorelement
aufweist, wobei die ersten und zweiten Feldeffekttransistorelemente sich voneinander
in der Art der Kanalleitfähigkeit und/oder Gatelänge unterscheiden.
11. Verfahren zur Herstellung eines Halbleiterbauteils, wobei das Verfahren umfasst:
Bereitstellen eines Substrats mit zumindest einem ersten leitenden
Halbleitergebiet und zumindest einem zweiten leitenden Halbleitergebiet, die darauf
ausgebildet sind;
Abscheiden einer ersten Metallschicht auf dem zumindest einen ersten und einen zweiten leitenden Halbleitergebiet;
selektives Entfernen der ersten Metallschicht von dem zumindest einen zweiten leitenden Halbleitergebiet;
Abscheiden einer zweiten Metallschicht auf dem zumindest einen ersten und einen zweiten leitenden Halbleitergebiet; und
Wärmebehandeln des Substrats, um eine erste und eine zweite Metall-Halbleiterverbindung in dem zumindest einen ersten leitenden Halbleitergebiet und eine zweite Metall-Halbleiterverbindung in dem zumindest einen zweiten leitenden Halbleitergebiet zu bilden.
Abscheiden einer ersten Metallschicht auf dem zumindest einen ersten und einen zweiten leitenden Halbleitergebiet;
selektives Entfernen der ersten Metallschicht von dem zumindest einen zweiten leitenden Halbleitergebiet;
Abscheiden einer zweiten Metallschicht auf dem zumindest einen ersten und einen zweiten leitenden Halbleitergebiet; und
Wärmebehandeln des Substrats, um eine erste und eine zweite Metall-Halbleiterverbindung in dem zumindest einen ersten leitenden Halbleitergebiet und eine zweite Metall-Halbleiterverbindung in dem zumindest einen zweiten leitenden Halbleitergebiet zu bilden.
12. Das Verfahren nach Anspruch 11, wobei das selektive Entfernen der ersten
Metallschicht einschließt: Bilden einer Maskenschicht auf dem Substrat, um das
zumindest zweite leitende Halbleitergebiet freizulegen; und
selektives Ätzen der ersten Metallschicht auf dem zumindest einen zweiten
leitenden Halbleitergebiet.
13. Das Verfahren nach Anspruch 11, wobei das Wärmebehandeln des Substrats
umfasst: Ausführen eines ersten Ausheizschrittes mit einer ersten mittleren
Temperatur für eine erste Zeitdauer;
selektives Entfernen von Material der ersten und zweiten Metallschichten, das nicht mit dem darunter liegenden Material reagiert hat; und
Ausführen eines zweiten Ausheizschrittes mit einer zweiten mittleren Temperatur für eine zweite Zeitdauer, wobei die erste Temperatur kleiner als die zweite Temperatur ist.
selektives Entfernen von Material der ersten und zweiten Metallschichten, das nicht mit dem darunter liegenden Material reagiert hat; und
Ausführen eines zweiten Ausheizschrittes mit einer zweiten mittleren Temperatur für eine zweite Zeitdauer, wobei die erste Temperatur kleiner als die zweite Temperatur ist.
14. Das Verfahren nach Anspruch 4, wobei die ersten und zweiten mittleren
Temperaturen und die ersten und zweiten Zeitdauern so gesteuert werden, um die Tiefe der
ersten und zweiten Metall-Halbleiterverbindungen einzustellen.
15. Das Verfahren nach Anspruch 11, wobei sich die erste und die zweite
Metallschicht durch die Schichtdicke und/oder die Materialart unterscheiden.
16. Das Verfahren nach Anspruch 11, wobei die erste und die zweite Metallschicht
aufweisen: Kobalt und/oder Titan und/oder Tantal und/oder Zirkon und/oder
Wolfram und/oder Nickel und/oder eine Legierung davon und/oder eine Kombination
davon.
17. Das Verfahren nach Anspruch 11, wobei die erste und/oder die zweite
Metallschicht zumindest ein Edelmetall aufweist.
18. Das Verfahren nach Anspruch 11, wobei das zumindest eine erste leitende
Halbleitergebiet und das zumindest eine zweite leitende Halbleitergebiet sich
voneinander in der Kristallstruktur und/oder der Dotierart und/oder der
Dotierkonzentration und/oder dem Dotierprofil in der Tiefenrichtung und/oder der Querschnittsfläche
hinsichtlich einer Stromtransportrichtung unterscheiden.
19. Das Verfahren nach Anspruch 11, wobei das zumindest eine erste und/oder das
zumindest eine zweite leitende Halbleitergebiet eine Polysiliziumleitung aufweist.
20. Das Verfahren nach Anspruch 11, wobei das zumindest eine erste leitende
Halbleitergebiet ein erstes Feldeffekttransistorelement aufweist, und das zumindest
eine zweite leitende Halbleitergebiet ein zweites Feldeffekttransistorelement
aufweist, wobei sich die ersten und die zweiten Feldeffekttransistorelemente
voneinander in der Art der Kanalleitfähigkeit und/oder der Gatelänge unterscheiden.
21. Halbleiterelement mit:
einem ersten leitenden Halbleitergebiet;
einem zweiten leitenden Halbleitergebiet;
wobei die ersten und zweiten leitenden Halbleitergebiete in einer gemeinsamen Schicht ausgebildet sind;
einer ersten Metall-Halbleiterverbindung, die auf dem ersten leitenden Halbleitergebiet gebildet ist; und
einer zweiten Metall-Halbleiterverbindung, die auf dem ersten und dem zweiten leitenden Halbleitergebiet gebildet ist.
einem ersten leitenden Halbleitergebiet;
einem zweiten leitenden Halbleitergebiet;
wobei die ersten und zweiten leitenden Halbleitergebiete in einer gemeinsamen Schicht ausgebildet sind;
einer ersten Metall-Halbleiterverbindung, die auf dem ersten leitenden Halbleitergebiet gebildet ist; und
einer zweiten Metall-Halbleiterverbindung, die auf dem ersten und dem zweiten leitenden Halbleitergebiet gebildet ist.
22. Das Halbleiterbauteil nach Anspruch 21, wobei die ersten und zweiten leitenden
Halbleitergebiete Silizium aufweisen.
23. Das Halbleiterbauteil nach Anspruch 22, wobei das erste und/oder das zweite
leitende Gebiet Germanium aufweisen.
24. Das Halbleiterbauteil nach Anspruch 21, wobei das erste leitende Halbleitergebiet
ein erstes Transistorelement und das zweite leitende Halbleitergebiet ein zweites
Transistorelement aufweist, wobei die ersten und zweiten Elemente sich in der Art
der Kanalleitfähigkeit und/oder Gatelänge unterscheiden.
25. Das Halbleiterbauteil nach Anspruch 21, wobei das erste leitende Halbleitergebiet
eine erste Halbleiterleitung und das zweite Halbleitergebiet eine zweite
Halbleiterleitung aufweisen, wobei sich die ersten und die zweiten Halbleiterleitungen in der
Dotierkonzentration und/oder der Leitungslänge und/oder dem Leitungsquerschnitt
unterscheiden.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| DE10209059A DE10209059B4 (de) | 2002-03-01 | 2002-03-01 | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und Verfahren zur Herstellung des Halbleiterelements |
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| Publication Number | Publication Date |
|---|---|
| DE10209059A1 true DE10209059A1 (de) | 2003-09-18 |
| DE10209059B4 DE10209059B4 (de) | 2007-04-05 |
Family
ID=27762576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE10209059A Expired - Fee Related DE10209059B4 (de) | 2002-03-01 | 2002-03-01 | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und Verfahren zur Herstellung des Halbleiterelements |
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|
| 8328 | Change in the person/name/address of the agent |
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|
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