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Die vorliegende Erfindung bezieht sich auf das Gebiet der Herstellung von Chips aus Wafern, insbesondere für mikroelektromechanische Vorrichtungen, und betrifft ein Verfahren zum Verarbeiten eines Wafers und eine Schablone zur Platzierung von Chips.
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Stand der Technik
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Der Einsatz von Vorrichtungen mit mikroelektromechanischen Systemen (MEMS, microelectromechanical system), beispielsweise Mikrospiegel-Arrays oder Mikrospiegelaktoren, erfolgt heutzutage in einer Vielzahl von Vorrichtungen, beispielsweise in Smartphones, Projektoren, Head-up-Displays, Barcodelesern, Maskenbelichtern in der Halbleiterfertigung und Mikroskopen. Entsprechende Mikrospiegel-Arrays sind beispielsweise aus den Schriften
DE 10 2013 208 446 A1 ,
EP 0 877 272 A1 und
WO 2010/049076 A2 bekannt. Die
DE 10 2006 032 195 A1 beschreibt ein Verfahren zur Herstellung von MEMS-Strukturen. In der
DE 10 2009 029 202 A1 ist ein mikromechanisches System sowie ein Verfahren zum Herstellen eines mikromechanischen Systems offenbart. Aus der
DE 10 2015 206 996 A1 ist der sogenannte EPyC-Prozess (EPyC: epitaxial polysilicon cycle) zum Herstellen von mikroelektromechanischen Strukturen mit großer vertikaler Ausdehnung bekannt, der epitaktisches Polysilizium als Funktions- und Opfermaterial nutzt und mittels sich wiederholender Zyklen eine Schichtstruktur aus epitaktischen Polysiliziumschichten (EpiPoly-Schichten) aufbaut.
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Bei der Herstellung der einzelnen mikroelektromechanischen Systeme auf der Basis von Wafern muss ein fortwährender Schutz der mikroelektromechanischen Strukturen dieser Systeme sichergestellt werden, um ungewollte Beschädigungen der MEMS-Chips zu vermeiden. Aus diesem Grund werden zu schützende Oberflächen typischerweise durch geeignete Schutzstrukturen temporär geschützt, die aber den Füllfaktor des Endproduktes, also den hergestellten Chips, stark reduzieren.
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Offenbarung der Erfindung
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Erfindungsgemäß wird ein Verfahren zum Verarbeiten eines Wafers und eine Schablone zur Platzierung von Chips mit zu schützenden Oberflächen vorgeschlagen.
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Gemäß einem ersten Aspekt der Erfindung wird ein Verfahren zum Verarbeiten eines Halbleiter-Wafers (im Rahmen dieser Erfindung auch kurz als Wafer bezeichnet) vorgeschlagen. Hierbei umfasst das Verfahren ein Bereitstellen des Wafers, der vorzugsweise Silizium aufweist oder aus Silizium besteht. Der Wafer weist Strukturen für eine Mehrzahl von Halbleiterchips (im Rahmen dieser Erfindung auch kurz Chips) sowie eine erste Oberfläche und einer der ersten Oberfläche gegenüberliegende zweiten Oberfläche auf. Die erste und die zweite Oberfläche sind also die zwei unterschiedlichen Grundflächen des Wafers. Weiterhin erfolgt ein Bereitstellen einer Montageschablone (im Rahmen dieser Erfindung auch kurz als Schablone bezeichnet) mit einem Boden, beispielsweise in Form einer Bodenplatte, und darauf angeordneten ein oder mehreren Tragestrukturen. Nach einem Vereinzeln des Wafers in die Chips, wobei jeder Chip eine zu schützende Oberfläche aufweist, erfolgt ein Entnehmen der Chips aus dem Wafer. Jeder Chip wird also dem restlichen Wafer (Rest des Wafers) entnommen. Hierbei ist eine zu schützende Oberfläche eines Chips eine Oberfläche des Chips, für die ein Schutz angestrebt wird. Die eine oder die mehreren Tragestrukturen der Schablone können beispielsweise die Form von durchgehenden oder unterbrochenen Wänden, Bögen, Gittern, Streben und/oder Stützen haben, die vorzugsweise in einem Raster angeordnet sind. Insbesondere können die eine oder die mehreren Tragestrukturen die Form eines oder mehrerer rechteckiger, dreieckiger, sechseckiger und/oder trapezförmiger Rahmen und/oder eines oder mehrerer rechteckiger, dreieckiger, sechseckiger und/oder trapezförmiger Gitter aufweisen. Insbesondere können im Fall von mehreren Tragestrukturen alle Tragestrukturen der Schablone die gleiche Form aufweisen, beispielsweise die Form eines rechteckigen, dreieckigen, sechseckigen oder trapezförmigen Rahmens oder eines rechteckigen, dreieckigen, sechseckigen oder trapezförmigen Gitters.
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Anschließend erfolgt ein Platzieren zumindest eines Teils der entnommenen Chips auf der einen oder den mehreren Tragestrukturen der Schablone um eine gewünschte Anordnung, also eine Position und Ausrichtung, der platzierten Chips zu erreichen derart, dass die zu schützenden Oberflächen der platzierten Chips zum Boden der Schablone hin gerichtet sind und nicht mit der einen oder den mehreren Tragestrukturen in direktem Kontakt stehen. Anschließend erfolgt ein Verbinden der platzierten Chips mit einem gemeinsamen Bauelement wie einer Elektronik, wobei die Anordnung der platzierten Chips zueinander erhalten bleibt. Das vorgeschlagene Verfahren dient also dazu, mittels einer Schablone eine optimierte und definierte Anordnung der vereinzelten Chips zueinander zu erreichen. Vorzugsweise ist die Schablone so ausgeführt, dass die Chips nach dem Platzieren auf den Tragestrukturen in einer gemeinsamen Ebene angeordnet sind und insbesondere hinsichtlich einer Achse senkrecht zu den zu schützenden Oberflächen nivelliert werden.
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Vorteilhafterweise weist der Wafer Haltestrukturen auf und/oder es erfolgt vor oder während des Vereinzelns des Wafers ein Ausbilden von Haltestrukturen im Wafer, wobei die Haltestrukturen ausgestaltet sind, mögliche Bewegungen der Chips nach dem Vereinzeln in zumindest einer Richtung senkrecht zu der ersten Oberfläche des Wafers einzuschränken. Eine Haltestruktur kann beispielsweise durch geeignete Vorsprünge (Auffangstege) des Chips und/oder des restlichen Wafers ausgeprägt sein. Eine Haltestruktur kann beispielsweise an einem Rand eines durch die Vereinzelung zu lösenden Chips angeordnet und/oder Teil des restlichen Wafers sein und sorgt für ein Verhaken des Chips mit dem restlichen Wafer nach Durchführung der Vereinzelung, wodurch ein freies Bewegen des Chips in einer Richtung senkrecht zur ersten Oberfläche des Wafers verhindert wird. Auf diese Weise kann beispielsweise verhindert werden, dass Chips herausfallen, wenn der Wafer horizontal (also senkrecht zur Gravitationsrichtung) ausgerichtet ist. In diesem Fall sind die Haltestrukturen, wenn sie Teil des restlichen Wafers sind, vorzugsweise so gestaltet, dass sie die zu schützende Oberfläche des Chips bei einem Verhaken nicht berühren.
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Weiterhin kann vor dem Vereinzeln des Wafers ein Ausbilden einer einzelne Chips umschließenden und den Wafer lokal perforierenden Spaltstruktur mit mehreren Spalten im Wafer erfolgen und das Vereinzeln zumindest teilweise entlang dieser mehreren Spalten erfolgen. Hierbei werden durch das Ausbilden der lokal perforierenden Spaltstruktur vorzugsweise Stege zwischen den Spalten ausgeprägt, die jeweils horizontal oder vertikal bezüglich der ersten Oberfläche verlaufen und die Chips in dem Wafer halten. Die Stege verbinden also die Chips mit dem Rest des Wafers. Auch kann während des Vereinzelns des Wafers ein Ausbilden einer einzelne Chips umschließenden und den Wafer durchgängig durchdringenden Spaltstruktur mit einem oder mehreren Spalten im Wafer erfolgen und das Vereinzeln zumindest teilweise durch das Ausbilden der Spaltstruktur erfolgen. Bei einer durchgängig durchdringenden Spaltstruktur erfolgt im Gegensatz zu einer lokal perforierenden Spaltstruktur keine Ausprägung von Stegen. Ein aus dem Wafer herauszulösender Chip wird durch das Ausbilden der Spaltstruktur vollständig (bei einer durchgängig durchdringenden Spaltstruktur) oder partiell (bei einer lokal perforierenden Spaltstruktur) vom restlichen Wafer getrennt. Durch ein solches Vorgehen wird erreicht, dass der Chip sich später leicht aus dem Wafer herauslösen lässt, beispielsweise beim Entnehmen des Chips aus der Schutzvorrichtung. Im Fall der lokal perforierenden Spaltstruktur kann das Entnehmen der Chips der Vereinzelung entsprechen, da hier die Vereinzelung beispielsweise durch ein einfaches Brechen der Stege erreicht wird, der Chip wird hierbei einfach aus dem Wafer herausgebrochen. Durch Einsatz eines geeigneten Verfahrens zum Laserschneiden ist es auch möglich, die Stege zu verdampfen. Dies hat den Vorteil, dass die Stege vollständig entfernt werden, ohne unkontrollierte Bruchstücke der Stege entstehen zu lassen. Im Fall eines Ausbildens einer und durchgängig durchdringenden Spaltstruktur kann das Vereinzeln also durch das Ausbilden der Spaltstruktur erfolgen. Eine getrennte Vereinzelung ist folglich nicht erforderlich. Eine Spaltstruktur kann aus nicht miteinander verbundenen Ausnehmungen bestehen, beispielsweise kann um einzelne Chips jeweils eine diesen Chip umschließende spaltförmige Ausnehmung geführt sein. Die Gesamtheit dieser Spalte wird im Rahmen dieser Erfindung als Spaltstruktur bezeichnet. Eine lokal perforierende Spaltstruktur ist entsprechend eine Spaltstruktur, bei der die Spalte im Gegensatz zu einer durchgängig durchdringenden Spaltstruktur keine geschlossenen Formen ausbilden. Ein Vereinzeln des Wafers durch ein Ausbilden einer Spaltstruktur im Wafer ist besonders vorteilhaft, da hierbei die Freisetzung von Partikeln, die zur Verschmutzung von empfindlichen Strukturen auf dem Wafer führen könnte, vollständig vermieden werden kann.
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Im Rahmen dieser Erfindung ist unter einer Spaltstruktur eine oder mehrere Ausnehmungen des Wafers zu verstehen, die diesen in vertikaler Richtung vollständig durchdringen. Ein Vereinzeln eines Wafers entlang einer lokal perforierenden Spaltstruktur meint ein Vereinzeln derartig, dass mehrere Ausnehmungen der Spaltstruktur für ein Herauslösen eines Chips aus dem restlichen Wafer genutzt werden, indem ein Zerstören, beispielsweise ein Brechen, von noch bestehenden Verbindungen (beispielsweise in der Form von Stegen) zwischen dem Chip und dem restlichen Wafer geschieht. Spalte von Spaltstrukturen können von einfachen senkrecht durch den Wafer verlaufenden Spalten, also rechteckigen Ausnehmungen und Aussparungen, abweichen, beispielsweise sind horizontal, also parallel zur ersten Oberfläche des Wafers verlaufende Bereiche der Spalte denkbar. Insbesondere können die Spalte so gestaltet sein, dass zumindest lokal Haltestrukturen geformt werden, die wie oben beschrieben die einzelnen Chips nach der Vereinzelung des Wafers weiterhin in diesem fixieren, also die Bewegung der einzelnen Chips nach der Vereinzelung in eine bestimmte Richtung gezielt einschränken, beispielsweise um ein unbeabsichtigtes Herausfallen der einzelnen Chips aus dem Wafer bei einem Bewegen des Wafers zu verhindern. Haltestrukturen können sowohl bei Vorhandensein einer lokal perforierenden als auch einer durchgängig durchdringenden Spaltstruktur existieren.
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Vorzugsweise erfolgt das Ausbilden der Spalte und somit auch der durchgängig durchdringenden Spaltstruktur und/oder der lokal perforierenden Spaltstruktur mittels eines Ätzprozesses. Als Ätzverfahren kann hierbei beispielsweise reaktives lonentiefätzen (DRIE, deep reactive ion etching) eingesetzt werden. Ein solcher Ätzprozess wird vorzugsweise mit einem Ätzprozess zum Freistellen von Strukturen der Chips wie MEMS-Strukturen, beispielsweise einem Siliziumopferschichtätzen (kurz auch Opferschichtätzen), kombiniert, so dass in einem Verfahrensschritt sowohl die durchgängig durchdringende Spaltstruktur und/oder die lokal perforierende Spaltstruktur ausgebildet als auch ein die Strukturen der Chips freigestellt werden. Beispielsweise durch den EPyC-Prozess können komplexe Strukturen wie beispielsweise Haltestrukturen erzeugt werden, die im Rahmen eines solchen Opferschichtätzens freigestellt werden.
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Bevorzugt weisen die Strukturen für die Chips MEMS-Strukturen für mikroelektromechanische Systeme (MEMS) auf, wobei die zu schützenden Oberflächen Teil der MEMS-Strukturen sind. Ein Chip mit MEMS-Strukturen wird im Rahmen dieser Erfindung als MEMS-Chip bezeichnet. Ein Freistellen der MEMS-Strukturen erfolgt hierbei vor oder beim Vereinzeln des Wafers durch ein Opferschichtätzen und vorzugsweise zusammen mit dem Ausbilden einer einzelne Chips umschließenden und den Wafer lokal oder durchgängig durchdringenden Spaltstruktur. Besonders vorteilhaft ist es, wenn diese offenen MEMS-Strukturen MEMS-Strukturen für ein Mikrospiegel-Array umfassen.
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Gemäß einem zweiten Aspekt der Erfindung wird eine Schablone zur Platzierung von Chips mit zu schützenden Oberflächen, vorzugsweise zur Verwendung in einem Verfahren wie oben beschrieben, vorgeschlagen. Hierbei umfasst die Schablone einen Boden, beispielsweise in der Form einer Bodenplatte, und darauf angeordnete eine oder mehrere Tragestrukturen. Hierbei sind die Tragestrukturen so gestaltet, dass die Chips auf der einen oder den mehreren Tragestrukturen so platzierbar sind, dass die zu schützenden Oberflächen der Chips nicht in direktem Kontakt mit der einen oder den mehreren Tragestrukturen in Kontakt stehen.
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Bevorzugt weisen die eine oder die mehreren Tragestrukturen die Form eines oder mehrerer rechteckiger, dreieckiger, sechseckiger und/oder trapezförmiger Rahmen und/oder eines oder mehrerer rechteckiger, dreieckiger, sechseckiger und/oder trapezförmiger Gitter auf, wodurch Aussparungen in der Schablone definiert werden, die der Platzierung der Chips und dem Schutz von zu schützenden Oberflächen, beispielsweise von MEMS-Strukturen, dienen. Insbesondere können im Fall von mehreren Tragestrukturen alle Tragestrukturen der Schablone die gleiche Form aufweisen, beispielsweise die Form eines rechteckigen, dreieckigen, sechseckigen oder trapezförmigen Rahmens oder eines rechteckigen, dreieckigen, sechseckigen oder trapezförmigen Gitters. Die durch den einen oder die mehreren Rahmen und/oder das eine oder die mehreren Gitter definierten Aussparungen weisen vorzugsweise eine oder mehrere Wände (beispielsweise eine Seitenwand oder einen Boden) mit einem oder mehreren Kanälen auf, die geeignet sind, einen Unterdruck oder ein Vakuum anzulegen, um die auf den Aussparungen platzierten Chips anzusaugen. Mit Ausnahme solcher optionalen Kanäle sind die Wände der Aussparungen vorzugsweise gasdicht oder weisen nur eine geringe Permeabilität auf.
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Es ist auch denkbar, dass zumindest Teile des Bodens der Schablone oder vorzugsweise der gesamte Boden oder die gesamte Schablone für Licht in einem Wellenlängenbereich zumindest teilweise transparent sind. Im Allgemeinen kann eine Schablone sowohl in einem bestimmen Wellenlängenbereich transparente als auch nichttransparente Materialien aufweisen. Hierbei ist unter Licht elektromagnetische Strahlung im sichtbaren Bereich des elektromagnetischen Spektrums sowie ultraviolette als auch infrarote Strahlung zu verstehen. Dies ermöglicht es, optische Tests und Messungen an den einzelnen Chips durchzuführen. Dementsprechend ist es vorteilhaft, für Teile der Schablone, beispielsweise den Boden oder Teile des Bodens, ein in einem gewünschten Wellenlängenbereich oder bei einer gewünschten Wellenlänge transparentes Material zu verwenden. Mögliche Wellenlängenbereiche sind beispielsweise der UV-Bereich, der sichtbare Bereich und der IR-Bereich. Je nach Wellenlänge kann das Material so gewählt werden, dass eine Transparenz erreicht wird. Beispiele für geeignete optische Messverfahren sind Messungen mit einem Weißlichtinterferometer (beispielsweise im Wellenlängenbereich von 400 bis 800 nm) oder mit einem Laservibrometer (beispielsweise bei Wellenlängen von 633 oder 1550 nm). So kann zumindest ein Teil des Bodens der Schablone und vorzugsweise der gesamte Boden oder die gesamte Schablone aus einem Glas bestehen oder ein Glas aufweisen. Als Gläser kommen beispielsweise Bor-Silikatglas, Quarzglas, oder Saphirglas in Frage. Alternativ zu einem Glas sind auch andere transparente Materialien denkbar. Beispielsweise kann Silizium als IR-transparentes Material für Messungen im IR-Bereich eingesetzt werden.
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Vorteile der Erfindung
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Die Erfindung offenbart ein Verfahren und eine Vorrichtung, die geeignet sind, in einem Herstellungsprozess einer Baugruppe mit Halbleiterchips, beispielsweise MEMS-Chips, diese Chips vor Beschädigung und/oder Verschmutzung zu schützen und gleichzeitig eine hohe Füllrate zu gewährleisten.
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So ermöglicht es die vorgeschlagene und im Verfahren eingesetzte Montageschablone, die Chips nach einer Vereinzelung vom zugrundeliegenden Wafer in einer vorgegebenen Weise anzuordnen und anschließend weiterzuverarbeiten, also beispielsweise mit einem weiteren gemeinsamen Bauelement zu verbinden. Ein solches Verfahren ermöglicht auch eine höhere Ausbeute der herzustellenden Baugruppe, da die Chips vor dem Verbinden mit dem gemeinsamen Bauelement selektiert werden können. Wenn die Schablone optisch transparent ausgeführt ist, können die Chips vor und/oder nach dem Verbinden mit einem weiteren gemeinsamen Bauelement optischen Tests unterzogen werden, zum Beispiel mittels Wafer-Level-Tests. Weiterhin ermöglicht eine entsprechend ausgeführte Schablone eine Nivellierung der Chips in der Achse senkrecht zu den zu schützenden Oberflächen.
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Ein weiterer Vorteil ergibt sich daraus, dass ein Fügeverfahren wie ein Verkleben oder Bonden der Chips mit der Schablone typischerweise nicht erforderlich ist. Dadurch können die Tragestrukturen schmaler gestaltet werden als dies beispielsweise bei einem Verkleben oder Bonden einer Schutzkappe erforderlich wäre. Dies ermöglicht einen höheren Füllfaktor als bei vielen aus dem Stand der Technik bekannten Ansätzen. Falls gewünscht, kann die Schablone so gestaltet sein, dass ein Unterdruck oder Vakuum angelegt werden kann, um die Chips temporär zu fixieren. Durch Änderung des Schablonendesigns kann weiterhin die Anordnung der Chips zueinander und damit das Layout der herzustellenden Baugruppe kostengünstig angepasst werden.
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Kurze Beschreibung der Zeichnungen
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Ausführungsformen der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert.
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Es zeigen:
- 1 eine schematische Darstellung eines Querschnitts eines Wafers mit Chips zur Veranschaulichung eines erfindungsgemäßen Verfahrens;
- 2 eine schematische Darstellung eines Querschnitts eines Wafers mit Chips bei Entnehmen der Chips entsprechend dem erfindungsgemäßen Verfahren;
- 3 eine schematische Darstellung von Chips bei einem Platzieren auf einer erfindungsgemäßen Schablone entsprechend dem erfindungsgemäßen Verfahren;
- 4 eine schematische Darstellung eines Querschnitts von in einer erfindungsgemäßen Schablone platzierten Chips, die entsprechend des erfindungsgemäßen Verfahrens mit einem gemeinsamen Bauelement verbunden werden; und
- 5 in schematischer Form als Flussdiagramm ein beispielhaftes erfindungsgemäßes Verfahren zum Verarbeiten eines Wafers.
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Ausführungsformen der Erfindung
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In der nachfolgenden Beschreibung der Ausführungsformen der Erfindung werden gleiche oder ähnliche Elemente mit gleichen Bezugszeichen bezeichnet, wobei auf eine wiederholte Beschreibung dieser Elemente in Einzelfällen verzichtet wird. Die Figuren stellen den Gegenstand der Erfindung nur schematisch dar. Weiterhin sind in den 1 bis 4 der besseren Übersicht halber die dargestellten einzelnen Elemente bei mehrfachem Vorkommen nur teilweise mit Bezugszeichen versehen.
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Die 1 zeigt in schematischer Darstellung einen Querschnitt eines Wafers 100 mit Chips 120 zur Veranschaulichung eines erfindungsgemäßen Verfahrens zum Verarbeiten des Wafers 100. Die Chips 120, bei denen es sich in diesem Beispiel um MEMS-Chips 120 handelt, werden bei verschiedenen Varianten der Vereinzelung gezeigt. Hierbei ist der Wafer 100 nach einem Opferschichtätzen dargestellt, durch das Strukturen 122 freigestellt und Aussparungen 110 und Spaltstrukturen 180a, 180b, 180c mit Spalten 182a, 182b, 182c geschaffen wurden. Die Strukturen 122 können MEMS-Strukturen 122' zum Beispiel für Mikrospiegel-Arrays umfassen, die eine zu schützende Oberfläche 122b wie eine Spiegeloberfläche aufweisen. Die ursprüngliche Form des Wafers 100 vor dem Opferschichtätzen ist durch eine gestrichelte Linie 101 angedeutet, die auch den ursprünglichen Verlauf einer ersten Oberfläche 100a und einer zweiten Oberfläche 100b des Wafers 100 verdeutlicht.
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Der linke Chip 120a und der mittlere Chip 120b der MEMS-Chips 120 weisen jeweils Stege 150a, 150b auf, die sie mit einem Rest 105 des Wafers 100 verbinden. Hierbei ist der Chip 120a über die vertikalen Stege 150a und der Chip 120b über die horizontalen Stege 150b mit dem jeweiligen Rest 105 des Wafers 100 verbunden. Im Gegensatz dazu ist der rechte Chip 120c bereits vollständig vereinzelt, er wird nicht durch Stege im Wafer 100 gehalten. Bei den Spaltstrukturen 180a, 180b mit den Spalten 182a, 182b handelt es sich dementsprechend um lokal perforierende Spaltstrukturen. Bei der Spaltstruktur 180c kann es sich um eine durchgängig durchdringende Spaltstruktur 180c mit einem den Chip 120c umschließenden Spalt 182c handeln, durch die der Chip 120c aus dem Wafer 100 herausgelöst wurde. Allerdings wird die Bewegung des Chips 120c in einer Richtung 140 senkrecht zu der ersten Oberfläche 100a des Wafers 100, verdeutlicht in der Zeichnung durch einen entsprechenden Pfeil, mittels Haltestrukturen 160 in der Form von Vorsprüngen im Rest 105 des Wafers 100 eingeschränkt, die in die Spalte 182c hineinragen. Diese Haltestrukturen 160 blockieren den Weg des Chips 120c bei Bewegung in Richtung 140, wobei die Haltestrukturen 160 so gestaltet sind, dass sie nur mit Bereichen des Chips 120c in Kontakt geraten, die nicht Teil der zu schützenden Oberfläche 122b sind.
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Weiterhin gezeigt sind Metallkontakte 124, mit denen der Wafer 100 versehen wurde, die der elektrischen Kontaktierung zu anderen Bauelementen dienen können, beispielsweise um die MEMS-Chips 120 elektronisch anzusteuern.
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2 zeigt nun eine schematische Darstellung eines Querschnitts des Wafers 100 der 1 mit den MEMS-Chips 120 bei Entnehmen der MEMS-Chips 120 entsprechend dem erfindungsgemäßen Verfahren dar. Hierbei kann das Entnehmen beispielsweise mittels einer Vorrichtung 200 für Pick-and-Place (Pick-and-Place-Vorrichtung, beispielsweise ein Pick-and-Place-Roboter) erfolgen, die einen Unterdruck zum Bewegen der MEMS-Chips 120 erzeugt. In der 2 erfolgt gerade ein Entnehmen des linken Chips 120a, das mit einem Vereinzeln durch Brechen der vertikalen Stege 150a einhergeht.
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In 3 schematisch dargestellt sind die MEMS-Chips 120 bei beziehungsweise nach einem Platzieren durch die Pick-and-Place-Vorrichtung 200 auf einer erfindungsgemäßen Schablone 300 entsprechend dem erfindungsgemäßen Verfahren. Diese Schablone 300 weist einen Boden 320 in Form einer Bodenplatte 320 auf, auf dem sich Tragestrukturen 310 befinden. Diese Tragestrukturen 310 können beispielsweise die Form von rechteckigen Rahmen aufweisen. Die Tragestrukturen 310 bilden mit der Bodenplatte 320 eine Mehrzahl von Aussparungen 350, die der Aufnahme der MEMS-Strukturen 122' und deren zu schützenden Oberflächen 122b dienen. Die Aussparungen 350 weisen somit Seitenwände 352 auf, die gleichzeitig die Tragestrukturen 310 bilden, und haben jeweils einen Boden 354, der einen Teil der Bodenplatte 320 darstellt.
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Die Schablone 300 schützt somit die zu schützenden Oberflächen 122b der MEMS-Chips 120, beispielsweise während folgender Schritte eines Herstellungsprozesses für eine auf den Chips basierende Baugruppe. Durch die Schablone 300 wird weiterhin eine definierte Anordnung der MEMS-Chips 120 erreicht. Zur besseren Fixierung der MEMS-Chips 120 können wir in der 3 gezeigt die durch die Bodenplatte 320 und die Tragestrukturen 310 erzeugten Aussparungen 350 mit Kanälen 360 in einer Wand, hier in dem Boden 354 der jeweiligen Aussparung 350, versehen sein, die dem Anlegen eines Unterdrucks oder Vakuums dienen können. Wie gezeigt können die MEMS-Chips 120 mit einem geringen Abstand zueinander auf der Schablone 300 platziert werden. Dies ermöglicht es, einen hohen Füllfaktor der MEMS-Chips 120 zu erreichen.
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Wie in 4 dargestellt können die so platzierten MEMS-Chips 120 mit einem gemeinsamen Bauelement 400 verbunden werden, beispielsweise mittels eines Verlötens der Metallkontakte 124. Bei diesem gemeinsamen Bauelement 400 kann es sich beispielsweise um eine Baugruppe mit elektronischen Komponenten zur Ansteuerung der MEMS-Chips 120 handeln. Eine elektrische Verbindung kann nach dem Löten beispielsweise über die nun verlöteten Metallkontakte 124' erfolgen.
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5 schließlich zeigt in schematischer Form als Flussdiagramm ein beispielhaftes erfindungsgemäßes Verfahren zum Verarbeiten eines Wafers 100. Zuerst wird in Schritt 510a ein Wafer 100 mit einer ersten Oberfläche 100a und einer der ersten Oberfläche 100a gegenüberliegenden zweiten Oberfläche 100b bereitgestellt. Dieser Wafer 100 weist Strukturen 122 für eine Mehrzahl von Chips 120, beispielsweise MEMS-Chips 120, mit jeweils einer zu schützenden Oberfläche 122b auf. Weiterhin bereitgestellt wird in Schritt 510b eine Schablone 300 mit einem Boden 320 und darauf angeordneten ein oder mehreren Tragestrukturen 310.
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Vor einem Vereinzeln 520 des Wafers 100 kann ein Ausbilden 512 einer einzelne Chips 120 umschließenden und den Wafer 100 lokal perforierenden Spaltstruktur 180a, 180b mit mehreren Spalten 182a, 182b im Wafer 100 erfolgen. Das Vereinzeln 520 erfolgt dann zumindest teilweise entlang dieser mehreren Spalten 182a, 182b, wobei durch das Ausbilden 512 der lokal perforierenden Spaltstruktur 180a, 180b vorzugsweise Stege 150a, 150b zwischen den Spalten 182a, 182b ausgeprägt werden, die jeweils horizontal oder vertikal bezüglich der ersten Oberfläche 100a verlaufen und die Chips 120 in dem Wafer 100 halten. Mit einem solchen Schritt, der typischerweise mittels eines Ätzens durchgeführt wird, kann ein Freistellen 514 von eventuell vorhandenen MEMS-Strukturen 122' vor dem Vereinzeln 520 des Wafers 100 kombiniert werden.
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Nach einem Vereinzeln 520 des Wafers 100 in die Chips 120, das typischerweise nach oder mit einem Opferschichtätzen erfolgt, können in Schritt 530 die Chips 120 aus dem Wafer 100 entnommen werden.
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Schließlich wird in Schritt 540 zumindest eines Teils der entnommenen Chips 120 auf der einen oder den mehreren Tragestrukturen 310 der Schablone 300 platziert, um eine gewünschte Anordnung, also eine gewünschte Position und Ausrichtung, der platzierten Chips 120 zu erreichen. Hierbei werden die zu schützenden Oberflächen 122b zum Boden 320 der Schablone 300 hin gerichtet. Sie kommen nicht mit der einen oder den mehreren Tragestrukturen 310 in direktem Kontakt. Anschließend erfolgt ein Verbinden 550 der platzierten Chips 120 mit einem gemeinsamen Bauelement 400, wobei die Anordnung der platzierten Chips 120 zueinander erhalten bleibt.
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Die Erfindung ist nicht auf die hier beschriebenen Ausführungsbeispiele und die darin hervorgehobenen Aspekte beschränkt. Vielmehr ist innerhalb des durch die Ansprüche angegebenen Bereichs eine Vielzahl von Abwandlungen möglich, die im Rahmen fachmännischen Handelns liegen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- DE 10 2013 208 446 A1 [0002]
- EP 0 877 272 A1 [0002]
- WO 2010/049076 A2 [0002]
- DE 10 2006 032 195 A1 [0002]
- DE 10 2009 029 202 A1 [0002]
- DE 10 2015 206 996 A1 [0002]