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DE102021116834B4 - Mehrbit-pegelumsetzer und verfahren zum betreiben desselben - Google Patents

Mehrbit-pegelumsetzer und verfahren zum betreiben desselben Download PDF

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DE102021116834B4
DE102021116834B4 DE102021116834.1A DE102021116834A DE102021116834B4 DE 102021116834 B4 DE102021116834 B4 DE 102021116834B4 DE 102021116834 A DE102021116834 A DE 102021116834A DE 102021116834 B4 DE102021116834 B4 DE 102021116834B4
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power supply
sbls
sblss
input
voltage domain
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Jing Ding
Zhang-Ying YAN
Qingchao Meng
Yi-Ting Chen
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TSMC Nanjing Co Ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
TSMC Nanjing Co Ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Schaltung umfassend:zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818), die entsprechend dazu eingerichtet sind, in einer ersten Spannungsdomäne (102, 202) zu arbeiten;zwei oder mehr Einzelbit-Pegelumsetzer, SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) - single-bit level shifters, die entsprechend mit den zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818) elektrisch gekoppelt sind und entsprechend dazu eingerichtet sind, in einer zweiten Spannungsdomäne (104, 204, 1120) zu arbeiten; undeine Steuerschaltung (280, 380, 480, 580, 780, 880), die dazu eingerichtet ist, jeden der zwei oder mehr SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) zwischen einem Normalzustand und einem Bereitschaftszustand umzuschalten, wenn ein Steuersignal (707) von der Steuerschaltung (280, 380, 480, 580, 780, 880) empfangen wird,wobei einer der SLBs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) eine n-Wanne der zweiten Spannungsdomäne (280, 380, 480, 580, 780, 880) aufweist und sich die n-Wanne mit der Steuerschaltung (280, 380, 480, 580, 780, 880) teilt.

Description

  • HINTERGRUND
  • Integrierte Schaltungen (ICs - integrated circuits) schließen mitunter mehrere Abschnitte ein, die unabhängig gesteuerten Leistungsdomänen entsprechen. In einigen Fällen weist eine erste Leistungsdomäne einen ersten Stromversorgungsspannungspegel auf und eine zweite Leistungsdomäne schließt einen zweiten Stromversorgungsspannungspegel, der von dem ersten Stromversorgungsspannungspegel verschieden ist, ein. Zwischen solchen Abschnitten werden Signale unter Verwendung von Pegelumsetzern weitergeleitet, die Logikpegel zwischen dem ersten und dem zweiten Stromversorgungsspannungspegel umsetzen.
  • Ein Pegelumsetzer in der Digitalelektronik, auch als Logikpegelumsetzer oder Spannungspegelumsetzer bezeichnet, ist eine Schaltung, um Signale von einem Logikpegel auf einen anderen oder aus einer Spannungsdomäne in eine andere umzusetzen, wodurch eine Kompatibilität zwischen ICs mit unterschiedlichen Spannungsanforderungen, wie Transistor-Transistor-Logik (TTL) und komplementärem Metall-Oxid-Halbleiter (CMOS), ermöglicht wird. Pegelumsetzer werden als Überleiteinrichtungen zwischen Prozessoren, Logik, Sensoren und anderen Schaltungen verwendet.
  • US 11 063 593 B2 offenbart einen Multibit-Pegelschieber, der über mehrere Pegelschieber verfügt, von denen jeder so konfiguriert ist, dass er ein Eingangssignal in einem ersten Spannungsbereich empfängt und ein entsprechendes Ausgangssignal in einem zweiten Spannungsbereich bereitstellt. US 11 073 857 B1 offenbart einen Stromversorgungs-Schaltkreis.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Gemäß der üblichen Branchenpraxis sind verschiedene Merkmale nicht maßstabsgetreu gezeichnet. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Blockdiagramm einer integrierten Schaltung gemäß einigen Ausführungsformen.
    • 2 ist ein Blockdiagramm eines Bereichs, der zwei Spannungsdomänen koppelt, gemäß einigen Ausführungsformen.
    • 3 ist ein Blockdiagramm eines Mehrbit-Pegelumsetzers (MBLS - multi-bit level shifter) mit zwei Einzelbit-Pegelumsetzern (SBLSs - single-bit level shifters) gemäß einigen Ausführungsformen.
    • 4 ist ein Blockdiagramm eines MBLS mit vier SBLSs gemäß einigen Ausführungsformen.
    • 5 ist ein Blockdiagramm eines MBLS mit acht SBLSs gemäß einigen Ausführungsformen.
    • 6 ist ein Blockdiagramm einer ersten Spannungsdomäne NWELL (FNW) gemäß einigen Ausführungsformen.
    • 7 ist ein Blockdiagramm zweier SBLSs gemäß einigen Ausführungsformen.
    • 8 ist ein Layoutdiagramm einer MBLS-Schaltungsstruktur gemäß einigen Ausführungsformen.
    • 9A, 9B, 9C und 9D sind entsprechende Layoutdiagramme von SBLS-Schaltungsstrukturen gemäß einigen Ausführungsformen.
    • 10 ist eine Tabelle gemäß einigen Ausführungsformen.
    • 11 ist ein Flussdiagramm eines Verfahrens zum Umsetzen von Daten zwischen Spannungsdomänen gemäß einigen Ausführungsformen.
    • 12 ist ein Flussdiagramm eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen.
    • 13 ist ein Blockdiagramm eines Systems zur elektronischen Designautomatisierung (EDA - electronic design automation) gemäß einigen Ausführungsformen.
    • 14 ist ein Blockdiagramm eines Herstellungssystems für integrierte Schaltungen (ICs) und eines zugehörigen IC-Herstellungsablaufs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Aufgabe der Erfindung ist es Energieverbrauch und Flächennutzung in einem Pegelumsetzer zu reduzieren. Diese Aufgabe wird gelöst durch eine Schaltung gemäß Patentanspruch 1, eine integrierte Schaltung gemäß Patentanspruch 9 und ein Verfahren zum Betreiben mehrerer Einzelbit-Pegelumsetzer gemäß Patentanspruch 16. Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Konkrete Beispiele für Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Andere Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen werden in Betracht gezogen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen einschließen, in denen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „oberhalb“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso dementsprechend interpretiert werden.
  • In einigen Ausführungsformen ist ein Mehrbit-Pegelumsetzer (MBLS) eine Schaltung, die mehrere Einzelbit-Pegelumsetzer (SBLSs) (wovon jeder eine entsprechende Schaltung ist) und entsprechend mehrere Eingangsschaltungen einschließt, und wobei die mehreren SBLSs sich eine gemeinsame Steuerschaltung teilen, jede der mehreren SBLSs eine entsprechende n-Wanne der zweiten Spannungsdomäne (SNW - second voltage domain N-well) aufweist und die mehreren Eingangsschaltungen sich eine n-Wanne der ersten Spannungsdomäne (FNW - first voltage domain N-well) teilen. In einigen Ausführungsformen dient der MBLS als Spannungsdomänenschnittstelle in einem Halbleiterbauelement mit mehreren Spannungsdomänen, z. B. Stromversorgungen. In einigen Ausführungsformen wird der MBLS für die parallele Übertragung von Daten-/Adresssignalen verwendet. In einigen Ausführungsformen wird eine einzige Steuerschaltung verwendet, um den Betrieb des MBLS zwischen Betriebszuständen, z. B. einem Normalzustand und einem Standby- bzw. Bereitschaftszustand, umzuschalten. Folglich teilen sich alle SBLSs innerhalb des MBLS eine einzige Steuerschaltung. In einigen Ausführungsformen ist der Normalzustand als reagierender Modus beschrieben und der Bereitschaftszustand ist als nicht reagierender Modus beschrieben. In einigen Ausführungsformen steuert im reagierenden Modus die einzige Steuerschaltung den MBLS so, dass er Ausgangssignale mit Werten erzeugt, die auf Werte von Eingangssignalen in den MBLS entsprechend reagieren. In einigen Ausführungsformen steuert die einzige Steuerschaltung den MBLS im nicht reagierenden Modus so, dass er Ausgangssignale mit statischen Werten erzeugt, z. B. Werten aller Ausgangssignale des MBLS einen hohen Logikpegel aufweisen oder alle einen niedrigen Logikpegel aufweisen, und zwar unabhängig von den Werten der Eingangssignale in den MBLS, sodass der MBLS auf Änderungen der Werte der Eingangssignale in den MBLS nicht reagiert. In einigen Ausführungsformen weist einer der SBLSs eine SNW auf, die er sich mit der Steuerschaltung teilt. Gemäß einer anderen Herangehensweise werden mehrere SBLSs und mehrere Steuerschaltungen in einem Verhältnis von eins zu eins (1:1) bereitgestellt, d. h. jeder SBLS weist eine entsprechende Steuerschaltung auf. Ferner schließt gemäß der anderen Herangehensweise jeder SBLS drei NWs ein, nämlich eine erste NW für eine SBLS, eine zweite NW für eine Eingangsschaltung und eine dritte NW, die (eigentlich) eine Dummy-NW ist. Im Gegensatz zu der anderen Herangehensweise sind in einigen Ausführungsformen die Vorteile einer einzigen Steuerschaltung für mehrere SBLSs und/oder von SBLSs, die sich NWs teilen, es, dass Energieverbrauch und Flächennutzung reduziert werden. In einigen Ausführungsformen wird eine Energieeinsparung von 17 % oder mehr bei zwei SBLSs im Gegensatz zu der anderen Herangehensweise erreicht. In einigen Ausführungsformen wird eine Flächeneinsparung von 39 % oder mehr durch das gemeinsame Nutzen einer Steuerschaltung für zwei SBLSs im Gegensatz zu der anderen Herangehensweise erreicht. In einigen Ausführungsformen werden weitere Energie- und Flächeneinsparungen erreicht, wenn die Anzahl der Bits in dem MBLS von 2-Bits auf 4-Bits, 8-Bits oder mehr erhöht wird.
  • In einigen Ausführungsformen teilt sich jede der Eingangsschaltungen, die Daten empfängt, die aus einer Spannungsdomäne in eine andere umgesetzt werden sollen, eine FNW innerhalb des MBLS, und die SNWs befinden sich um die zentrale FNW herum. In einigen Ausführungsformen sind die SNWs symmetrisch um die FNW herum angeordnet. In einigen Ausführungsformen teilen sich die SBLSs, bezüglich der SBLSs, die Daten ausgeben, die aus einer Spannungsdomäne in eine andere Spannungsdomäne umgesetzt worden sind, eine SNW, die sich um die zentrale FNW herum befindet. Außerdem oder alternativ unterstützt jede zusätzliche SNW einen oder mehrere SBLSs.
  • 1 ist ein Blockdiagramm einer integrierten Schaltung gemäß einigen Ausführungsformen.
  • In 1 schließt die IC 100 in einigen Ausführungsformen einen Bereich 102, der in einer ersten Spannungsdomäne arbeitet, einen Bereich 104, der in einer zweiten Spannungsdomäne arbeitet, und einen Bereich 106, der eine oder mehrere Schaltungen wie einen MBLS (siehe 2) einschließt, um den Pegel der Daten in einer Spannungsdomäne an eine andere Spannungsdomäne anzugleichen, ein.
  • In einigen Ausführungsformen kann die IC 100 auch als Chip oder Mikrochip bezeichnet werden. Außerdem oder alternativ ist die IC 100 ein Satz elektronischer Schaltungen auf einem ebenen Halbleitermaterial, das normalerweise Silicium ist. Die IC 100 integriert eine große Anzahl winziger Metall-Oxid-Halbleitertransistoren (MOS-Transistoren) in einen kleinen Chip, wodurch in einigen Ausführungsformen Schaltungen entstehen, die um Größenordnungen kleiner, schneller und kostengünstiger als jene Schaltungen sind, die aus diskreten elektronischen Bauelementen aufgebaut sind.
  • In einigen Ausführungsformen schließt die IC 100 Sätze elektronischer Schaltungen (2) ein, die entsprechend dazu eingerichtet sind, in einem Bereich 102 zu arbeiten, der eine erste Spannungsdomäne einschließt. Außerdem oder alternativ schließt die IC 100 auch Sätze elektronischer Schaltungen (2) ein, die entsprechend dazu eingerichtet sind, in einem Bereich 104 zu arbeiten, der eine zweite Spannungsdomäne einschließt. In einigen Ausführungsformen arbeitet die erste Spannungsdomäne bei einer Spannung, die entweder höher oder niedriger als die zweite Spannungsdomäne ist. In einigen Ausführungsformen ist der Unterschied zwischen den Spannungsdomänen groß oder klein. In einigen Ausführungsformen schließen die elektronischen Schaltungen (2) einzelne elektronische Bauelemente wie Widerstände, Transistoren, Kondensatoren, Induktoren und Dioden ein, die durch leitfähige Drähte oder Leiterbahnen verbunden sind, durch die Strom fließt. Außerdem oder alternativ führt der Betrieb einer Kombination von Bauelementen und Drähten verschiedene einfache und/oder komplexe Vorgänge durch, z. B. werden Signale verstärkt, Berechnungen durchgeführt, logische Verknüpfungen ausgeführt, Daten von einem Ort zu einem anderen übermittelt oder dergleichen.
  • In einigen Ausführungsformen ist der Bereich 106 dazu eingerichtet, Daten mit Pegeln, die einer ersten Spannungsdomäne entsprechen, in Daten mit Pegeln umzusetzen, die einer zweiten Spannungsdomäne entsprechen. Außerdem oder alternativ schließt der Bereich 106 einen oder mehrere MBLSs ein, die eine einzige Steuerschaltung (siehe 2) einschließen, die dazu eingerichtet ist, den Betrieb der MBLSs zwischen einem Normalzustand (oder -modus) (nachstehend erörtert) und einem Standby- bzw. Bereitschaftszustand (oder -modus) (nachstehend erörtert) umzuschalten. Außerdem oder alternativ schaltet die Steuerschaltung selektiv Transistoren jedes MBLS, Zellen jedes MBLS oder sogar ganze Schaltungen jedes MBLS um.
  • In einigen Ausführungsformen ist der Normalzustand als reagierender Modus beschrieben und der Bereitschaftszustand ist als nicht reagierender Modus beschrieben. In einigen Ausführungsformen ist der Normalzustand als reagierender Modus beschrieben, da die Werte der Ausgangssignale des MBLS auf Änderungen bei den Werten der Eingangssignale für den MBLS entsprechend reagieren. In einigen Ausführungsformen ist der Bereitschaftszustand als nicht reagierender Modus beschrieben, da die Werte der Ausgangssignale des MBLS statisch sind, z. B. die Werte aller Ausgangssignale des MBLS auf einem hohen Logikpegel sind oder alle auf einem niedrigen Logikpegel sind und somit die Werte der Ausgangssignale des MBLS auf Änderungen bei den Werten der Eingangssignale für den MBLS nicht entsprechend reagieren. In einigen Ausführungsformen sind der Normalmodus und der nicht reagierende Modus als aktivierter und deaktivierter Modus entsprechend beschrieben. In einigen Ausführungsformen sind der Normalmodus und der nicht reagierende Modus als EIN- und AUS-Modus entsprechend beschrieben.
  • In einigen Ausführungsformen ist der Schlafmodus ein Stromsparmodus für elektronische Bauelemente, wie ICs, Computer und Halbleiterbauelemente. Außerdem oder alternativ spart der Stromsparmodus signifikant an Stromverbrauch im Vergleich zu einem vollständig unter Betrieb gehaltenen Bauelement. In einigen Ausführungsformen ist, bezüglich einer IC, ein Eintreten in einen Ruhezustand in etwa gleichbedeutend mit einem Anhalten des Zustandes der IC an einem bestimmten Punkt. Außerdem oder alternativ wird bei einem Wiederherstellen der Betrieb ab dem bestimmten Punkt fortgesetzt. In einigen Ausführungsformen ist, bezüglich einer IC, der Schlafmodus synonym mit „Standby“ und „Suspend“. In einigen Ausführungsformen unterbricht die Steuerschaltung die Stromzufuhr zu dem SBLS (d. h. den SBLS) und versetzt den SBLS in einen Zustand minimaler Leistung.
  • In einigen Ausführungsformen schließt die IC 100 einen Bereich 106 zum Koppeln des Bereichs 102 mit dem Bereich 104 oder zum Koppeln des Bereichs 104 mit dem Bereich 102 ein. Außerdem oder alternativ schließt der Bereich 106 zwei oder mehr Eingangsschaltungen (siehe 2) ein, die entsprechend dazu eingerichtet sind, in einer ersten Spannungsdomäne zu arbeiten. Jede Dateneingangsschaltung verarbeitet ein Signaldatensignal, das ein Einzelbit repräsentiert. Dementsprechend ist, da der Bereich 106 mehrere Dateneingangsschaltungen einschließt, der Bereich 106 als Mehrbit-Abschnitt (MB-Abschnitt) der IC 100 beschrieben. Der Bereich 106 schließt auch in einigen Ausführungsformen zwei oder mehr SBLSs (2) ein, die entsprechend mit den zwei oder mehr Eingangsschaltungen elektrisch gekoppelt sind und entsprechend dazu eingerichtet sind, in einer zweiten Spannungsdomäne zu arbeiten. Außerdem oder alternativ schließt der Bereich 106 auch eine einzige Steuerschaltung (2) für jeden SBLS ein, die dazu eingerichtet ist, umzuschalten. In einigen Ausführungsformen schließt der Bereich 106 einen oder mehrere MBLSs ein.
  • 2 ist ein Blockdiagramm eines Bereichs 206, der gemäß einigen Ausführungsformen zwei Spannungsdomänen koppelt.
  • In einigen Ausführungsformen ist der Bereich 206 dazu eingerichtet, Daten aus der ersten Spannungsdomäne 202 in Daten umzusetzen, die sich in der zweiten Spannungsdomäne 204 weiterverarbeiten lassen. In einigen Ausführungsformen ist der Bereich 206 dem Bereich 106 ähnlich, die erste Spannungsdomäne 102 ist der ersten Spannungsdomäne 202 ähnlich, und die zweite Spannungsdomäne 104 ist der zweiten Spannungsdomäne 204 ähnlich. Außerdem oder alternativ schließt der Bereich 206 einen oder mehrere MBLSs 200, die eine einzige Steuerschaltung 280 einschließen, ein, die dazu eingerichtet ist, SBLSs 222A und 222B entsprechend einem Steuersignal, dem TOGL-Signal 207, das von der Steuerschaltung 280 empfangen wird, zwischen einem Normalzustand und einem Bereitschaftszustand umzuschalten. In einigen Ausführungsformen erzeugt eine andere Schaltung (nicht gezeigt, z. B. eine Energieverwaltungsschaltung) in der zweiten Spannungsdomäne 204 das TOGL-Signal 207.
  • In einigen Ausführungsformen schließt die erste Spannungsdomäne 202 Universalschaltung(en) 203 ein, die entsprechend dazu eingerichtet sind, in einem Bereich zu arbeiten, der eine erste Spannung einschließt. Außerdem oder alternativ schließt die zweite Spannungsdomäne 204 auch Universalschaltung(en) 205 ein, die dazu eingerichtet sind, in einem Bereich zu arbeiten, der eine zweite Spannung einschließt. In einigen Ausführungsformen schließt/schließen die Universalschaltung(en) 203 und 205 einzelne elektronische Bauelemente wie Widerstände, Transistoren, Kondensatoren, Induktoren und Dioden ein, die durch leitfähige Drähte oder Leiterbahnen verbunden sind, durch die Strom fließt. Außerdem oder alternativ führt der Betrieb der Kombination von Bauelementen und Drähte verschiedene einfache und/oder komplexe Vorgänge durch, z. B. werden Signale verstärkt, Berechnungen durchgeführt, logische Verknüpfungen ausgeführt, Daten von einem Ort zu einem anderen übermittelt oder dergleichen. Ungeachtet der besonderen Funktion(en), die durch die Universalschaltung(en) 203 durchgeführt wird/werden, gibt (geben) die Universalschaltung(en) 203 Datensignale an die zweite Spannungsdomäne 204 aus. Nach einer Pegelumsetzung (nachstehend erörtert) werden die Ausgangssignale der Universalschaltung(en) 203 der (den) Universalschaltung(en) 205 als entsprechende Eingangssignale bereitgestellt.
  • In einigen Ausführungsformen ist der MBLS 200 dazu eingerichtet, den Pegel der von der (den) Universalschaltung(en) 203 empfangenen Daten (die Pegel aufweisen, die der ersten Spannungsdomäne 202 entsprechen) so einzustellen, dass nach dem Einstellen die Daten Pegel aufweisen, die der zweiten Spannungsdomäne 204 entsprechen, und dann die Daten der (den) Universalschaltung(en) 205 bereitzustellen. In einigen Ausführungsformen liegt die erste Spannungsdomäne 202 um etwa 0,6 V, und die zweite Spannungsdomäne 204 liegt um etwa 0,9 V. Außerdem oder alternativ ist der MBLS 200 so eingerichtet, dass er die gemeinsame FNW 250, die SNWs 208, 212, eine Steuerschaltung 280, einen SBLS 222A und einen SBLS 222B und Eingangsschaltungen 216, 218 einschließt.
  • In einigen Ausführungsformen empfangen die Eingangsschaltungen 216 und 218 Datenbits von der (den) Universalschaltung(en) 203 in der ersten Spannungsdomäne 202, die in eine andere Spannungsdomäne, wie die zweite Spannungsdomäne 204, umzusetzen sind. In einigen Ausführungsformen akzeptiert jede Eingangsschaltung 216 und 218 ein Datenbit (z. B. entsprechende Werten, die eine logische Null (0) oder eine logische Eins (1) darstellen). Außerdem oder alternativ unterstützt der MBLS 200 beide Spannungspegel (z. B. 0,6 V und 0,9 V). In einigen Ausführungsformen ist der MBLS 200 ausreichend robust, um bei beiden Spannungspegeln (z. B. 0,6 V und 0,9 V) zu arbeiten. In einigen Ausführungsformen ist der MBLS 200 mit beiden Spannungspegeln (z. B. 0,6 V und 0,9 V) kompatibel. In einigen Ausführungsformen schließt die FNW 250 einen Spannungseingang für eine erste Spannungsdomäne ein, und die SNWs 208 und 212 schließen einen Spannungseingang für eine zweite Spannungsdomäne ein. In einigen Ausführungsformen gibt jeder der SBLSs 222A und 222B die entsprechenden Datenbits aus, die in die Eingangsschaltungen 216 und 218 eingegeben werden, obgleich sie in eine andere Spannungsdomäne umgesetzt werden. Das TOGL-Signal 207 wird durch die Steuerschaltung 280 empfangen. In einigen Ausführungsformen wird eine verzögerte Version des TOGL-Signals 207, nämlich ein Signal TOGLd 782, von der Steuerschaltung 280 erzeugt und an jeden der SBLSs 222A und 222B verteilt. Das Signal TOGLd 782 schaltet jeden der SBLSs 222A und 222B zwischen dem Normalmodus und dem Bereitschaftsmodus um. In einigen Ausführungsformen spart die Verwendung einer Steuerschaltung 280 für mehrere SBLSs 222 Strom und Fläche innerhalb des MBLS 200 ein.
  • In einigen Ausführungsformen sind die NWs, z. B. die FNWs und die SNWs, Halbleiterbereiche vom n-Typ, die durch Dotieren eines Eigenhalbleiters mit einem Elektronen abgebenden Element während der Herstellung erzeugt werden. Außerdem oder alternativ kommt der n-Typ aus der negativen Ladung des Elektrons. In Halbleitern vom n-Typ sind, in einigen Ausführungsformen, Elektronen die Majoritätsträger und Löcher die Minoritätsträger. Außerdem oder alternativ sind Dotierstoffe für Silicium vom n-Typ Phosphor oder Arsen. In einigen Ausführungsformen ist ein Substrat p-Typ und ist mit Vss verbunden (body-biased) und die NW vom n-Typ ist mit Vdd oder Vddl verbunden (body-biased), abhängig von der entsprechenden NW und/oder entsprechenden Spannungsdomäne.
  • 3 ist ein Blockdiagramm eines MBLS 300 mit zwei SBLSs 322A und 322B gemäß einigen Ausführungsformen.
  • Der MBLS 300 schließt zwei Exemplare des SBLS (nachstehend erörtert) ein, d. h. ist mehrbitfähig, und ist somit dem MBLS 200 ähnlich. In einigen Ausführungsformen wird der MBLS 300 im Bereich 106 in der IC 100 verwendet. In einigen Ausführungsformen schließt der MBLS 300 eine FNW 350 ein, die sich an einem Schnittpunkt einer vertikalen Achse 304 und einer horizontalen Achse 306 befindet. In einigen Ausführungsformen ist die vertikale Achse 304 irgendwo entlang der horizontalen Begrenzung 301A platziert, und die horizontale Achse 306 ist irgendwo entlang der vertikalen Begrenzung 301B in einigen Ausführungsformen platziert. In einigen Ausführungsformen schließt der MBLS 300 auch eine SNW 308 ein, die sich entlang der horizontalen Achse 306 auf einer ersten Seite 310 der vertikalen Achse 304 befindet, und eine SNW 312, die sich entlang der horizontalen Achse 306 auf einer zweiten Seite 314 der vertikalen Achse 304 befindet. In einigen Ausführungsformen halbiert die horizontale Achse 306 jede der SNW 308 und SNW 312. In einigen Ausführungsformen halbiert die horizontale Achse 306 die FNW 350. In einigen Ausführungsformen befinden sich die SNW 308 und die SNW 312 entlang der vertikalen Achse 304. In einigen Ausführungsformen sind die vertikale Achse 304 und die horizontale Achse 306 den MBLS 300 halbierend dargestellt.
  • Außerdem oder alternativ schließt der MBLS 300 auch einen ersten Stromversorgungsknoten (siehe 670, 6) ein, der so eingerichtet ist, dass er eine erste Stromversorgungsspannung (z. B. VDDL) aufweist. In einigen Ausführungsformen ist der erste Stromversorgungsknoten auf einer ersten Spannungsdomänenspannung (VDDL) und befindet sich innerhalb des gemeinsamen FNW 350. In einigen Ausführungsformen schließt der MBLS 300 auch einen zweiten Stromversorgungsknoten (siehe 770, 7) ein, der so eingerichtet ist, dass er eine zweite Spannungsdomänenspannung (z. B. VDD) aufweist. Außerdem oder alternativ befindet sich die zweite Stromversorgung innerhalb der SNW 308 und/oder der SNW 312. In einigen Ausführungsformen, schließt der MBLS 300 auch die Eingangsschaltung 316 ein, die Folgendes einschließt: einen ersten PMOS-Transistor (siehe P1, 6), der in der FNW 350 auf der ersten Seite 310 der vertikalen Achse 304 angeordnet ist, und einen ersten Source-/Drain-Anschluss (S/D-Anschluss) (6) einschließt, der mit dem ersten Stromversorgungsknoten gekoppelt ist, und die Eingangsschaltung 318, die einen zweiten PMOS-Transistor (siehe P12, 6) einschließt, der in der FNW 350 auf der zweiten Seite 314 der vertikalen Achse 304 angeordnet ist und einen zweiten S/D-Anschluss (6) einschließt, der mit dem ersten Stromversorgungsknoten gekoppelt ist, wobei die Eingangsschaltungen 316, 318 dazu eingerichtet sind, ein Eingangssignal zu empfangen (siehe Data-1, Data-2, 6), das Spannungspegel aufweist, die einer ersten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 300 auch den SBLS 322A ein, der Folgendes einschließt: einen dritten PMOS-Transistor (siehe P5, 7), der in der SNW 308 angeordnet ist und einen dritten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen vierten PMOS-Transistor (siehe P6, 7), der in der SNW 308 angeordnet ist und einen vierten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 322A Datenausgabesignale von der Eingangsschaltung 316 empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 300 auch den SBLS 322B ein, der Folgendes einschließt: einen fünften PMOS-Transistor (siehe P16, 7), der in der SNW 312 angeordnet ist und einen fünften S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen sechsten PMOS-Transistor (siehe P17, 7), der in der SNW 312 angeordnet ist und einen sechsten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 322B Datenausgabesignale von der Eingangsschaltung 318 empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • In einigen Ausführungsformen schließt der MBLS 300 auch eine Steuerschaltung 380 ein, die mit den SBLSs 322A und 322B elektrisch gekoppelt ist und dazu eingerichtet ist, ein TOGLd-Signal (782, 7) zu erzeugen und an jeden der SBLSs 322A und 322B auszugeben, wodurch ein Umschalten der SBLSs 322A und 322B zwischen einem Normalzustand und einem Bereitschaftszustand, entsprechend dem TOGL-Signal 307, bewirkt wird. In 3 befindet sich die Steuerschaltung 380 teilweise innerhalb der SNW 308. Außerdem oder alternativ befindet sich die Steuerschaltung 380 teilweise innerhalb der SNW 312. In einigen Ausführungsformen ist die Steuerschaltung 380 mit dem zweiten Stromversorgungsknoten (siehe 770, 7) elektrisch gekoppelt. In einigen Ausführungsformen schließt die Steuerschaltung 380 PMOS-Transistoren ein, die sich innerhalb der SNW 308 (7) oder der SNW 312 befinden. Außerdem oder alternativ gibt die Steuerschaltung 380 das TOGLd-Signal aus, das, wenn es an die SBLSs 322A und 322B gesendet wird, jeden der SBLSs 322 zwischen einem Normalzustand und einem Bereitschaftszustand umschaltet. Der SBLS 322A befindet sich in der SNW 308, während sich der andere SBLS, nämlich 322B, in der SNW 312 befindet.
  • In einigen Ausführungsformen erreicht jedes der Eingangssignale (z. B. Data-1, Data-2) die Eingangsschaltungen 316 und 318 mit Pegeln, die einer ersten Spannungsdomäne (z. B. VDDL) entsprechen. Außerdem oder alternativ geben die Eingangsschaltungen 316 und 318 dann Datensignale (z. B. ib1, ibb1, ib2, ibb2) mit VDDL entsprechend an die SBLSs 322A und 322B aus. In einigen Ausführungsformen nehmen die SBLSs 322A und 322B die von den Eingangsschaltungen 316 und 318 empfangenen Datensignale (z. B. ib1, ibb1, ib2, ibb2) und setzen sie in Ausgabedatensignale (z. B. Z1, Z2) mit VDD um. Außerdem oder alternativ repräsentiert Z1 (d. h. mit VDD) Data-1 (d. h. mit VDDL) und Z2 (d. h. mit VDD) repräsentiert Data-2 (d. h. mit VDDL), und VDD, d. h. Z1 und Z2 sind hinsichtlich des Pegels umgesetzte Repräsentationen der entsprechenden Eingangssignale Data-1 und Data-2.
  • 4 ist ein Blockdiagramm eines MBLS 400 mit vier SBLSs 422A, 422B, 422C und 422D gemäß einigen Ausführungsformen.
  • Der MBLS 400 schließt vier Exemplare des SBLS (nachstehend erörtert) ein, d. h. ist mehrbitfähig, und ist somit den MBLSs 200 und 300 ähnlich. In einigen Ausführungsformen wird der MBLS 400 im Bereich 106 in der IC 100 verwendet. In einigen Ausführungsformen ist der MBLS 400 den MBLSs 200 und 300 ähnlich, nur dass der MBLS 400 dazu eingerichtet ist, vier Eingangssignale aus einer ersten Spannungsdomäne in eine zweite Spannungsdomäne umzusetzen, wobei die MBLSs 200 und 300 dazu eingerichtet sind, zwei Eingangssignale aus einer ersten Spannungsdomäne in eine zweite Spannungsdomäne umzusetzen.
  • In einigen Ausführungsformen schließt der MBLS 400 eine FNW 450 ein, die sich an einem Schnittpunkt einer vertikalen Achse 404 und einer horizontalen Achse 406 befindet. Außerdem oder alternativ schließt der MBLS 400 auch eine SNW 408 ein, die sich entlang der horizontalen Achse 406 auf einer ersten Seite 410 der vertikalen Achse 404 befindet, und eine SNW 412, die sich entlang der horizontalen Achse 406 auf einer zweiten Seite 414 der vertikalen Achse 404 befindet. In einigen Ausführungsformen halbiert die horizontale Achse 406 jede der SNW 408 und SNW 412. In einigen Ausführungsformen halbiert die horizontale Achse 406 die FNW 450. In einigen Ausführungsformen befinden sich die SNW 408 und die 4NW 312 entlang der vertikalen Achse 404. In einigen Ausführungsformen sind die vertikale Achse 404 und die horizontale Achse 406 den MBLS 400 halbierend dargestellt.
  • Außerdem oder alternativ schließt der MBLS 400 auch einen ersten Stromversorgungsknoten (siehe 670, 6) ein, der so eingerichtet ist, dass er eine erste Stromversorgungsspannung (z. B. VDDL) aufweist. In einigen Ausführungsformen ist der erste Stromversorgungsknoten auf einer ersten Spannungsdomänenspannung (VDDL) und befindet sich innerhalb des gemeinsamen FNW 450. In einigen Ausführungsformen schließt der MBLS 400 auch einen zweiten Stromversorgungsknoten (siehe 770, 7) ein, der so eingerichtet ist, dass er eine zweite Spannungsdomänenspannung (z. B. VDD) aufweist. Außerdem oder alternativ befindet sich die zweite Stromversorgung innerhalb der SNW 408 und/oder der SNW 412. In einigen Ausführungsformen schließt der MBLS 400 auch die Eingangsschaltung 416 ein, die Folgendes einschließt: einen ersten PMOS-Transistor (siehe P1, 6), der in der FNW 450 auf der ersten Seite 410 der vertikalen Achse 404 angeordnet ist und einen ersten Source-/Drain-Anschluss (S/D-Anschluss) (6) einschließt, der mit dem ersten Stromversorgungsknoten gekoppelt ist, und die Eingangsschaltung 418, die einen zweiten PMOS-Transistor (siehe P12, 6) einschließt, der in der FNW 450 auf der zweiten Seite 414 der vertikalen Achse 404 angeordnet ist und einen zweiten S/D-Anschluss (6) einschließt, der mit dem ersten Stromversorgungsknoten gekoppelt ist, wobei die Eingangsschaltungen 416, 418 dazu eingerichtet sind, ein Eingangssignal zu empfangen (siehe Data-1, Data-4), das Spannungspegel aufweist, die einer ersten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 400 auch den SBLS 422A ein, der Folgendes einschließt: einen dritten PMOS-Transistor (siehe P5, 7), der in der SNW 408 angeordnet ist und einen dritten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen vierten PMOS-Transistor (siehe P6, 7), der in der SNW 408 angeordnet ist und einen vierten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 422A Datenausgabesignale von der Eingangsschaltung 415 empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 400 auch den SBLS 422B ein, der Folgendes einschließt: einen fünften PMOS-Transistor (siehe P16, 7), der in der SNW 412 angeordnet ist und einen fünften S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen sechsten PMOS-Transistor (siehe P17, 7), der in der SNW 412 angeordnet ist und einen sechsten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 422B Datenausgabesignale von der Eingangsschaltung 417 empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 400 auch den SBLS 422C ein, der Folgendes einschließt: einen siebten PMOS-Transistor (siehe P5, 7), der in der SNW 408 angeordnet ist und einen siebten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen achten PMOS-Transistor (siehe P6, 7), der in der SNW 408 angeordnet ist und einen achten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 422C Datenausgabesignale von der Eingangsschaltung 416 empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 400 auch den SBLS 422D ein, der Folgendes einschließt: einen neunten PMOS-Transistor (siehe P16, 7), der in der SNW 412 angeordnet ist und einen neunten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen zehnten PMOS-Transistor (siehe P17, 7), der in der SNW 412 angeordnet ist und einen zehnten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 422D Datenausgabesignale von der Eingangsschaltung 418 empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • In einigen Ausführungsformen schließt der MBLS 400 auch eine Steuerschaltung 480 ein, die mit den SBLSs 422A, 422B, 422C und 422D elektrisch gekoppelt ist und dazu eingerichtet ist, das TOGLd-Signal (782, 7) zu erzeugen und an jeden der SBLSs 422A, 422B, 422C und 422D auszugeben, wodurch ein Umschalten der SBLSs 422A, 422B, 422C und 422D zwischen einem Normalzustand und einem Bereitschaftszustand, entsprechend dem TOGL-Signal 407, bewirkt wird. In 4 befindet sich die Steuerschaltung 480 teilweise innerhalb der SNW 408. Außerdem oder alternativ befindet sich die Steuerschaltung 480 teilweise innerhalb der SNW 412. In einigen Ausführungsformen ist die Steuerschaltung 480 mit dem zweiten Stromversorgungsknoten (siehe 770, 7) elektrisch gekoppelt. In einigen Ausführungsformen schließt die Steuerschaltung 480 PMOS-Transistoren ein, die sich innerhalb der SNW 408 (7) oder der SNW 412 befinden. Außerdem oder alternativ gibt die Steuerschaltung 480 das TOGLd-Signal aus, das, wenn es an die SBLSs 422A, 422B, 422C und 422D gesendet wird, jeden SBLS 422A, 422B, 422C und 422D zwischen einem Normalzustand und einem Bereitschaftszustand umschaltet. Die SBLSs 422A und 422C befinden sich in der SNW 408, während sich die anderen SBLSs, nämlich 422B und 422D, in der SNW 412 befinden.
  • In einigen Ausführungsformen erreicht jedes der Eingangssignale (z. B. Data-1, Data-2, Data-3 und Data-4) die Eingangsschaltungen 415, 416, 417 und 418 mit Pegeln, die einer ersten Spannungsdomäne (z. B. VDDL) entsprechen. Außerdem oder alternativ geben die Eingangsschaltungen 415, 416, 417 und 418 dann Datensignale (z. B. ib1, ibb1, ib2, ibb2, ib3, ibb3, ib4 und ibb4) mit VDDL entsprechend an die SBLSs 422A, 422B, 422C und 422D aus. In einigen Ausführungsformen nehmen die SBLSs 422A, 422B, 422C und 422D die von den Eingangsschaltungen 415, 416, 417 und 418 empfangenen Datensignale (z. B. ib1, ibb1, ib2, ibb2, ib3, ibb3, ib4 und ibb4) und setzen sie in Ausgabedatensignale (z. B. Z1, Z2, Z3 und Z4) mit VDD um. Außerdem oder alternativ repräsentiert Z1 (d. h. mit VDD) Data-1 (d. h. mit VDDL), Z2 (d. h. mit VDD) repräsentiert Data-2 (d. h. mit VDDL), Z3 (d. h. mit VDD) repräsentiert Data-3 (d. h. mit VDDL), Z4 (d. h. mit VDD) repräsentiert Data-4 (d. h. mit VDDL). Folglich sind die Ausgabedatensignale Z1, Z2, Z3 und Z4 hinsichtlich des Pegels umgesetzte Repräsentationen der entsprechenden Eingangssignale Data-1, Data-2, Data-3 und Data-4.
  • 5 ist ein Blockdiagramm eines MBLS 500 mit acht SBLSs 522A, 522B, 522C, 522D, 522E, 522F, 522G und 522H gemäß einigen Ausführungsformen.
  • Der MBLS 500 schließt acht Exemplare eines SBLS (nachstehend erörtert) ein, d. h. ist mehrbitfähig, und ist somit den MBLSs 200, 300 und 400 ähnlich. In einigen Ausführungsformen wird der MBLS 500 im Bereich 106 in der IC 100 verwendet. In einigen Ausführungsformen ist der MBLS 500 den MBLSs 200, 300 und 400 ähnlich, nur dass der MBLS 500 dazu eingerichtet ist, acht Eingangssignale aus einer ersten Spannungsdomäne in eine zweite Spannungsdomäne umzusetzen, wobei die MBLSs 200 und 300 dazu eingerichtet sind, zwei Eingangssignale aus einer ersten Spannungsdomäne in eine zweite Spannungsdomäne umzusetzen und der MBLS 400 dazu eingerichtet ist, vier Eingangssignale aus der ersten Spannungsdomäne in eine zweite Spannungsdomäne umzusetzen.
  • In einigen Ausführungsformen schließt der MBLS 500 eine FNW 550 ein, die sich an einem Schnittpunkt einer vertikalen Achse 504 und einer horizontalen Achse 506 befindet. In einigen Ausführungsformen schließt der MBLS 500 auch eine SNW 508 und eine SNW 509 ein, die sich entlang der horizontalen Achse 506 auf einer ersten Seite 510 der vertikalen Achse 504 befinden, und eine SNW 512 und eine SNW 511, die sich entlang der horizontalen Achse 506 auf einer zweiten Seite 514 der vertikalen Achse 504 befinden. In einigen Ausführungsformen halbiert die horizontale Achse 506 jede der SNW 508, 509, 511 und 512. In einigen Ausführungsformen halbiert die horizontale Achse 506 die FNW 550. In einigen Ausführungsformen befinden sich die SNWs 508, 509, 511, 512 entlang der vertikalen Achse 504. In einigen Ausführungsformen sind die vertikale Achse 504 und die horizontale Achse 506 den MBLS 500 halbierend dargestellt.
  • Außerdem oder alternativ schließt der MBLS 500 auch einen ersten Stromversorgungsknoten (siehe 670, 6) ein, der so eingerichtet ist, dass er eine erste Stromversorgungsspannung (z. B. VDDL) aufweist. In einigen Ausführungsformen ist der erste Stromversorgungsknoten auf einer ersten Spannungsdomänenspannung (Vddl) und befindet sich innerhalb des gemeinsamen FNW 550. In einigen Ausführungsformen schließt der MBLS 500 auch einen zweiten Stromversorgungsknoten (siehe 770, 7) ein, der so eingerichtet ist, dass er eine zweite Spannungsdomänenspannung (z. B. VDD) aufweist. Außerdem oder alternativ befindet sich die zweite Stromversorgung innerhalb der SNW 508, 509, 511 und 512. Der MBLS 500 schließt auch die Eingangsschaltung 515A ein, die Folgendes einschließt: einen ersten PMOS-Transistor (siehe P1, 6), der in der FNW 550 auf der ersten Seite 510 der vertikalen Achse 504 angeordnet ist und einen ersten Source-/Drain-Anschluss (S/D-Anschluss) (6) einschließt, der mit dem ersten Stromversorgungsknoten gekoppelt ist, und die Eingangsschaltung 517A, die einen zweiten PMOS-Transistor (siehe P12, 6) einschließt, der in der FNW 550 auf der zweiten Seite 514 der vertikalen Achse 504 angeordnet ist und einen zweiten S/D-Anschluss ( 6) einschließt, der mit dem ersten Stromversorgungsknoten gekoppelt ist, wobei die Eingangsschaltungen 515A, 515B, 516A, 516B, 517A, 517B, 518A und 518B in einigen Ausführungsformen dazu eingerichtet sind, ein Eingangssignal zu empfangen (siehe Data-1, Data-2, Data-3, Data-4, Data-5, Data-6, Data-7 und Data-8), das Spannungspegel aufweist, die einer ersten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 500 auch den SBLS 522A ein, der Folgendes einschließt: einen dritten PMOS-Transistor (siehe P5, 7), der in der SNW 508 angeordnet ist und einen dritten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen vierten PMOS-Transistor (siehe P6, 7), der in der SNW 508 angeordnet ist, und einen vierten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 522A Datenausgabesignale von der Eingangsschaltung 515A empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 500 auch den SBLS 522B ein, der Folgendes einschließt: einen fünften PMOS-Transistor (siehe P16, 7), der in der SNW 512 angeordnet ist und einen fünften S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen sechsten PMOS-Transistor (siehe P17, 7), der in der SNW 512 angeordnet ist und einen sechsten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 522B Datenausgabesignale von der Eingangsschaltung 517A empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 500 auch den SBLS 522C ein, der Folgendes einschließt: einen siebten PMOS-Transistor (siehe P5, 7), der in der SNW 508 angeordnet ist und einen siebten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen achten PMOS-Transistor (siehe P6, 7), der in der SNW 508 angeordnet ist und einen achten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 522C Datenausgabesignale von der Eingangsschaltung 516A empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 500 auch den SBLS 522D ein, der Folgendes einschließt: einen neunten PMOS-Transistor (siehe P16, 7), der in der SNW 512 angeordnet ist und einen neunten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen zehnten PMOS-Transistor (siehe P17, 7), der in der SNW 512 angeordnet ist und einen zehnten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 522D Datenausgabesignale von der Eingangsschaltung 518A empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 500 außerdem den SBLS 522E ein, der Folgendes einschließt: einen elften PMOS-Transistor (siehe P5, 7), der in der SNW 509 angeordnet ist, und einen elften S/D-Anschluss (7), der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen zwölften PMOS-Transistor (siehe P6, 7), der in der SNW 509 angeordnet ist und einen zwölften S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 522E Datenausgabesignale von der Eingangsschaltung 515B empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 500 außerdem den SBLS 522F ein, der Folgendes einschließt: einen dreizehnten PMOS-Transistor (siehe P16, 7), der in der SNW 511 angeordnet ist und einen dreizehnten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen vierzehnten PMOS-Transistor (siehe P17, 7), der in der SNW 511 angeordnet ist und einen vierzehnten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 522F Datenausgabesignale von der Eingangsschaltung 517B empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 500 auch den SBLS 522G ein, der Folgendes einschließt: einen fünfzehnten PMOS-Transistor (siehe P5, 7), der in der SNW 509 angeordnet ist und einen fünfzehnten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen sechzehnten PMOS-Transistor (siehe P6, 7), der in der SNW 509 angeordnet ist und einen sechzehnten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 522G Datenausgabesignale von der Eingangsschaltung 516B empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 500 auch den SBLS 522H ein, der Folgendes einschließt: einen siebzehnten PMOS-Transistor (siehe P16, 7), der in der SNW 511 angeordnet ist und einen siebzehnten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen achtzehnten PMOS-Transistor (siehe P17, 7), der in der SNW 511 angeordnet ist und einen achtzehnten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 522H Datenausgabesignale von der Eingangsschaltung 518B empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • In einigen Ausführungsformen schließt der MBLS 500 auch eine Steuerschaltung 580 ein, die mit den SBLSs 522A, 522B, 522C, 522D, 522E, 522F, 522G und 522H elektrisch gekoppelt ist und dazu eingerichtet ist, das TOGLd-Signal (782, 7) zu erzeugen und an jeden der SBLSs 522A, 522B, 522C, 522D, 522E, 522F, 522G und 522H auszugeben, wodurch ein Umschalten der SBLSs 522A, 522B, 522C, 522D, 522E, 522F, 522G und 522H zwischen einem Normalzustand und einem Bereitschaftszustand, entsprechend dem TOGL-Signal 507, bewirkt wird. In 5 befindet sich die Steuerschaltung 580 teilweise innerhalb der SNW 508. Außerdem oder alternativ befindet sich die Steuerschaltung 580 teilweise innerhalb der SNW 512, der SNW 509 oder der SNW 511. In einigen Ausführungsformen ist die Steuerschaltung 580 mit dem zweiten Stromversorgungsknoten (siehe 770, 7) elektrisch gekoppelt. In einigen Ausführungsformen schließt die Steuerschaltung 580 PMOS-Transistoren ein, die sich innerhalb der SNW 508 (7), der SNW 509, der SNW 511 oder der SNW 512 befinden. Außerdem oder alternativ gibt die Steuerschaltung 580 das TOGLd-Signal aus, das, wenn es an die SBLSs 522A, 522B, 522C, 522D, 522E, 522F, 522G und 522H gesendet wird, jeden der SBLSs 522A, 522B, 522C, 522D, 522E, 522F, 522G und 522H zwischen einem Normalzustand und einem Bereitschaftszustand umschaltet. Die SBLSs 522A und 522C befinden sich in der SNW 508, die SBLSs 522B und 522D befinden sich in der SNW 512, die SBLSs 522E und 522G befinden sich in der SNW 509 und die SBLSs 522F und 522H befinden sich in der SNW 511.
  • In einigen Ausführungsformen erreicht jedes der Eingangssignale (z. B. Data-1, Data-2, Data-3, Data-4, Data-5, Data-6, Data-7 und Data-8) die Eingangsschaltungen 515A, 515B, 516A, 516B, 517A, 517B, 518A und 518B mit Pegeln, die einer ersten Spannungsdomäne (z. B. VDDL) entsprechen. Außerdem oder alternativ geben die Eingangsschaltungen 515A, 515B, 516A, 516B, 517A, 517B, 518A und 518B dann Datensignale (z. B. ib1, ibb1, ib2, ibb2, ib3, ibb3, ib4, ibb4, ib5, ibb5, ib6, ibb6, ib7, ibb7, ib8 und ibb8) mit VDDL entsprechend an die SBLSs 522A, 522B, 522C, 522D, 522E, 522F, 522G und 522H aus. In einigen Ausführungsformen nehmen die SBLSs 522A, 522B, 522C, 522D, 522E, 522F, 522G und 522H die von den Eingangsschaltungen 515A, 515B, 516A, 516B, 517A, 517B, 518A und 518B empfangenen Datensignale (z. B. ib1, ibb1, ib2, ibb2, ib3, ibb3, ib4, ibb4, ib5, ibb5, ib6, ibb6, ib7, ibb7, ib8 und ibb8) und setzen sie in Ausgabedatensignale (z. B. Z1, Z2, Z3, Z4, Z5, Z6, Z7 und Z8) mit VDD um. Außerdem oder alternativ repräsentiert Z1 (d. h. mit VDD) Data-1 (d. h. mit VDDL), und Z2 (d. h. mit VDD) repräsentiert Data-2 (d. h. mit VDDL), Z3 (d. h. mit VDD) repräsentiert Data-3 (d. h. mit VDDL) und Z4 (d. h. mit VDD) repräsentiert Data-4 (d. h. mit VDDL), Z5 (d. h. mit VDD) repräsentiert Data-5 (d. h. mit VDDL) und Z6 (d. h. mit VDD) repräsentiert Data-6 (d. h. mit VDDL) VDD, Z7 (d. h. mit VDD) repräsentiert Data-7 (d. h. mit VDDL) und Z8 (d. h. mit VDD) repräsentiert Data-8 (d. h. mit VDDL), d. h. Z1, Z2, Z3, Z4, Z5, Z6, Z7 und Z8 sind hinsichtlich des Pegels umgesetzte Repräsentationen der entsprechenden Signale Data-1, Data-2, Data-3, Data-4, Data-5, Data-6, Data-7 und Data-8.
  • 6 ist ein Blockdiagramm einer ersten Spannungsdomäne NWELL (FNW) 650 in einem 2-Bit-MBLS, gemäß einigen Ausführungsformen.
  • Außerdem oder alternativ ist die FNW 650 den FNWs 250, 350, 450 und 550 der MBLSs 200, 300, 400 und 500 ähnlich, und die Eingangsschaltungen 616 und 618 sind den Eingangsschaltungen 216, 218, 316 und 318 ähnlich. Die FNW 650 ist auch der FNW 450 ähnlich, insofern, als die FNW 650 eine erste und eine zweite Eingangsschaltung einschließt, z. B. entsprechen die Eingangsschaltungen 616 und 618 den Eingangsschaltungen 415 und 417; die FNW 650 unterscheidet sich von der FNW 450 auch darin, dass die FNW 650 keine dritte und vierte Eingangsschaltung einschließt, die z. B. den zusätzlichen Eingangsschaltungen 416 und 418 entsprechen. Außerdem oder alternativ ist die FNW 650 der FNW 550 ähnlich, unterscheidet sich aber von der FNW 550 darin, dass die FNW im Vergleich zur FNW 550 sechs Eingangsschaltungen weniger einschließt.
  • In einigen Ausführungsformen wird das Data-1-Signal an einem Eingang 660 der Eingangsschaltung 616 bereitgestellt, und das Data-2-Signal wird am Eingang 662 der Eingangsschaltung 618 bereitgestellt. Die Datensignale Data-1 und Data-2 werden aus einer ersten Spannungsdomäne (z. B. VDDL), wie der Spannungsdomäne 102, empfangen. Außerdem oder alternativ schließen die Eingangsschaltungen 616 und 618 hintereinandergeschaltete Inverter 664A und 664B sowie 668A und 668B ein.
  • In einigen Ausführungsformen schließt die Eingangsschaltung 616 PMOS-Transistoren P1 bis P2 und NMOS-Transistoren N1 bis N2 ein. Zusammen stellen die Transistoren P1 und N1 den Inverter 664A dar. Die Gates der Transistoren P1 und N1 sind miteinander gekoppelt und stellen den Eingang 660 des Inverters 664A dar. Insbesondere ist der Transistor P1 zwischen den ersten Stromversorgungsknoten 670 und einen Knoten nd01 gekoppelt, wobei der Letztere den Ausgang des Inverters 664A darstellt, an dem das Datensignal ib1 bereitgestellt wird. Der Transistor N1 ist zwischen den Knoten nd01 und einen dritten Stromversorgungsknoten 690 (z. B. VSS) gekoppelt.
  • Zusammen stellen die Transistoren P2 und N2 den Inverter 664B dar. Die Gates der Transistoren P2 und N2 sind miteinander gekoppelt und stellen einen Eingang zu einem Inverter 664B dar, der mit dem Knoten nd01 gekoppelt ist. Insbesondere ist der Transistor P2 zwischen den ersten Stromversorgungsknoten 670 und einen Knoten nd02 gekoppelt, wobei der Letztere den Ausgang des Inverters 664B darstellt. Der Knoten nd02 stellt auch den Ausgangsknoten der Eingangsschaltung 616 dar, an dem das Signal ibb1 bereitgestellt wird.
  • In einigen Ausführungsformen schließt die Eingangsschaltung 618 PMOS-Transistoren P12 bis P13 und NMOS-Transistoren N10 bis N13 sowie Knoten nd03 und nd04 ein. Die Transistoren P12 bis P13 und N10 bis N11 entsprechen den Transistoren P1 bis P2 und N1 bis N2, und die Knoten nd03 bis nd04 entsprechen den Knoten nd01 bis nd02, in Aspekte der Anordnungen, Kopplung oder dergleichen. Das Datensignal ib2 wird am Knoten nd03 bereitgestellt. Der Knoten nd04 stellt auch den Ausgangsknoten der Eingangsschaltung 618 dar, an dem das Signal ibb2 bereitgestellt wird.
  • In einigen Ausführungsformen gibt jeder der Inverter 664A, 664B, 668A, 668B eine Spannung aus, die den zu einer entsprechenden Eingangsspannung entgegengesetzten Logikpegel darstellt, d. h. invertiert das als Eingabe empfangene Signal. Außerdem oder alternativ wird, bezüglich jedes der Inverter 664A, 664B, 668A, 668B, wenn das angelegte Eingangssignal niedrig ist, das Ausgangssignal dann hoch, und umgekehrt. Die Inverter 664A, 664B, 668A, 668B schließen einen NMOS-Transistor (als N1, N2, N10 und N11 bezeichnet) und einen PMOS-Transistor (als P1, P2, P12 und P13 bezeichnet) ein.
  • In einigen Ausführungsformen ist ein erster Stromversorgungsknoten, z. B. Exemplare des Stromversorgungsknotens 670, so eingerichtet, dass er eine erste Stromversorgungsspannung (z. B. VDDL) aufweist. Außerdem oder alternativ schließen die Eingangsschaltungen 616, 618 PMOS-Transistoren P1 und P2 sowie P12 und P13 ein, die in der FNW 650 angeordnet sind. In einigen Ausführungsformen befinden sich die PMOS-Transistoren P1, P2 auf einer ersten Seite 610 der vertikalen Achse 604 und schließen entsprechend Source-/Drain-Anschlüsse (S/D-Anschlüsse) ein, die mit dem (den) Stromversorgungsknoten 670 gekoppelt sind. Außerdem oder alternativ sind die PMOS-Transistoren P12, P13 in der FNW 650 auf der zweiten Seite 614 der vertikalen Achse 604 angeordnet und schließen entsprechend S/D-Anschlüsse ein, die mit dem Stromversorgungsknoten 670 gekoppelt sind. In einigen Ausführungsformen ist jede der Eingangsschaltungen 616, 618 dazu eingerichtet, ein entsprechendes Eingangssignal (z. B. Data-1, Data-2) mit Spannungspegeln zu empfangen, der einer ersten Spannungsdomäne (VDDL) entspricht.
  • In einigen Ausführungsformen ist ein zweiter Stromversorgungsknoten, z. B. Exemplare des Stromversorgungsknotens 690, so eingerichtet, dass er eine zweite Stromversorgungsspannung (z. B. VSS) aufweist. Außerdem oder alternativ schließen die Eingangsschaltungen 616, 618 NMOS-Transistoren N1 und N2 sowie N10 und N11 ein, die außerhalb der FNW 650 angeordnet sind. In einigen Ausführungsformen befinden sich die NMOS-Transistoren N1, N2 auf einer ersten Seite 610 der vertikalen Achse 604 und schließen entsprechend Source-/Drain-Anschlüsse (S/D-Anschlüsse) ein, die mit dem Stromversorgungsknoten 690 gekoppelt sind. Außerdem oder alternativ sind die NMOS-Transistoren N10 und N11 außerhalb der FNW 650 auf der zweiten Seite 614 der vertikalen Achse 604 angeordnet und schließen S/D-Anschlüsse ein, die mit dem Stromversorgungsknoten 690 gekoppelt sind.
  • In einigen Ausführungsformen empfangen die Inverter 664A, 668A entsprechend die Signale Data-1 und Data-2 als Eingangssignale und geben entsprechend invertierte Versionen von Data-1 und Data-2 als Ausgangssignale, nämlich als die entsprechenden Signale 1b1 und 1b2, aus. Das heißt, die Inverter 664, 664 invertieren Data-1 und Data-2 in entsprechende Signale 1b1 und 1b2. Außerdem oder alternativ gilt, wenn Data-1 einen hohen Pegel aufweist, dann weist ib1 einen niedrigen Pegel auf, und umgekehrt. In einigen Ausführungsformen gilt, wenn Data-2 einen hohen Pegel aufweist, dann weist ib2 einen niedrigen Pegel auf, und umgekehrt. In einigen Ausführungsformen invertieren dann die Inverter 664B, 668B die Eingangssignale ib1 und ib2 entsprechend. Die Inverter 664B, 668B empfangen entsprechend die Signale ib1 und ib2 als Eingangssignale und geben entsprechend invertierte Versionen von ib1 und ib2 als Ausgangssignale, nämlich als entsprechende Signale 1bb1 und 1bb2, aus. Das heißt, die Inverter 664, 664 invertieren ib1 und ib2 in entsprechende Signale 1bb1 und 1bb2. Außerdem oder alternativ gilt, wenn ib1 einen niedrigen Pegel aufweist, dann weist ibb1 einen hohen Pegel auf (z. B. wie das ursprüngliche Eingangssignal Data-1), und umgekehrt. In einigen Ausführungsformen gilt, wenn ib2 einen niedrigen Pegel aufweist, dann weist ibb2 einen hohen Pegel auf (z. B. wie das ursprüngliche Eingangssignal Data-2), und umgekehrt. Die Signale ibb1 und ibb2 weisen entsprechend den gleichen logischen Zustand wie Data-1 und Data-2 auf, aber die Signale ibb1 und ibb2 sind gegenüber Data-1 und Data-2 entsprechend verzögert. Außerdem oder alternativ dienen die hintereinandergeschalteten Inverter 664A und 664B sowie 668A und 668B als entsprechende Puffer.
  • 7 ist ein Blockdiagramm von Einzelbit-SBLSs 722A und 722B gemäß einigen Ausführungsformen.
  • Außerdem oder alternativ sind die SBLSs 722A und 722B den SBLSs 222, 322, 422 und 522 der MBLSs 200, 300, 400 und 500 ähnlich, und die Steuerschaltung 780 ist den Steuerschaltungen 280, 380, 480 und 580 ähnlich. In einigen Ausführungsformen sind die SNW 708 und die SNW 712 auch den SNWs 208, 212, 308, 312, 408, 412, 508, 509, 511 und der NW 512 insofern ähnlich, als sie alle beide teilweise einen SBLS (z. B. PMOS-Transistoren) einschließen. In einigen Ausführungsformen sind die SNWs 708 und 712 auch den FNWs 408 und 412 ähnlich, nur das die FNWs 408 und 412 entsprechend zusätzliche SBLSs 422C und 422D einschließen. Außerdem oder alternativ sind in einigen Ausführungsformen die SNWs 708 und 712 den SNWs 508, 509, 511 und 512 ähnlich, nur dass die SNWs 508, 509, 511 und 512 entsprechend zusätzliche SBLSs 522C, 522D, 522E, 522F, 522G und 522H einschließen.
  • In einigen Ausführungsformen sind die SNWs 708 und 712 den SNWs 308 und 312 ähnlich. Außerdem oder alternativ befinden sich die SNWs 708 und 712 innerhalb eines MBLS, wie dem MBLS 200, 300, 400 oder 500. In einigen Ausführungsformen sind die SNWs 708 und 712 teilweise belegt mit dem SBLS 722A, der teilweise die SNW 708 belegt, und dem SBLS 722B, der teilweise die SNW 712 belegt. Außerdem oder alternativ nimmt die Steuerschaltung 780 teilweise die SNW 708 ein; die Steuerschaltung 780 ist jedoch auch so eingerichtet, dass sie sich teilweise innerhalb der SNW 712 befindet. Ungeachtet dessen, ob die SNWs 708 und 712 sich innerhalb eines MBLS 200, 300, 400 oder 500 befinden, ist in einigen Ausführungsformen nur eine Steuerschaltung für jeden MBLS erforderlich. Außerdem oder alternativ hilft die gemeinsame Nutzung von SNWs, wie in 2, 3, 4, 5, 6 und 7 gezeigt, den Flächenbedarf der MBLS-Schaltung zu verringern, wobei das Einschränken jeder MBLS-Schaltung auf eine Steuerschaltung auch den Platzbedarf in der MBLS-Schaltung sowie den Leistungsbedarf der MBLS-Schaltung verringert, da weniger Transistoren als bei anderen Lösungsansätzen verwendet werden.
  • In einigen Ausführungsformen wird die Steuerschaltung 780 durch VDD in der zweiten Spannungsdomäne am zweiten Stromversorgungsknoten 770 versorgt. Außerdem oder alternativ ist ein Steuersignal 707, nämlich das TOGL-Signal 707, ein Eingangssignal für die Steuerschaltung 780, das aus einer zweiten Spannungsdomäne, wie der Spannungsdomäne 104, empfangen wird. In einigen Ausführungsformen schließt die Steuerschaltung 780 hintereinandergeschaltete Inverter 764A und 764B ein.
  • In einigen Ausführungsformen schließt die Steuerschaltung 780 die PMOS-Transistoren P10 bis P11 und die NMOS-Transistoren N7, N8 und N9 ein. Zusammen stellen die Transistoren P10 und N8 den Inverter 764A dar. Die Gates der Transistoren P10 und N8 sind miteinander gekoppelt und stellen einen Eingang 7 des Inverters 764A dar, und der Eingang ist mit einem Knoten 08 gekoppelt, an dem das TOGL-Signal 707 bereitgestellt wird. Insbesondere ist der Transistor P10 zwischen den zweiten Stromversorgungsknoten 770 und einen Knoten nd09 gekoppelt, wobei der Letztere den Ausgang des Inverters 764A darstellt, an dem ein Signal TOGL (nachstehend erörtert) bereitgestellt wird. Der Transistor N8 ist zwischen den Knoten nd09 und einen dritten Stromversorgungsknoten 790 (z. B. Vss) gekoppelt. Der Knoten nd09 stellt auch einen ersten Ausgangsknoten der Steuerschaltung 780 dar.
  • Zusammen stellen die Transistoren P11 und N9 den Inverter 764B dar. Die Gates der Transistoren P11 und N9 sind miteinander gekoppelt und stellen einen Eingang zu einem Inverter 764B dar, der mit dem Knoten nd09 gekoppelt ist. Insbesondere ist der Transistor P11 zwischen den zweiten Stromversorgungsknoten 770 und einen Knoten nd10 gekoppelt, wobei der Letztere den Ausgang des Inverters 764B darstellt, an dem ein Signal TOGLd (nachstehend erörtert) bereitgestellt wird. Der Transistor N9 ist zwischen den Knoten nd10 und den dritten Stromversorgungsknoten 790 gekoppelt. Der Knoten nd10 stellt auch einen zweiten Ausgangsknoten der Steuerschaltung 780 dar.
  • Der Transistor N7 ist zwischen einen Knoten n11 und den dritten Stromversorgungsknoten 790 gekoppelt. Der Gate-Anschluss des Transistors ist so eingerichtet, dass er das Signal TOGLd (nachstehend erörtert) empfängt.
  • In einigen Ausführungsformen gibt jeder der Inverter 764A und 764B eine Spannung aus, die den zu einer entsprechenden Eingangsspannung entgegengesetzten Logikpegel darstellt, d. h. invertiert das entsprechende Eingangssignal. Der Inverter 764A empfängt das TOGL-Signal 707 und gibt eine invertierte Version des TOGL-Signals 707, nämlich das Signal TOGL, aus. Der Inverter 764B empfängt das Signal TOGL und gibt eine invertierte Version des Signals TOGL, nämlich ein Signal TOGLd, aus. Das TOGLd-Signal weist den gleichen logischen Zustand wie das TOGL-Signal 707 auf, aber das TOGLd-Signal ist gegenüber dem TOGL-Signal 707 verzögert. Dementsprechend zeigt das Suffix „d“ an, dass das TOGLd-Signal eine verzögerte Version des TOGL-Signals 707 ist. Außerdem oder alternativ wird das Signal TOGLd, wenn das TOGL-Signal 707 niedrig ist, dann hoch, und umgekehrt. In einigen Ausführungsformen schließt jeder der Inverter 764A und 764B einen einzigen NMOS-Transistor (entsprechend als N8 und N9 bezeichnet) und einen einzigen PMOS-Transistor (entsprechend als P10 und P11 bezeichnet) ein. Außerdem oder alternativ dienen die hintereinandergeschalteten Inverter 764A und 764B gemeinsam dazu, das TOGL-Signal 707 als eine Eingabe für jeden der SBLSs 722A und 722B zu puffern, wobei die gepufferte Version des TOGL-Signals 707 das TOGLd-Signal ist.
  • In einigen Ausführungsformen ist jedes Exemplar des Stromversorgungsknotens 770 so eingerichtet, dass er eine zweite Stromversorgungsspannung (z. B. VDD) aufweist. Außerdem oder alternativ schließt die Steuerschaltung 780 PMOS-Transistoren P10 und P11 ein, die in der SNW 708 angeordnet sind. In einigen Ausführungsformen schließt jeder der PMOS-Transistoren P10 und P11 einen S/D-Anschluss ein, der mit einem entsprechenden Exemplar des Stromversorgungsknotens 770 gekoppelt ist.
  • In einigen Ausführungsformen befinden sich die SNW 708 und die SNW 712 entlang einer horizontalen Achse oder entlang einer vertikalen Achse eines MBLS, z. B. wie in 3, 4, 5 und 6 gezeigt. Außerdem oder alternativ befinden sich die SNW 708 und die SNW 712 benachbart, wie in 7 gezeigt. In einigen Ausführungsformen ist ein zweiter Stromversorgungsknoten 770 so eingerichtet, dass er eine zweite Versorgungsspannung (z. B. VDD) aufweist. Außerdem oder alternativ schließt der SBLS 722A mehrere PMOS-Transistoren (P3, P4, P5, P6, P7, P8 und P9) ein, die in der SNW 708 angeordnet sind und S/D-Anschlüsse aufweisen, die mit einem zweiten Stromversorgungsknoten 770 gekoppelt sind. In einigen Ausführungsformen schließt der SBLS 722B mehrere andere PMOS-Transistoren (P14, P15, P16, P17, P18, P19 und P20) ein, die in der SNW 712 angeordnet sind und S/D-Anschlüsse aufweisen, die mit dem zweiten Stromversorgungsknoten 770 gekoppelt sind. In einigen Ausführungsformen empfangen die SBLSs 722A und 722B Eingangssignale (z. B. ib1 und ibb1 sowie ib2 und ibb2) von Eingangsschaltungen, wie den Eingangsschaltungen 616 und 618, und setzen die Eingangssignale aus der ersten Spannungsdomäne (z. B. VDDL) in die zweite Spannungsdomäne (z. B. VDD) um. Außerdem oder alternativ ist die Steuerschaltung 780 dazu eingerichtet, die SBLSs 722A und 722B entsprechend dem TOGL-Signal 707 zwischen einem Normalzustand und einem Bereitschaftszustand umzuschalten.
  • In 7 schließt der SBLS 722A zusätzlich zu den PMOS-Transistoren P3 bis P9 ferner NMOS-Transistoren N3, N4, N5 und N6 ein. Jeder der Transistoren P5 bis P9 weist einen Source-Anschluss auf, der mit einem Exemplar des ersten Stromversorgungsknotens 770 (VDD) gekoppelt ist. Der Transistor P5 ist zwischen den ersten Stromversorgungsknoten 770 und einen Knoten nd12 gekoppelt. Der Transistor P3 ist zwischen den Knoten nd12 und einen Knoten nd14 gekoppelt. Der Transistor N3 ist zwischen den Knoten nd14 und einen Knoten nd11 gekoppelt. Der Transistor P6 ist zwischen den ersten Stromversorgungsknoten 770 und einen Knoten nd13 gekoppelt. Der Transistor P4 ist zwischen den Knoten nd13 und einen Knoten nd15 gekoppelt. Der Transistor N4 ist zwischen den Knoten nd15 und den Knoten nd11 gekoppelt.
  • Im SBLS 722A ist der Gate-Anschluss des Transistors P5 mit dem Knoten nd15 gekoppelt. Der Gate-Anschluss des Transistors P6 ist mit dem Knoten nd14 gekoppelt. In einigen Ausführungsformen sind die Gate-Anschlüsse der Transistoren P5 und P6 als in Bezug auf die entsprechenden Knoten nd15 und nd14 über Kreuz gekoppelt beschrieben. Der Gate-Anschluss jedes der Transistoren P3 und N3 ist mit dem Signal ibb1 gekoppelt. Der Gate-Anschluss jedes der Transistoren P4 und N4 ist mit dem Eingangssignal ib1 gekoppelt. Der Transistor P7 ist zwischen den ersten Stromversorgungsknoten 770 und den Knoten nd15 gekoppelt.
  • Zusammen stellen die Transistoren P8 und N5 einen Inverter dar. Die Gates der Transistoren P8 und N5 sind miteinander gekoppelt und stellen einen Eingang zu dem Inverter dar, wobei der Eingang mit dem Knoten nd15 gekoppelt ist. Insbesondere ist der Transistor P8 zwischen den ersten Stromversorgungsknoten 770 und einen Knoten nd16 gekoppelt, wobei der Letztere den Ausgang des Inverters darstellt. Der Transistor N5 ist zwischen den Knoten nd16 und einen dritten Stromversorgungsknoten 790 gekoppelt.
  • Zusammen stellen die Transistoren P9 und N6 einen Inverter dar. Die Gates der Transistoren P9 und N6 sind miteinander gekoppelt und stellen einen Eingang zu dem Inverter dar, wobei der Eingang mit dem Knoten nd16 gekoppelt ist. Insbesondere ist der Transistor P9 zwischen den ersten Stromversorgungsknoten 770 und einen Knoten nd17 gekoppelt, wobei der Letztere den Ausgang des Inverters darstellt. Der Transistor N6 ist zwischen den Knoten nd17 und den dritten Stromversorgungsknoten 790 gekoppelt. Der Knoten nd17 stellt auch den Ausgangsknoten des SBLS 722A dar, an dem das Ausgangssignal Z1 bereitgestellt wird.
  • In 7 schließt der SBLS 722B zusätzlich zu den PMOS-Transistoren P14 bis P20 ferner NMOS-Transistoren N12, N13, N14 und N15 und Knoten nd18, nd19, nd20, nd21, nd22 und nd23 ein. Die Transistoren P14 bis P20 und N12 bis N15 entsprechen den Transistoren P3 bis P9 und N3 bis N6, und die Knoten nd18 bis nd23 entsprechen den Knoten nd12 bis nd17, in Aspekte der Anordnungen, Kopplung oder dergleichen. Der Knoten nd23 stellt auch den Ausgangsknoten des SBLS 722B dar, an dem das Ausgangssignal Z2 bereitgestellt wird.
  • In 7 werden, wenn das Signal TOGLd einen hohen logischen Wert (High-Wert) aufweist, die SBLSs 722A und 722B so gesteuert, dass sie im Normalmodus arbeiten. Wenn das Signal TOGLd einen niedrigen logischen Wert (Low-Wert) aufweist, werden die SBLSs 722A und 722B so gesteuert, dass sie im Bereitschaftsmodus arbeiten. Das Signal TOGLd wird dem Gate-Anschluss jedes der Transistoren N7, P7 und P18 bereitgestellt. Der Kürze halber wird nur der Betrieb der Transistoren N7 und P7 in Bezug auf den Betrieb des SBLS 722A detailliert erörtert. Es versteht sich, dass der Betrieb der Transistoren N7 und P18 in Bezug auf den Betrieb des SBLS 722B dem Betrieb der Transistoren N7 und P7 in Bezug auf den Betrieb des SBLS 722A ähnlich ist.
  • Im Normalmodus, d. h. wenn das Signal TOGLd einen hohen logischen Wert aufweist, ist der Transistor P7 AUS-geschaltet bzw. gesperrt und der Transistor N7 ist EIN-geschaltet bzw. durchgesteuert. Wenn der Transistor P7 gesperrt ist, zieht der Transistor P7 den Knoten nd15 nicht auf VDD hoch. Wenn der Transistor N7 durchgesteuert ist, strebt der Transistor N7 danach, den Knoten nd11 auf VSS herunterzuziehen, was bedeutet, dass (1) der Transistor N3 Strom zum Knoten nd11 leiten wird, wenn der Transistor N3 durchgesteuert ist, und/oder (2) der Transistor N4 Strom zum Knoten nd11 leiten wird, wenn der Transistor N3 durchgesteuert ist.
  • Bedenkt man, dass die Gate-Anschlüsse der Transistoren N3 und N4 entsprechend dazu eingerichtet sind, die Eingangssignale ibb1 und ib1 zu empfangen, und dass das Eingangssignal ibb1 die Invertierung des Eingangssignals ib1 ist, dann ist der Transistor N3 gesperrt, wenn der Transistor N4 durchgesteuert ist, wenn das Eingangssignal ibb1 einen hohen logischen Wert aufweist, und umgekehrt. Wenn der Transistor N4 durchgesteuert ist, zieht er über den Transistor N7 den Knoten nd15 auf VSS. Wenn der Knoten nd15 auf VSS gezogen wird, wird der Transistor P5 durchgesteuert, wodurch der Knoten nd12 auf VDD hochgezogen wird. Wenn der Transistor N4 durchgesteuert ist, ist wiederum der Transistor N3 gesperrt; wenn der Transistor N3 gesperrt ist, ist der Transistor P3 durchgesteuert, also zieht der Transistor P3 den Knoten nd14 auf die Spannung am Knoten nd12 hoch, d. h. zieht den Knoten nd14 auf VDD hoch. Wenn der Knoten nd14 auf VDD hochgezogen wird, ist der Transistor P6 gesperrt und zieht also den Knoten nd13 nicht auf VDD hoch. Wenn der Transistor N4 durchgesteuert ist, ist der Transistor P4 gesperrt, also strebt der Transistor P4 nicht danach, den Knoten nd15 auf die Spannung am Knoten nd13 hochzuziehen.
  • Zusammenfassend wird, bezüglich des Normalmoduses, wenn der Transistor N4 durchgesteuert ist, weil das Eingangssignal ib1 einen hohen logischen Wert aufweist, der Knoten nd15 dann auf VSS heruntergezogen. Wenn der Knoten n15 auf VSS (d. h. auf einem niedrigen Logikpegel) ist, wird der Knoten nd16 auf VDD (d. h. einen hohen Logikpegel) hochgezogen und der Knoten nd17 wird auf Vss gezogen. Wenn der Knoten nd17 auf VSS gezogen wird, weist das Ausgangssignal Z1 des SBLS 722A einen niedrigen logischen Wert auf, sodass das Ausgangssignal Z1 dem Eingangssignal ibb1 folgt und die Invertierung des Eingangssignals ib1 ist. Somit reagiert im Normalmodus das Ausgangssignal Z1 des SBLS 722A auf Änderungen des Logikpegels der Eingangssignale ib1 und ibb1. Ferner erfolgt die Umsetzung der Eingangssignale ib1 und ibb1 faktisch ausgehend von Pegeln, die der ersten Leistungsdomäne entsprechen, in entsprechende Ausgangssignale Z1, die die Pegel aufweisen, die der zweiten Leitungsdomäne entsprechen.
  • Wenn der Transistor N4 gesperrt ist, ist der Transistor N3 wiederum durchgesteuert; wenn der Transistor N3 durchgesteuert ist, zieht der Transistor N4 den Knoten nd14 über den Transistor N7 auf VSS herunter. Wenn der Knoten nd14 auf VSS ist, wird der Transistor P6 durchgesteuert, also zieht der Transistor P6 den Knoten nd13 auf VDD hoch. Wenn der Transistor N4 gesperrt ist, kann er den Knoten nd15 nicht auf VSS ziehen. Wenn aber der Transistor N4 gesperrt ist, ist der Transistor P4 durchgesteuert, also strebt der Transistor P4 danach, den Knoten nd15 auf die Spannung am Knoten nd13, d. h. VDD, hochzuziehen. Wenn der Transistor P3 gesperrt ist, kann er nicht danach streben, den Knoten nd14 auf die Spannung am Knoten nd12 hochzuziehen. Wenn der Knoten nd15 auf VDD gezogen wird, ist der Transistor P5 gesperrt, also kann der Transistor P5 nicht danach streben, den Knoten nd12 auf VDD hochzuziehen.
  • Zusammenfassend ziehen, bezüglich des Normalmoduses, wenn der Transistor N4 gesperrt ist, weil das Eingangssignal ib1 einen niedrigen logischen Wert aufweist, die Transistoren P6 und P4 dann den Knoten nd15 auf VDD hoch. Wenn der Knoten n15 auf VDD (d. h. auf einem hohen Logikpegel) ist, wird der Knoten nd16 auf VSS (d. h. einen niedrigen Logikpegel) hochgezogen und der Knoten nd17 wird auf VDD gezogen. Wenn der Knoten nd17 auf VDD gezogen wird, weist das Ausgangssignal Z1 des SBLS 722A einen hohen logischen Wert auf, sodass wiederum das Ausgangssignal Z1 dem Eingangssignal ibb1 folgt und die Invertierung des Eingangssignals ib1 ist. Somit reagiert im Normalmodus wiederum das Ausgangssignal Z1 des SBLS 722A auf Änderungen der Logikpegel der Eingangssignale ib1 und ibb1. Ferner erfolgt die Umsetzung der Eingangssignale ib1 und ibb1 wiederum faktisch ausgehend von Pegeln, die der ersten Leistungsdomäne entsprechen, in entsprechende Ausgangssignale Z1, die die Pegel aufweisen, die der zweiten Leistungsdomäne entsprechen.
  • Im Bereitschaftsmodus, d. h. wenn das Signal TOGLd einen niedrigen logischen Wert aufweist, ist der Transistor P7 EIN-geschaltet bzw. durchgesteuert und der Transistor N7 ist AUS-geschaltet bzw. gesperrt. Wenn der Transistor N7 gesperrt ist, kann der Transistor N7 den Knoten nd11 nicht auf VSS herunterziehen, was bedeutet, dass (1) der Transistor N3 nicht fähig ist, Strom zum Knoten nd11 zu leiten, wenn der Transistor N3 durchgesteuert ist, und/oder (2) der Transistor N4 nicht fähig ist, Strom zum Knoten nd11 zu leiten, wenn der Transistor N3 durchgesteuert ist. Da weder der Transistor N3 noch der Transistor N4 fähig ist, Strom zum Knoten n11 zu leiten, verringert sich der Gesamtstromverbrauch des SBLS 722A. Im Bereitschaftsmodus hat der Betrieb der Transistoren N3 und N4 mit anderen Worten keinen Einfluss auf die Spannung am Knoten nd15. Aufgrund des Betriebs der Transistor P7 (nachstehend erörtert) wird der Betrieb der Transistoren P3 bis P6, wenn überhaupt, nur geringe Auswirkungen auf den Knoten nd15 haben.
  • Wenn der Transistor P7 durchgesteuert ist, zieht der Transistor P7 den Knoten nd15 auf VDD hoch. Wenn der Knoten n15 auf VDD (d. h. auf einem hohen Logikpegel) ist, wird der Knoten nd16 auf VSS (d. h. einen niedrigen Logikpegel) hochgezogen und der Knoten nd17 wird auf VDD gezogen. Des Weiteren, wenn das Signal TOGLd einen niedrigen logischen Wert aufweist, ist das Ausgangssignal Z1 des SBLS 722A ungeachtet der Logikpegel der Eingangssignale ib1 und ibb1 statisch auf einem hohen logischen Wert. Dementsprechend folgt im Bereitschaftsmodus das Ausgangssignal Z1 nicht dem Eingangssignal ibb1, und das Ausgangssignal Z1 stellt auch nicht die Invertierung des Eingangssignals ib1 dar. Somit reagiert im Bereitschaftsmodus wiederum das Ausgangssignal Z1 des SBLS 722A nicht auf Änderungen der Logikpegel der Eingangssignale ib1 und ibb1.
  • In einigen Ausführungsformen werden alternative Versionen der SBLSs 722A und 722B bereitgestellt, bei denen die Transistoren P7 und P18 der entsprechenden SBLSs 722A und 722B durch einen ersten und einen zweiten NMOS-Transistor (NFETs) (nicht gezeigt) ersetzt sind. Der erste NFET ist zwischen den Knoten nd15 und VSS gekoppelt. Der zweite NFET ist zwischen den Knoten nd22 und Vss gekoppelt. Jeder der ersten und zweiten NFETs ist dazu eingerichtet, das Signal TOGL zu empfangen. Ähnlich wie vorstehend wird sich die Erörterung auf den Betrieb der alternativen Version des SBLS 722A konzentrieren, da sie jener der alternativen Version des SBLS 722B ähnlich ist.
  • Im Normalmodus weist, bezüglich der alternativen Version des SBLS 722A, wenn das Signal TOGLd einen hohen logischen Wert aufweist, das Signal TOGL dann einen niedrigen logischen Wert auf, wodurch der erste NFET gesperrt ist. Wenn er gesperrt ist, kann der erste NFET den Knoten nd15 nicht auf VSS herunterziehen, und somit hat der erste NFET, wenn überhaupt, nur geringe Auswirkungen auf das Ausgangssignal Z1 der alternativen Version des SBLS 722A. Somit reagiert im Normalmodus das Ausgangssignal Z1 der alternativen Version des SBLS 722A auf Änderungen der Logikpegel der Eingangssignale ib1 und ibb1. Ferner erfolgt die Umsetzung der Eingangssignale ib1 und ibb1 faktisch ausgehend von Pegeln, die der ersten Leistungsdomäne entsprechen, in entsprechende Ausgangssignale Z1, die die Pegel aufweisen, die der zweiten Leistungsdomäne entsprechen.
  • Im Bereitschaftsmodus weist, bezüglich der alternativen Version des SBLS 722A, wenn das Signal TOGLd einen niedrigen logischen Wert aufweist, das Signal TOGL dann einen hohen logischen Wert auf, wodurch der erste NFET durchgesteuert ist. Wenn er durchgesteuert ist, zieht der erste NFET den Knoten n15 auf VSS. Wenn der Knoten n15 auf VSS (d. h. auf einem niedrigen Logikpegel) ist, wird der Knoten nd16 auf VDD (d. h. einen hohen Logikpegel) hochgezogen und der Knoten nd17 wird auf VSS gezogen. Des Weiteren, wenn das Signal TOGL einen niedrigen logischen Wert aufweist, ist das Ausgangssignal Z1 der alternativen Version des SBLS 722A ungeachtet der Logikpegel der Eingangssignale ib1 und ibb1 statisch auf einem hohen niedrigen logischen. Dementsprechend folgt im Bereitschaftsmodus das Ausgangssignal Z1 der alternativen Version des SBLS 722A nicht dem Eingangssignal ibb1, und das Ausgangssignal Z1 stellt auch nicht die Invertierung des Eingangssignals ib1 dar. Somit reagiert im Bereitschaftsmodus das Ausgangssignal Z1 des alternativen SBLS 722A nicht auf Änderungen der Logikpegel der Eingangssignale ib1 und ibb1.
  • In einigen Ausführungsformen erzeugt eine Verarbeitungsschaltung zur Energieverwaltung (nicht gezeigt) ein TOGL-Signal 707 und stellt dieses der Steuerschaltung 780 bereit. Außerdem oder alternativ wird das Steuersignal 707 verwendet, um zu steuern, wann die SBLSs 722A und 722B nicht verwendet werden sollen und/oder wann Strom eingespart werden soll, z. B. durch Abschalten der SBLSs 722A und 722B. Das TOGLd-Signal 782 wird am Gate-Anschluss des NMOS-Transistors N7 und an den Gate-Anschlüssen der PMOS-Transistoren P7 und P18 empfangen. In einigen Ausführungsformen schaltet die Kombination des TOGLd-Signals 782 an den Transistoren N7 und P7 faktisch den SBLS 722A zwischen einem Normalzustand und einem Bereitschaftszustand um. In einigen Ausführungsformen schaltet die Kombination des TOGLd-Signals 782 an den Transistoren N7 und P18 faktisch den SBLS 722B zwischen einem Normalzustand und einem Bereitschaftszustand um. In einigen Ausführungsformen bestimmen im Bereitschaftszustand die Leckverluste von jedem der SBLSs 722A und 722B den Leckverlust des MBLS.
  • 8, 9B, 9C und 9D sind entsprechende Layoutdiagramme von MBLS-Schaltungsstrukturen gemäß einigen Ausführungsformen, und 9A ist ein Layoutdiagramm eines SBLS.
  • Die Layoutdiagramme der 8 und 9A bis 9D repräsentieren entsprechende MBLS-Bereiche in entsprechenden Halbleiterbauelementen, die teilweise gemäß den Layoutdiagrammen von 8 und 9A bis 9D gefertigt sind. Folglich repräsentieren einzelne Formen (auch als Strukturierungen bekannt) in den Layoutdiagrammen von 8 und 9A bis 9D entsprechende individuelle Strukturen in entsprechenden MBLS-Bereichen entsprechender Halbleiterbauelemente, die teilweise entsprechend den Layoutdiagrammen von 8 und 9A bis 9D gefertigt sind.
  • Zur Vereinfachung der Erörterung werden Elemente in den Layoutdiagrammen von 8 und 9A bis 9D so bezeichnet, als ob sie Strukturen und nicht an sich Formen wären. Zum Beispiel ist jedes Exemplar der Form 851 in dem Layoutdiagramm von 8 eine Form einer aktiven Fläche, die einen aktiven Bereich in einem entsprechenden Halbleiterbauelement darstellt. In der folgenden Erörterung wird jedes Exemplar der Form 851 entsprechend als Exemplar eines aktiven Bereichs 851 und nicht als Exemplar einer Strukturierung 851 einer aktiven Fläche bezeichnet.
  • 8 ist ein Layoutdiagramm einer Schaltungsstruktur eines MBLS 800 gemäß einigen Ausführungsformen.
  • Der MBLS 800 schließt zwei Exemplare eines SBLS (nachstehend erörtert) ein, d. h. ist mehrbitfähig, und ist somit den MBLSs 200, 300, 400 und 500 ähnlich. In einigen Ausführungsformen wird der MBLS 800 im Bereich 106 in der IC 100 verwendet. In einigen Ausführungsformen ist der MBLS 800 den MBLSs 200, 300, 400 und 500 ähnlich, nur dass der MBLS 800 dazu eingerichtet ist, zwei Eingangssignale aus einer ersten Spannungsdomäne in eine zweite Spannungsdomäne umzusetzen, wobei der MBLS 400 dazu eingerichtet ist, vier Eingangssignale aus einer ersten Spannungsdomäne in eine zweite Spannungsdomäne umzusetzen und der MBLS 500 dazu eingerichtet ist, acht Eingangssignale aus einer ersten Spannungsdomäne in eine zweite Spannungsdomäne umzusetzen.
  • In einigen Ausführungsformen schließt der MBLS 800 eine FNW 850 ein, die sich an einem Schnittpunkt einer vertikalen Achse 804 und einer horizontalen Achse 806 befindet. In einigen Ausführungsformen schließt der MBLS 800 auch eine SNW 808 ein, die sich entlang der horizontalen Achse 806 auf einer ersten Seite 810 der vertikalen Achse 804 befindet, und eine SNW 512, die sich entlang der horizontalen Achse 306 auf einer zweiten Seite 814 der vertikalen Achse 804 befindet. In einigen Ausführungsformen halbiert die horizontale Achse 806 jede der SNWs 808 und 812. In einigen Ausführungsformen halbiert die horizontale Achse 806 die FNW 850. In einigen Ausführungsformen befinden sich die SNWs 808, 812 entlang der vertikalen Achse 804. In einigen Ausführungsformen sind die vertikale Achse 804 und die horizontale Achse 806 den MBLS 800 halbierend dargestellt.
  • Außerdem oder alternativ schließt der MBLS 800 auch einen ersten Stromversorgungsknoten (siehe 670, 6) ein, der so eingerichtet ist, dass er eine erste Stromversorgungsspannung (z. B. VDDL) aufweist. In einigen Ausführungsformen ist der erste Stromversorgungsknoten auf einer ersten Spannungsdomänenspannung (Vddl) und befindet sich innerhalb des gemeinsamen FNW 850. In einigen Ausführungsformen schließt der MBLS 800 auch einen zweiten Stromversorgungsknoten (siehe 770, 7) ein, der so eingerichtet ist, dass er eine zweite Spannungsdomänenspannung (z. B. VDD) aufweist. Außerdem oder alternativ befindet sich die zweite Stromversorgung innerhalb der SNWs 808 und 812. In einigen Ausführungsformen schließt der MBLS 800 auch die Eingangsschaltung 816 ein, die Folgendes einschließt: einen ersten PMOS-Transistor P1, der in der FNW 850 auf der ersten Seite 810 der vertikalen Achse 804 angeordnet ist und einen ersten Source-/Drain-Anschluss (S/D-Anschluss) (6) einschließt, der mit dem ersten Stromversorgungsknoten gekoppelt ist, und die Eingangsschaltung 818, die einen zweiten PMOS-Transistor P12 einschließt, der in der FNW 850 auf der zweiten Seite 814 der vertikalen Achse 804 angeordnet ist und einen zweiten S/D-Anschluss (6) einschließt, der mit dem ersten Stromversorgungsknoten gekoppelt ist, wobei die Eingangsschaltungen 816 und 818 dazu eingerichtet sind, ein Eingangssignal (siehe i1 und i2) zu empfangen, das Spannungspegel aufweist, die einer ersten Spannungsdomäne entsprechen.
  • Außerdem oder alternativ schließt der MBLS 800 auch den SBLS 822A ein, der Folgendes einschließt: einen dritten PMOS-Transistor P5, der in der SNW 808 angeordnet ist und einen dritten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen vierten PMOS-Transistor P6, der in der SNW 808 angeordnet ist und einen vierten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 522A Datenausgabesignale von der Eingangsschaltung 816 empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • Zusätzlich oder alternativ schließt der MBLS 800 auch den SBLS 822B ein, der Folgendes einschließt: einen fünften PMOS-Transistor P16, der in der SNW 812 angeordnet ist und einen fünften S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten (siehe 770, 7) gekoppelt ist, und einen sechsten PMOS-Transistor P17, der in der SNW 812 angeordnet ist und einen sechsten S/D-Anschluss (7) einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der SBLS 822B Datenausgabesignale von der Eingangsschaltung 818 empfängt und die Datenausgabesignale mit einem Pegel, welcher der ersten Spannungsdomäne entspricht, so umsetzt, dass sie Pegel aufweisen, die einer zweiten Spannungsdomäne entsprechen.
  • In einigen Ausführungsformen schließt der MBLS 800 auch eine Steuerschaltung 880 ein, die mit den SBLSs 822A, 822B elektrisch gekoppelt ist und dazu eingerichtet ist, ein TOGLd-Signal (782, 7) zu erzeugen und an jeden der SBLSs 822A und 822B auszugeben, wodurch ein Umschalten der SBLSs 822A und 822B zwischen einem Normalzustand und einem Bereitschaftszustand, entsprechend einem TOGL-Signal, bewirkt wird. In 8 befindet sich die Steuerschaltung 880 teilweise innerhalb der SNW 808. Außerdem oder alternativ befindet sich die Steuerschaltung 880 teilweise innerhalb der SNW 812. In einigen Ausführungsformen ist die Steuerschaltung 880 mit dem zweiten Stromversorgungsknoten (siehe 770, 7) elektrisch gekoppelt. In einigen Ausführungsformen schließt die Steuerschaltung 880 PMOS-Transistoren P10 und P11 ein, die sich innerhalb der SNW 808 befinden. Außerdem oder alternativ gibt die Steuerschaltung 880 das TOGLd-Signal aus, das, wenn es an die SBLSs 822A und 822B gesendet wird, jeden der SBLSs 822A, 822B zwischen einem Normalzustand und einem Bereitschaftszustand umschaltet. Der SBLS 822A befindet sich in der SNW 808, während sich der SBLS 822B in der SNW 812 befindet.
  • In einigen Ausführungsformen erreicht jedes der Eingangssignale (z. B. i1 und i2) die Eingangsschaltungen 816 und 818 mit Pegeln, die einer ersten Spannungsdomäne (z. B. VDDL) entsprechen. Außerdem oder alternativ geben die Eingangsschaltungen 816 und 818 dann Datensignale (z. B. ib1, ibb1 und ib2, ibb2) mit VDDL entsprechend an die SBLSs 822A und 822B aus. In einigen Ausführungsformen nehmen die SBLSs 822A und 822B die von den Eingangsschaltungen 816 und 818 empfangenen Datensignale (z. B. ib1, ibb1 und ib2, ibb2) und setzen sie in Ausgabedatensignale (z. B. Z1 und Z2) mit VDD um. Außerdem oder alternativ repräsentiert Z1 (d. h. mit VDD) i1 (d. h. mit VDDL) und Z2 (d. h. mit VDD) repräsentiert i2 (d. h. mit VDDL), d. h. Z1 und Z2 sind hinsichtlich des Pegels umgesetzte Repräsentationen der entsprechenden Eingangssignale i1 und i2.
  • 9A, 9B, 9C und 9D sind entsprechende Layoutdiagramme von MBLS-Schaltungsstrukturen gemäß einigen Ausführungsformen.
  • 9A ist, zusätzlich oder alternativ, ein Layoutdiagramm eines SBLS 900. 9B ist ein Layoutdiagramm des MBLS 902 in einigen Ausführungsformen. In einigen Ausführungsformen ist der MBLS 902 dem MBLS 200, 300 oder 800 ähnlich. 9C ist, zusätzlich oder alternativ, ein Layoutdiagramm eines MBLS 904. Der MBLS 904 dem MBLS 400 in einigen Ausführungsformen ähnlich. In einigen Ausführungsformen ist 9D ein Layoutdiagramm eines MBLS 906. Der MBLS 906 dem MBLS 500 in einigen Ausführungsformen ähnlich. Außerdem oder alternativ wird jeder des SBLS 900 und der MBLSs 902, 904 und 906 in der IC 100 im Bereich 106 verwendet.
  • In einigen Ausführungsformen ist jeder des SBLS 900 und der MBLSs 902, 904 und 906 mit verschiedenen alphanumerischen Zeichen beschriftet. Außerdem oder alternativ korrelieren die numerischen Darstellungen 1, 2, 3 und 4 mit Einzelbit- (1), 2-Bit- (2), 4-Bit- (3) und 8-Bit- (4). In einigen Ausführungsformen repräsentiert D den Zellenabstand bei jedem des SBLS 1400 (D1) und der MBLSs 902 (D2), 904 (D3) und 906 (D4). Außerdem oder alternativ repräsentiert E die Zellenhöhe bei jedem der SBLS 900 (E1) und den MBLSs 902 (E2), 904 (E3) und 906 (E4). In einigen Ausführungsformen repräsentiert A die NW-Lücke bei jedem der SBLS 900 (A1) und MBLSs 902 (A2), 904 (A3) und 906 (A4). Außerdem oder alternativ repräsentiert B die Breite der n-Wanne der zweiten Spannungsdomäne (SNW) um VDD bei jedem der SBLS 900 (B1, B3) und MBLSs 902 (B2, B4), 904 (B5, B6) und 906 (B7, B8). In einigen Ausführungsformen repräsentiert C die Breite der n-Wanne der ersten Spannungsdomäne (FNW) um VDDL bei jedem der SBLS 900 (C1) und MBLSs 902 (C2), 904 (C3) und 906 (C4). Zusätzlich oder alternativ repräsentiert Y die Höhe der n-Wanne der zweiten Spannungsdomäne (SNW) um VDD bei jedem der SBLS 900 (Y1) und MBLSs 902 (Y2), 904 (Y3) und 906 (Y4). In einigen Ausführungsformen repräsentiert H die Höhe der n-Wanne der ersten Spannungsdomäne (FNW) um VDDL bei jedem der SBLS 900 (H1) und MBLSs 902 (H2), 904 (H3) und 906 (H4).
  • 10 ist eine Tabelle gemäß einigen Ausführungsformen.
  • Außerdem oder alternativ ist 10 eine Tabelle, die die Beziehung zwischen den Layout-Eigenschaften des SBLS 900 von 9A und MBLSs 902, 904 und 906 der entsprechenden 9B bis 9D zeigt.
  • Die Zellenhöhe ist bei jedem der SBLS 900 und MBLSs 902 bis 904 gleich, nämlich E1=E2=E3, und die Höhe wird bei dem SBLS 906 verdoppelt (z. B. E4=2E3), wenn er in einem 8-Bit-Design implementiert wird, wie bei dem MBLS 906 in einigen Ausführungsformen. Außerdem oder alternativ bleibt die Lücke zwischen SNW und FNW überall in dem SBLS 900 und den MBLSs 902, 904 und 906 gleich, nämlich A1=A2=A3=A4. In einigen Ausführungsformen bleibt auch die Höhe der SNW um VDD bei jedem des SBLS 900 und der MBLSs 902, 904 und 906 gleich, nämlich Y1=Y2=Y3=Y4.
  • In einigen Ausführungsformen nimmt der Zellenabstand D mit zunehmender Bitbreite zu, da D3 größer als D2 ist und D2 größer als D1 ist. Außerdem oder alternativ hat D4 bei dem 8-Bit-MBLS 906 einen kleineren Abstand als D3, der aber immer noch größer als D2 ist. Somit ist, in einigen Ausführungsformen, der Zellenabstand bei dem MBLS 906 kleiner als bei dem MBLS 904, aber größer als bei dem MBLS 902.
  • In einigen Ausführungsformen ist die Breite der SNW um VDD im MBLS 902 kleiner als die doppelte Breite der SNW um VDD im MBLS 900, die Breite der SNW um VDD im MBLS 904 ist kleiner als die doppelte Breite der SNW um VDD im MBLS 902, und die Breite der SNW um VDD im MBLS 906 ist gleich der Breite der SNW um VDD im MBLS 904. In einigen Ausführungsformen nimmt die Breite der FNW um VDDL bei jedem MBLS zu, bis zum MBLS 906, wo C4 kleiner als C3 ist. Außerdem oder alternativ bleibt die Höhe der FNW um VDDL proportional zur Zellenhöhe, die für alle MBLSs gleich ist, mit Ausnahme des MBLS 906, der doppelt so hoch wie die anderen MBLSs ist. Außerdem oder alternativ wird durch das Verwenden einer Steuerschaltung entsprechend bei jedem der MBLSs 902, 904 und 906 eine Flächeneinsparung von 39 % oder mehr erzielt.
  • 11 ist ein Flussdiagramm eines Verfahrens 1100 zum Umsetzen von Daten zwischen Spannungsdomänen gemäß einigen Ausführungsformen.
  • Obwohl das Verfahren 1100 mit aufeinanderfolgenden Schritten gezeigt ist, muss das Verfahren 1100 nicht notwendigerweise gemäß der in 11 gezeigten Abfolge von Schritten ausgeführt werden. In einigen Ausführungsformen wird jeder der Schritte des Verfahrens 1100 gleichzeitig oder in nahezu beliebiger Reihenfolge durchgeführt, sofern nicht eine bestimmte Reihenfolge angegeben ist. Außerdem oder alternativ werden zusätzliche Verfahrensschritte vor, während und/oder nach dem in 11 dargestellten Verfahren 1100 durchgeführt, und einige andere Prozesse sind hier nur kurz beschrieben.
  • In 11 schließt das Flussdiagramm die Blöcke 1110, 1112, 1114, 1120, 1130 und 1132 ein. Im Block 1110 empfängt ein MBLS eine erste und eine zweite Stromversorgungsspannung. Ein Beispiel für einen solchen MBLS ist der MBLS 300 von 3, der Eingangsschaltungen 316 und 318 sowie SBLSs 322A und 322B einschließt, und wobei Eingangsschaltungen 616 und 618 entsprechend detaillierteren Beispielen der Eingangsschaltungen 316 und 318 sind und die SBLSs 722A und 722B detaillierteren Beispielen der SBLSs 322A und 322B sind. Um mit dem Beispiel fortzufahren, wird VDDL an Exemplaren des Stromversorgungsknotens 670 von 6 empfangen, die sich innerhalb der FNW 650 befinden. In einigen Ausführungsformen wird VDD an dem (den) Stromversorgungsknoten 770 innerhalb der SNWs 708 und 712 empfangen. Von Block 1110 geht der Ablauf weiter zu Block 1112.
  • Im Block 1112 empfangen Eingangsschaltungen, die mit der ersten Stromversorgungsspannung elektrisch verbunden sind, Eingangssignale aus einer ersten Spannungsdomäne, wobei die Letztere bei der ersten Stromversorgungsspannung arbeitet. Ein Beispiel für einen MBLS, wobei die Eingangsschaltungen eingeschlossen sind, ist der MBLS 300 von 3, der die Eingangsschaltungen 316 und 318 einschließt, und wobei die Eingangsschaltungen 616 und 618 entsprechend detaillierteren Beispielen der Eingangsschaltungen 316 und 318 sind. Zusätzliche Beispiele für die Eingangsschaltungen schließen die Eingangsschaltungen 616 und 618 (6) ein, die entsprechend Data-1- und Data-2-Eingangssignale aus einer ersten Spannungsdomäne, wie der Spannungsdomäne 102, empfangen. Von Block 1112 geht der Ablauf weiter zu Block 1114.
  • Im Block 1114 geben die Eingangsschaltungen die Eingangssignale aus der ersten Spannungsdomäne an zwei oder mehr entsprechende SBLSs aus, die in einer zweiten Spannungsdomäne arbeiten und mit einer zweiten Stromversorgung elektrisch verbunden sind. Beispiele für die Eingangsschaltungen schließen die Eingangsschaltungen 316 und 318 des MBLS 300 ein, die ib1, ibb1, ib2, ibb2 aus der ersten Spannungsdomäne, FNW 350, an die SBLSs 322A und 322B ausgeben, wobei die SBLSs 722A bis 722B mit dem (den) zweiten Stromversorgungersorgungsknoten 770 elektrisch verbunden sind. Von Block 1114 geht der Ablauf weiter zu Block 1120.
  • Im Block 1120 setzen die zwei oder mehr entsprechenden SBLSs dementsprechend die Eingangssignale aus der einer ersten Spannungsdomäne in die zweite Spannungsdomäne (1120) um. Beispiele für die zwei oder mehr SLBLs schließen jeden der SBLSs 322A und 322B des MBLS 300 ein, der Eingangssignale ib1, ibb1, ib2 und ibb2 empfängt und Z1 und Z2 mit VDD ausgibt. Von Block 1120 geht der Ablauf weiter zu Block 1130.
  • Im Block 1130 empfangen die SBLSs ein Eingangssignal von einer Steuerschaltung. Beispiele für SLBSs, die ein Eingangssignal von einer Steuerschaltung empfangen, schließen die SBLSs 722A und 722B ein, die das Steuersignal 707 von der Steuerschaltung 780 (7) empfangen. Von Block 1130 geht der Ablauf weiter zu Block 1132.
  • Im Block 1132 schalten die SBLSs entsprechend dem von der Steuerschaltung empfangenen Steuersignal zwischen einem Normalzustand und einem Bereitschaftszustand um. Ein Beispiel schließt in einigen Ausführungsformen die SBLSs 722A und 722B ein, die auf der Grundlage eines Steuersignals 707 (z. B. TOGL) von einer Steuerschaltung 780 (7) zwischen einem Normalzustand und einem Bereitschaftszustand umschalten.
  • 12 ist ein Flussdiagramm eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • Außerdem oder alternativ werden zusätzliche Verfahrensschritte vor, während und/oder nach dem in 12 dargestellten Verfahren 1200 durchgeführt, und einige andere Prozesse sind hier nur kurz beschrieben. Beispiele für Halbleiterbauelemente, die gemäß dem Verfahren 1200 hergestellt werden, schließen Halbleiterbauelemente gemäß den Layoutdiagrammen der entsprechenden 8, 9B, 9C und 9D oder dergleichen ein.
  • 12 schließt die Blöcke 1210, 1212, 1214 und 2120 ein. Im Block 1210 des Verfahrens 1200 werden in einem Substrat Halbleiterstrukturen einer NW einer ersten Spannungsdomäne NW und einer NW einer zweiten Spannungsdomäne hergestellt. Als nicht einschränkendes Beispiel, werden in den Ausführungsformen wie in 3 gezeigt die NWs 350, 308 und 312 oben auf oder innerhalb des Substrats hergestellt. In Fortsetzung des Beispiels, sind die FNW 350 und die SNWs 308 und 312 Halbleiterbereiche vom n-Typ, die durch Dotieren eines Eigenhalbleiters mit einem Elektronen abgebenden Element geschaffen werden, und das Substrat ist p-Typ und ist mit VSS verbunden (body-biased) und die FNW 350 ist mit VDDL verbunden (body-biased) und die SNWs 308 und 312 sind mit VDD verbunden (body-biased). Von Block 1210 geht der Ablauf weiter zu Block 1212.
  • Im Block 1212 des Verfahrens 1200 werden Transistoren einer ersten Leitfähigkeit zumindest teilweise in jeder der NWs hergestellt. Als nicht einschränkendes Beispiel, werden wie in 6 und 7 gezeigt die PMOS-Transistoren P1, P2, P12 und P13 in der FNW 650 hergestellt und die PMOS-Transistoren P3 bis P11 werden in der SNW 708 hergestellt und die PMOS-Transistoren P14 bis P20 werden in der SNW 712 hergestellt. Von Block 1212 geht der Ablauf weiter zu Block 1214.
  • Im Block 1214 des Verfahrens 1200 wird ein zweiter Transistor eines zweiten Leitfähigkeitstyps zumindest teilweise im Substrat hergestellt. Als nicht einschränkendes Beispiel werden wie in 6 und 7 gezeigt in einigen Ausführungsformen die NMOS-Transistoren N1, N2, N10 und N11 außerhalb der FNW 650 hergestellt, die NMOS-Transistoren N3 bis N9 werden außerhalb der SNW 708 hergestellt und die NMOS-Transistoren N12 bis N15 werden außerhalb der SNW 712 hergestellt. Von Block 1214 geht der Ablauf weiter zu Block 1220.
  • Im Block 1220 des Verfahrens 1200 wird eine Metallschicht abgeschieden und strukturiert. Als nicht einschränkendes Beispiel koppeln in den Ausführungsformen wie in 6 und 7 gezeigt metallische Verschaltungen (Interconnects) die PMOS-Transistoren innerhalb der FNW 650, SNW 708 und SNW 712 mit NMOS-Transistoren außerhalb der FNW 650, SNW 708 und SNW 712, in einigen Ausführungsformen, elektrisch. In Fortsetzung des nicht einschränkenden Beispiels, erstrecken sich metallische Verschaltungen (Interconnects) zwischen Knoten (z. B. nd01 bis nd23) und koppeln Inverter (z .B. 664A, 764A, siehe auch 8) elektrisch mit anderen Invertern (z. B. 664B, 764B, siehe auch 8) und mit anderen Bauelementen, wie PMOS-Transistoren (z. B. dem PMOS-Transistor P7 oder P18; siehe auch 8) oder NMOS-Transistoren (z. B. dem NMOS-Transistor N7; siehe auch 8).
  • In einigen Ausführungsformen ist 13 ein Blockdiagramm eines Systems 1300 zur elektronischen Designautomatisierung (EDA - electronic design automation) gemäß einigen Ausführungsformen. Außerdem oder alternativ schließt das EDA-System 1300 ein APR-System ein. In einigen Ausführungsformen sind vorliegend beschriebene Verfahren zum Designen von Layoutdiagrammen, die Leitungsweganordnungen gemäß einer oder mehreren Ausführungsformen darstellen, zum Beispiel unter Verwendung des EDA-Systems 1300 gemäß einigen Ausführungsformen implementierbar.
  • In einigen Ausführungsformen ist das EDA-System 1300 eine Allzweck-Rechenvorrichtung, die einen Hardwareprozessor 1302 und ein nichtflüchtiges computerlesbares Speichermedium 1304 einschließt. Außerdem oder alternativ ist das Speichermedium 1304 mit Computerprogrammcode 1306, d. h. einem Satz von ausführbaren Anweisungen, codiert, d. h. es speichert diesen Computerprogrammcode. In einigen Ausführungsformen stellt die Ausführung des Computerprogrammcodes 1306 durch den Hardwareprozessor 1302 (zumindest teilweise) ein EDA-Tool dar, das einen Abschnitt oder die Gesamtheit der Verfahren, die hier beschrieben werden (die nachfolgend aufgeführten Prozesse und/oder Verfahren), gemäß einer oder mehreren Ausführungsformen implementiert.
  • In einigen Ausführungsformen ist der Prozessor 1302 über einen Bus 1308 mit einem computerlesbaren Speichermedium 1304 elektrisch gekoppelt. Außerdem oder alternativ ist der Prozessor 1302 über den Bus 1308 auch mit der E/A-Schnittstelle 1310 elektrisch gekoppelt. In einigen Ausführungsformen ist auch eine Netzwerkschnittstelle 1312 über den Bus 1308 mit dem Prozessor 1302 elektrisch verbunden. Außerdem oder alternativ ist die Netzwerkschnittstelle 1312 mit einem Netzwerk 1314 verbunden, sodass der Prozessor 1302 und das computerlesbare Speichermedium 1304 sich über das Netzwerk 1314 mit externen Elementen verbinden können. In einigen Ausführungsformen ist der Prozessor 1302 dazu eingerichtet, den Computerprogrammcode 1306 auszuführen, der in dem computerlesbaren Speichermedium 1304 codiert ist, um das EDA-System 1300 zu befähigen, zum Durchführen eines Abschnitts oder der Gesamtheit der aufgeführten Prozesse und/oder Verfahren verwendbar zu sein. In einer oder mehreren Ausführungsformen ist der Prozessor 1302 eine zentrale Verarbeitungseinheit (CPU - central processing unit), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC - application specific integrated circuit) und/oder eine geeignete Verarbeitungseinheit.
  • In einer oder mehreren Ausführungsformen ist das computerlesbare Speichermedium 1304 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder Halbleiter-System (bzw. -Gerät oder -Vorrichtung). Zum Beispiel schließt das computerlesbare Speichermedium 1304 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine entnehmbare Computerdiskette, einen Direktzugriffsspeicher (RAM - random access memory), einen Nur-Lese-Speicher (ROM - read-only memory), eine magnetische Festplatte und/oder eine optische Platte ein. In einer oder mehreren Ausführungsformen, die optische Platten verwenden, schließt das computerlesbare Speichermedium 1304 eine CD-ROM (compact disk-read only memory), eine CD-RW (compact disk-read/write) und/oder eine DVD (digital video disc) ein.
  • In einer oder mehreren Ausführungsformen ist auf dem Speichermedium 1304 Computerprogrammcode 1306 gespeichert, der dazu eingerichtet ist, das EDA-System 1300 zu befähigen (wobei eine derartige Ausführung (zumindest teilweise) das EDA-Tool darstellt), zum Durchführen eines Abschnitts oder der Gesamtheit der aufgeführten Prozesse und/oder Verfahren verwendbar zu sein. In einer oder mehreren Ausführungsformen sind auf dem Speichermedium 1304 auch Informationen gespeichert, die das Durchführen eines Abschnitts oder der Gesamtheit der aufgeführten Prozesse und/oder Verfahren ermöglichen. In einer oder mehreren Ausführungsformen ist auf dem Speichermedium 1304 eine Bibliothek 1307 von Standardzellen gespeichert, die solche Standardzellen wie hierin offenbart einschließen. In einer oder mehreren Ausführungsformen sind auf einem Speichermedium 1304 ein oder mehrere Layoutdiagramme 1309 gespeichert, die einem oder mehreren der hierin offenbarten Layoutdiagramme entsprechen.
  • In einigen Ausführungsformen schließt das EDA-System 1300 die E/A-Schnittstelle 1310 ein. Außerdem oder alternativ ist die E/A-Schnittstelle 1310 mit einer externen Schaltung gekoppelt. In einer oder mehreren Ausführungsformen schließt die E/A-Schnittstelle 1310 eine Tastatur, ein Tastenfeld, eine Maus, eine Rollkugel, ein Trackpad, einen Touchbildschirm und/oder Cursor-Richtungstasten zum Übermitteln von Informationen und Befehlen an den Prozessor 1302 ein.
  • In einigen Ausführungsformen schließt das EDA-System 1300 auch die Netzwerkschnittstelle 1312 ein, die mit dem Prozessor 1302 gekoppelt ist. Außerdem oder alternativ ermöglicht die Netzwerkschnittstelle 1312 dem EDA-System 1300, mit einem Netzwerk 1314 zu kommunizieren, mit dem ein oder mehrere Computersysteme verbunden sind. In einigen Ausführungsformen schließt die Netzwerkschnittstelle 1312 Drahtlosnetzwerkschnittstellen wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA oder drahtgebundene Netzwerkschnittstellen wie ETHERNET, USB oder IEEE-1364 ein. In einer oder mehreren Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren in zwei oder mehr EDA-Systemen 1300 implementiert.
  • In einigen Ausführungsformen ist das EDA-System 1300 dazu eingerichtet, Informationen über die E/A-Schnittstelle 1310 zu empfangen. Außerdem oder alternativ schließen die über die E/A-Schnittstelle 1310 empfangenen Informationen Anweisungen, Daten, Designregeln, Bibliotheken von Standardzellen und/oder andere Parameter für eine Verarbeitung durch den Prozessor 1302 ein. In einigen Ausführungsformen werden die Informationen über den Bus 1308 zum Prozessor 1302 übertragen. Außerdem oder alternativ ist das EDA-System 1300 dazu eingerichtet, dass es Informationen, die eine Benutzerschnittstelle (UI - user interface) betreffen, über die E/A-Schnittstelle 1310 empfängt. In einigen Ausführungsformen werden die Informationen in einem computerlesbaren Medium 1304 als Benutzerschnittstelle (UI) 1342 gespeichert.
  • In einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als unabhängige Softwareapplikation zur Ausführung durch einen Prozessor implementiert. In einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als Softwareapplikation implementiert, die ein Teil einer zusätzlichen Softwareapplikation ist. In einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als Zusatzmodul für eine Softwareapplikation implementiert. In einigen Ausführungsformen ist mindestens einer der aufgeführten Prozesse und/oder Verfahren als Softwareapplikation implementiert, die ein Abschnitt eines EDA-Tools ist. In einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als eine Softwareapplikation implementiert, die von dem EDA-System 1300 verwendet wird. In einigen Ausführungsformen wird ein Layoutdiagramm, das Standardzellen einschließt, unter Verwendung eines Tools wie VTRTUOSO®, das von CADENCE DESIGN SYSTEMS, Inc. lieferbar ist, oder eines anderen geeigneten Layoutdiagramm-Erzeugungstools erzeugt.
  • In einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms realisiert, das in einem nichtflüchtigen computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele für ein nichtflüchtiges computerlesbares Aufzeichnungsmedium schließen, sind aber nicht beschränkt auf, einen externen/entnehmbaren und/oder internen/eingebauten Speicher oder Speichereinheit, z. B. eine optische Platte wie eine DVD, eine magnetische Platte, wie eine Festplatte, ein Halbleiterspeicher wie ein ROM, ein RAM, eine Speicherkarte und/oder dergleichen, ein.
  • 14 ist ein Blockdiagramm eines Herstellungssystems 1400 für integrierte Schaltungen (ICs) und eines zugehörigen IC-Herstellungsablaufs gemäß einigen Ausführungsformen. In einigen Ausführungsformen wird basierend auf einem Layoutdiagramm (A) mindestens eine von einer oder mehreren Halbleitermasken oder (B) mindestens einer Komponente in einer Schicht einer integrierten Halbleiterschaltung unter Verwendung des Herstellungssystems 1400 gefertigt.
  • In einigen Ausführungsformen, in 14, schließt das IC-Herstellungssystem 1400 Entitäten wie ein Designhaus 1420, ein Maskenhaus 1430 und einen IC-Hersteller/-Fertiger („Fab“) 1450 ein, die bei den Design-, Entwicklungs- und Herstellungszyklen und/oder Diensten, die Herstellung eines IC-Bauelements 1460 betreffen, miteinander interagieren. Außerdem oder alternativ sind die Entitäten in dem System 1400 durch ein Kommunikationsnetz verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einziges Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netze, wie ein Intranet und das Internet. Außerdem oder alternativ schließt das Kommunikationsnetz drahtgebundene und/oder drahtlose Kommunikationskanäle ein. In einigen Ausführungsformen interagiert jede Entität mit einer oder mehreren anderen Entitäten und stellt einer oder mehreren anderen Entitäten Dienste bereit und/oder empfängt Dienste von diesen. In einigen Ausführungsformen sind zwei oder mehr von dem Designhaus 1420, dem Maskenhaus 1430 und der IC-Fab 1450 im Besitz einer einzigen, größeren Firma. In einigen Ausführungsformen koexistieren zwei oder mehr von dem Designhaus 1420, Maskenhaus 1430 und IC-Fab 1450 in einer gemeinsamen Einrichtung und verwenden gemeinsame Ressourcen.
  • In einigen Ausführungsformen erzeugt das Designhaus (oder Designteam) 1420 ein IC-Design-Layoutdiagramm 1422. Außerdem oder alternativ schließt das IC-Design-Layoutdiagramm 1422 verschiedene geometrische Strukturen ein, die für ein IC-Bauelement 1460 entwickelt wurden. In einigen Ausführungsformen entsprechen die geometrischen Strukturen Strukturen aus Metall-, Oxid- oder Halbleiterschichten, die die verschiedenen Komponenten des zu fertigenden IC-Bauelements 1460 bilden. Außerdem oder alternativ können die verschiedenen Schichten kombiniert werden, um verschiedene IC-Strukturelemente zu bilden. Zum Beispiel schließt ein Abschnitt des IC-Design-Layoutdiagramms 1422 verschiedene IC-Strukturelemente, wie einen aktiven Bereich, einen Gate-Anschluss, einen Source-Anschluss und einen Drain-Anschluss, metallische Leitungen oder Durchkontaktierungen einer Zwischenschichtverschaltung und Öffnungen für Bondpads, die in einem Halbleitersubstrat (wie einem Siliciumwafer) und in verschiedenen auf dem Halbleitersubstrat angeordneten Materialschichten zu bilden sind, ein. In einigen Ausführungsformen implementiert das Designhaus 1420 eine geeignete Designprozedur, um das IC-Design-Layoutdiagramm 1422 zu bilden. Außerdem oder alternativ schließt die Designprozedur logisches Design, physisches Design oder Anordnung und Leitungsführung (place and route) ein. In einigen Ausführungsformen wird das IC-Design-Layoutdiagramm 1422 in einer oder mehreren Dateien präsentiert, die Informationen zu den geometrischen Strukturen aufweisen. Zum Beispiel wird das IC-Design-Layoutdiagramm 1422 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt.
  • In einigen Ausführungsformen schließt das Maskenhaus 1430 Maskendatenaufbereitung 1432 und Maskenfertigung 1444 ein. Außerdem oder alternativ verwendet das Maskenhaus 1430 das IC-Design-Layoutdiagramm 1422, um eine oder mehrere Masken 1445 herzustellen, die zum Fertigen der verschiedenen Schichten des IC-Bauelements 1460 gemäß dem IC-Design-Layoutdiagramm 1422 zu verwenden sind. In einigen Ausführungsformen führt das Maskenhaus 1430 eine Maskendatenaufbereitung 1432 durch, bei der das IC-Design-Layoutdiagramm 1422 in eine repräsentative Datei (RDF - representative data file) übersetzt wird. Außerdem oder alternativ stellt die Maskendatenaufbereitung 1432 die RDF für die Maskenfertigung 1444 bereit. In einigen Ausführungsformen schließt die Maskenfertigung 1444 einen Maskenschreiber ein. Außerdem oder alternativ setzt der Maskenschreiber die RDF in ein Bild auf einem Substrat, wie einer Maske (Retikel) 1445, oder einem Halbleiterwafer 1453 um. In einigen Ausführungsformen wird das Design-Layoutdiagramm 1422 durch die Maskendatenaufbereitung 1432 so bearbeitet, dass speziellen Eigenschaften des Maskenschreibers und/oder Anforderungen der IC-Fab 1450 erfüllt werden. Außerdem oder alternativ sind in 14 die Maskendatenaufbereitung 1432 und die Maskenfertigung 1444 als separate Elemente veranschaulicht. In einigen Ausführungsformen werden die Maskendatenaufbereitung 1432 und die Maskenfertigung 1444 zusammen als Maskendatenaufbereitung bezeichnet.
  • In einigen Ausführungsformen schließt die Maskendatenaufbereitung 1432 eine Korrektur von optischen Naheffekten (OPC - optical proximity correction) ein, die Lithografieverbesserungstechniken verwendet, um Bildfehler zu kompensieren, wie solche, die durch Beugung, Interferenz, andere Prozesseffekte und dergleichen verursacht werden. Außerdem oder alternativ passt die OPC das Layoutdiagramm 1422 des IC-Designs an. In einigen Ausführungsformen schließt die Maskendatenaufbereitung 1432 weitere Auflösungsverbesserungstechniken (RET - enhancement techniques), wie Schrägbeleuchtung, Subauflösungshilfsmerkmale, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon, ein. In einigen Ausführungsformen wird auch eine inverse Lithografietechnik (ILT - inverse lithography technology) verwendet, die die OPC als inverses Abbildungsproblem behandelt.
  • In einigen Ausführungsformen schließt die Maskendatenaufbereitung 1432 einen Maskenregelprüfer (MRC - mask rule checker) ein, der das IC-Design-Layoutdiagramm 1422, das OPC-Prozessen unterzogen wurde, mit einem Satz von Maskenerzeugungsregeln überprüft, die bestimmte geometrische Beschränkungen und/oder Verbindungs-Beschränkungen enthalten, um ausreichende Randabstände sicherzustellen, um Schwankungen bei Halbleiterherstellungsprozessen zu berücksichtigen und dergleichen. In einigen Ausführungsformen modifiziert der MRC das IC-Design-Layoutdiagramm 1422, um Einschränkungen bei der Maskenfertigung 1444, die einen Teil der durch die OPC durchgeführten Modifikation rückgängig machen, zu kompensieren, um den Maskenerzeugungsregeln zu entsprechen.
  • In einigen Ausführungsformen schließt die Maskendatenaufbereitung 1432 eine Lithografieprozessprüfung (LPC - lithography process checking) ein, die eine Verarbeitung simuliert, die durch die IC-Fab 1450 implementiert wird, um das IC-Bauelement 1460 zu fertigen. Außerdem oder alternativ simuliert die LPC diese Verarbeitung auf der Grundlage des IC-Design-Layoutdiagramms 1422, um ein simuliertes hergestelltes Bauelement wie das IC-Bauelement 1460 zu erzeugen. In einigen Ausführungsformen schließen die Verarbeitungsparameter bei der LPC-Simulation Parameter ein, die verschiedenen Prozessen des IC-Herstellungszyklus zugeordnet sind, und Parameter, die Werkzeugen, die zum Herstellen der IC verwendet werden, und/oder anderen Aspekten des Herstellungsprozesses zugeordnet sind. Die LPC berücksichtigt eine Vielzahl von Faktoren, wie Luftbildkontrast, Tiefenschärfe (DOF - Depth of Focus), Maskenfehlerverstärkungsfaktor (MEEF - Mask Error Enhancement Factor), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen werden nach dem Erzeugen eines simulierten hergestellten Bauelements durch die LPC die OPC und/oder die MRC zum weiteren Verfeinern des IC-Design-Layoutdiagramms 1422 wiederholt, wenn die Form des simulierten Bauelements nicht nahe genug von der Erfüllung der Designregeln entfernt ist.
  • In einigen Ausführungsformen ist die obige Beschreibung der Maskendatenaufbereitung 1432 aus Gründen der Klarheit vereinfacht worden. In einigen Ausführungsformen schließt die Maskendatenaufbereitung 1432 zusätzliche Merkmale wie eine logische Operation (LOP - logic operation) ein, um das IC-Design-Layoutdiagramm 1422 gemäß Herstellungsregeln zu modifizieren. Außerdem werden die bei der Maskendatenaufbereitung 1432 auf das IC-Design-Layoutdiagramm 1422 angewendeten Prozesse in einer Vielzahl unterschiedlicher Reihenfolgen ausgeführt.
  • In einigen Ausführungsformen wird nach der Maskendatenaufbereitung 1432 und während der Maskenfertigung 1444 die Maske 1445 oder eine Gruppe von Masken 1445 auf der Grundlage des modifizierten IC-Design-Layoutdiagramms 1422 gefertigt. In einigen Ausführungsformen schließt die Maskenfertigung 1444 ein Durchführen einer oder mehrerer lithografischer Belichtungen auf der Grundlage des IC-Design-Layoutdiagramms 1422 ein. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Beam) oder ein Mechanismus mit mehreren Elektronenstrahlen verwendet, um auf der Grundlage des modifizierten IC-Design-Layoutdiagramms 1422 eine Struktur auf einer Maske (Fotomaske oder Retikel) 1445 zu bilden. Außerdem oder alternativ wird die Maske 1445 mit verschiedenen Technologien gebildet. In einigen Ausführungsformen wird die Maske 1445 unter Verwendung von binärer Technologie gebildet. In einigen Ausführungsformen schließt eine Maskenstruktur undurchlässige Bereiche und transparente Bereiche ein. Außerdem oder alternativ wird ein Strahlenbündel, wie ein Ultraviolett- (UV-)Strahlenbündel, das zum Belichten der Schicht aus bildempfindlichem Material (z. B. Fotolack), mit der ein Wafer beschichtet worden ist, verwendet wird, durch den lichtundurchlässigen Bereich blockiert und durch die transparenten Bereiche durchgelassen. In einem Beispiel schließt eine binäre Maskenversion der Maske 1445 ein transparentes Substrat (z. B. Quarzglas) und ein lichtundurchlässiges Material (z. B. Chrom) ein, das in den lichtundurchlässigen Bereichen der binären Maske beschichtet wurde. In einem anderen Beispiel wird die Maske 1445 unter Verwendung einer Phasenverschiebungstechnik gebildet. In einer Phasenverschiebungsmaskenversion (PSM-Version - phase shift mask version) der Maske 1445 sind verschiedene Merkmale in der auf der Phasenverschiebungsmaske ausgebildeten Struktur so eingerichtet, dass sie eine geeignete Phasendifferenz aufweisen, um die Auflösung und die Abbildungsqualität zu verbessern. In verschiedenen Beispielen ist die Phasenverschiebungsmaske eine weiche Phasenmaske (AttPSM - attenuated phase shift mask) oder eine alternierende Phasenmaske (AltPSM - alternating phase shift mask). Außerdem oder alternativ wird(werden) die durch die Maskenfertigung 1444 erzeugte(n) Maske(n) in einer Vielzahl unterschiedlicher Prozesse verwendet. Zum Beispiel wird eine solche Maske/werden solche Masken in einem Ionenimplantationsprozess, um verschiedene dotierte Bereiche im Halbleiterwafer 1453 zu bilden, in einem Ätzprozess, um verschiedene Ätzbereiche im Halbleiterwafer 1453 zu bilden und/oder in anderen geeigneten Prozessen verwendet.
  • In einigen Ausführungsformen ist die IC-Fab 1450 ein IC-Fertigungsunternehmen, das eine oder mehrere Herstellungseinrichtungen zur Fertigung einer Vielzahl verschiedener IC-Produkte einschließt. In einigen Ausführungsformen ist die IC-Fab 1450 eine Halbleiter-Foundry. Zum Beispiel kann es eine Herstellungseinrichtung für die Front-End-Fertigung einer Vielzahl von IC-Produkten (FEOL-Fertigung - front-end-of-line fabrication) geben, während eine zweite Herstellungseinrichtung die Back-End-Fertigung für die Verschaltung und das Packaging der IC-Produkte (BEOL-Fertigung - back-end-of-line fabrication) bereitstellt und eine dritte Herstellungseinrichtung andere Dienste für die Foundry bereitstellt.
  • In einigen Ausführungsformen schließt die IC-Fab 1450 Fertigungswerkzeuge 1452 ein, die dazu eingerichtet sind, verschiedene Herstellungsprozesse an dem Halbleiterwafer 1453 auszuführen, so dass das IC-Bauelement 1460 gemäß der Maske (den Masken), z. B. Maske 1445, gefertigt wird. In verschiedenen Ausführungsformen schließen die Fertigungswerkzeuge 1452 einen oder mehrere Wafer-Stepper, einen Ionenimplantierer, einen Fotolackbeschichter, eine Prozesskammer, z. B. eine CVD-Kammer oder ein LPCVD-Ofen, ein CMP-System, ein Plasmaätzsystem, ein Waferreinigungssystem und/oder andere Herstellungsausrüstung, die einen oder mehrere geeignete Herstellungsprozesse wie hierin erörtert durchführen kann, ein.
  • In einigen Ausführungsformen verwendet die IC-Fab 1450 die vom Maskenhaus 1430 gefertigte(n) Maske(n) 1445, um das IC-Bauelement 1460 zu fertigen. Außerdem oder alternativ verwendet die IC-Fab 1450 zumindest indirekt das IC-Design-Layoutdiagramm 1422, um das IC-Bauelement 1460 zu fertigen. In einigen Ausführungsformen wird der Halbleiterwafer 1453 von der IC-Fab 1450 unter Verwendung der Maske(n) 1445 gefertigt, um das IC-Bauelement 1460 zu bilden. In einigen Ausführungsformen schließt die IC-Fertigung ein Durchführen einer oder mehrerer lithografischer Belichtungen basierend, zumindest indirekt, auf dem IC-Design-Layoutdiagramm 1422 ein. In einigen Ausführungsformen schließt der Halbleiterwafer 1453 ein Siliciumsubstrat oder ein anderes geeignetes Substrat mit darauf gebildeten Materialschichten ein. Außerdem oder alternativ verschiedene schließt der Halbleiterwafer 1453 ferner einen oder mehrere von verschiedenen dotierten Bereichen, dielektrische Strukturelemente, mehrlagige Verschaltungen und/oder dergleichen (die in nachfolgenden Herstellungsschritten gebildet werden) ein.
  • In einigen Ausführungsformen finden sich Details bezüglich eines Herstellungssystems für integrierte Schaltungen (ICs) (z. B. das System 1400 von 14) und eines zugehörigen IC-Herstellungsablaufs z. B. in dem US-Patent Nr. 9,256,709 , erteilt am 9. Februar 2016, in der US-Vorabveröffentlichung Nr. 20150278429 , veröffentlicht am 1. Oktober 2015, in der US-Vorabveröffentlichung Nr. 20140040838 , veröffentlicht am 6. Februar 2014, und in dem US-Patent Nr. 7,260,442 , erteilt am 21. August 2007, die alle hiermit durch Bezugnahme jeweils vollständig aufgenommen werden.
  • In einigen Ausführungsformen schließt eine Schaltung zwei oder mehr Eingangsschaltungen ein, die entsprechend dazu eingerichtet sind, in einer ersten Spannungsdomäne zu arbeiten. Die Schaltung schließt auch zwei oder mehr Einzelbit-Pegelumsetzer (SBLSs) ein, die entsprechend mit den zwei oder mehr Eingangsschaltungen elektrisch gekoppelt sind und entsprechend dazu eingerichtet sind, in einer zweiten Spannungsdomäne zu arbeiten. Die Schaltung schließt auch eine Steuerschaltung ein, die dazu eingerichtet ist, jeden der zwei oder mehr SBLSs zwischen einem Normalzustand und einem Bereitschaftszustand umzuschalten, wenn ein Steuersignal von der Steuerschaltung empfangen wird.
  • In einigen Ausführungsformen schließt jede der zwei oder mehr Eingangsschaltungen mindestens einen ersten Transistor vom p-Typ in einer ersten n-Wanne (NW) ein. In einigen Ausführungsformen befindet sich eine der zwei oder mehr Eingangsschaltungen auf einer ersten Seite einer vertikalen Halbierungslinie und die andere der zwei oder mehr Eingangsschaltungen befindet sich auf einer zweiten Seite der vertikalen Halbierungslinie. In einigen Ausführungsformen schließt jede der zwei oder mehr Eingangsschaltungen mindestens einen ersten Transistor vom p-Typ in einer ersten NW an einem Schnittpunkt einer vertikalen Halbierungslinie und einer horizontalen Halbierungslinie ein. In einigen Ausführungsformen empfängt jeder der zwei oder mehr SBLSs ein Eingangssignal von einer der zwei oder mehr Eingangsschaltungen und setzt das Eingangssignal aus der ersten Spannungsdomäne in die zweite Spannungsdomäne um. In einigen Ausführungsformen schließt jede der zwei oder mehr Eingangsschaltungen mindestens einen ersten Transistor vom p-Typ in einer ersten NW ein und jeder der zwei oder mehr SBLSs schließt mindestens einen zweiten Transistor vom p-Typ ein, wobei der zweite Transistor vom p-Typ von einem ersten SBLS sich in einer zweiten NW befindet und der zweite Transistor vom p-Typ von einem zweiten SBLS sich in einer dritten NW befindet. In einigen Ausführungsformen schließt jede der zwei oder mehr Eingangsschaltungen mindestens einen ersten Transistor vom p-Typ in einer NW ein und jede der zwei oder mehr SBLSs schließt mindestens einen zweiten Transistor vom p-Typ ein, wobei der zweite Transistor vom p-Typ von mindestens einem SBLS sich in einer zweiten NW befindet und ein dritter Transistor vom p-Typ von einem anderen SBLS sich in einer dritten NW befindet, wobei die zweite NW und die dritte NW sich auf gegenüberliegenden Seiten einer vertikalen Halbierungslinie befinden. In einigen Ausführungsformen befinden sich die zwei oder mehr SBLSs symmetrisch auf gegenüberliegenden Seiten einer vertikalen Halbierungslinie.
  • In einigen Ausführungsformen schließt eine integrierte Schaltung (IC) eine erste n-Wanne (NW) an einem Schnittpunkt einer vertikalen Achse und einer horizontalen Achse ein. Die Schaltung schließt auch eine zweite NW entlang der horizontalen Achse auf einer ersten Seite der vertikalen Achse ein. Die Schaltung schließt auch eine dritte NW entlang der horizontalen Achse auf einer zweiten Seite der vertikalen Achse ein. Die Schaltung schließt auch einen ersten Stromversorgungsknoten ein, der so eingerichtet ist, dass er eine erste Stromversorgungsspannung aufweist. Die Schaltung schließt auch einen zweiten Stromversorgungsknoten ein, der so eingerichtet ist, dass er eine zweite Versorgungsspannung aufweist. Die Schaltung schließt auch einen dritten Stromversorgungsknoten ein, der so eingerichtet ist, dass er eine dritte Versorgungsspannung aufweist. Die Schaltung schließt auch eine Eingangsschaltung ein, die dazu eingerichtet ist, ein Eingangssignal in einer ersten Spannungsdomäne zu empfangen, die Eingangsschaltung einschließend: Die Schaltung schließt auch einen ersten PMOS-Transistor in der ersten NW ein, der einen ersten Source-/Drain-Anschluss (S/D-Anschluss) einschließt, der mit dem ersten Stromversorgungsknoten gekoppelt ist. Die Schaltung schließt auch einen zweiten PMOS-Transistor in der ersten NW ein, der einen zweiten S/D-Anschluss einschließt, der mit dem ersten Stromversorgungsknoten gekoppelt ist. Die Schaltung schließt auch mindestens zwei Einzelbit-Pegelumsetzer (SBLSs) ein, die Folgendes einschließen: Die Schaltung schließt auch einen ersten SBLS ein, der einen dritten PMOS-Transistor in der zweiten NW einschließt und der einen dritten S/D-Anschluss einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist. Die Schaltung schließt auch einen zweiten SBLS ein, der einen vierten PMOS-Transistor in der dritten NW einschließt, und der einen vierten S/D-Anschluss einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist. Die Schaltung schließt auch ein, dass der erste SBLS und der zweite SBLS dazu eingerichtet sind, entsprechende Eingangssignale von der Eingangsschaltung zu empfangen und die entsprechenden Eingangssignale aus der ersten Spannungsdomäne in eine zweite Spannungsdomäne umzusetzen. Die Schaltung schließt auch eine mit dem ersten SBLS und dem zweiten SBLS elektrisch gekoppelte Steuerschaltung ein, die dazu eingerichtet ist, den ersten SBLS und den zweiten SBLS entsprechend einem Umschaltsteuersignal zwischen einem Normalmodus und einem Bereitschaftsmodus umzuschalten. Andere Ausführungsformen dieses Aspekts schließen entsprechende Computersysteme, Anlagen und Computerprogramme, die auf einem oder mehreren Computerspeichergeräten aufgezeichnet sind, ein, wobei jedes dazu eingerichtet ist, die Prozesse der Verfahren durchzuführen.
  • In einigen Ausführungsformen schließt die Steuerschaltung ferner Folgendes ein: einen fünften PMOS-Transistor in einer von der zweiten NW und der dritten NW, und der einen fünften S/D-Anschluss einschließt, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, wobei der fünfte S/D-Anschluss mit einem von dem ersten SBLS und dem zweiten SBLS elektrisch gekoppelt ist. In einigen Ausführungsformen schließen die mindestens zwei SBLSs ferner Folgendes ein: einen ersten NMOS-Transistor außerhalb der zweiten NW und mit dem dritten PMOS-Transistor elektrisch gekoppelt, wobei der erste NMOS-Transistor einen sechsten S/D-Anschluss einschließt, der mit der Steuerschaltung elektrisch gekoppelt ist; und einen zweiten NMOS-Transistor außerhalb der dritten NW und mit dem vierten PMOS-Transistor elektrisch gekoppelt, wobei der zweite NMOS-Transistor einen siebten S/D-Anschluss einschließt, der mit der Steuerschaltung elektrisch gekoppelt ist. In einigen Ausführungsformen befindet sich die zweite NW auf einer ersten Seite der horizontalen Achse, auf der ersten Seite der vertikalen Achse; die dritte NW befindet sich auf der ersten Seite der horizontalen Achse, auf der zweiten Seite der vertikalen Achse, und die IC schließt ferner Folgendes ein: eine vierte NW auf einer zweiten Seite der horizontalen Achse, auf der ersten Seite der vertikalen Achse und eine fünfte NW auf der zweiten Seite der horizontalen Achse, auf der zweiten Seite der vertikalen Achse. In einigen Ausführungsformen ist die erste Stromversorgungsspannung größer als die zweite Stromversorgungsspannung oder die zweite Stromversorgungsspannung ist größer als die erste Stromversorgungsspannung; und beide, die erste Stromversorgungsspannung und die zweite Stromversorgungsspannung, sind größer als die dritte Stromversorgungsspannung. In einigen Ausführungsformen befindet sich der dritte PMOS-Transistor innerhalb des ersten SBLS; der vierte PMOS-Transistor befindet sich innerhalb des zweiten SBLS und die IC schließt ferner Folgendes ein: einen fünften PMOS-Transistor in der zweiten NW und mit einem sechsten S/D-Anschluss, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, und innerhalb eines dritten SBLS; und einen sechsten PMOS-Transistor in der dritten NW und mit einem siebten S/D-Anschluss, der mit dem zweiten Stromversorgungsknoten gekoppelt ist, und innerhalb eines vierten SBLS; wobei alle, der erste, der zweite, der dritte und der vierte SBLS mit der Steuerschaltung elektrisch gekoppelt sind; und die Steuerschaltung ist ferner dazu eingerichtet, jeden des ersten SBLS, des zweiten SBLS, des dritten SBLS und des vierten SBLS zwischen einem Normalzustand und einem Bereitschaftszustand umzuschalten. In einigen Ausführungsformen unterstützt jede der zweiten NW und der dritten NW zwei SBLSs.
  • In einigen Ausführungsformen schließt ein Verfahren zum Betreiben mehrerer Einzelbit-Pegelumsetzer (SBLSs) ein, eine erste und eine zweite Stromversorgungsspannung zu empfangen, wobei sich die zweite Stromversorgungsspannung zwischen der ersten Stromversorgungsspannung und einer dritten Stromversorgungsspannung befindet. Die Umsetzer schließen auch ein, an zwei oder mehr Eingangsschaltungen, die mit der ersten Stromversorgungsspannung elektrisch verbunden sind, Eingangssignale aus einer ersten Spannungsdomäne zu empfangen, die bei der ersten Stromversorgungsspannung arbeitet. Die Umsetzer schließen auch ein, aus den zwei oder mehr Eingangsschaltungen Versionen der Eingangssignale aus der ersten Spannungsdomäne an zwei oder mehr entsprechende SBLSs auszugeben, die in einer zweiten Spannungsdomäne arbeiten und mit der zweiten Stromversorgungsspannung elektrisch verbunden sind. Die Umsetzer schließen auch ein, entsprechend durch der zwei oder mehr SBLSs die Versionen der Eingangssignale aus der ersten Spannungsdomäne in die zweite Spannungsdomäne umzusetzen. Die Umsetzer schließen auch ein, an jedem der zwei oder mehr entsprechenden SBLSs ein Umschaltsteuersignal von einer Steuerschaltung zu empfangen. Die Umsetzer schließen auch ein, basierend auf dem Steuersignal die zwei oder mehr entsprechenden SBLSs zwischen einem Normalmodus und einem Bereitschaftsmodus umzuschalten.
  • In einigen Ausführungsformen teilen sich die zwei oder mehr Eingangsschaltungen alle eine erste n-Wanne (NW). In einigen Ausführungsformen befindet sich die erste NW entlang einer vertikalen Halbierungslinie und einer horizontalen Halbierungslinie. In einigen Ausführungsformen wird eine zweite NW von zwei SBLSs der zwei oder mehr entsprechenden SBLSs gemeinsam genutzt. In einigen Ausführungsformen unterstützt eine zweite NW einen ersten der zwei oder mehr entsprechenden SBLSs und eine dritte NW unterstützt einen zweiten der zwei oder mehr entsprechenden SBLSs.

Claims (20)

  1. Schaltung umfassend: zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818), die entsprechend dazu eingerichtet sind, in einer ersten Spannungsdomäne (102, 202) zu arbeiten; zwei oder mehr Einzelbit-Pegelumsetzer, SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) - single-bit level shifters, die entsprechend mit den zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818) elektrisch gekoppelt sind und entsprechend dazu eingerichtet sind, in einer zweiten Spannungsdomäne (104, 204, 1120) zu arbeiten; und eine Steuerschaltung (280, 380, 480, 580, 780, 880), die dazu eingerichtet ist, jeden der zwei oder mehr SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) zwischen einem Normalzustand und einem Bereitschaftszustand umzuschalten, wenn ein Steuersignal (707) von der Steuerschaltung (280, 380, 480, 580, 780, 880) empfangen wird, wobei einer der SLBs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) eine n-Wanne der zweiten Spannungsdomäne (280, 380, 480, 580, 780, 880) aufweist und sich die n-Wanne mit der Steuerschaltung (280, 380, 480, 580, 780, 880) teilt.
  2. Schaltung nach Anspruch 1, wobei jede der zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818) mindestens einen ersten Transistor vom p-Typ in einer ersten n-Wanne, NW (308, 312, 350, 512), einschließt.
  3. Schaltung nach Anspruch 1 oder 2, wobei eine der zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818) sich auf einer ersten Seite einer vertikalen Halbierungslinie befindet und eine andere der zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818) sich auf einer zweiten Seite der vertikalen Halbierungslinie befindet.
  4. Schaltung nach Anspruch 1 oder 2, wobei jede der zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818) mindestens einen ersten Transistor vom p-Typ in einer ersten NW an einem Schnittpunkt einer vertikalen Halbierungslinie und einer horizontalen Halbierungslinie einschließt.
  5. Schaltung nach einem der Ansprüche 1 bis 4, wobei jeder der zwei oder mehr SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) ein Eingangssignal von einer der zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818) empfängt und das Eingangssignal aus der erste Spannungsdomäne (102, 202) in die zweite Spannungsdomäne (104, 204, 1120) umsetzt.
  6. Schaltung nach Anspruch 1, wobei jede der zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818) mindestens einen ersten Transistor vom p-Typ in einer ersten NW einschließt und jeder der zwei oder mehr SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) mindestens einen zweiten Transistor vom p-Typ einschließt, wobei der zweite Transistor vom p-Typ von einem ersten SBLS sich in einer zweiten NW befindet und der zweite Transistor vom p-Typ von einem zweiten SBLS sich in einer dritten NW befindet.
  7. Schaltung nach Anspruch 1, wobei jede der zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818) mindestens einen ersten Transistor vom p-Typ in einer NW (308, 312, 350, 512) einschließt und jeder der zwei oder mehr SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) mindestens einen zweiten Transistor vom p-Typ einschließt, wobei der zweite Transistor vom p-Typ von mindestens einem SBLS (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) sich in einer zweiten NW befindet und ein dritter Transistor vom p-Typ von einem anderen SBLS sich in einer dritten NW befindet, wobei die zweite NW und die dritte NW sich auf gegenüberliegenden Seiten einer vertikalen Halbierungslinie befinden.
  8. Schaltung nach einem der Ansprüche 1 bis 7, wobei die zwei oder mehr SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) sich symmetrisch auf gegenüberliegenden Seiten einer vertikalen Halbierungslinie befinden.
  9. Integrierte Schaltung, IC, umfassend: eine erste n-Wanne, NW (308, 312, 350, 512), an einem Schnittpunkt einer vertikalen Achse (304, 404, 504, 604, 804) und einer horizontalen Achse (306, 406, 506, 806); eine zweite NW entlang der horizontalen Achse (306, 406, 506, 806) auf einer ersten Seite der vertikalen Achse (304, 404, 504, 604, 804); eine dritte NW entlang der horizontalen Achse (306, 406, 506, 806) auf einer zweiten Seite der vertikalen Achse (304, 404, 504, 604, 804); einen ersten Stromversorgungsknoten (670), der so eingerichtet ist, dass er eine erste Stromversorgungsspannung aufweist; und einen zweiten Stromversorgungsknoten (770), der so eingerichtet ist, dass er eine zweite Stromversorgungsspannung aufweist; einen dritten Stromversorgungsknoten (690, 790), der so eingerichtet ist, dass er eine dritte Stromversorgungsspannung aufweist; eine Eingangsschaltung (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818), die dazu eingerichtet ist, ein Eingangssignal in einer ersten Spannungsdomäne (102, 202) zu empfangen, wobei die Eingangsschaltung Folgendes einschließt: einen ersten PMOS-Transistor in der ersten NW, der einen ersten Source-/Drain-Anschluss, S/D-Anschluss, einschließt, der mit dem ersten Stromversorgungsknoten (670) gekoppelt ist; und einen zweiten PMOS-Transistor in der ersten NW, der einen zweiten S/D-Anschluss einschließt, der mit dem ersten Stromversorgungsknoten (670) gekoppelt ist; und mindestens zwei Einzelbit-Pegelumsetzer, SBLSs, die Folgendes einschließen: einen ersten SBLS, der einen dritten PMOS-Transistor in der zweiten NW einschließt und der einen dritten S/D-Anschluss einschließt, der mit dem zweiten Stromversorgungsknoten (770) gekoppelt ist; und einen zweiten SBLS, der einen vierten PMOS-Transistor in der dritten NW einschließt und der einen vierten S/D-Anschluss einschließt, der mit dem zweiten Stromversorgungsknoten (770) gekoppelt ist; wobei der erste SBLS und der zweite SBLS dazu eingerichtet sind, entsprechende Eingangssignale von der Eingangsschaltung (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818) zu empfangen und die entsprechenden Eingangssignale aus der ersten Spannungsdomäne (102, 202) in eine zweite Spannungsdomäne (104, 204, 1120) umzusetzen; und eine Steuerschaltung (280, 380, 480, 580, 780, 880), die mit dem ersten SBLS und dem zweiten SBLS elektrisch gekoppelt ist, die dazu eingerichtet ist, den ersten SBLS und den zweiten SBLS entsprechend einem Umschaltsteuersignal zwischen einem Normalmodus und einem Bereitschaftsmodus umzuschalten.
  10. IC nach Anspruch 9, wobei die Steuerschaltung (280, 380, 480, 580, 780, 880) ferner Folgendes umfasst: einen fünften PMOS-Transistor in einer von der zweiten NW und der dritten NW, und der einen fünften S/D-Anschluss einschließt, der mit dem zweiten Stromversorgungsknoten (770) gekoppelt ist, wobei der fünfte S/D-Anschluss mit einem von dem ersten SBLS und dem zweiten SBLS elektrisch gekoppelt ist.
  11. IC nach Anspruch 9 oder 10, wobei die mindestens zwei SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) ferner Folgendes umfassen: einen ersten NMOS-Transistor außerhalb der zweiten NW und mit dem dritten PMOS-Transistor elektrisch gekoppelt, wobei der erste NMOS-Transistor einen sechsten S/D-Anschluss einschließt, der mit der Steuerschaltung (280, 380, 480, 580, 780, 880) elektrisch gekoppelt ist; und einen zweiten NMOS-Transistor außerhalb der dritten NW und mit dem vierten PMOS-Transistor elektrisch gekoppelt, wobei der zweite NMOS-Transistor einen siebten S/D-Anschluss einschließt, der mit der Steuerschaltung (280, 380, 480, 580, 780, 880) elektrisch gekoppelt ist.
  12. IC nach einem der Ansprüche 9 bis 11, wobei: die zweite NW sich auf einer ersten Seite der horizontalen Achse (306, 406, 506, 806) und auf der ersten Seite der vertikalen Achse (304, 404, 504, 604, 804) befindet; die dritte NW sich auf der ersten Seite der horizontalen Achse (306, 406, 506, 806) und auf der zweiten Seite der vertikalen Achse (304, 404, 504, 604, 804) befindet; und die IC ferner Folgendes einschließt: eine vierte NW auf einer zweiten Seite der horizontalen Achse (306, 406, 506, 806), auf der ersten Seite der vertikalen Achse (304, 404, 504, 604, 804); und eine fünfte NW auf der zweiten Seite der horizontalen Achse (306, 406, 506, 806), auf der zweiten Seite der vertikalen Achse (304, 404, 504, 604, 804).
  13. IC nach einem der Ansprüche 9 bis 12, wobei: die erste Stromversorgungspannung größer als die zweite Stromversorgungsspannung ist oder die zweite Stromversorgungsspannung größer als die erste Stromversorgungsspannung ist; und beide, die erste Stromversorgungsspannung und die zweite Stromversorgungsspannung, größer als die dritte Stromversorgungsspannung sind.
  14. IC nach einem der Ansprüche 9 bis 13, wobei: der dritte PMOS-Transistor sich innerhalb des ersten SBLS befindet; der vierte PMOS-Transistor sich innerhalb des zweiten SBLS befindet, die IC ferner Folgendes einschließt: einen fünften PMOS-Transistor in der zweiten NW und mit einem sechsten S/D-Anschluss, der mit dem zweiten Stromversorgungsknoten (770) gekoppelt ist, und innerhalb eines dritten SBLS; und einen sechsten PMOS-Transistor in der dritten NW und mit einem siebten S/D-Anschluss, der mit dem zweiten Stromversorgungsknoten (770) gekoppelt ist, und innerhalb eines vierten SBLS; der erste, der zweite, der dritte und der vierte SBLS, die alle mit der Steuerschaltung (280, 380, 480, 580, 780, 880) elektrisch gekoppelt sind; und die Steuerschaltung (280, 380, 480, 580, 780, 880) ferner dazu eingerichtet ist, jeden des ersten SBLS, des zweiten SBLS, des dritten SBLS und des vierten SBLS zwischen einem Normalzustand und einem Bereitschaftszustand umzuschalten.
  15. IC nach Anspruch 14, wobei jede der zweiten NW und der dritten NW zwei SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) unterstützt.
  16. Verfahren zum Betreiben mehrerer Einzelbit-Pegelumsetzer, SBLSs, wobei das Verfahren umfasst: Empfangen einer ersten und einer zweiten Stromversorgungsspannung, wobei die zweite Stromversorgungsspannung zwischen der ersten Stromversorgungsspannung und einer dritten Stromversorgungsspannung liegt; Empfangen, an zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818), die mit der ersten Stromversorgungsspannung elektrisch verbunden sind, von Eingangssignalen aus einer ersten Spannungsdomäne (102, 202), die bei der ersten Stromversorgungsspannung arbeitet; Ausgeben, aus den zwei oder mehr Eingangsschaltungen (216, 218, 316, 318, 415-418, 515A, 515B, 516A, 516B, 517A, 517B, 518A, 518B, 616, 618, 816, 818), von Versionen der Eingangssignale aus der ersten Spannungsdomäne (102, 202) an zwei oder mehr entsprechende SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400), die in einer zweiten Spannungsdomäne (104, 204, 1120) arbeiten und mit der zweiten Stromversorgungsspannung elektrisch verbunden sind; Umsetzen, entsprechend durch die zwei oder mehr SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400), der Version der Eingangssignale aus der ersten Spannungsdomäne (102, 202) in die zweite Spannungsdomäne (104, 204, 1120); Empfangen, an jedem der zwei oder mehr entsprechenden SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400), eines Umschaltsteuersignals von einer Steuerschaltung (280, 380, 480, 580, 780, 880), wobei einer der SLBs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) eine n-Wanne der zweiten Spannungsdomäne (280, 380, 480, 580, 780, 880) aufweist und sich die n-Wanne mit der Steuerschaltung teilt; und Umschalten, basierend auf dem Steuersignal (707), der zwei oder mehr entsprechenden SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) zwischen einem Normalmodus und einem Bereitschaftsmodus.
  17. Verfahren nach Anspruch 16, wobei die zwei oder mehr Eingangsschaltungen sich alle eine erste n-Wanne, NW, teilen.
  18. Verfahren nach Anspruch 17, wobei die erste NW sich entlang einer vertikalen Halbierungslinie und einer horizontalen Halbierungslinie befindet.
  19. Verfahren nach Anspruch 16 oder 17, wobei eine zweite NW von zwei SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) der zwei oder mehr entsprechenden SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) gemeinsam genutzt wird.
  20. Verfahren nach Anspruch 16 oder 17, wobei eine zweite NW einen ersten der zwei oder mehr entsprechenden SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) unterstützt und eine dritte NW einen zweiten der zwei oder mehr entsprechenden SBLSs (222, 222A, 222B, 322, 322A, 322B, 422, 422A-D, 522, 522A-H, 722A, 722B, 822A, 822B, 900, 906, 1400) unterstützt.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115189689A (zh) * 2021-06-02 2022-10-14 台湾积体电路制造股份有限公司 多位电平移位器及其操作方法
US12231121B2 (en) * 2022-01-07 2025-02-18 Mediatek Inc. Multi-bit level shifter with shared enable signals

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US20140040838A1 (en) 2012-08-01 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods For Making A Mask For An Integrated Circuit Design
US20150278429A1 (en) 2014-04-01 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Integrated Circuit Manufacturing
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US11063593B2 (en) 2018-10-31 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifter enable
US11073857B1 (en) 2020-09-30 2021-07-27 Nxp B.V. Maximum voltage selector for power management applications

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2319600A (en) 2000-01-27 2001-08-07 Hitachi Limited Semiconductor device
JP2005004835A (ja) * 2003-06-10 2005-01-06 Toshiba Corp 半導体記憶装置
US7205820B1 (en) * 2004-07-08 2007-04-17 Pmc-Sierra, Inc. Systems and methods for translation of signal levels across voltage domains
JP5816407B2 (ja) * 2009-02-27 2015-11-18 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR101787758B1 (ko) * 2011-06-09 2017-10-19 매그나칩 반도체 유한회사 레벨 쉬프터
US9071240B2 (en) * 2012-09-25 2015-06-30 Nvidia Corporation Low power, single-rail level shifters employing power down signal from output power domain and a method of converting a data signal between power domains
KR102147353B1 (ko) * 2014-02-21 2020-08-24 삼성전자 주식회사 집적 회로 및 이를 포함하는 반도체 장치
US9490813B2 (en) * 2014-11-06 2016-11-08 Qualcomm Incorporated High-speed level-shifting multiplexer
US9948303B2 (en) * 2016-06-30 2018-04-17 Qualcomm Incorporated High speed voltage level shifter
US9859893B1 (en) * 2016-06-30 2018-01-02 Qualcomm Incorporated High speed voltage level shifter
KR102655397B1 (ko) * 2016-08-24 2024-04-05 삼성전자주식회사 배터리 관리 장치 및 시스템
KR101971418B1 (ko) 2017-06-30 2019-04-24 애니젠 주식회사 고세렐린의 제조 방법
US11017146B2 (en) 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
JP2020014152A (ja) 2018-07-19 2020-01-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置
US11205032B2 (en) 2018-10-31 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design method, system and computer program product
CN115189689A (zh) * 2021-06-02 2022-10-14 台湾积体电路制造股份有限公司 多位电平移位器及其操作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US20140040838A1 (en) 2012-08-01 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods For Making A Mask For An Integrated Circuit Design
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US20150278429A1 (en) 2014-04-01 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Integrated Circuit Manufacturing
US11063593B2 (en) 2018-10-31 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifter enable
US11073857B1 (en) 2020-09-30 2021-07-27 Nxp B.V. Maximum voltage selector for power management applications

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