[go: up one dir, main page]

DE102020203247B4 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE102020203247B4
DE102020203247B4 DE102020203247.5A DE102020203247A DE102020203247B4 DE 102020203247 B4 DE102020203247 B4 DE 102020203247B4 DE 102020203247 A DE102020203247 A DE 102020203247A DE 102020203247 B4 DE102020203247 B4 DE 102020203247B4
Authority
DE
Germany
Prior art keywords
gate
wiring
source electrode
gate pad
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102020203247.5A
Other languages
English (en)
Other versions
DE102020203247A1 (de
Inventor
Yoshinori Matsuno
Toshikazu Tanioka
Yasunori Oritsuki
Kenichi Hamano
Naochika Hanano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102020203247A1 publication Critical patent/DE102020203247A1/de
Application granted granted Critical
Publication of DE102020203247B4 publication Critical patent/DE102020203247B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H10W20/43—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/491—Vertical IGBTs having both emitter contacts and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/669—Vertical DMOS [VDMOS] FETs having voltage-sensing or current-sensing structures, e.g. emulator sections or overcurrent sensing cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H10W20/40—
    • H10W20/4451—
    • H10W40/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/8303—Diamond
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H10W72/926—

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Halbleitervorrichtung, umfassend:- ein Substrat (19);- eine auf dem Substrat (19) ausgebildete Zwischenschichtisolierschicht (40);- ein auf der Zwischenschichtisolierschicht (40) ausgebildetes Gate-Pad (16);- eine Source-Elektrode (12), welche auf der Zwischenschichtisolierschicht (40) ausgebildet ist und welche einem Teil des Gate-Pads (16) in einer Draufsicht gegenüberliegt;- eine Source-Verdrahtung (14a) mit einer linearen Form, welche auf der Zwischenschichtisolierschicht (40) ausgebildet ist und welche der Source-Elektrode (12) nicht gegenüberliegt, sondern welche in einer Draufsicht einem Teil des Gate-Pads (16) gegenüberliegt, und welche mit der Source-Elektrode (12) verbunden ist; und- eine Gate-Verdrahtung (18a), welche auf der Zwischenschichtisolierschicht (40) ausgebildet ist und welche elektrisch mit dem Gate-Pad (16) verbunden ist, wobei:- das Substrat (19) eine Drift-Schicht (22) eines ersten Leitfähigkeitstyps, eine auf der Drift-Schicht (22) ausgebildete Wannenschicht (24) eines zweiten Leitfähigkeitstyps, und eine Region (28) mit einer hohen Störstellenkonzentration umfasst, welche auf der Wannenschicht (24) an einer Stelle unmittelbar unterhalb der Gate-Verdrahtung (18a) und des Gate-Pads (16) ausgebildet ist,- die Störstellenkonzentration der Region (28) mit der hohen Störstellenkonzentration des ersten Leitfähigkeitstyps höher ist als eine Störstellenkonzentration der Drift-Schicht (22) des ersten Leitfähigkeitstyps,- die Source-Verdrahtung (14a) und die Gate-Verdrahtung (18a) einen Rahmen bereitstellen, welcher die Source-Elektrode (12) in einer Draufsicht umgibt,- ein Ende der Gate-Verdrahtung (18a) in Kontakt steht mit dem Gate-Pad (16),- ein anderes Ende der Gate-Verdrahtung (18a) nicht in Kontakt steht mit dem Gate-Pad (16),- ein Ende der Source-Verdrahtung (14a) in Kontakt steht mit der Source-Elektrode (12),- ein anderes Ende der Source-Verdrahtung (14a) nicht in Kontakt steht mit der Source-Elektrode (12) und- die Gate-Verdrahtung (18a) mit dem Gate-Pad (16) in einem Raum zwischen dem anderen Ende der Source-Verdrahtung (14a) und der Source-Elektrode (12) kontaktiert ist.

Description

  • Hintergrund
  • Gebiet
  • Es werden Beispiele beschrieben, die sich auf eine Halbleitervorrichtung beziehen.
  • Stand der Technik
  • Zum Beispiel sind SiC Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) erforderlich, um ein schnelles Schalten und einen geringen Schaltverlust zu erreichen. Das schnelle Schalten bedeutet eine hohe dV/dt. Wenn ein schnelles Schalten auftritt, treten hohe Potentiale direkt unterhalb der Gate-Verdrahtung oder des Gate-Pads auf, und das Risiko einer Verschlechterung der Zwischenschichtisolierschicht nimmt zu. Eine herkömmliche Maßnahme gegen das Risiko der Verschlechterung ist ein derartiges Bereitstellen einer Source-Verdrahtung als dasselbe Potential wie die Source, dass der Bereich direkt unterhalb der Gate-Verdrahtung oder des Gate-Pads umgeben wird.
  • SiC weist ein zehnfach höheres dielektrisches Durchbruchfeld auf, als das von Si. Wenn SiC verwendet wird, ist, wenn dV/dt hoch ist, folglich das Risiko eines auftretenden hohen Potentials direkt unterhalb der Gate-Verdrahtung oder des Gate-Pads höher, als wenn Si verwendet wird. Darüber hinaus tendiert das Verhältnis der effektiven Fläche zur Chip-Fläche bei der Struktur gering zu sein, in welcher die Source-Verdrahtung um die Gate-Verdrahtung herum bereitgestellt wird. Die effektive Fläche ist eine stromführende Fläche. Da SiC teurer ist, als Si, ist eine optimale Auslegung der Struktur und der Anordnung erforderlich. Je kleiner der Chip ist, desto bedeutender wird die Auswirkung des Designs auf die Kosten.
  • WO 2018 / 055 719 A1 beschreibt im Absatz 0042 Folgendes: „wie durch den Pfeil VC in 3 gezeigt, fließt der Verschiebungsstrom, der im äußeren Randbereich der Wannenregion 9 auftritt, wenn der Siliziumkarbid MOSFET 100 vom Ein-Zustand in den Aus-Zustand geschaltet wird, auch zur äußeren Kontaktregion 8 unterhalb der Source-Verdrahtung 13, so dass der Pfad des Verschiebungsstroms verkürzt wird, und die Potentialdifferenz, welche unterhalb des Gate-Pads aufgrund des beim Schalten auftretenden Verschiebungsstroms auftritt, kann reduziert werden (der Potentialgradient kann reduziert werden). Auf diese Weise kann der dielektrische Durchbruch der isolierenden Schicht unterhalb des Gate-Pads verhindert werden.“
  • Die WO 2018 / 055 719 A1 betrifft eine Siliziumcarbid-Halbleitervorrichtung, welche aufweist: einen dritten Störstellenbereich, der einen zweiten Leitfähigkeitstyp aufweist und in einem äußeren Peripheriebereich angeordnet ist, der die äußere Peripherie eines Zellenanordnungsbereichs ist, worin eine Einheitszelle angeordnet ist; einen Feld-Isolierfilm, der in dem äußeren Peripheriebereich angeordnet ist und dicker als ein Gate-Isolierfilm ist; einen Zwischenschicht-Isolierfilm, der auf dem Feld-Isolierfilm, einer Gateelektrode und dem Gate-Isolierfilm angeordnet ist; eine erste Hauptelektrode, die auf dem Zwischenschicht-Isolierfilm angeordnet ist; und einen Gatedraht und ein Gatepad, die über die auf dem Feld-Isolierfilm angeordnete Gateelektrode miteinander elektrisch verbunden sind. Der dritte Störstellenbereich enthält einen vierten Störstellenbereich, der den zweiten Leitfähigkeitstyp aufweist, in der oberen Schicht des dritten Störstellenbereichs selektiv angeordnet ist und eine höhere Störstellenkonzentration als der dritte Störstellenbereich aufweist. Der Gatedraht und das Gatepad sind im äußeren Peripheriebereich angeordnet. Der vierte Störstellenbereich ist dem Zellenanordnungsbereich benachbart, umgibt zumindest einen Bereich unter dem Gatepad und ist mit der ersten Hauptelektrode elektrisch verbunden.
  • Die WO 2018 / 155 566 A1 zeigt einen SiC-MOSFET mit eingebauter Schottky-Diode. Durch diesen kann ein bipolarer Strom in einem zweiten Muldenbereich fließen, der in einem Anschlussbereich ausgebildet ist, und eine Durchschlagspannung reduzieren. Bei dem SiC-MOSFET mit eingebauter Schottky-Diode ist eine leitfähige Schicht in einer Schottky-Verbindung mit dem zweiten Muldenbereich auf dem zweiten Muldenbereich in dem Anschlussbereich angeordnet, und die leitfähige Schicht ist mit einer Source-Elektrode des MOSFET elektrisch verbunden. Ein Kontaktloch zur leitfähigen Schicht ist so angeordnet, dass es nur die leitfähige Schicht und die Source-Elektrode verbindet.
  • Die WO 2018 / 038 133 A1 beschreibt in einem SiC-Bauelement erste Wannenbereiche und einen zweiten Wannenbereich, beide von einem zweiten Leitfähigkeitstyp, die auf einer Driftschicht eines ersten Leitfähigkeitstyps vorgesehen sind. Auf jedem ersten Wannenbereich ist ein Source-Bereich des ersten Leitfähigkeitstyps vorgesehen. Auf dem zweiten Wannenbereich ist ein Feldisolierfilm vorgesehen, der dicker als ein Gateisolierfilm ist. Ein Zwischenschicht-Isolierfilm weist ein Source-Kontaktloch in jedem Source-Bereich und ein erstes Wannenkontaktloch in dem zweiten Wannenbereich auf. Eine Source-Elektrode ist mit jedem Source-Bereich durch jedes Source-Kontaktloch und mit dem zweiten Wannenbereich durch das erste Wannen-Kontaktloch verbunden. Auf dem zweiten Wannenbereich ist eine Isolierschicht vorgesehen, die dünner als der Feldisolierfilm ist. Eine Leiterschicht weist einen Abschnitt auf, der auf dem zweiten Wannenbereich angeordnet ist, wobei nur die Isolierschicht dazwischen liegt.
  • Die WO 2013 / 042 406 A1 offenbart in einem Leistungshalbleiterbauelement, das eine äußere periphere Sense-Wanne vom zweiten Leitfähigkeitstyp umfasst, die so ausgebildet ist, dass sie eine Vielzahl von Sense-Wannen auf der Oberfläche einer Driftschicht umgibt, einen Hauptzellen-Source-Bereich vom ersten Leitfähigkeitstyp, der selektiv auf der Oberfläche davon gebildet wird der Hauptzellenmulde, eine Sense-Source-Region vom ersten Leitfähigkeitstyp, die selektiv auf der Oberfläche der Sense-Mulde gebildet wird, eine untere Elektrodenregion des Kondensators vom ersten Leitfähigkeitstyp, die selektiv auf der Oberfläche der Sense-Außenperipheriemulde gebildet wird, und einen darauf gebildeten Gate-Isolierfilm Kanalregionen und auf der äußeren Sense-Umfangswanne, eine Gate-Elektrode, die auf dem Gate-Isolierfilm gebildet ist, und ein Sense-Pad, das elektrisch mit der Sense-Wanne und dem Sense-Source-Bereich sowie auf der äußeren Sense-Umfangswanne und dem unteren Kondensator verbunden ist Elektrodenbereich.
  • Bei der Struktur, in welcher die Source-Verdrahtung wie oben beschrieben um die Gate-Verdrahtung herum bereitgestellt ist, nimmt das Verhältnis der effektiven Fläche zur Chip-Fläche ab. Es besteht ein Bedarf an einer Halbleitervorrichtung, welche eine Verschlechterung der Zwischenschichtisolierschicht reduzieren kann, während das Verhältnis der effektiven Fläche zur Chip-Fläche erhöht wird.
  • Zusammenfassung
  • Einige der hier beschriebenen Beispiele können die oben beschrieben Probleme adressieren. Einige hier beschriebene Beispiele können eine Halbleitervorrichtung bereitstellen, welche eine Verschlechterung einer Zwischenschichtisolierschicht reduzieren kann, während das Verhältnis der effektiven Fläche zur Chip-Fläche erhöht wird.
  • Die der Erfindung zu Grunde liegende Aufgabe wird bei einer Halbleitervorrichtung erfindungsgemäß mit den Merkmalen des Anspruchs 1 und alternativ bei einer Halbleitervorrichtung erfindungsgemäß mit den Merkmalen des Anspruchs 3 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der jeweiligen abhängigen Ansprüche.
  • In einigen Beispielen umfasst eine Halbleitervorrichtung ein Substrat, eine auf dem Substrat vorgesehene Zwischenschichtisolierschicht, ein auf der Zwischenschichtisolierschicht vorgesehenes Gate-Pad, eine Source-Elektrode, welche auf der Zwischenschichtisolierschicht vorgesehen ist und welche einem Teil des Gate-Pads in einer Draufsicht gegenüberliegt, eine Source-Verdrahtung mit einer linearen Form, welche auf der Zwischenschichtisolierschicht vorgesehen ist und welche der Source-Elektrode nicht gegenüberliegt, sondern welche in einer Draufsicht einem Teil des Gate-Pads gegenüberliegt, und welche mit der Source-Elektrode verbunden ist, und eine Gate-Verdrahtung, welche auf der Zwischenschichtisolierschicht vorgesehen ist und elektrisch mit dem Gate-Pad verbunden ist, wobei das Substrat eine Drift-Schicht eines ersten Leitfähigkeitstyps, eine Wannenschicht eines zweiten Leitfähigkeitstyps, welche auf der Drift-Schicht vorgesehen ist, und eine Region mit einer hohen Störstellenkonzentration umfasst, welche auf der Wannenschicht an einer Stelle unmittelbar unterhalb der Gate-Verdrahtung und dem Gate-Pad vorgesehen ist, wobei die Störstellenkonzentration der Region mit der hohen Störstellenkonzentration des ersten Leitfähigkeitstyps höher ist, als die Störstellenkonzentration der Drift-Schicht des ersten Leitfähigkeitstyps und wobei die Source-Verdrahtung und die Gate-Verdrahtung einen Rahmen bereitstellen, welcher die Source-Elektrode in einer Draufsicht umgibt.
  • Andere und weitere Aufgaben, Merkmale und Vorteile werden anhand der nachfolgenden Beschreibung deutlicher.
  • Kurze Beschreibung der Figuren
    • 1 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform;
    • 2 ist eine Querschnittsansicht, welch entlang der Linie I-II in 1 entnommen ist;
    • 3 ist eine Querschnittsansicht, welche entlang der Linie III-IV in 1 entnommen ist;
    • 4 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform;
    • 5 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform;
    • 6 ist eine Querschnittsansicht, welche entlang der Linie V-VI in 5 entnommen ist;
    • 7 ist ein Diagramm, welches die Schaltverluste der Halbleitervorrichtungen zeigt;
    • 8 ist ein Diagramm, welches die Schaltverluste der Halbleitervorrichtungen zeigt;
    • 9 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform;
    • 10 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer fünften Ausführungsform;
    • 11 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation;
    • 12 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform;
    • 13 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation; und
    • 14 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer siebten Ausführungsform.
  • Detaillierte Beschreibung
  • Halbleitervorrichtungen gemäß Ausführungsformen werden mit Bezug zu den Figuren beschrieben. Dieselben oder korrespondierende Komponenten sind mittels derselben Bezugszeichen gekennzeichnet und deren redundanten Beschreibungen können ausgelassen werden.
  • Erste Ausführungsform
  • 1 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform. Die Halbleitervorrichtung ist ein rechteckiger Chip, in welchem zum Beispiel ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) oder ein Bipolartransistor mit isolierter Gate-Elektrode (IGBT) ausgebildet ist. Der äußerste Rechteckrahmen repräsentiert den äußeren Rand des Chips. Die Halbleitervorrichtung umfasst eine Source-Elektrode 12 und eine mit der Source-Elektrode 12 verbundene Source-Verdrahtung 14. Die Source-Verdrahtung 14 weist eine gerade längliche Form auf. In einer Draufsicht steht die Source-Verdrahtung 14 an den gegenüberliegen Enden der Source-Elektrode 12 mit dieser in Kontakt.
  • Ein Gate-Pad 16 ist an einer Position angeordnet, an welcher das Gate-Pad 16 von der Source-Elektrode 12 und der Source-Verdrahtung 14 umgeben ist. Die Gate-Verdrahtung 18 ist elektrisch mit dem Gate-Pad 16 verbunden. Die Gate-Verdrahtung 18 ist zum Beispiel aus Al hergestellt. Das Gate-Pad 16 und die Gate-Verdrahtung 18 sind, wie in 1 gezeigt, nicht direkt miteinander verbunden. Ein Draht oder eine Leitung ist mit dem Gate-Pad 16 verbunden, und das Gate-Pad 16 nimmt über den Draht oder die Leitung eine Gate-Spannung entgegen. Die am Gate-Pad 16 anliegende Gate-Spannung liegt über die Gate-Verdrahtung 18 an einer Mehrzahl von Gate-Elektroden an, welche unterhalb der Source-Elektrode 12 angeordnet sind.
  • In einer Draufsicht stellen die Source-Verdrahtung 14 und die Gate-Verdrahtung 18 einen Rahmen bereit, welcher die Source-Elektrode 12 umgibt. Mit anderen Worten befindet sich die Source-Verdrahtung 14 zwischen dem Gate-Pad 16 und dem äußeren Rand des Chips, und die Gate-Verdrahtung 18 befindet sich zwischen der Source-Elektrode 12 und dem äußeren Rand des Chips. Die Source-Elektrode 12 und die Source-Verdrahtung 14 umgeben das Gate-Pad 16, aber umgeben nicht die Gate-Verdrahtung 18. In einer Draufsicht liegt die Source-Elektrode 12 einem Teil des Gate-Pads 16 gegenüber, und die Source-Verdrahtung 14 liegt der Source-Elektrode 12 nicht gegenüber, sondern liegt einem Teil des Gate-Pads 16 gegenüber.
  • 2 ist eine Querschnittsansicht, welche entlang der Linie I-II in 1 entnommen ist. Ein Substrat 19 ist zum Beispiel aus Silzium oder einem Halbleiter mit einer breiten Bandlücke hergestellt. Der Halbleiter mit der breiten Bandlücke ist ein Siliziumkarbid, eine Galliumnitrid-basiertes Material oder Diamant. Das Substrat 19 umfasst ein n-Typ Substrat 20. Eine n+-Typ Drain-Schicht 50 ist unterhalb des n-Typ Substrats 20 angeordnet, und eine n--Typ Drift-Schicht 22 ist auf dem n-Typ Substrat 20 angeordnet. Eine p-Typ Wannenschicht 24 und eine Abschlussstruktur 26 sind auf der Drift-Schicht 22 angeordnet. Die Abschlussstruktur 26 ist eine Feldbegrenzungsstruktur wie ein Schutzring oder eine Feldbegrenzungsplatte.
  • Eine n++-Typ Region 28 mit einer hohen Störstellenkonzentration ist auf der Wannenschicht 24 an einer Stelle direkt unterhalb der Gate-Verdrahtung 18 vorgesehen. Die n-Typ Störstellenkonzentration der Region 28 mit der hohen Störstellenkonzentration ist höher, als die n-Typ Störstellenkonzentration der Drift-Schicht 22. In einem Beispiel kann die Region 28 mit der hohen Störstellenkonzentration derart ausgebildet sein, dass sie die gesamte Fläche direkt unterhalb der Gate-Verdrahtung 18 überdeckt. Wenn das Substrat 19 zum Beispiel aus Siliziumkarbid hergestellt ist, kann die Region 28 mit der hohen Störstellenkonzentration vorgesehen sein, welche eines oder beides aus Nitrid oder Phosphor als eine n-Typ Störstelle umfasst. Die Störstellenkonzentration der Region 28 mit der hohen Störstellenkonzentration beträgt 1 × 1018 cm-3 bis 1 × 1021 cm-3. In einem Beispiel kann die Störstellenkonzentration der Region 28 mit der hohen Störstellenkonzentration höher sein, als die p-Typ Störstellenkonzentration der Wannenschicht 24. Eine n+-Typ Source 30 ist in der Wannenschicht 24 ausgebildet. Ein p-Typ Kontakt 32, welcher in Kontakt mit der oben beschriebenen Region 28 mit der hohen Störstellenkonzentration und der Source 30 steht, ist auf der Seite einer oberen Fläche des Substrats 19 ausgebildet.
  • Eine Zwischenschichtisolierschicht 40 ist auf der oberen Fläche des Substrats 19 vorgesehen. Die Zwischenschichtisolierschicht 40 ist zum Beispiel eine Oxidschicht oder eine Nitrid-Schicht. In einem weiteren Beispiel kann die Zwischenschichtisolierschicht 40 aus SiON oder Al2O3 hergestellt sein. Die Source-Elektrode 12 ist auf der Zwischenschichtisolierschicht 40 vorgesehen. Die Source-Elektrode 12 steht durch ein Durchgangsloch in der Zwischenschichtisolierschicht 40 in Kontakt mit dem Kontakt 32. Die Gate-Verdrahtung 18 ist ebenfalls auf der Zwischenschichtisolierschicht 40 vorgesehen. Die Gate-Verdrahtung 18 steht in Kontakt mit einem in der Zwischenschichtisolierschicht 40 bereitgestellten Polysilizium 42.
  • 3 ist eine Querschnittsansicht, welche entlang der Linie III-IV in 1 entnommen ist. Das Gate-Pad 16 ist auf der Zwischenschichtisolierschicht 40 vorgesehen. Das Gate-Pad 16 steht in Kontakt mit dem in der Zwischenschichtisolierschicht 40 vorgesehenen Polysilizium 42. Folglich sind das Gate-Pad 16 und die Gate-Verdrahtung 18 durch das Polysilizium 42 elektrisch miteinander verbunden.
  • Die Source-Verdrahtung 14 ist auf der Zwischenschichtisolierschicht 40 vorgesehen. Die Source-Verdrahtung 14 steht durch ein Durchgangsloch in der Zwischenschichtisolierschicht 40 in Kontakt mit dem Kontakt 32. Die Region 28 mit der hohen Störstellenkonzentration ist auf der Wannenschicht 24 an einer Stelle direkt unterhalb des Gate-Pads 16 vorgesehen. In einem Beispiel kann die Region 28 mit der hohen Störstellenkonzentration derart ausgebildet sein, dass sie den gesamten Bereich direkt unterhalb des Gate-Pads 16 überdeckt.
  • Bei der Halbleitervorrichtung gemäß der ersten Ausführungsform, ist die Region 28 mit der hohen Störstellenkonzentration, welche einen geringen Schichtwiderstand aufweist, direkt unterhalb der Gate-Verdrahtung 18 und des Gate-Pads 16 vorgesehen, und dadurch kann die in diesen Bereichen reduziert werden. Daher kann eine Beschädigung der Vorrichtung selbst beim Auftreten eines schnellen Schaltens, welches ein hohes dV/dt umfasst, reduziert werden. Da die Source-Verdrahtung 14 derart vorgesehen ist, dass die Source-Verdrahtung 14 nur dem Gate-Pad 16 gegenüberliegt, kann zusätzlich das Verhältnis der effektiven Fläche zur Chip-Fläche erhöht werden und der Ein-Widerstand kann reduziert werden im Vergleich zu dem Fall, in dem die Source-Verdrahtung um die Gate-Verdrahtung herum bereitgestellt ist.
  • Die Halbleitervorrichtung gemäß der ersten Ausführungsform kann auf verschiedene Arten modifiziert werden solange deren Eigenschaften bewahrt werden. Sofern der n-Typ als ein erster Leitfähigkeitstyp bezeichnet wird, und der p-Typ als ein zweiter Leitfähigkeitstyp bezeichnet wird, können der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp vertauscht werden. Wenn die Leitfähigkeitstypen vertauscht werden, und die Region 28 mit der hohen Störstellenkonzentration eine p-Typ Region ist, kann die Region 28 mit der hohen Störstellenkonzentration ein oder beide Elemente aus Aluminium und Bor als p-Typ Störstelle enthalten. Die Halbleitervorrichtungen gemäß den oben beschriebenen Ausführungsformen weisen viele Gemeinsamkeiten mit der Halbleitervorrichtung gemäß der ersten Ausführungsform auf, und die nachfolgende Beschreibung dieser Ausführungsformen fokussiert sich auf die Unterschiede zur ersten Ausführungsform.
  • Zweite Ausführungsform
  • 4 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform. Das Gate-Pad 16 ist an einer Ecke der Source-Elektrode 12 angeordnet. Wenn das Gate-Pad 16 an einer Ecke der Source-Elektrode 12 angeordnet ist, kann das Verhältnis der effektiven Fläche zur Chip-Fläche im Vergleich zu dem Fall erhöht werden, in dem das Gate-Pad 16 anderweitig angeordnet ist.
  • Dritte Ausführungsform
  • 5 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform. Die Gate-Verdrahtung 18a steht an einem Ende des Gate-Pads 16 mit diesem in Kontakt. Die Gate-Verdrahtung 18a steht nicht in Kontakt mit dem anderen Ende des Gate-Pads 16. Die Source-Verdrahtung 14a, welche eine gerade Form aufweist, steht mit einem Ende der Source-Elektrode 12 in Kontakt und steht nicht mit dem anderen Ende der Source-Elektrode 12 in Kontakt. In einer Lücke zwischen dem anderen Ende der Source-Verdrahtung 14a und der Source-Elektrode 12 sind die Gate-Verdrahtung 18a und das Gate-Pad 16 miteinander verbunden. In einem Beispiel steht die Gate-Verdrahtung 18a mit einem Ende des Gate-Pads 16 in Kontakt. Dies stellt sicher, dass die Länge bezüglich welcher die Source-Verdrahtung 14a und das Gate-Pad 16 einander gegenüberliegen, vergrößert werden kann.
  • Obwohl die Source-Verdrahtung 14a und die Source-Elektrode 12 den größten Teil des Gate-Pads 16 umgeben, umgeben die Source-Verdrahtung 14a und die Source-Elektrode 12 einen Teil des Gate-Pads 16 nicht, da wie oben beschrieben eine Lücke besteht zwischen der Source-Verdrahtung 14a und der Source-Elektrode 12. Die Querschnittsansicht, die entlang der Linie I-II in 5 entnommen ist, ist die gleiche wie jene in 2, und die Querschnittsansicht, die entlang der Linie II-IV in 5 entnommen ist, ist die gleiche wie jene in 3.
  • 6 ist eine Querschnittsansicht, welche entlang der Linie V-VI in 5 entnommen ist. Dort existiert die Region 28 mit der hohen Störstellenkonzentration direkt unterhalb der Gate-Verdrahtung 18a und des Gate-Pads 16. Folglich kann der Gate-Widerstand reduziert werden, während die direkt unterhalb der Gate-Verdrahtung 18a und des Gate-Pads 16 erzeugte Spannung reduziert wird. Das heißt, ein schnellen Schalten mit einem geringen Schaltverlust kann erreicht werden.
  • Die 7 und 8 sind Diagramme, welche Schaltverluste der Halbleitervorrichtungen gemäß der ersten und dritten Ausführungsformen zum Vergleich zeigen. Das Ergebnis der Halbleitervorrichtung gemäß der ersten Ausführungsform ist als ein Muster A gezeigt, und das Ergebnis der Halbleitervorrichtung gemäß der dritten Ausführungsform ist als ein Muster B gezeigt. VGS im Ein-Zustand beträgt 18 V, und VGS im Aus-Zustand beträgt 0 V. Die Übergangstemperatur Tj entspricht 150°C. Der Drain-Source-Strom Ids entspricht 30A. Wie den 7 und 8 entnommen werden kann, ist der Schaltverlust für das Muster B geringer, in welchem die Gate-Verdrahtung 18a und das Gate-Pad 16 direkt miteinander verbunden sind.
  • Vierte Ausführungsform
  • 9 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform. Die Halbleitervorrichtung weist eine ähnliche Struktur auf, wie die Halbleitervorrichtung gemäß der dritten Ausführungsform, unterscheidet sich aber dahingehend von der Halbleitervorrichtung gemäß der dritten Ausführungsform, dass das Gate-Pad 16 an einer Ecke der Source-Elektrode 12 angeordnet ist. Wenn das Gate-Pad 16 an einer Ecke der Source-Elektrode 12 angeordnet ist, kann das Verhältnis der effektiven Fläche zur Chip-Fläche im Vergleich zu dem Fall erhöht werden, in dem das Gate-Pad 16 anderweitig angeordnet ist.
  • Fünfte Ausführungsform
  • 10 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer fünften Ausführungsform. Die Halbleitervorrichtung umfasst ein Strommess-Pad 60. Das Strommess-Pad 60 ist auf dem Substrat 19 vorgesehen, wobei die Zwischenschichtisolierschicht dazwischenliegt, und ein Teil des Hauptstroms des Substrats 19 fließt durch das Pad. Ein Source-Erweiterungsteil 14, welcher eine gerade Form aufweist, ist mit der Source-Elektrode 12 verbunden. Der Source-Erweiterungsteil 14b ist wie die Source-Elektrode 12 auf dem Substrat vorgesehen. Die oben beschriebene Region mit der hohen Störstellenkonzentration kann direkt unterhalb des Source-Erweiterungsteils 14b vorgesehen sein. In einer Draufsicht liegt der Source-Erweiterungsteil 14b nicht der Source-Elektrode 12 gegenüber, sondern liegt einem Teil des Strommess-Pads 60 gegenüber. Das heißt, das Strommess-Pad 60 ist von der Source-Elektrode 12 und dem Source-Erweiterungsteil 14b umgeben.
  • Wenn im Zusammenhang mit der oben beschriebenen Struktur ein schnelles Schalten auftritt, welches ein hohes dV/dt umfasst, kann das Risiko einer Verschlechterung der Zwischenschichtisolierschicht 40 direkt unterhalb des Strommess-Pads 60 reduziert werden. Die Gate-Verdrahtung 18b ist vorgesehen, um eine Spannung an einer Gate-Elektrode in deren Nähe anzulegen.
  • 11 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation. In diesem Beispiel ist das Gate-Pad 16 an einem von einer beliebigen Ecke der Source-Elektrode 12 abweichenden Teil vorgesehen, und das Strommess-Pad 60 ist an einer Ecke der Source-Elektrode 12 vorgesehen. Folglich ist der Abstand zwischen dem Gate-Pad 16 und dem Strommess-Pad 60 gering. In Anbetracht dessen, wie in 11 gezeigt, sind die Source-Verdrahtung 14a und der Source-Erweiterungsteil 14b als ein einzelnes durchgehendes Teil ausgebildet.
  • In der Halbleitervorrichtung kann ein Temperaturmess-Pad anstelle des Strommess-Pads 60 vorgesehen sein. Das Temperaturmess-Pad ist auf dem Substrat vorgesehen, wobei die Zwischenschichtisolierschicht dazwischenliegt. In einem solchen Fall wird eine Temperaturmessdiode auf dem Substrat ausgebildet, wobei das Temperaturmess-Pad mit der Temperaturmessdiode verbunden ist. Solch ein Temperaturmess-Pad kann auf die gleiche Weise wie das Strommess-Pad 60 angeordnet sein, welches in den Draufsichten der 10 und 11 gezeigt ist. In diesem Fall liegt der Source-Erweiterungsteil 14b in einer Draufsicht nicht gegenüber der Source-Elektrode 12, sondern liegt einem Teil des Temperaturmess-Pads gegenüber, so dass das Risiko einer Verschlechterung der Zwischenschichtisolierschicht reduziert werden kann.
  • Siebte Ausführungsform
  • 12 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform. Ein Gate-Liner 70 ist mit dem Gate-Pad 16 verbunden. Der Gate-Liner 70 ist elektrisch mit einer Mehrzahl von Gate-Elektroden verbunden, welche parallel zueinander im Substrat angeordnet ist. Der Gate-Liner 70 ist zum Beispiel aus Al hergestellt. Die oben beschriebene Region mit der hohen Störstellenkonzentration ist direkt unterhalb des Gate-Liners 70 vorgesehen, wobei die Zwischenschichtisolierschicht dazwischenliegt. Das heißt, die Region mit der hohen Störstellenkonzentration ist direkt unterhalb des Gate-Pads 16, der Gate-Verdrahtung 18a und des Gate-Liners 70 vorgesehen. Daher kann der Gate-Widerstand reduziert werden, während die Spannung reduziert wird, die direkt unterhalb des Gate-Pads 16, der Gate-Verdrahtung 18a und des Gate-Liners 70 erzeugt wird.
  • 13 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation. Die in 13 gezeigte Halbleitervorrichtung umfasst das Strommess-Pad 60 und den Source-Erweiterungsteil 14b, welcher oben bezüglich der fünften Ausführungsform beschrieben wurde. Zusätzlich zum spannungsreduzierenden Effekt, kann in diesem Fall das Risiko einer Verschlechterung der Zwischenschichtisolierschicht direkt unterhalb des Strommess-Pads 60 ebenfalls reduziert werden.
  • Siebte Ausführungsform
  • 14 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer siebten Ausführungsform. Das Gate-Pad 16 hat die Form eines Rechtecks, dessen Seitenlängen gleich oder kürzer als 400 µm sind. In einer Draufsicht liegt die Source-Elektrode 12 einem Teil des Gate-Pads gegenüber. In einer Draufsicht umgibt die Gate-Verdrahtung 18c die gesamte Source-Elektrode 12 und steht in Kontakt mit dem Gate-Pad 16. Konkreter steht die Gate-Verdrahtung 18c mit einem oberen rechten Teil des Gate-Pads 16 an einem Ende davon in Kontakt und steh mit einem unteren linken Teil des Gate-Pads 16 an dem anderen Ende davon in Kontakt. Die Region mit der hohen Störstellenkonzentration ist auf der Wannenschicht an einer Stelle direkt unterhalb des Gate-Pads 16 vorgesehen.
  • Die Halbleitervorrichtung gemäß der siebten Ausführungsform weist keine Source-Verdrahtung auf. Wenn das schmale Gate-Pad 16 verwendet wird, dessen Längen der Seiten gleich oder kürzer als 400 µm sind, kann eine Verschlechterung der Zwischenschichtisolierschicht direkt unterhalb des Gate-Pads selbst dann reduziert werden, wenn dem Gate-Pad keine Source-Verdrahtung gegenüberliegt. Konkreter muss unter Schnellschaltbedingungen von dV/dt ≤ 150kV/µs dem Gate-Pad keine Source-Verdrahtung gegenüberliegen. Gemäß der siebten Ausführungsform kann daher der Gate-Widerstand reduziert werden, indem das Gate-Pad 16 und die Gate-Verdrahtung 18c direkt miteinander verbunden werden, und das Verhältnis der effektiven Fläche zur Chip-Fläche kann durch das Auslassen jeglicher Source-Verdrahtung erhöht werden. Die Eigenschaften der Halbleitervorrichtungen gemäß den oben beschrieben Ausführungsformen können in einer beliebigen Kombination verwendet werden.
  • In einigen Beispielen wird die Größe der Source-Verdrahtung nicht erhöht, und die Region mit der hohen Störstellenkonzentration, welche eine höhere Störstellenkonzentration als die Drift-Schicht aufweist, ist auf der Fläche des Substrats an einer Stelle direkt unterhalb des Gate-Pads oder dergleichen ausgebildet. Folglich kann das Verhältnis der effektiven Fläche zur Chip-Fläche erhöht werden, und eine Verschlechterung der Zwischenschichtisolierschicht direkt unterhalb des Gate-Pads oder dergleichen kann reduziert werden.

Claims (8)

  1. Halbleitervorrichtung, umfassend: - ein Substrat (19); - eine auf dem Substrat (19) ausgebildete Zwischenschichtisolierschicht (40); - ein auf der Zwischenschichtisolierschicht (40) ausgebildetes Gate-Pad (16); - eine Source-Elektrode (12), welche auf der Zwischenschichtisolierschicht (40) ausgebildet ist und welche einem Teil des Gate-Pads (16) in einer Draufsicht gegenüberliegt; - eine Source-Verdrahtung (14a) mit einer linearen Form, welche auf der Zwischenschichtisolierschicht (40) ausgebildet ist und welche der Source-Elektrode (12) nicht gegenüberliegt, sondern welche in einer Draufsicht einem Teil des Gate-Pads (16) gegenüberliegt, und welche mit der Source-Elektrode (12) verbunden ist; und - eine Gate-Verdrahtung (18a), welche auf der Zwischenschichtisolierschicht (40) ausgebildet ist und welche elektrisch mit dem Gate-Pad (16) verbunden ist, wobei: - das Substrat (19) eine Drift-Schicht (22) eines ersten Leitfähigkeitstyps, eine auf der Drift-Schicht (22) ausgebildete Wannenschicht (24) eines zweiten Leitfähigkeitstyps, und eine Region (28) mit einer hohen Störstellenkonzentration umfasst, welche auf der Wannenschicht (24) an einer Stelle unmittelbar unterhalb der Gate-Verdrahtung (18a) und des Gate-Pads (16) ausgebildet ist, - die Störstellenkonzentration der Region (28) mit der hohen Störstellenkonzentration des ersten Leitfähigkeitstyps höher ist als eine Störstellenkonzentration der Drift-Schicht (22) des ersten Leitfähigkeitstyps, - die Source-Verdrahtung (14a) und die Gate-Verdrahtung (18a) einen Rahmen bereitstellen, welcher die Source-Elektrode (12) in einer Draufsicht umgibt, - ein Ende der Gate-Verdrahtung (18a) in Kontakt steht mit dem Gate-Pad (16), - ein anderes Ende der Gate-Verdrahtung (18a) nicht in Kontakt steht mit dem Gate-Pad (16), - ein Ende der Source-Verdrahtung (14a) in Kontakt steht mit der Source-Elektrode (12), - ein anderes Ende der Source-Verdrahtung (14a) nicht in Kontakt steht mit der Source-Elektrode (12) und - die Gate-Verdrahtung (18a) mit dem Gate-Pad (16) in einem Raum zwischen dem anderen Ende der Source-Verdrahtung (14a) und der Source-Elektrode (12) kontaktiert ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Gate-Verdrahtung (18a) mit einem Ende des Gate-Pads (16) in Kontakt steht.
  3. Halbleitervorrichtung, umfassend: - ein Substrat (19); - eine auf dem Substrat (19) ausgebildete Zwischenschichtisolierschicht (40); - ein auf der Zwischenschichtisolierschicht (40) ausgebildetes Gate-Pad (16); - eine Source-Elektrode (12), welche auf der Zwischenschichtisolierschicht (40) ausgebildet ist und welche einem Teil des Gate-Pads (16) in einer Draufsicht gegenüberliegt; - eine Source-Verdrahtung (14a) mit einer linearen Form, welche auf der Zwischenschichtisolierschicht (40) ausgebildet ist und welche der Source-Elektrode (12) nicht gegenüberliegt, sondern welche in einer Draufsicht einem Teil des Gate-Pads (16) gegenüberliegt, und welche mit der Source-Elektrode (12) verbunden ist; und - eine Gate-Verdrahtung (18a), welche auf der Zwischenschichtisolierschicht (40) ausgebildet ist und welche elektrisch mit dem Gate-Pad (16) verbunden ist, wobei: - das Substrat (19) eine Drift-Schicht (22) eines ersten Leitfähigkeitstyps, eine auf der Drift-Schicht (22) ausgebildete Wannenschicht (24) eines zweiten Leitfähigkeitstyps, und eine Region (28) mit einer hohen Störstellenkonzentration umfasst, welche auf der Wannenschicht (24) an einer Stelle unmittelbar unterhalb der Gate-Verdrahtung (18a) und des Gate-Pads (16) ausgebildet ist, - die Störstellenkonzentration der Region (28) mit der hohen Störstellenkonzentration des ersten Leitfähigkeitstyps höher ist als eine Störstellenkonzentration der Drift-Schicht (22) des ersten Leitfähigkeitstyps, - die Source-Verdrahtung (14a) und die Gate-Verdrahtung (18a) einen Rahmen bereitstellen, welcher die Source-Elektrode (12) in einer Draufsicht umgibt, - ein Gate-Liner (70) ausgebildet und mit dem Gate-Pad (16) verbunden ist und - die Region (28) mit der hohen Störstellenkonzentration direkt unterhalb des Gate-Liners (70) ausgebildet ist.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das Gate-Pad (16) an einer Ecke der Source-Elektrode (12) angeordnet ist.
  5. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, weiter umfassend: - ein Strommess-Pad (60), welches auf dem Substrat (19) ausgebildet ist, wobei das Strommess-Pad (60) eingerichtet ist, einen Teil eines Hauptstroms des Substrats (19) passieren zu lassen; und - einen Source-Erweiterungsteil (14b) mit einer geraden Form, welcher auf dem Substrat (19) ausgebildet ist, und welcher der Source-Elektrode (12) nicht gegenüberliegt, sondern welcher einem Teil des Strommess-Pads (60) in einer Draufsicht gegenüberliegt, und welcher mit der Source-Elektrode (12) verbunden ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4 , weiter umfassend: - eine Temperaturmessdiode, welche auf dem Substrat (19) ausgebildet ist; - ein Temperaturmess-Pad, welches auf dem Substrat (19) ausgebildet ist und welches in Kontakt mit der Temperaturmessdiode steht; und - einen Source-Erweiterungsteil (14b) mit einer geraden Form, welcher auf dem Substrat (19) ausgebildet vorgesehen ist und welcher der Source-Elektrode (12) nicht gegenüberliegt, sondern welcher einem Teil des Temperaturmess-Pads in einer Draufsicht gegenüberliegt, und welcher mit der Source-Elektrode (12) verbunden ist.
  7. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei das Substrat (19) aus einem Halbleiter mit einer breiten Bandlücke hergestellt ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei der Halbleiter mit der breiten Bandlücke ein Siliziumkarbid, ein Galliumnitrid-basiertes Material oder Diamant ist.
DE102020203247.5A 2019-03-22 2020-03-13 Halbleitervorrichtung Active DE102020203247B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019054788A JP7188210B2 (ja) 2019-03-22 2019-03-22 半導体装置
JP2019-054788 2019-03-22

Publications (2)

Publication Number Publication Date
DE102020203247A1 DE102020203247A1 (de) 2020-09-24
DE102020203247B4 true DE102020203247B4 (de) 2024-04-04

Family

ID=72334409

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020203247.5A Active DE102020203247B4 (de) 2019-03-22 2020-03-13 Halbleitervorrichtung

Country Status (4)

Country Link
US (1) US11088073B2 (de)
JP (1) JP7188210B2 (de)
CN (1) CN111725296B (de)
DE (1) DE102020203247B4 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12237412B2 (en) * 2020-11-03 2025-02-25 Wolfspeed, Inc. Protection structures for semiconductor devices with sensor arrangements
JP2023160669A (ja) * 2022-04-22 2023-11-02 富士電機株式会社 半導体装置
JP7741042B2 (ja) * 2022-09-05 2025-09-17 株式会社デンソー 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013042406A1 (ja) 2011-09-21 2013-03-28 三菱電機株式会社 電力用半導体装置
WO2018038133A1 (ja) 2016-08-25 2018-03-01 三菱電機株式会社 炭化珪素半導体装置
WO2018055719A1 (ja) 2016-09-23 2018-03-29 三菱電機株式会社 炭化珪素半導体装置
WO2018155566A1 (ja) 2017-02-24 2018-08-30 三菱電機株式会社 炭化珪素半導体装置および電力変換装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2950569B2 (ja) * 1990-03-01 1999-09-20 株式会社東芝 Ｍｏｓ型電界効果トランジスタ
JP2004349384A (ja) * 2003-05-21 2004-12-09 Toshiba Corp 半導体装置
JP4248953B2 (ja) * 2003-06-30 2009-04-02 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US8629498B2 (en) * 2009-07-15 2014-01-14 Mitsubishi Electric Corporation Power semiconductor device and method for manufacturing the power semiconductor device
JP5321377B2 (ja) * 2009-09-11 2013-10-23 三菱電機株式会社 電力用半導体装置
JP5606529B2 (ja) * 2010-06-24 2014-10-15 三菱電機株式会社 電力用半導体装置
JP5706251B2 (ja) * 2011-06-30 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
JP5677222B2 (ja) * 2011-07-25 2015-02-25 三菱電機株式会社 炭化珪素半導体装置
JP5994604B2 (ja) * 2012-11-28 2016-09-21 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015211159A (ja) * 2014-04-28 2015-11-24 住友電気工業株式会社 炭化珪素半導体装置
WO2015178024A1 (ja) * 2014-05-23 2015-11-26 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
JP6021032B2 (ja) * 2014-05-28 2016-11-02 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法
JP6462812B2 (ja) * 2017-09-27 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013042406A1 (ja) 2011-09-21 2013-03-28 三菱電機株式会社 電力用半導体装置
WO2018038133A1 (ja) 2016-08-25 2018-03-01 三菱電機株式会社 炭化珪素半導体装置
WO2018055719A1 (ja) 2016-09-23 2018-03-29 三菱電機株式会社 炭化珪素半導体装置
DE112016007257T5 (de) * 2016-09-23 2019-06-06 Mitsubishi Electric Corporation Siliziumcarbid-Halbleitervorrichtung
WO2018155566A1 (ja) 2017-02-24 2018-08-30 三菱電機株式会社 炭化珪素半導体装置および電力変換装置

Also Published As

Publication number Publication date
JP7188210B2 (ja) 2022-12-13
CN111725296B (zh) 2024-05-14
DE102020203247A1 (de) 2020-09-24
CN111725296A (zh) 2020-09-29
US20200303296A1 (en) 2020-09-24
US11088073B2 (en) 2021-08-10
JP2020155704A (ja) 2020-09-24

Similar Documents

Publication Publication Date Title
DE69127953T2 (de) Leistungs-MOSFET-Schaltung mit einer aktiven Klammerung
DE69224709T2 (de) Halbleiteranordnung mit verbesserter Durchbruchspannungs-Charakteristik
DE60028850T2 (de) Bipolartransistor mit isoliertem Gate
DE102014106825B4 (de) Halbleitervorrichtung
WO2000033385A1 (de) Mos-feldeffekttransistor mit hilfselektrode
DE112018007114B4 (de) Siliciumcarbid-halbleitereinheit
DE102014111279B4 (de) Halbleiterchip mit integrierten Serienwiderständen und Verfahren zur Herstellung desselben
DE3537004A1 (de) Vdmos-baustein
DE102016104796B4 (de) Halbleitervorrichtung
DE19541497B4 (de) Lateraler Feldeffekttransistor
DE112019002288B4 (de) Halbleitervorrichtung
DE102020203247B4 (de) Halbleitervorrichtung
DE3787484T2 (de) Verdrahtungsentwurf für bipolare und unipolare Transistoren mit isoliertem Gate.
DE112013007439B4 (de) Halbleiteranordnung
DE1913053B2 (de) Feldeffekttransistor mit isolierter Gate-Elektrode
DE4022021A1 (de) Mos halbleitervorrichtung
DE102018104060A1 (de) Halbleitervorrichtung
DE102009011349B4 (de) Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterchips
DE112018007106T5 (de) Siliciumcarbid-halbleitereinheit
DE10252609B4 (de) Abschluß für ein Halbleiterbauteil mit MOS-Gatesteuerung mit Schutzringen
DE112015005384T5 (de) Halbleitervorrichtung und leistungsumsetzungsvorrichtung
DE112007000161B4 (de) Multifinger-FET für Hochfrequenz
EP1284019A2 (de) Halbleiter-leistungsbauelement
DE102017110536B4 (de) Halbleitervorrichtung mit breiter Bandlücke, die Gatefinger zwischen Bondpads enthält, und Halbleitermodul
DE3924930C2 (de) MOS Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029161000

Ipc: H10D0062832000

R020 Patent grant now final