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DE102020120002B4 - Wärmeableitung in halbleitervorrichtungen - Google Patents

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DE102020120002B4
DE102020120002B4 DE102020120002.1A DE102020120002A DE102020120002B4 DE 102020120002 B4 DE102020120002 B4 DE 102020120002B4 DE 102020120002 A DE102020120002 A DE 102020120002A DE 102020120002 B4 DE102020120002 B4 DE 102020120002B4
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transistor
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nanostructures
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Wen-Sheh Huang
Yu-Hsiang Chen
Chii-Ping Chen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Vorrichtung aufweisend:
eine Vorrichtungsschicht (115), die einen ersten Transistor aufweist;
eine erste Zwischenverbindungsstruktur (120) auf einer Vorderseite der Vorrichtungsschicht (115);
eine zweite Zwischenverbindungsstruktur (136) auf einer Rückseite der Vorrichtungsschicht (115), wobei die zweite Zwischenverbindungsstruktur (136) umfasst:
- eine erste dielektrische Schicht (126) auf der Rückseite der Vorrichtungsschicht (115);
- einen Kontakt (130), der sich durch die erste dielektrische Schicht (126) zu einem Source/Drain-Bereich (92) des ersten Transistors erstreckt;
- eine leitfähige Leitung (134), die über den Kontakt elektrisch mit dem Source/Drain-Bereich (92) des ersten Transistors verbunden ist; und
- einen Wärmeableitungspfad (145), der thermisch mit der Vorrichtungsschicht (115) verbunden ist, wobei sich der Wärmeableitungspfad zu einer Oberfläche der zweiten Zwischenverbindungsstruktur (136) erstreckt, die der Vorrichtungsschicht (115) gegenüberliegt, wobei der Wärmeableitungspfad eine Dummy-Durchkontaktierung (142) aufweist.

Description

  • TECHNISCHER HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen eingesetzt wie z.B. in PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Vorrichtungen. Üblicherweise werden Halbleitervorrichtungen hergestellt, indem isolierende oder dielektrische Schichten, leitende und halbleitende Materialschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und Schaltungselemente darauf zu bilden.
  • Die Halbleiterindustrie verbessert immer weiter die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren, etc.) durch kontinuierliche Verringerung der minimalen Feature-Größe, die es erlaubt, mehr Komponenten in einen gegebenen Bereich zu integrieren. Die Verringerung der minimalen Feature-Größen gehen jedoch mit neuartigen Problemen einher, die zu bewältigen sind.
  • Die DE 10 2017 118 093 A1 betrifft eine Gehäusestruktur mit einer ersten Gehäuseschicht, die eine elektrische Signalstruktur und eine erste Wärmeleitungsstruktur aufweist, die elektrisch von der elektrischen Signalstruktur isoliert ist.
  • Die US 2006 / 0145 347 A1 betrifft eine Halbleitervorrichtung mit einem Halbleiterelement, das auf einem Halbleiterbereich ausgebildet ist, und eine erste Zwischenverbindung, die über dem Halbleiterbereich ausgebildet und elektrisch mit dem Halbleiterelement verbunden ist.
  • Die US 2007 / 0 052 062 A1 betrifft eine Struktur mit einem Satz von Verdrahtungsebenen auf der Oberseite eines Halbleitersubstrats, wobei die Verdrahtungsebenen von einer niedrigsten Verdrahtungsebene, die dem Substrat am nächsten ist, bis zu einer höchsten Verdrahtungsebene, die am weitesten von dem Substrat entfernt ist, übereinandergestapelt sind.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Beispiel eines Nanostruktur-Feldeffekttransistors (NanoFET) in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2, 3, 4, 5, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 11C, 12A, 12B, 12C, 12D, 13A, 13B, 13C, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A, 18B, 18C, 19A, 19B, 19C, 20A, 20B, 20C, 21, 22, 23, 24, 25, 26, 27, 28, 29A, 29B und 29C sind Querschnittsansichten von Zwischenstadien bei der Herstellung von NanoFETs gemäß einigen Ausführungsformen.
    • 30A, 30B und 30C sind Querschnittsansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 31 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen vor, die hierin erläutert sind.
  • Ferner können hier der Einfachheit halber räumlich relative Begriffe wie „unten“, „unter“, „abwärts“, „oben“, „über“, „aufwärts“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmal(en) wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Ausdrücke sollen zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung in Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hier verwendeten räumlich relativen Deskriptoren können dementsprechend auszulegen sein.
  • Da Technologieknoten in fortgeschrittenen Knoten von Halbleitervorrichtungen immer weiter verkleinert werden, kann auch die Temperatur der Vorrichtungen während des Betriebs aufgrund der reduzierten Chipfläche für die Wärmeableitung und der erhöhten Transistordichte ansteigen. Verschiedene Ausführungsformen bieten Wärmeleitpfade von einer Vorrichtung, die Wärme erzeugt (z.B. ein Transistor, ein Widerstand oder dergleichen), zu einer Außenseite des Chips, was eine verbesserte Wärmeableitung ermöglicht und den Betriebstemperaturanstieg kompensieren kann. In einigen Ausführungsformen weisen die Wärmeleitpfade Dummy-Merkmale auf, die in einer Zwischenverbindungsstruktur auf einer Rückseite und/oder Vorderseite eines Halbleiterchips ausgebildet sind.
  • Im Folgenden werden Ausführungsformen in einem bestimmten Zusammenhang beschrieben, nämlich eines Dies aufweisend NanoFETs. Verschiedene Ausführungsformen können allerdings auf Chips mit anderen Transistortypen (z.B. FinFETs, Planartransistoren, TFTs oder dergleichen) anstelle von, oder in Kombination mit, den NanoFETs angewendet werden.
  • 1 veranschaulicht ein Beispiel von NanoFETs (z.B. Nanodraht-FETs, Nanoblech-FETs oder dergleichen) in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Die NanoFETs weisen Nanostrukturen 55 (z.B. Nanobleche, Nanodraht oder dergleichen) über Finnen 66 auf einem Substrat 50 (z.B. einem Halbleitersubstrat) auf, wobei die Nanostrukturen 55 als Kanalbereiche für die NanoFETs dienen. Die Nanostruktur 55 kann p-Nanostrukturen, n-Nanostrukturen oder eine Kombination hiervon aufweisen. Die Isolierbereiche 68 sind zwischen benachbarten Finnen 66 angeordnet, die über und zwischen benachbarten Isolierbereichen 68 hervorstehen können. Obwohl die Isolierbereiche 68 hierin so beschrieben und abgebildet sind, dass sie von dem Substrat 50 getrennt sind, kann sich der Ausdruck „Substrat“ auf das Halbleitersubstrat allein oder auf eine Kombination des Halbleitersubstrats mit den Isolierbereichen beziehen. Obwohl ein unterer Abschnitt der Finnen 66 als einstückiges, zusammenhängendes Material mit dem Substrat 50 dargestellt ist, kann der untere Abschnitt der Finnen 66 und/oder das Substrat 50 ein einstückiges Material oder mehrere Materialien enthalten. In diesem Zusammenhang beziehen sich die Finnen 66 auf den Abschnitt, der sich zwischen den benachbarten Isolationsbereichen 68 erstreckt.
  • Gatedielektrikumschichten 96 liegen über oberen Oberflächen der Finnen 66 und entlang oberer Oberflächen, Seitenwände und unterer Oberflächen der Nanostrukturen 55. Gateelektroden 98 liegen über den Gatedielektrikumschichten 96. Epitaktische Source/Drain-Bereiche 90 sind auf den Finnen 66 auf gegenüberliegenden Seiten der Gatedielektrikumschichten 96 und der Gateelektroden 98 angeordnet.
  • 1 zeigt weitere Referenzquerschnitte, die in nachfolgend erläuterten Zeichnungen verwendet werden. Der Querschnitt A-A' ist entlang einer Längsachse einer Gateelektrode 98 und in einer Richtung, z.B. senkrecht zu der Richtung des Stromflusses zwischen den epitaktischen Source/Drain-Bereichen 90 eines NanoFETs. Der Querschnitt B-B' ist senkrecht zu dem Querschnitt A-A' und parallel zu einer Längsachse einer Finne 66 des NanoFETs und in einer Richtung, zum Beispiel in Richtung eines Stromflusses zwischen den epitaktischen Source/Drain-Bereichen 90 des NanoFETs. Der Querschnitt C-C' ist parallel zu dem Querschnitt A-A' und erstreckt sich durch die epitaktischen Source/Drain-Bereiche der NanoFETs. Nachfolgend erläuterte Zeichnungen beziehen sich auf diese Referenzquerschnitte für die Klarheit.
  • Einige der hierin erläuterten Ausführungsformen werden in Zusammenhang mit NanoFETs erläutert, die durch einen Gate-Last-Prozess hergestellt werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Bei einigen Ausführungsformen kommen auch Aspekte infrage, die in planaren Vorrichtungen wie planare FETs oder in FinFETs verwendet werden.
  • 2 bis 20C sind Querschnittsansichten von Zwischenstadien bei der Herstellung von NanoFETs, gemäß einigen Ausführungsformen. 2 bis 5, 6A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 29A und 30A veranschaulichen den Referenzquerschnitt A-A' wie in 1 dargestellt. 6B, 7B, 8B, 9B, 10B, 11B, 11C, 12B, 12D, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21, 22, 23, 24, 25, 26, 27, 28, 29B, 30B und 31 zeigen den Referenzquerschnitt B-B' wie in 1 dargestellt. 7A, 8A, 9A, 10A, 11A, 12A, 12C, 13C, 18C, 19C, 20C, 29C und 30C veranschaulichen den Referenzquerschnitt C-C' wie in 1 dargestellt.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat oder dergleichen, das dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, z.B. ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf einer Isolatorschicht. Die Isolatorschicht kann z.B. eine vergrabene Oxidschicht (BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat angeordnet. Andere Substrate wie z.B. ein Mehrschichtsubstrat oder ein Gradientensubstrat können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter wie Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter wie Silizium-Germanium, Galliumarsenidphosphid, Aluminium-Indiumarsenid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und/oder Gallium-Indiumarsenidphosphid oder Kombinationen hiervon enthalten.
  • Das Substrat 50 weist einen n-Bereich (Gebiet eines n-leitenden Typs) 50N und einen p-Bereich (Gebiet eines p-leitenden Typs) 50P auf. Der n-Bereich 50N kann zur Bildung von n-Vorrichtungen (Vorrichtungen eines n-leitenden Typs) wie NMOS-Transistoren, z.B. n-NanoFETs, dienen, und der p-Bereich 50P kann zur Bildung von p-Vorrichtungen wie PMOS-Transistoren, z.B. p-NanoFETs, dienen. Der n-Bereich 50N kann physisch von dem p-Bereich 50P getrennt sein (wie durch Trennzeichen 20 angedeutet), und eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen usw.) kann zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein. Obwohl ein n-Bereich 50N und ein p-Bereich 50P abgebildet sind, kann eine beliebige Anzahl von n-Bereichen 50N und p-Bereichen 50P vorgesehen sein.
  • In 2 ist ferner ein mehrschichtiger Stapel 64 über dem Substrat 50 gebildet. Der Mehrschichtstapel 64 weist abwechselnd Schichten von ersten Halbleiterschichten 51A-C (zusammen als erste Halbleiterschichten 51 bezeichnet) und von zweiten Halbleiterschichten 53A-C (zusammen als zweite Halbleiterschichten 53 bezeichnet) auf. Zur Veranschaulichung und wie nachstehend ausführlicher erläutert, werden die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 strukturiert, um Kanalbereiche von NanoFETs in dem p-Bereich 50P zu bilden. Die ersten Halbleiterschichten 51 werden ebenfalls entfernt und die zweiten Halbleiterschichten 53 werden strukturiert, um Kanalbereiche von NanoFETs in den n-Bereichen 50N zu bilden. Ungeachtet dessen können in einigen Ausführungsformen die ersten Halbleiterschichten 51 entfernt werden und die zweiten Halbleiterschichten 53 können strukturiert werden, um Kanalbereiche von NanoFETs in dem n-Bereich 50N zu bilden, und die zweiten Halbleiterschichten 53 können entfernt werden und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalbereiche von NanoFETs in den p-Bereichen 50P zu bilden. In noch weiteren Ausführungsformen können die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 strukturiert werden, um Kanalbereiche von NanoFETs sowohl in dem n-Bereich 50N als auch in dem p-Bereich 50P zu bilden. In anderen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalbereiche von NanoFETs sowohl in dem n-Bereich 50N als auch in dem p-Bereich 50P zu bilden.
  • Zum Zwecke der Veranschaulichung ist der Mehrschichtstapel 64 so dargestellt, dass er drei Schichten jeweils von den ersten Halbleiterschichten 51 und den zweiten Halbleiterschichten 53 aufweist. In einigen Ausführungsformen kann der Mehrschichtstapel 64 eine beliebige Anzahl von den ersten Halbleiterschichten 51 und den zweiten Halbleiterschichten 53 aufweisen. Jede der Schichten des Mehrschichtstapels 64 kann epitaktisch durch einen Prozess wie chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), Dampfphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) oder dergleichen gezüchtet werden. In verschiedenen Ausführungsformen können die ersten Halbleiterschichten 51 aus einem ersten Halbleitermaterial gebildet werden, das für p-NanoFETs geeignet ist, wie z.B. Silizium-Germanium oder dergleichen, und die zweiten Halbleiterschichten 53 können aus einem zweiten Halbleitermaterial gebildet werden, das für n-NanoFETs geeignet ist, wie z.B. Silizium, Silizium-Kohlenstoff oder dergleichen. Zum Zwecke der Veranschaulichung ist der Mehrschichtstapel 64 mit einer untersten Halbleiterschicht dargestellt, die für p-NanoFETs geeignet ist. In einigen Ausführungsformen kann der Mehrschichtstapel 64 so gebildet werden, dass die unterste Schicht eine für n-NanoFETs geeignete Halbleiterschicht ist.
  • Die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien können Materialien sein, die eine hohe Ätzselektivität aufweisen. Demnach können die ersten Halbleiterschichten 51 des ersten Halbleitermaterials entfernt werden, ohne die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials in dem n-Bereich 50N signifikant zu entfernen, wodurch es möglich ist, die zweiten Halbleiterschichten 53 zu strukturieren, um Kanalbereiche von n-NSFETS zu bilden. In ähnlicher Weise können die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials entfernt werden, ohne die ersten Halbleiterschichten 51 des ersten Halbleitermaterials in dem p-Bereich 50P signifikant zu entfernen, wodurch es möglich wird, die ersten Halbleiterschichten 51 zu strukturieren, um Kanalbereiche von p-NSFETS zu bilden.
  • Mit Bezug nun auf 3 werden gemäß einigen Ausführungsformen Finnen 66 in dem Substrat 50 gebildet und Nanostrukturen 55 in dem mehrschichtigen Stapel 64 gebildet. In einigen Ausführungsformen können die Nanostrukturen 55 und die Finnen 66 in dem Mehrschichtstapel 64 und in dem Substrat 50 durch Ätzen von Gräben in dem Mehrschichtstapel 64 und in dem Substrat 50 gebildet werden. Das Ätzen kann jeder beliebige akzeptable Ätzprozess sein wie z.B. ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. Das Bilden der Nanostrukturen 55 durch Ätzen des mehrschichtigen Stapels 64 kann ferner erste Nanostrukturen 52A-C (zusammen als die ersten Nanostrukturen 52 bezeichnet) aus den ersten Halbleiterschichten 51 und zweite Nanostrukturen 54A-C (zusammen als die zweiten Nanostrukturen 54 bezeichnet) aus den zweiten Halbleiterschichten 53 definieren. Ferner können die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 kollektiv als Nanostrukturen 55 bezeichnet werden.
  • Die Finnen 66 und die Nanostrukturen 55 können durch jedes geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen 66 und die Nanostrukturen 55 durch einen oder mehrere Photolithographieprozesse, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen werden bei Doppel- oder Mehrfachstrukturierungsprozessen Photolithographie und selbstausrichtende Prozesse kombiniert, so dass Strukturen erzeugt werden können, die z.B. kleinere Abstände (Zwischenabstände, pitches) aufweisen als sie sonst durch einen einzigen, direkten Photolithographieprozess erzielbar sind. In einer Ausführungsform wird beispielsweise eine Opferschicht über einem Substrat gebildet und durch einen Photolithographieprozess strukturiert. Abstandhalter werden nebst der strukturierten Opferschicht durch einen selbstausrichtenden Prozess gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandhalter können dann zur Strukturierung der Finnen 66 verwendet werden.
  • 3 zeigt, zum Zwecke der Veranschaulichung, dass die Finnen 66 in dem n-Bereich 50N und dem p-Bereich 50P im Wesentlichen gleich breit sind. In einigen Ausführungsformen können die Breiten der Finnen 66 in dem n-Bereich 50N größer oder kleiner sein als die der Finnen 66 in dem p-Bereich 50P. Während jede der Finnen 66 und die Nanostrukturen 55 eine durchgehend gleichmäßige Breite aufweisen, können die Finnen 66 und/oder die Nanostrukturen 55 in anderen Ausführungsformen verjüngte (konisch zulaufende) Seitenwände aufweisen, so dass eine Breite jeder der Finnen 66 und/oder der Nanostrukturen 55 hin zu dem Substrat 50 kontinuierlich zunimmt. In solchen Ausführungsformen kann jede der Nanostrukturen 55 eine andere Breite aufweisen und die Form eines Trapezes aufweisen.
  • In 4 werden STI-Bereiche 68 neben den Finnen 66 gebildet. Die STI-Bereiche 68 können durch Abscheiden eines Isolationsmaterials über dem Substrat 50, den Finnen 66 und den Nanostrukturen 55 sowie zwischen benachbarten Finnen 66 gebildet werden. Das Isolationsmaterial kann ein Oxid wie Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination hiervon sein und kann durch CVD-Plasma mit hoher Dichte (HDP-CVD), fließfähiges CVD (FCVD), dergleichen oder eine Kombination hiervon gebildet werden. Andere Isolationsmaterialien können verwendet werden, die durch jeden akzeptablen Prozess gebildet werden. In der abgebildeten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Sobald das Isolationsmaterial gebildet ist, kann ein Temperprozess durchgeführt werden. In einer Ausführungsform ist das Isolationsmaterial so gebildet, dass überschüssiges Isolationsmaterial die Nanostrukturen 55 bedeckt. Obwohl das Isolationsmaterial als eine einzige Schicht abgebildet ist, können in einigen Ausführungsformen mehrere Schichten verwendet sein. Beispielsweise kann in einigen Ausführungsformen eine Auskleidung (nicht gesondert abgebildet) zuerst entlang einer Oberfläche des Substrats 50, der Finnen 66 und der Nanostrukturen 55 gebildet werden. Danach kann ein Füllmaterial wie vorstehend beschrieben über der Auskleidung gebildet werden.
  • Ein Entfernungsprozess wird dann auf das Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Nanostrukturen 55 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsverfahren wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzungsprozess, Kombinationen hiervon oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Nanostrukturen 55 frei, so dass die oberen Oberflächen der Nanostrukturen 55 und des Isolationsmaterials nach Abschluss des Planarisierungsprozesses eben sind.
  • Das Isolationsmaterial wird dann ausgespart, um die STI-Bereiche 68 zu bilden. Das Isolationsmaterial wird so ausgespart, dass die oberen Abschnitte der Finnen 66 in den Bereichen 50N und 50P zwischen den benachbarten STI-Bereichen 68 hervorstehen. Ferner können die oberen Oberflächen der STI-Bereiche 68 eine ebene Oberfläche wie abgebildet aufweisen oder eine konvexe Oberfläche, eine konkave Oberfläche (z.B. Wölbung) oder eine Kombination daraus aufweisen. Die oberen Oberflächen der STI-Bereiche 68 können durch ein geeignetes Ätzen flach, konvex und/oder konkav gebildet werden. Die STI-Bereiche 68 können durch einen akzeptablen Ätzprozess ausgespart werden, z.B. durch einen Ätzprozess, der selektiv für das Material des Isolationsmaterials ist (z.B. ätzt das Material des Isolationsmaterials mit einer höheren Rate als das Material der Finnen 66 und der Nanostrukturen 55). Beispielsweise kann eine Oxidentfernung mit z.B. verdünnter Flusssäure (dHF) verwendet werden.
  • Der Prozess vorstehend mit Bezug auf 2 bis 4 beschrieben ist lediglich beispielhaft dafür, wie die Finnen 66 und die Nanostrukturen 55 gebildet werden können. In einigen Ausführungsformen können die Finnen 66 und/oder die Nanostrukturen 55 unter Verwendung einer Maske und eines epitaktischen Züchtungsprozesses gebildet werden. Beispielsweise kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 50 gebildet werden, und es können Gräben durch die dielektrische Schicht geätzt werden, um das darunter liegende Substrat 50 freizulegen. In den Gräben können Epitaxiestrukturen epitaktisch gezüchtet (aufgewachsen) werden, und die dielektrische Schicht kann so ausgespart werden, dass die Epitaxiestrukturen aus der dielektrischen Schicht hervorstehen und die Finnen 66 und/oder die Nanostrukturen 55 bilden. Die Epitaxiestrukturen können wie vorstehend erläutert sich abwechselnde Halbleitermaterialien wie z.B. die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien aufweisen. In einigen Ausführungsformen, worin Epitaxiestrukturen epitaktisch gezüchtet werden, können die epitaktisch gezüchteten Materialien während der Züchtung in situ dotiert werden, was vorherige und/oder nachfolgende Implantierungen überflüssig machen kann, wenn auch in situ Dotierung und Implantierungsdotierung zusammen verwendet werden können.
  • Zusätzlich werden die ersten Halbleiterschichten 51 (und die daraus resultierenden Nanostrukturen 52) und die zweiten Halbleiterschichten 53 (und die daraus resultierenden Nanostrukturen 54) hierin zum Zwecke lediglich der Veranschaulichung so dargestellt und erläutert, dass sie dieselben Materialien in dem p-Bereich 50P und dem n-Bereich 50N enthalten. Demnach können in einigen Ausführungsformen eine oder beide der ersten Halbleiterschichten 51 und die zweiten Halbleiterschichten 53 unterschiedliche Materialien sein oder in dem p-Bereich 50P und dem n-Bereich 50N in einer anderen Reihenfolge ausgebildet sein.
  • Ferner in 4 können passende Wannen (nicht gesondert abgebildet) in den Finnen 66, den Nanostrukturen 55 und/oder den STI-Bereichen 68 gebildet werden. In Ausführungsformen mit unterschiedlichen Wannen-Typen können unterschiedliche Implantierungsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung eines Photoresists oder anderer Masken (nicht gesondert abgebildet) erreicht werden. Beispielsweise kann ein Photoresist über den Finnen 66 und den STI-Bereichen 68 in dem n-Bereich 50N und dem p-Bereich 50P gebildet werden. Das Photoresist wird so strukturiert, dass der p-Bereich 50P freigelegt wird. Das Photoresist kann durch eine Aufschleuder-Technik gebildet und durch akzeptable Photolithographietechniken strukturiert werden. Sobald das Photoresist strukturiert ist, wird eine n-Verunreinigungsimplantierung in dem p-Bereich 50P durchgeführt, und das Photoresist kann als Maske dienen, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in den n-Bereich 50N implantiert werden. Die n-Verunreinigungen können um Phosphor, Arsen, Antimon oder dergleichen sein, die in dem Bereich zu einer Konzentration von etwa 1013 Atome/cm3 bis etwa 1014 Atome/cm3 implantiert werden. Nach der Implantierung wird das Photoresist z.B. durch einen akzeptables Veraschungsprozess entfernt.
  • Nach oder vor der Implantierung des p-Bereichs 50P wird ein Photoresist oder andere Masken (nicht gesondert abgebildet) über den Finnen 66, den Nanostrukturen 55 und den STI-Bereichen 68 in dem p-Bereich 50P und dem n-Bereich 50N gebildet. Das Photoresist wird so strukturiert, dass der n-Bereich 50N freigelegt wird. Das Photoresist kann durch eine Aufschleuder-Technik gebildet und durch akzeptable Photolithographietechniken strukturiert werden. Sobald das Photoresist strukturiert ist, kann eine p-Verunreinigungsimplantierung in dem n-Bereich 50N durchgeführt werden und das Photoresist kann als Maske dienen, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in dem p-Bereich 50P implantiert werden. Die p-Verunreinigungen können Bor, Borfluorid, Indium oder dergleichen sein, die in dem Bereich zu einer Konzentration von etwa 1013 Atome/cm3 bis etwa 1014 Atome/cm3 implantiert werden. Nach der Implantierung kann das Photoresist z.B. durch einen akzeptablen Veraschungsprozess entfernt werden.
  • Nach den Implantaten des n-Bereichs 50N und des p-Bereichs 50P kann ein Tempervorgang durchgeführt werden, um Implantatschäden zu reparieren und die p- und/oder n-Verunreinigungen, die implantiert sind, zu aktivieren. In einigen Ausführungsformen können die gezüchteten Materialien der epitaktischen Finnen während der Züchtung in situ dotiert werden, wodurch die Implantierungen vermieden werden können, obwohl in situ Dotierung und Implantierungsdotierung zusammen verwendet werden können.
  • In 5 wird eine Dummy-Dielektrikumschicht 70 auf den Finnen 66 und/oder den Nanostrukturen 55 gebildet. Die Dummy-Dielektrikumschicht 70 kann z.B. Siliziumoxid, Siliziumnitrid, eine Kombination hiervon oder dergleichen sein und kann durch akzeptable Techniken abgeschieden oder thermisch gezüchtet werden. Eine Dummy-Gateschicht 72 wird über der dielektrischen Dummy-Gateschicht 70 gebildet und eine Maskenschicht 74 wird über der Dummy-Gateschicht 72 gebildet. Die Dummy-Gateschicht 72 kann über der Dummy-Dielektrikumschicht 70 abgeschieden und dann planarisiert werden, z.B. durch ein CMP. Die Maskenschicht 74 kann über der Dummy-Gateschicht 72 abgeschieden werden. Die Dummy-Gateschicht 72 kann ein leitendes oder nichtleitendes Material sein und kann ausgewählt sein aus amorphem Silizium, polykristallinem Silizium (Polysilizium), polykristallinem Silizium-Germanium (Poly-SiGe), Metallnitriden, Metallsiliziden, Metalloxiden und Metallen. Die Dummy-Gateschicht 72 kann durch PVD, CVD, Sputterabscheidung oder andere Techniken zur Abscheidung des ausgewählten Materials abgeschieden werden. Die Dummy-Gateschicht 72 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität gegenüber der Ätzung von Isolationsbereichen aufweisen. Die Maskenschicht 74 kann z.B. Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel werden eine einzelne Dummy-Gateschicht 72 und eine einzelne Maskenschicht 74 quer über dem n-Bereich 50N und dem p-Bereich 50P gebildet. Es ist zu beachten, dass zum Zwecke der Veranschaulichung die Dummy-Dielektrikumschicht 70 so abgebildet ist, dass sie nur die Finnen 66 und die Nanostrukturen 55 bedeckt. In einigen Ausführungsformen kann die Dummy-Dielektrikumschicht 70 so abgeschieden werden, dass die Dummy-Dielektrikumschicht 70 die STI-Bereiche 68 bedeckt, so dass sich die Dummy-Dielektrikumschicht 70 zwischen die Dummy-Gateschicht 72 und die STI-Bereiche 68 erstreckt.
  • 6A bis 18C veranschaulichen verschiedene zusätzliche Schritte bei der Herstellung von Vorrichtungen gemäß Ausführungsformen. 6A, 7A, 8A, 9A, 10A, 11A, 12A, 12C, 13A, 13C, 14A, 15A und 18C veranschaulichen Merkmale entweder in den Bereichen 50N oder in den Bereichen 50P. In 6A und 6B kann die Maskenschicht 74 (siehe 5) durch akzeptable Photolithograpie- und Ätztechniken strukturiert werden, um Masken 78 zu bilden. Die Struktur der Masken 78 kann dann auf die Dummy-Gateschicht 72 und auf die Dummy-Dielektrikumschicht 70 übertragen werden, um Dummy-Gates 76 und Dummy-Gatedielektrika 71 zu bilden. Die Dummy-Gates 76 bedecken die jeweiligen Kanalbereiche der Finnen 66. Die Struktur der Masken 78 kann verwendet werden, um jedes der Dummy-Gates 76 physisch von den benachbarten Dummy-Gates 76 zu trennen. Die Dummy-Gates 76 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der jeweiligen Finnen 66 verläuft.
  • In 7A und 7B wird eine erste Abstandhalterschicht 80 und eine zweite Abstandhalterschicht 82 über den in 6A und 6B dargestellten Strukturen gebildet. Die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 werden anschließend so strukturiert, dass sie als Abstandhalter für die Bildung selbstausgerichteter Source/Drain-Bereiche dienen. In 7A und 7B wird die erste Abstandhalterschicht 80 auf den oberen Oberflächen der STI-Bereiche 68, den oberen Oberflächen und Seitenwänden der Finnen 66, den Nanostrukturen 55 und den Masken 78 sowie den Seitenwänden der Dummy-Gates 76 und des Dummy-Gatedielektrikums 71 gebildet. Die zweite Abstandhalterschicht 82 wird über der ersten Abstandhalterschicht 80 abgeschieden. Die erste Abstandhalterschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen durch Techniken wie thermische Oxidation gebildet werden oder durch CVD, ALD oder dergleichen abgeschieden werden. Die zweite Abstandhalterschicht 82 kann aus einem Material gebildet werden, das eine andere Ätzrate als das Material der ersten Abstandhalterschicht 80 aufweist, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen, und kann durch CVD, ALD oder dergleichen abgeschieden werden.
  • Nach der Bildung der ersten Abstandhalterschicht 80 und vor der Bildung der zweiten Abstandhalterschicht 82 können Implantate für leicht dotierte Source/Drain (LDD)-Bereiche (nicht gesondert abgebildet) durchgeführt werden. In Ausführungsformen mit verschiedenen Vorrichtungstypen, ähnlich den Implantaten wie vorstehend mit Bezug auf 4 beschrieben, kann eine Maske, z.B. ein Photoresist, über dem n-Bereich 50N gebildet werden, während der p-Bereich 50P freigelegt wird, und Verunreinigungen geeigneten Typs (z.B. p-Typ) können in die freigelegten Finnen 66 und Nanostrukturen 55 in dem p-Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, z.B. ein Photoresist, über dem p-Bereich 50P gebildet werden, während der n-Bereich 50N freigelegt wird, und Verunreinigungen geeigneten Typs (z.B. n-Typ) können in die freigelegten Finnen 66 und Nanostrukturen 55 in dem n-Bereich 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können die vorstehend erläuterten n-Verunreinigungen sein und die p-Verunreinigungen können die vorstehend erläuterten p-Verunreinigungen sein. Die leicht dotierten Source/Drain-Bereiche können eine Konzentration von Verunreinigungen in einem Bereich von etwa 1·1015 Atome/cm3 bis etwa 1·1019 Atome/cm3 aufweisen. Ein Tempervorgang kann zur Reparatur von Implantatschäden und zur Aktivierung der implantierten Verunreinigungen verwendet werden.
  • In 8A und 8B werden die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 geätzt, um erste Abstandhalter 81 und zweite Abstandhalter 83 zu bilden. Wie nachstehend ausführlicher erläutert, dienen die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 dazu, dass nachfolgend gebildete Source/Drain-Bereiche sich selbst ausrichten und dass die Seitenwände der Finnen 66 und/oder die Nanostruktur 55 während der nachfolgenden Verarbeitung geschützt werden. Die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 können durch einen geeigneten Ätzprozess wie z.B. ein isotropen Ätzprozess (z.B. ein Nassätzprozess), einen anisotropen Ätzprozess (z.B. ein Trockenätzprozess) oder dergleichen geätzt werden. In einigen Ausführungsformen weist das Material der zweiten Abstandhalterschicht 82 eine andere Ätzrate auf als das Material der ersten Abstandhalterschicht 80, so dass die erste Abstandhalterschicht 80 bei der Strukturierung der zweiten Abstandhalterschicht 82 als Ätzstoppschicht wirken kann und dass die zweite Abstandhalterschicht 82 bei der Strukturierung der ersten Abstandhalterschicht 80 als Maske wirken kann. Beispielsweise kann die zweite Abstandhalterschicht 82 durch einen anisotropen Ätzprozess geätzt werden, bei dem die erste Abstandhalterschicht 80 als Ätzstoppschicht wirkt, wobei verbleibende Abschnitte der zweiten Abstandhalterschicht 82 zweite Abstandhalterschichten 83 bilden, wie in 8A dargestellt. Danach wirken die zweiten Abstandhalter 83 als eine Maske, während freigelegte Abschnitte der ersten Abstandhalterschicht 80 geätzt werden, wodurch erste Abstandhalter 81 gebildet werden, wie in 8A dargestellt.
  • Wie in 8A dargestellt, sind die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 auf den Seitenwänden der Finnen 66 und/oder Nanostrukturen 55 angeordnet. Wie in 8B dargestellt, kann in einigen Ausführungsformen die zweite Abstandhalterschicht 82 über der ersten Abstandhalterschicht 80 neben den Masken 78, den Dummy-Gates 76 und den Dummy-Gatedielektrika 71 entfernt werden und die ersten Abstandhalter 81 sind auf Seitenwänden der Masken 78, der Dummy-Gates 76 und der Dummy-Dielektrikumschichten 60 angeordnet. In anderen Ausführungsformen kann ein Abschnitt der zweiten Abstandhalterschicht 82 über der ersten Abstandhalterschicht 80 neben den Masken 78, den Dummy-Gates 76 und den Dummy-Gatedielektrika 71 verbleiben.
  • Es ist zu beachten, dass die vorstehende Offenbarung im Allgemeinen einen Prozess zur Bildung von Abstandhaltern und LDD-Bereichen beschreibt. Es können andere Prozesse und Sequenzen verwendet werden. Beispielsweise können weniger oder zusätzliche Abstandhalter verwendet werden, eine andere Abfolge von Schritten kann verwendet werden (z.B. können die ersten Abstandhalter 81 vor dem Abscheiden der zweiten Abstandhalterschicht 82 strukturiert werden), zusätzliche Abstandhalter können gebildet und entfernt werden, und/oder dergleichen. Ferner können die n- und p-Vorrichtungen unter Verwendung unterschiedlicher Strukturen und Prozessschritte gebildet werden.
  • In 9A und 9B werden die ersten Aussparungen 86 in den Finnen 66, den Nanostrukturen 55 und dem Substrat 50 gemäß einigen Ausführungsformen ausgebildet. Epitaktische Source/Drain-Bereiche werden anschließend in den ersten Aussparungen 86 gebildet. Die ersten Aussparungen 86 können sich durch die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 und in das Substrat 50 erstrecken. Wie in 9A dargestellt, können die oberen Oberflächen der STI-Bereiche 58 auf gleicher Höhe mit den unteren Oberflächen der ersten Aussparungen 86 liegen. In verschiedenen Ausführungsformen können die Finnen 66 so geätzt werden, dass die unteren Flächen der ersten Aussparungen 86 unter den oberen Oberflächen der STI-Bereiche 68 angeordnet sind, oder dergleichen. Die ersten Aussparungen 86 können durch Ätzen der Finnen 66, der Nanostrukturen 55 und des Substrats 50 durch anisotropen Ätzprozess wie RIE, NBE oder dergleichen gebildet werden. Die ersten Abstandhalter 81, die zweiten Abstandhalter 83 und die Masken 78 maskieren Abschnitte der Finnen 66, der Nanostrukturen 55 und des Substrats 50 während der Ätzprozesse, die zur Bildung der ersten Aussparungen 86 verwendet werden. Ein einzelner Ätzprozess oder mehrere Ätzprozesse können verwendet werden, um jede Schicht der Nanostrukturen 55 und/oder der Finnen 66 zu ätzen. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Aussparungen 86 zu stoppen, nachdem die ersten Aussparungen 86 eine gewünschte Tiefe erreicht haben.
  • In 10A und 10B werden Abschnitte der Seitenwände der Schichten des Mehrschichtstapels 64 aus den ersten Halbleitermaterialien (z.B. die ersten Nanostrukturen 52) geätzt, die durch die ersten Aussparungen 86 freigelegt wurden, um Seitenwandaussparungen 88 in dem n-Bereich 50N zu bilden, und Abschnitte der Seitenwände der Schichten des Mehrschichtstapels 56 aus den zweiten Halbleitermaterialien (z.B. die zweiten Nanostrukturen 54) werden geätzt, die durch die ersten Aussparungen 86 freigelegt wurden, um Seitenwandaussparungen 88 in dem p-Bereich 50N zu bilden. Obwohl die Seitenwände der ersten Nanostrukturen 52 und der zweiten Nanostrukturen 54 in den Aussparungen 88 in 10B als gerade dargestellt sind, können die Seitenwände konkav oder konvex sein. Die Seitenwände können durch isotropen Ätzprozess wie Nassätzen oder dergleichen geätzt werden. Der p-Bereich 50P kann durch eine Maske (nicht abgebildet) geschützt werden, während Ätzmittel, die selektiv für die ersten Halbleitermaterialien sind, zum Ätzen der ersten Nanostrukturen 52 verwendet werden, so dass die zweiten Nanostrukturen 54 und das Substrat 50 im Vergleich zu den ersten Nanostrukturen 52 in dem n-Bereich 50N relativ ungeätzt bleiben. In ähnlicher Weise kann der n-Bereich 50N durch eine Maske (nicht abgebildet) geschützt werden, während Ätzmittel, die selektiv für die zweiten Halbleitermaterialien sind, zum Ätzen der zweiten Nanostrukturen 54 verwendet werden, so dass die ersten Nanostrukturen 52 und das Substrat 50 im Vergleich zu den zweiten Nanostrukturen 54 in dem p-Bereich 50P relativ ungeätzt bleiben. In einer Ausführungsform, in der die ersten Nanostrukturen 52 z.B. SiGe enthalten und die zweiten Nanostrukturen 54 z.B. Si oder SiC enthalten, kann ein Trockenätzprozess mit Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen verwendet werden, um Seitenwände der ersten Nanostrukturen 52 in dem n-Bereich 50N zu ätzen, und ein Trockenätzprozess mit Fluorwasserstoff, einem anderen Ätzmittel auf Fluorbasis oder dergleichen kann verwendet werden, um Seitenwände der zweiten Nanostrukturen 54 in dem p-Bereich 50P zu ätzen.
  • In 11A-11C werden erste innere Abstandhalter 90 in der Seitenwandaussparung 88 gebildet. Die ersten inneren Abstandhalter 90 können durch Abscheiden einer inneren Abstandhalterschicht (nicht gesondert abgebildet) über den in 10A und 10B dargestellten Strukturen gebildet werden. Die ersten inneren Abstandhalter 90 dienen als Isolationsmerkmale zwischen nachfolgend gebildeten Source/Drain-Bereichen und einer Gatestruktur. Wie nachstehend ausführlicher erläutert wird, werden Source/Drain-Bereiche in den Aussparungen 86 gebildet, während die ersten Nanostrukturen 52 in dem n-Bereich 50N und die zweiten Nanostrukturen 54 in dem p-Bereich 50P durch entsprechende Gatestrukturen ersetzt werden.
  • Die innere Abstandhalterschicht kann durch ein konformes Abscheideverfahren wie CVD, ALD oder dergleichen abgeschieden werden. Die innere Abstandhalterschicht kann ein Material wie Siliziumnitrid oder Siliziumoxynitrid enthalten, obwohl jedes geeignete Material wie z.B. Materialien mit niedriger Dielektrizitätskonstante (low-k-dielektrisch) mit einem k-Wert von weniger als etwa 3,5 verwendet werden kann. Die innere Abstandhalterschicht kann dann anisotrop geätzt werden, um die ersten inneren Abstandhalter 90 zu bilden. Obwohl die äußeren Seitenwände der ersten inneren Abstandhalter 90 mit den Seitenwänden der zweiten Nanostrukturen 54 in dem n-Bereich 50N und mit den Seitenwänden der ersten Nanostrukturen 52 in dem p-Bereich 50P bündig sind, können die äußeren Seitenwände der ersten inneren Abstandhalter 90 über die Seitenwände der zweiten Nanostrukturen 54 und/oder der ersten Nanostrukturen 52 hinausragen oder von diesen zurückgesetzt sein.
  • Ferner, obwohl die äußeren Seitenwände der ersten inneren Abstandhalter 90 in 11B als gerade dargestellt sind, können die äußeren Seitenwände der ersten inneren Abstandhalter 90 konkav oder konvex sein. Als Beispiel zeigt 11C eine Ausführungsform, bei der die Seitenwände der ersten Nanostrukturen 52 konkav sind, die äußeren Seitenwände der ersten inneren Abstandhalter 90 konkav sind und die ersten inneren Abstandhalter von den Seitenwänden der zweiten Nanostrukturen 54 in dem n-Bereich 50P ausgespart sind. Ferner dargestellt sind Ausführungsformen, bei denen die Seitenwände der zweiten Nanostrukturen 54 konkav sind, die äußeren Seitenwände der ersten inneren Abstandhalter 90 konkav sind und die ersten inneren Abstandhalter von den Seitenwänden der ersten Nanostrukturen 52 in dem p-Bereich 50P ausgespart sind. Die innere Abstandhalterschicht kann durch einen anisotropen Ätzprozess wie RIE, NBE oder dergleichen geätzt werden. Die ersten inneren Abstandhalter 90 können verwendet werden, um eine Beschädigung der nachfolgend gebildeten Source/Drain-Bereiche (wie die epitaktischen Source/Drain-Bereiche 92, die nachstehend mit Bezug auf 12A-12C erläutert sind) durch nachfolgende Ätzprozesse zu verhindern, wie z.B. Ätzprozesse zur Bildung von Gatestrukturen.
  • In 12A-12C werden epitaktische Source/Drain-Bereiche 92 in den ersten Aussparungen 86 gebildet. In einigen Ausführungsformen können die Source/Drain-Bereiche 92 eine (mechanische) Spannung auf die zweiten Nanostrukturen 54 in dem n-Bereich 50N und auf die ersten Nanostrukturen 52 in dem p-Bereich 50P ausüben und dadurch die Leistung verbessern. Wie in 12B dargestellt, sind die epitaktischen Source/Drain-Bereiche 92 in den ersten Aussparungen 86 so gebildet, dass jedes Dummy-Gate 76 jeweils zwischen benachbarten Paaren der epitaktischen Source/Drain-Bereiche 92 angeordnet ist. In einigen Ausführungsformen werden die ersten Abstandhalter 81 verwendet, um die epitaktischen Source/Drain-Bereiche 92 von den Dummy-Gates 72 zu trennen, und die ersten inneren Abstandhalter 90 werden verwendet, um die epitaktischen Source/Drain-Bereiche 92 von den Nanostrukturen 55 um einen geeigneten seitlichen Abstand zu trennen, so dass die epitaktischen Source/Drain-Bereiche 92 nicht mit den nachfolgende gebildeten Gates der fertiggestellten NanoFETs kurzgeschlossen werden.
  • Die epitaktischen Source/Drain-Bereiche 92 in dem n-Bereich 50N, z.B. dem NMOS-Bereich, können durch Maskierung des p-Bereichs 50P, z.B. des PMOS-Bereichs, gebildet werden. Dann werden die epitaktischen Source/Drain-Bereiche 92 in den ersten Aussparungen 86 in dem n-Bereich 50N epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 92 können jedes akzeptable Material enthalten, das für n-NanoFETs geeignet ist. Wenn z.B. die zweiten Nanostrukturen 54 Silizium sind, können die epitaktischen Source/Drain-Bereiche 92 Materialien enthalten, die eine Zugbelastung auf die zweiten Nanostrukturen 54 ausüben, wie z.B. Silizium, Siliziumkarbid, phosphordotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source/Drain-Bereiche 92 können Oberflächen und Facetten aufweisen, die gegenüber den jeweiligen oberen Oberflächen der Nanostrukturen 55 erhöht sind.
  • Die epitaktischen Source/Drain-Bereiche 92 in dem p-Bereich 50P, z.B. dem PMOS-Bereich, können durch Maskierung des n-Bereichs 50N, z.B. des NMOS-Bereichs, gebildet werden. Dann werden die epitaktischen Source/Drain-Bereiche 92 in den ersten Aussparungen 86 in dem p-Bereich 50P epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 92 können jedes akzeptable Material enthalten, das für p-NanoFETs geeignet ist. Wenn die ersten Nanostrukturen 52 beispielsweise Silizium-Germanium sind, können die epitaktischen Source/Drain-Bereiche 92 Materialien enthalten, die eine Druckspannung auf die ersten Nanostrukturen 52 ausüben, wie z.B. Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaktischen Source/Drain-Bereiche 92 können auch Oberflächen aufweisen, die gegenüber den jeweiligen Oberflächen des Mehrschichtstapels 56 erhöht sind, und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 92, die ersten Nanostrukturen 52, die zweiten Nanostrukturen 54 und/oder das Substrat 50 können mit Dotierstoffen implantiert werden, um Source/Drain-Bereiche zu bilden, ähnlich dem Prozess wie vorstehend zur Bildung leicht dotierter Source/Drain-Bereiche erläutert, gefolgt von einem Tempervorgang. Die Source/Drain-Bereiche können eine Verunreinigungskonzentration zwischen etwa 1·1019 Atome/cm3 und etwa 1·1021 Atome/cm3 aufweisen. Die n- und/oder p-Verunreinigungen für die Source/Drain-Bereiche können jede der vorstehend erläuterten Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source/Drain-Bereiche 92 während der Züchtung in-situ dotiert werden.
  • Als Ergebnis der Epitaxieprozesse, die zur Bildung der epitaktischen Source/Drain-Bereiche 92 in dem n-Bereich 50N und dem p-Bereich 50P verwendet wurden, weisen die oberen Oberflächen der epitaktischen Source/Drain-Bereiche 92 Facetten auf, die sich seitlich nach außen über die Seitenwände der Nanostrukturen 55 hinaus erstrecken. In einigen Ausführungsformen führen diese Facetten dazu, dass benachbarte epitaktische Source/Drain-Bereiche 92 eines gleichen NSFETs sich zusammenfügen wie in 12A dargestellt. In anderen Ausführungsformen bleiben benachbarte epitaktische Source/Drain-Bereiche 92 nach Abschluss des Epitaxieprozesses voneinander getrennt wie in 12C dargestellt. In den in 12A und 12C dargestellten Ausführungsformen können die ersten Abstandhalter 81 bis zu einer oberen Oberfläche der STI-Bereiche 68 gebildet werden, wodurch die Epitaxiezüchtung blockiert wird. In einigen anderen Ausführungsformen können die ersten Abstandhalter 81 Abschnitte der Seitenwände der Nanostrukturen 55 bedecken, die die Epitaxiezüchtung ferner blockieren. In einigen anderen Ausführungsformen kann das Ätzen der Abstandhalter zur Bildung der ersten Abstandhalter 81 so eingestellt werden, dass das Abstandhaltermaterial entfernt wird, damit sich der epitaktisch gezüchtete Bereich bis zu der Oberfläche des STI-Bereichs 58 erstrecken kann.
  • Die epitaktischen Source/Drain-Bereiche 92 können aus einer oder mehreren Halbleitermaterialschichten aufweisen. Beispielsweise können die epitaktischen Source/Drain-Bereiche 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C aufweisen. Für die epitaktischen Source/Drain-Bereiche 92 kann eine beliebige Anzahl von Halbleitermaterialschichten verwendet werden. Jede der ersten Halbleitermaterialschicht 92A, der zweiten Halbleitermaterialschicht 92B und der dritten Halbleitermaterialschicht 92C kann aus unterschiedlichen Halbleitermaterialien gebildet und mit unterschiedlichen Dotierungskonzentrationen dotiert sein. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine Dotierungskonzentration aufweisen, die geringer als die zweite Halbleitermaterialschicht 92B und größer als die dritte Halbleitermaterialschicht 92C ist. In Ausführungsformen, bei denen die epitaktischen Source/Drain-Bereiche 92 drei Halbleitermaterialschichten aufweisen, kann die erste Halbleitermaterialschicht 92A abgeschieden werden, die zweite Halbleitermaterialschicht 92B kann über der ersten Halbleitermaterialschicht 92A abgeschieden werden und die dritte Halbleitermaterialschicht 92C kann über der zweiten Halbleitermaterialschicht 92B abgeschieden werden.
  • 12D zeigt eine Ausführungsform, bei der die Seitenwände der ersten Nanostrukturen 52 in dem n-Bereich 50N und die Seitenwände der zweiten Nanostrukturen 54 in dem p-Bereich 50P konkav sind, die äußeren Seitenwände der ersten inneren Abstandhalter 90 konkav sind und die ersten inneren Abstandhalter 90 von den Seitenwänden der zweiten Nanostrukturen 54 und der ersten Nanostrukturen 52 ausgespart sind. Wie in 12D dargestellt, können die epitaktischen Source/Drain-Bereiche 92 in Kontakt mit den ersten inneren Abstandhaltern 90 ausgebildet werden und sich über die Seitenwände der zweiten Nanostrukturen 54 in dem n-Bereich 50N und über die Seitenwände der ersten Nanostrukturen 52 in dem p-Bereich 50P hinaus erstrecken.
  • In 13A-13C wird ein erstes Zwischenschichtdielektrikum (ILD) 96 über der in 6A, 12B und 12A dargestellten Struktur abgeschieden (die Prozesse von 7A-12D verändern den in 6A dargestellten Querschnitt nicht). Das erste ILD 96 kann aus einem dielektrischen Material gebildet werden und kann durch jedes geeignete Verfahren wie CVD, plasmaunterstütztes CVD (PECVD) oder FCVD abgeschieden werden. Dielektrische Materialien können Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. Es können andere Isolationsmaterialien verwendet werden, die durch jeden akzeptablen Prozess hergestellt werden. In einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL) 94 zwischen dem ersten ILD 96 und den epitaktischen Source/Drain-Bereichen 92, den Masken 74 und den ersten Abstandhaltern 81 angeordnet. Die CESL 94 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen enthalten, das eine andere Ätzrate aufweist als das Material des darüberliegenden ersten ILD 96.
  • In 14A-14C kann ein Planarisierungsprozess wie z.B. ein CMP durchgeführt werden, um die obere Oberfläche des ersten ILD 96 mit den oberen Oberflächen der Dummy-Gates 76 oder der Masken 78 eben zu gestalten. Der Planarisierungsprozess kann auch die Masken 78 auf den Dummy-Gates 76 und Abschnitte der ersten Abstandhalter 81 entlang der Seitenwände der Masken 78 entfernen. Nach dem Planarisierungsprozess sind die oberen Oberflächen der Anschnitte 76, der ersten Abstandhalter 81 und des ersten ILD 96 eben innerhalb von Prozessabweichungen. Somit werden die oberen Oberflächen der Dummy-Gates 72 durch das erste ILD 96 hindurch freigelegt. In einigen Ausführungsformen können die Masken 78 verbleiben. In diesem Fall wird die obere Oberfläche des ersten ILD 96 durch den Planarisierungsprozess eben mit den oberen Oberflächen der Masken 78 und der ersten Abstandhaltern 81.
  • In 15A und 15B werden die Dummy-Gates 72 und, falls vorhanden, die Masken 74 in einem oder mehreren Ätzschritten entfernt, so dass zweite Aussparungen 98 gebildet werden. Abschnitte der Dummy-Gatedielektrika 60 in den zweiten Aussparungen 98 werden ebenfalls entfernt. In einigen Ausführungsformen werden die Dummy-Gates 72 und die Dummy-Gatedielektrika 60 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess umfassen, bei dem Reaktionsgas(e) verwendet wird, das die Dummy-Gates 72 selektiv mit einer schnelleren Rate ätzt als das erste ILD 96 oder die ersten Abstandhalter 81. Jede zweite Aussparung 98 legt Abschnitte der Nanostrukturen 55 frei und/oder liegt über diesen, die in nachfolgend fertiggestellten NanoFETs als Kanalbereiche dienen. Abschnitte der Nanostrukturen 55, die als Kanalbereiche dienen, sind zwischen benachbarten Paaren der epitaktischen Source/Drain-Bereiche 92 angeordnet. Bei dem Entfernvorgang können die Dummy-Dielektrikumschichten 60 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrikumschichten 60 können dann nach der Entfernung der Dummy-Gates 72 entfernt werden.
  • In 16A und 16B werden die ersten Nanostrukturen 52 in dem n-Bereich 50N und die zweiten Nanostrukturen 54 in dem p-Bereich 50P entfernt, wodurch die zweiten Aussparungen 98 verlängert werden. Die ersten Nanostrukturen 52 können entfernt werden, indem eine Maske (nicht abgebildet) über dem p-Bereich 50P gebildet wird und ein isotroper Ätzprozess wie Nassätzen oder dergleichen mit Ätzmitteln durchführt wird, die selektiv für die Materialien der ersten Nanostrukturen 52 sind, während die zweiten Nanostrukturen 54, das Substrat 50 und die STI-Bereiche 58 im Vergleich zu den ersten Nanostrukturen 52 relativ ungeätzt bleiben. In Ausführungsformen, bei denen die ersten Nanostrukturen 52 z.B. SiGe enthalten und die zweiten Nanostrukturen 54A-54C z.B. Si oder SiC enthalten, können Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen verwendet werden, um die ersten Nanostrukturen 52 in dem n-Bereich 50N zu entfernen.
  • Die zweiten Nanostrukturen 54 in dem p-Bereich 50P können entfernt werden, indem eine Maske (nicht abgebildet) über dem n-Bereich 50N gebildet wird und ein isotroper Ätzprozesses wie Nassätzen oder dergleichen mit Ätzmitteln durchgeführt wird, die selektiv für die Materialien der zweiten Nanostrukturen 54 sind, während die ersten Nanostrukturen 52, das Substrat 50 und die STI-Bereiche 58 im Vergleich zu den zweiten Nanostrukturen 54 relativ ungeätzt bleiben. In Ausführungsformen, bei denen die zweiten Nanostrukturen 54 z.B. SiGe enthalten und die ersten Nanostrukturen 52 z.B. Si oder SiC enthalten, kann Fluorwasserstoff, ein anderes Ätzmittel auf Fluorbasis oder dergleichen verwendet werden, um die zweiten Nanostrukturen 54 in dem p-Bereich 50P zu entfernen.
  • In 17A und 17B werden Gatedielektrikumschichten 100 und Gateelektroden 102 für Austauschgates gebildet. Die Gatedielektrikumschichten 100 werden in den zweiten Aussparungen 98 konform abgeschieden. In dem n-Bereich 50N können die Gatedielektrikumschichten 100 auf oberen Oberflächen und Seitenwänden des Substrats 50 und auf oberen Oberflächen, Seitenwänden und unteren Oberflächen der zweiten Nanostrukturen 54 gebildet werden und in dem p-Bereich 50P können die Gatedielektrikumschichten 100 auf oberen Oberflächen und Seitenwänden des Substrats 50 und auf oberen Oberflächen, Seitenwänden und unteren Oberflächen der ersten Nanostrukturen 52 gebildet werden. Die Gatedielektrikumschichten 100 können auch auf den oberen Oberflächen des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der STI-Bereiche 58 abgeschieden werden.
  • Gemäß einigen Ausführungsformen weisen die Gatedielektrikumschichten 100 eine oder mehrere dielektrische Schichten wie z.B. ein Oxid, ein Metalloxid oder dergleichen oder Kombinationen hiervon auf. In einigen Ausführungsformen können die Gatedielektrika beispielsweise eine Siliziumoxidschicht und eine Metalloxidschicht über der Siliziumoxidschicht aufweisen. In einigen Ausführungsformen enthalten die Gatedielektrikumschichten 100 ein High-k-Dielektrikumsmaterial und in diesen Ausführungsformen können die Gatedielektrikumschichten 100 einen k-Wert von mehr als etwa 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen hiervon enthalten. Die Struktur der Gatedielektrikumschichten 100 kann in dem n-Bereich 50N und dem p-Bereich 50P gleich oder unterschiedlich sein. Die Herstellungsverfahren der Gatedielektrikumschichten 100 können Molekularstrahlabscheidung (MBD), ALD, PECVD und ähnliche Verfahren umfassen.
  • Die Gateelektroden 102 werden jeweils über den Gatedielektrikumschichten 100 abgeschieden und füllen die verbleibenden Abschnitte der zweiten Aussparungen 98 aus. Die Gateelektroden 102 können ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen hiervon oder Mehrfachschichten davon enthalten. Obwohl z.B. einschichtige Gateelektroden 102 in 17A und 17B dargestellt sind, können die Gateelektroden 102 eine beliebige Anzahl von Auskleidungschichten, eine beliebige Anzahl von Arbeitsfunktionsanpassungsschichten und ein Füllmaterial aufweisen. Jede Kombination von Schichten, die die Gateelektroden 102 bilden, kann zwischen benachbarten zweiten Nanostrukturen 54 und zwischen der zweiten Nanostruktur 54A und dem Substrat 50 in dem n-Bereich 50N abgeschieden werden und zwischen benachbarten ersten Nanostrukturen 52 in dem p-Bereich 50P abgeschieden werden.
  • Die Bildung der Gatedielektrikumschichten 100 in dem n-Bereich 50N und dem p-Bereich 50P kann gleichzeitig erfolgen, so dass die Gatedielektrikumschichten 100 in jedem Bereich aus den gleichen Materialien gebildet werden, und die Bildung der Gateelektroden 102 kann gleichzeitig erfolgen, so dass die Gateelektroden 102 in jedem Bereich aus den gleichen Materialien gebildet werden. In einigen Ausführungsformen können die Gatedielektrikumschichten 100 in jedem Bereich durch unterschiedliche Prozesse gebildet werden, so dass die Gatedielektrikumschichten 100 unterschiedliche Materialien enthalten und/oder eine unterschiedliche Anzahl von Schichten aufweisen können, und/oder können die Gateelektroden 102 in jedem Bereich durch unterschiedliche Prozesse gebildet werden, so dass die Gateelektroden 102 unterschiedliche Materialien enthalten und/oder eine unterschiedliche Anzahl von Schichten aufweisen können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Bereiche zu maskieren und freizulegen, wenn unterschiedliche Prozesse verwendet werden.
  • Nach dem Füllen der zweiten Aussparungen 98 kann ein Planarisierungsprozess wie z.B. ein CMP durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumschichten 100 und des Material der Gateelektroden 102 zu entfernen, wobei die überschüssigen Abschnitte über der oberen Oberfläche des ersten ILD 96 liegen. Die verbleibenden Abschnitte des Materials der Gateelektroden 102 und der Gatedielektrikumschichten 100 bilden somit Austauschgate-Strukturen der resultierenden NanoFETs. Die Gateelektroden 102 und die Gatedielektrikumschichten 100 können zusammen als „Gatestrukturen“ bezeichnet werden.
  • In 18A-18C wird die Gatestruktur (einschließlich der Gatedielektrikumschichten 100 und der jeweiligen darüberliegenden Gateelektroden 102) ausgespart, so dass eine Aussparung direkt über der Gatestruktur und zwischen gegenüberliegenden Abschnitten der ersten Abstandhalter 81 gebildet wird. Eine Gate-Maske 104, die eine oder mehrere Schichten aus dielektrischem Material wie Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfasst, wird in die Aussparung gefüllt, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über dem ersten ILD 96 erstrecken. Anschließend gebildete Gate-Kontakte (wie die Gate-Kontakte 114, die nachstehend mit Bezug auf 23A und 23B erläutert sind) dringen durch die Gate-Maske 104 hindurch, um die obere Oberfläche der ausgesparten Gateelektroden 102 zu kontaktieren.
  • Wie ferner in 18A-18C dargestellt, wird ein zweites ILD 106 über dem ersten ILD 96 und über der Gate-Maske 104 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 106 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird das zweite ILD 106 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren wie CVD, PECVD oder dergleichen abgeschieden werden.
  • In 19A-19C werden das zweite ILD 106, das erste ILD 96, die CESL 94 und die Gate-Masken 104 geätzt, um dritte Aussparungen 108 zu bilden, die Oberflächen der epitaktischen Source/Drain-Bereiche 92 und/oder der Gatestruktur freilegen. Die dritten Aussparungen 108 können durch Ätzen durch einen anisotropen Ätzprozess wie RIE, NBE oder dergleichen gebildet werden. In einigen Ausführungsformen können die dritten Aussparungen 108 durch einen ersten Ätzprozess durch das zweite ILD 106 und das erste ILD 96 geätzt werden; können durch einen zweiten Ätzprozess durch die Gate-Masken 104 geätzt werden; und können dann durch einen dritten Ätzprozess durch die CESL 94 geätzt werden. Eine Maske wie z.B. ein Photoresist kann über dem zweiten ILD 106 gebildet und strukturiert werden, um Abschnitte des zweiten ILD 106 von dem ersten Ätzprozess und dem zweiten Ätzprozess abzuschirmen. In einigen Ausführungsformen kann der Ätzprozess überätzen, und deshalb erstrecken sich die dritten Aussparungen 108 in die epitaktischen Source/Drain-Bereiche 92 und/oder die Gatestruktur und eine Unterseite der dritten Aussparungen 108 kann auf gleicher Höhe (z.B. auf gleicher Höhe oder mit gleichem Abstand vom Substrat) oder niedriger (z.B. näher an dem Substrat) wie die epitaktischen Source/Drain-Bereiche 92 und/oder die Gatestruktur sein. Obwohl die dritten Aussparungen 108 in 19B so dargestellt sind, dass sie die epitaktischen Source/Drain-Bereiche 92 und die Gatestruktur in einem gleichen Querschnitt freilegen, können die epitaktischen Source/Drain-Bereiche 92 und die Gatestruktur in verschiedenen Ausführungsformen in unterschiedlichen Querschnitten freigelegt werden, wodurch das Risiko eines Kurzschlusses von nachfolgend gebildeten Kontakten verringert wird. Nachdem die dritten Aussparungen 108 gebildet sind, werden Silizid-Bereiche 110 über den epitaktischen Source/Drain-Bereichen 92 gebildet. In einigen Ausführungsformen werden die Silizid-Bereiche 110 gebildet, indem zunächst ein Metall (nicht abgebildet) abgeschieden wird, das mit den Halbleitermaterialien der darunterliegenden epitaktischen Source/Drain-Bereiche 92 reagieren kann (z.B, Silizium, Siliziumgermanium, Germanium), um Silizid- oder Germanid-Bereiche, wie z.B. Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen, über den freiliegenden Abschnitten der epitaktischen Source/Drain-Bereiche 92 zu bilden, und dann ein thermischer Temperprozess durchgeführt wird, um die Silizid-Bereiche 110 zu bilden. Die nicht reagierten Abschnitte des abgeschiedenen Metalls werden dann entfernt, z.B. durch einen Ätzprozess. Obwohl Silizid-Bereiche 110 als Silizid-Bereiche bezeichnet werden, können Silizid-Bereiche 110 auch Germanid-Bereiche oder Siliziumgermanid-Bereiche (z.B. Bereiche, die Silizid und Germanid enthalten) sein. In einer Ausführungsform umfasst der Silizid-Bereich 110 TiSi und weist eine Dicke in einem Bereich zwischen etwa 2 nm und etwa 10 nm auf.
  • In 20A-C werden als nächstes die Kontakte 112 und 114 (können auch als Kontaktstopfen bezeichnet werden) in der dritten Aussparung 108 gebildet. Die Kontakte 112 und 114 können jeweils eine oder mehrere Schichten aufweisen, wie z.B. Sperrschichten, Diffusionsschichten und Füllmaterialien. In einigen Ausführungsformen weisen die Kontakte 112 und 114 beispielsweise jeweils eine Sperrschicht 114 und ein leitfähiges Material 118 auf und sind mit dem darunter liegenden leitfähigen Merkmal elektrisch gekoppelt (z.B. Gatestruktur 102 und/oder Silizid-Bereich 110 in der abgebildeten Ausführungsform). Die Kontakte 114 sind elektrisch mit der Gatestruktur 102 gekoppelt und können als Gate-Kontakte bezeichnet werden, und die Kontakte 112 sind mit den Silizid-Bereichen 110 elektrisch gekoppelt und können als Source/Drain-Kontakte bezeichnet werden. Die Sperrschicht 114 kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitende Material 118 kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess wie z.B. ein CMP kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 106 zu entfernen.
  • Obwohl 20A-C einen Kontakt 112 zeigt, der sich zu jedem der epitaktischen Source/Drain-Bereiche 92 erstreckt, kann der Kontakt 112 bei manchen der epitaktischen Source/Drain-Bereichen 92 weggelassen werden. Beispielsweise können leitende Merkmale (z.B. Stromschienen) nachfolgend durch eine Rückseite einer oder mehrerer der epitaktischen Source/Drain-Bereiche 92 angebracht werden (siehe z.B. epitaktischer Source/Drain-Bereich 92` in 29A-C), wie nachstehend ausführlicher erläutert. Für diese speziellen epitaktischen Source/Drain-Bereiche 92 können die Source/Drain-Kontakte 112 weggelassen werden oder können ein Dummy-Kontakt sein, der nicht mit darüberliegenden leitfähigen Leitungen elektrisch verbunden ist (z.B. leitfähigen Leitungen-Merkmale, siehe 21). Somit wird in 2 bis 20A-C eine Vorrichtungsschicht 115 von aktiven Vorrichtungen ausgebildet. Obwohl die Vorrichtungsschicht 115 NanoFETs aufweisend beschrieben wird, können andere Ausführungsformen eine Vorrichtungsschicht 115 mit einer anderen Art von Transistoren aufweisen (z.B. planare FETs, FinFETs, TFTs oder dergleichen).
  • 21 bis 29A-C zeigen Zwischenschritte bei der Bildung von Vorder- und Rückseiten-Zwischenverbindungsstrukturen auf dem Substrat 50. Die Vorderseiten- und Rückseiten-Zwischenverbindungsstrukturen können jeweils leitende Merkmale aufweisen, die mit den NanoFETs elektrisch verbunden sind, welche auf dem Substrat 50 gebildet sind. Der in 28A dargestellte Querschnitt ist entlang A-A' von 1 aufgenommen. Die in 21 bis 28 und 29B dargestellten Querschnitte sind entlang der Linie B-B' von 1 aufgenommen. Der in 28C abgebildete Querschnitt ist entlang der Linie C-C' von 1 aufgenommen. Die in 21 bis 29 beschriebenen Verfahrensschritte können sowohl auf den n-Bereich 50N als auch auf den p-Bereich 50P angewandt werden. Zur einfacheren Veranschaulichung ist der n-Bereich 50 dargestellt. Ferner kann, wie vorstehend erläutert, ein rückseitiges leitendes Merkmal (z.B. eine Stromschiene) mit einer oder mehreren der epitaktischen Source/Drain-Bereiche 92 verbunden werden (z.B. epitaktische Source/Drain-Bereiche 92` in 21 bis 29). Als solche können die vorderseitigen Kontakte 112 optional von den epitaktischen Source/Drain-Bereichen 92' weggelassen werden.
  • In 21 wird eine Zwischenverbindungsstruktur 120 auf dem zweiten ILD 106 gebildet. Die Verbindungsstruktur 120 kann auch als eine vorderseitige Verbindungsstruktur bezeichnet werden, weil sie auf einer Vorderseite des Substrats 50 und/oder der Vorrichtungsschicht 115 gebildet ist (z.B. einer Seite des Substrats 50, auf der die Vorrichtungsschicht 115 gebildet ist).
  • Die Verbindungsstruktur 120 kann eine oder mehrere Schichten von leitenden Merkmalen 122 aufweisen, die in einer oder mehreren gestapelten dielektrischen Schichten 124 gebildet werden. Jede der gestapelten dielektrischen Schichten 124 kann ein dielektrisches Material enthalten wie z.B. ein low-k-dielektrisches Material, ein extra low-k-dielektrisches Material (ELK) oder dergleichen. Die dielektrischen Schichten 124 können durch einen geeigneten Prozess wie CVD, ALD, PVD, PECVD oder dergleichen abgeschieden werden.
  • Leitende Merkmale 122 können leitfähige Leitungen und leitende Durchkontaktierungen aufweisen, die die Schichten der leitenden Leitungen miteinander verbinden. Die leitenden Durchkontaktierungen können sich durch die jeweiligen dielektrischen Schichten 124 erstrecken, um vertikale Verbindungen zwischen den Schichten der leitfähigen Leitungen herzustellen. Die leitenden Merkmale 122 können durch jeden akzeptablen Prozess gebildet werden, wie z.B. einen Damaszener-Prozess, einen Doppel-Damaszener-Prozess oder dergleichen.
  • Beispielsweise können die leitenden Merkmale 122 durch einen Damaszener-Prozess gebildet werden, bei dem eine zugehörige dielektrische Schicht 122 mittels einer Kombination von Photolithographie- und Ätztechniken strukturiert wird, um Gräben entsprechend der gewünschten Struktur der leitenden Merkmale 122 zu bilden. Eine optionale Diffusionsbarriere und/oder optionale Haftschicht kann abgeschieden werden und die Gräben können dann mit einem leitenden Material gefüllt werden. Geeignete Materialien für die Sperrschicht enthalten Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Titanoxid oder andere Alternativen und geeignete Materialien für das leitende Material enthalten Kupfer, Silber, Gold, Wolfram, Aluminium, Kombinationen hiervon oder dergleichen. In einer Ausführungsform können die leitfähigen Merkmale 122 durch Abscheiden einer Keimschicht aus Kupfer oder einer Kupferlegierung und Füllen der Gräben durch Galvanisieren gebildet werden. Ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess) oder dergleichen kann verwendet werden, um überschüssiges leitfähiges Material von einer Oberfläche der jeweiligen dielektrischen Schicht 122 zu entfernen und die Oberfläche für die nachfolgende Verarbeitung zu planarisieren.
  • In 21 sind fünf Schichten von leitenden Merkmalen 122 und dielektrischen Schichten 124 dargestellt. Es ist jedoch zu beachten, dass die Zwischenverbindungsstruktur 120 eine beliebige Anzahl von leitenden Merkmalen aufweisen kann, die in einer beliebigen Anzahl von dielektrischen Schichten angeordnet sind. Die Verbindungsstruktur 120 kann elektrisch mit den Gate-Kontakten 114 und den Source/Drain-Kontakten 112 verbunden werden, um funktionelle Schaltungen zu bilden. In einigen Ausführungsformen können die durch die Verbindungsstruktur 120 gebildeten Funktionsschaltungen Logikschaltungen, Speicherschaltungen, Bildsensorschaltungen oder dergleichen aufweisen.
  • Als nächstes wird ein Trägersubstrat 150 in 22 an eine obere Oberfläche der Zwischenverbindungsstruktur 120 durch Bondschichten 152A-B (zusammenfassend als Bondschicht 152 bezeichnet) gebondet. Das Trägersubstrat 150 kann ein Glasträgersubstrat, ein Keramikträgersubstrat, ein Halbleitersubstrat (z.B. ein Siliziumsubstrat), ein Wafer (z.B. ein Siliziumwafer) oder dergleichen sein. Das Trägersubstrat 150 kann bei nachfolgenden Verarbeitungsschritten und in der fertiggestellten Vorrichtung strukturelle Stütze bieten. Das Trägersubstrat 150 kann im Wesentlichen frei von aktiven oder passiven Vorrichtungen sein.
  • In verschiedenen Ausführungsformen kann das Trägersubstrat 150 durch eine geeignete Technik wie z.B. dielektrisch-dielektrisches Bonden oder dergleichen an die Zwischenverbindungsstruktur 120 gebondet werden. Das dielektrisch-dielektrische Bonden kann das Abscheiden der Bondschicht 152A auf die Zwischenverbindungsstruktur 120 umfassen. In einigen Ausführungsformen enthält die Bondschicht 152A Siliziumoxid (z.B. ein hochdichtes Plasma-Oxid (HDP-Oxid) oder dergleichen), das durch CVD, ALD, PVD oder dergleichen abgeschieden wird. Die Bondschicht 152B kann ebenfalls eine Oxidschicht sein, die vor dem Bonden auf einer Oberfläche des Trägersubstrats 150 z.B. durch CVD, ALD, PVD, thermische Oxidation oder dergleichen gebildet wird. Für die Bondschichten 152A und 152B können auch andere geeignete Materialien verwendet werden.
  • Der dielektrisch-dielektrischer Bondprozess kann ferner die Anwendung einer Oberflächenbehandlung auf eine oder mehrere der Bondschichten 152 umfassen. Die Oberflächenbehandlung kann eine Plasmabehandlung umfassen. Die Plasmabehandlung kann in einer Vakuumumgebung durchgeführt werden. Die Oberflächenbehandlung ferner einen Reinigungsprozess (z.B. ein Spülvorgang mit entionisiertem Wasser oder dergleichen) nach der Plasmabehandlung umfassen, der auf eine oder mehrere der Verbindungschichten 152 angewendet werden kann. Das Trägersubstrat 150 wird dann mit der Verbindungsstruktur 120 ausgerichtet und die beiden werden gegeneinander gepresst, um ein Vorbonden des Trägersubstrats 150 an die Zwischenverbindungsstruktur 120 einzuleiten. Das Vorbonden kann bei Raumtemperatur (zwischen etwa 21 Grad und etwa 25 Grad) durchgeführt werden. Nach dem Vorbonden kann ein Temperprozess durchgeführt werden, indem beispielsweise die Zwischenverbindungsstruktur 120 und das Trägersubstrat 150 auf eine Temperatur von etwa 170 Grad erhitzt werden.
  • Wie ferner in 22 gezeigt, kann die Vorrichtung, nachdem das Trägersubstrat 150 auf die Verbindungsstruktur 120 gebondet wird, gedreht werden, so dass eine Rückseite des Substrats 50 nach oben zeigt. Die Rückseite des Substrats 50 kann sich auf eine Seite des Substrats 50 beziehen, die der Vorderseite des Substrats 50 gegenüberliegt, auf welcher die Vorrichtungsschicht 115 gebildet wird.
  • In 23 kann als nächstes ein Abdünnungsprozess auf der Rückseite des Substrats 50 angewendet werden. Der Abdünnungsprozess kann einen Planarisierungsprozess (z.B. mechanisches Schleifen, chemisch-mechanisches Polieren (CMP) oder dergleichen), einen Rückätzprozess, Kombinationen hiervon oder dergleichen umfassen. Der Abdünnungsprozess kann eine Oberfläche der epitaktischen Source/Drain-Bereiche 92 gegenüber der Verbindungsstruktur 120 freilegen. Ferner kann ein Abschnitt des Substrats 50 nach dem Abdünnungsprozess über der Gatestruktur (z.B. den Gateelektroden 102 und den Gatedielektrikumschichten 100) und den Nanostrukturen 55 verbleiben.
  • In 24 wird eine dielektrische Schicht 126 auf der Rückseite der Vorrichtung abgeschieden. Die dielektrische Schicht 126 kann über den epitaktischen Source/Drain-Bereichen 92 und den übrigen Abschnitten des Substrats 50 abgeschieden werden. Die dielektrische Schicht 126 kann die Oberflächen der epitaktischen Source/Drain-Bereiche 92 und die übrigen Abschnitte des Substrats 50 physisch kontaktieren. Die dielektrische Schicht 126 kann dem vorstehend beschriebenen zweiten ILD 106 im Wesentlichen ähnlich sein. Beispielsweise kann die dielektrische Schicht 126 aus einem ähnlichen Material und unter Verwendung eines ähnlichen Prozesses wie das zweite ILD 106 gebildet werden.
  • In 25 werden vierte Aussparungen 128 in der dielektrischen Schicht 126 strukturiert. Die vierten Aussparungen 128 können durch einen ähnlichen Prozess strukturiert werden wie vorstehend mit in Bezug auf die dritten Aussparungen 108 in 19A-C beschrieben. Die vierten Aussparungen 128 können Oberflächen der epitaktischen Source/Drain-Bereiche 92` freilegen. Wie in 25 ferner dargestellt, werden Silizid-Bereiche 129 auf einer Rückseite der epitaktischen Source/Drain-Bereiche 92` gebildet. Die Silizid-Bereiche 129 können den oben beschriebenen Silizid-Bereichen 110 ähnlich sein. Beispielsweise können die Silizid-Bereiche 129 aus einem ähnlichen Material und mittels eines gleichen/ähnlichen Prozesses wie die Silizid-Bereiche 110 gebildet werden.
  • In 26 werden Kontakte 130 in der vierten Aussparung 128 gebildet. Die Kontakte 130 können sich durch die dielektrische Schicht 126 erstrecken, um sich durch die Silizid-Bereiche 129 zu den epitaktischen Source/Drain-Bereichen 92` zu erstrecken und diese elektrisch zu kontaktieren. Die Kontakte 130 können den vorstehend beschriebenen Kontakten 112 ähnlich sein. Beispielsweise können die Kontakte 130 aus einem ähnlichen Material und mittels eines gleichen/ähnlichen Prozesses wie die Kontakte 112 gebildet werden.
  • In 27 werden die leitfähigen Leitungen 134 und eine dielektrische Schicht 132 über der dielektrischen Schicht 126 und den Kontakten 130 gebildet. Die dielektrische Schicht 132 kann der dielektrischen Schicht 126 ähnlich sein. Beispielsweise kann die dielektrische Schicht 132 aus einem ähnlichen Material und mittels eines ähnlichen Prozesses wie die dielektrische Schicht 126 gebildet werden.
  • Die leitfähigen Leitungen 134 werden in der dielektrischen Schicht 132 gebildet. Die Bildung der leitfähigen Leitungen 134 kann das Strukturieren von Aussparungen in der dielektrischen Schicht 132 umfassen, z.B. durch eine Kombination von Photolithographie- und Ätzprozessen. Eine Struktur der Aussparungen in der dielektrischen Schicht 132 kann einer Struktur der leitfähigen Leitungen 134 entsprechen. Die leitfähigen Leitungen 134 werden dann durch Abscheiden eines leitenden Materials in den Aussparungen gebildet. In einigen Ausführungsformen weist die Stromschiene 134 eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht von mehreren Unterschichten aus unterschiedlichen Materialien sein kann. In einigen Ausführungsformen enthält die Stromschiene 134 Kupfer, Aluminium, Kobalt, Wolfram, Titan, Tantal, Ruthenium oder dergleichen. Eine optionale Diffusionssperre und/oder optionale Haftschicht kann vor dem Füllen der Aussparungen mit dem leitenden Material abgeschieden werden. Geeignete Materialien für die Sperrschicht/Haftschicht umfassen Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Titanoxid oder dergleichen. Die leitfähigen Leitungen 134 können z.B. durch CVD, ALD, PVD, Plattieren oder dergleichen gebildet werden. Die leitfähigen Leitungen 134 sind über die Kontakte 130 und die Silizid-Bereiche 129 mit den epitaktischen Source/Drain-Bereichen 92` physisch und elektrisch gekoppelt. Ein Planarisierungsprozess (z.B. CMP, Schleifen, Rückätzen oder dergleichen) kann durchgeführt werden, um überschüssige Abschnitte der leitfähigen Leitungen 134 zu entfernen, die über der dielektrischen Schicht 132 gebildet sind.
  • In einigen Ausführungsformen sind die leitfähigen Leitungen 134 Stromschienen, d.h. leitfähige Leitungen, die die epitaktischen Source/Drain-Bereiche 92' mit einer Referenzspannung, Versorgungsspannung oder dergleichen elektrisch verbinden. Durch die Platzierung der Stromschienen auf einer Rückseite des resultierenden Halbleiter-Dies anstatt auf einer Vorderseite desselben können Vorteile erzielt werden. Beispielsweise kann die Gate-Dichte der NanoFETs und/oder die Verbindungsdichte der Zwischenverbindungsstruktur 120 erhöht werden. Ferner kann die Rückseite des Halbleiter-Dies breitere Stromschienen aufnehmen, wodurch der Widerstand verringert werden kann und die Effizienz der Stromzufuhr zu den NanoFETs erhöht werden kann. Beispielsweise kann die Breite der leitfähigen Leitungen 134 mindestens doppelt so breit sein wie die einer leitfähigen Leitung der ersten Stufe (first level conductive line) (z.B. leitfähige Leitung 122A in 27) auf der Vorderseite der Zwischenverbindungsstruktur 120.
  • In 28 werden die verbleibenden Abschnitte einer rückseitigen Zwischenverbindungsstruktur 136 über der dielektrischen Schicht 132 und den leitfähigen Leitungen 134 gebildet. Die rückseitige Zwischenverbindungsstruktur 136 weist die dielektrischen Schichten 126, 124 und 138, die Kontakte 130, die leitfähigen Merkmale 140 und die leitfähigen Leitungen 134 auf. Der Rest der rückseitigen Zwischenverbindungsstruktur 136 kann ähnlich wie die vorderseitige Zwischenverbindungsstruktur 120 sein. Beispielsweise kann die rückseitige Zwischenverbindungsstruktur 136 aus ähnlichen Materialien bestehen und durch ähnliche Prozesse wie die Zwischenverbindungsstruktur 120 hergestellt werden. Insbesondere kann die Zwischenverbindungsstruktur 136 gestapelte Schichten von leitenden Merkmalen 140 aufweisen, die in gestapelten dielektrischen Schichten 138 gebildet werden. Die leitfähigen Merkmale 140 können leitfähige Leitungen enthalten (z.B. für die Leiterbahnführung zu und von nachfolgend gebildeten Kontaktpads und externen Verbindern). Die leitfähigen Merkmale 140 können ferner leitfähige Durchkontaktierungen aufweisen, die sich in den dielektrischen Schichten 138 erstrecken, um eine vertikale Verbindung zwischen den gestapelten Schichten der leitfähigen Leitungen herzustellen.
  • Die leitenden Merkmale 140 können ferner so strukturiert werden, dass sie eine oder mehrere eingebettete passive Vorrichtungen wie Widerstände, Kondensatoren, Induktivitäten oder dergleichen aufweisen. In 28 zum Beispiel weisen die leitenden Merkmale 140 eine Metall-Isolator-Metall-Induktivität (MIM-Induktivität) 140". Die eingebetteten passiven Vorrichtungen können mit den leitfähigen Merkmalen 134 (z.B. einer Stromschiene) integriert werden, um Schaltungen (z.B. Stromschaltungen) auf der Rückseite der NanoFETs bereitzustellen.
  • Die rückseitige Zwischenverbindungsstruktur 136 kann ferner wärmeleitende Dummy-Merkmale 142 aufweisen, die Teil eines Wärmeableitungspfades von den aktiven Vorrichtungen der aktiven Vorrichtungsschicht 115 und/oder den leitfähigen Leitungen 134 (z.B. der Stromschiene) durch die rückseitige Zwischenverbindungsstruktur 136 sind. In 28 zeigt ein Pfeil 145 einen Wärmeableitungspfad von der Stromschiene 134 durch die rückseitige Zwischenverbindungsstruktur 136 an. Der Wärmeableitungspfad erstreckt sich mindestens von der Stromschiene 134 zu einer Oberfläche der Zwischenverbindungsstruktur 136 gegenüber der Vorrichtungsschicht 115 (dieser gegenüberliegend). Dadurch kann die Wärmeleitung in der Halbleitervorrichtung verbessert und die Joulesche Erwärmung durch die aktiven Vorrichtungen und/oder die leitfähigen Leitungen 134 kann verringert werden. Es wurde beispielsweise beobachtet, dass die Joulesche Erwärmung in der resultierenden Halbleitervorrichtung um 300% oder mehr reduziert werden kann, indem die Dummy-Merkmale 142 in die rückseitige Zwischenverbindungsstruktur 136 integriert werden.
  • In einigen Ausführungsformen sind die Dummy-Merkmale 142 Dummy-Durchkontaktierungen, die sich durch verschiedene dielektrische Schichten 138 erstrecken wie z.B. zwischen den funktionalen, leitenden Merkmalen 140. In einigen Ausführungsformen können die Dummy-Merkmale 142 in einer oder mehreren der höchsten dielektrischen Schichten 138 (z.B. dielektrische Schichten, die am weitesten von der Vorrichtungsschicht 115 entfernt sind) der rückseitigen Zwischenverbindungsstruktur 136 angeordnet sein. Beispielsweise können sich die Dummy-Merkmale 142 zwischen gestapelten Abschnitten einer eingebetteten passiven Vorrichtung (z.B. der MIM-Induktivität 140') der leitfähigen Merkmale 140 erstrecken und/oder die Dummy-Merkmale 142 können sich zwischen gestapelten und miteinander verbundenen leitfähigen Leitungen (z.B. Signalleitungen) der leitfähigen Merkmale 140 erstrecken (siehe 29A-C). Die Dummy-Merkmale 142 sind thermisch mit den aktiven Vorrichtungen der Vorrichtungsschicht 115 und/oder den leitfähigen Leitungen 134 (z.B. einer Stromschiene) verbunden. Die Dummy-Merkmale 142 können jedoch von allen aktiven Vorrichtungen in der Vorrichtungsschicht 115 und/oder den leitfähigen Leitungen 134 in dem Halbleiter-Die elektrisch isoliert sein. Alternativ sind die Dummy-Merkmale 142 elektrisch mit einer oder mehreren der aktiven Vorrichtungen in der Vorrichtungsschicht 115 und/oder den leitfähigen Leitungen 134 verbunden. In solchen Ausführungsformen können die Dummy-Merkmale 142 als Dummy-Durchkontaktierungen bezeichnet werden, weil sie von der Struktur der eingebetteten passiven Vorrichtung (Induktivität 140')/ der leitfähigen Leitungen 140 getrennt sind, zwischen welchen die Dummy-Merkmale angeordnet und elektrisch verbunden sind. Beispielsweise können die leitenden Merkmale 140 eine oder mehrere voll funktionsfähige Schaltung(en), passive Vorrichtung(en) oder dergleichen definieren, die von den Dummy-Merkmalen 142 verschieden sind. Auf diese Weise können die Dummy-Merkmale 142 in die rückseitige Zwischenverbindung 136 aufgenommen werden, wobei das Layout der vorhandenen Funktionsmerkmale (z.B. Signalleitungen, Stromleitungen, passive Vorrichtungen oder dergleichen) beeinflusst wird.
  • Die Dummy-Merkmale 142 können ein wärmeleitendes Material mit niedrigem Wärmewiderstand enthalten wie z.B. ein Metall (z.B. Kupfer, Aluminium, Kobalt, Wolfram, Titan, Tantal, Ruthenium oder dergleichen), ein Polymer, Aluminiumnitrid, Al2O3 oder dergleichen. In einigen Ausführungsformen weisen die Dummy-Merkmale 142 eine Wärmeleitfähigkeit von mindestens etwa 398 Watt pro Meter und Kelvin (W/(m-K)) auf, um eine ausreichende Wärmeableitung in dem Halbleiterchip zu gewährleisten. Die Dummy-Merkmale 142 können gleichzeitig mit und aus der gleichen Materialzusammensetzung wie die leitenden Merkmale 140 gebildet werden, wodurch die Integration in die Fertigung erleichtert und die Kosten gesenkt werden. In anderen Ausführungsformen werden die Dummy-Merkmale 142 aus einem anderen Material als die leitenden Merkmale 140 gebildet und die Dummy-Merkmale 142 in jeder der dielektrischen Schichten 138 können vor oder nach den jeweiligen leitenden Merkmalen 140 in der jeweiligen dielektrischen Schicht 138 abgeschieden werden.
  • In 29A-C werden eine Passivierungsschicht 144, UBMs 146 und externe Verbinder 148 über der Zwischenverbindungsstruktur 136 gebildet. Die Passivierungsschicht 144 kann Polymere wie PBO, Polyimid, BCB oder dergleichen enthalten. Alternativ kann die Passivierungsschicht 144 anorganische dielektrische Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid oder dergleichen enthalten. Die Passivierungsschicht 144 kann z.B. durch CVD, PVD, ALD oder dergleichen abgeschieden werden.
  • Die UBMs 146 werden durch die Passivierungsschicht 144 zu den leitenden Merkmalen 140 in der Zwischenverbindungsstruktur 136 gebildet und externe Verbinder 148 werden auf den UBMs 146 gebildet. Die UBMs 146 können eine oder mehrere Schichten aus Kupfer, Nickel, Gold oder dergleichen aufweisen, die durch einen Plattierungsprozess oder dergleichen gebildet werden. Die externen Verbinder 148 (z.B. Lötkugeln) sind auf den UBMs 146 ausgebildet. Die Bildung der externen Verbinder 148 kann das Platzieren von Lotkugeln auf den freigelegten Abschnitten der UBMs 146 und das anschließende Aufschmelzen der Lotkugeln umfassen. In alternativen Ausführungsformen umfasst die Bildung der externen Verbinder 148 die Durchführung eines Plattierungsschritts zur Bildung von Lötmittelbereichen über dem obersten leitenden Merkmal 140 und das anschließende Aufschmelzen der Lötmittelbereiche. Die UBMs 146 und die externen Verbinder 148 können verwendet werden, um Eingang/Ausgangsverbindungen zu anderen elektrischen Komponenten wie z.B. anderen Vorrichtung-Dies, Umverteilungsstrukturen, Leiterplatten (PCBs), Hauptplatinen oder dergleichen herzustellen. Die UBMs 148 und die externen Verbinder 148 können auch als rückseitige Eingang/Ausgangs-Pads bezeichnet werden, die Signal-, Versorgungsspannungs- und/oder Masseverbindungen an die vorstehend erläuterten NanoFETs bereitstellen können.
  • Die UBMs 146 und die externen Verbinder 148 können durch die Dummy-Features 142 mit der Vorrichtungsschicht 115 und/oder den leitfähigen Leitungen 134 (z.B. Stromschienen) thermisch verbunden werden. Somit können die Dummy-Merkmale 142 dazu beitragen, Wärme von den aktiven Vorrichtungen und/oder den leitfähigen Leitungen 134 durch die rückseitige Zwischenverbindung 136 thermisch nach außerhalb des Halbleiter-Dies zu leiten.
  • In 29A-C sind die Dummy-Merkmale 142 als Dummy-Durchkontaktierungen dargestellt, die in der rückseitigen Zwischenverbindungsstruktur 136 umfasst sind. 30A-C veranschaulicht eine alternative Konfiguration, bei der die Dummy-Merkmale 142 sowohl leitfähige Dummy-Leitungen als auch leitfähige Dummy-Durchkontaktierungen aufweisen, die sowohl in der rückseitigen Zwischenverbindungsstruktur 136 als auch in der vorderseitigen Zwischenverbindungsstruktur 120 angeordnet sind. In 30A-C kennzeichnen gleiche Bezugszeichen ähnliche/gleiche Elemente, die durch gleiche/ähnliche Prozesse wie in 29A-C gebildet werden. Die Dummy-Merkmale 142 können in zuvor unbesetzte Bereiche der rückseitigen Zwischenverbindungsstruktur 136 und/oder der vorderseitigen Zwischenverbindungsstruktur 140 eingefügt werden. Folglich wird das Layout von Funktionselementen des Halbleiter-Dies (z.B. Signalleitungen, Stromleitungen, passive Vorrichtungen und dergleichen) durch die Aufnahme der Dummy-Merkmale 142 nicht beeinflusst.
  • In einigen Ausführungsformen können die Dummy-Merkmale 142 in der Zwischenverbindungsstruktur 120 von den aktiven Vorrichtungen der Vorrichtungsschicht 115 elektrisch isoliert sein, z.B. durch die CESL 94. Die Dummy-Merkmale 142 in der Zwischenverbindungsstruktur 120 können einen Wärmeableitungspfad von der Vorrichtungsschicht 115 durch die Zwischenverbindungsstruktur 120 bieten wie durch einen Pfeil 147 angedeutet. In einigen Ausführungsformen können die Dummy-Merkmale 142 in der Vorrichtungsschicht 115 einen Wärmeableitungspfad von der Vorrichtungsschicht 115 zu dem Trägersubstrat 150 für eine zusätzliche Wärmeableitung bereitstellen.
  • 31 kann eine ähnliche Struktur wie in 29A-C veranschaulichen, wobei gleiche Bezugszeichen ähnliche/gleiche Elemente kennzeichnen, die durch ähnliche/gleiche Prozesse gebildet werden. In 31 entfällt allerdings die rückseitige Zwischenverbindungsstruktur 136 und die Dummy-Merkmale 142 sind in der vorderseitigen Zwischenverbindungsstruktur 120 ausgebildet. Die Passivierungsschicht 144, die UBMs 146 und die externen Verbinder 148 können auf der vorderseitigen Zwischenverbindungsstruktur 120 gebildet werden und können mit den leitenden Merkmalen 122 der vorderseitigen Zwischenverbindungsstruktur 120 elektrisch verbunden werden.
  • In den Ausführungsformen der 31 können Stromschienen z.B. in einer untersten dielektrischen Schicht 124A der Zwischenverbindungsstruktur 120 angeordnet werden. Die Dummy-Merkmale 142 können Wärmeableitungspfade von den aktiven Vorrichtungen der Vorrichtungsschicht 115 auf dem Substrat 50 und/oder von den Stromschienen in der dielektrischen Schicht 124A durch die vorderseitige Zwischenverbindungsstruktur 120 zu den UMBs 146/den externen Verbindern 148 bereitstellen. Die Dummy-Merkmale 142 können in Bereiche der vorderseitigen Zwischenverbindungsstruktur 140 eingefügt werden, die nicht mit funktionalen Schaltungselementen belegt sind. Folglich wird das Layout von Funktionselementen des Halbleiter-Dies (z.B. Signalleitungen, Stromleitungen, passive Vorrichtungen und dergleichen) durch die Aufnahme der Dummy-Merkmale 142 nicht beeinflusst. In einigen Ausführungsformen können die Dummy-Merkmale 142 von den aktiven Vorrichtungen auf dem Substrat 50 elektrisch isoliert sein, z.B. durch die CESL 94.
  • Verschiedene Ausführungsformen bieten Wärmeleitpfade von einer Wärme erzeugenden Vorrichtung (z.B. einem Transistor, einem Widerstand oder dergleichen) zu einer Außenseite des Chips, wodurch eine verbesserte Wärmeableitung ermöglicht wird und Betriebstemperaturerhöhungen kompensiert werden. In einigen Ausführungsformen weisen die Wärmeleitpfade Dummy-Merkmale auf, die in einer Zwischenverbindungsstruktur auf der Rückseite und/oder der Vorderseite eines Halbleiterchips ausgebildet sind.
  • In einigen Ausführungsformen weist eine Vorrichtung eine Vorrichtungsschicht auf, die aufweist: einen ersten Transistor; eine erste Zwischenverbindungsstruktur auf einer Vorderseite der Vorrichtungsschicht; und eine zweite Zwischenverbindungsstruktur auf einer Rückseite der Vorrichtungsschicht. Die zweite Zwischenverbindungsstruktur weist auf: eine erste dielektrische Schicht auf der Rückseite der Vorrichtungsschicht; einen Kontakt, der sich durch die erste dielektrische Schicht zu einem Source/Drain-Bereich des ersten Transistors erstreckt; eine leitende Leitung, die durch den Kontakt elektrisch mit dem Source/Drain-Bereich des ersten Transistors verbunden ist; und einen Wärmeableitungspfad, der thermisch mit der Vorrichtungsschicht verbunden ist, wobei sich der Wärmeableitungspfad zu einer Oberfläche der zweiten Zwischenverbindungsstruktur gegenüber der Vorrichtungsschicht erstreckt. Der Wärmeableitungspfad weist eine Dummy-Durchkontaktierung auf. Die Vorrichtung nach Anspruch 1, wobei die zweite Zwischenverbindungsstruktur eine passive Vorrichtung aufweist, und wobei sich die Dummy-Durchkontaktierung von einem ersten Abschnitt der passiven Vorrichtung zu einem zweiten Abschnitt der passiven Vorrichtung erstreckt, wobei der erste Abschnitt der passiven Vorrichtung und der zweite Abschnitt der passiven Vorrichtung in verschiedenen dielektrischen Schichten der zweiten Zwischenverbindungsstruktur angeordnet sind. In einigen Ausführungsformen weist die zweite Zwischenverbindungsstruktur optional eine passive Vorrichtung auf, und die Dummy-Durchkontaktierung erstreckt sich von einem ersten Abschnitt der passiven Vorrichtung zu einem zweiten Abschnitt der passiven Vorrichtung, wobei der erste Abschnitt der passiven Vorrichtung und der zweite Abschnitt der passiven Vorrichtung in verschiedenen dielektrischen Schichten der zweiten Zwischenverbindungsstruktur angeordnet sind. In einigen Ausführungsformen ist die passive Vorrichtung optional eine Induktivität. Optional ist in einigen Ausführungsformen der Wärmeableitungspfad mit der leitfähigen Leitung thermisch verbunden. In einigen Ausführungsformen ist die leitfähige Leitung optional eine Stromschiene. Optional weist die Vorrichtung in einigen Ausführungsformen ferner auf: eine Passivierungsschicht auf der Oberfläche der zweiten Zwischenverbindungsstruktur gegenüber der Vorrichtungsschicht; eine Underbump-Metallisierung (UBM) in der Passivierungsschicht; und einen externen Verbinder auf der UBM, wobei die UBM und der externe Verbinder thermisch mit dem Wärmeableitungspfad verbunden sind. Optional ist die Dummy-Durchkontaktierung in einigen Ausführungsformen in einer zweiten dielektrischen Schicht der zweiten Zwischenverbindungsstruktur angeordnet und die Passivierungsschicht kontaktiert die zweite dielektrische Schicht. Optional weist die Vorrichtung in einigen Ausführungsformen ferner ein Halbleitersubstrat auf einer Oberfläche der ersten Zwischenverbindungsstruktur gegenüber der Vorrichtungsschicht auf. Optional weist die erste Verbindungsstruktur in einigen Ausführungsformen auf: eine leitfähige Leitung, die elektrisch mit einem zweiten Transistor der Vorrichtungsschicht verbunden ist; und einen zweiten Wärmeableitungspfad, der thermisch mit dem ersten Transistor und dem zweiten Transistor verbunden ist, wobei der zweite Wärmeableitungspfad eine zweite Dummy-Durchkontaktierung aufweist.
  • In einigen Ausführungsformen weist eine Vorrichtung auf: ein Substrat; eine erste Zwischenverbindungsstruktur über dem Substrat; eine Vorrichtungsschicht über der ersten Zwischenverbindungsstruktur, wobei die Vorrichtungsschicht einen ersten Transistor und einen zweiten Transistor aufweist, wobei der erste Transistor elektrisch mit einem leitenden Merkmal in der ersten Zwischenverbindungsstruktur verbunden ist; eine zweite Zwischenverbindungsstruktur über der Vorrichtungsschicht, wobei die zweite Zwischenverbindungsstruktur aufweist: eine Stromschiene, die über einen rückseitigen Source/Drain-Kontakt elektrisch mit einem Source/Drain-Bereich des zweiten Transistors verbunden ist; und eine Dummy-Durchkontaktierung in einer ersten dielektrischen Schicht, wobei die Dummy-Durchkontaktierung thermisch mit der Stromschiene verbunden ist; eine Passivierungsschicht, die die erste dielektrische Schicht der zweiten Zwischenverbindungsstruktur kontaktiert; und eine Underbump-Metallisierung (UBM) in der Passivierungsschicht, wobei die UBM über die Dummy-Durchkontaktierung thermisch mit der Stromschiene verbunden ist. Optional ist die Dummy-Durchkontaktierung in einigen Ausführungsformen ferner mit der Vorrichtungsschicht thermisch verbunden. In einigen Ausführungsformen erstreckt sich die Dummy-Durchkontaktierung optional von einem ersten Abschnitt eines Induktors zu einem zweiten Abschnitt des Induktors, wobei der erste Abschnitt des Induktors in der ersten dielektrischen Schicht angeordnet ist und wobei der zweite Abschnitt des Induktors in einer zweiten dielektrischen Schicht unter der ersten dielektrischen Schicht angeordnet ist. Optional weist die Vorrichtung in einigen Ausführungsformen ferner auf: eine zweite Dummy-Durchkontaktierung in der zweiten dielektrischen Schicht, wobei die zweite Dummy-Durchkontaktierung thermisch mit der Stromschiene verbunden ist. Optional erstreckt sich die Dummy-Durchkontaktierung in einigen Ausführungsformen von einer ersten leitfähigen Leitung zu einer zweiten leitfähigen Leitung, wobei die erste leitfähige Leitung in der ersten dielektrischen Schicht angeordnet ist und die zweite leitfähige Leitung in einer zweiten dielektrischen Schicht unter der ersten dielektrischen Schicht angeordnet ist.
  • In einigen Ausführungsformen umfasst ein Verfahren: Bilden eines Transistors auf einem Halbleitersubstrat; Abdünnen des Halbleitersubstrats, um einen Source/Drain-Bereich des Transistors freizulegen; nach dem Abdünnen des Halbleitersubstrats, Bilden einer ersten Zwischenverbindungsstruktur auf einer Rückseite des Transistors, wobei das Bilden der ersten Zwischenverbindungsstruktur umfasst: Abscheiden einer ersten dielektrischen Schicht auf einer Rückseite des Transistors; Bilden eines Kontakts durch die erste dielektrische Schicht, wobei der Kontakt mit einem Source/Drain-Bereich des Transistors elektrisch verbunden ist; Bilden einer leitfähigen Leitung, die mit dem Kontakt elektrisch verbunden ist; und Bilden eines Wärmeableitungspfads von der leitfähigen Leitung zu einer Oberfläche der ersten Zwischenverbindungsstruktur gegenüber dem Transistor, wobei der Wärmeableitungspfad eine Dummy-Durchkontaktierung aufweist; und Bilden eines externen Verbinders über der ersten Zwischenverbindungsstruktur, wobei der externe Verbinder durch die Dummy-Durchkontaktierung thermisch mit der leitfähigen Leitung verbunden ist. Optional ist die leitfähige Leitung in einigen Ausführungsformen eine Stromschiene. Optional umfasst das Verfahren in einigen Ausführungsformen ferner: Bilden einer passiven Vorrichtung in der ersten Zwischenverbindungsstruktur, wobei sich die Dummy-Durchkontaktierung zwischen gestapelten Abschnitten der passiven Vorrichtung erstreckt. In einigen Ausführungsformen weist die Dummy-Durchkontaktierung optional die gleiche Materialzusammensetzung auf wie die passive Vorrichtung. Optional umfasst das Verfahren in einigen Ausführungsformen ferner: vor dem Abdünnen des Halbleitersubstrats, Bilden einer zweiten Zwischenverbindungsstruktur auf einer Vorderseite des Halbleitersubstrats; und Bonden eines Trägersubstrats an eine Oberfläche der zweiten Zwischenverbindungsstruktur gegenüber dem Halbleitersubstrat.

Claims (20)

  1. Vorrichtung aufweisend: eine Vorrichtungsschicht (115), die einen ersten Transistor aufweist; eine erste Zwischenverbindungsstruktur (120) auf einer Vorderseite der Vorrichtungsschicht (115); eine zweite Zwischenverbindungsstruktur (136) auf einer Rückseite der Vorrichtungsschicht (115), wobei die zweite Zwischenverbindungsstruktur (136) umfasst: - eine erste dielektrische Schicht (126) auf der Rückseite der Vorrichtungsschicht (115); - einen Kontakt (130), der sich durch die erste dielektrische Schicht (126) zu einem Source/Drain-Bereich (92) des ersten Transistors erstreckt; - eine leitfähige Leitung (134), die über den Kontakt elektrisch mit dem Source/Drain-Bereich (92) des ersten Transistors verbunden ist; und - einen Wärmeableitungspfad (145), der thermisch mit der Vorrichtungsschicht (115) verbunden ist, wobei sich der Wärmeableitungspfad zu einer Oberfläche der zweiten Zwischenverbindungsstruktur (136) erstreckt, die der Vorrichtungsschicht (115) gegenüberliegt, wobei der Wärmeableitungspfad eine Dummy-Durchkontaktierung (142) aufweist.
  2. Vorrichtung nach Anspruch 1, wobei die zweite Zwischenverbindungsstruktur eine passive Vorrichtung (140) aufweist, wobei sich das Dummy-Durchkontaktierung (142) von einem ersten Abschnitt der passiven Vorrichtung zu einem zweiten Abschnitt der passiven Vorrichtung erstreckt, wobei der erste Abschnitt der passiven Vorrichtung (140) und der zweite Abschnitt der passiven Vorrichtung (140) in verschiedenen dielektrischen Schichten (138) der zweiten Zwischenverbindungsstruktur (136) angeordnet sind.
  3. Vorrichtung nach Anspruch 2, wobei die passive Vorrichtung (140) eine Induktivität ist.
  4. Vorrichtung nach einem der vorstehenden Ansprüche, wobei der Wärmeableitungspfad (145)thermisch mit der leitfähigen Leitung (134) verbunden ist.
  5. Vorrichtung nach einem der vorstehenden Ansprüche, wobei die leitfähige Leitung (134) eine Stromschiene ist.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Passivierungsschicht (144) auf der Oberfläche der zweiten Zwischenverbindungsstruktur (136), die der Vorrichtungsschicht (115) gegenüberliegt; eine Underbump-Metallisierung (146), UBM, in der Passivierungsschicht (144); und einen externen Verbinder (148) auf der UBM (146), wobei die UBM und der externe Verbinder thermisch mit dem Wärmeableitungspfad (145)verbunden sind.
  7. Vorrichtung nach Anspruch 6, wobei die Dummy-Durchkontaktierung (142) in einer zweiten dielektrischen Schicht (138) der zweiten Zwischenverbindungsstruktur (136) angeordnet ist, wobei die Passivierungsschicht (144) die zweite dielektrische Schicht (138) kontaktiert.
  8. Vorrichtung nach einem der vorstehenden Ansprüche, ferner umfassend: ein Halbleitersubstrat (150) auf einer Oberfläche der ersten Zwischenverbindungsstruktur (120), die der Vorrichtungsschicht (115) gegenüberliegt.
  9. Vorrichtung nach Anspruch 8, wobei die erste Zwischenverbindungsstruktur (120) aufweist: eine leitfähige Leitung (122), die elektrisch mit einem zweiten Transistor der Vorrichtungsschicht (115) verbunden ist; und einen zweiten Wärmeableitungspfad (142), der thermisch mit dem ersten Transistor und dem zweiten Transistor verbunden ist, wobei der zweite Wärmeableitungspfad eine zweite Dummy-Durchkontaktierung (122) aufweist.
  10. Vorrichtung aufweisend: ein Substrat (150); eine erste Zwischenverbindungsstruktur (120) über dem Substrat; eine Vorrichtungsschicht (115) über der ersten Zwischenverbindungsstruktur (120), wobei die Vorrichtungsschicht einen ersten Transistor und einen zweiten Transistor aufweist, wobei der erste Transistor elektrisch mit einem leitenden Merkmal (122) in der ersten Zwischenverbindungsstruktur (120) verbunden ist; eine zweite Zwischenverbindungsstruktur (136) über der Vorrichtungsschicht (115), wobei die zweite Zwischenverbindungsstruktur (136) aufweist: - eine Stromschiene (134), die über einen rückseitigen Source/Drain-Kontakt (130) elektrisch mit einem Source/Drain-Bereich (92) des zweiten Transistors verbunden ist; und - eine Dummy-Durchkontaktierung (142) in einer ersten dielektrischen Schicht (138), wobei die Dummy-Durchkontaktierung thermisch mit der Stromschiene (134) verbunden ist; eine Passivierungsschicht (144), die die erste dielektrische Schicht (138) der zweiten Zwischenverbindungsstruktur (136) kontaktiert; und eine Underbump-Metallisierung (146), UBM, in der Passivierungsschicht (144), wobei die UBM (146) durch die Dummy-Durchkontaktierung (142) thermisch mit der Stromschiene (134) verbunden ist.
  11. Vorrichtung nach Anspruch 10, wobei die Dummy-Durchkontaktierung (142) ferner thermisch mit der Vorrichtungsschicht (115) verbunden ist.
  12. Vorrichtung nach Anspruch 10 oder 11, wobei sich die Dummy-Durchkontaktierung (142) von einem ersten Abschnitt eines Induktors (140) zu einem zweiten Abschnitt des Induktors (140) erstreckt, wobei der erste Abschnitt des Induktors (140) in der ersten dielektrischen Schicht (138) angeordnet ist und der zweite Abschnitt des Induktors (140) in einer zweiten dielektrischen Schicht (138) unter der ersten dielektrischen Schicht angeordnet ist.
  13. Vorrichtung nach Anspruch 12, ferner umfassend: eine zweite Dummy-Durchkontaktierung (142) in der zweiten dielektrischen Schicht (138), wobei die zweite Dummy-Durchkontaktierung (142) thermisch mit der Stromschiene (134) verbunden ist.
  14. Vorrichtung nach einem der Ansprüche 10 bis 13, wobei sich die Dummy-Durchkontaktierung (142) von einer ersten leitfähigen Leitung (134) zu einer zweiten leitfähigen Leitung erstreckt, wobei die erste leitfähige Leitung in der ersten dielektrischen Schicht (138) angeordnet ist und die zweite leitfähige Leitung in einer zweiten dielektrischen Schicht (138) unter der ersten dielektrischen Schicht angeordnet ist.
  15. Verfahren umfassend: Bilden eines Transistors auf einem Halbleitersubstrat (150); Abdünnen des Halbleitersubstrats (150), um einen Source/Drain-Bereich (92) des Transistors freizulegen; nach dem Abdünnen des Halbleitersubstrats (150), Bilden einer ersten Zwischenverbindungsstruktur (136) auf einer Rückseite des Transistors, wobei das Bilden der ersten Zwischenverbindungsstruktur umfasst: - Abscheiden einer ersten dielektrischen Schicht (126) auf einer Rückseite des Transistors; - Bilden eines Kontakts (130) durch die erste dielektrische Schicht (126), wobei der Kontakt elektrisch mit einem Source/Drain-Bereich (92) des Transistors verbunden ist; - Bilden einer leitfähigen Leitung (134), die elektrisch mit dem Kontakt (130) verbunden ist; und - Bilden eines Wärmeableitungspfades (145)von der leitfähigen Leitung (145)zu einer Oberfläche der ersten Zwischenverbindungsstruktur (136), die dem Transistor gegenüberliegt, wobei der Wärmeableitungspfad (145)eine Dummy-Durchkontaktierung (142) aufweist; und Bilden eines externen Verbinders (148) über der ersten Zwischenverbindungsstruktur (136), wobei der externe Verbinder durch die Dummy-Durchkontaktierung (142) thermisch mit der leitfähige Leitung (134) verbunden ist.
  16. Verfahren nach Anspruch 15, wobei die leitfähige Leitung (134) eine Stromschiene ist.
  17. Verfahren nach Anspruch 15 oder 16, ferner umfassend: Bilden einer passiven Vorrichtung in der ersten Zwischenverbindungsstruktur (136), wobei sich die Dummy-Durchkontaktierung (142) zwischen gestapelten Abschnitten der passiven Vorrichtung erstreckt.
  18. Verfahren nach Anspruch 17, wobei die Dummy-Durchkontaktierung (142) die gleiche Materialzusammensetzung aufweist wie die passive Vorrichtung.
  19. Verfahren nach Anspruch 17 oder 18, ferner umfassend: vor dem Abdünnen des Halbleitersubstrats (150), Bilden einer zweiten Zwischenverbindungsstruktur (120) auf einer Vorderseite des Halbleitersubstrats (150); und Bonden eines Trägersubstrats an eine Oberfläche der zweiten Zwischenverbindungsstruktur (120), die dem Halbleitersubstrat gegenüberliegt.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei der Wärmeableitungspfad (145) mit dem Transistor (115) thermisch verbunden wird.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220352256A1 (en) * 2021-04-28 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Backside memory integration
US11990404B2 (en) * 2021-05-05 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation for semiconductor devices and methods of manufacture
US12310078B2 (en) * 2021-11-12 2025-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming metal gate fin electrode structure by etching back metal fill
US20230197615A1 (en) * 2021-12-21 2023-06-22 Intel Corporation Transformers based on buried power rail technology
US12237267B2 (en) * 2022-01-27 2025-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of manufacturing thereof
US12506066B2 (en) * 2022-04-26 2025-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with source/drain via and method
US12438085B2 (en) 2022-05-11 2025-10-07 International Business Machines Corporation Via to backside power rail through active region
US20240079239A1 (en) * 2022-09-07 2024-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Etch Stop Region for Semiconductor Device Substrate Thinning
US20240274485A1 (en) * 2023-02-13 2024-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation in semiconductor devices
US20240332126A1 (en) * 2023-03-31 2024-10-03 Intel Corporation Thermal grounding in backside power schemes using carrier wafers
US20250301791A1 (en) * 2024-03-20 2025-09-25 International Business Machines Corporation Semiconductor device with dielectric thermal conductor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060145347A1 (en) 2005-01-06 2006-07-06 Kazuhiko Aida Semiconductor device and method for fabricating the same
US20070052062A1 (en) 2005-08-23 2007-03-08 International Business Machines Corporation Vertical lc tank device
DE102017118093A1 (de) 2016-11-29 2018-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Wärmeübertragungsstrukturen und Verfahren für IC-Gehäuse

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007251030A (ja) 2006-03-17 2007-09-27 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP5204964B2 (ja) 2006-10-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8294261B2 (en) 2010-01-29 2012-10-23 Texas Instruments Incorporated Protruding TSV tips for enhanced heat dissipation for IC devices
TWI529939B (zh) 2012-02-08 2016-04-11 新力股份有限公司 High frequency semiconductor device and its manufacturing method
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US10192796B2 (en) 2012-09-14 2019-01-29 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual-sided interconnect structures in FO-WLCSP
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US11031394B1 (en) * 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9812580B1 (en) 2016-09-06 2017-11-07 Qualcomm Incorporated Deep trench active device with backside body contact
KR102472135B1 (ko) * 2016-10-06 2022-11-29 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10804180B2 (en) * 2017-11-30 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
KR102061852B1 (ko) 2017-12-18 2020-01-02 삼성전자주식회사 반도체 패키지
US11081404B2 (en) * 2019-05-01 2021-08-03 International Business Machines Corporation Source/drain for gate-all-around devices
US11450600B2 (en) * 2020-05-12 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices including decoupling capacitors
US11799002B2 (en) * 2020-05-29 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of forming the same
US11532714B2 (en) * 2020-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060145347A1 (en) 2005-01-06 2006-07-06 Kazuhiko Aida Semiconductor device and method for fabricating the same
US20070052062A1 (en) 2005-08-23 2007-03-08 International Business Machines Corporation Vertical lc tank device
DE102017118093A1 (de) 2016-11-29 2018-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Wärmeübertragungsstrukturen und Verfahren für IC-Gehäuse

Also Published As

Publication number Publication date
KR102455200B1 (ko) 2022-10-14
US11355410B2 (en) 2022-06-07
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US20210335690A1 (en) 2021-10-28

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