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DE102021118124A1 - Transistorisolationsbereiche und Verfahren zum Bilden derselben - Google Patents

Transistorisolationsbereiche und Verfahren zum Bilden derselben Download PDF

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DE102021118124A1
DE102021118124A1 DE102021118124.0A DE102021118124A DE102021118124A1 DE 102021118124 A1 DE102021118124 A1 DE 102021118124A1 DE 102021118124 A DE102021118124 A DE 102021118124A DE 102021118124 A1 DE102021118124 A1 DE 102021118124A1
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DE
Germany
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fin
semiconductor fin
semiconductor
mixing
insulating material
Prior art date
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Pending
Application number
DE102021118124.0A
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English (en)
Inventor
Po-Kang Ho
Tsai-Yu Huang
Huicheng Chang
Yee-Chia Yeo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

In einer Ausführungsform weist eine Vorrichtung Folgendes auf: eine erste Halbleiterfinne, die sich von einem Substrat erstreckt; eine zweite Halbleiterfinne, die sich von dem Substrat erstreckt; eine Mischfinne über dem Substrat, wobei die zweite Halbleiterfinne zwischen der ersten Halbleiterfinne und der Mischfinne angeordnet ist, einen ersten Isolationsbereich zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne; und einen zweiten Isolationsbereich zwischen der zweiten Halbleiterfinne und der Mischfinne, wobei eine obere Fläche des zweiten Isolationsbereichs weiter weg von dem Substrat angeordnet ist als eine obere Fläche des ersten Isolationsbereichs.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/184,535 , eingereicht am 5. Mai 2021, die hiermit durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Halbleiterbauelemente werden in einer Vielfalt von elektronischen Anwendungen verwendet, wie zum Beispiel PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiterbauelemente werden typischerweise durch aufeinanderfolgendes Abscheiden von isolierenden oder dielektrischen Schichten, leitfähigen Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie, um Schaltungsbestandteile und -elemente darauf zu bilden, gefertigt.
  • Die Halbleiterindustrie verbessert kontinuierlich die Integrationsdichte von verschiedenen elektronischen Bestandteilen (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch kontinuierliche Verringerungen der minimalen Strukturelementgröße, was mehr Bestandteilen erlaubt, in eine gegebene Fläche integriert zu werden. Wenn die minimalen Strukturelementgrößen jedoch verringert werden, treten zusätzliche Probleme auf, die gelöst werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Beispiel eines Finnen-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
    • 2 bis 17C sind Ansichten von Zwischenstufen in der Herstellung von FinFETs gemäß einigen Ausführungsformen.
    • 18A bis 18C sind Ansichten von FinFETs gemäß einigen anderen Ausführungsformen.
    • 19 bis 20 sind Ansichten von FinFETs gemäß verschiedenen Ausführungsformen.
    • 21 bis 22 sind Ansichten von FinFETs gemäß verschiedenen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend spezifische Beispiele für Bestandteile und Anordnungen beschrieben. Diese sind selbstverständlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen aufweisen, in denen das erste und das zweite Strukturelement in direktem Kontakt gebildet werden, und auch Ausführungsformen aufweisen, in denen zusätzliche Strukturelemente derart zwischen dem ersten und dem zweiten Strukturelement gebildet werden können, dass das erste und das zweite Strukturelement nicht in direktem Kontakt sein können. Zusätzlich kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder -buchstaben wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „oberhalb“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Strukturelements zu einem anderen Element (anderen Elementen) oder Strukturelement(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso dementsprechend interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen werden zwischen Halbleiterfinnen und Mischfinnen Isolationsbereiche gebildet. Die Isolationsbereiche werden derart vertieft, dass die Isolationsbereiche inmitten der Halbleiterfinnen tiefer vertieft werden als die Isolationsbereiche zwischen den Mischfinnen und den Halbleiterfinnen. Bilden von Isolationsbereichen, die zu solchen relativen Tiefen vertieft sind, hilft dabei, im Laufe der Verarbeitung Biegen der Halbleiterfinnen zu vermeiden. Vermeiden von Biegen der Halbleiterfinnen vergrößert das Verarbeitungsfenster für nachfolgende Operationen, wie einen Ersatz-Gate-Prozess oder einen Source-/Drain-Aufwachsprozess. Daher kann die Herstellungsausbeute der Vorrichtungen verbessert werden.
  • 1 veranschaulicht ein Beispiel eines Finnen-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen. 1 ist eine dreidimensionale Ansicht, in der einige Strukturelemente der FinFETs der Veranschaulichungsklarheit wegen weggelassen sind. Die FinFETs weisen Halbleiterfinnen 54 auf, die sich von einem Substrat 50 (z. B. einem Halbleitersubstrat) erstrecken, wobei die Halbleiterfinnen 54 als Kanalbereiche 58 für die FinFETs dienen. Isolationsbereiche 68, wie flacher Grabenisolationsbereich (STI-Bereich), sind zwischen benachbarten Halbleiterfinnen 54 angeordnet, die oberhalb und von zwischen benachbarten Isolationsbereichen 68 vorstehen können. Obwohl die Isolationsbereiche 68 als von dem Substrat 50 getrennt beschrieben/veranschaulicht sind, kann sich der Begriff „Substrat“, wie hierin verwendet, auf das Halbleitersubstrat alleine oder eine Kombination aus dem Halbleitersubstrat und den Isolationsbereichen beziehen. Zusätzlich können/kann, obwohl die unteren Abschnitte der Halbleiterfinnen 54 als einzelne, zusammenhängende Materialien mit dem Substrat 50 veranschaulicht sind, die unteren Abschnitte der Halbleiterfinnen 54 und/oder das Substrat 50 ein einzelnes Material oder eine Mehrzahl von Materialien enthalten. In diesem Zusammenhang beziehen sich die Halbleiterfinnen 54 auf den Abschnitt, der sich von zwischen den benachbarten Isolationsbereichen 68 erstreckt.
  • Gate-Dielektrika 112 liegen entlang Seitenwänden und über oberen Flächen der Halbleiterfinnen 54 vor. Gate-Elektroden 114 liegen über den Gate-Dielektrika 112 vor. Epitaktische Source-/Drain-Bereiche 98 sind bezüglich der Gate-Dielektrika 112 und Gate-Elektroden 114 in entgegengesetzten Seiten der Halbleiterfinnen 54 angeordnet. Die epitaktischen Source-/Drain-Bereiche 98 können zwischen verschiedenen Halbleiterfinnen 54 geteilt werden. Zum Beispiel können benachbarte epitaktische Source-/Drain-Bereiche 98 elektrisch verbunden werden, beispielsweise durch Koaleszieren der epitaktischen Source-/Drain-Bereiche 98 durch epitaktisches Aufwachsen, oder durch Koppeln der epitaktischen Source-/Drain-Bereiche 98 mit einem gleichen Source-/Drain-Kontakt.
  • 1 veranschaulicht ferner Referenzquerschnitte, die in nachfolgenden Figuren verwendet werden. Querschnitt A-A' liegt entlang einer longitudinalen Achse einer Gate-Elektrode 114 vor. Querschnitt B-B' ist senkrecht zu Querschnitt A-A' und liegt entlang einer longitudinalen Achse einer Halbleiterfinne 54 und in einer Richtung, zum Beispiel, eines Stromflusses zwischen den epitaktischen Source-/Drain-Bereichen 98 eines FinFET vor. Querschnitt C-C' ist parallel zu Querschnitt A-A' und erstreckt sich durch die epitaktischen Source-/Drain-Bereiche 98 der FinFETs hindurch. Der Klarheit halber nehmen nachfolgende Figuren auf diese Referenzquerschnitte Bezug.
  • Einige hierin erörterten Ausführungsformen werden im Zusammenhang mit FinFETs erörtert, die unter Verwendung eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Auch ziehen einige Ausführungsformen Aspekte in Betracht, die in planaren Vorrichtungen, wie planaren FETs, verwendet werden.
  • 2 bis 17C sind Ansichten von Zwischenstufen in der Herstellung von FinFETs gemäß einigen Ausführungsformen. 2, 3, 4, 5, 6, 7, 8, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A und 17A sind Querschnittsansichten, die entlang eines Querschnitts ähnlich Referenzquerschnitt A-A' in 1 veranschaulicht sind. 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B und 17B sind Querschnittsansichten, die entlang eines Querschnitts ähnlich Referenzquerschnitt B-B' in 1 veranschaulicht sind. 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C und 17C sind Querschnittsansichten, die entlang eines Querschnitts ähnlich Referenzquerschnitt C-C' in 1 veranschaulicht sind.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat wie ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, welches dotiert (z. B. mit einem Fremdstoff vom p-Typ oder n-Typ) oder undotiert sein kann. Das Substrat 50 kann ein Wafer wie ein Siliziumwafer sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht ausgebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie ein mehrschichtiges oder Gradientensubstrat, können auch verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, der Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid enthält; Kombinationen davon; oder dergleichen enthalten.
  • Das Substrat 50 weist einen n-Bereich 50N und einen p-Bereich 50P auf. Der n-Bereich 50N kann zum Bilden von n-Vorrichtungen sein, wie NMOS-Transistoren, z. B. n-FinFETs, und der p-Bereich 50P kann zum Bilden von p-Vorrichtungen sein, wie PMOS-Transistoren, z. B. p-FinFETs. Der n-Bereich 50N kann physikalisch von dem p-Bereich 50P getrennt sein (nicht separat veranschaulicht) und eine beliebige Anzahl von Vorrichtungsstrukturelementen (z. B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen usw.) können zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein. Obwohl ein n-Bereich 50N und ein p-Bereich 50P veranschaulicht sind, kann eine beliebige Anzahl von n-Bereichen 50N und p-Bereichen 50P bereitgestellt werden.
  • In 3 werden Finnenstrukturen 52 in dem Substrat 50 gebildet. Die Finnenstrukturen 52 weisen Halbleiterfinnen 54 auf, die Halbleiterstreifen sind. Die Finnenstrukturen 52 können in dem Substrat 50 durch Ätzen von Gräben 56 in dem Substrat 50 gebildet werden. Das Ätzen kann ein beliebiger annehmbarer Ätzprozess, wie reaktive Ionenätzung (RIE), neutrale Strahlätzung (NBE) oder dergleichen oder eine Kombination davon sein. Der Ätzprozess kann anisotrop sein.
  • Die Finnenstrukturen 52 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Die Finnenstrukturen 52 können zum Beispiel unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, die einen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozess umfasst. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausrichtende Prozesse, was Strukturen, die zum Beispiel kleinere Abstände aufweisen als was anderweitig unter Verwendung eines einzigen direkten Fotolithografieprozesses erhaltbar ist, erlaubt, geschaffen zu werden. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Opferschicht gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann als Masken 60 verwendet werden, um die Finnenstrukturen 52 zu strukturieren. In einigen Ausführungsformen können die Masken 60 (oder andere Schicht) auf den Finnenstrukturen 52 verbleiben.
  • In der veranschaulichten Ausführungsform weisen die Finnenstrukturen 52 jeweils zwei Halbleiterfinnen 54 auf. Die Finnenstrukturen 52 können jedoch jeweils eine beliebige Quantität der Halbleiterfinnen 54 aufweisen, wie zwei, drei oder mehr Halbleiterfinnen 54. Ferner können unterschiedliche Finnenstrukturen 52 unterschiedliche Quantitäten von Halbleiterfinnen 54 aufweisen. Zum Beispiel können Finnenstrukturen 52 in einem ersten Bereich eines Dies (z. B. einem Kernlogikbereich) eine erste Quantität von Halbleiterfinnen 54 aufweisen, und die Finnenstrukturen 52 in einem zweiten Bereich des Dies (z. B. einem Eingabe-/Ausgabebereich) können eine zweite Quantität von Halbleiterfinnen 54 aufweisen, wobei die zweite Quantität sich von der ersten Quantität unterscheidet.
  • Die Gräben 56 weisen unterschiedliche Breiten auf. Insbesondere weist eine erste Untergruppe der Gräben 56A eine geringere Breite auf als eine zweite Untergruppe der Gräben 56B. Die Gräben 56A trennen die Halbleiterfinnen 54 der jeweiligen Finnenstrukturen 52, und die Gräben 56B trennen die Finnenstrukturen 52 voneinander. Die Halbleiterfinnen 54 der jeweiligen Finnenstrukturen 52 sind durch eine geringere Distanz beabstandet als die Finnenstrukturen 52 voneinander beabstandet sind. In einigen Ausführungsformen sind die Halbleiterfinnen 54 jeweiliger Finnenstrukturen 52 durch eine Distanz D1 im Bereich von 5 nm bis 100 nm beabstandet, die Finnenstrukturen 52 sind durch eine Distanz D2 im Bereich von 20 nm bis 200 nm voneinander beabstandet, und die Distanz D2 ist größer als die Distanz D1. Die Gräben 56 können, durch Strukturieren der Masken 60 mit einer Struktur, die durch unterschiedliche Distanzen, die den unterschiedlichen Breiten der Gräben 56 entsprechen, beabstandete Strukturelemente aufweist, mit unterschiedlichen Breiten gebildet werden. Die Breiten der Gräben 56 definieren die Breite der Halbleiterfinnen 54 (auch als kritische Abmessung der Halbleiterfinnen 54 bezeichnet). In einigen Ausführungsformen weisen die Halbleiterfinnen 54 eine kritische Abmessung im Bereich von 5 nm bis 30 nm auf.
  • Die Gräben 56 weisen unterschiedliche Tiefen auf. Insbesondere weisen die Gräben 56A eine geringere Tiefe auf als die Gräben 56B. In einigen Ausführungsformen weisen die Gräben 56A eine erste Tiefe im Bereich von 5 nm bis 70 nm auf, die Gräben 56B weisen eine zweite Tiefe im Bereich von 5 nm bis 70 nm auf, und die zweite Tiefe ist größer als die erste Tiefe. In einigen Ausführungsformen liegt eine Differenz in Distanz D3zwischen den Tiefen der Gräben 56A und der Gräben 56B im Bereich von 5 nm bis 30 nm. Die Gräben 56 können als Ergebnis von Strukturbelastungseffekten im Laufe von Ätzen der Gräben 56 mit unterschiedlichen Tiefen gebildet werden, wobei die Strukturbelastungseffekte durch die Struktur der Masken 60 verursacht werden, die durch unterschiedliche Distanzen beabstandete Strukturelemente aufweisen. Die Tiefen der Gräben 56 definieren die Höhe der Halbleiterfinnen 54. In einigen Ausführungsformen weisen die Halbleiterfinnen 54 eine Höhe im Bereich von 10 nm bis 100 nm auf.
  • In 4 werden eine oder mehrere Schicht(en) aus Isolationsmaterial 62 für Isolationsbereiche über dem Substrat 50 und zwischen benachbarten Halbleiterfinnen 54 gebildet. Das Isolationsmaterial 62 kann ein Oxid wie Siliziumoxid, ein Nitrid wie Siliziumnitrid, dergleichen oder eine Kombination davon enthalten und kann durch chemische Gasphasenabscheidung (CVD), chemische Gasphasenabscheidung mit hochdichtem Plasma (HDP-CVD), einer fließfähigen CVD (FCVD), Atomlagenabscheidung (ALD), dergleichen oder einer Kombination davon gebildet werden. Andere Isolationsmaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können verwendet werden. In der veranschaulichten Ausführungsform weist das Isolationsmaterial 62 eine Auskleidung 62A auf Oberflächen des Substrats 50 und der Halbleiterfinnen 54 und ein Füllmaterial 62B auf der Auskleidung 62A auf. Die Auskleidung 62A kann amorphes Silizium, Siliziumoxid, Siliziumnitrid oder dergleichen sein, das mit einem konformen Abscheidungsprozess wie ALD konform abgeschieden wird, und das Füllmaterial 62B kann Siliziumoxid sein, das mit einem konformen Aufwachsprozess wie FCVD aufgewachsen wird. In einer anderen Ausführungsform wird eine einzelne Schicht von Isolationsmaterial 62 gebildet. Sobald das Isolationsmaterial gebildet ist, kann ein Temperprozess durchgeführt werden. Der Temperprozess kann in einer Umgebung durchgeführt werden, die H2 oder O2 enthält. Die Auskleidung 62A kann durch den Temperprozess oxidiert werden, sodass nach Tempern die Auskleidung 62A ein Material ähnlich dem Füllmaterial 62B ist. In einer Ausführungsform wird das Isolationsmaterial 62 derart gebildet, dass überschüssiges Isolationsmaterial 62 die Halbleiterfinnen 54 bedeckt.
  • Die Dicke des Isolationsmaterials 62 wird derart gesteuert, dass das Isolationsmaterial 62 nicht alles der Gräben 56 füllt. In einigen Ausführungsformen wird das Isolationsmaterial 62 bis zu einer Dicke T1 im Bereich von 5 nm bis 30 nm abgeschieden. Die Distanzen D1, D2 (siehe 3) und die Dicke T1 werden derart gesteuert, dass das Isolationsmaterial 62 die Gräben 56A füllt, ohne die Gräben 56B zu füllen. Zum Beispiel kann das abgegebene Volumen des Isolationsmaterials 62 ausreichend sein, um die Gräben 56A vollständig zu füllen (oder überzufüllen), aber kann möglicherweise nicht ausreichend sein, um die Gräben 56B vollständig zu füllen. Somit füllt das Isolationsmaterial 62 in den Gräben 56B die Gräben 56B nicht vollständig, sondern kleidet stattdessen die Oberflächen des Substrats 50 und die Seitenwände der Halbleiterfinnen 54, die die Gräben 56B definieren, konform aus.
  • In der veranschaulichten Ausführungsform sind die Seitenwände der Halbleiterfinnen 54 und das Isolationsmaterial 62 als rechte Winkel mit den oberen Flächen des Substrats 50 bzw. des Isolationsmaterials 62 bildend veranschaulicht. In anderen Ausführungsformen (anschließend für 19 bis 20 beschrieben), kann im Laufe des Strukturierens der Halbleiterfinnen 54 und der Abscheidung des Isolationsmaterials 62 Konturieren erfolgen. Dementsprechend können abgerundete Oberflächen die Seitenwände der Halbleiterfinnen 54 mit den oberen Flächen des Substrats 50 verbinden, und abgerundete Oberflächen können die Seitenwände des Isolationsmaterials 62 mit den oberen Flächen des Isolationsmaterials 62 verbinden.
  • In 5 werden eine oder mehrere dielektrische Schicht(en) 64 auf dem Isolationsmaterial 62 gebildet. Die dielektrische(n) Schicht(en) 64 füllen (und kann/können überfüllen) die verbleibenden Abschnitte der Gräben 56B, die nicht durch das Isolationsmaterial 62 gefüllt sind (z. B. nicht belegt sind). Die dielektrische(n) Schicht(en) 64 kann/können aus einem oder mehreren dielektrischen Material(ien) gebildet werden. Annehmbare dielektrische Materialien enthalten Nitride (z. B. Siliziumnitrid), Oxide (z. B. Tantaloxid, Aluminiumoxid, Zirkoniumoxid, Hafniumoxid usw.), Carbide (z. B. Siliziumcarbonitrid, Siliziumcarbonitrid usw.), Kombinationen davon oder dergleichen, die durch ALD, CVD oder dergleichen abgeschieden werden können. Andere Isolationsmaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können verwendet werden. Ferner kann/können die dielektrische(n) Schicht(en) 64 aus einem dielektrischen Material mit niedrigem k-Wert (z. B. einem dielektrischen Material mit einem k-Wert von weniger als etwa 3,5), einem dielektrischen Material mit hohem k-Wert (z. B. einem dielektrischen Material mit einem k-Wert größer als etwa 7,0) oder Mehrfachschichten davon gebildet werden. Die dielektrische(n) Schicht(en) 64 wird/werden aus Material(ien) mit einer hohen Ätzselektivität von dem Ätzen des Isolationsmaterials 62 gebildet. In einigen Ausführungsformen enthält/enthalten die dielektrische(n) Schicht(en) 64 Siliziumnitrid, das durch ALD ausgebildet ist. In einigen Ausführungsformen (anschließend für 18A bis 18C beschrieben) erfolgt im Laufe der Abscheidung der dielektrischen Schicht(en) 64 Abschnürung an der Oberseite der Gräben 56B, so dass die Abschnitte der dielektrischen Schicht(en) 64 in den Gräben 56B Hohlräume aufweisen.
  • In 6 wird ein Entfernungsprozess auf die dielektrische(n) Schicht(en) 64 und das Isolationsmaterial 62 angewendet, um überschüssige Abschnitte der dielektrischen Schicht(en) 64 und des Isolationsmaterials 62 über den Halbleiterfinnen 54 (z. B. außerhalb der Gräben 56) zu entfernen, wodurch Mischfinnen 66 auf dem Isolationsmaterial 62 gebildet werden. In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen genutzt werden. Nach dem Entfernungsprozess weist/weisen die dielektrische(n) Schicht(en) 64 Abschnitte auf, die in den Gräben 56B zurückgelassen sind (somit die Mischfinnen 66 bildend). Nach dem Planarisierungsprozess sind die oberen Flächen der Mischfinnen 66, des Isolationsmaterials 62 und der Halbleiterfinnen 54 koplanar (innerhalb von Prozessvariationen), so dass sie miteinander bündig sind. Die Mischfinnen 66 sind zwischen den Finnenstrukturen 52 und angrenzend an diese angeordnet. Die Mischfinnen 66 können auch als „dielektrische Finnen“ bezeichnet werden.
  • In 7 wird das Isolationsmaterial 62 vertieft, um STI-Bereiche 68 zu bilden. Das Isolationsmaterial 62 wird derart vertieft, dass obere Abschnitte der Halbleiterfinnen 54 und Mischfinnen 66 oberhalb und von zwischen benachbarten STI-Bereichen 68 vorstehen. Ferner können die oberen Flächen der STI-Bereiche 68 eine flache Oberfläche, wie veranschaulicht, eine konvexe Oberfläche, eine konkave Oberfläche (wie Muldenbildung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Bereiche 68 können durch eine angemessene Ätzung flach, konvex und/oder konkav gebildet werden. Die STI-Bereiche 68 können unter Verwendung eines annehmbaren Ätzprozesses vertieft werden, wie einem, der gegenüber dem/den Material(ien) des Isolationsmaterials 62 selektiv ist. Wie anschließend noch detaillierter beschrieben, ätzt der Ätzprozess selektiv das/die Material(ien) des Isolationsmaterials 62 mit einer schnelleren Rate als die Materialien der Halbleiterfinnen 54 und der Mischfinnen 66. Somit können die Halbleiterfinnen 54 und die Mischfinnen 66 im Laufe der Bildung der STI-Bereiche 68 vor Beschädigung geschützt werden. Zeitgesteuerter Ätzprozess kann verwendet werden, um das Ätzen des Isolationsmaterials 62 zu stoppen, nachdem die STI-Bereiche 68 eine gewünschte Höhe erreicht haben. In einigen Ausführungsformen weisen die STI-Bereiche 68 eine Höhe im Bereich von 10 nm bis 100 nm auf. Die STI-Bereiche 68 weisen die verbleibenden Abschnitte des Isolationsmaterials 62 in den Gräben 56 auf.
  • Wie zuvor angemerkt, sind die Gräben 56B tiefer als die Gräben 56A. Als Ergebnis weisen die STI-Bereiche 68 unterschiedliche Höhen auf. Insbesondere weist die erste Untergruppe der STI-Bereiche 68A eine geringere Höhe auf als die zweite Untergruppe der STI-Bereiche 68B. Die STI-Bereiche 68A liegen in den Gräben 56A und zwischen und inmitten der Halbleiterfinnen 54 der jeweiligen Finnenstrukturen 52 vor und können als „innere STI-Bereiche“ bezeichnet werden. Die STI-Bereiche 68B liegen in den Gräben 56B und zwischen benachbarten Finnenstrukturen 52 und um die Mischfinnen 66 herum vor (z. B. zwischen den Halbleiterfinnen 54 und den Mischfinnen 66), und können als „äußere STI-Bereiche“ bezeichnet werden. Weil die Gräben 56B tiefer als die Gräben 56A sind, sind die unteren Flächen der STI-Bereiche 68B weiter weg von den oberen Flächen der Halbleiterfinnen 54 und der Mischfinnen 66 angeordnet als die unteren Flächen der STI-Bereiche 68A. In einigen Ausführungsformen sind die unteren Flächen der STI-Bereiche 68B um die Distanz D3 weiter weg von den oberen Flächen der Halbleiterfinnen 54 und der Mischfinnen 66 angeordnet als die untere Flächen der STI-Bereiche 68A (zuvor beschrieben).
  • Bilden der STI-Bereiche 68 bildet wieder Abschnitte der Gräben 56A, 56B. Die wieder gebildeten Abschnitte der Gräben 56A liegen zwischen jeweiligen Paaren von Halbleiterfinnen 54 vor, und die wieder gebildeten Abschnitte der Gräben 56B liegen zwischen jeweiligen Paaren einer Halbleiterfinne 54 und einer Mischfinne 66 vor. Die Distanzen D1, D2 (siehe 3) und die Dicke T1 (siehe 4) werden derart gesteuert, dass die wieder gebildeten Abschnitte der Gräben 56A breiter sind als die wieder gebildeten Abschnitte der Gräben 56B. In einigen Ausführungsformen weisen die wieder gebildeten Abschnitte der Gräben 56A eine Breite W1 im Bereich von 10 nm bis 30 nm auf, die wieder gebildeten Abschnitte der Gräben 56B weisen eine Breite W2 im Bereich von 5 nm bis 20 nm auf, und die Breite W1 ist größer als die Breite W2.
  • Als Ergebnis von Strukturbelastungseffekten im Laufe des Vertiefens des Isolationsmaterials 62 kann das Isolationsmaterial 62 um unterschiedliche Mengen vertieft werden, wobei die Strukturbelastungseffekte durch die wieder gebildeten Abschnitte der Gräben 56A, 56B mit unterschiedlichen Breiten verursacht werden. Ferner, und wie anschließend ausführlicher beschrieben, wird das Ätzen des Isolationsmaterials 62 mit Ätzparametern durchgeführt (z. B. Temperatur, Druck und Dauer), die Strukturbelastungseffekte verschärfen. Als Ergebnis von Strukturbelastungseffekten werden die Abschnitte des Isolationsmaterials 62 in den Gräben 56A mehr vertieft (z. B. durch eine größere Tiefe) als die Abschnitte des Isolationsmaterials 62 in den Gräben 56B. Somit werden die oberen Flächen der STI-Bereiche 68B weiter weg von dem Substrat 50 angeordnet als die oberen Flächen der STI-Bereiche 68A. Mit anderen Worten, erstrecken sich die STI-Bereiche 68B bezüglich des Substrats 50 oberhalb der STI-Bereiche 68A. In einigen Ausführungsformen sind die oberen Flächen der STI-Bereiche 68B um eine Distanz D4 im Bereich von 2 nm bis 10 nm weiter weg von dem Substrat 50 als die oberen Flächen der STI-Bereiche 68A angeordnet. Die Distanz D4 zwischen den oberen Flächen der STI-Bereiche 68A und der oberen Flächen der STI-Bereiche 68B wird auch als „Stufenhöhe“ der STI-Bereiche 68 bezeichnet. Vertiefen der STI-Bereiche 68, um eine Stufenhöhe in diesem Bereich aufzuweisen, legt die Halbleiterfinnen 54 und die Mischfinnen 66 frei, ohne die Halbleiterfinnen 54 zu biegen, insbesondere wenn die Höhe der (zuvor beschriebenen) Halbleiterfinnen 54 groß ist, wenn die kritische Abmessung der (zuvor beschriebenen) Halbleiterfinnen 54 klein ist, oder wenn die Distanz zwischen den (zuvor beschriebenen) Halbleiterfinnen 54 groß ist. Vertiefen der STI-Bereiche 68, um eine Stufenhöhe außerhalb dieses Bereichs aufzuweisen, kann Biegen der Halbleiterfinnen 54 verursachen. Insbesondere kann Vertiefen der STI-Bereiche 68, um eine Stufenhöhe von weniger als 2 nm aufzuweisen, Auswärtsbiegen der Halbleiterfinnen 54 verursachen, und Vertiefen der STI-Bereiche 68, um eine Stufenhöhe von größer als 10 nm aufzuweisen, kann Einwärtsbiegen der Halbleiterfinnen 54 verursachen. Wie anschließend ausführlicher beschrieben, vergrößert Vermeiden von Biegen der Halbleiterfinnen 54 das Verarbeitungsfenster für nachfolgende Operationen.
  • In einigen Ausführungsformen, in denen das Isolationsmaterial 62 Siliziumoxid enthält, wird das Isolationsmaterial 62 durch eine Trockenätzung unter Verwendung von Fluorwasserstoffsäure (HF) und Ammoniak (NH3) vertieft. Insbesondere wird das Isolationsmaterial 62 durch Aussetzen des Isolationsmaterials 62 gegenüber einer Gasquelle, die als Hauptprozessgase HF-Säure und Ammoniak enthält, während ein Plasma erzeugt wird, geätzt. Die Gasquelle kann auch ein Trägergas wie Stickstoff (N2), Argon (Ar) oder dergleichen enthalten. In einigen Ausführungsformen wird der Ätzprozess bei einer Temperatur im Bereich von 20 °C bis 90 °C und einem Druck im Bereich von 2 mTorr bis 100 mTorr und für eine Dauer im Bereich von 10 Sekunden bis 100 Sekunden durchgeführt. Durchführen des Ätzprozesses mit Ätzparametern (z. B. Temperatur, Druck und Dauer) in diesen Bereichen verschärft die Strukturbelastungseffekte im Laufe des Ätzens, sodass die STI-Bereiche 68 nach Vertiefen eine gewünschte Stufenhöhe (zuvor beschrieben) aufweisen. Durchführen des Ätzprozesses mit Ätzparametern (z. B. Temperatur, Druck und Dauer) außerhalb dieser Bereiche kann es möglicherweise nicht erlauben, dass die STI-Bereiche 68 nach Vertiefen eine gewünschte Stufenhöhe aufweisen.
  • Jeder STI-Bereich 68B erstreckt sich entlang dreier Seiten (z. B. die Seitenwände und die untere Fläche) einer Mischfinne 66. Insbesondere liegt ein erster Abschnitt eines STI-Bereichs 68B zwischen einer Mischfinne 66 und einer ersten Finnenstruktur 52 vor, liegt ein zweiter Abschnitt des STI-Bereichs 68B zwischen der Mischfinne 66 und einer zweiten Finnenstruktur 52 vor und liegt ein dritter Abschnitt des STI-Bereichs 68B unter der Mischfinne 66 vor.
  • Der für 2 bis 7 beschriebene Prozesse ist nur ein Beispiel, wie Halbleiterfinnen 54, die Mischfinnen 66 und die STI-Bereiche 68 gebildet werden können. In einigen Ausführungsformen können Halbleiterfinnen 54 und die Mischfinnen 66 unter Verwendung einer Maske und eines epitaktischen Aufwachsprozesses gebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 gebildet werden und Gräben können durch die dielektrische Schicht hindurch geätzt werden, um das darunterliegende Substrat 50 freizulegen. Epitaktische Strukturen können in einigen der Gräben epitaktisch aufgewachsen werden, isolierende Strukturen können in anderen der Gräben abgeschieden werden und die dielektrische Schicht kann vertieft werden (auf ähnliche Weise wie für 7 beschrieben), so dass die epitaktischen Strukturen von der dielektrischen Schicht vorstehen, um die Halbleiterfinnen 54 zu bilden, und die isolierenden Strukturen von der dielektrischen Schicht vorstehen, um die Mischfinnen 66 zu bilden. In einigen Ausführungsformen, in denen epitaktische Strukturen epitaktisch aufgewachsen werden, können die epitaktisch aufgewachsenen Materialien im Laufe des Aufwachsens in situ dotiert werden, wodurch vorherige und/oder nachfolgende Implantationen überflüssig werden können, obwohl In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • Ferner kann es vorteilhaft sein, ein Material in n-Bereich 50N epitaktisch aufzuwachsen, das sich von dem Material in p-Bereich 50P unterscheidet. In verschiedenen Ausführungsformen können die oberen Abschnitte der Halbleiterfinnen 54 aus Silizium-Germanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen gebildet werden. Zum Beispiel enthalten die verfügbare Materialien zum Bilden von III-V-Verbindungshalbleitern, sind aber nicht beschränkt auf, Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Ferner können angemessene Wannen (nicht separat veranschaulicht) in den Halbleiterfinnen 54 und/oder dem Substrat 50 gebildet werden. Die Wannen können einen Leitfähigkeitstyp aufweisen, der einem Leitfähigkeitstyp von Source-/Drain-Bereichen, die anschließend in jedem des n-Bereichs 50N und des p-Bereichs 50P gebildet werden, entgegengesetzt ist. In einigen Ausführungsformen wird eine p-Wanne in dem n-Bereich 50N gebildet und eine n-Wanne wird in dem p-Bereich 50P gebildet. In einigen Ausführungsformen wird eine p-Wanne oder eine n-Wanne in sowohl dem n-Bereich 50N als auch dem p-Bereich 50P gebildet.
  • In Ausführungsformen mit unterschiedlichen Wannentypen können unterschiedliche Implantationsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung einer Maske (nicht separat veranschaulicht) wie einem Fotolack erzielt werden. Zum Beispiel kann ein Fotolack über den Halbleiterfinnen 54, den Mischfinnen 66 und den STI-Bereichen 68 in dem n-Bereich 50N gebildet werden. Der Fotolack wird strukturiert, um den p-Bereich 50P freizulegen. Der Fotolack kann unter Verwendung einer Aufschleudertechnik gebildet werden und kann unter Verwendung von annehmbaren Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, wird eine n-Fremdstoffimplantation in dem p-Bereich 50P durchgeführt, und der Fotolack kann als Maske dienen, um im Wesentlichen n-Fremdstoffe daran zu hindern, in den n-Bereich 50N implantiert zu werden. Die n-Fremdstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die in den Bereich bis zu einer Konzentration im Bereich von 1013 cm-3 bis 1014 cm-3 implantiert werden. Nach der Implantation wird der Fotolack entfernt, beispielsweise durch einen beliebigen annehmbaren Veraschungsprozess.
  • Dem Implantieren des p-Bereichs 50P folgend oder davor wird eine Maske (nicht separat veranschaulicht) wie ein Fotolack über den Halbleiterfinnen 54, den Mischfinnen 66 und den STI-Bereichen 68 in dem p-Bereich 50P gebildet. Der Fotolack wird strukturiert, um den n-Bereich 50N freizulegen. Der Fotolack kann unter Verwendung einer Aufschleudertechnik gebildet werden und kann unter Verwendung von annehmbaren Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann eine p-Typ-Fremdstoffimplantation in dem n-Bereich 50N durchgeführt werden, und der Fotolack kann als Maske dienen, um im Wesentlichen p-Fremdstoffe daran zu hindern, in den p-Bereich 50P implantiert zu werden. Die p-Fremdstoffe können Bor, Borfluorid, Indium oder dergleichen sein, die in dem Bereich bis zu einer Konzentration im Bereich von 1013 cm-3 bis 1014 cm-3 implantiert werden. Nach der Implantation wird der Fotolack entfernt, beispielsweise durch einen beliebigen annehmbaren Veraschungsprozess.
  • Nach den Implantationen des n-Bereichs 50N und des p-Bereichs 50P kann ein Tempern durchgeführt werden, um Implantationsschaden zu reparieren und die p- und/oder n-Fremdstoffe, die implantiert wurden, zu aktivieren. In einigen Ausführungsformen, in denen für die Halbleiterfinnen 54 epitaktische Strukturen epitaktisch aufgewachsen werden, können die aufgewachsenen Materialien im Laufe des Aufwachsens in situ dotiert werden, was die Implantationen überflüssig machen kann, obwohl In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • In 8 wird eine dielektrische Dummy-Schicht 72 auf den Halbleiterfinnen 54 und den Mischfinnen 66 gebildet. Die dielektrische Dummy-Schicht 72 kann aus einem dielektrischen Material wie Siliziumoxid, Siliziumnitrid, einer Kombinationen davon oder dergleichen gebildet werden, das gemäß annehmbaren Techniken wie ALD, In-situ-Dampfwachstum (ISSG), schneller thermischer Oxidation (RTO) oder dergleichen abgeschieden oder thermisch aufgewachsen werden kann. In einigen Ausführungsformen weist die dielektrische Dummy-Schicht 72 eine Dicke im Bereich von 1 nm bis 10 nm auf. Eine Dummy-Gate-Schicht 74 wird über der dielektrischen Dummy-Schicht 72 gebildet, und eine Maskenschicht 76 wird über der Dummy-Gate-Schicht 74 gebildet. Die Dummy-Gate-Schicht 74 kann über der dielektrischen Dummy-Schicht 72 abgeschieden und dann planarisiert werden, beispielsweise durch einen CMP. Die Dummy-Gate-Schicht 74 kann aus einem leitfähigen oder nicht leitfähigen Material wie amorphem Silizium, polykristallinem Silizium (Polysilizium), polykristallinem Silizium-Germanium (Poly-SiGe), einem Metall, einem metallischen Nitrid, einem metallischen Silizid, einem metallischen Oxid oder dergleichen gebildet werden, das durch physikalische Gasphasenabscheidung (PVD), CVD oder dergleichen abgeschieden werden kann. Die Dummy-Gate-Schicht 74 kann aus Material(ien) gebildet werden, die eine hohen Ätzselektivität von dem Ätzen von Isolationsmaterialien, z. B. den STI-Bereichen 68 und/oder der dielektrischen Dummy-Schicht 72 aufweisen. Die Maskenschicht 76 kann über der Dummy-Gate-Schicht 74 abgeschieden werden. Die Maskenschicht 76 kann aus einem dielektrischen Material wie Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 74 und eine einzelne Maskenschicht 76 über dem n-Bereich 50N und dem p-Bereich 50P gebildet. In der veranschaulichten Ausführungsform bedeckt die dielektrische Dummy-Schicht 72 die Halbleiterfinnen 54, die Mischfinnen 66 und die STI-Bereiche 68, so dass sich die dielektrische Dummy-Schicht 72 über die STI-Bereiche 68 und zwischen der Dummy-Gate-Schicht 74 und den STI-Bereichen 68 erstreckt. In einer anderen Ausführungsform bedeckt die dielektrische Dummy-Schicht 72 ausschließlich die Halbleiterfinnen 54.
  • Wie vorstehend angemerkt, hilft Vertiefen der STI-Bereiche 68, um eine gewünschte Stufenhöhe aufzuweisen, dabei, Biegen der Halbleiterfinnen 54 zu vermeiden. Vermeiden von Biegen der Halbleiterfinnen 54 vergrößert die Lückenfülleigenschaften im Laufe der Abscheidung der Dummy-Gate-Schicht 74, sodass die Bildung von Hohlräumen in der Dummy-Gate-Schicht 74 vermieden werden kann. Somit kann die Herstellungsausbeute verbessert werden.
  • 9A bis 17C veranschaulichen verschiedene zusätzliche Schritte bei der Herstellung von Ausführungsform-Vorrichtungen. 9A bis 17C veranschaulichen Strukturelemente in beiden von dem n-Bereich 50N und dem p-Bereich 50P. Zum Beispiel können die veranschaulichten Strukturen auf sowohl den n-Bereich 50N als auch den p-Bereich 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des n-Bereichs 50N und des p-Bereichs 50P werden in der Beschreibung, die jede Figur begleitet, erklärt.
  • In 9A bis 9C wird die Maskenschicht 76 unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert, um Masken 86 zu bilden. Die Struktur der Masken 86 wird dann durch eine beliebige annehmbare Ätztechnik auf die Dummy-Gate-Schicht 74 übertragen, um Dummy-Gates 84 zu bilden. Die Struktur der Masken 86 kann optional ferner durch eine beliebige annehmbare Ätztechnik auf die dielektrische Dummy-Schicht 72 übertragen werden, um Dummy-Dielektrika 82 zu bilden. Die Dummy-Gates 84 bedecken jeweilige Kanalbereiche 58 der Halbleiterfinnen 54. Die Struktur der Masken 86 kann verwendet werden, um benachbarte Dummy-Gates 84 physikalisch zu trennen. Die Dummy-Gates 84 können Längsrichtungen aufweisen, die im Wesentlichen senkrecht (innerhalb von Prozessvariationen) zu den Längsrichtungen der Halbleiterfinnen 54 sind. Die Masken 86 können im Laufe des Strukturierens des Dummy-Gates 84 entfernt werden oder können im Laufe nachfolgender Verarbeitung entfernt werden.
  • Gate-Abstandshalter 92 werden über den Halbleiterfinnen 54, auf freigelegten Seitenwänden der Masken 86 (falls vorhanden), den Dummy-Gates 84 und den Dummy-Dielektrika 82 gebildet. Die Gate-Abstandshalter 92 können durch konformes Abscheiden eines oder mehrerer dielektrischen Materials/Materialien und anschließendem Ätzen des/der dielektrischen Materials/Materialien gebildet werden. Annehmbare dielektrische Materialien können Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder dergleichen enthalten, die durch einen konformen Abscheidungsprozess wie chemische Gasphasenabscheidung (CVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD), Atomlagenabscheidung (ALD), plasmaunterstützte Atomlagenabscheidung (PEALD) oder dergleichen gebildet werden können. Andere Isolationsmaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können verwendet werden. Jeder annehmbare Ätzprozess, wie eine Trockenätzung, eine Nassätzung, dergleichen oder eine Kombination davon, kann durchgeführt werden, um das dielektrische Material oder die dielektrischen Materialien zu strukturieren. Das Ätzen kann anisotrop sein. Das/die dielektrische(n) Material(ien) weist/weisen, wenn es/sie geätzt wird/werden, Abschnitte auf, die auf den Seitenwänden der Dummy-Gates 84 zurückgelassen sind (somit die Gate-Abstandshalter 92 bildend). In einigen Ausführungsformen wird die Ätzung, die verwendet wird, um die Gate-Abstandshalter 92 zu bilden, so angepasst, dass das/die dielektrische(n) Material(ien), wenn es/sie geätzt wird/werden, auch Abschnitte aufweist/aufweisen, die auf den Seitenwänden der Halbleiterfinnen 54 zurückgelassen sind (somit Finnen-Abstandshalter 94 bildend). Nach Ätzen können die Finnen-Abstandshalter 94 (falls vorhanden) und die Gate-Abstandshalter 92 gerade Seitenwände (wie veranschaulicht) aufweisen oder können gekrümmte Seitenwände (nicht separat veranschaulicht) aufweisen.
  • Die Finnen-Abstandshalter 94 weisen innere Finnen-Abstandshalter 94N (angeordnet zwischen den Halbleiterfinnen 54 einer gleichen Finnenstruktur 52, siehe 8) und äußere Finnen-Abstandshalter 94O auf (angeordnet zwischen den Halbleiterfinnen 54 und den Mischfinnen 66). In den veranschaulichten Ausführungsformen sind nach Strukturieren die inneren Finnen-Abstandshalter 94N getrennt, so dass die STI-Bereiche 68A freigelegt sind. In einer anderen Ausführungsform sind die inneren Finnen-Abstandshalter 94N nicht vollständig getrennt, so dass Abschnitte des/der dielektrischen Materials/Materialien für die Abstandshalter über den STI-Bereichen 68A verbleiben. Ferner weisen, weil die STI-Bereiche 68A eine geringere Höhe aufweisen als die STI-Bereiche 68B, die inneren Finnen-Abstandshalter 94N eine größere Höhe als die äußeren Finnen-Abstandshalter 94O auf.
  • Ferner können Implantationen durchgeführt werden, um schwach dotierte Source-/Drain-Bereiche (LDD-Bereiche - lightly doped source/drain regions) (nicht separat veranschaulicht) zu bilden. In den Ausführungsformen mit unterschiedlichen Vorrichtungstypen, ähnlich zu den Implantationen der zuvor beschriebenen Wannen, kann eine Maske (nicht separat veranschaulicht) wie ein Fotolack über dem n-Bereich 50N gebildet werden, während der p-Bereich 50P freigelegt wird, und Fremdstoffe eines angemessenen Typs (z. B. vom p-Typ) können in die Halbleiterfinnen 54 implantiert werden, die in dem p-Bereich 50P freigelegt sind. Die Maske kann dann entfernt werden. Anschließend kann eine Maske (nicht separat veranschaulicht) wie ein Fotolack über dem p-Bereich 50P gebildet werden, während der n-Bereich 50N freigelegt wird, und Fremdstoffen eines angemessenen Typs (z. B. vom n-Typ) können in die Halbleiterfinnen 54 implantiert werden, die in dem n-Bereich 50N freigelegt sind. Die Maske kann dann entfernt werden. Die n-Fremdstoffe können beliebige der zuvor beschriebenen n-Fremdstoffe sein, und die p-Fremdstoffe können beliebige der zuvor beschriebenen p-Fremdstoffe sein. Im Laufe des Implantierens bleiben die Kanalbereiche 58 von den Dummy-Gates 84 bedeckt, sodass die Kanalbereiche 58 im Wesentlichen frei von dem Fremdstoff bleiben, der implantiert wird, um die LDD-Bereiche zu bilden. Die LDD-Bereiche können eine Konzentration von Fremdstoffen im Bereich von 1015 cm-3 bis 1019 cm-3 aufweisen. Ein Tempern kann verwendet werden, um Implantationsschaden zu reparieren und die implantierten Fremdstoffe zu aktivieren.
  • Es ist zu beachten, dass die vorherige Offenbarung allgemein einen Prozess zum Bilden von Abstandshaltern und LDD-Bereichen beschreibt. Andere Prozesse und Abfolgen können verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandshalter genutzt werden, kann unterschiedliche Abfolge von Schritten genutzt werden, können zusätzliche Abstandshalter gebildet und entfernt werden, und/oder dergleichen. Außerdem können die n-Vorrichtungen und die p-Vorrichtungen unter Verwendung unterschiedlicher Strukturen und Schritte gebildet werden.
  • In 10A bis 10C werden Source-/Drain-Vertiefungen 96 in den Halbleiterfinnen 54 gebildet. In der veranschaulichten Ausführungsform erstrecken sich die Source-/Drain-Vertiefungen 96 in die Halbleiterfinnen 54 hinein. Die Source-/Drain-Vertiefungen 96 können sich auch in das Substrat 50 hinein erstrecken. In verschiedenen Ausführungsformen können sich die Source-/Drain-Vertiefungen 96 zu einer oberen Fläche des Substrats 50 erstrecken, ohne das Substrat 50 zu ätzen; können die Halbleiterfinnen 54 derart geätzt werden, dass untere Flächen der Source-/Drain-Vertiefungen 96 unterhalb der oberen Flächen der STI-Bereiche 68 angeordnet werden; oder dergleichen. Die Source-/Drain-Vertiefungen 96 können durch Ätzen der Halbleiterfinnen 54 unter Verwendung eines anisotropen Ätzprozesses wie einer RIE, einer NBE oder dergleichen gebildet werden. Der Ätzprozess ätzt selektiv das/die Material(ien) der Halbleiterfinnen 54 mit einer schnelleren Rate als das Material der Mischfinnen 66 und der STI-Bereiche 68. Die Gate-Abstandshalter 92 und die Dummy-Gates 84 maskieren gemeinsam Abschnitte der Halbleiterfinnen 54 im Laufe des Ätzprozesses, der verwendet wird, um die Source-/Drain-Vertiefungen 96 zu bilden. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der Source-/Drain-Vertiefungen 96 zu stoppen, nachdem die Source-/Drain-Vertiefungen 96 eine gewünschte Tiefe erreicht haben. Die Finnen-Abstandshalter 94 (falls vorhanden) können im Laufe des oder nach dem Ätzen der Source-/Drain-Vertiefungen 96 geätzt werden, sodass die Höhe der Finnen-Abstandshalter 94 verringert wird. Die Größe und Abmessungen der Source-/Drain-Bereiche, die anschließend in den Source-/Drain-Vertiefungen 96 gebildet werden, können durch Anpassen der Höhe der Finnen-Abstandshalter 94 gesteuert werden. Die Mischfinnen 66 werden nicht vertieft und verbleiben zwischen den Finnenstrukturen 52, und die Source-/Drain-Vertiefungen 96 werden geätzt.
  • Wie vorstehend angemerkt, hilft Vertiefen der STI-Bereiche 68, um eine gewünschte Stufenhöhe aufzuweisen, dabei, Biegen der Halbleiterfinnen 54 zu vermeiden. Vermeiden von Biegen der Halbleiterfinnen 54 hilft dabei, dass die Source-/Drain-Vertiefungen 96 einheitlichere Abmessungen aufweisen, sodass anschließend aufgewachsene Source-/Drain-Bereiche auch einheitlichere Größen aufweisen können. Somit kann die Herstellungsausbeute verbessert werden.
  • In 11A bis 11C werden epitaktische Source-/Drain-Bereiche 98 in den Source-/Drain-Vertiefungen 96 gebildet. Die epitaktischen Source-/Drain-Bereiche 98 sind somit in den Halbleiterfinnen 54 angeordnet, so dass jedes Dummy-Gate 84 (und entsprechender Kanalbereich 58) zwischen jeweiligen benachbarten Paaren der epitaktischen Source-/Drain-Bereiche 98 vorliegt. Die epitaktischen Source-/Drain-Bereiche 98 grenzen somit an den Kanalbereichen 58 an. In einigen Ausführungsformen werden die Gate-Abstandshalter 92 verwendet, um die epitaktischen Source-/Drain-Bereiche 98 um eine angemessene seitliche Distanz von den Dummy-Gates 84 zu trennen, sodass die epitaktischen Source-/Drain-Bereiche 98 nicht mit den anschließend gebildeten Gates des resultierenden FinFET kurzgeschlossen werden. Ein Material der epitaktischen Source-/Drain-Bereiche 98 kann ausgewählt werden, um in den jeweiligen Kanalbereichen 58 eine Spannung auszuüben, wodurch Leistung verbessert wird.
  • Die epitaktischen Source-/Drain-Bereiche 98 in dem n-Bereich 50N können durch Maskieren des p-Bereichs 50P gebildet werden. Dann werden die epitaktischen Source-/Drain-Bereiche 98 in dem n-Bereich 50N in den Source-/Drain-Vertiefungen 96 in dem n-Bereich 50N epitaktisch aufgewachsen. Die epitaktischen Source-/Drain-Bereiche 98 können ein beliebiges annehmbares Material enthalten, das für n-Vorrichtungen angemessen ist. Wenn die Halbleiterfinnen 54 zum Beispiel Silizium sind, können die epitaktischen Source-/Drain-Bereiche 98 in dem n-Bereich 50N Materialien wie Silizium, Siliziumcarbid, mit Phosphor dotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen enthalten, die eine Zugbelastung auf die Kanalbereiche 58 ausüben. Die epitaktischen Source-/Drain-Bereiche 98 in dem n-Bereich 50N können als „n-Source-/Drain-Bereiche“ bezeichnet werden. Die epitaktischen Source-/Drain-Bereiche 98 in dem n-Bereich 50N können Oberflächen aufweisen, die von jeweiligen Oberflächen der Halbleiterfinnen 54 erhöht sind, und können Facetten aufweisen.
  • Die epitaktischen Source-/Drain-Bereiche 98 in dem p-Bereich 50P können durch Maskieren des n-Bereichs 50N gebildet werden. Dann werden die epitaktischen Source-/Drain-Bereiche 98 in dem p-Bereich 50P in den Source-/Drain-Vertiefungen 96 in dem p-Bereich 50P epitaktisch aufgewachsen. Die epitaktischen Source-/Drain-Bereiche 98 können ein beliebiges annehmbares Material enthalten, das für p-Vorrichtungen angemessen ist. Wenn die Halbleiterfinnen 54 zum Beispiel Silizium sind, können die epitaktischen Source-/Drain-Bereiche 98 in dem p-Bereich 50P Materialien wie Silizium-Germanium, mit Bor dotiertes Silizium-Germanium, Germanium-Zinn oder dergleichen enthalten, die eine Druckbelastung auf die Kanalbereiche 58 ausüben. Die epitaktischen Source-/Drain-Bereiche 98 in dem p-Bereich 50P können als „p-Source-/Drain-Bereiche“ bezeichnet werden. Die epitaktischen Source-/Drain-Bereiche 98 in dem p-Bereich 50P können Oberflächen aufweisen, die von jeweiligen Oberflächen der Halbleiterfinnen 54 erhöht sind, und können Facetten aufweisen.
  • Ähnlich zu dem zuvor beschriebenen Prozess zum Bilden von LDD-Bereichen können die epitaktischen Source-/Drain-Bereiche 98 und/oder die Halbleiterfinnen 54 mit Fremdstoffen implantiert werden, gefolgt von einem Tempern, um Source-/Drain-Bereiche zu bilden. Die Source-/Drain-Bereiche können eine Fremdstoffkonzentration im Bereich von 1019 cm-3 bis 1021 cm-3 aufweisen. Die n- und/oder p-Fremdstoffe für Source-/Drain-Bereiche können beliebige der zuvor beschriebenen Fremdstoffe sein. In einigen Ausführungsformen können die epitaktischen Source-/Drain-Bereiche 98 im Laufe des Aufwachsens in situ dotiert werden.
  • Die epitaktischen Source-/Drain-Bereiche 98 können eine oder mehrere Halbleitermaterialschichten aufweisen. Zum Beispiel können die epitaktischen Source-/Drain-Bereiche 98 jeweils eine Auskleidungsschicht 98A, eine Hauptschicht 98B und eine Veredelungsschicht 98C (oder, allgemeiner, eine erste Halbleitermaterialschicht, eine zweite Halbleitermaterialschicht und eine dritte Halbleitermaterialschicht) aufweisen. Eine beliebige Anzahl von Halbleitermaterialschichten kann für die epitaktischen Source-/Drain-Bereiche 98 verwendet werden. In Ausführungsformen, in der die epitaktischen Source-/Drain-Bereiche 98 drei Halbleitermaterialschichten aufweisen, können die Auskleidungsschichten 98A in den Source-/Drain-Vertiefungen 96 aufgewachsen werden, können die Hauptschichten 98B auf den Auskleidungsschichten 98A aufgewachsen werden und können die Veredelungsschichten 98C auf den Hauptschichten 98B aufgewachsen werden. Die Auskleidungsschichten 98A, die Hauptschichten 98B und die Veredelungsschicht 98C können aus unterschiedlichen Halbleitermaterialien gebildet werden und können mit unterschiedlichen Fremdstoffkonzentrationen dotiert werden. In einigen Ausführungsformen weisen die Hauptschichten 98B eine höhere Konzentration an Fremdstoffen auf als die Veredelungsschichten 98C und die Veredelungsschichten 98C weisen eine höhere Konzentration an Fremdstoffen auf als die Auskleidungsschichten 98A. Bilden der Auskleidungsschichten 98A mit einer geringeren Konzentration an Fremdstoffen als die Hauptschichten 98B kann Haftung in den Source-/Drain-Vertiefungen 96 erhöhen, und Bilden der Veredelungsschichten 98C mit einer geringeren Konzentration an Fremdstoffen als die Hauptschichten 98B kann im Laufe nachfolgender Verarbeitung Ausdiffundieren von Dotierstoffen aus den Hauptschichten 98B verringern.
  • Als Ergebnis der Epitaxieprozesse, die verwendet wurden, um die epitaktischen Source-/Drain-Bereiche 98 zu bilden, weisen obere Oberflächen der epitaktischen Source-/Drain-Bereiche Facetten auf, die sich über Seitenwände der Halbleiterfinnen 54 hinaus seitlich nach außen ausdehnen. In einigen Ausführungsformen verursachen diese Facetten, dass benachbarte epitaktische Source-/Drain-Bereiche 98 zusammenwachsen, wie durch 11C veranschaulicht. Jedoch blockieren die Mischfinnen 66 (wo vorhanden) das seitliche epitaktische Aufwachsen, um Koaleszieren von einigen der epitaktischen Source-/Drain-Bereiche 98 zu verhindern. Zum Beispiel können die Mischfinnen 66 an Zellbegrenzungen gebildet werden, um die epitaktischen Source-/Drain-Bereiche 98 von benachbarten Zellen zu trennen. Daher werden einige der epitaktischen Source-/Drain-Bereiche 98 durch die Mischfinnen 66 getrennt. Die epitaktischen Source-/Drain-Bereiche 98 können die Seitenwände der Mischfinnen 66 berühren. In den veranschaulichten Ausführungsformen sind die Finnen-Abstandshalter 94 gebildet, um einen Abschnitt der Seitenwände der Halbleiterfinnen 54 zu bedecken, der sich oberhalb der STI-Bereiche 68 erstreckt, um das epitaktische Aufwachsen zu blockieren. In einer anderen Ausführungsform wird die Abstandshalterätzung, die verwendet wird, um die Gate-Abstandshalter 92 zu bilden, so angepasst, dass keine Finnen-Abstandshalter 94 gebildet werden, um den epitaktischen Source-/Drain-Bereichen 98 zu erlauben, sich bis zu den Oberflächen der STI-Bereiche 68 zu erstrecken.
  • Die Finnen-Abstandshalter 94 können ihre relativen Höhen beibehalten, nachdem die Finnen-Abstandshalter 94 vertieft wurden (für 10A bis 10C beschrieben) und die epitaktischen Source-/Drain-Bereiche 98 aufgewachsen wurden (für 11A bis 11C beschrieben), so dass die inneren Finnen-Abstandshalter 94N weiterhin eine größere Höhe als die äußeren Finnen-Abstandshalter 94O aufweisen. Dementsprechend weisen die äußeren Finnen-Abstandshalter 94O über den STI-Bereichen 68B (zwischen den Mischfinnen 66 und den Halbleiterfinnen 54) eine erste Höhe auf, weisen die inneren Finnen-Abstandshalter 94N über den STI-Bereichen 68A (zwischen den Halbleiterfinnen 54) eine zweite Höhe auf, und ist die zweite Höhe größer als die erste Höhe. In einigen Ausführungsformen weisen die inneren Finnen-Abstandshalter 94N und die äußeren Finnen-Abstandshalter 94O eine Höhe im Bereich von 5 nm bis 50 nm auf.
  • In 12A bis 12C wird ein erstes Zwischenschichtdielektrikum (ILD) 104 über den epitaktischen Source-/Drain-Bereichen 98, den Gate-Abstandshaltern 92, den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 und den Mischfinnen 66 abgeschieden. Das erste ILD 104 kann aus einem dielektrischen Material gebildet werden und kann durch ein beliebiges geeignetes Verfahren wie CVD, plasmaunterstützte CVD (PECVD), FCVD oder dergleichen abgeschieden werden. Annehmbare dielektrische Materialien können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. Andere Isolationsmaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können verwendet werden.
  • In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL) 102 zwischen dem ersten ILD 104 und den epitaktischen Source-/Drain-Bereichen 98, den Gate-Abstandshaltern 92, den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 und den Mischfinnen 66 gebildet. Die CESL 102 kann aus einem dielektrischen Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen gebildet werden, das eine hohe Ätzselektivität von dem Ätzen des ersten ILD 104 aufweist. Die CESL 102 kann durch ein beliebiges geeignetes Verfahren wie CVD, ALD oder dergleichen gebildet werden.
  • In 13A bis 13C wird ein Entfernungsprozess durchgeführt, um die oberen Flächen des ersten ILD 104 mit den oberen Flächen der Gate-Abstandshalter 92 und der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 bündig zu machen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen genutzt werden. Der Planarisierungsprozess kann auch die Masken 86 auf den Dummy-Gates 84 und Abschnitte der Gate-Abstandshalter 92 entlang von Seitenwänden der Masken 86 entfernen. Nach dem Planarisierungsprozess sind die oberen Flächen des ersten ILD 104, der CESL 102, der Gate-Abstandshalter 92 und der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 koplanar (innerhalb von Prozessvariationen), so dass sie miteinander bündig sind. Dementsprechend werden die oberen Flächen der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 durch das erste ILD 104 hindurch freigelegt. In der veranschaulichten Ausführungsform verbleiben die Masken 86, und der Planarisierungsprozess macht die oberen Flächen des ersten ILD 104 mit den oberen Flächen der Masken 86 bündig.
  • In 14A bis 14C werden die Masken 86 (falls vorhanden) und die Dummy-Gates 84 in einem Ätzprozess entfernt, sodass Vertiefungen 106 gebildet werden. Abschnitte der Dummy-Dielektrika 82 in den Vertiefungen 106 können auch entfernt werden. In einigen Ausführungsformen werden ausschließlich die Dummy-Gates 84 entfernt und die Dummy-Dielektrika 82 verbleiben und werden durch die Vertiefungen 106 freigelegt. In einigen Ausführungsformen werden die Dummy-Dielektrika 82 aus Vertiefungen 106 in einem ersten Bereich eines Dies (z. B. einem Kernlogikbereich) entfernt und verbleiben in Vertiefungen 106 in einem zweiten Bereich des Dies (z. B. einem Eingabe-/Ausgabe-Bereich). In einigen Ausführungsformen werden die Dummy-Gates 84 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung von Reaktionsgas(en) umfassen, die das Material der Dummy-Gates 84 mit einer schnelleren Rate als die Materialien des ersten ILD 104 und der Gate-Abstandshalter 92 selektiv ätzen. Im Laufe der Entfernung können die Dummy-Dielektrika 82 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 84 geätzt werden. Nach der Entfernung der Dummy-Gates 84 können dann die Dummy-Dielektrika 82 optional entfernt werden. Jede Vertiefung 106 legt einen Kanalbereich 58 einer jeweiligen Halbleiterfinne 54 frei und/oder liegt über diesem. Die Vertiefungen 106 können auch die Mischfinnen 66 freilegen (wenn die Dummy-Dielektrika 82 entfernt werden).
  • Wie vorstehend angemerkt, hilft Vertiefen der STI-Bereiche 68, um eine gewünschte Stufenhöhe aufzuweisen, dabei, Biegen der Halbleiterfinnen 54 zu vermeiden. Vermeiden von Biegen der Halbleiterfinnen 54 vergrößert das Verarbeitungsfenster für die Entfernung der Dummy-Dielektrika 82 und/oder der Dummy-Gates 84, sodass weniger Rückstand der Dummy-Dielektrika 82 und/oder der Dummy-Gates 84 in den Vertiefungen 106 verbleibt. Somit kann die Herstellungsausbeute verbessert werden.
  • In 15A bis 15C werden Gate-Dielektrika 112 und Gate-Elektroden 114 für Ersatzgates gebildet. Jedes jeweilige Paar eines Gate-Dielektrikums 112 und einer Gate-Elektrode 114 kann gemeinsam als „Gatestruktur“ bezeichnet werden. Jede Gatestruktur erstreckt sich entlang Seitenwänden und einer oberen Fläche eines Kanalbereichs 58 der Halbleiterfinnen 54. Einige der Gatestrukturen erstrecken sich ferner entlang Seitenwänden und einer oberen Fläche einer Mischfinne 66.
  • Die Gate-Dielektrika 112 weisen eine oder mehrere dielektrische Gate-Schicht(en) auf, die in den Vertiefungen 106 angeordnet sind, beispielsweise auf den oberen Flächen und den Seitenwänden der Halbleiterfinnen 54, auf den oberen Flächen und den Seitenwänden der Mischfinnen 66 und auf Seitenwänden der Gate-Abstandshalter 92. Die Gate-Dielektrika 112 können ein Oxid wie Siliziumoxid oder ein Metalloxid, ein Silikat wie ein Metallsilikat, Kombinationen davon, Mehrfachschichten davon oder dergleichen enthalten. Die Gate-Dielektrika 112 können ein dielektrisches Material mit hohem k-Wert wie ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon enthalten. Das/die dielektrische(n) Materialien der Gate-Dielektrika 112 können durch Molekularstrahlabscheidung (MBD), ALD, PECVD oder dergleichen gebildet werden. In Ausführungsformen, in denen Abschnitte der Dummy-Dielektrika 82 in den Vertiefungen 106 verbleiben, enthalten die Gate-Dielektrika 112 ein Material der Dummy-Dielektrika 82 (z. B. Siliziumoxid). Obwohl einschichtige Gate-Dielektrika 112 veranschaulicht sind, können die Gate-Dielektrika 112 eine beliebige Anzahl von Grenzschichten und eine beliebige Anzahl von Hauptschichten aufweisen. Die Gate-Dielektrika 112 können zum Beispiel eine Grenzschicht und eine darüberliegende dielektrische Schicht mit hohem k-Wert aufweisen.
  • Die Gate-Elektroden 114 weisen eine oder mehrere Gate-Elektrodenschicht(en) auf, die über den Gate-Dielektrika 112 angeordnet sind, die die verbleibenden Abschnitte der Vertiefungen 106 füllen. Die Gate-Elektroden 114 können ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Wolfram, Kobalt, Ruthenium, Aluminium, Kombinationen davon, Mehrfachschichten davon oder dergleichen enthalten. Obwohl einschichtige Gate-Elektroden 114 veranschaulicht sind, können die Gate-Elektroden 114 eine beliebige Anzahl von Austrittsarbeits-Feineinstellungsschichten, eine beliebige Anzahl von Sperrschichten, eine beliebige Anzahl von Haftschichten und ein Füllmaterial aufweisen.
  • Als Beispiel können, um die Gate-Strukturen zu bilden, in den Vertiefungen 106 eine oder mehrere dielektrische Gate-Schicht(en) abgeschieden werden. Die dielektrische(n) Gate-Schicht(en) kann/können auch auf den oberen Flächen des ersten ILD 104, der CESL 102 und der Gate-Abstandshalter 92 abgeschieden werden. Anschließend können eine oder mehrere Gate-Elektrodenschicht(en) auf der/den dielektrischen Gate-Schicht(en) abgeschieden werden. Ein Entfernungsprozess kann dann durchgeführt werden, um die überschüssigen Abschnitte der dielektrischen Gate-Schicht(en) und der Gate-Elektrodenschicht(en) zu entfernen, welche überschüssigen Abschnitte über den oberen Flächen des ersten ILD 104, der CESL 102 und der Gate-Abstandshalter 92 vorliegen. Nach dem Entfernungsprozess weist/weisen die dielektrische(n) Gate-Schicht(en) Abschnitte auf, die in den Vertiefungen 106 zurückgelassen werden (somit die Gate-Dielektrika 112 bildend). Nach dem Entfernungsprozess weist/weisen die Gate-Elektrodenschicht(en) Abschnitte auf, die in den Vertiefungen 106 zurückgelassen sind (somit die Gate-Elektroden 114 bildend). In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen genutzt werden. Nach dem Planarisierungsprozess sind die oberen Flächen der Gate-Abstandshalter 92, der CESL 102, des ersten ILD 104, der Gate-Dielektrika 112 und der Gate-Elektroden 114 koplanar (innerhalb von Prozessvariationen), so dass sie miteinander bündig sind.
  • Die Bildung der Gate-Dielektrika 112 in dem n-Bereich 50N und dem p-Bereich 50P kann gleichzeitig erfolgen, so dass die Gate-Dielektrika 112 in jedem Bereich aus dem/den gleichen Material(ien) gebildet werden, und die Bildung der Gate-Elektroden 114 kann gleichzeitig erfolgen, so dass die Gate-Elektroden 114 in jedem Bereich aus dem/den gleichen Material(ien) gebildet werden. In einigen Ausführungsformen können die Gate-Dielektrika 112 in jedem Bereich durch verschiedenartige Prozesse gebildet werden, so dass die Gate-Dielektrika 112 unterschiedliche Materialien enthalten können und/oder eine unterschiedliche Anzahl von Schichten aufweisen und/oder die Gate-Elektroden 114 in jedem Bereich können durch verschiedenartige Prozesse gebildet werden, so dass die Gate-Elektroden 114 unterschiedliche Materialien enthalten können und/oder eine unterschiedliche Anzahl von Schichten aufweisen. Wenn verschiedenartige Prozesse verwendet werden, können verschiedene Maskierungsschritte verwendet werden, um angemessene Bereiche zu maskieren und freizulegen.
  • In 16A bis 16C wird ein zweites ILD 124 über den Gate-Abstandshaltern 92, der CESL 102, dem ersten ILD 104, den Gate-Dielektrika 112 und den Gate-Elektroden 114 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 124 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren ausgebildet ist. In einigen Ausführungsformen wird das zweite ILD 124 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet, das durch ein beliebiges geeignetes Verfahren wie CVD, PECVD oder dergleichen abgeschieden werden kann.
  • Optional werden vor der Bildung des zweiten ILD 124 Gate-Masken 116 über den Gate-Strukturen (die die Gate-Dielektrika 112 und die Gate-Elektroden 114 aufweisen) gebildet. Als Beispiel können, um die Gate-Masken 116 zu bilden, die Gate-Strukturen und optional die Gate-Abstandshalter 92 unter Verwendung eines beliebigen annehmbaren Ätzprozesses vertieft werden. Dann können ein oder mehrere dielektrische(s) Material(ien) in der Vertiefung und auf der oberen Fläche der CESL 102 und des ersten ILD 104 gebildet werden. Annehmbare dielektrische Materialien enthalten Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid und dergleichen, die durch einen konformen Abscheidungsprozess wie chemische Gasphasenabscheidung (CVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD), Atomlagenabscheidung (ALD), plasmaunterstützte Atomlagenabscheidung (PEALD) oder dergleichen gebildet werden können. Andere Isolationsmaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können verwendet werden. Ein Entfernungsprozess wird durchgeführt, um die überschüssigen Abschnitte des/der dielektrischen Materials/Materialien, die überschüssige Abschnitte über den oberen Flächen des CESL 102 und des ersten ILD 104 sind, zu entfernen, wodurch die Gate-Masken 116 gebildet werden. Nach dem Entfernungsprozess weist/weisen das/die dielektrische(n) Material(ien) Abschnitte auf, die in den Vertiefungen zurückgelassen sind (somit die Gate-Masken 116 bildend). In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen genutzt werden. Nach dem Planarisierungsprozess sind die oberen Flächen der CESL 102, des ersten ILD 104 und der Gate-Masken 116 koplanar (innerhalb von Prozessvariationen), so dass sie miteinander bündig sind. Gate-Kontakte werden anschließend gebildet, um die Gate-Masken 116 zu durchdringen, um obere Flächen der Gate-Elektroden 114 zu berühren.
  • In einigen Ausführungsformen wird eine Ätzstoppschicht (ESL) 122 zwischen dem zweiten ILD 124 und den Gate-Abstandshaltern 92, der CESL 102, der ersten ILD 104 und den Gate-Masken 116 (falls vorhanden) oder den Gate-Dielektrika 112 und den Gate-Elektroden 114 gebildet. Die ESL 122 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen enthalten, das eine hohe Ätzselektivität von dem Ätzen des zweiten ILD 124 aufweist.
  • In 17A bis 17C werden Gate-Kontakte 132 und Source-/Drain-Kontakte 134 gebildet, um die Gate-Elektroden 114 bzw. die epitaktischen Source-/Drain-Bereiche 98 zu berühren. Die Gate-Kontakte 132 werden physikalisch und elektrisch mit den Gate-Elektroden 114 gekoppelt. Die Source-/Drain-Kontakte 134 werden physikalisch und elektrisch mit den epitaktischen Source-/Drain-Bereichen 98 gekoppelt.
  • Als Beispiel werden, um die Gate-Kontakte 132 und die Source-/Drain-Kontakte 134 zu bilden, Öffnungen für die Gate-Kontakte 132 durch das zweite ILD 124, die ESL 122 und die Gate-Masken 116 hindurch gebildet, und Öffnungen für die Source-/Drain-Kontakte 134 werden durch das zweite ILD 124, die ESL 122, das erste ILD 104 und die CESL 102 hindurch gebildet. Die Öffnungen können unter Verwendung annehmbarer Fotolithografie- und Ätztechniken gebildet werden. Eine Auskleidung (nicht separat veranschaulicht), wie eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 124 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die Gate-Kontakte 132 und die Source-/Drain-Kontakte 134 in den Öffnungen. Die Gate-Kontakte 132 und die Source-/Drain-Kontakte 134 können in verschiedenartigen Prozessen gebildet werden oder können in demselben Prozess gebildet werden. Obwohl sie derart gezeigt sind, dass sie in dem gleichen Querschnitt gebildet werden, sollte es sich verstehen, dass jeder der Gate-Kontakte 132 und der Source-/Drain-Kontakte 134 in unterschiedlichen Querschnitten gebildet werden kann, was Kurzschließen der Kontakte verhindern kann.
  • Optional werden die Metall-Halbleiter-Legierungsbereiche 136 an den Grenzflächen zwischen den epitaktischen Source-/Drain-Bereichen 98 und den Source-/Drain-Kontakten 134 gebildet. Die Metall-Halbleiter-Legierungsbereiche 136 können Silizidbereiche, die aus einem Metallsilizid ausgebildet sind (z. B. Titansilizid, Kobaltsilizid, Nickelsilizid usw.), Germanidbereiche, die aus einem Metallgermanid ausgebildet sind (z. B. Titangermanid, Kobaltgermanid, Nickelgermanid usw.), Siliziumgermanidbereiche, die sowohl aus einem Metallsilizid als auch einem Metallgermanid ausgebildet sind, oder dergleichen sein. Die Metall-Halbleiter-Legierungsbereiche 136 können vor dem/den Material(ien) der Source-/Drain-Kontakte 134 durch Abscheiden eines Metalls in den Öffnungen für die Source-/Drain-Kontakte 134 und anschließendem Durchführen eines thermischen Temperprozesses gebildet werden. Das Metall kann ein beliebiges Metall sein, das in der Lage ist, mit den Halbleitermaterialien (z. B. Silizium, Silizium-Germanium, Germanium usw.) der epitaktischen Source-/Drain-Bereiche 98 zu reagieren, um eine Metall-Halbleiter-Legierung mit geringem Widerstand wie Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere Refraktärmetalle, Seltenerdmetalle oder deren Legierungen zu bilden. Das Metall kann durch einen Abscheidungsprozess wie ALD, CVD, PVD oder dergleichen abgeschieden werden. Nach dem thermischen Temperprozess kann ein Reinigungsprozess wie eine Nassreinigung durchgeführt werden, um jegliches rückständiges Metall von den Öffnungen für die Source-/Drain-Kontakte 134 zu entfernen, beispielsweise von Oberflächen der Metall-Halbleiter-Legierungsbereiche 136. Dann kann/können das/die Material(ien) der Source-/Drain-Kontakte 134 auf den Metall-Halbleiter-Legierungsbereichen 136 gebildet werden.
  • 18A bis 18C sind Ansichten von FinFETs gemäß einigen anderen Ausführungsformen. Diese Ausführungsform ist der Ausführungsform von 17A bis 17C ähnlich, mit der Ausnahme, dass die Mischfinnen 66 Hohlräume 142 aufweisen. Die Hohlräume 142 können gebildet werden, wenn im Laufe der Abscheidung der dielektrischen Schicht(en) 64 (für 4 beschrieben), Abschnürung an der Oberseite der Gräben 56B erfolgt. Die Hohlräume 142 können elektrische Isolation zwischen benachbarten epitaktischen Source-/Drain-Bereichen 98 verbessern.
  • 19 bis 20 sind Ansichten von FinFETs gemäß verschiedenen Ausführungsformen. Die Ausführungsformen von 19 und 20 sind den Ausführungsformen von 17A bzw. 18A ähnlich, mit der Ausnahme, dass die oberen Flächen der STI-Bereiche 68 als Ergebnis der Muldenbildung im Laufe des Ätzens des Isolationsmaterials 62 konkave obere Flächen aufweisen (beschrieben für 7). Wie deutlicher gezeigt, wird der Tiefenunterschied D4 zwischen den oberen Flächen der STI-Bereiche 68A der oberen Flächen der STI-Bereiche 68B zwischen den Scheitelpunkten der konvexen Oberflächen gemessen. Ferner weisen die Halbleiterfinnen 54 und die Mischfinnen 66 als Ergebnis von Ätzverlusten im Laufe der Verarbeitung konvexe obere Flächen auf. Noch ferner weisen die Mischfinnen 66 und die STI-Bereiche 68 als Ergebnis von Konturieren, das im Laufe des Strukturierens der Halbleiterfinnen 54 (beschrieben für 3) und der Abscheidung des Isolationsmaterials 62 (beschrieben für 4) erfolgen kann, konvexe untere Flächen auf. Wie deutlicher gezeigt, wird eine Distanz D3 zwischen den unteren Flächen der STI-Bereiche 68A und den unteren Flächen der STI-Bereiche 68B zwischen den Scheitelpunkten der konvexen Oberflächen gemessen.
  • 21 bis 22 sind Ansichten von FinFETs gemäß verschiedenen Ausführungsformen. Die Ausführungsformen von 21 und 22 sind den Ausführungsformen von 19 bzw. 20 ähnlich, mit der Ausnahme, dass die Finnenstrukturen 52 jeweils drei Halbleiterfinnen 54 aufweisen. Über jeder Finnenstruktur 52 sind multiple STI-Bereiche 68A angeordnet, wobei jeder STI-Bereich 68A zwischen zwei Halbleiterfinnen 54 der Finnenstruktur 52 angeordnet ist.
  • Ausführungsformen können Vorteile erzielen. Vertiefen des Isolationsmaterials 62 durch Ätzen davon mit Fluorwasserstoffsäure und Ammoniak bei der/dem zuvor beschriebenen Temperatur, Druck und Dauer hilft dabei, die STI-Bereiche 68 mit einer gewünschten Stufenhöhe zu bilden. Bilden der STI-Bereiche 68, um eine gewünschte Stufenhöhe aufzuweisen, hilft dabei, Biegen der Halbleiterfinnen 54 zu vermeiden. Vermeiden von Biegen der Halbleiterfinnen 54 vergrößert das Verarbeitungsfenster für nachfolgende Operationen, wie einen Ersatz-Gate-Prozess oder einen Source-/Drain-Aufwachsprozess. Daher kann die Herstellungsausbeute der Vorrichtungen verbessert werden.
  • Die offenbarten FinFET-Ausführungsformen könnten auch auf Nanostruktur-Vorrichtungen wie Nanostruktur-Feldeffekttransistoren (NSFETs) (z. B. Nanoblatt-, Nanodraht-, Gate-All-Around-Feldeffekttransistoren oder dergleichen) angewendet werden. In einer NSFET-Ausführungsform sind die Finnen durch Nanostrukturen ersetzt, die durch Strukturieren eines Stapels mit abwechselnden Schichten aus Kanalschichten und Opferschichten ausgebildet sind. Dummy-Gate-Strukturen und Source-/Drain-Bereiche werden auf ähnliche Weise wie bei den vorstehend beschriebenen Ausführungsformen gebildet. Nachdem die Dummy-Gate-Strukturen entfernt wurden, können die Opferschichten in Kanalbereichen teilweise oder vollständig entfernt werden. Die Ersatz-Gate-Strukturen werden auf ähnliche Weise wie bei den vorstehend beschriebenen Ausführungsformen gebildet, die Ersatz-Gate-Strukturen können Öffnungen, die durch das Entfernen der Opferschichten zurückgelassen sind, teilweise oder vollständig füllen und die Ersatz-Gate-Strukturen können die Kanalschichten in den Kanalbereichen der NSFET-Vorrichtungen teilweise oder vollständig umgeben. ILDs und Kontakte zu den Ersatz-Gate-Strukturen und den Source-/Drain-Bereichen können auf ähnliche Weise wie bei den vorstehend beschriebenen Ausführungsformen gebildet werden.
  • Ferner können die FinFET/NSFET-Vorrichtungen durch Metallisierungsschichten in einer darüberliegenden Interconnect-Struktur miteinander verbunden sein, um integrierte Schaltungen zu bilden. Die darüberliegende Interconnect-Struktur kann in einem Back-End-of-Line-Prozess (BEOL) gebildet werden, in dem die Metallisierungsschichten mit den Gate-Kontakten 132 und den Source-/Drain-Kontakten 134 verbunden werden. Im Laufe des BEOL-Prozesses können zusätzliche Strukturelemente, wie passive Vorrichtungen, Speicher (z. B. magnetoresistiver Direktzugriffsspeicher (MRAM), resistiver Direktzugriffsspeicher (RRAM), Phasenwechsel-Direktzugriffsspeicher (PCRAM) usw.) oder dergleichen mit der Interconnect-Struktur integriert werden.
  • In einer Ausführungsform weist eine Vorrichtung Folgendes auf: eine erste Halbleiterfinne, die sich von einem Substrat erstreckt; eine zweite Halbleiterfinne, die sich von dem Substrat erstreckt; eine Mischfinne über dem Substrat, wobei die zweite Halbleiterfinne zwischen der ersten Halbleiterfinne und der Mischfinne angeordnet ist, einen ersten Isolationsbereich zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne; und einen zweiten Isolationsbereich zwischen der zweiten Halbleiterfinne und der Mischfinne, wobei eine obere Fläche des zweiten Isolationsbereichs weiter weg von dem Substrat angeordnet ist als eine obere Fläche des ersten Isolationsbereichs. In einigen Ausführungsformen der Vorrichtung ist die obere Fläche des zweiten Isolationsbereichs um eine Distanz in einem Bereich von 2 nm bis 10 nm weiter weg von dem Substrat angeordnet als die obere Fläche des ersten Isolationsbereichs. In einigen Ausführungsformen der Vorrichtung sind die oberen Flächen der Mischfinne, der ersten Halbleiterfinne und der zweiten Halbleiterfinne bündig miteinander. In einigen Ausführungsformen der Vorrichtung ist eine untere Fläche des zweiten Isolationsbereichs weiter weg von den oberen Flächen der Mischfinne, der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet als eine untere Fläche des ersten Isolationsbereichs. In einigen Ausführungsformen weist die Vorrichtung ferner Folgendes auf: ein Gate-Dielektrikum auf Seitenwänden der Mischfinne, Seitenwänden der ersten Halbleiterfinne und Seitenwänden der zweiten Halbleiterfinne; und eine Gate-Elektrode auf dem Gate-Dielektrikum. In einigen Ausführungsformen der Vorrichtung weist der zweite Isolationsbereich einen ersten Abschnitt und einen zweiten Abschnitt auf, wobei der erste Abschnitt zwischen der zweiten Halbleiterfinne und der Mischfinne angeordnet ist, wobei der zweite Abschnitt zwischen dem Substrat und der Mischfinne angeordnet ist.
  • In einer Ausführungsform weist eine Vorrichtung Folgendes auf: eine erste Finnenstruktur, die eine erste Halbleiterfinne und eine zweite Halbleiterfinne aufweist; einen ersten Source-/Drain-Bereich in der ersten Halbleiterfinne und der zweiten Halbleiterfinne; eine dem ersten Source-/Drain-Bereich und der ersten Finnenstruktur angrenzende Mischfinne; einen ersten Finnen-Abstandshalter zwischen der Mischfinne und der ersten Halbleiterfinne, wobei der erste Finnen-Abstandshalter eine erste Höhe aufweist; und einen zweiten Finnen-Abstandshalter zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne, wobei der zweite Finnen-Abstandshalter eine zweite Höhe aufweist, wobei die zweite Höhe größer ist als die erste Höhe. In einigen Ausführungsformen weist die Vorrichtung ferner Folgendes auf: einen ersten Isolationsbereich zwischen der Mischfinne und der ersten Halbleiterfinne, wobei der erste Isolationsbereich eine dritte Höhe aufweist; und einen zweiten Isolationsbereich zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne, wobei der zweite Isolationsbereich eine vierte Höhe aufweist, wobei die vierte Höhe geringer ist als die dritte Höhe. In einigen Ausführungsformen weist die Vorrichtung ferner Folgendes auf: eine zweite Finnenstruktur, die eine dritte Halbleiterfinne und eine vierte Halbleiterfinne aufweist; und einen zweiten Source-/Drain-Bereich in der dritten Halbleiterfinne und der vierten Halbleiterfinne, wobei die Mischfinne den ersten Source-/Drain-Bereich von dem zweiten Source-/Drain-Bereich trennt. In einigen Ausführungsformen weist die Vorrichtung ferner Folgendes auf: einen Isolationsbereich, der einen ersten Abschnitt, einen zweiten Abschnitt und dritten Abschnitt aufweist, wobei der erste Abschnitt zwischen der Mischfinne und der ersten Finnenstruktur angeordnet ist, wobei der zweite Abschnitt zwischen der Mischfinne und der zweiten Finnenstruktur angeordnet ist, wobei der dritte Abschnitt unter der Mischfinne angeordnet ist. In einigen Ausführungsformen der Vorrichtung weist die Mischfinne einen Hohlraum auf.
  • In einer Ausführungsform umfasst ein Verfahren Bilden einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne, die sich von einem Substrat erstrecken; Bilden eines Isolationsmaterials um die erste Halbleiterfinne und die zweite Halbleiterfinne herum, wobei ein erster Abschnitt des Isolationsmaterials zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet wird; Bilden einer Mischfinne auf dem Isolationsmaterial, wobei ein zweiter Abschnitt des Isolationsmaterials zwischen der zweiten Halbleiterfinne und der Mischfinne angeordnet wird; und Vertiefen des ersten Abschnitts und des zweiten Abschnitts des Isolationsmaterials, um einen ersten Isolierbereich bzw. einen zweiten Isolierbereich zu bilden, wobei der erste Abschnitt des Isolationsmaterials um eine größere Tiefe als der zweite Abschnitt des Isolationsmaterials vertieft wird. In einigen Ausführungsformen des Verfahrens enthält das Isolationsmaterial Siliziumoxid und Vertiefen des ersten Abschnitts und des zweiten Abschnitts des Isolationsmaterials umfasst Durchführen einer Trockenätzung mit Fluorwasserstoffsäure und Ammoniak, während ein Plasma erzeugt wird. In einigen Ausführungsformen des Verfahrens wird die Trockenätzung bei einer Temperatur in einem Bereich von 20 °C bis 90 °C durchgeführt. In einigen Ausführungsformen des Verfahrens wird die Trockenätzung bei einem Druck in einem Bereich von 2 mTorr bis 100 mTorr durchgeführt. In einigen Ausführungsformen des Verfahrens wird die Trockenätzung für eine Dauer in einem Bereich von 10 Sekunden bis 100 Sekunden durchgeführt. In einigen Ausführungsformen des Verfahrens umfasst Bilden des Isolationsmaterials Abscheiden einer Auskleidung auf Oberflächen der ersten Halbleiterfinne und der zweiten Halbleiterfinne mit einem konformen Abscheidungsprozess; und Aufwachsen eines Füllmaterials auf der Auskleidung mit einem konformen Aufwachsprozess. In einigen Ausführungsformen des Verfahrens umfasst Bilden der ersten Halbleiterfinne und der zweiten Halbleiterfinne Ätzen eines ersten Grabens und eines zweiten Grabens in dem Substrat, wobei das Isolationsmaterial den ersten Graben vollständig füllt, wobei das Isolationsmaterial den zweiten Graben nicht vollständig füllt. In einigen Ausführungsformen des Verfahrens umfasst Bilden der Mischfinne Abscheiden einer dielektrischen Schicht in Abschnitten des zweiten Grabens, der nicht von dem Isolationsmaterial belegt ist, und Entfernen eines Abschnitts der dielektrischen Schicht außerhalb des zweiten Grabens. In einigen Ausführungsformen des Verfahrens umfasst Entfernen des Abschnitts der dielektrischen Schicht Planarisieren der dielektrischen Schicht, des Isolationsmaterials, der ersten Halbleiterfinne und der zweiten Halbleiterfinne, wobei die oberen Flächen der Mischfinne, der ersten Halbleiterfinne und der zweiten Halbleiterfinne miteinander bündig sind.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte verstehen, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für das Design oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Der Fachmann sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/184535 [0001]

Claims (20)

  1. Vorrichtung, aufweisend: eine erste Halbleiterfinne, die sich von einem Substrat erstreckt; eine zweite Halbleiterfinne, die sich von dem Substrat erstreckt; eine Mischfinne über dem Substrat, wobei die zweite Halbleiterfinne zwischen der ersten Halbleiterfinne und der Mischfinne angeordnet ist, einen ersten Isolationsbereich zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne; und einen zweiten Isolationsbereich zwischen der zweiten Halbleiterfinne und der Mischfinne, wobei eine obere Fläche des zweiten Isolationsbereichs weiter weg von dem Substrat angeordnet ist als eine obere Fläche des ersten Isolationsbereichs.
  2. Vorrichtung nach Anspruch 1, wobei die obere Fläche des zweiten Isolationsbereichs um einen Abstand in einem Bereich von 2 nm bis 10 nm weiter weg von dem Substrat angeordnet ist als die obere Fläche des ersten Isolationsbereichs.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei die oberen Flächen der Mischfinne, der ersten Halbleiterfinne und der zweiten Halbleiterfinne miteinander bündig sind.
  4. Vorrichtung nach Anspruch 3, wobei eine untere Fläche des zweiten Isolierbereichs weiter weg von den oberen Flächen der Mischfinne, der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet ist als eine untere Fläche des ersten Isolationsbereichs.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: ein Gate-Dielektrikum auf Seitenwänden der Mischfinne, Seitenwänden der ersten Halbleiterfinne und Seitenwänden der zweiten Halbleiterfinne; und eine Gate-Elektrode auf dem Gate-Dielektrikum.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der zweite Isolationsbereich einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt zwischen der zweiten Halbleiterfinne und der Mischfinne angeordnet ist, wobei der zweite Abschnitt zwischen dem Substrat und der Mischfinne angeordnet ist.
  7. Vorrichtung, aufweisend: eine erste Finnenstruktur, die eine erste Halbleiterfinne und eine zweite Halbleiterfinne aufweist; einen ersten Source-/Drain-Bereich in der ersten Halbleiterfinne und der zweiten Halbleiterfinne; eine Mischfinne angrenzend an den ersten Source-/Drain-Bereich und die erste Finnenstruktur; einen ersten Finnen-Abstandshalter zwischen der Mischfinne und der ersten Halbleiterfinne, wobei der erste Finnen-Abstandshalter eine erste Höhe aufweist; und einen zweiten Finnen-Abstandshalter zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne, wobei der zweite Finnen-Abstandshalter eine zweite Höhe aufweist, wobei die zweite Höhe größer ist als die erste Höhe.
  8. Vorrichtung nach Anspruch 7, ferner aufweisend: einen ersten Isolationsbereich zwischen der Mischfinne und der ersten Halbleiterfinne, wobei der erste Isolationsbereich eine dritte Höhe aufweist; und einen zweiten Isolationsbereich zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne, wobei der zweite Isolationsbereich eine vierte Höhe aufweist, wobei die vierte Höhe geringer ist als die dritte Höhe.
  9. Vorrichtung nach Anspruch 7 oder 8, ferner aufweisend: eine zweite Finnenstruktur, die eine dritte Halbleiterfinne und eine vierte Halbleiterfinne aufweist; und einen zweiten Source-/Drain-Bereich in der dritten Halbleiterfinne und der vierten Halbleiterfinne, wobei die Mischfinne den ersten Source-/Drain-Bereich von dem zweiten Source-/Drain-Bereich trennt.
  10. Vorrichtung nach Anspruch 9, ferner aufweisend: einen Isolationsbereich mit einem ersten Abschnitt, einem zweiten Abschnitt und dritten Abschnitt, wobei der erste Abschnitt zwischen der Mischfinne und der ersten Finnenstruktur angeordnet ist, wobei der zweite Abschnitt zwischen der Mischfinne und der zweiten Finnenstruktur angeordnet ist, wobei der dritte Abschnitt unter der Mischfinne angeordnet ist.
  11. Vorrichtung nach Anspruch 9 oder 10, wobei die Mischfinne einen Hohlraum aufweist.
  12. Verfahren, umfassend: Bilden einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne, die sich von einem Substrat erstrecken; Bilden eines Isolationsmaterials um die erste Halbleiterfinne und die zweite Halbleiterfinne herum, wobei ein erster Abschnitt des Isolationsmaterials zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet wird; Bilden einer Mischfinne auf dem Isolationsmaterial, wobei ein zweiter Abschnitt des Isolationsmaterials zwischen der zweiten Halbleiterfinne und der Mischfinne angeordnet wird; und Vertiefen des ersten Abschnitts und des zweiten Abschnitts des Isolationsmaterials, um einen ersten Isolierbereich bzw. einen zweiten Isolierbereich zu bilden, wobei der erste Abschnitt des Isolationsmaterials um eine größere Tiefe als der zweite Abschnitt des Isolationsmaterials vertieft wird.
  13. Verfahren nach Anspruch 12, wobei das Isolationsmaterial Siliziumoxid aufweist und Vertiefen des ersten Abschnitts und des zweiten Abschnitts des Isolationsmaterials umfasst: Durchführen einer Trockenätzung mit Fluorwasserstoffsäure und Ammoniak, während ein Plasma erzeugt wird.
  14. Verfahren nach Anspruch 13, wobei die Trockenätzung bei einer Temperatur in einem Bereich von 20 °C bis 90 °C durchgeführt wird.
  15. Verfahren nach Anspruch 13 oder 14, wobei die Trockenätzung bei einem Druck in einem Bereich von 2 mTorr bis 100 mTorr durchgeführt wird.
  16. Verfahren nach einem der Ansprüche 13, 14 und 15, wobei die Trockenätzung für eine Dauer in einem Bereich von 10 Sekunden bis 100 Sekunden durchgeführt wird.
  17. Verfahren nach einem der Ansprüche 12 bis 16, wobei Bilden des Isolationsmaterials Folgendes umfasst: Abscheiden einer Auskleidung auf Oberflächen der ersten Halbleiterfinne und der zweiten Halbleiterfinne mit einem konformen Abscheidungsprozess; und Aufwachsen eines Füllmaterials auf der Auskleidung mit einem konformen Aufwachsprozess.
  18. Verfahren nach einem der Ansprüche 12 bis 17, wobei Bilden der ersten Halbleiterfinne und der zweiten Halbleiterfinne Ätzen eines ersten Grabens und eines zweiten Grabens in dem Substrat umfasst, wobei das Isolationsmaterial den ersten Graben vollständig füllt, wobei das Isolationsmaterial den zweiten Graben nicht vollständig füllt.
  19. Verfahren nach Anspruch 18, wobei Bilden der Mischfinne Folgendes umfasst: Abscheiden einer dielektrischen Schicht in Abschnitten des zweiten Grabens, die nicht von dem Isolationsmaterial belegt sind; und Entfernen eines Abschnitts der dielektrischen Schicht außerhalb des zweiten Grabens.
  20. Verfahren nach Anspruch 19, wobei Entfernen des Abschnitts der dielektrischen Schicht umfasst: Planarisieren der dielektrischen Schicht, des Isolationsmaterials, der ersten Halbleiterfinne und der zweiten Halbleiterfinne, wobei obere Flächen der Mischfinne, der ersten Halbleiterfinne und der zweiten Halbleiterfinne miteinander bündig werden.
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