DE102024200570A1

DE102024200570A1 - Process for manufacturing MEMS assemblies

Info

Publication number: DE102024200570A1
Application number: DE102024200570.3A
Authority: DE
Inventors: Jochen Tomaschko; Marcus Pritschow; Raphael Schuler
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2024-01-23
Filing date: 2024-01-23
Publication date: 2025-07-24
Also published as: WO2025157456A1; TW202534029A

Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen von MEMS-Baugruppen (100) mit einem Bereitstellen eines Funktionswafers mit einer Mehrzahl von Chips (124) mit ersten MEMS-Strukturen und eines SOI-basierten Wafers, wobei dieser eine Funktionsschicht mit zweiten MEMS-Strukturen, einen Handlewafer und eine zwischen Handlewafer und Funktionsschicht angeordnete Siliziumdioxidschicht aufweist, einem Vereinzeln des Funktionswafers in die Chips, einem Entnehmen der Chips aus dem Funktionswafer, einem Erzeugen eines Trägerwafer-Chip-Verbunds durch Verbinden mindestens eines Teils der entnommenen Chips mit einer Oberfläche der Funktionsschicht und einer Oberfläche eines Trägerwafers (150) derart, dass die Funktionsschicht und der Trägerwafer auf gegenüberliegenden Seiten der Chips angeordnet sind, einem Entfernen des Handlewafers und der Siliziumdioxidschicht nach dem Erzeugen des Trägerwafer-Chip-Verbunds, einem Freistellen der MEMS-Strukturen des Trägerwafer-Chip-Verbunds nach dem Entfernen des Handlewafers und der Siliziumdioxidschicht, einem Vereinzeln des Trägerwafer-Chip-Verbunds nach dem Freistellen in MEMS-Baugruppen derart, dass jede MEMS-Baugruppe eine Mehrzahl von Chips aufweist und einem Entnehmen der MEMS-Baugruppen aus dem vereinzelten Trägerwafer-Chip-Verbund. The invention relates to a method for producing MEMS assemblies (100) comprising providing a functional wafer with a plurality of chips (124) with first MEMS structures and an SOI-based wafer, said wafer having a functional layer with second MEMS structures, a handle wafer and a silicon dioxide layer arranged between the handle wafer and the functional layer, separating the functional wafer into the chips, removing the chips from the functional wafer, producing a carrier wafer-chip assembly by connecting at least some of the removed chips to a surface of the functional layer and a surface of a carrier wafer (150) such that the functional layer and the carrier wafer are arranged on opposite sides of the chips, removing the handle wafer and the silicon dioxide layer after producing the carrier wafer-chip assembly, exposing the MEMS structures of the carrier wafer-chip assembly after removing the handle wafer and the Silicon dioxide layer, a singulation of the carrier wafer-chip assembly after the release into MEMS assemblies such that each MEMS assembly has a plurality of chips and a removal of the MEMS assemblies from the singulated carrier wafer-chip assembly.

Description

Technisches GebietTechnical field

Die vorliegende Erfindung bezieht sich auf das Gebiet der Herstellung von mikroelektromechanischen Vorrichtungen und betrifft ein Verfahren zum Herstellen von MEMS-Baugruppen und eine entsprechende MEMS-Baugruppe.The present invention relates to the field of manufacturing microelectromechanical devices and relates to a method for manufacturing MEMS assemblies and a corresponding MEMS assembly.

Stand der TechnikState of the art

Der Einsatz von Vorrichtungen mit mikroelektromechanischen Systemen (MEMS, microelectromechanical system), beispielsweise Mikrospiegel-Arrays oder Mikrospiegelaktoren, erfolgt heutzutage in einer Vielzahl von Vorrichtungen, beispielsweise in Smartphones, Projektoren, Head-up-Displays, Barcodelesern, Maskenbelichtern in der Halbleiterfertigung und Mikroskopen. Entsprechende Mikrospiegel-Arrays sind beispielsweise aus den Schriften DE 10 2013 208 446 A1 , EP 0 877 272 A1 und WO 2010/049076 A2 bekannt. Die DE 10 2006 032 195 A1 beschreibt ein Verfahren zur Herstellung von mikroelektromechanischen Strukturen (MEMS-Strukturen). In der DE 10 2009 029 202 A1 ist ein mikromechanisches System sowie ein Verfahren zum Herstellen eines mikromechanischen Systems offenbart. Aus der DE 10 2015 206 996 A1 ist der sogenannte EPyC-Prozess (EPyC: epitaxial polysilicon cycle) zum Herstellen von mikroelektromechanischen Strukturen mit großer vertikaler Ausdehnung bekannt, der epitaktisches Polysilizium als Funktions- und Opfermaterial nutzt und mittels sich wiederholender Zyklen eine Schichtstruktur aus epitaktischen Polysiliziumschichten (EpiPoly-Schichten) aufbaut.Devices with microelectromechanical systems (MEMS), such as micromirror arrays or micromirror actuators, are now used in a wide variety of devices, including smartphones, projectors, head-up displays, barcode readers, mask exposure units in semiconductor manufacturing, and microscopes. Corresponding micromirror arrays are known, for example, from the publications DE 10 2013 208 446 A1 , EP 0 877 272 A1 and WO 2010/049076 A2 known. The DE 10 2006 032 195 A1 describes a process for the production of microelectromechanical structures (MEMS structures). DE 10 2009 029 202 A1 A micromechanical system and a method for producing a micromechanical system are disclosed. DE 10 2015 206 996 A1 The so-called EPyC process (EPyC: epitaxial polysilicon cycle) is known for the production of microelectromechanical structures with a large vertical extent, which uses epitaxial polysilicon as a functional and sacrificial material and builds up a layer structure of epitaxial polysilicon layers (EpiPoly layers) by means of repeating cycles.

Insbesondere bei Bauteilen, die aus einer Vielzahl von arrayförmig angeordneten MEMS-Bauelementen aufgebaut sind, wie zum Beispiel Mikrospiegel-Arrays, besteht die Herausforderung häufig darin, eine hohe Ausbeute an funktionsfähigen MEMS-Bauelementen zu erreichen.Particularly for components that are constructed from a large number of MEMS elements arranged in an array, such as micromirror arrays, the challenge is often to achieve a high yield of functional MEMS components.

Offenbarung der ErfindungDisclosure of the invention

Erfindungsgemäß wird ein Verfahren zum Herstellen von MEMS-Baugruppen und eine entsprechende MEMS-Baugruppe vorgeschlagen.According to the invention, a method for producing MEMS assemblies and a corresponding MEMS assembly are proposed.

Gemäß einem ersten Aspekt der Erfindung wird ein Verfahren zum Herstellen von MEMS-Baugruppen vorgeschlagen. Hierzu erfolgt zuerst ein Bereitstellen eines Funktionswafers mit einer Mehrzahl von Halbleiterchips mit ersten MEMS-Strukturen. Im Folgenden seien solche Halbleiterchips als MEMS-Chips oder auch kurz als Chips bezeichnet. Weiterhin erfolgt ein Bereitstellen eines SOI-basierten Wafers (SOl: Silicon-on-isolator), wobei der SOI-basierte Wafer eine Funktionsschicht mit zweiten MEMS-Strukturen, einen Handlewafer und eine zwischen dem Handlewafer und der Funktionsschicht angeordnete Siliziumdioxidschicht (auch als BOX, buried-oxide, bezeichnet) aufweist.According to a first aspect of the invention, a method for producing MEMS assemblies is proposed. For this purpose, a functional wafer comprising a plurality of semiconductor chips with first MEMS structures is first provided. Such semiconductor chips are referred to below as MEMS chips or simply as chips. Furthermore, an SOI-based wafer (SIL: silicon-on-insulator) is provided, wherein the SOI-based wafer has a functional layer with second MEMS structures, a handle wafer, and a silicon dioxide layer (also referred to as BOX, buried oxide) arranged between the handle wafer and the functional layer.

Unter einem SOI-basierten Wafer ist hierbei ein Halbleiterwafer zu verstehen, der neben einem SOI-Wafer optional weitere Schichten aufweist, wobei diese weiteren Schichten, beispielsweise aufgewachsen unter Verwendung des EPyC-Prozesses, schichtweise auf dem SOI-Device-Layer (der typischerweise eine einkristalline Siliziumschicht ist) des SOl-Wafers angeordnet sind, wobei der SOI-Device-Layer zusammen mit den optional vorhandenen weiteren Schichten die Funktionsschicht bildet. Ein SOI-basierter Wafer umfasst anders ausgedrückt einen SOl-Wafer, der wiederum aus dem Handlewafer, einem SOI-Device-Layer und einer dazwischen befindlichen Siliziumdioxidschicht besteht, sowie optional auf dem SOI-Device-Layer schichtweise angeordnete weitere Schichten. Die Funktionsschicht mit den zweiten MEMS-Strukturen besteht hierbei aus dem SOI-Device-Layer und den gegebenenfalls vorhandenen weiteren Schichten des SOI-basierten Wafers, die beispielsweise unter Verwendung des EPyC-Prozesses schichtweise auf den SOI-Device-Layer aufgewachsen worden sind. Diese weiteren Schichten können alleine oder zusammen mit dem Device-Layer der Umsetzung der zweiten MEMS-Strukturen dienen.An SOI-based wafer is understood to be a semiconductor wafer that, in addition to an SOI wafer, optionally has further layers. These further layers, for example grown using the EPyC process, are arranged layer by layer on the SOI device layer (which is typically a single-crystal silicon layer) of the SOI wafer. The SOI device layer, together with the optionally present further layers, forms the functional layer. In other words, an SOI-based wafer comprises an SOI wafer, which in turn consists of the handle wafer, an SOI device layer, and a silicon dioxide layer located therebetween, as well as further layers optionally arranged layer by layer on the SOI device layer. The functional layer with the second MEMS structures consists of the SOI device layer and any further layers of the SOI-based wafer that may be present, which have been grown layer by layer on the SOI device layer, for example, using the EPyC process. These additional layers can be used alone or together with the device layer to implement the second MEMS structures.

Die ersten Strukturen und/oder die zweiten MEMS-Strukturen können Strukturen für ein oder mehrere herzustellende MEMS-Bauelemente wie MEMS-Sensoren und/oder MEMS-Aktuatoren umfassen oder sein. Insbesondere können die ersten und/oder die zweiten MEMS-Strukturen hierbei so angeordnet sein, dass die herzustellenden MEMS-Bauelemente eine arrayförmige und insbesondere rechteckige oder quadratische Anordnung aufweisen, beispielsweise eine 2x2-, 3x2-3x3-, 3x4- oder 4x4-Anordnung. Bei den MEMS-Bauelementen kann es sich beispielsweise um MEMS-Inertialsensoren, MEMS-Drucksensoren, MEMS-Mikrofone, MEMS-Mikrospiegel und/oder MEMS-Resonatoren handeln.The first structures and/or the second MEMS structures can comprise or be structures for one or more MEMS components to be manufactured, such as MEMS sensors and/or MEMS actuators. In particular, the first and/or the second MEMS structures can be arranged such that the MEMS components to be manufactured have an array-like and, in particular, rectangular or square arrangement, for example a 2x2, 3x2, 3x3, 3x4, or 4x4 arrangement. The MEMS components can be, for example, MEMS inertial sensors, MEMS pressure sensors, MEMS microphones, MEMS micromirrors, and/or MEMS resonators.

Der Funktionswafer weist typischerweise einen oder mehrere Halbleiter auf oder besteht aus einem oder mehreren Halbleitern, beispielsweise umfassend Silizium oder bestehend aus Silizium. Die Funktionsschicht und der Handlewafer des SOI-basierten Wafers bestehen aus Silizium oder umfassen dieses. Auch Metalle und/oder Halbleiteroxide können im Funktionswafer und/oder der Funktionsschicht enthalten sein. So können der Funktionswafer und/oder die Funktionsschicht Opferbereiche aus einem Halbleiter wie Silizium und/oder einem Halbleiteroxid wie einem Siliziumdioxid umfassen. Die ersten und/oder die zweiten MEMS-Strukturen können neben rein mechanischen Strukturen beispielsweise Strukturen für Aktuatoren, Sensoren, Spiegeloberflächen, eine oder mehrere elektronische Schaltungen, integrierte Schaltkreise (IC, integrated circuit), Elektroden und/oder Durchkontaktierungen wie Silizium-Durchkontaktierungen (TSV, through-silicon via) umfassen. Die Siliziumdioxidschicht des SOI-basierten Wafers besteht aus Siliziumdioxid (SiO₂) oder umfasst Siliziumdioxid.The functional wafer typically comprises one or more semiconductors or consists of one or more semiconductors, for example comprising silicon or consisting of silicon. The functional layer and the handle wafer of the SOI-based wafer consist of silicon or comprise it. Metals and/or semiconductor oxides can also be contained in the functional wafer and/or the functional layer. Thus, the functional wafer and/or the functional layer can comprise sacrificial regions made of a semiconductor such as silicon and/or a semiconductor oxide such as silicon dioxide. In addition to purely mechanical structures, the first and/or second MEMS structures can include, for example, structures for actuators, sensors, mirror surfaces, one or more electronic circuits, integrated circuits (ICs), electrodes, and/or through-contacts such as through-silicon vias (TSVs). The silicon dioxide layer of the SOI-based wafer consists of silicon dioxide (SiO ₂ ) or comprises silicon dioxide.

Anschließend wird der Funktionswafer in die Chips, beispielsweise mittels eines Plasmaätzens und/oder eines Gasphasenätzens, vereinzelt. Hierfür kann vor dem Vereinzeln des Funktionswafers vorzugsweise ein Aufbringen des Funktionswafers auf ein erstes Trägerelement wie eine Klebefolie, ein Klebeband, eine Sägefolie, einen Wafer und/oder eine Glasplatte erfolgen, wobei das erste Trägerelement derart gestaltet ist, dass nach dem Vereinzeln des Funktionswafers die vereinzelten Chips auf dem ersten Trägerelement fixiert sind. Es muss also sichergestellt sein, dass die vereinzelten Chips in ihrer Position fixiert bleiben, also zumindest temporär gehalten werden, und nicht vom ersten Trägerelement abfallen können. Eine entsprechende Fixierung kann beispielsweise durch einen Klebstoff erreicht werden. Vor dem Vereinzeln des Funktionswafers kann ein Wafer-Level-Test (WLT) zum Testen eines oder mehrerer der Chips und vorzugsweise eine Auswahl der getesteten Chips für das anschließende Erzeugen eines Trägerwafer-Chip-Verbunds auf Grundlage des Wafer-Level-Tests erfolgen.The functional wafer is then singulated into chips, for example, by means of plasma etching and/or gas-phase etching. For this purpose, before singulating the functional wafer, the functional wafer can preferably be applied to a first carrier element such as an adhesive film, an adhesive tape, a dicing film, a wafer, and/or a glass plate. The first carrier element is designed such that after singulation of the functional wafer, the singulated chips are fixed to the first carrier element. It must therefore be ensured that the singulated chips remain fixed in their position, i.e., are held at least temporarily, and cannot fall off the first carrier element. Appropriate fixation can be achieved, for example, by an adhesive. Before singulating the functional wafer, a wafer-level test (WLT) can be performed to test one or more of the chips, and preferably a selection of the tested chips for the subsequent creation of a carrier wafer-chip assembly based on the wafer-level test.

Dann erfolgt ein Entnehmen der vereinzelten Chips aus dem Funktionswafer, gegebenenfalls unter Lösen von dem ersten Trägerelement, beispielsweise mittels eines Pick-and-Place-Verfahrens. Zum besseren Entnehmen können spezielle Flächen auf den Chips vorgesehen sein.The separated chips are then removed from the functional wafer, possibly by detaching them from the first carrier element, for example, using a pick-and-place process. Special surfaces may be provided on the chips to facilitate removal.

Anschließend erfolgt ein Erzeugen eines Trägerwafer-Chip-Verbunds durch Verbinden mindestens eines Teils der entnommenen Chips mit einer Oberfläche der Funktionsschicht des SOI-basierten Wafers und einer Oberfläche eines Trägerwafers derart, dass die Funktionsschicht und der Trägerwafer auf gegenüberliegenden Seiten der Chips angeordnet sind. Durch Testverfahren kann vor dem Verbinden eine Selektion der Chips erfolgen, um fehlerhafte Chips auszuschließen. Der Trägerwafer dient dabei der mechanischen Stabilisierung und kann je nach gewünschter Funktionalität einfach oder komplex gestaltet sein, z. B. kann er Silizium-Durchkontaktierungen (TSV, through-silicon via) aufweisen. Bei dem Trägerwafer kann es sich beispielsweise um einen Siliziumwafer oder einen Glaswafer, beispielsweise bestehend aus oder aufweisend SiO₂ und/oder Al₂O₃, handeln. Als Bondverfahren zum Verbinden mindestens eines Teils der entnommenen Chips mit einer Oberfläche der Funktionsschicht und einer Oberfläche eines Trägerwafers können beispielsweise ein Siliziumdirektbonden (beispielsweise für Verbindungen SiO₂-SiO₂, Si-Si), ein Thermokompressionsbonden (beispielsweise für Verbindungen vom Typ Au-Au, Cu-Cu, Fe-Fe, Al-Al), ein eutektisches Bonden (beispielsweise für Verbindungen vom Typ Al-Ge, Au-Si, Al-Si, Cu-Sn, Au-In), ein Glassfrittbonden, ein Adhesivbonden (Kleben) und/oder ein Reaktivbonden eingesetzt werden.A carrier wafer-chip composite is then created by connecting at least some of the removed chips to a surface of the functional layer of the SOI-based wafer and a surface of a carrier wafer in such a way that the functional layer and the carrier wafer are arranged on opposite sides of the chips. Testing methods can be used to select the chips before connecting in order to exclude defective chips. The carrier wafer serves for mechanical stabilization and can be designed in a simple or complex manner depending on the desired functionality, e.g. it can have through-silicon vias (TSV). The carrier wafer can be, for example, a silicon wafer or a glass wafer, for example consisting of or comprising SiO ₂ and/or Al ₂ O ₃ . As a bonding method for connecting at least some of the removed chips to a surface of the functional layer and a surface of a carrier wafer, for example, silicon direct bonding (for example for SiO ₂ -SiO ₂ , Si-Si compounds), thermocompression bonding (for example for Au-Au, Cu-Cu, Fe-Fe, Al-Al compounds), eutectic bonding (for example for Al-Ge, Au-Si, Al-Si, Cu-Sn, Au-In compounds), glass frit bonding, adhesive bonding (gluing) and/or reactive bonding can be used.

Nach dem Erzeugen des Trägerwafer-Chip-Verbunds erfolgt ein Entfernen des Handlewafers und der Siliziumdioxidschicht des SOI-basierten Wafers. Hierfür kann gegebenenfalls ein Drehen des Trägerwafer-Chip-Verbunds, beispielsweise entlang einer Achse parallel zu einer der Oberflächen, erfolgen, um den Trägerwafer-Chip-Verbund für die weiteren Schritte in eine geeignetere Position zu bringen. Weiterhin kann der Trägerwafer vor dem Entfernen des Handlewafers rückgedünnt werden.After creating the carrier wafer-chip assembly, the handle wafer and the silicon dioxide layer of the SOI-based wafer are removed. For this purpose, the carrier wafer-chip assembly may be rotated, for example, along an axis parallel to one of the surfaces, to bring the carrier wafer-chip assembly into a more suitable position for the subsequent steps. Furthermore, the carrier wafer can be re-thinned before removing the handle wafer.

Danach erfolgt ein Freistellen der ersten MEMS-Strukturen und der zweiten MEMS-Strukturen des Trägerwafer-Chip-Verbunds, beispielsweise mittels eines isotropen Siliziumopferschichtätzen. Ein solches Siliziumopferschichtätzen zum Freistellen von MEMS-Strukturen kann beispielsweise mittels eines plasmalosen und/oder eines plasmaunterstützten Ätzens durchgeführt werden. Bevorzugt erfolgt im Fall von zu entfernenden Silizium-Opferbereichen ein Opferschichtätzen unter Verwendung von Schwefelhexafluorid (SF₆), Xenondifluorid (XeF₂), Chlortrifluorid (ClF₃) und/oder Stickstofftrifluorid (NF₃). Weiterhin kann bei einem Freistellen auch ein reaktives lonentiefätzen (DRIE, deep reactive ion etching) eingesetzt werden. Bei einem häufig einem Siliziumopferschichtätzen nachfolgenden Ätzen von Siliziumdioxid kann beispielsweise Fluorwasserstoff (HF) als Ätzgas Anwendung finden (HF-Gasphasenätzen) und/oder BOE (buffered oxide etch) als Nassätzmittel eingesetzt werden.The first MEMS structures and the second MEMS structures of the carrier wafer-chip assembly are then exposed, for example, by means of isotropic silicon sacrificial layer etching. Such silicon sacrificial layer etching for exposing MEMS structures can be carried out, for example, by means of plasma-free and/or plasma-assisted etching. In the case of silicon sacrificial regions to be removed, sacrificial layer etching is preferably carried out using sulfur hexafluoride (SF ₆ ), xenon difluoride (XeF ₂ ), chlorine trifluoride (ClF ₃ ), and/or nitrogen trifluoride (NF ₃ ). Furthermore, deep reactive ion etching (DRIE) can also be used for exposure. In the etching of silicon dioxide, which often follows silicon sacrificial layer etching, hydrogen fluoride (HF), for example, can be used as the etching gas (HF gas phase etching) and/or BOE (buffered oxide etch) can be used as the wet etching agent.

Nun erfolgt ein Vereinzeln, beispielsweise durch ein Stealth-Dicing, des Trägerwafer-Chip-Verbunds in eine Mehrzahl von MEMS-Baugruppen derart, dass jede Baugruppe eine Mehrzahl von Chips aufweist. Die MEMS-Baugruppen können folglich insbesondere Arrays von MEMS-Bauelementen wie Mikrospiegeln aufweisen oder sein, also insbesondere eine quadratische Anordnung (wie einer 12x12-, 20x20 oder 24x24-Anordnung) von MEMS-Bauelementen aufweisen. Solche MEMS-Baugruppen können schließlich aus dem vereinzelten Trägerwafer-Chip-Verbund entnommen und weiterverarbeitet werden.The carrier wafer-chip assembly is then separated, for example by stealth dicing, into a plurality of MEMS assemblies such that each assembly comprises a plurality of chips. The MEMS assemblies can therefore comprise or be, in particular, arrays of MEMS components such as micromirrors, i.e., in particular, a square arrangement (such as a 12x12, 20x20, or 24x24 arrangement) of MEMS components. Such MEMS assemblies can then be removed from the separated carrier wafer-chip assembly and further processed.

Vor diesem Vereinzeln des Trägerwafer-Chip-Verbunds ist es besonders vorteilhaft, wenn ein Aufbringen des Trägerwafer-Chip-Verbunds auf ein zweites Trägerelement wie eine Klebefolie, ein Klebeband, eine Sägefolie, einen Wafer und/oder eine Glasplatte derart erfolgt, dass der Trägerwafer allein mit dem Trägerelement in Kontakt gebracht wird, wobei das zweite Trägerelement derart gestaltet ist, beispielsweise mittels eines Klebstoffs, dass nach dem Vereinzeln des Trägerwafer-Chip-Verbunds die MEMS-Baugruppen auf dem zweiten Trägerelement fixiert sind. Typischerweise wird dazu der Trägerwafer-Chip-Verbund so gedreht, dass sich das Trägerelement, beispielsweise eine Sägefolie, parallel zum Trägerwafer erstreckt, wobei der Trägerwafer in Richtung des Trägerelements orientiert ist. Das zweite Trägerelement kann identisch mit dem ersten Trägerelement sein.Before this separation of the carrier wafer-chip composite, it is particularly advantageous if the carrier wafer-chip composite is applied to a second carrier element such as an adhesive film, an adhesive tape, a sawing film, a wafer and/or a glass plate in such a way that the carrier wafer alone is brought into contact with the carrier element, wherein the second carrier element is designed in such a way, for example by means of an adhesive, that after the carrier wafer-chip assembly has been singulated, the MEMS assemblies are fixed to the second carrier element. Typically, for this purpose, the carrier wafer-chip assembly is rotated in such a way that the carrier element, for example a sawing film, extends parallel to the carrier wafer, wherein the carrier wafer is oriented in the direction of the carrier element. The second carrier element can be identical to the first carrier element.

Vorteilhafterweise umfassen oder sind die ersten MEMS-Strukturen Strukturen für Aktuatoren für MEMS-Mikrospiegel und die zweiten MEMS-Strukturen Strukturen für Spiegelplatten für MEMS-Mikrospiegel, wobei durch das Vereinzeln des Trägerwafer-Chip-Verbunds die MEMS-Baugruppen derart gebildet werden, dass jede MEMS-Baugruppe jeweils eine Mehrzahl von MEMS-Mikrospiegeln aufweist, wobei jeder der MEMS-Mikrospiegel einen der Aktuatoren und eine der Spiegelplatten aufweist.Advantageously, the first MEMS structures comprise or are structures for actuators for MEMS micromirrors and the second MEMS structures are structures for mirror plates for MEMS micromirrors, wherein the MEMS assemblies are formed by singulating the carrier wafer-chip assembly such that each MEMS assembly has a plurality of MEMS micromirrors, wherein each of the MEMS micromirrors has one of the actuators and one of the mirror plates.

Vorteilhafterweise weisen die Chips des Funktionswafers Metallkontakte auf, die auch als Metallpads bezeichnet werden. Diese können durch eine Rückseitenmetallisierung (Metallisierung der Rückseite eines Chips) erzeugt worden sein und/oder für Wafer-Level-Tests verwendet werden. Die Metallkontakte können aus Aluminium, Gold und/oder Kupfer bestehen oder dieses aufweisen. Auch können die Metallkontakte aus Legierungen wie AlCu und/oder AlSiCu bestehen oder diese aufweisen. Weiterhin können die Metallkontakte mit einer OPM (over pad metallization) versehen werden, bestehend oder aufweisend Nickel, Palladium und/oder Gold, beispielsweise in der Form von ENIG (electroless nickel immersion gold) und/oder ENEPIG (electroless nickel electroless palladium immersion gold). Vor der eigentlichen Rückseitenmetallisierung kann ein Passivieren der Rückseite des Chips erfolgen, also eine Passivierungsschicht aufgebracht werden, die Ausnehmungen aufweist, wobei die Ausnehmungen zur Aufnahme der Metallkontakte dienen. Eine solche Passivierungsschicht kann vorzugsweise aus Siliziumdioxid (SiO2) und/oder einem Siliziumnitrid (beispielsweise stöchiometrisches Siliziumnitrid, also Si3N4 und/oder ein nichtstöchiometrisches Siliziumnitrid, also ein Siliziumnitrid mit einer nichtstöchiometrischen Zusammensetzung) bestehen oder Siliziumdioxid und/oder ein Siliziumnitrid umfassen. In Fall von solchen Metallkontakten ist es weiterhin vorteilhaft, wenn nach dem Generieren des Trägerwafer-Chip-Verbunds die Metallkontakte durch Generierung von Ausnehmungen in dem Trägerwafer freigelegt werden.Advantageously, the chips of the functional wafer have metal contacts, also referred to as metal pads. These can be created by backside metallization (metallization of the back of a chip) and/or used for wafer-level tests. The metal contacts can consist of or comprise aluminum, gold, and/or copper. The metal contacts can also consist of or comprise alloys such as AlCu and/or AlSiCu. Furthermore, the metal contacts can be provided with an OPM (over pad metallization), consisting of or comprising nickel, palladium, and/or gold, for example in the form of ENIG (electroless nickel immersion gold) and/or ENEPIG (electroless nickel electroless palladium immersion gold). Before the actual backside metallization, the back of the chip can be passivated, i.e., a passivation layer can be applied that has recesses, which serve to accommodate the metal contacts. Such a passivation layer can preferably consist of silicon dioxide (SiO2) and/or a silicon nitride (for example, stoichiometric silicon nitride, i.e., Si3N4, and/or a non-stoichiometric silicon nitride, i.e., a silicon nitride with a non-stoichiometric composition) or comprise silicon dioxide and/or a silicon nitride. In the case of such metal contacts, it is further advantageous if, after generating the carrier wafer-chip composite, the metal contacts are exposed by generating recesses in the carrier wafer.

Die Chips sind vorzugsweise derart geformt, dass nach dem Vereinzeln des Funktionswafers zwei der Chips, vorzugsweise jeweils zwei der Chips, so nebeneinander angeordnet werden können, dass zumindest einer der zwei Chips den zweiten der zwei Chips zumindest bereichsweise seitlich mit einem Vorsprung überlappt. Mit anderen Worten weist also einer der beiden Chips einen seitlichen Vorsprung auf, der dazu ausgebildet ist, den zweiten Chip zu überlappen. Durch einen solchen seitlichen Überlapp wird eine höhere Stabilität des Trägerwafer-Chip-Verbunds und der Baugruppen erreicht. Für Details hinsichtlich eines solchen Ansatzes sei auf die DE 10 2023 204 321 verwiesen, die hiermit vollständig als Bestandteil der vorliegenden Anmeldung in diese integriert ist.The chips are preferably shaped such that, after the functional wafer has been singulated, two of the chips, preferably two of the chips each, can be arranged next to one another in such a way that at least one of the two chips laterally overlaps the second of the two chips at least in some areas with a projection. In other words, one of the two chips has a lateral projection that is designed to overlap the second chip. Such a lateral overlap achieves greater stability of the carrier wafer-chip assembly and the assemblies. For details regarding such an approach, please refer to DE 10 2023 204 321 which is hereby fully incorporated into the present application as part of it.

Gemäß einem zweiten Aspekt der Erfindung wird eine MEMS-Baugruppe vorgeschlagen, die nach einem Verfahren wie oben beschrieben hergestellt wird.According to a second aspect of the invention, a MEMS assembly is proposed which is manufactured by a method as described above.

Vorteile der ErfindungAdvantages of the invention

Die Erfindung ermöglicht es, den Herstellungsprozess von MEMS-Baugruppen für MEMS-basierte Vorrichtungen so zu gestalten, dass eine möglichst hohe Ausbeute erreicht wird. Genauer wird ein Ansatz vorgeschlagen, der auf einer getrennten Herstellung von Bestandteilen von MEMS-Bauelementen mit unterschiedlich hohen Ausbeuten basiert und der eingesetzt werden kann, wenn solche Baugruppen aus einer Vielzahl von MEMS-Bauelementen bestehen und ein SOI-basierter Wafer die Basis für eine der Bestandteile der MEMS-Baugruppen bildet.The invention enables the manufacturing process of MEMS assemblies for MEMS-based devices to be designed to achieve the highest possible yield. More specifically, an approach is proposed that is based on the separate production of MEMS component parts with different yields. This approach can be used when such assemblies consist of a plurality of MEMS components and an SOI-based wafer forms the basis for one of the components of the MEMS assemblies.

Darüber hinaus bietet die Erfindung weitere Vorteile: Der Ansatz ermöglicht durch eine parallelisierte Herstellung der zugrundeliegenden Wafer für die Bestandteile der MEMS-Baugruppen, wodurch die Gesamtdurchlaufzeit reduziert wird. Weiterhin wird das Handling bei dem Vereinzeln der MEMS-Chips vereinfacht.The invention also offers further advantages: The approach enables parallelized production of the underlying wafers for the components of the MEMS assemblies, thereby reducing the overall throughput time. Furthermore, handling during the separation of the MEMS chips is simplified.

Ein weiterer wichtiger Vorteil ist, dass durch die erfindungsgemäße getrennte Herstellung der MEMS-Bauelemente MEMS-Chips mit unterschiedlichen Spezifikationen und/oder Funktionalitäten verwendet werden können. Ein solches Vorgehen ist insbesondere dann vorteilhaft, wenn auf Basis kleiner MEMS-Chips (d.h. Chips für wenige MEMS-Bauelemente, beispielsweise in einer 2x2- oder 3x3-Anordnung) große MEMS-Baugruppen (d.h. mit einer Vielzahl von MEMS-Bauelementen, beispielsweise mit 20x20 oder 24x24 MEMS-Bauelementen) wie beispielsweise Mikrospiegel-Arrays aufgebaut werden sollen. Die MEMS-Chip-Varianten können dabei in getrennten Wafer-Prozessströmen hergestellt werden, was wiederum mehr Flexibilität bei der Chipauswahl bietet. Um eine einfache Qualitätskontrolle zu ermöglichen, können Rückseitenkontakte in die zu fertigenden MEMS-Chips integriert werden, die eine Vorauswahl durch elektrische Messungen ermöglichen.A further important advantage is that the separate production of the MEMS components according to the invention allows MEMS chips with different specifications and/or functionalities to be used. Such a procedure is particularly advantageous when large MEMS assemblies (i.e. with a large number of MEMS components, for example with 20x20 or 24x24 MEMS components), such as micromirror arrays, are to be constructed on the basis of small MEMS chips (i.e. chips for a few MEMS components, for example in a 2x2 or 3x3 arrangement). The MEMS chip variants can be produced in separate wafer process streams, which in turn allows for greater flexibility in chip selection. To facilitate quality control, backside contacts can be integrated into the MEMS chips being manufactured, allowing pre-selection through electrical measurements.

Die Erfindung kann insbesondere bei der Herstellung von großen Mikrospiegel-Arrays eingesetzt werden, für die typischerweise ein hoher optischer Füllfaktor erforderlich ist.The invention can be used in particular in the production of large micromirror arrays, which typically require a high optical fill factor.

Kurze Beschreibung der ZeichnungenShort description of the drawings

Ausführungsformen der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert.Embodiments of the invention are explained in more detail with reference to the drawings and the following description.

Es zeigen:

1A bis 1J schematische Querschnittsdarstellungen zur Erläuterung eines erfindungsgemäßen Verfahrens zum Herstellen von MEMS-Baugruppen;
2 schematische Querschnittsdarstellung zur Erläuterung eines zweiten erfindungsgemäßen Verfahrens zum Herstellen von MEMS-Baugruppen;
3A bis 3E schematische Querschnittsdarstellungen zur Erläuterung eines dritten erfindungsgemäßen Verfahrens zum Herstellen von MEMS-Baugruppen; und
4 in schematischer Form als Flussdiagramm ein beispielhaftes erfindungsgemäßes Verfahren zum Herstellen von MEMS-Baugruppen.

They show:

1A to 1J schematic cross-sectional representations to explain a method according to the invention for producing MEMS assemblies;
2 schematic cross-sectional view to explain a second method according to the invention for producing MEMS assemblies;
3A to 3E schematic cross-sectional views to explain a third method according to the invention for producing MEMS assemblies; and
4 in schematic form as a flow chart an exemplary method according to the invention for producing MEMS assemblies.

Ausführungsformen der ErfindungEmbodiments of the invention

In der nachfolgenden Beschreibung der Ausführungsformen der Erfindung werden gleiche oder ähnliche Elemente mit gleichen Bezugszeichen bezeichnet, wobei auf eine wiederholte Beschreibung dieser Elemente in Einzelfällen verzichtet wird. Die Figuren stellen den Gegenstand der Erfindung nur schematisch dar. In the following description of the embodiments of the invention, identical or similar elements are designated by the same reference numerals, whereby a repeated description of these elements is omitted in individual cases. The figures only schematically illustrate the subject matter of the invention.

Die 1A bis 1J zeigen schematische Querschnittsdarstellungen zur Erläuterung eines erfindungsgemäßen Verfahrens zum Herstellen von MEMS-Baugruppen.The 1A to 1J show schematic cross-sectional representations to explain a method according to the invention for producing MEMS assemblies.

1A zeigt einen Ausschnitt eines Funktionswafer 120 mit einer Mehrzahl von Chips 124 mit ersten MEMS-Strukturen 126. Bei diesen ersten MEMS-Strukturen 126 kann es sich beispielsweise um Strukturen für Aktuatoren für Mikrospiegel handeln. Der Funktionswafer 120 wird mit ersten MEMS-Strukturen 126 in einer definierten Chipgröße einschließlich einer Bondmetallisierung 130 bereitgestellt, die wie nachfolgend beschrieben der Befestigung an Elemente eines zweiten Wafers dienen wird. Der Abstand der einzelnen Chips 124 zueinander ist nicht entscheidend und kann frei gewählt werden, soweit ein Vereinzeln der Chips 124 möglich bleibt. 1A shows a section of a functional wafer 120 with a plurality of chips 124 with first MEMS structures 126. These first MEMS structures 126 can be, for example, structures for actuators for micromirrors. The functional wafer 120 is provided with first MEMS structures 126 in a defined chip size, including a bond metallization 130, which, as described below, will serve for attachment to elements of a second wafer. The distance between the individual chips 124 is not critical and can be freely selected, as long as singulation of the chips 124 remains possible.

Dargestellt ist in 1B das Ergebnis eines solchen Vereinzelns des Funktionswafers 120 in die Chips 124, beispielsweise mittels eines Plasma- und/oder Gasphasenätzens. Dieses Vereinzeln geht typischerweise, wie dargestellt, mit einem zumindest teilweisen Entfernen der die Chips seitlich umgebenden Bereiche 128 des Funktionswafers 120 durch den Ätzvorgang einher. Vor dem entsprechenden Ätzvorgang kann der Funktionswafer 120 wie in 1B gezeigt auf ein geeignetes erstes Trägerelement 102 wie beispielsweise eine Klebefolie aufgebracht werden, um die Chips 124 auch nach dem Vereinzeln zumindest temporär in einer festen Position auf einer Oberfläche 103 des ersten Trägerelements 102 zu halten, also zu fixieren.Shown in 1B the result of such a singulation of the functional wafer 120 into the chips 124, for example by means of plasma and/or gas phase etching. This singulation is typically accompanied, as shown, by an at least partial removal of the regions 128 of the functional wafer 120 laterally surrounding the chips by the etching process. Before the corresponding etching process, the functional wafer 120 can be 1B shown can be applied to a suitable first carrier element 102 such as an adhesive film in order to hold, i.e. fix, the chips 124 at least temporarily in a fixed position on a surface 103 of the first carrier element 102 even after singulation.

Anschließend werden wie in 1C dargestellt die vereinzelten Chips 124 aus dem Funktionswafer 120 entnommen. Hierfür kann ein Pick-and-Place-Verfahren eingesetzt werden, für das auf der Oberseite der Chips 124 entsprechende Flächen zum Greifen durch einen Pick-and-Place-Roboter vorgesehen sein können. In 1C ist die Richtung der Entnahme durch Pfeile 104 angedeutet, ebenso Positionen 106 möglicher Flächen zum Greifen der Chips 124.Then, as in 1C As shown, the separated chips 124 are removed from the functional wafer 120. For this purpose, a pick-and-place method can be used, for which corresponding surfaces for gripping by a pick-and-place robot can be provided on the top side of the chips 124. In 1C the direction of removal is indicated by arrows 104, as are positions 106 of possible surfaces for gripping the chips 124.

Die vereinzelten Chips 124 werden nun wie in 1D in Teilfigur (i) gezeigt mit einer Oberfläche 141 einer Funktionsschicht 142 eines SOI-basierten Wafers 140 verbunden, wobei der SOI-basierte Wafer 140 weiterhin einen Handlewafer 146 und eine zwischen Handlewafer 146 und Funktionsschicht 142 angeordnete Siliziumdioxidschicht 144 (BOX) aufweist. Hierbei weist die Funktionsschicht 142 zweite MEMS-Strukturen 143 auf. Im gezeigten Beispiel werden die Chips 124 auf die Oberfläche 141 zubewegt, beispielhaft verdeutlicht durch einen Pfeil 145 für einen gerade zu platzierenden Chip 125. Es ist zu beachten, dass vorzugsweise die ersten MEMS-Strukturen 126 eines einzelnen Chips 124 in Kombination mit einer geeigneten Anzahl von zweiten MEMS-Strukturen 143 der Funktionsschicht 142 des SOI-basierten Wafers 140 zusammen in eine Mehrzahl von identischen MEMS-Bauelementen pro Chip 124 resultieren können. Um die Figuren allgemein zu halten, wurde darauf verzichtet, in diesen einzelne MEMS-Bauelemente pro Chip 124 kenntlich zu machen, stattdessen sind nur durchgehende schraffierte Flächen für die ersten und zweiten MEMS-Strukturen 126, 143 eingezeichnet.The isolated chips 124 are now as in 1D shown in sub-figure (i) connected to a surface 141 of a functional layer 142 of an SOI-based wafer 140, wherein the SOI-based wafer 140 further comprises a handle wafer 146 and a silicon dioxide layer 144 (BOX) arranged between the handle wafer 146 and the functional layer 142. In this case, the functional layer 142 comprises second MEMS structures 143. In the example shown, the chips 124 are moved towards the surface 141, exemplified by an arrow 145 for a chip 125 that is just about to be placed. It should be noted that preferably the first MEMS structures 126 of an individual chip 124 in combination with a suitable number of second MEMS structures 143 of the functional layer 142 of the SOI-based wafer 140 can together result in a plurality of identical MEMS components per chip 124. In order to keep the figures general, individual MEMS components per chip 124 have not been identified; instead, only continuous hatched areas for the first and second MEMS structures 126, 143 are shown.

In dem in Teilfigur (i) der 1D dargestellten Beispiel wurden die Chips 124 vor ihrer Verbindung mit dem SOI-basierten Wafer 140 um 180° um eine Achse parallel zur Oberfläche 141 gedreht. Auch der SOI-basierte Wafer 140 weist Bondmetallisierungen 132 auf, die zum Verbinden mit den Chips 124 mit deren Bondmetallisierungen 130 verbunden werden und Bondverbindungen 131 ausbilden. Teilfigur (ii) der 1D zeigt eine Draufsicht auf einen SOI-basierten Wafers 140 mit einer Funktionsschicht 142, auf den in bestimmten Positionen bereits Chips 124 aufgebracht worden sind. Gezeigt ist insbesondere auch die bereits in Teilfigur gezeigte Reihe von drei Chips 124 sowie Bereiche mit zweiten MEMS-Strukturen 143, deren Positionen noch nicht mit Chips 124 belegt sind. Der in dieser Teilfigur (ii) gezeigte Wafer 140 ist, ebenso wie die Wafer in den anderen Figuren, nur ausschnittsweise dargestellt, wobei sich Bereiche mit zweiten MEMS-Strukturen 143 und Positionen mit bereits platzierten Chips 124 zu den Seiten hin fortsetzen können, was in der Teilfigur durch die Punkte 148 angedeutet ist.In the case shown in sub-figure (i) of the 1D In the example shown, the chips 124 were rotated 180° around an axis parallel to the surface 141 before being connected to the SOI-based wafer 140. The SOI-based wafer 140 also has bond metallizations 132, which are connected to the bond metallizations 130 of the chips 124 to form bond connections 131. Partial figure (ii) of the 1D shows a top view of an SOI-based wafer 140 with a functional layer 142, onto which chips 124 have already been applied in certain positions. Also shown, in particular, is the row of three chips 124 already shown in the partial figure, as well as regions with second MEMS structures 143, the positions of which are not yet occupied by chips 124. The wafer 140 shown in this partial figure (ii), like the wafers in the other figures, is only shown in detail, whereby regions with second MEMS structures 143 and positions with already placed chips 124 can continue to the sides, which is indicated in the partial figure by the points 148.

Ein wichtiger Vorteil bei diesem Vorgehen ist, dass durch geeignete Testverfahren die Chips 124 vor dem Verbinden mit dem SOI-basierten Wafer 140 selektiert werden können, um allein Chips 124 zu verwenden, die definierten Kriterien genügen. Dies ist insbesondere dann hilfreich, wenn die ersten MEMS-Strukturen 126 der Chips 124 deutlich schwieriger herzustellen sind als die zweiten MEMS-Strukturen des SOI-basierten Wafers.An important advantage of this approach is that, using suitable testing methods, the chips 124 can be selected before being connected to the SOI-based wafer 140, in order to use only chips 124 that meet defined criteria. This is particularly helpful when the first MEMS structures 126 of the chips 124 are significantly more difficult to manufacture than the second MEMS structures of the SOI-based wafer.

Anschließend wird, wie in 1E gezeigt, zur Stabilisierung ein Trägerwafer-Chip-Verbund 105 erzeugt, indem eine Oberfläche 151 eines Trägerwafers 150 mit den Chips 124 derart verbunden wird, dass die Funktionsschicht 142 und der Trägerwafer 150 auf gegenüberliegenden Seiten 121, 122 der Chips 124 angeordnet sind.Then, as in 1E shown, for stabilization, a carrier wafer-chip composite 105 is produced by connecting a surface 151 of a carrier wafer 150 to the chips 124 such that the functional layer 142 and the carrier wafer 150 are arranged on opposite sides 121, 122 of the chips 124.

Nun kann ein Drehen des Trägerwafer-Chip-Verbunds 105 um 180° um eine zur Oberfläche 141 der Funktionsschicht 142 parallele Achsen erfolgen und anschließend der Handlewafer 146 und die Siliziumdioxidschicht 144 entfernt werden. Das Ergebnis ist in 1F gezeigt. Vor einem solchen Drehen des Trägerwafer-Chip-Verbunds 105 kann der Trägerwafer 150 rückgedünnt werden.Now, the carrier wafer-chip assembly 105 can be rotated by 180° about an axis parallel to the surface 141 of the functional layer 142, and then the handle wafer 146 and the silicon dioxide layer 144 can be removed. The result is shown in 1F shown. Before such a rotation of the carrier wafer-chip assembly 105, the carrier wafer 150 can be thinned back.

Dies vereinfacht den nun nachfolgenden Schritt des Freistellens der ersten und zweiten MEMS-Strukturen 126, 143, beispielsweise durch ein Siliziumopferschichtätzen. 1G zeigt den Trägerwafer-Chip-Verbund 105 nach einem solchen Schritt des Freistellens, wobei hier die freigestellten ersten MEMS-Strukturen 126' und die freigestellten zweiten MEMS-Strukturen 143' zur Verdeutlichung mit einer anderen Schraffur verwehen wurden als die ersten MEMS-Strukturen 126 und die zweiten MEMS-Strukturen 143 der vorhergehenden Figuren.This simplifies the subsequent step of exposing the first and second MEMS structures 126, 143, for example by silicon sacrificial layer etching. 1G shows the carrier wafer-chip assembly 105 after such a step of isolating, wherein the isolating first MEMS structures 126' and the isolating second MEMS structures 143' have been hatched with a different hatching than the first MEMS structures 126 and the second MEMS structures 143 of the previous figures for clarity.

Das nun folgende Vereinzeln in einzelne MEMS-Baugruppen 100, die jeweils mehrere Chips 124 umfassen, erfolgt mittels geeigneter Vereinzelungsverfahren, beispielsweise durch ein Stealth Dicing wie in den 1H bis 1J veranschaulicht. Hierzu wird der Trägerwafer-Chip-Verbund 105 auf ein zweites Trägerelement 160 aufgebracht, bei dem es sich im vorliegenden beispielhaften Fall um eine klebende Sägefolie handelt. Nach Durchtrennen des Trägerwafers 150 seitlich der zu lösenden MEMS-Baugruppe 100, dargestellt durch die blitzförmigen Symbole 156, wird die Sägefolie 160 gedehnt. Dies ist in der 1I angedeutet durch die Pfeile 154 und den seitlichen Abstand zwischen der MEMS-Baugruppe 100 und dem Rest 152 des Trägerwafers 150 im Vergleich zu 1H. Schließlich kann die MEMS-Baugruppe 100 wie in 1J gezeigt von der Sägefolie 160 abgelöst (in Richtung der Pfeile 180) und somit dem vereinzelten Trägerwafer-Chip-Verbund 105 entnommen und dann weiterverarbeitet werden. Zum einfachen Weiterverarbeiten können Auflageelemente 190 von den Seiten her, d.h. in Richtung der eingezeichneten Pfeile 192, unter den entnommenen Trägerwafer-Chip-Verbund 105 geschoben werden.The subsequent dicing into individual MEMS assemblies 100, each comprising several chips 124, is carried out by means of suitable dicing methods, for example by stealth dicing as in the 1H to 1J illustrated. For this purpose, the carrier wafer-chip composite 105 is applied to a second carrier element 160, which in the present exemplary case is an adhesive sawing foil. After severing the carrier wafer 150 laterally of the MEMS assembly 100 to be removed, represented by the lightning-shaped symbols 156, the sawing foil 160 is stretched. This is shown in the 1I indicated by the arrows 154 and the lateral distance between the MEMS assembly 100 and the remainder 152 of the carrier wafer 150 compared to 1H Finally, the MEMS assembly 100 can be assembled as shown in 1 year shown, are detached from the sawing foil 160 (in the direction of the arrows 180) and thus removed from the separated carrier wafer-chip assembly 105 and then further processed. For easy further processing, support elements 190 can be pushed from the sides, ie in the direction of the arrows 192, under the removed carrier wafer-chip assembly 105.

2 zeigt nun eine schematische Querschnittsdarstellung zur Erläuterung eines zweiten erfindungsgemäßen Verfahrens zum Herstellen von MEMS-Baugruppen 100. Dieses Verfahren unterscheidet sich von dem Verfahren gemäß den 1A bis 1J lediglich dadurch, dass die Chips 124 derart ausgebildet sind, dass diese nach dem Vereinzeln des Funktionswafers 120 so nebeneinander angeordnet werden können, dass bei zwei nebeneinander angeordneten Chips 124 einer der beiden Chips 124 den anderen der beiden Chips 124 zumindest bereichsweise seitlich überlappt. Wie in 2 zu erkennen ist, weist jeder der Chips 124 entsprechend einen seitlichen Vorsprung 127 auf, der dazu ausgebildet ist, den jeweils seitlich rechts angeordneten Chip 124 zu überlappen. 2 now shows a schematic cross-sectional view to explain a second method according to the invention for producing MEMS assemblies 100. This method differs from the method according to the 1A to 1J merely in that the chips 124 are designed in such a way that, after the functional wafer 120 has been singulated, they can be arranged next to one another in such a way that, when two chips 124 are arranged next to one another, one of the two chips 124 laterally overlaps the other of the two chips 124 at least in some areas. As in 2 As can be seen, each of the chips 124 has a lateral projection 127 which is designed to overlap the respective chip 124 arranged on the right side.

Die 3A bis 3E zeigen nun schematische Querschnittsdarstellungen zur Erläuterung eines dritten erfindungsgemäßen Verfahrens zum Herstellen von MEMS-Baugruppen 100. Im Gegensatz zu den zuvor gezeigten Ausführungsformen ist hier eine Passivierungsschicht 110 mit Ausnehmungen Bestandteil des Funktionswafers 120, wobei sich die Passivierungsschicht 110 auf der der Bondmetallisierung 130 abgewandten Seite des Funktionswafers 120, also der Rückseite, befindet. In den Ausnehmungen befinden sich, wie in 3A zu erkennen ist, Metallkontakte 112, die auch als Rückseitenkontakte 112 bezeichnet werden und im Rahmen einer Rückseitenmetallisierung hergestellt werden können und zum Durchführen von Wafer-Level-Tests dienen können. In 3A sind daher rein beispielhaft Kontaktnadeln 114 zur Durchführung solcher Wafer-Level-Tests dargestellt. Anhand der Ergebnisse der Wafer-Level-Tests kann eine Auswahl der weiterzuverarbeitenden Chips 124 erfolgen.The 3A to 3E now show schematic cross-sectional representations to explain a third method according to the invention for producing MEMS assemblies 100. In contrast to the previously shown embodiments, here a passivation layer 110 with recesses is a component of the functional wafer 120, wherein the passivation layer 110 is located on the side of the functional wafer 120 facing away from the bond metallization 130, i.e. the rear side. In the recesses, as in 3A can be seen, metal contacts 112, which are also referred to as backside contacts 112 and are manufactured as part of a backside metallization and can be used to perform wafer-level tests. In 3A Contact pins 114 for performing such wafer-level tests are therefore shown purely as examples. Based on the results of the wafer-level tests, a selection of the chips 124 to be further processed can be made.

Die in den 3B bis 3E dargestellten Verfahrensschritte sind identisch mit den in den 1B bis 1G gezeigten Verfahrensschritten, wobei allerdings sich an das Erzeugen des Trägerwafer-Chip-Verbunds 105 ein Freistellen der Metallkontakte 112 durch Bilden von Ausnehmungen 158 in dem Trägerwafer 150 anschließt.The 3B to 3E The process steps shown are identical to those in the 1B to 1G shown method steps, wherein, however, the production of the carrier wafer-chip composite 105 is followed by exposing the metal contacts 112 by forming recesses 158 in the carrier wafer 150.

4 zeigt in schematischer Form als Flussdiagramm 400 ein beispielhaftes erfindungsgemäßes Verfahren zum Herstellen von MEMS-Baugruppen 100. 4 shows in schematic form as a flow chart 400 an exemplary method according to the invention for producing MEMS assemblies 100.

Zuerst erfolgt ein Bereitstellen 410 eines Funktionswafers 120 mit einer Mehrzahl von Chips 124 mit ersten MEMS-Strukturen 126. Dieser Funktionswafer 120 wird in Schritt 420 in die Chips 124 vereinzelt. Anschließend können die Chips 124 in Schritt 430 aus dem Funktionswafer 120 entnommen werden.First, a functional wafer 120 having a plurality of chips 124 with first MEMS structures 126 is provided 410. This functional wafer 120 is separated into chips 124 in step 420. The chips 124 can then be removed from the functional wafer 120 in step 430.

Unabhängig zu diesen Schritten erfolgt ein Bereitstellen 440 eines SOI-basierten Wafers 140, wobei der SOI-basierte Wafer 140 eine Funktionsschicht 142 mit zweiten MEMS-Strukturen 143, einen Handlewafer 146 und eine zwischen Handlewafer 146 und Funktionsschicht 142 angeordnete Siliziumdioxidschicht 144 aufweist.Independently of these steps, an SOI-based wafer 140 is provided 440, wherein the SOI-based wafer 140 has a functional layer 142 with second MEMS structures 143, a handle wafer 146 and a silicon dioxide layer 144 arranged between the handle wafer 146 and the functional layer 142.

Durch Verbinden mindestens eines Teils der aus dem Funktionswafer 120 entnommenen Chips 124 mit einer Oberfläche 141 der Funktionsschicht 142 und einer Oberfläche 151 eines Trägerwafers 150 derart, dass die Funktionsschicht 142 und der Trägerwafer 150 auf gegenüberliegenden Seiten 121, 122 der Chips 124 angeordnet sind, erfolgt ein Erzeugen 450 eines Trägerwafer-Chip-Verbunds 105.By connecting at least a portion of the chips 124 removed from the functional wafer 120 to a surface 141 of the functional layer 142 and a surface 151 of a carrier wafer 150 such that the functional layer 142 and the carrier wafer 150 are arranged on opposite sides 121, 122 of the chips 124, a carrier wafer-chip composite 105 is created 450.

In den nachfolgenden Schritten erfolgt ein Entfernen 460 des Handlewafers 146 und der Siliziumdioxidschicht 144 nach dem Erzeugen 450 des Trägerwafer-Chip-Verbunds 105 sowie dann ein Freistellen 470 der ersten MEMS-Strukturen 126 und der zweiten MEMS-Strukturen 143 des Trägerwafer-Chip-Verbunds 105.In the subsequent steps, the handle wafer 146 and the silicon dioxide layer 144 are removed 460 after the carrier wafer-chip assembly 105 has been produced 450, and then the first MEMS structures 126 and the second MEMS structures 143 of the carrier wafer-chip assembly 105 are exposed 470.

Vor dem nun folgenden Vereinzeln 480 des Trägerwafer-Chip-Verbunds 105 kann ein Aufbringen 475 des Trägerwafer-Chip-Verbunds 105 auf ein zweites Trägerelement 160 wie eine Sägefolie derart erfolgen, dass der Trägerwafer 150 allein mit dem zweiten Trägerelement 160 in Kontakt gebracht wird. Das Vereinzeln 480 des Trägerwafer-Chip-Verbunds 105 erfolgt nach dem Freistellen 470 in eine Mehrzahl von MEMS-Baugruppen 100 derart, dass jede MEMS-Baugruppe 100 eine Mehrzahl von Chips 124 aufweist. Schließlich werden die MEMS-Baugruppen 100 in Schritt 490 aus dem vereinzelten Trägerwafer-Chip-Verbund 105 entnommen.Before the subsequent singulation 480 of the carrier wafer-chip assembly 105, the carrier wafer-chip assembly 105 can be applied 475 to a second carrier element 160, such as a dicing foil, such that the carrier wafer 150 is brought into contact only with the second carrier element 160. The singulation 480 of the carrier wafer-chip assembly 105 takes place after the separation 470 into a plurality of MEMS assemblies 100 such that each MEMS assembly 100 has a plurality of chips 124. Finally, the MEMS assemblies 100 are removed from the singulated carrier wafer-chip assembly 105 in step 490.

Die Erfindung ist nicht auf die hier beschriebenen Ausführungsbeispiele und die darin hervorgehobenen Aspekte beschränkt. Vielmehr ist innerhalb des durch die Ansprüche angegebenen Bereichs eine Vielzahl von Abwandlungen möglich, die im Rahmen fachmännischen Handelns liegen.The invention is not limited to the embodiments described here and the aspects highlighted therein. Rather, numerous modifications are possible within the scope of the claims, which are within the scope of expert practice.

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Zitierte PatentliteraturCited patent literature

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Claims

A method for manufacturing MEMS assemblies (100), comprising the following steps: a. Providing (410) a functional wafer (120) having a plurality of chips (124) with first MEMS structures (126); b. Providing (440) an SOI-based wafer (140), wherein the SOI-based wafer (140) has a functional layer (142) with second MEMS structures (143), a handle wafer (146), and a silicon dioxide layer (144) arranged between the handle wafer (146) and the functional layer (142); c. Dicing (420) the functional wafer (120) into chips (124); d. Removing (430) the diluted chips (124) from the functional wafer (120); e. Creating (450) a carrier wafer-chip assembly (105) by connecting at least a portion of the removed chips (124) to a surface (141) of the functional layer (142) and a surface (151) of a carrier wafer (150) such that the functional layer (142) and the carrier wafer (150) are arranged on opposite sides (121, 122) of the chips (124); f. Removing (460) the handle wafer (146) and the silicon dioxide layer (144) after creating (450) the carrier wafer-chip assembly (105); g. Isolating (470) the first MEMS structures (126) and the second MEMS structures (143) of the carrier wafer-chip assembly (105) after removing (460) the handle wafer (146) and the silicon dioxide layer (144); h. Singulating (480) the carrier wafer-chip assembly (105) after the isolating (470) into a plurality of MEMS assemblies (100) such that each MEMS assembly (100) has a plurality of chips (124); and i. Removing (490) the MEMS assemblies (100) from the singulated carrier wafer-chip assembly (105).

Procedure according to Claim 1 , wherein before the singulation (420) of the functional wafer (120) the functional wafer (120) is applied to a first carrier element (102), wherein the first carrier element (102) is designed such that after the singulation (420) of the functional wafer (120) the singulated chips (124) are fixed on the first carrier element (102).

Procedure according to Claim 1 or 2 , wherein the first MEMS structures (126) and/or the second MEMS structures (143) comprise or are structures for one or more MEMS components such as MEMS sensors and/or MEMS actuators, for example MEMS inertial sensors, MEMS pressure sensors, MEMS microphones, MEMS micromirrors and/or MEMS resonators.

Method according to one of the preceding claims, wherein the first MEMS structures (126) comprise or are structures for actuators for MEMS micromirrors and the second MEMS structures (143) comprise or are structures for mirror plates for MEMS micromirrors, wherein the MEMS assemblies (100) are formed by the singulation (480) of the carrier wafer-chip assembly (105) such that each MEMS assembly (100) has a plurality of MEMS micromirrors, wherein each of the MEMS micromirrors has one of the actuators and one of the mirror plates.

Method according to one of the preceding claims, wherein the carrier wafer (150) is re-thinned before the removal (460) of the handle wafer (146).

Method according to one of the preceding claims, wherein, before the singulation (480) of the carrier wafer-chip composite (105), the carrier wafer-chip composite (105) is applied (475) to a second carrier element (160) in such a way that the carrier wafer (150) is brought into contact with the second carrier element (160) alone, wherein the second carrier element (160) is designed in such a way that after the singulation (480) of the carrier wafer-chip composite (105), the MEMS assemblies (100) are fixed on the second carrier element (160).

Method according to one of the preceding claims, wherein before the singulation (420) of the functional wafer (120), a wafer-level test is carried out to test one or more of the chips (124), and preferably a selection of the tested chips (124) for the production (450) of the carrier wafer-chip assembly (105) is carried out on the basis of the wafer-level test.

Method according to one of the preceding claims, wherein the chips (124) of the functional wafer (120) have metal contacts (112).

Procedure according to Claim 8 , wherein after the production of the carrier wafer-chip composite (105), the metal contacts (112) of the chips (124) are exposed by generating recesses (158) in the carrier wafer (150).

Method according to one of the preceding claims, wherein the chips (124) are shaped such that after the separation (420) of the functional wafer (120), two of the chips (124) can be arranged next to one another such that at least one of the two chips (124) laterally overlaps the second of the two chips (124) at least in regions with a projection (127).

MEMS assembly (100) manufactured by a method according to any one of the preceding claims.