DE102011119914A1

DE102011119914A1 - Optoelektronische Vorrichtung und Verfahren zur Herstellung derselben

Info

Publication number: DE102011119914A1
Application number: DE102011119914A
Authority: DE
Inventors: De-Shan Kuo; Tsun-Kai Ko
Original assignee: Epistar Corp
Current assignee: Epistar Corp
Priority date: 2010-12-02
Filing date: 2011-12-01
Publication date: 2012-06-06
Also published as: US8507925B2; US20130292720A1; US9093605B2; US20120138980A1; TW201225334A; TWI419367B

Abstract

Eine optoelektronische Vorrichtung mit: einem Substrat (101, 201, 301) mit einer ersten Oberfläche (1011, 2011, 3011) und einer Normalen-Richtung (N) senkrecht zu der ersten Oberfläche (1011, 2011, 3011); mehreren ersten Halbleiterstäben (1021, 2021, 3021), die auf der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301) ausgebildet sind, das Substrat (101, 201, 301) kontaktieren und ein Teil des ersten Substrats (101, 201, 301) freilegen; einer ersten Schutzschicht (1031, 1032, 2031, 2032), die auf den Seitenwänden der mehreren ersten Halbleiterstäben (1021, 2021, 3021) und dem freigelegten Teil der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301) ausgebildet sind; einer ersten Pufferschicht (105, 205), die auf den mehreren ersten Halbleiterstäben (1021, 2021, 3021) ausgebildet ist, wobei die erste Pufferschicht (205) eine erste Oberfläche und eine von der ersten Oberfläche abgewandte zweite Oberfläche aufweist, und die mehreren ersten Halbleiterstäbe (1021, 2021, 3021) die erste Oberfläche direkt kontaktieren; und mindestens eine erste Aussparungskomponente (104, 204), die inmitten der ersten Hableiterstäbe (1021, 2021, 3021), der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301) und der ersten Oberfläche der ersten Pufferschicht (205) ausgebildet sind, wobei eine Breite (B) der ersten Aussparungskomponente (105) ferner als die größte Abmessung der ersten Aussparungskomponenten (104, 204) senkrecht zur Normalen-Richtung (N) des Substrats (101, 201, 301) definiert ist und eine Höhe (H) der ersten Aussparungskomponenten (104, 204) ferner als die größte Abmessung der ersten Aussparungskomponenten (104, 204) parallel zur Normalen-Richtung (N) des Substrats (101, 201, 301) definiert ist und das Verhältnis der Höhe (H) und der Breite (B) der ersten Aussparungskomponenten (104, 204) 1/5 bis 3 beträgt.

Description

Die vorliegende Erfindung betrifft eine optoelektronische Vorrichtung mit einer Aussparungskomponente, die in einer Halbleiterschicht ausgebildet ist.
Nach der Theorie der Lichtstrahlung von Licht emittierenden Dioden (LED) wird Licht durch die Energie erzeugt, die von dem Elektron freigesetzt wird, das sich zwischen dem n-Typ Halbleiter und dem p-Typ Halbleiter bewegt. Da sich die Theorie der Lichtstrahlung einer LED von der eines glühenden Lichtes, das ein Filament heizt, unterscheidet, wird die LED als eine „kalte” Lichtquelle bezeichnet.
Außerdem ist die LED nachhaltiger, langlebiger, leichter und handlicher, und weist einen geringeren Energieverbrauch auf und wird folglich als eine neue, zukünftige Lichtquelle für den Beleuchtungsmarkt angesehen. Die LED kann in verschiedenen Anwendungen wie Straßenverkehrsampeln, Hintergrundbeleuchtungsmodulen, Straßenbeleuchtung, und medizinische Instrumenten angewendet werden, und ersetzt fortschreitend die traditionellen Lichtquellen.
Eine optoelektronische Vorrichtung umfasst: ein Substrat mit einer ersten Oberfläche und einer Normalen-Richtung senkrecht zur ersten Oberfläche; mehrere erste Halbleiterstäbe, die auf der ersten Oberfläche des Substrats ausgebildet sind, das Substrat kontaktieren und einen Teil der ersten Oberfläche des Substrats freilegen; eine erste Schutzschicht, die auf den Seitenwänden der mehreren ersten Halbleiterstäbe und dem freigelegten Teil der ersten Oberfläche des Substrats ausgebildet ist; eine erste Pufferschicht, die auf den mehreren ersten Halbleiterstäben ausgebildet ist, wobei die erste Pufferschicht eine erste Oberfläche und eine von der ersten Oberfläche abgewandete zweite Oberfläche aufweist, und wobei die mehreren ersten Halbleiterstäbe in einem direkten Kontakt mit der ersten Oberfläche stehen; und mindestens eine erste Aussparungskomponente oder erste Hohlkomponente oder erste Hohlraumkomponente, die inmitten (oder zwischen) der ersten Halbleiterstäbe, der ersten Oberfläche des Substrats und der ersten Oberfläche der Pufferschicht ausgebildet ist, wobei die Breite der ersten Aussparungskomponente ferner als die größte Abmessung der ersten Aussparungskomponente senkrecht zur Normalen-Richtung des Substrats definiert ist und die Höhe der ersten Aussparungskomponente ferner als die größte Abmessung der erste Aussparungskomponente parallel zur Normalen-Richtung des Substrats definiert ist und das Verhältnis der Höhe und der Breite der ersten Aussparungskomponente 1/5 bis 3 ist.
Die beigefügten Zeichnungen sind beigefügt, um das Verständnis der Anmeldung zu erleichtern, und sind hierin einbezogen und stellen einen Teil dieser Beschreibung dar. Die Zeichnungen veranschaulichen Ausführungsformen der Anmeldung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Anmeldung zu veranschaulichen.
1A bis 1D, 1F bis 1G veranschaulichen einen Prozessablauf eines Verfahrens zur Herstellung einer optoelektronischen Vorrichtung gemäß einer Ausführungsform der vorliegenden Anmeldung;
1E veranschaulicht ein Rasterelektronenmikroskop(SEM)-Bild einer Ausführungsform der vorliegenden Anmeldung;
2 veranschaulicht eine Schnittzeichnung einer Struktur gemäß einer Ausführungsform der vorliegenden Anmeldung;
3A bis 3F veranschaulichen einen Prozessablauf eines Verfahrens zur Herstellung einer optoelektronischen Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Anmeldung.
Es wird ein detaillierter Bezug auf die bevorzugten Ausführungsformen der vorliegenden Anmeldung genommen, und Beispiele davon sind in den beiliegenden Zeichnungen veranschaulicht. Wo immer möglich werden die selben Bezugszeichen in den Figuren und der Beschreibung verwendet, um Bezug zu gleichen oder ähnlichen Teilen zu nehmen.
Die vorliegende Anmeldung beschreibt eine optoelektronische Vorrichtung und ein Verfahren zur Herstellung der optoelektronischen Vorrichtung. Um ein vollständiges Verständnis der vorliegenden Anmeldung zu erlangen, soll Bezug auf die folgende Beschreibung und die Veranschaulichungen genommen werden.
Die 1A bis 1G veranschaulichen einen Prozessablauf eines Verfahrens zur Herstellung einer optoelektronischen Vorrichtung gemäß einer ersten Ausführungsform der vorliegenden Anmeldung. Die 1A zeigt ein Substrat 101 mit einer Normalen-Richtung N einer ersten Oberfläche 1011. Eine erste Halbleiterschicht 102 ist auf der ersten Oberfläche 1011 des ersten Substrats 101 ausgebildet.
Wie die 1B zeigt, wird die erste Halbleiterschicht 102 geätzt, um mehrere erste Halbleiterstäbe 1021 oder erste Halbleiterstreben 1021 oder erste Halbleiterbarren 1021 auf der ersten Oberfläche 1011 des Substrats 101 auszubilden. In einer Ausführungsform wird die erste Halbleiterschicht 102 geätzt, um mindestens eine Aussparungskomponente oder Hohlkomponente oder Hohlraumkomponente wie eine Pore, ein Loch, eine Bohrung, ein Stiftloch oder eine Grube durch einen Ätzprozess des elektrochemischen Ätzens auszubilden; anisotropisches Ätzen wie Trockenätzen, wie induktiv gekoppeltes Plasmareaktionsionenätzen (ICP-RIE); Nassätzen mit einer wässrigen Lösung mit mindestens einem aus H₂SO₄, H₃PO₄, H₂C₂O₄, HCl, KOH und NaOH, Ethylenglykollösung oder eine Mischung daraus. In einer Ausführungsform können mindestens zwei Aussparungskomponenten sich zu einer Masche (oder Netz oder Schlinge) oder einer porösen Struktur verbinden. Ein Verfahren zur Herstellung der Aussparungskomponente ist beispielsweise in der deutschen Patentanmeldung mit Aktenzeichen 10 2011 053 790.2 beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig einbezogen wird.
Anschließend wird, wie die 1C zeigt, eine Schutzschicht 103 auf der Oberfläche der ersten Halbleiterstäbe 1021 und dem freigelegten Teil des Substrats 1011 ausgebildet, die eine erste Schutzschicht 1031, die auf den Seitenwänden der ersten Halbleiterstäbe 1021 ausgebildet ist, eine zweite Schutzschicht 1032, die auf der freigelegten Oberfläche des Substrats 1011 ausgebildet ist, und eine dritte Schutzschicht 1033, die auf der Deckfläche der ersten Halbleiterstäbe 1021 ausgebildet ist, aufweist. In einer Ausführungsform wird die Schutzschicht 103 durch das Verfahren des „spin an glass”-Beschichtens (SOG) ausgebildet und das Material der Schutzschicht 103 kann SiO₂, HSQ (Hydrogensilsesquioxan) oder HSQ (Hydrogensilesquioxan), MSQ (Methylsilsesquioxan) oder MSQ (Methylsequioxan), und Polymer von Silsesquioxan oder Polymer von Silsequioxan sein.
Anschließend wird eine erste Pufferschicht 105 nach dem Abtragen der dritten Schutzschicht 1033 ausgebildet, wobei die erste Pufferschicht 105 oben auf den mehreren ersten Halbleiterstäben 1021 durch ein epitaxiales laterales Überwachsen(ELOG)-Verfahren aufgewachsen wird. Wie die 1C zeigt, wird während des Aufwachens der ersten Pufferschicht 105 mindestens eine erste Aussparungskomponente 104 inmitten zweier benachbarter erster Halbeiterstäbe 1021, dem Substrat 102 und der ersten Pufferschicht 105 ausgebildet. Die erste Aussparungskomponente 104 kann hierbei ein mit Luft gefüllter Hohlraum sein, es ist jedoch auch vorstellbar, dass der Hohlraum evakuiert oder mit einem Schutz- oder Prozessgas wie Argon gefüllt ist, abhängig von den Prozessbedingungen bei dem Aufbringen oder Aufwachsen der ersten Pufferschicht 105. In dieser Ausführungsform wird durch das Verwenden der ersten Schutzschicht 1031, um die Seitenwände der ersten Halbleiterstäbe 1021 zu bedecken, die Vorzugsrichtung des Aufwachsens kontrolliert. Vorzugsweise kann das Aufwachsen durch die Verwendung der ersten Schutzschicht 1031 so kontrolliert werden, so dass die erste Pufferschicht 105 nicht auf der ersten Schutzschicht 1031 und der zweiten Schutzschicht 1032 aufwachst. Insbesondere kann die erste und zweite Schutzschicht 1031, 1032 in einer bevorzugten Ausführungsform die ersten Halbleiterstäbe 1021 vor einem Aufwachsen der ersten Pufferschicht 205 in den Bereichen, in denen die dritten und vierten Schutzschicht 1031, 1032 ausgebildet ist, schützen. In einer Ausführungsform dieser Anmeldung kann die erste Halbleiterschicht 102 oder die erste Pufferschicht 105 eine unbeabsichtigt dotierte Schicht, eine undotierte Schicht oder eine n-Typ dotierte Schicht sein.
Die 1E veranschaulicht Rasterelektronenmikroskop(SEM)-Aufnahmen der ersten Aussparungskomponente 104 gemäß einer Ausführungsform der vorliegenden Erfindung. Wie die 1E zeigt, kann die erste Aussparungskomponente 104 eine eigenständige Aussparungskomponente 1041 wie eine Pore, ein Loch, eine Bohrung, ein Stiftloch oder eine Grube sein; oder mindestens zwei erste Aussparungskomponenten 104 können sich zu einer Masche oder einer porösen Struktur 1042 verbinden.
Wie die 1D zeigt, kann eine Schnittansicht der ersten Aussparungskomponente 104 vollständig auf die Normalen-Richtung N des Substrats 101 bezogen oder abgebildet werden und dabei eine Breite W und eine Höhe H aufweisen, so dass die Breite W der ersten Aussparungskomponente 104 als die größte Abmessung der ersten Aussparungskomponente 104 senkrecht zur Normalen-Richtung N des Substrats 101 definiert ist und die Höhe H der ersten Aussparungskomponente 104 als die größte Abmessung der ersten Aussparungskomponente 104 parallel zur Normalen-Richtung N des Substrats 101 definiert ist. Die Breite W der ersten Aussparungskomponente 104 kann 50 nm bis 600 nm, 50 nm bis 500 nm, 50 nm bis 400 nm, 50 nm bis 300 nm, 50 nm bis 200 nm oder 50 nm bis 100 nm betragen. Die Höhe H der ersten Aussparungskomponente 104 kann 0,5 μm bis 2 μm, 0,5 μm bis 1,8 μm, 0,5 μm bis 1,6 μm, 0,5 μm bis 1,4 μm, 0,5 μm bis 1,2 μm, 0,5 μm bis 1 μm oder 0,5 μm bis 0,8 μm betragen. In einer anderen Ausführungsform dieser Anmeldung kann das Verhältnis der Höhe H und der Breite W der ersten Aussparungskomponente 104 1/5 bis 3, 1/5 bis 2, 1/5 bis 1, 1/5 bis 1/2, 1/5 bis 1/3 oder insbesondere 1/5 bis 1/4 betragen.
In einer Ausführungsform können die mehreren ersten Aussparungskomponenten 104 zwischen zwei benachbarten ersten Halbleiterstäben 1021 und dem Substrat 101 ausgebildet werden. In einer anderen Ausführungsform können, da die mehreren ersten Halbleiterstäbe 1022 in einer regelmäßigen Matrixstruktur angeordnet sein, die mehren ersten Aussparungskomponenten 104 entsprechend in einer regelmäßigen Matrixstruktur angeordnet werden.
Die mittlere Breite W_x der mehreren ersten Aussparungskomponenten 104 kann 50 nm bis 600 nm, 50 nm bis 500 nm, 50 nm bis 400 nm, 50 nm bis 300 nm, 50 nm bis 200 nm oder 50 nm bis 100 nm betragen. Die mittlere Höhe H der mehreren ersten Aussparungskomponenten 104 kann 0,5 μm bis 2 μm, 0,5 μm bis 1,8 μm, 0,5 μm bis 1,6 μm, 0,5 μm bis 1,4 μm, 0,5 μm bis 1,2 μm, 0,5 μm bis 1 μm oder 0,5 μm bis 0,8 μm betragen. In einer Ausführungsform kann der mittlere Abstand der mehreren ersten Aussparungskomponenten 104 10 nm bis 1,5 μm, 30 nm bis 1,5 μm, 50 nm bis 1,5 μm, 80 nm bis 1,5 μm, 1 μm bis 1,5 μm oder 1,2 μm bis 1,5 μm betragen. In einer anderen Ausführungsform dieser Anmeldung kann das Verhältnis der mittleren Höhe H und der mittleren Breite W_x der mehreren ersten Aussparungskomponenten 104 1/5 bis 3, 1/5 bis 2, 1/5 bis 1, 1/5 bis 1/2, 1/5 bis 1/3 oder 1/5 bis 1/4 betragen.
Die Porosität ϕ der mehreren ersten Aussparungskomponenten 104 ist als das gesamte Volumen der mehreren ersten Aussparungskomponenten V_V geteilt durch das Gesamtvolumen V_T des gesamten Volumens der ersten Aussparungskomponenten 104 und der ersten Halbleiterschicht 102
definiert. In dieser Ausführungsform kann die Porosität ϕ 5% bis 90%, 10% bis 90%, 20% bis 90%, 30% bis 90%, 40% bis 90%, 50% bis 90%, 60% bis 90%, 70% bis 90% oder 80% bis 90% betragen.
Anschließend wird, wie in der 1F gezeigt, eine zweite Halbleiterschicht 106, eine aktive Schicht 107 und eine dritte Halbleiterschicht 108 auf der ersten Pufferschicht 105 nacheinander ausgebildet.
Abschließend werden, wie in der 1F gezeigt, zwei Elektroden 109, 110 auf der dritten Halbleiterschicht 108 bzw. dem Substrat 101 ausgebildet, um eine optoelektronische Vorrichtung 100 des vertikalen Typs auszubilden.
In einer anderen Ausführungsform werden, wie in der 1G gezeigt, Teile der aktiven Schicht 107 und der dritten Halbleiterschicht 108 geätzt, um Teile der zweiten Halbleiterschicht 106 freizulegen. Zwei Elektroden 109, 110 werden dann auf der dritten Halbleiterschicht 108 bzw. der zweiten Halbleiterschicht 106 ausgebildet, um eine optoelektronische Vorrichtung 100 vom horizontalen Typ auszubilden. Das Material der Elektroden 109, 110 kann Cr, Ti, Ni, Pt, Cu, Au, Al oder Ag sein.
In einer Ausführungsform kann die optoelektronische Vorrichtung 100' mit einem Zwischenträger verbunden werden, um eine flip-chip Struktur auszubilden.
Jede der ersten Aussparungskomponenten 104, die inmitten der mehreren ersten Halbleiterstäbe 1021, der ersten Pufferschicht 105 und dem Substrat 101 ausgebildet ist, weist einen Brechungsindex auf. Aufgrund des Unterschieds der Brechungsindices der ersten Aussparungskomponente 104 und der ersten Pufferschicht 105, beispielsweise kann der Brechungsindex der ersten Pufferschicht 105 2 bis 3 betragen, während der Brechungsindex von Luft 1 ist, ändert das Licht, das in die erste Aussparungskomponente 104 eindringt, seine Emissionsrichtung zur Außenseite der optoelektronischen Vorrichtung und erhöht die Lichtemissionseffizienz. Außerdem kann die erste Aussparungskomponente 104 ein Streuzentrum sein, um die Richtung des Photons zu ändern und somit die Totalreflektion an der Grenzschicht zwischen erster Pufferschicht 105 und der ersten Halbleitschicht 102 herabzusetzen. Durch Erhöhung der Porosität φ der ersten Aussparungskomponente 104 wird der soeben beschriebene Effekt erhöht.
Genauer gesagt, kann die optoelektronische Vorrichtung 100, 100' eine Licht emittierende Diode (LED), eine Laserdiode (LD), ein Photowiderstand, ein Infrarotemitter, eine organische LED, eine Flüssigkristallanzeige, eine Solarzelle oder eine Photodiode sein.
Das Material des Substrats 101 kann ein leitendes Substrat, ein nichtleitendes Substrat, ein transparentes oder ein nichttransparentes Substrat sein. Das Material des leitenden Substrats kann aus Metall sein, jedoch auch aus Germanium (Ge), Galliumarsenid (GaAs), Indiumphosphid (InP), Siliziumcarbid (SiC), Silizium (Si), Galliumnitrid (GaN) oder Aluminiumnitrid (AlN). Das transparente Substrat kann Saphir, Lithiumaluminiumoxid (LiAlO₂), Zinkoxid (ZnO), Galliumnitrid (GaN), Aluminiumnitrid (AlN), Glas, Diamant, CVD Diamant, diamantartiger Kohlenstoff (DLC), Spinell (MgAl₂O₄), Aluminiumoxid (Al₂O₃), Siliziumoxid (SiO_x) oder Lithiumdioxogallat (LiGaO₂) sein.
In Übereinstimmung mit den Ausführungsformen der Anmeldung sind die zweite Halbleiterschicht 106 und die dritte Halbleiterschicht 108 zwei Einzelschichtstrukturen oder zwei Vielfachschichtstrukturen („Vielfachschicht” bedeutet zwei oder mehr als zwei Schichten) mit unterschiedlichen elektrischen Eigenschaften, Polaritäten, Dotierungsstoffen zum Bereitstellen von Elektronen bzw. Löchern. Wenn die zweite Halbleiterschicht 106 und die dritte Halbleiterschicht 108 aus den Halbleitermaterialien zusammengesetzt sind, kann der leitende Typ je zwei der p-Typ, n-Typ und i-Typ sein. Die aktive Schicht 107, die zwischen der ersten Halbleiterschicht 106 und der dritten Halbleiterschicht 108 angeordnet ist, ist ein Bereich, wo die Lichtenergie und die elektrische Energie ineinander übergehen können oder ein Übergang induziert wird. Die Vorrichtung, die die elektrische Energie in Lichtenergie umwandelt, kann eine Licht emittierende Diode, eine Flüssigkristallanzeige oder eine organische LED sein; die Vorrichtung, die die Lichtenergie in elektrische Energie umwandelt, kann eine Solarzelle oder eine optoelektronische Diode sein.
In einer anderen Ausführungsform dieser Anmeldung sind die optoelektronischen Vorrichtungen 100, 100' Licht emittierende Vorrichtungen. Das Lichtemissionsspektrum nach dem Umwandeln kann angepasst werden, in dem die physikalische oder chemische Anordnung einer Schicht oder mehrerer Schichten in dem Halbleitersystem geändert wird. Das Material der Halbleiterschicht kann AlGaInP, AlGaInN oder ZnO sein. Die Struktur der aktiven Schicht 107 kann eine Einzelheterostruktur (SH), eine Doppelheterostruktur-(DH), eine doppelseitige Doppelheterostruktur-(DDH), oder ein Multipotentialtopf (MQW)-Struktur sein. Außerdem kann auch die Wellenlänge des emittierten Lichts angepasst werden, in dem die Anzahl der Paare an Potentialtopfen in einer MQW-Struktur geändert wird.
In einer Ausführungsform dieser Anmeldung kann eine Pufferschicht (nicht gezeigt) optional zwischen dem Substrat 101 und der ersten Halbleiterschicht 102 ausgebildet werden. Die Pufferschicht zwischen zwei Materialsystemen kann als Puffersystem verwendet werden. Für die Struktur der Licht emittierenden Diode wird die Pufferschicht verwendet, um die Gitterfehlanpassung zwischen zwei Materialsystemen zu reduzieren. Andererseits kann die Pufferschicht auch eine einzelne Schicht, eine Vielfachschicht oder eine Struktur zum Kombinieren zweier Materialien oder zweier separater Strukturen sein, wobei das Material der Pufferschicht organisch, anorganisch, metallisch oder ein Halbleiter sein kann, und die Funktion der Pufferschicht kann die einer reflektierenden Schicht, einer wärmeleitenden Schicht, einer stromleitenden Schicht, einer ohmschen Kontaktschicht, einer Antideformationsschicht, einer Spannungsentlastungsschicht, einer Spannungsanpassungsschicht, einer Verbindungsschicht, einer Wellenlängeumwandlungsschicht, oder einer mechanischen Fixierungsstruktur sein. Das Material der Pufferschicht kann AlN, GaN oder andere geeignete Materialien umfassen. Das Verfahren zur Herstellung der Pufferschicht kann Sputtern oder Atomlagenabscheidung (ALD) umfassen.
Eine Kontaktschicht (nicht gezeigt) kann auch optional auf der dritten Halbleiterschicht 108 ausgebildet werden. Die Kontaktschicht ist auf der Seite der dritten Halbleiterschicht 108 angeordnet, die entfernt von der aktiven Schicht 107 ist. Genauer gesagt, kann die Kontaktschicht eine optische Schicht, eine elektrische Schicht oder eine Kombination der beiden sein. Eine optische Schicht kann die elektromagnetische Strahlung oder das Licht aus der aktive Schicht 107 oder darin eintretende ändern. Der Ausdruck „ändern” bedeutet hier, dass mindestens eine optische Eigenschaft der elektromagnetischen Strahlung oder des Lichts geändert wird. Die oben genannte Eigenschaft umfasst, ist aber nicht beschränkt auf Frequenz, Wellenlänge, Intensität, Fluss, Effektivität, Farbtemperatur, Wiedergabeindex, Lichtfeld und Betrachtungswinkel. Eine elektrische Schicht kann den Wert, die Dichte oder die Verteilung von mindestens einem der Spannung, dem Widerstand, dem Strom, oder der Kapazität zwischen jedem Paar der gegenüberliegenden Seiten der Kontaktschicht ändern oder eine Änderung veranlassen. Das Verbundmaterial der Kontaktschicht umfasst zumindest eines der folgenden: Oxid, leitendes Oxid, transparentes Oxid, Oxid mit 50% oder höherer Transmissivität, Metall, relativ transparentes Metall, Metall mit 50% oder höherer Transmissivität, organisches Material, anorganisches Material, fluoreszierendes Material, phosphoreszierendes Material, Keramik, Halbleiter, dotierte Halbleiter und undotierte Halbleiter. In bestimmten Anwendungen besteht das Material der Kontaktschicht aus mindestens einem von Indiumzinnoxid (ITO), Kadmiumzinnoxid (CTO), Antimonzinnoxid, Indiumzinkoxid, Zinkaluminiumoxid und Zinkzinnoxid. Ist das Material ein relativ transparentes Material, so beträgt die Dicke ungefähr 0,005 μm bis 0,6 μm.
Die 2 veranschaulicht die Schnittzeichnung der Struktur einer anderen Ausführungsform der vorliegenden Anmeldung. Der Herstellungsprozess dieser Ausführungsform ist im Wesentlichen der gleiche wie der der ersten Ausführungsform. In dieser Ausführungsform wird ein Substrat 201 bereitgestellt und mehrere erste Halbleiterstäbe 2021 werden auf dem Substrat 201 ausgebildet. Eine erste Schutzschicht 2031 wird auf den Seitenwänden der ersten Halbleiterstäbe 2021 ausgebildet und eine zweite Schutzschicht 2032 wird auf der freigelegten Oberfläche 2011 des Substrats 201 ausgebildet. In einer Ausführungsform werden die erste Schutzschicht 2031 und die zweite Schutzschicht 2032 durch ein Verfahren des „spin an glass”-Beschichtens (SOG) ausgebildet; und das Material der ersten Schutzschicht 2031 und der zweiten Schutzschicht 2032 kann SiO₂, HSQ (Hydrogensilsesquioxan) oder HSQ (Hydrogensilesquioxan), MSQ (Methylsilsesquioxan) oder MSQ (Methylsequioxan), und Polymer von Silsesquioxan oder Polymer von Silsequioxan sein.
Anschließend wird eine erste Pufferschicht 205 über den mehreren ersten Halbleiterstäben 2021 durch ein epitaxales laterales Überwachsen(ELOG)-Verfahren aufgewachsen. Während des Wachsens der ersten Pufferschicht 205 wird mindestens eine erste Aussparungskomponente 204 inmitten zweier benachbarter erster Halbleiterstäbe 2021, dem Substrat 201 und der ersten Pufferschicht 205 ausgebildet. In dieser Ausführungsform wird die Vorzugsrichtung der Wachstumsrichtung durch Verwenden der ersten Schutzschicht 2031, um die Seitenwände des ersten Halbleiterstäbe 2021 zu bedecken, kontrolliert. In einer Ausführungsform dieser Anmeldung kann die erste Halbleiterschicht 202 oder die erste Pufferschicht 205 eine unbeabsichtigt dotierte Schicht, eine undotierte oder eine n-Typ dotierte Schicht sein.
Anschließend werden mehrere zweite Halbleiterstäbe 2061 auf der ersten Pufferschicht 205 ausgebildet. Eine dritte Schutzschicht 2071 wird auf den Seitenwänden der zweiten Halbleiterstäbe 2061 ausgebildet und eine vierte Schutzschicht 2072 wird auf der freigelegten Oberfläche der ersten Pufferschicht 205 ausgebildet. In einer Ausführungsform werden die dritte Schutzschicht 2071 und die vierte Schutzschicht 2072 durch ein Verfahren des „spin an glass”-Beschichtens (SOG) ausgebildet; und das Material der dritten Schutzschicht 2071 und der vierten Schutzschicht 2072 kann SiO₂, HSQ (Hydrogensilsesquioxan) oder HSQ (Hydrogensilesquioxan), MSQ (Methylsilsesquioxan) oder MSQ (Methylsequioxan), und Polymer von Silsesquioxan oder Polymer von Silsequioxan sein.
Anschließend wird eine zweite Pufferschicht 209 oberhalb der mehreren zweiten Halbleiterstäbe 2061 durch ein epitaxiales laterales Überwachsen (ELOG) aufgewachsen. Während des Wachsens der zweiten Pufferschicht 209 wird mindestens eine zweite Aussparungskomponente 208 inmitten zweier benachbarten zweiter Halbleiterstäbe 2061, der ersten Pufferschicht 205 und der zweiten Pufferschicht 209 ausgebildet. Die zweite Aussparungskomponente 204 kann hierbei ein mit Luft gefüllter Hohlraum sein, es ist jedoch auch vorstellbar, dass der Hohlraum evakuiert oder mit einem Schutz- oder Prozessgas wie Argon gefüllt ist, abhängig von den Prozessbedingungen bei dem Aufbringen oder Aufwachsen der zweiten Pufferschicht 209. In dieser Ausführungsform wird die Vorzugsrichtung der Wachstumsrichtung durch das Verwenden der dritten Schutzschicht 2071, um die Seitenwände der zweiten Halbleiterstäbe 2061 zu bedecken, kontrolliert. Vorzugsweise kann das Aufwachsen durch die Verwendung der dritten Schutzschicht 2071 so kontrolliert werden, so dass die zweite Pufferschicht 209 nicht auf der dritten Schutzschicht 2071 und der vierten Schutzschicht 2072 aufwächst. Insbesondere kann die dritte und vierte Schutzschicht 2071, 2072 in einer bevorzugten Ausführungsform die zweiten Halbleiterstäbe 2061 vor einem Aufwachsen der zweiten Pufferschicht 209 in den Bereichen, in denen die dritten und vierten Schutzschicht 2071, 2072 ausgebildet ist, schützen. In einer Ausführungsform dieser Anmeldung kann die zweite Pufferschicht 209 eine unbeabsichtigt dotierte Schicht, eine undotierte Schicht oder eine n-Typ dotierte Schicht sein.
Die Schnittansicht der ersten Aussparungskomponente 204 und der zweiten Aussparungskomponente 208 ist auf die Normalen-Richtung N des Substrats 201 werden mit einer Breite W und einer Höhe H bezogen, so dass die Breite W der ersten Aussparungskomponente 204 und der zweiten Aussparungskomponente 208 als die größte Abmessung der ersten Aussparungskomponente 204 und der zweiten Aussparungskomponente 208 senkrecht zur Normalen-Richtung N des Substrats 201 definiert ist und die Höhe H der ersten Aussparungskomponente 204 und der zweiten Aussparungskomponente 208 als die größte Abmessung der ersten Aussparungskomponente 204 und der zweiten Aussparungskomponente 208 parallel zur Normalen-Richtung N des Substrats 201 definiert ist. Die Breite W der ersten Aussparungskomponente 204 und der zweiten Aussparungskomponente 208 kann 50 nm bis 600 nm, 50 nm bis 500 nm, 50 nm bis 400 nm, 50 nm bis 300 nm, 50 nm bis 200 nm oder 50 nm bis 100 nm betragen. Die Höhe H der ersten Aussparungskomponente 204 und der zweiten Aussparungskomponente 208 kann 0,5 μm bis 2 μm, 0,5 μm bis 1,8 μm, 0,5 μm bis 1,6 μm, 0,5 μm bis 1,4 μm, 0,5 μm bis 1,2 μm, 0,5 μm bis 1 μm oder 0,5 μm bis 0,8 μm betragen. In einer anderen Ausführungsform dieser Anmeldung kann das Verhältnis der Höhe H und der Breite W der ersten Aussparungskomponente 204 und der zweiten Aussparungskomponente 208 1/5 bis 3, 1/5 bis 2, 1/5 bis 1, 1/5 bis 1/2, 1/5 bis 1/3 oder 1/5 bis 1/4 betragen.
In einer Ausführungsform ist das Volumen der ersten Aussparungskomponente 204 im Wesentlichen das gleiche wie das der zweiten Aussparungskomponente 208. In einer anderen Ausführungsform ist das Volumen der ersten Aussparungskomponente 204 größer als das der zweiten Aussparungskomponente 208.
In einer Ausführungsform können die mehreren ersten Aussparungskomponenten 204 zwischen zwei benachbarten ersten Halbleiterstäben 2021 und dem Substrat 201 ausgebildet sein. In einer Ausführungsform kann, da die mehreren ersten Halbleiterstäbe 2022 in eine regelmäßige Matrixstruktur angeordnet sein können, die mehreren ersten Aussparungskomponenten 204 entsprechend in einer regelmäßigen Matrixstruktur angeordnet sein.
Die mittlere Breite W_x der mehreren ersten Aussparungskomponenten 204 kann 50 nm bis 600 nm, 50 nm bis 500 nm, 50 nm bis 400 nm, 50 nm bis 300 nm, 50 nm bis 200 nm oder 50 nm bis 100 nm betragen. Die mittlere Höhe H_x der mehreren ersten Aussparungskomponenten 204 kann 0,5 μm bis 2 μm, 0,5 μm bis 1,8 μm, 0,5 μm bis 1,6 μm, 0,5 μm bis 1,4 μm, 0,5 μm bis 1,2 μm, 0,5 μm bis 1 μm oder 0,5 μm bis 0,8 μm betragen. In einer Ausführungsform kann der mittlere Abstand der mehreren ersten Aussparungskomponenten 204 10 nm bis 1,5 μm, 30 nm bis 1,5 μm, 50 nm bis 1,5 μm, 80 nm bis 1,5 μm, 1 μm bis 1,5 μm oder 1,2 μm bis 1,5 μm betragen. In einer anderen Ausführungsform dieser Anmeldung kann das Verhältnis der mittleren Höhe H_x und der mittleren Breite W_x der mehreren ersten Aussparungskomponenten 204 1/5 bis 3, 1/5 bis 2, 1/5 bis 1, 1/5 bis 1/2, 1/5 bis 1/3 oder 1/5 bis 1/4 betragen.
Die Porosität ϕ der mehreren ersten Aussparungskomponenten 204 ist als das gesamte Volumen der mehreren ersten Aussparungskomponenten V_V geteilt durch das Gesamtvolumen V_T des gesamten Volumens der mehreren ersten Aussparungskomponenten 204 und der ersten Halbleiterstäbe 2021
definiert. In dieser Ausführungsform kann die Porosität ϕ 5% bis 90%, 10% bis 90%, 20% bis 90%, 30% bis 90%, 40% bis 90%, 50% bis 90%, 60% bis 90%, 70% bis 90% oder 80% bis 90% betragen.
In einer Ausführungsform können mehrere zweite Aussparungskomponenten 208 zwischen zwei benachbarten zweiten Halbleiterstäben 2061 und der zweiten Pufferschicht 205 ausgebildet werden. In einer anderen Ausführungsform kann, da die mehreren zweiten Halbleiterstäbe 206 eine regelmäßigen Matrixstruktur aufweisen können, die mehreren zweiten Aussparungskomponenten 208 in einer regelmäßigen Matrixstruktur entsprechend angeordnet sein.
Die mittlere Breite W_x der mehreren zweiten Aussparungskomponenten 208 kann 50 nm bis 600 nm, 50 nm bis 500 nm, 50 nm bis 400 nm, 50 nm bis 300 nm, 50 nm bis 200 nm oder 50 nm bis 100 nm betragen. Die mittlere Höhe H, der mehreren zweiten Aussparungskomponenten 208 kann 0,5 μm bis 2 μm, 0,5 μm bis 1,8 μm, 0,5 μm bis 1,6 μm, 0,5 μm bis 1,4 μm, 0,5 μm bis 1,2 μm, 0,5 μm bis 1 μm oder 0,5 μm bis 0,8 μm betragen. In einer Ausführungsform kann der mittlere Abstand der mehreren zweiten Aussparungskomponenten 208 10 nm bis 1,5 μm, 30 nm bis 1,5 μm, 50 nm bis 1,5 μm, 80 nm bis 1,5 μm, 1 μm bis 1,5 μm oder 1,2 μm bis 1,5 μm betragen. In einer anderen Ausführungsform dieser Anmeldung kann das Verhältnis der mittleren Höhe H_x und der mittleren Breite W_x der mehreren der zweiten Aussparungskomponenten 208 1/5 bis 3, 1/5 bis 2, 1/5 bis 1, 1/5 bis 1/2, 1/5 bis 1/3 oder 1/5 bis 1/4 betragen.
Die Porosität ϕ der mehreren zweiten Aussparungskomponenten 208 ist als das gesamte Volumen der mehreren zweiten Aussparungskomponenten V_V geteilt durch das Gesamtvolumen V_T des gesamten Volumens der mehreren zweiten Aussparungskomponenten 208 und der zweiten Halbleiterstäbe 2061
definiert. In dieser Ausführungsform kann die Porosität ϕ 5% bis 90%, 10% bis 90%, 20% bis 90%, 30% bis 90%, 40% bis 90%, 50% bis 90%, 60% bis 90%, 70% bis 90% oder 80% bis 90% betragen.
Anschließend wird eine dritte Halbleiterschicht 210 und eine aktive Schicht 211 und eine vierte Halbleiterschicht 212 auf der zweiten Pufferschicht 209 nacheinander ausgebildet und ein Teil der aktiven Schicht 211 und der vierten Halbleiterschicht 212 wird geätzt, um einen Teil der dritten Halbleiterschicht 210 freizulegen. Zwei Elektroden 213, 214 werden auf der dritten Halbleiterschicht 210 bzw. der vierten Halbleiterschicht 212 ausgebildet, um eine optoelektronische Vorrichtung 200 vom horizontalen Typ auszubilden. Das Material der Elektroden 213, 214 kann Cr, Ti, Ni, Pt, Cu, Au, Al oder Ag sein.
In einer Ausführungsform kann die optoelektronische Vorrichtung 200 mit einem Träger verbunden werden, um eine flip chip-Struktur auszubilden.
Jeder der ersten Aussparungskomponenten 204 und der zweiten Aussparungskomponenten 208 weist einen Brechungsindex auf. Wenn das Licht in die erste Aussparungskomponente 204 oder die zweite Aussparungskomponente 208 eindringt, kann es seine Emissionsrichtung zur Außenseite der optoelektronischen Vorrichtung ändern und die Lichtemissionseffizienz erhöhen. Außerdem können die erste Aussparungskomponente 204 und die zweite Aussparungskomponente 208 ein Streuzentrum bilden, um die Richtung des Photons abzuändern und eine Totalreflektion zu reduzieren. Durch die Erhöhung der Porosität φ der ersten Aussparungskomponente 204 und der zweiten Aussparungskomponente 208 wird der soeben erwähnte Effekt erhöht.
In einer anderen Ausführungsform können dritte Halbleiterstäbe (nicht gezeigt) und eine dritte Pufferschicht (nicht gezeigt) optional auf der zweiten Pufferschicht 209 und der dritten Halbleiterschicht 210 durch den gleichen Herstellungsprozess optional ausgebildet werden und mindestens eine dritte Aussparungskomponente (nicht gezeigt) wird zwischen der zweiten Pufferschicht 209 und den dritten Halbleiterstäben (nicht gezeigt) ausgebildet, um weiter die Lichtemissionseffizienz zu erhöhen. In einer Ausführungsform ist das Volumen der ersten Aussparungskomponente 204, der zweiten Aussparungskomponente 208 und der dritten Aussparungskomponente (nicht gezeigt) im Wesentlichen das gleiche. In einer anderen Ausführungsform ist das Volumen der ersten Aussparungskomponente 204 größer als das der zweiten Aussparungskomponente 208 und das Volumen der zweiten Aussparungskomponente 208 ist größer als das der dritten Aussparungskomponente (nicht gezeigt).
In einer anderen Ausführungsform kann mindestens eine vierte Aussparungskomponente (nicht gezeigt), eine fünfte Aussparungskomponente (nicht gezeigt) durch den gleichen Herstellungsprozess ausgebildet werden, und das Volumen der Aussparungskomponenten kann schrittweise von der ersten Aussparungskomponente bis zur fünften Aussparungskomponente reduziert werden.
Die 3A bis 3F veranschaulichen schematisch einen Herstellungsprozess zur Ätzung der ersten Halbleiterschicht 102 in die mehreren ersten Halbleiterstäbe 1021 in der ersten Ausführungsform dieser Anmeldung. Wie die 3A zeigt, wird eine erste Halbleiterschicht 302 auf einer ersten Oberfläche 3011 eines ersten Substrats 301 ausgebildet. Wie die 3B zeigt, wird eine Antiätzschicht 303 auf der ersten Halbleiterschicht 302 ausgebildet, und das Material der Antiätzschicht 303 kann SiO₂ sein. Eine Dünnschichtmetallschicht 304 kann auf der Antiätzschicht 303 ausgebildet werden, und das Material der Dünnschichtmetallschicht 304 kann Nickel oder Aluminium sein, und die Dicke der Dünnschichtmetallschicht 304 kann 500 nm bis 2000 nm betragen.
Anschließend wird, wie die 3C zeigt, eine Wärmebehandlung auf der Dünnschichtmetallschicht 304 durchgeführt, wobei die Temperatur der Wärmebehandlung vorzugsweise 750 bis 900°C beträgt. Durch die Wärmebehandlung kann die Dünnschichtmetallschicht in eine Vielzahl von Metallpartikeln 3041 im Nanobereich oder Nanometerbereich, also in der Größenordung von einigen Zehntel bis einigen Hundert Nanometern, oder in eine Vielzahl von Metallpartikel 3041, deren äußere Abmessungen in mindesten einer Richtung, bevorzugt in den Richtungen senkrecht zu der Normalen-Richtung N des Substrats 301, im Nanometerbereich liegt, mit einer regelmäßigen oder unregelmäßigen Verteilung ausgebildet werden.
Wie die 3D gezeigt, werden die mehreren Metallpartikel 3041 im Nanobereich als eine Maske verwendet und die Antiätzschicht 303 kann als eine Vielzahl von strukturierten Antiätzstäbe 3031 oder Antiätzstreben 3031 durch eine fotolithografische Methode wie induktiv gekoppeltes Plasmareaktionsionenätzen (ICP-RIE) ausgebildet werden. In einer Ausführungsform dieser Anmeldung können die mehreren der strukturierten Antiätzstäbe 3031 in einer regelmäßigen Matrix angeordnet sein.
Wie die 3E bis 3F zeigen, werden die Metallpartikel 3041 im Nanobereich durch eine wässrige Lösung von mindestens einem aus H₂SO₄, H₃PO₄, H₂C₂O₄, HCl, KOH, NaOH, Ethylen Glykol Lösung oder eine Mischung daraus bei 80 bis 150°C abgetragen. Anschließend wird ein weiterer Ätzprozess ausgeführt. In dem Ätzprozess werden die mehreren strukturierten Antiätzstäbe 3031 als Maske zum Ätzen der ersten Halbleiterschicht 302 verwendet. Der Ätzprozess kann ein anistropischer Ätzprozess wie induktiv gekoppeltes Plasmareaktionsionenätzen (ICP-RIE) sein, um die freigelegte erste Halbleiterschicht 302 zu ätzen und bildet mehrere erste Halbleiterstäbe 3021 aus. Abschließend werden die mehreren strukturierten Antiätzstäbe 3031 entfernt.
Dem Fachmann ist es offenkundig, dass verschiedene Modifizierungen und Abänderungen an den Vorrichtungen vorgenommen werden können, in Einklang mit der vorliegenden Anmeldung, ohne von dem Schutzumfang oder dem Geiste der vorliegenden Offenbarung abzuweichen. In Anbetracht des vorherstehenden ist es beabsichtigt, dass die vorliegende Anmeldung Modifizierungen und Abänderung dieser Offenbarung abdeckt, so lange sie in den Schutzumfang der folgenden Ansprüche sowie deren Äquivalente fällt.
Obwohl die Zeichnungen und die Abbildungen wie oben stehend sich jeweils auf eine spezifische Ausführungsform beziehen, können die Elemente, das praktische Verfahren, die Entwurfsprinzipien und die technische Theorie übertragen, ausgetauscht, aufgenommen, gemeinsam installiert, koordiniert werden, sofern sie nicht in einem Konflikt, stehen, inkompatibel oder schwer in der Praxis zu vereinen sind.
Obwohl die vorliegende Anmeldung wie oben erklärt wurde, ist diese nicht als beschränkend gedacht hinsichtlich der Anordnung in der Praxis, der Materialien in der Praxis oder des Verfahren in der Praxis. Jede Abänderung oder Ausgestaltung der vorliegenden Anmeldung ist nicht losgelöst vom Geiste und der Reichweite derselben.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

DE 102011053790 [0013]

Claims

Eine optoelektronische Vorrichtung mit: – einem Substrat (101, 201, 301), das eine erste Oberfläche (1011, 2011, 3011) und eine Normalen-Richtung (N) senkrecht zu der ersten Oberfläche (1011, 2011, 3011) aufweist; – mehreren ersten Halbleiterstäben (1021, 2021, 3021), die auf der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301) ausgebildet sind, das Substrat (101, 201, 301) kontaktieren und einen Teil der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301) freilegen; – einer ersten Schutzschicht (1031, 1032, 2031, 2032), die auf den Seitenwänden der mehreren ersten Halbleiterstäbe (1021, 2021, 3021) und dem freigelegten Teil der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301) ausgebildet sind; – eine erste Pufferschicht (105, 205), die auf den mehreren ersten Halbleiterstäben (1021, 2021, 3021) ausgebildet ist, wobei die erste Pufferschicht (105, 205) eine erste Oberfläche und eine von der ersten Oberfläche abgewandte zweite Oberfläche aufweist, und die mehreren ersten Halbleiterstäbe (1021, 2021, 3021) die erste Oberfläche direkt kontaktieren; und – mindestens eine erste Aussparungskomponente (104, 204), die inmitten der ersten Halbleiterstäbe, der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301) und der ersten Oberfläche der ersten Pufferschicht (105, 205) ausgebildet ist, wobei eine Breite (W) der ersten Aussparungskomponente (104, 204) ferner als die größte Abmessung der ersten Aussparungskomponente (104, 204) senkrecht zu der Normalen-Richtung (N) des Substrats (101, 201, 301) definiert ist und eine Höhe (H) der ersten Aussparungskomponente (104, 204) ferner als die größte Abmessung der ersten Aussparungskomponente (104, 204) parallel zur Normalen-Richtung (N) des Substrats (101, 201, 301) definiert ist und ein Verhältnis aus der Höhe (H) und der Breite (B) der ersten Aussparungskomponente (104, 204) 1/5 bis 3 beträgt.
Optoelektronische Vorrichtung nach Anspruch 1, wobei die Breite (B) der ersten Aussparungskomponente (104, 204) 0,5 μm bis 2 μm beträgt und/oder die Höhe (H) der ersten Aussparungskomponente (104, 204) 50 nm bis 600 nm beträgt.
Optoelektronische Vorrichtung nach Anspruch 1, ferner mit mehreren ersten Aussparungskomponenten (104, 204), die inmitten der ersten Halbleiterstäbe (1021, 2021, 3021), der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301) und der ersten Oberfläche der ersten Pufferschicht (105, 205) ausgebildet sind, und mindestens zwei der ersten Aussparungskomponenten (104, 204) miteinander zu einer Mache oder einer porösen Struktur verbunden sind; oder die mehreren ersten Aussparungskomponenten (104, 204) als eine regelmäßige Matrix angeordnet sind und der mittlere Abstand der ersten Aussparungskomponenten (104, 204) kann 10 nm bis 1,5 μm betragen und die Porosität φ der ersten Aussparungskomponenten (104, 204) kann 5% bis 90% betragen.
Optoelektronische Vorrichtung nach Anspruch 1, ferner mit einer zweiten Halbleiterschicht (106), einer aktiven Schicht (107) und einer dritten Halbleiterschicht (108), die auf der zweiten Oberfläche der ersten Pufferschicht (105, 205) ausgebildet sind, wobei das Material der zweiten Halbleiterschicht (106), der aktiven Schicht (107) oder der dritten Halbleiterschicht (108) mindestens ein Element aus einer Gruppe, die aus Al, Ga, In, As, P und N besteht, aufweist.
Optoelektronische Vorrichtung nach Anspruch 1, ferner mit mehreren zweiten Halbleiterstäben (2061), die auf der zweiten Oberfläche der ersten Pufferschicht (205) ausgebildet sind und ein Teil der zweiten Oberfläche der ersten Pufferschicht (205) freilegen; – einer zweiten Schutzschicht (2071, 2072), die auf den Seitenwänden der mehreren zweiten Halbleiterstäben (2061) und dem freigelegten Teil der zweiten Oberfläche der ersten Pufferschicht (205) ausgebildet ist; – einer zweiten Pufferschicht (209), die auf den mehreren zweiten Halbleiterstäben (2061) ausgebildet ist, wobei die zweite Pufferschicht (209) eine erste Oberfläche und eine von der ersten Oberfläche abgewandte zweite Oberfläche aufweist, und die mehreren zweiten Halbleiterstäbe (2061) direkt die erste Oberfläche kontaktieren; und – mindestens einer zweiten Aussparungskomponente (208), die inmitten der zweiten Halbleiterstäbe (2061), der zweiten Oberfläche der ersten Pufferschicht (205) und der ersten Oberfläche der zweiten Pufferschicht (209) ausgebildet ist, wobei eine Breite (B) der zweiten Aussparungskomponente (208) ferner als die größte Abmessung der zweiten Aussparungskomponente (208) senkrecht zu der Normalen-Richtung (N) des Substrats (201) definiert ist und eine Höhe (H) der zweiten Aussparungskomponente (208) ferner als die größte Abmessung der zweiten Aussparungskomponente (208) parallel zur Normalen-Richtung (N) des Substrats (201) definiert ist und das Verhältnis der Höhe (H) und der Breite (B) der zweiten Aussparungskomponente (208) 1/5 bis 3 beträgt.
Optoelektronische Vorrichtung nach Anspruch 5, wobei die Breite (B) der zweiten Aussparungskomponente (208) 05, μm bis 2 μm beträgt und/oder die Höhe (H) der zweiten Aussparungskomponente (208) 50 nm bis 600 nm beträgt.
Optoelektronische Vorrichtung nach Anspruch 5, wobei die mehrere zweiten Aussparungskomponenten (208) inmitten der zweiten Halbleiterstäbe (2061), der zweiten Oberfläche der ersten Pufferschicht (205) und der ersten Oberfläche der zweiten Pufferschicht (209) ausgebildet sind, und mindestens zwei zweite Aussparungskomponenten (208) sich zu einer Masche oder einer porösen Struktur verbinden können; oder mehrere der zweiten Aussparungskomponenten (208) als regelmäßige Matrix ausgebildet sind und der mittlere Abstand der zweiten Aussparungskomponente (208) 10 nm bis 1,5 μm und die Porosität φ der zweiten Aussparungskomponenten (208) 5% bis 90% betragen kann.
Optoelektronische Vorrichtung nach Anspruch 5, wobei die erste Pufferschicht (205) oder die zweiter Pufferschicht (209) eine unbeabsichtigt dotierte Schicht, eine undotierte Schicht oder eine n-Typ dotierte Schicht sein kann.
Optoelektronische Vorrichtung nach Anspruch 5, wobei das Material der ersten Schutzschicht (1031, 1032, 2031, 2032) oder der zweiten Schutzschicht (2071, 2072) SiO₂, HSQ (Hydrogensilsesquioxan) oder HSQ (Hydrogensilesquioxan), MSQ (Methylsilsesquioxan) oder MSQ (Methylsequioxan), und Polymer von Silsesquioxan oder Polymer von Silsequioxan sein kann.
Ein Verfahren zur Herstellung einer optoelektronischen Vorrichtung, mit: – Bereitstellen eines Substrats (101, 201, 301) mit einer ersten Oberfläche (1011, 2011, 3011) und einer Normalen-Richtung (N) senkrecht zur ersten Oberfläche (1011, 2011, 3011); – Ausbilden einer ersten Halbleiterschicht (102, 202, 302) auf der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301); – Strukturierung der ersten Halbleiterschicht (102, 202, 302), um mehrere erste Halbleiterstäbe (1021, 2021, 3021) auszubilden und ein Teil der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301) freizulegen; – Bereitstellen einer ersten Schutzschicht (1031, 1032, 2031, 2032), um die Seitenwände der mehreren ersten Halbleiterstäbe und den freigelegten Teil der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301) zu bedecken; – Ausbilden einer ersten Pufferschicht (105, 205) auf den mehreren ersten Halbleiterstäben (1021, 2021, 3021), wobei die erste Pufferschicht (105, 205) eine erste Oberfläche und eine von der ersten Oberfläche abgewandte zweite Oberfläche aufweist, und die mehreren ersten Halbleiterstäbe (1021, 2021, 3021) direkt die erste Oberfläche kontaktieren; und – Ausbilden mindestens einer ersten Aussparungskomponente (104, 204) inmitten der ersten Halbleiterstäbe (1021, 2021, 3021), der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301) und der ersten Oberfläche der ersten Pufferschicht (105, 205), wobei eine Breite (B) der ersten Aussparungskomponenten (104, 204) ferner als die größte Abmessung der ersten Aussparungskomponenten (104, 204) senkrecht zu der Normalen-Richtung (N) des Substrats (101, 201, 301) definiert ist und eine Höhe (H) der ersten Aussparungskomponenten (104, 204) ferner als die größte Abmessung der ersten Aussparungskomponenten (104, 204) parallel zur Normalen-Richtung (N) des Substrats (101, 201, 301) definiert ist und das Verhältnis der Höhe (H) und der Breite (B) der ersten Aussparungskomponenten (104, 204) 1/5 bis 3 beträgt.
Verfahren zur Herstellung einer optoelektronischen Vorrichtung nach Anspruch 10, wobei die Breite (B) der ersten Aussparungskomponente (104, 204) 0,5 μm bis 2 μm beträgt und/oder die Höhe (H) der ersten Aussparungskomponente (104, 204) 50 nm bis 600 nm beträgt.
Verfahren zur Herstellung einer optoelektronischen Vorrichtung nach Anspruch 10, wobei das Verfahren zur Strukturierung der ersten Halbleiterschicht (302) umfasst: – Ausbilden einer Antiätzschicht (303) auf der ersten Halbleiterschicht (302); – Ausbilden einer Dünnschichtmetallschicht (304) auf der Antiätzschicht (303); – Aufbereiten der Dünnschichtmetallschicht (304) in mehrere Metallpartikel (341) im Nanobereich durch eine thermische Behandlung; – Verwenden der mehreren Metallpartikel (3041) im Nanobereich als eine Maske, um die Antiätzschicht (303) durch ein anisotropes Ätzverfahren zu strukturieren; – Abtragen der mehreren Metallpartikel (3041) im Nanobereich; und – Verwenden der strukturierten Antiätzschicht (303) als Maske, um die erste Halbleiterschicht (302) anisotropisch zu ätzen.
Verfahren zur Herstellung einer optoelektronischen Vorrichtung nach Anspruch 10, ferner mit dem Ausbilden von mehreren ersten Aussparungskomponenten (104, 204) inmitten der ersten Halbleiterstäbe (1021, 2021, 3021), der ersten Oberfläche (1011, 2011, 3011) des Substrats (101, 201, 301) und der ersten Oberfläche der ersten Pufferschicht (105, 205), und mindestens zwei erste Aussparungskomponenten (104, 204) können sich zu einer Masche oder einer porösen Struktur verbinden, oder die mehreren ersten Aussparungskomponenten (104, 204) können als regelmäßige Matrix angeordnet werden und der mittlere Abstand der ersten Aussparungskomponente (104, 204) kann 10 nm bis 1,5 μm betragen und die Porosität φ der ersten Aussparungskomponente (104, 204) kann 5% bis 90% betragen.
Verfahren zur Herstellung einer optoelektronischen Vorrichtung nach Anspruch 10, ferner mit einer zweiten Halbleiterschicht (106), einer aktiven Schicht (107) und einer dritten Halbleiterschicht (108), die auf der zweiten Oberfläche der ersten Pufferschicht (105) ausgebildet werden, wobei das Material der zweiten Halbleiterschicht (106), der aktiven Schicht (107) oder der dritten Halbleiterschicht (108) mindestens ein Element aus einer Gruppe, die aus Al, Ga, In, As, P und N besteht, aufweist.
Verfahren zur Herstellung einer optoelektronischen Vorrichtung nach Anspruch 10, ferner mit dem Ausbilden von mehreren zweiten Halbleiterstäben (2061) auf der zweiten Oberfläche der ersten Pufferschicht (205) und dem Freilegen eines Teils der zweiten Oberfläche der ersten Pufferschicht (250); – Ausbilden einer zweiten Schutzschicht (2071, 2072) auf den Seitenwänden der mehreren zweiten Halbleiterstäbe (2061) und dem freigelegten Teil der zweiten Oberfläche der ersten Pufferschicht (205); – Ausbilden einer zweiten Pufferschicht (209) auf den mehreren zweiten Halbleiterstäben (2061), wobei die zweite Pufferschicht (209) eine erste Oberfläche und eine von der ersten Oberfläche abgewandte zweiten Oberfläche aufweist, und die mehreren zweiten Halbleiterstäbe (2061) direkt die erste Oberfläche kontaktieren; und – Ausbilden mindestens einer zweiten Aussparungskomponente (208) inmitten der zweiten Halbleiterstäbe (261), der zweiten Oberfläche der ersten Pufferschicht (205) und der ersten Oberfläche der zweiten Pufferschicht (209), wobei eine Breite (B) der zweiten Aussparungskomponente (208) ferner als die größte Abmessung der zweiten Aussparungskomponente (208) senkrecht zu der Normalen-Richtung (N) des Substrats (201) definiert ist und eine Höhe (H) der zweiten Aussparungskomponente (208) ferner als die größte Abmessung der zweiten Aussparungskomponente (N) parallel zu der Normalen-Richtung (N) des Substrats (210) definiert ist und das Verhältnis der Höhe (H) und der Breite (B) der zweiten Aussparungskomponente (208) 1/5 bis 3 beträgt.
Verfahren zur Herstellung einer optoelektronischen Vorrichtung nach Anspruch 15, wobei die Breite (B) der zweiten Aussparungskomponente (208) 0,5 μm bis 2 μm beträgt und/oder die Höhe (H) der zweiten Aussparungskomponente (208) 50 nm bis 600 nm beträgt.
Verfahren zur Herstellung einer optoelektronischen Vorrichtung nach Anspruch 15, wobei die mehrere zweiten Aussparungskomponenten (208) inmitten der zweiten Halbleiterstäbe (2061), der zweiten Oberfläche der ersten Pufferschicht (208) und der ersten Oberfläche der zweiten Pufferschicht (209) ausgebildet werden und mindestens zwei zweite Aussparungskomponenten sich zu einer Masche oder einer porösen Struktur verbinden können; oder sich die mehreren zweiten Aussparungskomponenten (208) in einer regelmäßigen Matrix anordnen können und der mittlere Abstand der zweiten Aussparungskomponenten (208) 10 nm bis 1,5 μm betragen und die Porosität φ der zweiten Aussparungskomponenten 5 bis 90% betragen kann.
Verfahren zur Herstellung einer optoelektronischen Vorrichtung nach Anspruch 15, wobei die erste Pufferschicht (105, 205) oder die zweite Pufferschicht (209) eine unbeabsichtigt dotierte Schicht, eine undotierte Schicht oder eine n-Typ dotierte Schicht sein kann.
Verfahren zur Herstellung einer optoelektronischen Vorrichtung nach Anspruch 15, wobei die erste Schutzschicht (1031, 1032, 2031, 2032) oder die zweite Schutzschicht (2071, 2072) durch ein Verfahren des „spin an glass”-Beschichtens ausgebildet werden.