DE102011076185A1

DE102011076185A1 - Halbleiterbauelemente mit reduzierter STI-Topographie durch Anwenden elner chemischen Oxidabtragung

Info

Publication number: DE102011076185A1
Application number: DE102011076185A
Authority: DE
Inventors: Stephan-Detlef KRONHOLZ; Rohit Pal
Original assignee: GlobalFoundries Inc
Current assignee: GlobalFoundries Inc
Priority date: 2011-05-20
Filing date: 2011-05-20
Publication date: 2012-11-22
Also published as: US20120295420A1

Abstract

In Halbleiterbauelementen wird ein thermisches Oxid vor dem Ausführen komplexer Fertigungsprozesse, etwa vor der Herstellung komplexer Gateelektrodenstrukturen, entfernt, indem eine gasförmige Prozessatmosphäre anstelle eines nasschemischen Ätzprozesses eingesetzt wird, wobei die Maskierung spezieller Bauteilgebiete der Grundlage einer Lackmaske bewerkstelligt wird.

Description

Gebiet der vorliegenden Erfindung
Die vorliegende Erfindung betrifft allgemein moderneintegrierte Schaltungen und Fertigungstechniken und betrifft insbesondere moderne Transistoren mit Gatelängen von 50 nm oder weniger.
Beschreibung des Stands der Technik
Die Herstellung integrierter Schaltungen, etwa von CPUs, Speicherbauelementen, ASICs (anwendungsspezifischen integrierten Schaltungen) und dergleichen, erfordert, dass eine große Anzahl an Schaltungselementen, etwa Transistoren, und dergleichen, auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen darstellen, die das Leistungsverhalten der integrierten Schaltungen ganz wesentlich bestimmen. Generell wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, wobei für viele komplexe Schaltungen, die Feldeffekttransistoren enthalten, die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, mit einem invers oder schwach dotierten Gebiet gebildet sind, das als Kanalgebiet bezeichnet wird und zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt u. a. von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Erstreckung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Daher ist die Verringerung der Gatelänge – und damit verknüpft die Verringerung des Kanalwiderstands und die Reduzierung des Gatewiderstands – ein wesentliches Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
In den modernsten komplexen Halbleiterbauelementen, etwa CPUs, GPUs und dergleichen, die typischerweise auf der Grundlage von Siliziummaterial aufgrund dessen guter Verfügbarkeit und der gut etablierten Prozesstechniken und Materialien, etwa von Siliziumdioxid, Siliziumnitrid, dergleichen, hergestellt werden, wird eine Gatelänge von 50 nm und deutlich weniger in modernen Transistoren eingesetzt, um die Erfordernisse im Hinblick auf das Leistungsverhalten und die Packungsdichte zu erfüllen. Dazu sind typischerweise komplexe Lithographie- und Ätztechniken erforderlich, die jedoch empfindlich von der gesamten Oberflächentopographie der Halbleiterbauelemente abhängen. Beispielsweise hängen die modernsten Lithographietechniken wesentlich von den Eigenschaften von Lackmaterialien ab, die mit einer reduzierten Dicke aufzubringen sind, um damit den Anforderungen für eine gleichmäßige Belichtung und fotochemische Effizienz zu entsprechen, wobei jedoch eine entsprechende reduzierte Dicke der Lackmaterialien aufwändige Vorgehensweisen mit Hartmaske erfordert, um darunter liegende Materialschichten, etwa Gate-Schichtstapel und dergleichen, zu strukturieren. Aufgrund der komplexen Lithographieanlagen, die zum Strukturieren komplexer Bauteilstrukturen verwendet werden, können selbst geringe Änderungen der Oberflächentopographie, die zu Belichtungsänderungen aufgrund der reduzierten Fokustiefe in komplexen Belichtungsanlagen führen, die weitere Bearbeitung wesentlich beeinflussen, beispielsweise bei der Strukturierung der Gateelektrodenstrukturen oder anderer 3-dimensionaler komplexer Transistoren, die Bauteilstrukturelemente mit kritischen Abmessungen von 50 nm und weniger erfordern. Ein Mechanismus, der zunehmend zu Strukturänderungen beim Strukturieren komplexer Bauteilstrukturelemente führt, wurde als ausgeprägter Materialverlust in Isolationsgebieten erkannt, die typischerweise in Form von flachen Grabenisolationen oder anderen komplexen Feldisolationsgebieten vorgesehen sind, um in geeigneter Weise aktive Gebiete lateral abzugrenzen. Beispielsweise werden STI-Strukturen (flache Grabenisolation) häufig in komplexen Halbleiterbauelementen verwendet, die typischerweise auf der Grundlage von Lithographie- und Ätztechniken hergestellt werden, um in geeigneter Weise Gräben in dem Halbleitermaterial zu erzeugen. Daraufhin werden die Gräben auf der Grundlage eines Siliziumdioxidmaterials gefüllt, das unter Anwendung gut etablierter Abscheidetechniken aufgebracht wird. Während der weiteren Bearbeitung werden häufig thermische Siliziumdioxidschichten auf den freiliegenden aktiven Gebieten erzeugt und müssen entfernt werden, was typischerweise auf der Grundlage gut etablierter und sehr effizienter nasschemischer Ätzchemien, beispielsweise auf der Grundlage von wässrigen Flusssäure (HF) erfolgt. Obwohl wässrige HF ein sehr effizientes Reinigungsrezept und Ätzrezept für Siliziumdioxidmaterial und Oberflächenkontaminationen darstellt, zeigt sich dennoch, dass der Ätzangriff in Feldoxidgebieten typischerweise zu einer ausgeprägten Oberflächentopographie in einer frühen Fertigungsphase führt, d. h. vor oder beim Strukturieren komplexer Bauteilstrukturelemente, etwa von komplexen Gateelektrodenstrukturen, was dann zunehmend zu Bauteilschwankungen beiträgt, wie dies zuvor erläutert ist.
Mit Bezug zu den 1a bis 1e werden nunmehr Prozesssequenz zum Entfernen eines thermischen Oxidmaterials in komplexen Fertigungstechniken detaillierter beschrieben, um mögliche Quellen des Erzeugens von Ungleichmäßigkeiten während der Herstellung komplexer Halbleiterbauelemente deutlicher aufzuzeigen.
1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer frühen Fertigungsphase. Wie gezeigt, umfasst das Bauelement 100 ein Substrat 101, das typischerweise in Form eines Halbleitermaterials, etwa eines Siliziumsmaterials und dergleichen vorgesehen ist. Eine Halbleiterschicht 102, etwa eine Siliziumsschicht, ist über dem Substrat 101 ausgebildet und ist typischerweise, in einem Anfangszustand, als eine zusammenhängende Halbleitermaterialschicht vorgesehen, die nachfolgend in eine Vielzahl von Bauteilgebieten oder Halbleitergebieten, etwa Gebiete 102A, 102B, unterteilt wird. Die Gebiete 102A, 102B können als aktive Gebiete betrachtet werden, in denen ein oder mehrere halbleiterbasierte Schaltungselemente, etwa Feldeffekttransistoren, herzustellen sind. Wie zuvor erläutert es, wird eine geeignete laterale Begrenzung der Halbleitergebiete 102A, 102B typischerweise erreicht, indem eine Isolationsstruktur oder ein Isolationsgebiet 102C vorgesehen wird, etwa in Form einer flachen Grabenisolation, wie dies zuvor erläutert ist. Ferner wird in dieser Fertigungsphase eine Siliziumdioxidschicht 103 in oder auf den Halbleitergebieten 102A, 102B hergestellt, die als 103A, 103B bezeichnet werden, wobei die Schicht 103 eine Materialschicht darstellt, die während der Bearbeitung verwendet wurde, oder die in Form eines natürlichen Oxids und dergleichen erzeugt wurde, und die vor der weiteren Bearbeitung entfernt werden muss, wenn komplexe Prozesstechniken anzuwenden sind, die beispielsweise aufwändige Lithographie- und Strukturierungsprozesse enthalten.
Das Bauelement 100 wird typischerweise auf der Grundlage der folgenden Prozessstrategie hergestellt. Wie zuvor erläutert ist, wird die Halbleiterschicht Einzel zwei typischerweise in geeignet dimensionierte Halbleitergebiete, etwa die Gebiete 102A, 102B, durch Herstellen der Isolationsstruktur 102C unterteilt, wobei typischerweise Lithographie- und Ätztechniken zur Erzeugung von Gräben beteiligt sind, die nachfolgend mit einem geeigneten dielektrischen Material, etwa Siliziumdioxid, möglicherweise in Verbindung mit zusätzlichen Oxidation- und Ausheizprozessen gefüllt werden, in denen beispielsweise das abgeschiedene Oxidmaterial verdichtet wird. Es sollte beachtet werden, dass häufig ein Prozess zur Herstellung der Isolationsgebiete 102C nach der Herstellung einer Oxidschicht auf der Halbleiterschicht 102 erfolgt, wobei dies möglicherweise in Verbindung mit einem zusätzlichen Hartmaskenmaterial, etwa Siliziumnitrid, erfolgt, das dann während der gesamten nachfolgenden Prozesssequenz zur Fertigstellung der Struktur 102C verwendet wird. Nach dem Entfernen von überschüssigem Material stellt folglich die Schicht 103 den Rest eines zuvor hergestellten Siliziumdioxidmaterials dar, das eine hohe Dichte aufweist und somit einen erhöhten Ätzwiderstand aufgrund der thermisch aufgewachsene Natur im Vergleich zu dem hauptsächlich abgeschiedenen Siliziumdioxidmaterial in dem Isolationsgebiet 102C besitzt. Die thermische Oxidschicht 103 wird typischerweise entfernt, indem ein nasschemischer Ätzprozess 104 auf der Grundlage wässriger HF angewendet wird, die jedoch auch Material des Isolationsgebiets 102C entfernt, wobei typischerweise die Abtragsrate 1,5 mal größer ist als die Abtragsrate des thermischen Oxidmaterials in der Schicht 103.
1b zeigt schematisch das Bauelement 100 nach dem Entfernen der thermischen Oxidschicht 103 (siehe 1a), wodurch ein ausgeprägter Materialverlust in der Isolationsstruktur 102C entsteht, was wiederum zu einem ausgeprägter Grad an Vertiefung in Bezug auf die Halbleitergebiete 102A, 102B führt, wie dies durch 102R angegeben ist. Beispielsweise besitzt die Vertiefung 102R eine Tiefe im Bereich von 20 bis zu mehreren 10 nm, wodurch die weitere Bearbeitung deutlich beeinflusst wird, wenn beispielsweise komplexe Gateelektrodenstrukturen 160A, 160B mit einer Gatelänge 160L im Bereich von 50 nm und deutlich weniger hergestellt werden. Da jegliche Ungleichmäßigkeiten, die in den resultierenden Halbleiterbauelementen beispielsweise bei der Herstellung der komplexen Gateelektrodenstrukturen 160A, 160B eingeführt werden, bei einer weiteren Verringerung der Abmessungen der Halbleiterbauelemente nicht mehr akzeptabel sind, wurden neue Strategien entwickelt, um thermisches Oxidmaterial effizient zu entfernen, wobei der Grad an Materialverlust und somit der Grad an Oberflächentopographie vor der Ausführung komplexer Fertigungstechniken verringert werden.
1c zeigt schematisch das Bauelement 100 in einem ähnlichen Zustand wie das Bauelement 100, das in 1a gezeigt ist, wobei die thermische Oxidschicht 103 von den Halbleitergebieten 102A, 102B zu entfernen ist. In diesem Falle wird jedoch an Stelle des Verwenders einer nasschemischen Ätzchemie auf der Grundlage von HF eine gasförmige Ätzumgebung 105A eingerichtet, indem Ammoniak (NH₃) und gasförmiger Fluorwasserstoff (HF) möglicherweise in Verbindung mit zusätzlichen Trägergasen, etwa Edelgasen, Stickstoff und dergleichen, verwendet werden. Es wurde erkannt, dass die Verwendung dieser gasförmigen Ätzumgebung zu einer ausgeprägten Materialmodifizierung freiliegender Oxid Materialien führt, wobei jedoch eine deutlich geringere Diskrepanz zwischen abgeschiedenem Oxid und thermischem Oxid erreicht wird. Beispielsweise wird eine Selektivität von ungefähr 1:1 für abgeschiedenes und thermisches Oxid erreicht, wobei durch eine weitere Anpassung der Prozessbedingungen eine noch größere Abtragsrate für thermisches Oxid erreicht werden kann.
1d zeigt schematisch das Bauelement 100 nach dem Prozessschritt 105A aus 1c, während welchem freiliegende Oxidmaterialien in ein Opfermaterial ”umgewandelt” werden, das im Wesentlichen aus einer komplexen Verbindung mit Ammoniak und Siliziumhexafluorid aufgebaut ist. Wie gezeigt wird eine Opferschicht 103S auf den Halbleitergebieten 102A, 102B erzeugt, während ein oberer Bereich des freiliegenden Isolationsgebiets 102C in eine Opferschicht 102S umgewandelt wird. Da die ”Ätzrate” oder die ”Umwandlungsrate” für die Materialien 103 und 102C (siehe 1c) ähnlich ist, ist auch die Dicke der Opferschichten 103, 102C vergleichbar, wobei das Verhältnis sogar einstellbar ist, indem die entsprechende Selektivität eingestellt wird, wie dies zuvor erläutert ist.
1e zeigt schematisch das Bauelement 100 in einem weiteren Schritt des Abtragungsprozesses für das thermische Oxidmaterial, der durch 105B angegeben ist. In diesem Prozessschritt wird das Bauelement einzelner typischerweise auf Temperaturen deutlich über 200°C aufgeheizt, so dass die Sublimierung der Opferschichten 103S, 102S in Gang gesetzt wird, um damit tatsächlich das thermische Oxidmaterial abzutragen. Wie zuvor erläutert ist, wird, da die tatsächlichen Abtragsraten für die Materialien 103 (siehe 1c) und 102C vergleichbar sind oder die Abtragsrate für das Material 102C sogar kleiner ist, ein resultierender Grad an Vertiefung, wie er durch 102R angegeben ist, deutlich verringert im Vergleich zu der Situation, wie sie mit Bezug zu 1b beschrieben ist.
Häufig muss ein thermisches Oxidmaterial selektiv von gewissen Bauteilbereichen entfernt werden, um komplexe Fertigungstechniken auszuführen, was auf der Grundlage der zuvor beschriebenen Prozesstechnik durch Herstellen einer geeigneten Hartmaskenschicht gelingt.
Figur eins elf zeigt schematisch das Halbleiterbauelement 100 in einer entsprechenden Prozessphase, in der die thermische Oxidschicht 103 selektiv von dem Halbleitergebiet 102A zu entfernen ist, während das Halbleitergebiet 102 die durch die Schicht 103 abgedeckt bleibt. Zu diesem Zweck wird eine Siliziumnitridschicht 106 typischerweise über den Gebieten 102A, 102B hergestellt und wird nachfolgend unter Anwendung eines Lackmaterials 107 auf der Grundlage gut etablierter Lithographietechniken strukturiert. Nach der Strukturierung der Hartmaskenschicht 106 wird die Lackmaske 107 entfernt und die weitere Bearbeitung wird fortgesetzt, wie dies zuvor mit Bezug zu den 1c bis 1e beschrieben ist, um den freiliegenden Bereich der Schicht 103 zu entfernen, während das Hartmaskenmaterial 106 das Material 103 über dem Halbleitergebiet 102B geeignet maskiert und den erhöhten Temperaturen widersteht, die angewendet werden, um das Opfermaterial, das auf der freiliegenden Schicht 103 ausgebildet ist, zu entfernen, wie dies zuvor erläutert ist. Typischerweise wird die Hartmaskenschicht 106 sodann entfernt, bevor weitere erforderliche Prozessschritte ausgeführt werden.
Beispielsweise ist ein selektives freilegen des Halbleitermaterials einige aktive Gebiete in komplexen Prozesstechniken erforderlich, in denen eine schwellwertspannungseinstellende Halbleiterlegierung auf dem aktiven Gebiet gewisser Transistoren herzustellen ist, während andere aktive Gebiete den Einbau eines speziellen schwellwertspannungseinstellenden Halbleitermaterials nicht erfordern. In anderen Fällen muss eine andere selektive Behandlung einiger aktive Gebiete angewendet werden, wobei die verbleibende Schicht 103 auf dem Halbleitergebiet 102B als ein effizientes Hartmaskenmaterial, etwa als Aufwachsmaske dient, wenn ein selektiver epitaktischer Aufwachsprozess ausgeführt wird, um beispielsweise ein spezielles Halbleitermaterial auf dem freiliegenden Halbleitergebiet 102A zu erzeugen.
Im Allgemeinen repräsentiert die zuvor beschriebene Prozesssequenz zum Entfernen eines thermischen Oxidmaterials auf der Grundlage eines 2-stufigen Abtragungsprozesses in einer gasförmigen Umgebung in Verbindung mit einer Wärmebehandlung bei erhöhten Temperaturen von mindestens 200°C eine sehr effiziente Prozessstrategie, um die resultierende Oberflächentopographie in einer frühen Fertigungsphase zu verringern, wobei jedoch eine selektives Entfernen eines thermischen Oxidmaterials das Abscheiden, das Strukturieren und in einer späteren Phase das Entfernen einer speziellen Hartmaske, etwa eines Siliziumnitridmaterials erfordert, was zu einer größeren Komplexität des gesamten Prozessablaufs beiträgt.
Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Fertigungstechniken, in denen ein thermisches Oxidmaterial effizient entfernt werden kann, ohne dass eine unerwünschte Oberflächentopographie geschaffen wird, wobei eines oder mehrere der oben erkannten Probleme vermieden oder in ihrer Auswirkung reduziert werden.
Überblick über die Erfindung
Generell stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen ein thermisches Oxid, etwa ein Siliziumdioxidmaterial, effizient auf der Grundlage einer gasförmigen Umgebung entfernt werden kann, um in einem ersten Schritt eine sehr flüchtige Opferschicht zu erzeugen, die nachfolgend auf der Grundlage von Prozessbedingungen entfernt wird, die mit der Anwesenheit eines Lackmaterials verträglich sind. Auf diese Weise kann ein thermisches Oxidmaterial selektiv von gewissen Bauteilbereichen auf der Grundlage _ einer Lackmaske entfernt werden, wodurch das Abscheiden, das Strukturieren und das Entfernen eines speziellen Hartmaskenmaterials vermieden werden. In einigen anschaulichen hierin offenbarten Ausführungsformen wird das selektive Entfernen eines thermischen Oxidmaterials im Zusammenhang mit dem bereitstellen eines speziellen Halbleitermaterials selektiv in einigen aktiven Gebieten ausgeführt, beispielsweise in Form eines schwellwertspannungseinstellenden Halbleiterlegierungsmaterials, was zu einer reduzierten Oberflächentopographie führt, so dass die Prozessbedingungen während der weiteren Bearbeitung des Bauelements, beispielsweise bei der Herstellung komplexer Gateelektrodenstrukturen, verbessert werden.
Ein anschauliches hierin offenbartes Verfahren umfasst das Bereitstellen einer thermischen Oxidschicht in einem ersten Halbleitergebiet und einem zweiten Halbleitergebiet eines Halbleiterbauelements, wobei das erste und das zweite Halbleitergebiet lateral durch ein Isolationsgebiet begrenzt sind. Das Verfahren umfasst ferner das Bilden einer Lackmaske über dem zweiten Halbleitergebiet und über einen Bereich des Isolationsgebiets derart, dass die thermische Oxidschicht in dem ersten Halbleitergebiet freigelegt wird. Ferner umfasst das Verfahren das Entfernen der thermischen Oxidschicht in dem ersten Halbleitergebiet unter Anwendung einer gasförmigen Prozessumgebung, die Ammoniak (NH₃) und Fluorwasserstoff (HF) aufweist, und durch Verwenden der Lackmaske als eine Abtragsmaske.
Ein noch weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Lackmaske über einem Halbleitergebiet, so dass ein erstes Bauteilgebiet freigelegt und ein zweites Bauteilgebiet abgedeckt wird, wobei zumindest das erste Bauteilgebiet eine thermische Oxidschicht aufweist. Das Verfahren umfasst ferner das Bilden einer Opferschicht aus der thermischen Oxidschicht in dem ersten Bauteilgebiet durch Einrichten einer gasförmigen Prozessumgebung, die Ammoniak und Fluorwasserstoff aufweist, in Anwesenheit der Lackmaske. Ferner umfasst das Verfahren das Entfernen der Opferschicht und Lackmaske durch Ausführen eines nasschemischen Ätzprozesses.
Ein noch weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Lackmaske über einem Halbleiterbauelement derart, dass ein erstes Bauteilgebiet freigelegt und ein zweites Bauteilgebiet abgedeckt wird, wobei zumindest das erste Bauteilgebiet eine thermische Oxidschicht aufweist. Das Verfahren umfasst ferner das bilden einer Opferschicht aus der thermischen Oxidschicht in dem ersten Bauteilgebiet durch Einrichten einer gasförmigen Prozessumgebung, die Ammoniak und Fluorwasserstoff aufweist, in Anwesenheit der Lackmaske. Ferner umfasst das Verfahren das Entfernen der Opferschicht in Anwesenheit der Lackmaske durch Ausführen einer Wärmebehandlung bei einer Temperatur von 175°C oder weniger.
Kurze Beschreibung der Zeichnungen
Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
1a und 1b schematisch Querschnittsansichten eines komplexen Halbleiterbauelements beim Entfernen einer thermischen Oxidschicht auf der Grundlage einer nasschemischen Ätzchemie mit HF zeigen;
1c bis 1f schematisch das konventionelle Halbleiterbauelement beim Entfernen eines thermischen Oxidmaterials zeigen, wobei eine gasförmige Prozessumgebung und eine Hochtemperaturbehandlungen in einer nicht-maskierten Prozesssequenz (1c bis 1e) und einer maskierten Prozesssequenz (1f) gemäß konventioneller Strategien verwendet werden;
2a bis 2e schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn eine thermische Oxidschicht auf der Grundlage einer gasförmigen Prozessumgebung und Prozessbedingungen entfernt wird, die mit der Anwesenheit eines Lackmaterials gemäß anschaulichen Ausführungsformen verträglich sind; und
3a bis 3h schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn ein thermisches Oxidmaterial mit reduziertem Materialverlust in Isolationsgebieten während einer komplexen Fertigungssequenz zur Herstellung komplexer Gateelektrodenstruktur entfernt wird, wobei auch eine schwellwertspannungseinstellende Halbleiterlegierung gemäß noch weiteren anschaulichen Ausführungsformen hergestellt wird.
Detaillierte Beschreibung
Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der vorliegenden detaillierten Beschreibung dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
Gemäß den hierin offenbarten Prinzipien kann die Oberflächentopographie von Halbleiterbauelementen nach dem Entfernen eines thermischen Oxidmaterials und vor dem Ausführen komplexer Fertigungsphasegrenzen, etwa der Herstellung komplexer Gateelektrodenstruktur, die das selektive Abscheiden einer schwellwertspannungseinstellenden Halbleiterlegierung, etwa einer Silizium/Germanium-Legierung und dergleichen, beinhalten, deutlich verbessert werden im Vergleich zu konventionellen Strategien, indem eine gasförmige Prozessumgebung zum Umwandeln des thermischen Oxidmaterials in ein Opfermaterial angewendet wird, das dann wiederum auf der Grundlage von Prozessbedingungen entfernt wird, die mit der Anwesenheit eines Lackmaterials verträglich sind. Auf diese Weise kann ein thermisches Oxidmaterial selektiv von gewissen Bauteilgebieten unter Anwendung einer Lackmaske entfernt werden, ohne dass zusätzliche Prozesse zur Herstellung eines Hartmaskenmaterials, zu dessen Strukturierung und zum Entfernen des Hartmaskenmaterials in einer späteren Fertigungsphase erforderlich sind. In einigen anschaulichen Ausführungsformen wird das Entfernen des Opfermaterials, das im Grunde eine gut flüchtige Stickstoff, Wasserstoff, Silizium und Flur enthaltende Materialverbindung ist, dadurch erreicht, dass Prozesstemperaturen angewendet werden, die unterhalb der Glasübergangstemperatur des Lackmaterials liegen, die typischerweise bei ungefähr 175°C liegt. Folglich wird in diesen Ausführungsformen eine Wärmebehandlung auf der Grundlage einer Prozesstemperatur ausgeführt, die 175°C oder weniger beträgt, um eine unerwünschte Modifizierung des Lackmaterials zu vermeiden, während gleichzeitig das flüchtige Material der Opferschicht effizient abgetragen wird. Danach kann das Lackmaterial weiterhin auf der Grundlage gut etablierter Abtragungstechniken, beispielsweise unter Anwendung nasschemischer Reinigungsrezepte, plasmaunterstützter Ätzprozesse, dergleichen, entfernt werden.
In anderen anschaulichen hierin offenbarten Ausführungsformen wird das Opfermaterial in Anwesenheit einer Lackmaske hergestellt, um beispielsweise ein thermisches Oxidmaterial in speziellen Bauteilbereichen beizubehalten, und nachfolgend werden die Lackmaske und die Opferschicht in einem nasschemischen Ätzprozess abgetragen, wobei beispielsweise gut etablierte Chemikalien, etwa schweflige Säure und Wasserstoffperoxid als Verbindung (SPM) und dergleichen verwendet werden, wobei der nasschemische Abtragungsprozesses in einer separaten Prozessumgebung im Vergleich zu der Prozessumgebung ausgeführt wird, die zum Einrichten der gasförmigen Prozessumgebung verwendet wird.
In einigen anschaulichen Ausführungsformen wird die maskierte Abtragung eines thermischen Oxids angewendet, bevor komplexe Gateelektrodenstrukturen hergestellt werden, so dass damit eine bessere Prozessflexibilität beim individuellen Einstellen der Eigenschaften von Halbleitergebieten oder Generellbauteilgebieten erreicht wird, während andererseits die weitere Bearbeitung dann auf der Grundlage einer reduzierten Oberflächentopographie fortgesetzt werden kann. In einigen anschaulichen Ausführungsformen wird die maskierte Abtragung eines thermischen Oxid mit reduziertem Materialverlust in Isolationsgebieten vorteilhaft auf die Herstellung einer schwellwertspannungseinstellenden Halbleiterlegierung in einigen aktiven Gebieten angewendet, während das verbleibende thermische Oxidmaterial als ein effizientes Hartmaskenmaterial während des selektiven epitaktischen Aufwachsprozesses verwendet wird. Da in einer konventionellen Prozessstrategie zusätzliche Strategien zum Abscheiden und zum Strukturieren des Hartmaskenmaterials anzuwenden sind, wird eine deutliche Verringerung der gesamten Prozesskomplexität erreicht, wobei dennoch eine ausgeprägte Reduzierung der resultierenden Oberflächentopographie vor der Herstellung der komplexen Gateelektrodenstrukturen erreicht wird. Beispielsweise werden in komplexen Anwendungen die Gateelektrodenstrukturen auf der Grundlage eines dielektrischen Materials mit großem ε in Verbindung mit metallenthaltenden Elektrodenmaterialien hergestellt, die eine zuverlässige Einkapselung erfordern, um damit die Integrität dieser empfindlichen Gatematerialien zu bewahren. In diesem Falle können der Strukturierungsprozess selbst und auch die nachfolgende Einkapselung der resultierenden Gateelektrodenstrukturen mit deutlich reduzierten Ungleichmäßigkeiten erreicht werden aufgrund der besseren Oberflächentopographie, die durch das Verringern des Materialverlust in den Isolationsgebieten beim Entfernen eines thermischen Oxidmaterials erhalten wird. Folglich kann in diesen Fällen die gesamte Transistorvariabilität verringert werden, so dass zu einer erhöhten Gesamtausbeute aufgrund der besseren Prozessrobustheit beigetragen wird.
Mit Bezug zu den 2a bis 2e und den 3a bis 3h werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1a bis 1f verwiesen wird.
2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200, das ein Substrat 201 und einer Halbleiterschicht 202 aufweist. Die Halbleiterschicht 202 ist lateral in eine Vielzahl von Bauteilgebieten 240A, 240B eingeteilt, die Halbleitergebiete 202A, 202B enthalten oder darstellen, beispielsweise in Form von aktiven Gebieten für Transistorelemente, die nach herzustellen sind. Dazu werden Isolationsgebiete 202C in geeigneter Form vorgesehen, beispielsweise als flache Grabenisolationen, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist. Es sollte beachtet werden, dass die Halbleiterschicht 202 anfänglich in Form eines geeigneten zusammenhängenden Halbleitermaterials, etwa in Form eines Siliziumsmaterials, eines Silizium/Germaniummaterials und dergleichen, vorgesehen ist. Ferner ist in einigen Fallen eine vergrabene isolierende Schicht (nicht gezeigt) direkt unterhalb der Halbleiterschicht 202 ausgebildet, wenn eine SOI-(Silizium-auf-Isolator-)Architektur betrachtet wird. In anderen Fällen steht die Halbleiterschicht 202 direkt mit einem kristallinen Material des Substrats 201 in Verbindung, wodurch eine Vollsubstratkonfiguration erzeugt wird. Ferner ist in der gezeigten Fertigungsphase die thermische Oxidschicht 203 in den Halbleitergebieten 202A, 202B, etwa in Form eines Siliziumdioxidmaterials ausgebildet, wobei auch eine gewisse Menge anderer Materialsorten, etwa von Germanium, in der Oxidschicht 203 enthalten sein kann. Ferner ist eine Lackmaske 207 so hergestellt, dass das Bauteilgebiet 240A, d. h. die in und auf dem Halbleitergebiet 202A und einem Teil der Isolationsstruktur 202C gebildete Schicht 203, freiliegt. Andererseits bedeckt die Lackmaske 207 das Bauteilgebiet 2405, d. h. einen Teil des Isolationsgebiets 202C und des Materials 203, die in dem Halbleitergebiet 2025 ausgebildet sind.
Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, wie sie beispielsweise zuvor mit Bezug zu dem Bauelement 100 beschrieben ist. D. h., das Isolationsgebiet 202C kann auf der. Grundlage einer gut etablierten Prozessstrategie erzeugt werden, wie dies zuvor erläutert ist, woran sich weitere Prozesse anschließen, etwa der Einbau einer Wannendotierstoffsorte in die Gebiete 202A, 202B, wozu komplexe Implantations- und Maskierungstechniken gehören, um eine gewünschte Art an Leitfähigkeitsart in den Gebieten 202A, 202B zu erzeugen. Beispielsweise sind die Gebiete 202A, 202B Halbleitergebiete mit inverser Leitfähigkeitsart, um beispielsweise P-Kanaltransistoren bzw. N-Kanaltransistoren herzustellen. Die thermische Oxidschicht 203 kann der Rest aus einer vorhergehenden Bearbeitung sein, wie dies auch zuvor erläutert ist, oder diese Schicht kann gemäß den gesamten Prozess- und Bauteilerfordernissen hergestellt sein. Beispielsweise beträgt eine Dicke der thermischen Oxidschicht 203 in dieser Fertigungsphase 4–20 nm. Die Lackmaske 207 wird auf der Grundlage gut etablierter Lithographietechniken hergestellt. Es sollte beachtet werden, dass die Lackmaske 207 als eine Abtragsmaske für das selektive Entfernen des thermischen Oxidmaterials 203 von dem Halbleitergebiet 202A dienen kann, ohne dass ein zusätzliches Hartmaskenmaterial erforderlich ist.
2b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der eine gasförmige Prozessumgebung 205 auf der Grundlage von Ammoniak (NH₃) und gasförmiger Flusssäure (HF) eingerichtet wird, was in einer geeigneten Prozesskammer bewerkstelligt werden kann. Dazu werden diese gasförmigen Komponenten mit geeigneten Gasdurchflussraten in einem Verhältnis von 4:1–1:4, beispielsweise ungefähr 2:1 HF:NH₃ bereitgestellt, wobei generell zusätzliche Trägergase, etwa Edelgase in Form von Argon, jemand dergleichen, oder andere inerte Gase, etwa Stickstoff, in die gasförmige Umgebung 205 zugeführt werden können. Beispielsweise wird ein Druck von ungefähr 1–20 mTorr in der Prozessumgebung 205 eingerichtet, wobei eine Prozesstemperatur deutlich unterhalb der Glasübergangstemperatur des Lackmaterials 207 angewendet wird.
Wie zuvor mit Bezug zu dem Bauelement 100 erläutert ist, führt grundsätzlich die Prozessumgebung 205 zu einer Umwandlung des Oxidmaterials in der Schicht 203 und in den Isolationsgebieten 202C mit einer Rate, die auf der Grundlage von Parametern, etwa dem Verhältnis der Gasdurchflussraten und der Trägergase, eingestellt werden kann. Beispielsweise wird eine entsprechende Reaktionsrate in dem Gebiet 202C und der Schicht 203 ungefähr gleich eingestellt, wobei sogar eine geringere Reaktionsrate in dem Gebiet 202C im Vergleich zur Reaktionsrate in dem thermischen Oxidmaterial 203 ausgewählt werden kann. Folglich wird eine entsprechende Dicke 202T in den freiliegenden Bereichen des Isolationsgebiets 202C in eine Ammoniak und Siliziumfluorid enthaltende Opfer Materialschicht umgewandelt.
2c zeigt schematisch das Bauelement 200 gemäß anschaulichen Ausführungsformen, in denen eine Wärmebehandlung 205B bei einer Prozesstemperatur von 175°C und weniger angewendet wird, um die Abtragung von Opferschichten 202S, 203S in Gang zu setzen, die in dem vorhergehenden Schritt 205 aus 2b hergestellt wurden. Die Wärmebehandlung 205B kann in der gleichen Prozessumgebung wieder Prozess 205 aus 2b ausgeführt werden, während in anderen Fällen eine spezielle Prozesskammer für die Wärmebehandlung 205B verwendet wird.
Es wurde erkannt, dass die Anwendung von Temperaturen unterhalb der Glasübergangstemperatur des Lackmaterials 207 weiterhin sehr effizient ist, um eine Sublimierung der Opfermaterialschichten 202S, 203S in Gang zu setzen, wodurch ein effizientes selektives Entfernen von thermischen Oxid aus dem Halbleitergebiet 202A bewirkt wird, ohne dass zu einem ausgeprägten Materialverlust in der Isolationsstruktur 202C beigetragen wird und ohne dass das Material der Lackmaske 207 wesentlich modifiziert wird, die dann in einer späteren Fertigungsphase effizient entfernt werden kann.
2d zeigt schematisch das Bauelement 200 gemäß weiteren anschaulichen Ausführungsformen, in denen die Opferschichten 202S, 203S effizient auf der Grundlage eines nasschemischen Ätzprozesses 208 entfernt werden, der beispielsweise auf der Grundlage einer Mischung aus schwefliger Säure und Wasserstoffperoxid (SPM) und dergleichen ausgeführt wird. Zu diesem Zweck wird der nasschemischen Ätzprozess 208 in einer speziellen Prozesskammer ausgeführt, wobei in einigen anschaulichen Ausführungsformen gleichzeitig die Lackmaske 207 ebenfalls während des Prozesses 208 entfernt wird. In anderen Fällen werden die Lackmaske und die Opferschichten 202S, 203S in separaten Schritten entfernt, wobei die Maske 207 vor oder nach dem Entfernen der Opferschichten 202S, 203S entfernt wird.
2e zeigt schematisch das Bauelement 200 nach der Entfernung eines thermischen Oxid und nach der Entfernung der Lackmaske 207 (siehe 2C, 2D). Folglich wird eine Oberflächentopographie 202P mit einer besseren Ebenheit in dem Halbleitergebiet 202A in Bezug auf die Isolationsstruktur 202C erhalten, während das Halbleitergebiet 202 die weiterhin zuverlässig durch die thermische Oxidschicht 203 bedeckt ist. In dieser Phase können weitere Prozesse entsprechend den gesamten Prozess- und Bauteilerfordernissen ausgeführt werden, beispielsweise das spezielle Einstellen von Eigenschaften des Halbleitergebietgebiets 202A und dergleichen, indem etwa darauf eine spezielle Materialschicht geschaffen wird, wie dies nachfolgend mit Bezug zu den 3A bis 3H beschrieben ist. In einem weiter fortgeschrittenen Herstellungsstadium wird die Schicht 203 von dem Halbleitergebiet 202B entfernt, was ebenfalls auf der Grundlage einer gasförmigen Prozessumgebung bewerkstelligt werden kann, wie dies zuvor beschrieben ist, wobei bei Bedarf eine zusätzliche Lackmaske aufgebracht werden kann, so dass das Gebiet 202A bedeckt wird, wenn eine Einwirkung durch entsprechende Prozessatmosphären als ungeeignet erachtet wird. In diesem Falle kann eine ähnliche Prozessstrategie angewendet werden, wie sie zuvor beschrieben ist. Daraufhin werden komplexe Bauteilstrukturelemente, etwa Gateelektrodenstrukturen, hergestellt auf der Grundlage komplexer Lithographie- und Ätztechniken, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben ist.
Mit Bezug zu den 3a bis 3h werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei spezielle Halbleitergebiete ein Halbleitermaterial auf der Grundlage eines selektiven Abscheideprozesses erhalten, in welchem ein thermisches Oxidmaterial als ein Hartmaskenmaterial verwendet wird, so dass das selektive Entfernen des thermischen Oxidmaterials von den speziellen Halbleitergebieten erforderlich ist.
3a zeigt schematisch ein Halbleiterbauelement 300 in einer frühen Fertigungsphase, wobei aktive Gebiete oder Halbleitergebiete 302A, 302B über einem Substrat 301 ausgebildet und lateral durch ein Isolationsgebiet 302C begrenzt sind. Es sollte beachtet werden, dass für diese Komponenten die gleichen Kriterien gelten, wie sie zuvor im Zusammenhang mit den Halbleiterbauelementen 100 und 200 beschrieben sind. Ferner ist zu beachten, dass jegliche Komponenten und Prozessstrategien, wie sie mit Bezug zu den 3a bis 3h beschrieben werden, auch bei Bedarf in dem Bauelement 200 angewendet oder eingerichtet werden können.
Ferner umfasst das Bauelement 300 eine thermische Oxidschicht 303, die in den Halbleitergebieten 302A, 302B ausgebildet ist. In einigen anschaulichen Ausführungsformen wird das thermische Oxidmaterial 303 während einer beliebigen geeigneten Fertigungsphase hergestellt, beispielsweise vor oder nach der Herstellung des Isolationsgebiets 302C. Das Oxidmaterial 303 besitzt eine Dicke von einem bis mehreren Nanometer, was als zu dünn erachtet werden kann, um während der weiteren Bearbeitung als ein Hartmaskenmaterial zu dienen.
3b zeigt schematisch das Bauelement 300 während eines thermischen Oxidationsprozesses 309, in welchem die Dicke 303T des thermischen Oxidmaterials 303 geeignet vergrößert wird, so dass diese Dicke mit der weiteren Bearbeitung des Bauelements 300 kompatibel ist, d. h., dass diese Dicke für das selektive herstellen eines Halbleitermaterials in dem Halbleitergebiet 302A kompatibel ist. Beispielsweise liegt die Dicke 303T im Bereich von 5–10 nm oder mehr, wobei dies von den gesamten Prozesserfordernissen abhängt.
3c zeigt schematisch das Bauelement 300 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Lackmaske 307 so vorgesehen, dass diese das Halbleitergebiet 302B und einen Teil des Isolationsgebiets 302C bedeckt, während das Halbleitergebiet 302A und ein Teil des Isolationsgebiets 302C Freiwilligen, wenn eine gasförmigen Prozessumgebung 305 auf der Grundlage von Ammoniak und gasförmiger HF eingerichtet wird. Folglich werden, wie zuvor erläutert ist, während des Prozesses 305 eine Opferschicht in Form von Schichtbereichen 302S, die über den freiliegenden Bereichen des Isolationsgebiets 302C ausgebildet sind, und ein Schichtbereich 303S erzeugt, indem eine chemische Reaktion in Gang gesetzt wird, wie dies auch zuvor beschrieben ist. Ferner werden Prozessbedingungen während des Prozesses 305 so eingestellt, dass eine gewünschte Reaktionsrate für das thermische Oxid und das abgeschiedene Oxidmaterial im Hinblick auf eine Verringerung der gesamten resultierenden Oberflächentopographie erhalten wird, wie dies auch zuvor erläutert ist.
3d zeigt schematisch das Bauelement 300 in einer weiter fortgeschrittenen Fertigungsphase, d. h. nach der Entfernung der Opferschichten 302S, 303S und nach der Entfernung der Lackmaske 307. Dazu wird in einigen anschaulichen Ausführungsformen ein nasschemischer Ätzprozess 308 beispielsweise auf der Grundlage von SPM eingerichtet, während in anderen Fällen die Schichten 302S, 303S entfernt werden, indem eine Wärmebehandlung angewendet wird und nachfolgend das Lackmaterial 307 abgetragen wird, wobei die Temperatur der Wärmebehandlung geeignet so eingestellt wird, dass eine unerwünschte Modifizierung der Lackmaske 307 vermieden wird, wie dies zuvor erläutert ist. Folglich kann das Halbleitergebiet 302A freigelegt werden, ohne dass eine unerwünscht große Oberflächentopographie in Bezug auf das Isolationsgebiet 302C hervorgerufen wird. Andererseits ist das Gebiet 302B weiterhin zuverlässig durch das thermische Oxidmaterial 303 bedeckt.
3e zeigt schematisch das Bauelement 300 in einer weiter fortgeschrittenen Fertigungsphase, in der das Bauelement 300 einer Prozesssequenz 312 unterzogen wird, um ein Halbleitermaterial 310, etwa eine Halbleiterlegierung zur Einstellung der elektronischen Eigenschaften des aktiven Gebiets 302A gemäß den gesamten Bauteilerfordernissen, herzustellen. Zu diesem Zweck umfasst die Sequenz 312 einen zusätzlichen Reinigungsprozess, der beispielsweise auf einer nasschemischen Ätzchemie unter Anwendung wässriger Flusssäure beruht, die effizient Oberflächenkontaminationsstoffe von dem aktiven Gebiet 302A entfernen kann, wobei jedoch auch eine gewisse Materialmenge des Isolationsgebiets 302C und auch des thermischen Oxids 303 abgetragen wird, das jedoch eine ausreichende Dicke besitzt, so dass es als eine zuverlässige Hartmaske während der weiteren Bearbeitung dienen kann. In einigen anschaulichen Ausführungsformen umfasst die weitere Bearbeitung das erzeugen einer Vertiefung in dem aktiven Gebiet 302A, wie dies durch 311 angegeben ist, um eine bessere Oberflächentopographie nach der selektiven Abscheidung des Halbleitermaterials 310 zu erzeugen. In anderen Fällen wird, wie in 3e gezeigt ist, dass Material 310 direkt auf freiliegenden Oberflächenbereichen des Gebiets 302A ohne die Erzeugung der Vertiefung 311 aufgebracht. Das Material 310 wird typischerweise auf der Grundlage eines selektiven epitaktischen Aufwachsprozesses hergestellt, in welchem die Prozessparameter geeignet so eingestellt sind, dass eine Materialschicht auf freiliegenden kristallinen Oberflächenbereichen erzeugt wird, während eine Materialabscheidung auf dielektrischen Oberflächenbereichen, etwa auf dem Isolationsgebiet 302C und der thermischen Oxidschicht 303, im Wesentlichen vermieden wird. Dazu können gut etablierte Prozessrezepte angewendet werden. Beispielsweise wird das Halbleitermaterial 310 als eine Halbleiterlegierung so hergestellt, dass die elektronischen Eigenschaften und somit die Schwellwertspannung eines oder mehrerer Transistoren, die in und über dem Halbleitergebiet 302A herzustellen sind, eingestellt werden, wobei das Halbleitergebiet 302A nunmehr die Schicht 310 mit geeigneter Materialzusammensetzung und Schichtdicke umfasst.
3f zeigt schematisch das Bauelement 300 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird das thermische Oxid 303 von dem Halbleitergebiet 302B entfernt, was bewerkstelligt werden kann auf der Grundlage einer gasförmigen Prozessumgebung 315 mit Ammoniak und Fluorwasserstoff, wie dies auch zuvor beschrieben ist. Während des Prozesses 315 wird folglich eine entsprechende Transformation von Oxidmaterial eingeleitet, wie dies auch zuvor erläutert ist. In einigen anschaulichen Ausführungsformen ist eine Lackmaske 317 so vorgesehen, dass diese das Material 310 und zuvor freigelegte Bereiche der Isolationsstruktur 302C bedeckt, so dass eine erhöhte Integrität des Materials 310 sichergestellt ist und auch eine weitere Verringerung des Materialverlusts in den zuvor freigelegten Bereichen des Isolationsgebiets 302C erreicht wird. Auf diese Weise wird die zuvor hervorgerufene Oberflächentopographie, die jedoch deutlich weniger ausgeprägt ist im Vergleich zu konventionellen Strategien, im Wesentlichen nicht durch das Entfernen des thermischen Oxids 303 beeinflusst.
Nach dem Prozess 315 wird jegliches Opfermaterial effizient entfernt, beispielsweise durch eine Wärmebehandlung bei erhöhten Temperaturen von beispielsweise über 200°C, wenn die Lackmaske 317 nicht vorgesehen ist, während in anderen Fällen ein nasschemischer Ätzprozess angewendet wird, wie dies zuvor erläutert ist. In diesem Falle wird auch die Maske 317 abgetragen, wie dies auch zuvor erläutert ist. In anderen Fällen wird, wendet die Lackmaske 317 verwendet ist, eine Wärmebehandlung mit einer Temperatur von 175°C oder weniger ausgeführt, wie dies auch zuvor erläutert ist. Folglich kann eine unerwünschte Vertiefung, die durch das Entfernen des Materials 303 hervorgerufen wird, vermieden werden. Somit kann die weitere Bearbeitung auf der Grundlage besserer Oberflächenbedingungen fortgesetzt werden, wodurch sich das Ergebnis komplexer Lithographie- und Strukturierungsstrategien verbessert.
3g zeigt schematisch das Bauelement 300 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Gateelektrodenstruktur 360A auf dem Halbleitergebiet 302A ausgebildet, dass nunmehr das Halbleitermaterial 311 als Teil davon umfasst, während eine zweite Gateelektrodenstruktur 360B auf dem aktiven Gebiet 302B ausgebildet ist, in welchem die Herstellung eines zusätzlichen Halbleitermaterials durch die thermische Oxidschicht 303 blockiert wurde (siehe 3f).
Die Gateelektrodenstrukturen 360A, 360B enthalten in einigen anschaulichen Ausführungsformen ein dielektrisches Material mit großem ε 362, das als ein dielektrisches Material mit einer Dielektrizitätskonstante von 10,0 oder größer verstanden wird. Beispielsweise können Hafnium, Zirkon und dergleichen in Form von Oxiden und Silikaten vorgesehen werden und als Gatedielektrikumsmaterial dienen. Häufig wird das dielektrische Material mit großem ε 362 in Verbindung mit einem dünnen konventionellen dielektrischen Material, etwa Siliziumdioxid, Siliziumoxinitrid und dergleichen vorgesehen. Ferner kann ein metallenthaltendes Elektrodenmaterial 363, beispielsweise in Form von Titannitrid und dergleichen, in Verbindung mit einem weiteren Elektrodenmaterial 364, etwa Siliziummaterial, Silizium/Germaniummaterial, und dergleichen, vorgesehen sein. Ferner ist in dieser Fertigungsphase eine dielektrische Deckschicht 365 in Form eines Siliziumnitridmaterials, eines Siliziumdioxidmaterials oder einer Kombination davon vorgesehen. Typischerweise besitzen die Gateelektrodenstrukturen 360A, 360B eine Gatelänge, d. h. in 3g die horizontale Erstreckung der Schicht 361, von 50 nm und weniger, so dass komplexer Lithographie- und Strukturierungsstrategien erforderlich sind, insbesondere wenn das komplexe Materialsystem 362, 363 vorzusehen ist, das eine unterschiedliche Materialzusammensetzung für die Gateelektrodenstrukturen 360A, 360B aufweist. Aufgrund der weniger ausgeprägten Oberflächentopographie führt daher die Strukturierung der Gateelektrodenstrukturen 360A, 360B zu einer besseren Gleichmäßigkeit der Querschnittsform und somit auch der endgültigen kritischen Gatelänge. Wie ferner zuvor erläutert ist, erfordern typischerweise die empfindlichen Gatematerialien 362, 363 einen zuverlässigen Einschluss während der weiteren Bearbeitung, um nicht in unerwünschter Weise die elektronischen Eigenschaften der Gateelektrodenstrukturen 360A, 360B und somit die Leistungseigenschaften der entsprechenden Transistoren, die herzustellen sind, zu beeinflussen. Zu diesem Zweck wird typischerweise eine Beschichtung oder ein Abstandshalter 366, der beispielsweise aus Siliziumnitrid und dergleichen aufgebaut ist, mit einer geeigneten Materialzusammensetzung und Dicke vorgesehen, so dass die Seitenwände der Materialien 362, 363 zuverlässig eingeschlossen sind. Da die Gateelektrodenstrukturen 360A, 360B typischerweise sich in das Isolationsgebiet 302C in der Transistorbreitenrichtung, d. h. in der Richtung senkrecht zur Zeichenebene der 3g, erstrecken, kann eine ausgeprägte Topographie zwischen den Gebieten 302A, 302B einerseits und den benachbarten Bereichen des Isolationsgebiets 302C andererseits auch die Herstellung des Beschichtungsmaterials 366 negativ beeinflussen, was häufig zu ausgeprägten Ausbeuteverlusten in konventionellen Strategien beiträgt. Auch in diesem Falle trägt die verbesserte Oberflächentopographie, die auf der Grundlage der Entfernung des thermischen Oxids erreicht wird, wie dies zuvor beschrieben ist, somit zu einer besseren Prozessgleichmäßigkeit bei.
Grundsätzlich können die Gateelektrodenstrukturen 360A, 360B durch eine beliebige geeignete Prozessstrategie hergestellt werden, wozu das Abscheiden der Materialien 361, 362, 363 und möglicherweise deren Strukturierung in Kombination mit zusätzlichen Wärmebehandlungen zum Einstellen der Austrittsarbeit der entsprechenden Gateelektrodenstrukturen 360A, 360B in unterschiedlicher Weise gehören, wenn diese Bauelemente unterschiedlicher Transistorarten darstellen, woran sich das Abscheiden der Materialien 364 und 365 anschließt, die dann unter Anwendung komplexer Lithographie- und Strukturierungsstrategien strukturiert werden. Danach wird das Beschichtungsmaterial 366 abgeschieden und strukturiert, wobei die verbesserte Oberflächentopographie vorteilhaft ausgenutzt wird, wie dies zuvor erläutert ist.
3h zeigt schematisch das Bauelement 300 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein Transistor 350A in und über dem aktiven Gebiet 302A ausgebildet und umfasst die Gateelektrodenstruktur 360A, die zusätzlich eine Abstandshalterstruktur 367 aufweist. In ähnlicher Weise ist ein Transistor 350B in und über dem aktiven Gebiet 302B ausgebildet und umfasst die Gateelektrodenstruktur 360B, die wiederum die Abstandshalterstruktur 367 enthält. Die Transistoren 350A, 350B repräsentieren einen P-Kanaltransistor bzw. einen N-Kanaltransistor, wobei die Transistoreigenschaften wesentlich durch die Gateelektrodenstrukturen 360A, 360B und in dem Transistor 350A durch das Material 311 bestimmt sind. Ferner sind geeignete Drain- und Sourcegebiete 351 so ausgebildet, dass diese ein Kanalgebiet, etwa ein Kanalgebiet 352A für den Transistor 350A, das einen Teil des Materials 311 aufweist, lateral umschließe. Andererseits besitzt ein Kanalgebiet 352B des Transistors 350B geeignete Eigenschaften, ohne dass ein zusätzliches schwellwertspannungseinstellendes Halbleitermaterial erforderlich ist, wie dies zuvor erläutert ist.
Die Transistoren 350A, 350B können auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, in der beispielsweise die Drain- und Sourcegebiete 351 in Verbindung mit der Abstandshalterstruktur 367 unter Anwendung gut etablierter Strategien hergestellt werden, indem beispielsweise Dotierstoffsorten doch Implantationstechniken und Maskierungsschemata unter Anwendung der Abstandshalterstruktur 367 zum Einstellen eines lateralen Abstandes der diversen Bereiche der Drain- und Sourcegebiete 351 eingeführt werden. Da das laterale und vertikale Dotierstoffprofil der Gebiete 351 ebenfalls wesentlich die schließlich erhaltenen Transistoreigenschaften beeinflusst, muss die Abstandshalterstruktur 367 mit hoher Genauigkeit und Gleichmäßigkeit hergestellt werden, wobei dies ebenfalls von der Oberflächentopographie des Bauelements 300 abhängt. Somit führt die verbesserte Oberflächentopographie, die durch die vorhergehende Bearbeitung erreicht wird, unabhängig von der Bereitstellung des Materials 311 ebenfalls zu einer verbesserten Bauteilgleichmäßigkeit. Nach dem Ausführen von jeglichen Wärmebehandlungen zum Aktivieren der Dotierstoffsorten und zum Rekristallisieren der durch Implantation hervorgerufenen Schäden wird die Bearbeitung fortgesetzt, indem beispielsweise Metallsilizidgebiete in den Drain- und Sourcegebieten 351 hergestellt werden und eine Kontaktebene geschaffen wird.
Es sollte beachtet werden, dass während einer beliebigen geeigneten Fertigungsphase die jeweiligen dielektrischen Deckschichten der Gateelektrodenstrukturen 360A, 360B entsprechend den gesamten Prozesserfordernissen entfernt werden können.
In noch anderen anschaulichen Ausführungsformen (nicht gezeigt) werden die Gateelektrodenstrukturen 360A, 360B auf der Grundlage konventioneller Gatematerialien hergestellt, wobei ebenfalls die verbesserte Oberflächentopographie zu einer verbesserte Gleichmäßigkeit der resultierenden Gateelektrodenstrukturen führt, wobei jegliche komplexe Materialsysteme in einer späteren Fertigungsphase eingeführt werden können, indem beispielsweise ein Teil der Gateelektrodenstrukturen ersetzt wird.
Es gilt also: die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen thermisches Oxidmaterial, etwa Siliziumdioxid, in einer frühen Fertigungsphase auf der Grundlage einer Lackmaske selektiv entfernt werden kann, ohne dass Hartmaskenmaterialien erforderlich sind, so dass eine sehr effiziente Prozessabfolge erreicht wird, wobei dennoch eine verbesserte Oberflächentopographie geschaffen wird, da der Materialverlust in Isolationsgebieten deutlich verringert werden kann, indem eine Abtragungsstrategie auf der Grundlage einer gasförmigen Prozessumgebung mit Ammoniak und gasförmiger HF angewendet wird.
Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher dient diese Beschreibung lediglich anschaulichen Zwecken und soll dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims

Verfahren mit: Bereitstellen einer thermischen Oxidsschicht in einem ersten Halbleitergebiet und einem zweiten Halbleitergebiet eines Halbleiterbauelements, wobei das erste und das zweite Halbleitergebiet lateral durch ein Isolationsgebiet begrenzt sind; Bilden einer Lackmaske über dem zweiten Halbleitergebiet und einem Teil des Isolationsgebiets derart, dass die thermische Oxidschicht in dem ersten Halbleitergebiet freigelegt wird; und Entfernen der thermischen Oxidsschicht in dem ersten Halbleitergebiet durch Verwenden einer gasförmigen Prozessumgebung mit Ammoniak (NH₃) und Fluorwasserstoff (HF) und durch Verwenden der Lackmaske als eine Abtragungsmaske.
Verfahren nach Anspruch 1, wobei Entfernen der thermischen Oxidsschicht umfasst: Einrichten der gasförmigen Prozessumgebung in Anwesenheit der Lackmaske derart, dass eine Silizium, Flur, Stickstoff und Wasserstoff enthaltende Opferschicht aus der thermischen Oxidsschicht gebildet wird, und Entfernen der Opferschicht durch Ausführen einer Wärmebehandlung einer Prozesstemperatur von 175°C oder weniger.
Verfahren nach Anspruch 2, wobei Ausführen der Wärmebehandlung und Einrichten der gasförmigen Prozessumgebung in unterschiedlichen Prozesskammern ausgeführt werden.
Verfahren nach Anspruch 1, wobei Entfernen der thermischen Oxidsschicht umfasst: Einrichten der gasförmigen Prozessumgebung in Anwesenheit Lackmaske derart, dass eine Silizium, Flur, Stickstoff und Wasserstoff enthaltende Opferschicht aus der thermischen Oxidschicht gebildet wird, und gemeinsames Entfernen der Opferschicht und der Lackmaske.
Verfahren nach Anspruch 4, wobei gemeinsames Entfernen der Opferschicht und der Lackmaske umfasst: Ausführen eines nasschemischen Ätzprozesses.
Verfahren nach Anspruch 5, wobei der nasschemischen Ätzprozess unter Anwendung einer Mischung aus schwefliger Säure und Wasserstoffperoxid (SPM) ausgeführt wird.
Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer ersten Gateelektrodenstruktur auf dem ersten Halbleitergebiet und einer zweiten Gateelektrodenstruktur auf dem zweiten Halbleitergebiet, wobei die erste und die zweite Gateelektrodenstruktur eine Geldmenge von 50 nm (Nanometer) oder weniger aufweisen.
Verfahren nach Anspruch 7, das ferner umfasst: Bilden einer Halbleiterlegierung auf dem ersten Halbleitergebiet vor dem Bilden der ersten und der zweiten Gateelektrodenstruktur.
Verfahren nach Anspruch 8, wobei Bilden der Halbleiterlegierung umfasst: Verwenden der thermischen Oxidschicht auf dem zweiten Halbleitergebiet als eine Hartmaske.
Verfahren nach Anspruch 7, wobei bilden der ersten und der zweiten Gateelektrodenstruktur umfasst: Bereitstellen eines dielektrischen Materials mit großem ε über dem ersten und dem zweiten Halbleitergebiet.
Verfahren nach Anspruch 1, das ferner umfasst: Entfernen der thermischen Oxidschicht von dem zweiten Halbleitergebiet unter Anwendung einer zweiten gasförmigen Prozessumgebung, die Ammoniak (NH₃) und Fluorwasserstoff (HF) aufweist.
Verfahren nach Anspruch 11, wobei Entfernen der thermischen Oxidschicht von dem zweiten Halbleitergebiet umfasst: Bilden einer zweiten Lackmaske derart, dass das erste Halbleitergebiet bedeckt wird, und Einrichten der zweiten gasförmigen Prozessumgebung in Anwesenheit der zweiten Lackmaske.
Verfahren nach Anspruch 1, wobei bereitstellen der thermischen Oxidschicht umfasst: Vergrößern einer Dicke einer Oxidbasisschicht, die auf dem ersten und dem zweiten Halbleitergebiet ausgebildet ist, durch Anwenden eines Oxidationsprozesses.
Verfahren mit: Bilden einer Lackmaske über einem Halbleiterbauelement derart, dass ein erstes Bauteilgebiet freiliegt und ein zweites Beutelgebiet abgedeckt ist, wobei zumindest das erste Bauteilgebiet eine thermische Oxidschicht aufweist; Bilden einer Opferschicht aus der thermischen Oxidschicht in dem ersten Bauteilgebiet durch Einrichten einer gasförmigen Prozessumgebung mit Ammoniak (NH₃) und Fluorwasserstoff (HF) in Anwesenheit der Lackmaske; und Entfernen der Opferschicht und der Lackmaske durch Ausführen eines nasschemischen Ätzprozesses.
Verfahren nach Anspruch 14, wobei der nasschemische Ätzprozess auf der Grundlage schwefliger Säure und Wasserstoffperoxid ausgeführt wird.
Verfahren nach Anspruch 14, wobei bilden der thermischen Oxidschicht so ausgeführt wird, dass ein Halbleitermaterial zumindest in einem Bereich des ersten Bauteilgebiets freigelegt wird.
Verfahren nach Anspruch 16, das ferner umfasst: bilden einer Halbleiterlegierung selektiv auf dem freigelegten Halbleitermaterial.
Verfahren nach Anspruch 16, das ferner umfasst: bilden einer Gateelektrodenstruktur auf dem freigelegten Halbleitermaterial, wobei die Gateelektrodenstruktur eine Gatelänge von 50 nm oder weniger und ein dielektrisches Material mit großem ε aufweist.
Verfahren mit: Bilden einer Lackmaske über einem Halbleitergebiet derart, dass ein erstes Bauteilgebiet freiliegt und ein zweites Bauteilgebiet abgedeckt ist, wobei zumindest das erste Bauteilgebiet eine thermische Oxidschicht aufweist; Bilden einer Opferschicht aus der thermischen Oxidschicht in dem ersten Bauteilgebiet durch Einrichten einer gasförmigen Prozessumgebung mit Ammoniak (NH₃) und Fluorwasserstoff (HF) in Anwesenheit der Lackmaske; und Entfernen der Opferschicht in Anwesenheit der Lackmaske durch Ausführen einer Wärmebehandlung bei einer Temperatur von 175°C oder weniger.
Verfahren nach Anspruch 19, das ferner umfasst: Entfernen der Lackmaske und Bilden einer Gateelektrodenstruktur über dem ersten und dem zweiten Bauteilgebiet.