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DE102016121157B3 - SYSTEM UND VERFAHREN ZUM HERSTELLEN VON ESD-FINFETs MIT VERBESSERTER METALLKONTAKTIERUNG IM DRAIN - Google Patents

SYSTEM UND VERFAHREN ZUM HERSTELLEN VON ESD-FINFETs MIT VERBESSERTER METALLKONTAKTIERUNG IM DRAIN Download PDF

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DE102016121157B3
DE102016121157B3 DE102016121157.5A DE102016121157A DE102016121157B3 DE 102016121157 B3 DE102016121157 B3 DE 102016121157B3 DE 102016121157 A DE102016121157 A DE 102016121157A DE 102016121157 B3 DE102016121157 B3 DE 102016121157B3
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DE
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region
drain
layer
component
finfet
Prior art date
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Active
Application number
DE102016121157.5A
Other languages
English (en)
Inventor
Tzung-Chi Lee
Tung-Heng Hsieh
Bao-Ru Young
Yung Feng Chang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Dorn wird über einer aktiven Region gebildet, die eine erste Region und eine zweite Region aufweist. Die erste Region und die zweite Region werden für die Bildung einer Source bzw. eines Drains eines FinFETs reserviert. Ein Abschnitt des Dorns, der über der zweiten Region gebildet wird, wird in ein erstes Segment und ein zweites Segment aufgeteilt, das von dem ersten Segment durch einen Spalt getrennt ist. Spacer werden auf gegenüberliegenden Seiten des Dorns gebildet. Unter Verwendung der Spacer werden Flossen definiert. Die Flossen ragen nach oben aus der aktiven Region hervor. Ein Abschnitt der zweiten Region, welcher dem Spalt entspricht, weist keine darüber gebildeten Flossen auf. Die Source wird auf den Flossen in der ersten Region epitaxial gezüchtet. Mindestens ein Abschnitt des Drains wird epitaxial auf dem Abschnitt der zweiten Region gezüchtet, die keine Flossen aufweist.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Halbleiterindustrie hat im Bereich der Nanotechnologie-Prozessknoten Fortschritte gemacht, um eine höhere Vorrichtungsdichte, eine höhere Leistung und geringere Kosten zu erzielen. Während dieser Fortschritt stattfindet, haben Herausforderungen im Zusammenhang mit Problemen sowohl mit der Herstellung als auch dem Design zur Entwicklung von dreidimensionalen Designs wie einer finnenähnlichen („fin“) Feldeffekttransistor-(FinFET)-Vorrichtung geführt. Eine typische FinFET-Vorrichtung wird mit einer dünnen „Flosse“ (oder finnenähnlichen Struktur) hergestellt, die sich von einem Substrat erstreckt. Die Finne, hier auch Flosse genannt, enthält üblicherweise Silicium und bildet den Körper der Transistorvorrichtung. Der Kanal des Transistors wird in dieser vertikalen Flosse gebildet. Ein Gate wird über der Flosse (z. B. diese umwickelnd) bereitgestellt. Diese Art von Gate ermöglicht eine größere Steuerung des Kanals. Zu anderen Vorteilen von FinFET-Vorrichtungen gehören ein reduzierter Short-Channel-Effekt und ein höherer Stromfluss.
  • Allerdings können herkömmliche FinFET-Vorrichtungen dennoch bestimmte Nachteile haben. Ein Nachteil besteht darin, dass für FinFET-Vorrichtungen, die für den elektrostatischen Entladungs-(ESD)-Schutz verwendet werden, die Drainregion im Wesentlichen breiter als die Sourceregion (und breiter als Drainregionen von anderen FinFET-Vorrichtungen, die nicht vom ESD-Typ sind) ist. Die längere Drainstelle kann zu einem mangelhaften epitaxialen Wachstum führen, das zu Problemen im Zusammenhang mit der Metallkontaktierung führen kann. Zum Beispiel kann der Metallkontakt, der auf der ESD-Drainstelle gebildet werden soll, in der Tat Verbindungsprobleme mit der ESD-Drainstelle aufweisen. Die schlechte Verbindung zwischen der ESD-Drainstelle und dem Metallkontakt verschlechtert folglich die Vorrichtungsleistung und kann sogar zu Vorrichtungsversagen führen.
  • Wenngleich also FinFET-Vorrichtungen und ihre Herstellung im Allgemeinen für ihren Anwendungszweck angemessen waren, waren sie nicht in jeder Hinsicht vollkommen zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung ist am besten anhand der folgenden ausführlichen Beschreibung zu verstehen, wenn diese mit den beiliegenden Figuren gelesen wird. Es sei betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu und nur zu Veranschaulichungszwecken dargestellt sind. In der Tat können die Abmessungen der verschiedenen Merkmale willkürlich erhöht oder reduziert werden.
    • 1 ist eine perspektivische Ansicht einer beispielhaften FinFET-Vorrichtung.
    • 2 ist eine perspektivische dreidimensionale Ansicht einer FinFET-Vorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 3 ist eine Draufsicht einer FinFET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 4A-10A, 12A-15A, 4B-10B, 12B-15B sind verschiedene Querschnittsansichten einer FinFET-Vorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 11 ist eine Draufsicht einer FinFET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 16 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer FinFET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zur Implementierung unterschiedlicher Merkmale der vorliegenden Offenbarung bereitstellt. Spezifische Beispiele von Komponenten und Anordnungen sind nachstehend zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich reine Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nun folgenden Beschreibung Ausführungsformen beinhalten, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen beinhalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, sodass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Zudem kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt selbst keine Beziehung zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen vor. Darüber hinaus können verschiedene Merkmale der Einfachheit und Klarheit halber willkürlich in unterschiedlichen Maßstäben gezeichnet sein.
  • Ferner können räumliche Begriffe wie „unterhalb“, „unter“, „unterer“, „über“, „oberer“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element(en) oder Merkmal(en), die in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Ausdrücke sollen neben den in den Figuren dargestellten Ausrichtungen andere Ausrichtungen der Vorrichtung umfassen, die verwendet wird oder in Betrieb ist. Falls zum Beispiel die Vorrichtung in den Figuren umgedreht wird, sind Elemente, die als „unter“ oder „unterhalb“ von anderen Elementen oder Merkmalen beschrieben sind, dann „über“ den anderen Elementen oder Merkmalen ausgerichtet. Somit kann der beispielhafte Ausdruck „unter“ sowohl eine Ausrichtung von über als auch unter umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad oder in anderen Ausrichtungen gedreht sein) und die hierin verwendeten räumlichen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Die vorliegende Erfindung betrifft, ist jedoch nicht anderweitig beschränkt auf eine finnenähnliche Feldeffekttransistor-(FinFET)-Vorrichtung. Die FinFET-Vorrichtung kann zum Beispiel eine komplementäre Metall-Oxid-Halbleiter-(CMOS)-Vorrichtung sein, die eine P-leitende Metall-Oxid-Halbleiter-(PMOS)-FinFET-Vorrichtung und eine N-leitende Metall-Oxid-Halbleiter-(NMOS)-FinFET-Vorrichtung einschließt. Die folgende Offenbarung wird mit einem oder mehreren FinFET-Beispielen fortgesetzt, um verschiedene Ausführungsformen der vorliegenden Offenbarung zu veranschaulichen. Es versteht sich jedoch, dass die Anmeldung nicht auf einen bestimmten Vorrichtungstyp eingeschränkt sein soll, außer wenn dies spezifisch beansprucht wird.
  • Die Verwendung von FinFET-Vorrichtungen hat in der Halbleiterindustrie an Popularität gewonnen. Unter Bezugnahme auf 1 ist eine perspektivische Ansicht einer beispielhaften FinFET-Vorrichtung 50 dargestellt. Die FinFET-Vorrichtung 50 ist ein nicht planarer Multi-Gate-Transistor, der über einem Substrat (wie einem Bulk-Substrat) gebildet ist. Eine dünne „finnenähnliche“ Siliciumstruktur (als Flosse bezeichnet) bildet den Körper der FinFET-Vorrichtung 50. Die Flosse weist eine Finnenbreite Wfin auf. Ein Gate 60 der FinFET-Vorrichtung 50 ist um diese Flosse gelegt. Lg bezeichnet eine Länge (oder Breite, je nach Perspektive) des Gates 60. Das Gate 60 kann eine Gateelektrodenkomponente 60a und eine dielektrische Gatekomponente 60B aufweisen. Das Gatedielektrikum 60B weist eine Dicke tox auf. Ein Abschnitt des Gates 60 befindet sich über einer dielektrischen Isolierstruktur wie einer flachen Grabenisolation (STI). Eine Source 70 und ein Drain 80 der FinFET-Vorrichtung 50 werden in Erweiterungen der Flosse auf gegenüberliegenden Seiten des Gates 60 gebildet. Die Flosse selbst dient als ein Kanal. Die effektive Kanallänge der FinFET-Vorrichtung 50 wird durch die Abmessungen der Flosse bestimmt.
  • FinFET-Vorrichtungen bieten gegenüber herkömmlichen Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET)-Vorrichtungen (auch als planare Vorrichtungen bezeichnet) verschiedene Vorteile. Diese Vorteile können eine bessere Chipflächeneffizienz, eine verbesserte Trägermobilität und Herstellungsverarbeitung beinhalten, die mit der Herstellungsverarbeitung von planaren Vorrichtungen kompatibel ist. Somit kann es wünschenswert sein, einen integrierten Schaltungs-(IC)-Chip unter Verwendung von FinFET-Vorrichtungen für einen Abschnitt von oder den gesamten IC-Chip zu konstruieren.
  • Allerdings können herkömmliche FinFET-Herstellungsverfahren dennoch Nachteile haben. Zum Beispiel können FinFET-Vorrichtungen für einen elektrostatischen Entladungs-(ESD)-Schutz verwendet werden. Die ESD-FinFET-Vorrichtungen können andere physikalische Eigenschaften als die Nicht-ESD-FinFET-Vorrichtungen aufweisen. Zum Beispiel kann eine Nicht-ESD-FinFET-Vorrichtung eine Sourceregion und eine Drainregion aufweisen, die sich im Hinblick auf ihre Abmessungen nicht voneinander unterscheiden. Allerdings kann für ESD-FinFET-Vorrichtungen die Drainregion (auch austauschbar als eine Drainstelle oder Drainkomponente bezeichnet) im Wesentlichen länger als die Sourceregion sein. In verschiedenen Ausführungsformen kann die Drainregion von ESD-FinFET-Vorrichtungen mindestens zweimal (oder sogar dreimal oder mehr) breiter als die Sourceregion sein. Dies bedeutet auch, dass die Drainregion von ESD-FinFET-Vorrichtungen im Wesentlichen auch breiter sein kann als die Drainregion von Nicht-ESD-FinFET-Vorrichtungen. Die längere Drainregion ist konfiguriert, die Ableitung der elektrostatischen Endladung zu ermöglichen und ist dementsprechend eines der einmaligen Merkmale von ESD-Vorrichtungen.
  • Allerdings können herkömmliche Verfahren zum Herstellen von ESD-FinFET-Vorrichtungen können zu einem schlechten epitaxialen Wachstum für diese längere Drainregion führen. Das schlechte epitaxiale Wachstum kann zu Problemen im Zusammenhang mit der „Metallkontaktierung“ führen. Zum Beispiel stellt ein Metallkontakt, der auf der Drainregion der ESD-FinFET-Vorrichtung gebildet werden soll (um so den Drain der ESD-FinFET-Vorrichtung mit anderen mikroelektronischen Komponenten zu koppeln) möglicherweise keinen guten physischen (oder elektrischen) Kontakt mit der epitaxial gezüchteten Drainregion her. In manchen Fällen kann der Metallkontakt mit einigen Teilen der epitaxial gezüchteten Drainregion einen physischen Kontakt herstellen. In anderen Fällen kann der Metallkontakt sogar gar keinen physischen Kontakt mit der epitaxial gezüchteten Drainregion herstellen. Diese Probleme im Zusammenhang mit einer mangelhaften „Metallkontaktierung“ können die Vorrichtungsleistung (z. B. Transistordrainstrom) verschlechtern und können sogar zu Vorrichtungsversagen führen. Darüber hinaus können diese oben beschriebenen Probleme mit der weiteren Minimierung der Größe von Halbleitervorrichtungen verschärft werden.
  • Zur Verbesserung der Vorrichtungsleistung und -ausbeute nutzt die vorliegende Offenbarung Herstellungstechniken, um ESD-FinFET-Vorrichtungen mit verbesserter Metallkontaktierung herzustellen, wie weiter unten in Bezug auf 2 bis 16 beschrieben.
  • 2 ist eine dreidimensionale perspektivische Ansicht einer FinFET-Vorrichtung 100. Die FinFET-Vorrichtung 100 ist über einem Substrat hergestellt, das hierin der Einfachheit halber nicht spezifisch dargestellt ist. In einigen Ausführungsformen weist das Substrat ein dielektrisches Material, zum Beispiel Siliciumoxid (Si02) auf. In alternativen Ausführungsformen können auch andere geeignete Materialien für das Substrat verwendet werden.
  • Die FinFET-Vorrichtung 100 weist eine Halbleiterschicht 110 auf. In einer Ausführungsform weist die Halbleiterschicht 110 ein Kristallsiliciummaterial auf. Ein Implantationsprozess (z. B. ein Anti-Durchstanz-Implantationsprozess) kann ausgeführt werden, um mehrere Dotierionen in die Halbleiterschicht 110 zu implantieren. Die Dotierionen können in einigen Ausführungsformen ein n-leitendes Material, zum Beispiel Arsen (As) oder Phosphor (P) aufweisen, oder sie können in einigen anderen Ausführungsformen ein p-leitendes Material, zum Beispiel Bor (B) aufweisen, je nachdem, ob ein NMOS oder ein PMOS benötigt wird. Dielektrische Isolierstrukturen 160 wie eine schmale Grabenisolation (STI) werden über der Halbleiterschicht 110 gebildet.
  • Die FinFET-Vorrichtung 100 weist Finnenstrukturen 150 auf, die teilweise nach oben und aus den Isolierstrukturen 160 hervorstehen. Mit anderen Worten ist mindestens ein Abschnitt jeder Finnenstruktur 150 nicht von den Isolierstrukturen 160 abgedeckt. Source-/Drain-Epi-Regionen 290 sind auf den Finnenstrukturen 150 gebildet. In einigen Ausführungsformen weisen die Source-/Drain-Epi-Regionen 290 ein rautenähnliches Querschnittsprofil auf.
  • Ein Zwischenschichtdielektrikum (Interlayer Dielectric = ILD) 300 ist über den Isolierstrukturen 160 und über den Finnenstrukturen 150 und den Source-/Drain-Epi-Regionen 290 gebildet. In einigen Ausführungsform enthält das ILD 300 Siliciumoxid. Das ILD 300 kann durch einen geeigneten Abscheidungsprozess gefolgt von einem Polierprozess wie einer chemisch-mechanischen Polierung (CMP) gebildet werden, um die obere Oberfläche des ILD 300 zu planarisieren.
  • Eine funktionelle Gatestruktur 320 wird derart gebildet, dass sie um die Finnenstrukturen 150 und die Source-/Drain-Epi-Regionen 290 gelegt wird. In einigen Ausführungsformen weist die funktionelle Gatestruktur 320 ein High-k-Gatedielektrikum und eine Metallgateelektrode auf. Ein dielektrisches High-k-Material ist ein Material mit einer dielektrischen Konstante, die größer als eine dielektrische Konstante von SiO2 ist, die ungefähr 4 beträgt. In einer Ausführungsform weist das High-k-Dielektrikum Hafniumoxid (HfO2) auf, das eine dielektrische Konstante aufweist, die in einem Bereich von ungefähr 18 bis ungefähr 40 liegt. In alternativen Ausführungsformen kann das High-k-Dielektrikum ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO oder SrTiO aufweisen. Die Metallgateelektrode kann eine Austrittsarbeits-Metallkomponente und eine Füllmetallkomponente aufweisen. Die Austrittsarbeits-Metallkomponente ist zum Abstimmen einer Austrittsarbeit ihres entsprechenden FinFET konfiguriert, um eine gewünschte Schwellenspannung Vt zu erzielen. In verschiedenen Ausführungsformen kann die Austrittsarbeits-Metallkomponente Folgendes enthalten: TiAl, TiAlN, TaCN, TiN, WN oder W oder Kombinationen davon. Die Füllmetallkomponente ist konfiguriert, als der Hauptleitungsabschnitt der funktionellen Gatestruktur 320 zu dienen. In verschiedenen Ausführungsformen kann die Füllmetallkomponente Aluminium (A1), Wolfram (W), Kupfer (Cu) oder Kombinationen davon enthalten. In einigen Ausführungsformen können die Gatestrukturen 320 durch einen Gateersatzprozess gebildet werden, in dem eine Dummy-Gatestruktur durch die funktionelle Gatestruktur 320 ersetzt wird. Die Gatestruktur 320 kann auf den Seiten auch von Spacern 280 umgeben sein. Der Herstellungsprozess, der zur Bildung der FinFET-Vorrichtung 100 angewendet wird, ist in der US-Patentanmeldung Nr. 15/261,302 , eingereicht am 9. September 2016 mit der Bezeichnung „System and Method for Widening Fin Widths for Small Pitch FinFET Devices“, deren Offenbarung hiermit in ihrer Gesamtheit durch Bezugnahme aufgenommen wird, ausführlicher erläutert.
  • Da die FinFET-Vorrichtung 100, die in 2 dargestellt ist, eine dreidimensionale Struktur ist, können unterschiedliche zweidimensionale Ansichten durch In-Scheiben-Schneiden oder Schneiden der FinFET-Vorrichtung 100 entweder in einer X-Richtung oder einer Y-Richtung (die X- und die Y-Richtung sind in 2 dargestellt), die auch als ein X-Schnitt bzw. ein Y-Schnitt bezeichnet werden, erhalten werden. Die X-Richtung und die Y-Richtung sind senkrecht zueinander. Verschiedene zweidimensionale Querschnittsansichten entlang des X-Schnitts oder des Y-Schnitts werden nachstehend ausführlicher erläutert.
  • Wie oben erläutert, können für FinFET-Vorrichtungen die Epi-Regionen 290 als eine Sourcekomponente oder eine Drainkomponente eines FinFET-Transistors verwendet werden. Zum Beispiel kann die Epi-Region 290, die auf einer Seite eines FinFET-Transistors angeordnet ist, eine Sourcekomponente sein und die Epi-Region 290, die auf einer gegenüberliegenden Seite des FinFET-Transistors angeordnet ist, kann eine Drainkomponente sein. Für einige FinFET-Vorrichtungen können die Sourcekomponente und die Drainkomponente in gewisser Hinsicht symmetrisch sein, sie können zum Beispiel im Wesentlichen ähnliche Größen oder Abmessungen aufweisen. Allerdings kann es sein, dass die Source/Drain-Symmetrie für ESD-FinFET-Vorrichtungen nicht vorhanden ist. Zum Beispiel kann eine Drainkomponente einer ESD-FinFET-Vorrichtung im Wesentlichen länger (z. B. länger in der X-Richtung, dargestellt in 2) als die Sourcekomponente sein. Der längere Drain kann zur Ermöglichung der Ableitung von elektrostatischen Ladungen beitragen. Allerdings kann der längere Drain von ESD-FinFET-Vorrichtungen auch zu einem mangelhaften epitaxialen Wachstum führen, was die Metallkontaktierung auf dem Drain negativ beeinflussen kann.
  • Die vorliegende Offenbarung implementiert bestimmte Schaltplan- und Prozessmodifikationen, um das Problem des mangelhaften epitaxialen Wachstums im Zusammenhang dem längeren Drain zu vermeiden. Unter Bezugnahme auf 3 ist eine Draufsicht eines Abschnitts eines IC-Schaltplans 400 dargestellt. Der Abschnitt des IC-Schaltplans 400 zeigt unter anderem eine aktive Region (OD) 410, beispielhafte Polysiciliumregionen (PO) 420, 421, 422 und 423 und beispielhafte OD-Dorne (Mandrels) 430A/B, 431A/B, 432A/B, 433A/B, 434A/B, 435A/B und 436A/B. Die aktive Region 410, die Polysiliciumregionen 420-423 und die OD-Dorne 430A/B bis 436A/B sind (in der Draufsicht) von einer dielektrischen Isolierstruktur wie einer flachen Grabenisolation (STI) 440 umgeben. Die X-Richtung und die Y-Richtung (dargestellt in 2) sind in der Draufsicht aus 3 ebenfalls dargestellt, um dem Leser bei der Orientierung und Zuordnung der 3D-Ansicht aus 2 mit der Draufsicht aus 3 zu helfen.
  • Die aktive Region 410 ist die Region, in der die Source oder der Drain eines Transistors (wie der oben erläuterten FinFET-Vorrichtung 100) gebildet wird. Die Polysiliciumregionen 420-423 befinden sich dort, wo die Dummy-Gatestruktur gebildet wird. Da die Dummy-Gatestrukturen 200 durch funktionelle Gatestrukturen 320 ersetzt werden, entsprechen die Polysiliciumregionen 420-423 den Gatekomponenten von FinFET-Transistoren. Die OD-Dorne 430A/B-436A/B werden verwendet, um die Finnenstrukturen zu definieren, die oben unter Bezugnahme auf 2 erläutert sind. Zum Beispiel können Spacer auf gegenüberliegenden Seiten (in der Y-Richtung) jedes der OD-Dorne 430A/B-436A/B gebildet werden, wobei diese Spacer später verwendet werden können, um die Finnenstrukturen (z. B. die Finnenstrukturen 150, die oben unter Bezugnahme auf 2 erläutert sind) zu definieren. Dementsprechend kann jeder OD-Dorn verwendet werden, um zwei Finnenstrukturen zu definieren. Die Details der Verwendung der OD-Dorne zur Bildung der Finnenstrukturen sind in der US-Patentschrift Nr. 8,881,084 , eingereicht am 14. Mai 2010 unter der Bezeichnung „FinFET Boundary Optimization“, deren Offenbarung hiermit in ihrer Gesamtheit durch Bezugnahme aufgenommen wird, ausführlicher erläutert.
  • Gemäß Ausführungsformen der vorliegenden Offenbarung kann der Abschnitt des IC-Schaltplans 400 einen ESD-FinFET-Transistor aufweisen. Zum Beispiel kann die Region 421 als eine Gatekomponente des ESD-FinFET-Transistors (oder dort, wo das Gate letzten Endes gebildet werden wird) betrachtet werden, der Abschnitt der aktiven Region 410 links von der Region 421 kann als eine Sourceregion des ESD-FinFET-Transistors betrachtet werden und der Abschnitt der aktiven Region 410 rechts von der Region 421 kann als eine Drainregion des ESD-FinFET-Transistors betrachtet werden. Zur Erleichterung der folgenden Erläuterungen wird die Sourceregion des ESD-FinFET-Transistors hierin als eine Sourceregion 450 bezeichnet und die Drainregion des ESD-FinFET-Transistors wird hierin als eine Drainregion 460 bezeichnet.
  • Die Sourceregion 450 weist eine Abmessung 470 auf, welche sich in der X-Richtung erstreckt (oder in dieser gemessen wird) und die Drainregion 460 weist eine Abmessung 480 auf, welche sich in der X-Richtung erstreckt. Die Abmessungen 470 und 480 können auch als Längen der Sourceregion 450 bzw. der Drainregion 460 bezeichnet werden. Es sei darauf hingewiesen, dass die Abmessung 470 auch einem „Poly-zu-Poly“-Abstand (der Abstand, der benachbarte Gatestrukturen in der Sourceregion trennt) entspricht und die Abmessung auch einem „Poly-zu-Poly“-Abstand in der Drainregion entspricht.
  • Wie in 3 dargestellt, ist die Abmessung 480 der Drainregion 460 länger als die Abmessung 470 der Sourceregion 450. In einigen Ausführungsformen ist die Abmessung 480 mindestens zweimal so lang wie die Abmessung 470. In einigen Ausführungsformen überschreitet ein Verhältnis von der Abmessung 480 zu der Abmessung 470 4:1, was bedeutet, dass die Abmessung 480 viermal (oder mehr) so lang wie die Abmessung 470 ist. In einigen Ausführungsformen liegt die Abmessung 480 in einem Bereich von 0,3 Mikrometern bis 0,6 Mikrometern.
  • Wie oben erläutert, kann der signifikant längere Drain 460 zu Problemen mit dem Epi-Wachstum (und später zu Problemen im Zusammenhang mit der Metallkontaktierung) führen, falls ein ESD-FinFET gemäß herkömmlichen Prozessen gebildet wird. Zum Beispiel kann gemäß einer herkömmlichen ESD-FinFET-Herstellung die OD-Dorne 430A und 430B als ein einziger kontinuierlicher OD-Dorn gebildet werden, wobei das Gleiche für die anderen Dorne 431A-431B, 432A-432B, 433A-433B, 434A-434B, 435A-435B und 436A-436B gilt. Während eine herkömmliche ESD-FinFET-Herstellung kontinuierliche OD-Dorne über die gesamte Drain-Region definiert hätte, „bricht“ die vorliegende Offenbarung jeden der OD-Dorne in der Drain-Region 460 in zwei getrennte Segmente auf. Zum Beispiel wird ein einzelner OD-Dorn in den OD-Dorn 431A und den OD-Dorn 431B „aufgebrochen“, ein anderer OD-Dorn wird in den OD-Dorn 432A und den OD-Dorn 432B „aufgebrochen“, noch ein anderer OD-Dorn wird in den OD-Dorn 433A und den OD-Dorn 433B „aufgebrochen“ usw.
  • Nun ist ein Spalt 490 (durch gestrichelte Linien dargestellt) zwischen den getrennten OD-Dornen 431A-431B, 432A-432B usw. vorhanden. Ähnliche Spalte trennen auch die getrennten Dorne 430A-430B und 436A-436B, wenngleich die Grenzen für diesen Spalt hierin nicht spezifisch dargestellt sind. Diese Spalte können auch als Verlängerungen des Spalts 490 betrachtet werden. Der Spalt 490 kann auch als eine Region betrachtet werden, in der Dorne nicht vorhanden sind. Wie nachstehend ausführlicher erläutert werden wird, wird der Spalt 490 in der Drainregion gebildet, um so die Bildung von Finnenstrukturen in dem Abschnitt der Drainregion 460 zu vermeiden, welcher dem Spalt 490 entspricht. Die Abwesenheit von Finnenstrukturen in der Drainregion 460 verbessert das epitaxiale Wachstum des Drains, sodass Probleme im Zusammenhang mit der Metallkontaktierung im Drain reduziert werden. Um sicherzustellen, dass die Finnenstrukturen in einem bedeutsamen Teil der Drainregion 460 (z. B. im Hinblick auf die Abmessung und/oder Position) nicht vorhanden sind, weist der Spalt 490 eine laterale Abmessung (gemessen in der X-Richtung) 495 auf, die sorgfältig derart konfiguriert ist, dass sie nicht zu groß oder zu klein ist. In einigen Ausführungsformen liegt die laterale Abmessung 495 in einem Bereich von 0,1 Mikrometern bis 0,25 Mikrometern in einigen Ausführungsformen.
  • In einigen Ausführungsformen kann das Aufbrechen der OD-Dorne auf der IC-Schaltplanebene erfolgen. Mit anderen Worten kann ein anfänglicher Konstruktionsschaltplan kontinuierliche Dorne aufweisen, welche sich über die Sourceregion 450 und die Drainregion 460 in der X-Richtung erstrecken. Dieser anfängliche Schaltplan wird derart modifiziert oder überarbeitet, dass die kontinuierlichen Dorne (in dem Schaltplan) in separate Stücke in der Drainregion 460 aufgebrochen werden. Dementsprechend werden die anschließend gebildeten Strukturen (z. B. OD-Dorne) in der von dem überarbeiteten Layout spezifizierten Weise aufgebrochen. Das Aufbrechen der OD-Dorne fördert ein besseres epitaxiales Wachstum in der Drainregion 460 und ermöglicht so eine bessere Metallkontaktstelle in dem Drain, wie nachstehend ausführlicher erläutert.
  • Zur Erleichterung der folgenden Erläuterungen der vorliegenden Erfindung ist eine Querschnittsansicht der ESD-FinFET-Vorrichtung entlang eines Segments der Schnittlinie Y1-Y1' in der Sourceregion 450 und eine andere Querschnittsansicht der ESD-FinFET-Vorrichtung entlang eines Segments der Schnittlinie Y2-Y2' in der Drainregion 460 dargestellt. 4A-10A und 12A-13A sind eine Reihe von Querschnittszeichnungen, welche die Herstellungsprozesse darstellen, die in einem Teil der Sourceregion 450 ausgeführt werden (teilweise entlang der Schnittlinie Y1-Y1'), und 4B-10B und 12B-13B sind eine Reihe von Querschnittszeichnungen, welche die Herstellungsprozesse darstellen, die in einem Teil der Drainregion 460 ausgeführt werden (teilweise entlang der Schnittlinie Y3-Y1'), gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 4A-4B weisen der Abschnitt der Sourceregion 450 und der Drainregion 460 hierin jeweils eine Halbleiterschicht 500 auf. Die Halbleiterschicht 500 ist eine Ausführungsform der oben erläuterten Halbleiterschicht 110. Eine Pad-Oxidschicht 510 wird über der Halbleiterschicht 500 gebildet. Die Pad-Oxidschicht 510 enthält Siliciumoxid. Eine dielektrische Schicht 520 wird über der Pad-Oxidschicht 510 gebildet und eine andere dielektrische Schicht 530 wird über der dielektrischen Schicht 520 gebildet. Die dielektrische Schicht 520 kann Siliciumnitrid, Siliciumoxid oder Siliciumoxinitrid oder Kombinationen davon enthalten. Die dielektrische Schicht 520-530 kann zusammen (oder in Verbindung mit der Pad-Oxidschicht 510) als eine Hartmaske dienen, die zum Definieren von Finnenstrukturen strukturiert wird.
  • Als ein Beispiel stellt 4A auch einen der Dorne 432A dar (ebenfalls in 3 dargestellt). Es versteht sich, dass die anderen Dorne 431A und 433A auf jeder Seite des Dorns 432A angeordnet sind. Wenngleich diese Dorne (und andere Dorne) hierin aus Platzgründen und der Einfachheit halber nicht spezifisch dargestellt sind, versteht es sich, dass die nachstehenden Erläuterungen, die den Dorn 432 als Beispiel verwenden, auch für die Dorne 431A und 433A gelten. Da ferner 4B der Querschnittsansicht entspricht, die entlang Y2-Y2' dargestellt ist, wo die Dorne aufgebrochen (und somit nicht vorhanden) sind, sind auf der dielektrischen Schicht 530 in 4B keine Dorne angeordnet. Somit lässt sich sagen, dass gemäß Ausführungsformen der vorliegenden Offenbarung, wenngleich Dorne in der Sourceregion 450 des ESD-FinFET gebildet sind, mindestens ein Abschnitt der Drainregion 460 des ESD-FinFET keine darin gebildeten Dorne aufweist.
  • Spacer 540-541 werden auf gegenüberliegenden Seiten des Dorns 432A gebildet. In 4A werden die Spacer 540-541 auf der „linken“ und der „rechten“ Seite des Dorns 432A gebildet, sodass sie in der Draufsicht aus 3 entsprechend auf der „oberen“ Seite und der „unteren“ Seite des Dorns 432A gebildet würden. In einigen Ausführungsformen werden Spacer auf jedem der Dorne 430A-436A gebildet. In einigen Ausführungsformen enthalten die Spacer 540-541 ein geeignetes dielektrisches Material mit einer ausreichenden Ätzselektivität mit dem Dorn 432A.
  • Unter Bezugnahme auf 5A-5B ist der Dorn 432A zum Beispiel durch einen Ätzprozess entfernt. Die Spacer 540-541 bleiben zurück und werden zum Definieren (oder Strukturieren) der Finnenstrukturen des FinFETs verwendet. Da wieder kein Dorn in dem Abschnitt der Drainregion 460 gebildet wird, der in 4B dargestellt ist, werden in 4B auch keine Spacer gebildet.
  • Unter Bezugnahme auf 6A-6B werden die Spacer 540-541 verwendet, um die Schichten darunter durch einen oder mehrere Ätzprozesse zu strukturieren, um Finnenstrukturen 550A und 550B in der Sourceregion 450 zu definieren. Dieser Schritt wird auch als „Kronenätzen“ bezeichnet und kann dem Prozess, der oben unter Bezugnahme auf 3 erläutert ist, ähnlich sein. Mit anderen Worten werden die Abschnitte der Halbleiterschicht 500 weggeätzt, wobei einige Restabschnitte der Halbleiterschicht 500 nun aus dem Rest der Halbleiterschicht nach oben hervorstehen. Da in 6B keine Spacer gebildet werden, werden auch keine Finnenstrukturen gebildet. Allerdings wird auch ein Abschnitt der Halbleiterschicht 500 in 6B weggeätzt, wie es in 6A der Fall ist.
  • Unter Bezugnahme auf 7A-7B wird eine Fotolackschicht 600 sowohl in der Sourceregion 450 als auch der Drainregion 460 gebildet. In der Sourceregion 450 wird die Fotolackschicht 600 über den Finnenstrukturen 550A-550B gebildet und deckt diese ab (schützt diese), während einige Abschnitte der Halbleiterschicht 500 freigelegt sind. Diese freiliegenden Abschnitte der Halbleiterschicht 500 können eine geätzte Schicht sein, sodass dielektrische Isolierstrukturen (wie STI) stattdessen gebildet werden können.
  • Unter Bezugnahme auf 8A-8B werden die freiliegenden Abschnitte der Halbleiterschicht 500 sowohl in der Sourceregion 450 als auch der Drainregion 460 geätzt. Danach wird die Fotolackschicht 600 entfernt.
  • Unter Bezugnahme auf 9A-9B werden die restlichen Abschnitte der Schichten 520-530 entfernt und ein dielektrisches Material 620 wird in der Sourceregion 450 und der Drainregion 460 gebildet. Ein Polierprozess wie eine chemisch-mechanische Polierung (CMP) kann danach ausgeführt werden, um die obere Oberfläche der dielektrischen Schicht 620 zu planarisieren.
  • Das dielektrische Material 620 wird anschließend geätzt, um die dielektrischen Isolierstrukturen wie STI sowohl in der Source- als auch der Drainregion 450-460 zu bilden. Allerdings, wie in 9A-9B dargestellt, ist das dielektrische Material 620 in der Drainregion 460 breiter als das dielektrische Material 620 in der Sourceregion 450. Dies beruht darauf, dass das dielektrische Material 620 in der Sourceregion 450 durch die Finnenstrukturen 550A-550B unterbrochen ist. Somit ist das dielektrische Material 620 in der Sourceregion 450 in mehrere kleinere Blöcke aufgeteilt, wohingegen das dielektrische Material 620 in der Drainregion 460 ein kontinuierliches und langes Stück ist. Falls ein Ätzprozess an dem dielektrischen Material 620 ausgeführt wird, kann das dielektrische Material 620 in der Sourceregion 450 leichter entfernt werden (da es sich um kleinere Stücke handelt), jedoch kann eine vollständige Entfernung des dielektrischen Materials 620 in der Drainregion 460 schwieriger sein. Eine unvollständige Entfernung des dielektrischen Materials (über den Abschnitten der Halbleiterschicht 500, an denen Epi-Schichten in einem nachfolgenden Prozess gezüchtet werden sollen) kann zu einem epitaxialen Wachstum von minderer Qualität führen.
  • Daher führt die vorliegende Offenbarung auch einen Behandlungsschritt an einem Abschnitt der dielektrischen Schicht 620 in der Drainregion 460 aus, um so die Ätzrate zu verbessern. Unter Bezugnahme auf 10A-10B wird eine strukturierte Fotolackschicht 650 über der dielektrischen Schicht 620 in der Drainregion 460 (jedoch nicht unbedingt in der Sourceregion 450) gebildet. Die strukturierte Fotolackschicht 650 weist eine Öffnung 670 auf, die einen Abschnitt der dielektrischen Schicht 620 in der Drainregion 460 freilegt. Ein Implantationsprozess 680 wird durch die Öffnung 670 ausgeführt, um Ionen in die freiliegenden Abschnitte der dielektrischen Schicht 620 in der Drainregion 460 zu implantieren. Der Implantationsprozess 680 erhöht die Ätzrate der implantierten dielektrischen Schicht 620 in dem nachfolgenden Ätzprozess der dielektrischen Schicht. Dies trägt zur Entfernung der dielektrischen Schicht 620 über den Abschnitten der Halbleiterschicht 500 bei, wo der Drain epitaxial gezüchtet wird.
  • 11 ist bereitgestellt, um die Position der Öffnung 670 der strukturierten Fotolackschicht 650 deutlicher zu zeigen. Genauer ist 11 eine Draufsicht des Abschnitts eines IC-Schaltplans 400, der demjenigen aus 3 ähnlich ist. Aus Gründen der Klarheit und Konsistenz sind die gleichen Elemente, die sowohl in 3 als auch in 10 erscheinen, mit gleichen Bezugszeichen versehen. Der Einfachheit halber sind anstatt der strukturierten Fotolackschicht 650 in dieser Draufsicht die Grenzen der Öffnung 670 dargestellt, die von der Fotolackschicht 650 gebildet werden. Wie in 11 dargestellt, sind die Grenzen der Öffnung 670 größer als der Spalt 490 und umgeben diese entlang des Umfangs. Mit anderen Worten überschneidet sich der Spalt 490 (der einem Abschnitt der Drainregion 460 entspricht, an dem keine Finnenstrukturen gebildet sind) mit der Öffnung 670, wenngleich die Abmessungen des Spalts 490 sowohl in der X- als auch der Y-Richtung kleiner als diejenigen der Öffnung 670 sind. Es versteht sich, dass zur Sicherstellung einer sauberen Entfernung der dielektrischen Schicht 620, die über der Halbleiterschicht 500 angeordnet ist, wo der Drain epitaxial gezüchtet werden soll, die Öffnung 670 nur so große wie der Spalt 490 sein muss. Allerdings ist die Öffnung 670 etwas größer als der Spalt 490 konfiguriert, um ein entspannteres Prozessfenster zu bieten, sodass, falls sich die Position der Öffnung 670 etwas verschiebt, diese immer noch den gesamten Spalt 490 freilegt.
  • Es sei darauf hingewiesen, dass, falls die strukturierte Fotolackschicht 650 gar nicht gebildet wird, jedoch der Implantationsprozess 680 dennoch ausgeführt wird, dieser Ionen in Abschnitte der dielektrischen Schicht 620 implantieren kann, die schließlich die dielektrische Isolierstruktur (z. B. STI) bilden. Die Gegenwart von Ionen in der dielektrischen Isolierstruktur kann nicht wünschenswert sein, da sie die Fähigkeit der dielektrischen Isolierstruktur, als Barriere für Strom zu dienen, negativ beeinflussen können. Somit kann in einigen Ausführungsformen eine strukturierte Fotolackschicht auch in Abschnitten der Sourceregion 450 gebildet werden, um auch zu verhindern, dass die Ionen in bestimmte Abschnitte der dielektrischen Schicht 620 implantiert werden.
  • Unter Bezugnahme auf 12A-12B wird die strukturierte Fotolackschicht 650 entfernt. Ein Ätzprozess 700 wird ausgeführt, um die dielektrische Schicht 620 zu entfernen, bis die Finnenstrukturen 550A-550B freigelegt sind, und die oberen Oberflächen 710-720 der Halbleiterschicht 500 werden sowohl in der Sourceregion 450 als auch der Drainregion 460 freigelegt. Wie oben erläutert, müssen die oberen Oberflächen 710-720 sauber sein, um ein gutes epitaxiales Wachstum sicherzustellen, um die Source und den Drain des FinFETs zu bilden. Somit sollte die dielektrische Schicht 620, die über den oberen Oberflächen 710-720 angeordnet ist, sorgfältig entfernt werden. Aufgrund der langen Abmessung der Drainregion 460 wäre dies schwierig, ohne die Ätzrate der dielektrischen Schicht 620 zu erhöhen. Da jedoch der Implantationsprozess 680 durch die Öffnung 670 (10B) ausgeführt wird, um die Ätzrate der freiliegenden dielektrischen Schicht 620 zu erhöhen, können Abschnitte der dielektrischen Schicht 620 während des Ätzprozesses 700 sorgfältig und sauber entfernt werden, sodass saubere freiliegende obere Oberflächen 710-720 für die Halbleiterschichten 500 in der Sourceregion 450 und der Drainregion 460 hinterlassen werden. Dielektrische Isolierstrukturen (z. B. STI) werden durch die restlichen Abschnitte der dielektrischen Schicht 620 gebildet.
  • In dieser Herstellungsstufe werden die Finnenstrukturen freigelegt und die STI werden gebildet. Mehrere andere Prozesse zur Bildung von Source und Drain des FinFETs werden ebenfalls ausgeführt. Da diese Prozesse (wie die Bildung des Gates) bereits oben erläutert wurden, werden sie hier nicht erneut wiederholt.
  • Unter Bezugnahme auf 13A-13B wird ein epitaxialer Züchtungsprozess 750 ausgeführt, um Epi-Schichten 760 in der Sourceregion 450 und eine Epi-Schicht 770 in der Drainregion 460 epitaxial zu züchten. Unter Bezugnahme auf 13A werden die Epi-Schichten 760 auf den Finnenstrukturen 550A-550B gezüchtet, die Abschnitte der Halbleiterschicht 500 sind, die nach oben aus der Halbleiterschicht 500 hervorstehen. In einigen Ausführungsformen kann jede Epi-Schicht 760 ein Querschnittsprofil (in dem Y-Schnitt, der in 13A dargestellt ist) aufweisen, das einer Raute ähnelt. In anderen Ausführungsformen kann jede Epi-Schicht 760 ein Querschnittsprofil aufweisen, das der Source/Drain-Epi-Region 290 ähnelt, die in 2 dargestellt ist.
  • Natürlich versteht es sich, dass in der Praxis hergestellte Vorrichtungen kein solch klar definiertes Querschnittsprofil aufweisen können, jedoch versteht es sich auch, dass die oberen Oberflächen 780 der Epi-Schichten 760 dennoch „uneben“ (z. B. Erhebungen und Vertiefungen aufweisen) sein können und nicht glatt oder flach sind. Die Epi-Schichten 760 dienen als die Sourcekomponente des ESD-FinFET. Die Finnenstrukturen 550A-550B (z. B. die hervorstehenden Abschnitte der Halbleiterschicht 500) können auch als Teil der Sourcekomponente betrachtet werden.
  • Im Vergleich dazu weist die Epi-Schicht 770 in der Drainregion 460 ein anderes Profil auf als die Epi-Schichten 760 in der Sourceregion 450. Da der dargestellte Abschnitt der Drainregion 460 die Finnenstrukturen nicht aufweist, wird die Epi-Schicht 770 auf der Halbleiterschicht 500 gebildet. Infolgedessen wird die Epi-Schicht 770 mit einem Querschnittsprofil gebildet, das einem Block oder einem Rechteck (ohne die scharfen 90-Grad-Winkel) ähnlicher ist. Aufgrund der Ausführung des oben erläuterten Implantationsprozesses 680 und folglich der sauberen Entfernung des freiliegenden Abschnitts der dielektrischen Schicht weist die Halbleiterschicht 500 (auf der die Epi-Schicht 770 gezüchtet wird) eine gute Oberfläche für das epitaxiale Wachstum auf. Dementsprechend wird das epitaxiale Wachstum der Epi-Schicht 770 verbessert.
  • Im Vergleich zu der Epi-Schicht 760 in der Sourceregion 450 kann die Epi-Schicht 770 in der Drainregion 460 auch dicker und größer sein. In einigen Ausführungsformen übertrifft die Höhe der Epi-Schicht 770 die kombinierte Höhe der Epi-Schicht 760 und der Finnenstruktur 550A/B, auf der sie gebildet ist. Da außerdem die Epi-Schicht 770 auf einer relativ flachen Oberfläche (die Oberfläche 720 der Halbleiterschicht 500, wie in 12B dargestellt) und nicht auf hervorstehenden Finnenstrukturen gezüchtet wird, ist eine obere Oberfläche 790 der Epi-Schicht 770 flacher und/oder glatter als die obere Oberfläche 780 der Epi-Schichten 760. Es versteht sich jedoch, dass die obere Oberfläche 780 der Epi-Schicht 790 in der realen Herstellung nicht vollkommen flach oder glatt sein muss und sie dennoch gewisse Variationen hinsichtlich der Oberflächentopografie (z. B. Erhebungen und Vertiefungen oder Senken) aufweisen kann. Bloß weist die obere Oberfläche 790 der Epi-Schicht 770 im Vergleich zu der oberen Oberfläche 780 der Epi-Schicht 760 kleinere Topografievariationen auf.
  • Wieder wird die Differenz in den Epi-Schichten in der Sourceregion 450 und der Drainregion 460 der Tatsache zugeschrieben, dass dieser Teil der Drainregion 460 keine gebildeten Finnenstrukturen aufweist, was auf dem „Zerbrechen“ der Dorne beruht, wie oben unter Bezugnahme auf 3 erläutert. Wären die Dorne nicht „zerbrochen“, wären die Epi-Schichten auch auf Finnenstrukturen in der Drainregion 460 gebildet worden, die dann der Epi-Schicht 760 in der Sourceregion 450 ähneln kann. Jedoch können die Drainregion-Epi-Schichten (wenn sie auf Finnenstrukturen gebildet worden wären) aufgrund der längeren Länge der Drainregion 460 im Vergleich zur Sourceregion 450 (die Abmessungen 480 und 470, die oben unter Bezugnahme auf 3 erläutert sind) letzten Endes eine kürzere Höhe aufweisen. Dies kann zu Problemen im Zusammenhang mit der Metallkontaktierung führen. Zum Beispiel werden in einem nachfolgenden Herstellungsschritt leitfähige Metallkontakt in der Drainregion 460 und/oder der Sourceregion 450 gebildet. Falls die Epi-Schicht in der Drainregion zu kurz ist (d. h. nicht dick genug ist), kann der Metallkontakt mit der oberen Oberfläche der Epi-Schicht nicht in vollem Kontakt stehen, was zu schlechten elektrischen Verbindungen führt. Selbst wenn zudem ein gewisser physischer Kontakt zwischen den beiden hergestellt wird, ist der physische Kontakt aufgrund der zerklüfteten/rauen oberen Oberfläche der Epi-Schicht möglicherweise nicht optimal. Dies führt auch zu schlechten elektrischen Verbindungen. Allerdings stellt dies hierin kein Problem dar, da, wie oben erläutert, die Epi-Schicht 770, die in der Drainregion 460 gebildet ist, nicht auf Finnenstrukturen gebildet wird und dementsprechend mit einer relativ guten Dicke/Höhe und einer relativ flachen/glatten Oberfläche gezüchtet werden kann, was die Herstellung eines guten physischen Kontakt mit dem Metallkontakt ermöglicht.
  • Es sei darauf hingewiesen, dass eine andere Differenz zwischen der Sourceregion 450 und der Drainregion 460 darin besteht, dass die Sourceregion 450 mehr Luftspalte als die Drainregion 460 aufweist. Genauer können die Epi-Schichten 760, die Finnenstrukturen 550A-550B und die Halbleiterschicht 500 kollektiv einen Luftspalt 740 darin einschließen, während die Epi-Schicht 760 gezüchtet wird. Dies beruht mindestens teilweise auf dem lateral hervorstehenden Profil der Epi-Schichten 760. Falls sich zwei benachbarte Epi-Schichten 760 verschmelzen oder in physischen Kontakt miteinander treten, kann infolgedessen ein solcher Luftspalt 740 gebildet werden. Im Vergleich dazu ist die Epi-Schicht 770 in der Drainregion im Wesentlichen frei von Luftspalten, da sie auf einer relativ flachen Oberfläche gezüchtet wird. Die Gegenwart von Luftspalten wie dem Luftspalt 740 in der Sourcekomponente des ESD-FinFET muss kein Problem im Zusammenhang mit der Metallkontaktierung darstellen, solange ein guter physischer Kontakt zwischen der Epi-Schicht 760 mit dem darüber gebildeten Metallkontakt vorhanden sein kann. Die Differenz hinsichtlich der Luftspalte zwischen der Sourcekomponente und der Drainkomponente ist ein weiteres physisches Unterscheidungsmerkmal der ESD-FinFET-Vorrichtungen, die gemäß der vorliegenden Offenbarung gebildet werden, wobei diese in herkömmlicherweise hergestellten ESD-FinFET-Vorrichtungen möglicherweise nicht vorhanden sind.
  • Die Differenzen zwischen den Epi-Schichten 760 und 770 sind ebenfalls in 14A-14B dargestellt, die auch Querschnittsansichten der Sourceregion 450 und der Drainregion 460 sind, wenngleich sie entlang der Schnittlinien X1-X1' und X2-X2' (entlang der X-Richtung) verlaufen, wie in der Draufsicht aus 3 dargestellt. Zum Beispiel zeigen 14A und 14B jeweils Abschnitte von zwei benachbarten Gatestrukturen 800, die über Finnenstrukturen (z. B. der Halbleiterschicht 500, die nach oben hervorsteht) gebildet sind und als eine Ausführungsform der Gatestrukturen 320 implementiert sein können, die oben unter Bezugnahme auf 2 erläutert Ist. Zum Beispiel können die Gatestrukturen 800 Metallgateelektroden aufweisen, die durch einen oben erläuterten Gateersatzprozess gebildet werden. Der Abstand 470 (oben unter Bezugnahme auf 3 erläutert) trennt die Gatestrukturen 800 in der Sourceregion 450 und der Abstand 480 (ebenfalls oben unter Bezugnahme auf 3 erläutert) trennt die Gatestrukturen 800 in der Drainregion 460. Wie oben erläutert, ist der Abstand 480 Größer als der Abstand 470 (z. B. mindestens zweimal so lang), wenngleich dies nicht ohne Weiteres aus 14A-14B ersichtlich sein kann, da 14A und 14B nicht maßstabsgetreu gezeichnet sind.
  • Die Epi-Schicht 760 wird zwischen den zwei benachbarten Gatestrukturen 800 in der Sourceregion 450 gebildet. Die Epi-Schicht 770 wird zwischen den zwei benachbarten Gatestrukturen 800 in der Drainregion 460 gebildet. Im Vergleich der Epi-Schichten 760 und 770 ist zu sehen, dass die obere Oberfläche 780 der Epi-Schicht 760 mehr Erhebungen und Vertiefungen aufweist als die obere Oberfläche 790 der Epi-Schicht 770. Mit anderen Worten ist die Topografievariation der Oberfläche 790 geringer als die Topografievariation der Oberfläche 780. Die flachere oder glattere Oberfläche 790 stellt eine gute Kontaktoberfläche für Metallkontakte bereit. In einigen Ausführungsformen kann die Epi-Schicht 770 aufgrund der Tatsache, dass die Epi-Schicht nicht auf Finnenstrukturen gezüchtet wird, auch größer oder dicker als die Epi-Schicht 760 sein.
  • Wenn die Dorne nicht aufgebrochen und diese Finnenstrukturen entlang der gesamten Drainregion 460 verlaufend gebildet worden wären, wäre die Epi-Schicht, die als Teil des Drains gebildet wurde, der Epi-Schicht 760 im Hinblick auf ihre Oberflächeneigenschaften ähnlicher. Allerdings kann gemäß hierin erläuterten Ausführungsformen aufgrund der längeren Länge der Drainregion 460 diese Epi-Schicht (die auf Finnenstrukturen im Drain gebildet wird) auch wesentlich kürzer/dünner als ihr Gegenstück in der Sourceregion 450 sein und sicherlich kürzer/dünner als die Epi-Schicht 770 sein, die in der Drainregion 460 gebildet wird. Dies hätte Probleme im Zusammenhang mit der Metallkontaktierung verursacht, da der Metallkontakt Schwierigkeiten haben kann, mit der rauen oberen Oberfläche der Drain-Epi-Schicht in Kontakt zu kommen, die auch kurz/dünn sein kann.
  • Es sei klargestellt, dass Abschnitte der Epi-Schicht 770 (nahe den GateStrukturen 800) ebenfalls eine gewisse Unebenheit in ihrer oberen Oberfläche aufweisen können. Dies wird durch die Tatsache verursacht, dass die Dorne nicht in der gesamten Drainregion 460 abwesend sind. Wie in 3 dargestellt, wenngleich die Dorne in der Drainregion 460 zerbrochen wurden, was zur Abwesenheit von Dornen (und anschließend gebildeten Finnenstrukturen) in der Drainregion 460 geführt hat, sind immer noch gewisse Restsegmente der Dorne in der Drainregion 460 vorhanden. In diesem Fall würden die Finnenstrukturen auf gegenüberliegenden Seiten (oben und unten) der Restsegmente der Dorne gebildet, sodass einige Teile der Epi-Schicht (z. B. die Abschnitte, die in 14B dargestellt sind und die zerklüftete obere Oberfläche aufweisen) dennoch auf Finnenstrukturen gebildet werden. Da jedoch der Metallkontakt näher zum Zentrum oder zur Mitte der Epi-Schicht 770 gebildet werden soll, sollten die nicht flachen Oberflächen der Epi-Schicht 770 in der Nähe der Gatestrukturen 800 kein Problem darstellen.
  • Es versteht sich, dass, falls gewünscht, die Dorne in einer Weise zerbrochen werden können, sodass die Drainregion 460 im Wesentlichen frei von Dornsegmenten ist, solange der Schaltplan entsprechend überarbeitet wird. Dies hätte die Bildung von Finnenstrukturen in der Drainregion 460 verhindert, und folglich hätte die Epi-Schicht 770, die in der Drainregion 460 gebildet wird, wahrscheinlich eine im Wesentlichen flache oder relativ glatte obere Oberfläche und nicht nur einen mittleren Abschnitt davon, der relativ flach oder glatt ist.
  • Es sei auch klargestellt, dass, da der Querschnitt in 14A-14B (entlang der Y-Richtung in 3) und 13A-13B (entlang der X-Richtung in 3) unterschiedlich durchgeführt wurde, der Luftspalt 740, der in 13A dargestellt ist, in 14A nicht erscheinen kann, da er gemäß dem durchgeführten Schnitt nicht „sichtbar“ sein kann.
  • Unter Bezugnahme auf 15A-15B sind leitfähige Metallkontakte 820 und 830 in der Sourceregion 450 bzw. der Drainregion 460 gebildet. Der Metallkontakt 820 wird in physischem und elektrischem Kontakt mit der oberen Oberfläche 780 der Epi-Schicht 760 gebildet und der Metallkontakt 830 wird in physischem und elektrischem Kontakt mit der oberen Oberfläche 790 der Epi-Schicht 770 gebildet. Da die Epi-Schichten 760 und 770 als Teile der Source- und Drainkomponenten der ESD-FinFET-Vorrichtung dienen, stellen die Metallkontakte 820 und 830 eine elektrische Leitfähigkeit zwischen den Source- und Drainkomponenten der ESD-FinFET-Vorrichtung bereit. Wie oben erläutert, ermöglichen die hierin erläuterten Verfahren, dass der Metallkontakt 830 mit guten physischen und elektrischen Verbindungen mit der Epi-Schicht 770 gebildet wird, was aufgrund der längeren Drainlänge ein Problem in herkömmlichen ESD-FinFET-Vorrichtungen darstellen würde.
  • 16 ist ein Flussdiagramm eines Verfahrens 900 zum Herstellen einer FinFET-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Das Verfahren 900 beinhaltet einen Schritt 910 des Bildens eines Dorns über einer aktiven Region, die eine erste Region und eine zweite Region aufweist. Die erste Region ist für eine Bildung einer Sourcekomponente eines FinFETs reserviert. Die zweite Region ist für eine Bildung einer Drainkomponente des FinFETs reserviert. Das Bilden des Dorns wird derart ausgeführt, dass ein Abschnitt des Dorns, der über der zweiten Region gebildet wird, wird in ein erstes Segment und ein zweites Segment aufgebrochen wird, das von dem ersten Segment durch einen Spalt getrennt ist.
  • Das Verfahren 900 beinhaltet einen Schritt 920 des Bildens von Spacern auf gegenüberliegenden Seiten des Dorns.
  • Das Verfahren 900 beinhaltet einen Schritt 930 des Definierens, unter Verwendung der Spacers, von Finnen, die nach oben aus der aktiven Region hervorstehen. Ein Abschnitt der zweiten Region, welcher dem Spalt entspricht, weist keine darüber gebildeten Finnen auf.
  • Das Verfahren 900 beinhaltet einen Schritt 940 des epitaxialen Züchtens der Sourcekomponente in der ersten Region und der Drainkomponente in der zweiten Region. Die Sourcekomponente wird auf den Finnen in der ersten Region epitaxial gezüchtet. Mindestens ein Abschnitt der Drainkomponente wird epitaxial auf dem Abschnitt der zweiten Region gezüchtet, die keine Finnen aufweist.
  • In einigen Ausführungsformen weist der FinFET eine elektrostatische Entladungs-(ESD)-Vorrichtung auf.
  • In einigen Ausführungsformen ist die zweite Region in einer Richtung, entlang welcher sich der Dorn erstreckt, länger als die erste Region. Zum Beispiel kann die zweite Region mindestens zweimal so lang wie die erste Region sein.
  • In einigen Ausführungsformen umfasst das Bilden des Dorns Folgendes: Empfangen eines integrierten Schaltungs-(IC)-Schaltplans, der einen kontinuierlichen Dorn aufweist, der sich über die erste Region und die zweite Region erstreckt; und Modifizieren des IC-Schaltplans, sodass der Abschnitt des Dorns, der über der zweiten Region gebildet ist, in das erste Segment und das zweite Segment aufgebrochen wird.
  • In einigen Ausführungsformen wird das epitaxiale Züchten derart ausgeführt, dass die Sourcekomponente mehr darin eingeschlossene Luft als die Drainkomponente aufweist.
  • In einigen Ausführungsformen wird die Drainkomponente mit einer glatteren oberen Oberfläche als die Sourcekomponente gezüchtet.
  • Es versteht sich, dass vor, während oder nach den oben erläuterten Schritten 910-940 zusätzliche Prozessschritte ausgeführt werden können, um die Herstellung der Halbleitervorrichtung abzuschließen. Zum Beispiel wird vor Ausführen von Schritt 940 des epitaxialen Züchtens der Sourcekomponente und der Drainkomponente eine dielektrische Schicht über der ersten Region und der zweiten Region gebildet. Danach wird eine Fotolackschicht gebildet. Die Fotolackschicht definiert eine Öffnung, die den Spalt aufweist (oder umgibt). Ein Implantationsprozess wird durch die Öffnung ausgeführt, um Ionen in einen Abschnitt der dielektrischen Schicht zu implantieren, der durch die Öffnung freigelegt ist. Als anderes Beispiel wird ein leitfähiger Kontakt auf dem Abschnitt der Drainkomponente epitaxial auf dem Abschnitt der zweiten Region gezüchtet, die keine Finnen aufweist. Andere Prozessschritte werden hierin aus Gründen der Einfachheit nicht erläutert.
  • Aus den obigen Erläuterungen geht hervor, dass die vorliegende Offenbarung Vorteile gegenüber einem herkömmlichen FinFET und dessen Herstellung bietet. Es versteht sich jedoch, dass andere Ausführungsformen zusätzliche Vorteile bieten und nicht alle Vorteile unbedingt hierin offenbart sind und dass kein spezifischer Vorteil für alle Ausführungsformen erforderlich ist. Ein Vorteil besteht darin, dass durch Zerbrechen der Dorne in einem Abschnitt der Drainregion des ESD-FinFET die Bildung von Finnenstrukturen in diesem Abschnitt der Drainregion verhindert werden kann. Die Abwesenheit der Finnenstrukturen ermöglicht, dass die Epi-Schicht, die später in der Drainregion gebildet wird, flachere und glattere Oberflächen als in einem anderen Fall (z. B. im Vergleich zu einem Drain eines ESD-FinFET, der gemäß herkömmlichen Prozessen hergestellt wird) aufweist. Die Epi-Schicht, die in der Drainregion gebildet wird, kann auch dicker als die Epi-Schicht des Drains von herkömmlichen ESD-FinFET sein. Darüber hinaus verbessert der Implantationsprozess, der an der dielektrischen Schicht in dem Abschnitt des Drains ausgeführt wird, die Ätzrate der dielektrischen Schicht, die eine sauberere Entfernung der dielektrischen Schicht über einem Abschnitt einer Halbleiterschicht ermöglicht, wo die Epi-Schicht in dem Drain gezüchtet wird. Andere Vorteile schließen die Kompatibilität mit vorhandenen Verarbeitungsschritten und eine einfache Umsetzung ein. Daher erhöht die Umsetzung der vorliegenden Offenbarung die Herstellungskosten nicht erheblich.
  • Ein Aspekt der vorliegenden Offenbarung beinhaltet ein Verfahren zum Herstellen einer Halbleitervorrichtung. Ein Dorn wird über einer aktiven Region gebildet, die eine erste Region und eine zweite Region aufweist. Die erste Region und die zweite Region werden für die Bildung einer Source bzw. eines Drains eines FinFETs reserviert. Ein Abschnitt des Dorns, der über der zweiten Region gebildet wird, wird in ein erstes Segment und ein zweites Segment aufgeteilt, das von dem ersten Segment durch eine Lücke getrennt ist. Spacer werden auf gegenüberliegenden Seiten des Dorns gebildet. Unter Verwendung der Spacer werden Finnen definiert. Die Finnen ragen nach oben aus der aktiven Region hervor. Ein Abschnitt der zweiten Region, welcher dem Spalt entspricht, weist keine darüber gebildeten Finnen auf. Die Source wird auf den Finnen in der ersten Region epitaxial gezüchtet. Mindestens ein Abschnitt des Drains wird epitaxial auf dem Abschnitt der zweiten Region gezüchtet, die keine Finnen aufweist.
  • Ein anderer Aspekt der vorliegenden Offenbarung beinhaltet ein Verfahren zum Herstellen einer Halbleitervorrichtung. Ein Dorn wird über einer ersten Region einer Halbleiterschicht, die einer Source eines FinFETs entspricht; und über einer zweiten Region der Halbleiterschicht gebildet, die einem Drain des FinFETs entspricht. Die zweite Region ist länger als die erste Region. Der Dorn, der über der ersten Region gebildet wird, ist kontinuierlich. Der Dorn, der über der zweiten Region gebildet wird, wird in ein erstes Segment und ein zweites Segment aufgeteilt, das von dem ersten Segment beabstandet ist. Mindestens teilweise unter Verwendung des Dorns werden Finnenstrukturen, die nach oben aus der Halbleiterschicht hervorstehen, gebildet. Mindestens ein Teil der Source des FinFETs wird epitaxial auf den Finnenstrukturen in der ersten Region gezüchtet. Mindestens ein Teil des Drains des FinFETs wird epitaxial auf der Halbleiterschicht in der zweiten Region gezüchtet.
  • Noch ein anderer Aspekt der vorliegenden Offenbarung betrifft eine Halbleitervorrichtung. Die Halbleitervorrichtung weist eine Gatekomponente auf. Eine Sourcekomponente ist auf einer ersten Seite der Gatekomponente angeordnet. Die Sourcekomponente weist mehrere Finnenstrukturen auf, die aus einer Halbleiterschicht und einer ersten Epi-Schicht hervorstehen, die auf den Finnenstrukturen gezüchtet sind. Eine Drainkomponente ist auf einer zweiten Seite der Gatekomponente angeordnet, wobei die zweite Seite der ersten Seite gegenüberliegt, wobei die Drainkomponente eine zweite Epi-Schicht aufweist, die auf einem Abschnitt der Halbleiterschicht gezüchtet ist, der frei von hervorstehenden Finnenstrukturen ist.

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Bilden eines Dorns über einer aktiven Region, die eine erste Region und eine zweite Region aufweist, wobei die erste Region für eine Bildung einer Sourcekomponente eines FinFETs reserviert ist, wobei die zweite Region für eine Bildung einer Drainkomponente des FinFETs reserviert ist und wobei das Bilden des Dorns derart ausgeführt wird, dass ein Abschnitt des Dorns, der über der zweiten Region gebildet ist, in ein erstes Segment und ein zweites Segment, das von dem ersten Segment durch einen Spalt getrennt ist, aufgebrochen wird; Bilden von Spacern auf gegenüberliegenden Seiten des Dorns; Definieren, unter Verwendung der Spacer, von Finnen, die nach oben aus der aktiven Region hervorstehen, wobei ein Abschnitt der zweiten Region, der dem Spalt entspricht, keine darüber gebildeten Finnen aufweist; und epitaxiales Züchten der Sourcekomponente in der ersten Region und der Drainkomponente in der zweiten Region, wobei die Sourcekomponente epitaxial auf den Finnen in der ersten Region gezüchtet wird und wobei mindestens ein Abschnitt der Drainkomponente epitaxial auf dem Abschnitt der zweiten Region gezüchtet wird, der keine Finnen aufweist.
  2. Verfahren nach Anspruch 1, wobei der FinFET eine elektrostatische Entladungs-(ESD)-Vorrichtung aufweist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die zweite Region in einer Richtung, entlang welcher sich der Dorn erstreckt, länger als die erste Region ist.
  4. Verfahren nach Anspruch 3, wobei die zweite Region mindestens zweimal so lang wie die erste Region ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden des Dorns Folgendes umfasst: Empfangen eines integrierten Schaltungs-(IC)-Schaltplans, der einen kontinuierlichen Dorn aufweist, der die erste Region und die zweite Region umfasst, und Modifizieren des IC-Schaltplans, sodass der Abschnitt des Dorns, der über der zweiten Region gebildet ist, in das erste Segment und das zweite Segment aufgebrochen wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das epitaxiale Züchten derart ausgeführt wird, dass die Sourcekomponente mehr darin eingeschlossene Luft als die Drainkomponente aufweist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Drainkomponente mit einer glatteren oberen Oberfläche als die Sourcekomponente gezüchtet wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend, vor dem epitaxialen Züchten: Bilden einer Fotolackschicht, die eine Öffnung definiert, die einen Spalt aufweist; und Ausführen eines Implantationsprozesses durch die Öffnung.
  9. Verfahren nach Anspruch 8, ferner umfassend, vor dem epitaxialen Züchten: Bilden einer dielektrischen Schicht über der ersten Region und der zweiten Region, und wobei der Implantationsprozess das Implantieren von Ionen in einen Abschnitt der dielektrischen Schicht, der von der Öffnung freigelegt ist, umfasst.
  10. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Bilden eines leitfähigen Kontakts auf dem Abschnitt der Drainkomponente, der auf dem Abschnitt der zweiten Region, der keine Finnen aufweist, epitaxial gezüchtet wird.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Bilden eines Dorns über einer ersten Region einer Halbleiterschicht, die einer Source eines FinFETs entspricht, und über einer zweiten Region der Halbleiterschicht, die einem Drain des FinFETs entspricht, wobei die zweite Region länger als die erste Region ist, wobei der Dorn, der über der ersten Region gebildet wird, kontinuierlich ist, und wobei der Dorn, der über der zweiten Region gebildet wird, in ein erstes Segment und ein zweites Segment aufgeteilt wird, das von dem ersten Segment beabstandet ist; Bilden, mindestens teilweise unter Verwendung des Dorns, von Finnenstrukturen, die nach oben aus der Halbleiterschicht hervorstehen; epitaxiales Züchten mindestens eines Teils der Source des FinFETs auf den Finnenstrukturen in der ersten Region; und epitaxiales Züchten mindestens eines Teils des Drains des FinFETs auf der Halbleiterschicht in der zweiten Region.
  12. Verfahren nach Anspruch 11, wobei das Bilden des Dorns Folgendes umfasst: Empfangen eines integrierten Schaltungs-(IC)-Schaltplans, der einen kontinuierlichen Dorn aufweist, der sich durch die erste Region und die zweite Region erstreckt, und Überarbeiten des IC-Schaltplans, einschließlich Aufteilen des kontinuierlichen Dorns in das erste Segment und das zweite Segment in der zweiten Region.
  13. Verfahren nach Anspruch 11 oder 12, ferner umfassend, bevor die Source oder der Drain epitaxial gezüchtet wird: Bilden einer dielektrischen Schicht über der ersten Region und der zweiten Region; Bilden einer Fotolackschicht, die eine Öffnung definiert, die einen Abschnitt der dielektrischen Schicht in der zweiten Region freilegt; und Implantieren von Ionen in den freiliegenden Abschnitt der dielektrischen Schicht.
  14. Halbleitervorrichtung, umfassend: eine Gatekomponente; eine Sourcekomponente, die auf einer ersten Seite der Gatekomponente angeordnet ist, wobei die Sourcekomponente mehrere Finnenstrukturen aufweist, die aus einer Halbleiterschicht und einer ersten Epi-Schicht hervorstehen, die auf den Finnenstrukturen gezüchtet sind; und eine Drainkomponente, die auf einer zweiten Seite der Gatekomponente angeordnet ist, wobei die zweite Seite der ersten Seite gegenüberliegt, wobei die Drainkomponente eine zweite Epi-Schicht aufweist, die auf einem Abschnitt der Halbleiterschicht gezüchtet ist, der frei von hervorstehenden Finnenstrukturen ist.
  15. Halbleitervorrichtung nach Anspruch 14, wobei eine obere Oberfläche der zweiten Epi-Schicht glatter als eine obere Oberfläche der ersten Epi-Schicht ist.
  16. Halbleitervorrichtung nach Anspruch 14 oder 15, wobei die zweite Epi-Schicht dicker als die erste Epi-Schicht ist.
  17. Halbleitervorrichtung nach einem der Ansprüche 14 bis 16, wobei die Halbleitervorrichtung ein elektrostatischer Entladungs-(ESD)-FinFET ist.
  18. Halbleitervorrichtung nach einem der Ansprüche 14 bis 17, wobei die Sourcekomponente mehr darin eingefangene Luft aufweist als die Drainkomponente.
  19. Halbleitervorrichtung nach einem der Ansprüche 14 bis 18, wobei die Drainkomponente länger als die Sourcekomponente ist.
  20. Halbleitervorrichtung nach Anspruch 19, wobei die Drainkomponente mindestens zweimal so lang wie die Sourcekomponente ist.
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