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HINTERGRUND
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Es ist geplant, Digital-Zeit-Konverter (digital-to-time cnverter – DTC) bei Mobilfunkschaltungen einzuführen. DTCs können Funkarchitekturen für Breitband-LTE (LTE-A), Mehrfacheingangs-/Mehrfachausgangs-(multiple-input multiple-Output – MIMO-)Uplink, Carrier Aggregation mit unterschiedlichen Frequenzbändern (inter-band) oder im selben Frequenzband mit Frequenzlücke (intra-band non-contiguous) durch Eliminieren des Erfordernisses eines Lokaloszillators für jede Sende- und Empfangsfrequenz vereinfachen. DTCs können häufig mehrere Stufen aufweisen, um eine gewünschte Frequenz oder gewünschte Phasenmodulation bereitzustellen. Einige Stufen können eine Interpolatorschaltung aufweisen, um ein Ausgangsphasensignal auf der Basis von zeitlich versetzten Signalen, die von vorgeschalteten Stufen des DTC erzeugt werden, bereitzustellen. Einfache Interpolatorschaltungen können ein nichtlineares Verhalten aufweisen, wobei ein Teil desselben auf Konflikte zwischen Invertern der einfachen Interpolatorschaltung zurückgeführt werden kann. Konfliktfreie Interpolatorschaltungen sind diskutiert worden, können jedoch unter anderem eine große Komplexität oder Anfälligkeit gegenüber Rauschen aufweisen.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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In den Zeichnungen, die nicht notwendigerweise maßstabgetreu sind, können gleiche Bezugszeichen in den unterschiedlichen Ansichten im Wesentlichen gleiche Komponenten bezeichnen. Gleiche Bezugszeichen mit unterschiedlichen Buchstabensuffixen können unterschiedliche Beispiele von im Wesentlichen gleichen Komponenten anzeigen. Die Zeichnungen zeigen generell auf beispielhafte; jedoch nicht einschränkende Weise verschiedene Ausführungsformen, die in dem vorliegenden Dokument diskutiert werden.
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1 zeigt generell eine DTC-basierte Architektur.
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2 zeigt eine einzelne Interpolatorzelle, die Teil eines Feinstufen-Flankeninterpolators sein kann.
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3 zeigt generell ein Beispiel für einen Multizellen-Interpolator, der einen Konflikt zwischen Interpolatorzellen ausräumt, eine verbesserte Linearität bietet und eine Rauschanfälligkeit des Interpolators verringert.
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DETAILLIERTE BESCHREIBUNG
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Digital-Polar-Sender-(DPTX-)Architekturen sind für moderne Funkvorrichtungen sehr attraktiv, da solche Architekturen verbesserte Bereichs- und Energieverbrauchscharakteristiken im Vergleich zu bekannten analogen Architekturen bieten können. Ein DTC ist eine Komponente bei bestimmen Beispielen für einen DPTX, die einen Lokaloszillatorträger mit Phaseninformationen für ein Sendesignal modulieren kann. Beispielhafte DTC-Architekturen gemäß dem vorliegenden Gegenstand können in ein Grob-Phasenmodulations-Segment und ein Fein-Phasenmodulations-Segment segmentiert sein. Weitere beispielhafte DTC-Architekturen können einen statischen Teiler mit einer Multiplexer-Phasenwahl oder einen Multimodul-Teiler für ein Grobphasensegment aufweisen. Bei bestimmten Beispielen kann eine Feingranularitätssteuerung des DTC eine Topologie eines digital gesteuerten Flankeninterpolators (digitally controlled edge interpolator – DCEI) aufweisen. Eine relativ große integrale Nichtlinearität (integral non-linearity – INL) im Vergleich zum dynamischen Bereich (dynamic range – DR) (Spitze INL/DR ~ 15%) kann jedoch für die DCEI-Topologie charakteristisch sein. Eine Quelle der Nichtlinearität kann Konfliktbedingungen betreffen, die in der DCEI-Topologie auftreten. Eine neue konfliktfreie DCEI-Topologie ist diskutiert worden, bei der vorgeschlagen wird, die Konfliktbedingungen zu eliminieren, während das Interpolationsverhalten beibehalten wird, wodurch eine verbesserte lineare Antwort bereitgestellt wird. Die neue Topologie weist jedoch eine Anzahl von Nachteilen auf, einschließlich einer aufwendigen Schaltungsanordnung, Techniken, die den dynamischen Bereich negativ beeinflussen, und Bedingungen, die die Ausgänge floaten lassen. Die aufwendige Schaltungsanordnung führt zu einem erhöhten Energieverbrauch. Der negative Einfluss auf den dynamischen Bereich verkleinert den dynamischen Bereich der Interpolationsfunktion. Die Bedingungen, die die Ausgänge des Interpolators floaten lassen, machen das System anfälliger gegenüber Rauschen oder Interferenz.
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1 zeigt generell eine DTC-basierte Architektur 100. Die dargestellte Architektur ist für einen beispielhaften Sender gezeigt, DTCs können jedoch auch in Empfängern verwendet werden, um eine gewünschte Empfängerfrequenz-Referenz bereitzustellen. Bei bestimmten Beispielen kann die Architektur 100 einen Prozessor 101, einen Lokaloszillator 102, einen DTC 103, einen Vorprozessor 104 für den DTC 103, einen Leistungsverstärker 105 und eine Antenne 106 aufweisen. Bei bestimmten Beispielen kann der Prozessor 101 einen Basisbandprozessor, wie z. B. für eine mobile elektronische Vorrichtung, einen Digitalsignalprozessor (DSP) oder einen CORDIC-Konverter zum Liefern von Amplituden- und Phasenmodulationsinformationen, die für die digitalen Sendedaten charakteristisch sind, aufweisen. Bei bestimmten Beispielen kann eine bekannte Nichtlinearität des DTC 103 durch Verwenden des Vorprozessors 104 für den DTC 103 kompensiert werden, so dass der Vorprozessor 104 Phasenmodulationsinformationen (Φ) aus dem Prozessor empfängt und korrigierte Phasenmodulationsinformationen (ΦCORR) zu dem DTC 103 liefert. Der DTC 103 kann Referenz-Taktinformationen aus dem Lokaloszillator 102 und die Phasenmodulationsinformationen (Φ) aus dem Prozessor 101 oder korrigierte Phasenmodulationsinformationen (ΦCORR) aus dem Vorprozessor 104 empfangen. Der DTC 103 kann ein phasenmoduliertes Signal (DTCOUT) mit einer gewünschten Frequenz unter Verwendung des Lokaloszillators 102 und die Phasenmodulationsinformationen (Φ) oder die korrigierten Phasenmodulationsinformationen (ΦCORR) bereitstellen. Der Leistungsverstärker 105 kann das phasenmodulierte Signal (DTCOUT) mit den Amplitudeninformationen mischen, um ein Sendesignal bereitzustellen. Die Antenne 106 kann das Sendesignal zum Empfangen durch eine zweite Vorrichtung übertragen. Bei bestimmten Beispielen, wie z. B. bei MIMO-Systemen, können weitere DTCs denselben Lokaloszillator verwenden, um weitere Kanalfrequenzen bereitzustellen. Bei bestimmten Beispielen kann der DTC 103 in Stufen 107, 108 segmentiert sein, die sequenziell immer feinere Phasenverzögerungen bieten. Bei bestimmten Beispielen können DTCs als Kaskade von Grob- und Feinstufen implementiert sein, um eine Verlustleistung zu minimieren. Die vorliegenden Beispiele betreffen einen zweistufigen DTC 103 mit einer Grobstufe 107 und einer Feinstufe 108, es versteht sich jedoch, dass DTCs weitere Stufen aufweisen können, ohne dass dadurch vom Umfang des vorliegenden Gegenstands abgewichen wird.
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Bei bestimmten Beispielen kann die Grobstufe 107 auf eine ersten Anzahl von Bits der korrigierten Phasenmodulationsinformationen (ΦCORR), typischerweise die höchstwertigen Bits, ansprechen und kann die Feinstufe 108 auf eine zweite Anzahl von Bits der korrigierten Phasenmodulationsinformationen (ΦCORR), typischerweise die verbleibenden Bits, ansprechen. Die Feinstufe 108 kann auf der Basis jedes Grobverzögerungsintervalls feinere Verzögerungsschritte bieten. Bei bestimmten Beispielen kann die Feinstufe 108 Minimalverzögerungsstufen für die Phasenmodulation in der Größenordnung von weniger als 1 Pikosekunde bieten. Bei bestimmten Beispielen kann die Feinstufe 108 unter Verwendung eines Flankeninterpolators implementiert sein, wobei eine inkrementale Verzögerung zwischen einem ersten Grobstufenausgang und einem zweiten Grobstufenausgang, der relativ zu dem ersten Grobstufenausgang verzögert ist, entsprechend der zweiten Anzahl von Bits der Phasenmodulationsinformationen verändert werden.
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Die Erfinder haben eine Interpolationslösung erkannt, die eine konfliktfreie Interpolation mit einem vollen dynamischen Bereich (2π) unter Verwendung einer einfachen Schaltungsanordnung bietet, wobei eine kontinuierliche Steuerung der Interpolatorausgänge aufrechterhalten wird. 2 zeigt eine einzelne Interpolationszelle 220, die Teil eines Flankeninterpolators sein kann. Die Zelle kann einen ersten Inverter 221, der mit einem ersten Taktsignal (CLKA) gekoppelt ist, und einen zweiten Inverter 222, der mit einem zweiten Taktsignal (CLKB) gekoppelt ist, aufweisen. Bei bestimmten Multizellen-Interpolatoren kann eine Auswahllogik wählen, einen des ersten oder des zweiten Inverters 221, 222 für jeden Taktzyklus zu aktivieren, so dass, falls das erste Taktsignal (CLKA) das zweite Taktsignal (CLKB) übersteigt, das Aktivieren sämtlicher erster Inverter 221 jeder Zelle eine minimale Interpolationsverzögerung bewirken kann und das Aktivieren sämtlicher zweiter Inverter 222 jeder Zelle eine maximale Interpolationsverzögerung bewirken kann. Bei Verzögerungen zwischen der minimalen und der maximalen Verzögerung kann eine bestimmte Anzahl von ersten Invertern 221 zusammen mit einer bestimmten Anzahl von zweiten Invertern 222 aktiviert werden. Während der Interpolationsperiode zwischen dem Empfang eines Übergangs des ersten Taktsignals (CLKA) und dem Empfang eines unmittelbar nachfolgenden verzögerten Übergangs des zweiten Taktsignals (CLKB) können die ersten Inverter 221 mit den zweiten Invertern 222 in Konflikt kommen. Der Einzelzelleninterpolator von 2 zeigt, dass während der Interpolationsperiode ein Niederimpedanzweg für zwei oder mehr Zellen zwischen den Zuführschienen (VDD, VCC) des Interpolators über den Pull-up-Transistor eines zweiten Inverters einer ersten Zelle und den Pull-down-Transistor des ersten Inverters einer anderen Zelle für Übergänge des ersten und des zweiten Takts gebildet werden kann, wobei der logische Pegel des ersten Taktsignals und der logische Pegel des zweiten Taktsignals nicht gleich sind. Typischerweise führt eine einzelne Interpolationszelle nicht zu einem Konfliktproblem, wie dargestellt ist. Normalerweise befindet sich der erste Inverter 221 auf der ersten Interpolatorzelle eines Multizellen-Interpolators und befindet sich der zweite Inverter 222 auf einer zweiten Interpolatorzelle des Multizellen-Interpolators und tritt der Konflikt dadurch auf, dass die Ausgänge jeder Interpolatorzelle gekoppelt sind, wie dargestellt ist. Bei Multizellen-Interpolatoren, bei denen der Ausgang des Interpolators mit dem Ausgang jeder Interpolationszelle gekoppelt ist, kann sich die Nichtlinearität, die von dem Konflikt zwischen den Zellen hervorgerufen wird, in Form von leicht unterschiedlichen Verzögerungen zwischen der minimalen Verzögerung und der maximalen Verzögerung des Multizellen-Interpolators offenbaren.
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3 zeigt generell ein Beispiel für einen Multizellen-Interpolator 308, der unter Verwendung einer unkomplizierten Schaltungsanordnung und Steuerlogik einen Konflikt zwischen Interpolatorzellen ausräumt und eine verbesserte Linearität bietet. Bei bestimmten Beispielen kann ein Multizellen-Interpolator 308 eine Anzahl (K) von Interpolationszellen 320, eine Anzahl (J) von Festhaltezellen 330 und eine Steuerlogik 340 mit einer Interpolationszellen-Auswahllogik 341 und einer Festhaltezellen-Auswahllogik 342 aufweisen. Bei einigen Beispielen kann die Anzahl von Interpolationszellen die gleiche sein wie die Anzahl von Festhaltezellen. Bei einigen Beispielen kann jede Interpolationszelle 320 und jede Festhaltezelle 330 einen ersten Inverter 321, 331, einen zweiten Inverter 322, 332 und einen Zellenausgang OUTSi, OUTRi, der mit dem ersten Inverter 321, 331 und dem zweiten Inverter 322, 332 gekoppelt ist, und einen Ausgang (OUT) des Multizellen-Interpolators aufweisen. Bei einigen Beispielen kann ein Inverter 350 die Zellenausgänge (OUTSi, OUTRi) mit dem Ausgang (OUT) des Multizellen-Interpolators 308 koppeln. Bei bestimmten Beispielen kann jeder Inverter 321, 322, 331, 332 entweder mit einem ersten Eingangstaktsignal (CLKA) oder einem zweiten Eingangstaktsignal (CLKB) gekoppelt sein. Bei bestimmten Beispielen können das erste und das zweite Eingangstaktsignal (CLKA, CLKB) zeitlich voneinander versetzt sein. Bei einigen Beispielen kann eine Grobstufe eines DTC das erste und das zweite Taktsignal (CLKA, CLKB) bereitstellen und kann der Versatz eine inkrementale Grobverzögerung der Grobstufe des DTC darstellen. Bei bestimmten Beispielen kann jeder Inverter 321, 322, 331, 332 jeder Zelle 320, 330 einen Pull-up-Abschnitt 323, 333 und einen Pull-down-Abschnitt 324, 334 aufweisen. Bei einigen Beispielen können die Steuer-Gates eines Transistors in jedem Abschnitt jedes ersten Inverters 321, 331 mit dem ersten Taktsignal (CLKA) gekoppelt sein und können die Steuer-Gates eines Transistors in jedem Abschnitt jedes zweiten Inverters 322, 332 mit dem zweiten Taktsignal (CLKB) gekoppelt sein. Bei einigen Beispielen können die Steuer-Gates eines Transistors in jedem Abschnitt jedes ersten Inverters 321, 331 direkt mit dem ersten Taktsignal (CLKA) gekoppelt sein und können die Steuer-Gates eines Transistors in jedem Abschnitt jedes zweiten Inverters 322, 332 direkt mit dem zweiten Taktsignal (CLKB) gekoppelt sein.
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Bei bestimmten Beispielen kann jeder Abschnitt eines Inverters einen Auswahltransistor mit einem Gate aufweisen, das so ausgelegt ist, dass es ein Auswahlsignal (S i / n, R i / n) entweder aus der Interpolations-Auswahllogik 341 oder der Festhaltezellen-Auswahllogik 342 der Steuerlogik 340 empfängt. Bei bestimmten Beispielen kann die Steuerlogik 340 für den Interpolator Interpolationsinformationen aus einem Vorrichtungsprozessor, wie z. B. einem Prozessor für eine mobile elektronische Vorrichtung, empfangen. Die Steuerlogik 340 kann die Interpolationsinformationen zu der Interpolationszellen-Auswahllogik 341 und der Festhaltezellen-Auswahllogik 342 leiten. Im Allgemeinen können die Interpolationszellen-Auswahllogik 341 und die Festhaltezellen-Auswahllogik 342 die Auswahl und Abwahl jedes Abschnitts jedes Inverters in jeder entsprechenden Interpolations- oder Festhaltezelle 320, 330 steuern.
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Bei bestimmten Beispielen können die Interpolationszellen-Auswahllogik
341 und die Festhaltezellen-Auswahllogik
342 ein Rückführsignal (FB
S, FB
R) aus dem Ausgang des Interpolators zusätzlich zu den Modulationsinformationen, wie z. B. den korrigierten Modulationsinformationen (Φ
CORR[0...M]) für die Feinstufe des DTC empfangen, wobei M auf die Auflösung der Feinstufe des DTC bezogen sein kann, wie z. B. die Anzahl von Bits der Auflösung der Feinstufe des DTC. Die Rückführsignale (FB
S, FB
R) können es ermöglichen, dass die Interpolationszellen-Auswahllogik
341 bestimmte Stufen jeder Interpolationszelle
320 deaktiviert, um einen Konflikt während der Isolationsperiode zu verhindern, wenn sich das erste und das zweite Taktsignal (CLKA, CLKB) auf unterschiedlichen logischen Pegeln befinden. Gemäß
3 kann eine Interpolationszelle
320 einen ersten und einen zweiten Inverter
321,
322 aufweisen. Jeder Interpolationszellen-Inverter kann einen Taktsignal-Pull-up-Transistor, einen Taktsignal-Pull-down-Transistor, einen Auswahl-Pull-up-Transistor und einen Auswahl-Pull-down-Transistor aufweisen. Bei bestimmten Beispielen können der Taktsignal-Pull-up-Transistor und der Taktsignal-Pull-down-Transistor direkt auf einen Zustand des Taktsignals, das mit dem Steuerknotenpunkt der Taktsignal-Transistoren gekoppelt ist, ansprechen. Der Pull-up- und der Pull-down-Transistor können auf einen Satz von Auswahlsignalen
(S n / k), die aus der Interpolationszellen-Auswahllogik
341 empfangen werden, ansprechen, wobei n = 1, 2, 3 oder 4 ist, und k kann in einem Bereich von 1 bis zu der Anzahl von Interpolationszellen
320 für das in
3 dargestellte Beispiel liegen. Bei bestimmten Beispielen kann jedes Interpolator-Auswahlsignal
(S n / i) auf einen Zustand des Ausgangs (OUT) des Interpolators ansprechen, so dass für eine besondere Interpolatorzelle (i) die Auswahlsignale
(S n / i) für eine besondere Interpolationszelle angegeben werden können durch:
wobei OUT den Ausgang des Interpolators darstellen kann und Sel
i die Phasenmodulationsinformationen darstellen kann, die aus dem Prozessor empfangen werden und der besonderen Interpolationszelle
320 zugeordnet sind. Bei bestimmten Beispielen kann Sel Multibit-Phasenmodulations-Befehlsinformationen aufweisen, die für Phasenmodulationsinformationen, welche aus dem Prozessor empfangen werden, charakteristisch sind, und kann Sel
N die Fein-Phasenmodulations-Befehlsinformationen darstellen, wobei N die Anzahl von Bits der Auflösung für die Feinmodulation sowie die Anzahl von Interpolationszellen, die der Feinmodulationsstufe des DTC zugeordnet sind, darstellen kann. Bei bestimmten Beispielen können die Phasenmodulations-Befehlsinformationen (Sel) von der Auswahllogik unter Verwendung von Informationen, die aus einem Vorprozessor empfangen werden, bereitgestellt werden. Bei bestimmten Beispielen kann der Vorprozessor Roh-Phasenmodulationsinformationen aus dem Prozessor empfangen und die Roh-Phasenmodulationsinformationen mit Kalibrierinformationen, die mit der Nichtlinearität des DTC in Zusammenhang stehen, verarbeiten, so dass die Phasenmodulations-Befehlsinformationen (Sel) eine Darstellung der korrigierten Phasenmodulationsinformationen (Φ
CORR), die an dem DTC empfangen werden, aufweisen. Bei dem oben dargestellten Beispiel kann dann, wenn Sel
i hoch ist, die Interpolationszelle auf das erste Taktsignal ansprechen, und beim Übergang des Ausgangs (OUT) des Interpolators kann der Ausgang der Interpolatorzelle floaten. Obwohl die Interpolationszellen-Auswahllogik
341 einen Konflikt zwischen Invertern jeder der Interpolationszellen
320 ausräumen kann, kann der floatende Ausgang der Interpolationszellen
320 mit dem floatenden Ausgang (OUT) des Interpolators für Rauschen und Interferenz anfällig sein.
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Die Erfinder haben erkannt, dass, falls die relative Verzögerung zwischen dem ersten Taktsignal und dem zweiten Taktsignal bestimmt werden kann, zumindest ein Teil der Interpolationszellen einen definierten Zustand des Interpolatorausgangs (OUT) aufrechterhalten kann. Bei bestimmten Beispielen kann ein niedrigstwertiges Bit der Interpolationsbefehlsinformationen für eine dem Stand der Technik entsprechende DTC-Stufe, zum Beispiel Φ
CORR[M + 1], eine Feedforward-Anzeige der relativen Verzögerung zwischen dem ersten und dem zweiten Taktsignal (CLKA, CLKB) liefern, und somit kann die Interpolatorzellen-Auswahllogik die folgenden Interpolationszellen-Auswahlsignale zum Ausräumen eines Konflikts während des Interpolationsintervalls bereitstellen und den Zustand des Ausgangs jeder Zelle außerhalb des Interpolationsintervalls festhalten.
wobei bei bestimmten Beispielen b
M+1 das niedrigstwertige Bit der Interpolationsbefehlsinformationen für eine dem Stand der Technik entsprechende DTC-Stufe darstellen kann. Die oben beschriebene Auslegung, bei der nur Interpolationszellen verwendet werden, kann jedoch empfindlich gegenüber dem gemeinsamen Nutzen einer Ladung durch die Auswahl-Transistor-Sources und den Ausgang sein, wodurch ein codeabhängiges gemeinsames Nutzen der Ladung und eine damit verwandte Nichtlinearität auftreten können.
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Hinsichtlich des Milderns der identifizierten zugehörigen Nichtlinearität haben die Erfinder erkannt, dass Festhaltezellen, die in ihrer Auslegung den Interpolationszellen entsprechen, verwendet werden können, um den Ausgang (OUT) des Interpolators
308 zwischen Interpolationsintervallen aufrechtzuerhalten. Bei bestimmten Beispielen können die Festhaltezellen
330 auf Festhaltezellen-Auswahlsignale
(R n / j) ansprechen, die von der Festhaltezellen-Auswahllogik
342 bereitgestellt werden und den Ausgang (OUT) einer entsprechenden Interpolationszelle
320 in einem definierten Zustand zwischen Interpolationsintervallen halten. Gemäß
3 kann eine Festhaltezelle
330 den ersten und den zweiten Inverter
331,
332 aufweisen. Jeder Festhaltezellen-Inverter kann einen Taktsignal-Pull-up-Transistor, einen Taktsignal-Pull-down-Transistor, einen Auswahl-Pull-up-Transistor und einen Auswahl-Pull-down-Transistor aufweisen. Bei bestimmten Beispielen können der Taktsignal-Pull-up-Transistor und der Taktsignal-Pull-down-Transistor direkt auf einen Zustand des Taktsignals (CLKA, CLKB), das mit dem Steuerknotenpunkt jedes Transistors gekoppelt ist, ansprechen. Der Pull-up- und der Pull-down-Transistor können auf einen Satz von Auswahlsignalen
(R n / j), die aus der Interpolationszellen-Auswahllogik
342 empfangen werden, ansprechen, wobei n = 1, 2, 3 oder 4 ist und k in einem Bereich von 1 bis zu der Anzahl von Interpolationszellen
330 für das in
3 dargestellte Beispiel liegen kann. Bei bestimmten Beispielen kann jede der Festhaltezellen die gleichen Signalwerte aus der Festhaltezellen-Auswahllogik
342 empfangen. Bei bestimmten Beispielen kann jedes Festhaltezellen-Auswahlsignal
(R n / j) auf eine Darstellung (b
M+1) eines Zustands des niedrigstwertigen Bits Φ
CORR[M + 1] der vorhergehenden Grobverzögerung des DTC ansprechen, so dass für eine besondere Festhaltezelle (i) die Festhaltezellen-Auswahlsignale angegeben werden können durch:
wobei OUT den Ausgang des Interpolators darstellen kann und b
(M+1) die Darstellung des Zustands des niedrigstwertigen Bits der Grobverzögerung des DTC ist und zum Beispiel für einen Teil der korrigierten Interpolationsinformationen (Φ
CORR[M + 1]) charakteristisch sein kann. Bei bestimmten Beispielen kann b
(M+1) eine Anzeige liefern, welches des ersten oder des zweiten Taktsignals (CLKA, CLKB) dem andere voreilt oder diesem nacheilt.
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WEITERE ANMERKUNGEN
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Bei Beispiel 1 kann ein Interpolator eine erste Interpolatorzelle und eine Auswahllogik aufweisen. Die erste Interpolatorzelle kann einen ersten Inverter, der auf einen ersten Übergang eines ersten Eingangssignals anspricht, einen zweiten Inverter, der auf einen ersten Übergang eines zweiten Eingangssignals anspricht, wobei der erste Übergang des zweiten Eingangssignals gegenüber dem ersten Übergang des ersten Signals in einem ersten Zustand einer Nacheilbedingung des ersten und des zweiten Eingangssignals verzögert ist, und einen ersten Interpolatorzellenausgang aufweist, der mit einem Ausgang des ersten Inverters und des zweiten Inverters gekoppelt ist, wobei der erste Interpolatorausgang so ausgelegt ist, dass er ein Ausgangssignal bereitstellt, das aus dem ersten Eingangssignal und dem zweiten Eingangssignal interpoliert worden ist. Die erste Auswahllogik kann so ausgelegt sein, dass sie eine erste Transistorschaltung des ersten Inverters in Reaktion auf den ersten Übergang des ersten Eingangssignals aktiviert, eine erste Transistorschaltung des zweiten Inverters in Reaktion auf den ersten Übergang des zweiten Eingangssignals aktiviert und die erste Transistorschaltung des ersten Inverters und die erste Transistorschaltung des zweiten Inverters vor einem nachfolgenden Übergang entweder des ersten Eingangssignals oder des zweiten Eingangssignals deaktiviert, um einen Konflikt zwischen dem ersten Inverter und dem zweiten Inverter zu verhindern.
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Bei Beispiel 2 ist die erste Auswahllogik von Beispiel 1 wahlweise so ausgelegt, dass sie die erste Transistorschaltung des ersten Inverters nach dem ersten Übergang des zweiten Eingangssignals und vor einem nachfolgenden Übergang entweder des ersten Eingangssignals oder des zweiten Eingangssignals deaktiviert, um einen Konflikt zwischen dem ersten Inverter und dem zweiten Inverter zu verhindern.
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Bei Beispiel 3 umfasst jeder Inverter des ersten Inverters und des zweiten Inverters eines oder mehrerer der Beispiele 1–2 wahlweise eine Pull-up-Transistorschaltung mit einem ersten und einem zweiten Pull-up-Transistor, die in Reihe geschaltet sind, wobei der erste Pull-up-Transistor so ausgelegt ist, dass er das entsprechende Eingangssignal des ersten und des zweiten Eingangssignals empfängt, und der zweite Pull-up-Transistor so ausgelegt ist, dass er ein erstes Auswahlsignal und ein drittes Auswahlsignal aus einer Vielzahl von Auswahlsignalen empfängt, die von der ersten Auswahllogik bereitgestellt werden, und eine Pull-down-Transistorschaltung mit einem ersten und einem zweiten Pull-down-Transistor, die in Reihe geschaltet sind, wobei der erste Pull-down-Transistor so ausgelegt ist, dass er das entsprechende Eingangssignal des ersten und des zweiten Eingangssignals empfängt, und der zweite Pull-down-Transistor so ausgelegt ist, dass er ein zweites Auswahlsignal oder ein viertes Auswahlsignal aus der Vielzahl von Auswahlsignalen empfängt, die von der ersten Auswahllogik bereitgestellt werden.
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Bei Beispiel 4 ist die Auswahllogik eines oder mehrerer der Beispiele 1–3 wahlweise so ausgelegt, dass sie Interpolationsbefehlsinformationen (Sel
l) für die erste Interpolationszelle und Feedback-Informationen, einschließlich eines Zustands des ersten Interpolatorzellenausgangs (OUT), empfängt und die Vielzahl von Auswahlsignalen
(S n / 1) bereitstellt. Die Vielzahl von Auswahlsignalen kann das erste Auswahlsignal
(S 1 / 1), das zweite Auswahlsignal
(S 2 / 1), das dritte Auswahlsignal
(S 3 / 1) und das vierte Auswahlsignal
(S 4 / 1) aufweisen. Jeder Zustand der Vielzahl von Auswahlsignalen kann angegeben werden durch:
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Bei Beispiel 5 kann der Interpolator eines oder mehrerer der Beispiele 1–4 wahlweise eine erste Festhaltezelle aufweisen, die so ausgelegt ist, dass sie einen Zustand des ersten Interpolatorzellenausgangs zwischen dem ersten Übergang des zweiten Eingangssignals und einem unmittelbar nachfolgenden Übergang entweder des ersten Eingangssignals oder des zweiten Eingangssignals festhält.
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Bei Beispiel 6 weist der Interpolator eines oder mehrerer der Beispiele 1–5 wahlweise eine zweite Auswahllogik auf, die so ausgelegt ist, dass sie die erste Festhaltezelle in Reaktion auf den ersten Übergang des ersten Eingangssignals deaktiviert und die erste Festhaltezelle nach dem ersten Übergang des zweiten Eingangssignals aktiviert.
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Bei Beispiel 7 ist die zweite Auswahllogik eines oder mehrerer der Beispiele 1–6 wahlweise so ausgelegt, dass sie eine Anzeige der Nacheilbedingung des ersten und des zweiten Eingangssignals empfängt und die erste Festhaltezelle nach dem ersten Übergang des zweiten Eingangssignals unter Verwendung der Anzeige aktiviert.
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Bei Beispiel 8 weist die erste Festhaltezelle eines oder mehrerer der Beispiele 1–7 wahlweise einen dritten Inverter, der auf einen Zustand des ersten Eingangssignals anspricht, und einen vierten Inverter auf, der auf einen Zustand des zweiten Eingangssignals anspricht.
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Bei Beispiel 9 ist die zweite Auswahllogik eines oder mehrerer der Beispiele 1–8 wahlweise so ausgelegt, dass sie eine Anzeige der Nacheilbedingung des ersten und des zweiten Eingangssignals empfängt und Festhaltesteuersignale zu dem dritten und dem vierten Inverter der ersten Festhaltezelle liefert.
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Bei Beispiel 10 umfasst jeder Inverter des dritten und des vierten Inverters eines oder mehrerer der Beispiele 1–9 wahlweise eine Pull-up-Transistor-Schaltung mit einem ersten und einem zweiten Pull-up-Transistor, die in Reihe geschaltet sind, wobei der erste Pull-up-Transistor so ausgelegt ist, dass er das entsprechende Eingangssignal des ersten und des zweiten Eingangssignals empfängt, und der zweite Pull-up-Transistor so ausgelegt ist, dass er ein erstes Festhalteauswahlsignal und ein drittes Festhalteauswahlsignal aus einer Vielzahl von Festhalteauswahlsignalen empfangt, die von der zweiten Auswahllogik bereitgestellt werden, und eine Pull-down-Transistorschaltung mit einem ersten und einem zweiten Pull-down-Transistor, die in Reihe geschaltet sind, wobei der erste Pull-down-Transistor so ausgelegt ist, dass er das entsprechende Eingangssignal des ersten und des zweiten Eingangssignals empfängt, und der zweite Pull-down-Transistor so ausgelegt ist, dass er ein zweites Festhalteauswahlsignal oder ein viertes Festhalteauswahlsignal aus der Vielzahl von Festhalteauswahlsignalen empfängt, die von der zweiten Auswahllogik bereitgestellt werden.
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Bei Beispiel 11 ist die zweite Auswahllogik eines oder mehrerer der Beispiele 1–10 wahlweise so ausgelegt, dass sie Feedforward-Interpolationsinformationen (b
M+1), die die Nacheilbedingung des ersten und des zweiten Eingangssignals anzeigen, und Feedback-Informationen, einschließlich eines Zustands des ersten Interpolatorzellenausgangs (OUT), empfängt und die Vielzahl von Festhalteauswahlsignalen
(R n / 1), einschließlich des ersten Festhalteauswahlsignals
(R 1 / 1), des zweiten Festhalteauswahlsignals
(R 2 / 1), des dritten Festhalteauswahlsignals
(R 3 / 1) und des vierten Festhalteauswahlsignals
(R 4 / 1) aufweist. Jeder Zustand der Vielzahl von Festhalteauswahlsignalen kann angegeben werden durch:
wobei b
M+1 für ein Steuerbit einer Verzögerungsstufe, die dem Interpolator vorangeht, charakteristisch sein.
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Bei Beispiel 12 kann ein Verfahren zum Interpolieren eines ersten Eingangssignals und eines zweiten Eingangssignals zum Bereitstellen eines interpolierten Ausgangssignals an einem Ausgang eines Interpolators das Empfangen eines ersten Übergangs des ersten Eingangssignals an einem ersten Inverter einer ersten Interpolationszelle des Interpolators, das Empfangen eines ersten Übergangs des zweiten Eingangssignals an einem zweiten Inverter der ersten Interpolationszelle, wobei der erste Übergang des zweiten Eingangssignals gegenüber dem ersten Übergang des ersten Eingangssignals in einem ersten Zustand einer Nacheilbedingung des ersten und des zweiten Eingangssignals verzögert ist, das Empfangen einer Vielzahl von Auswahlsignalen an Steuerknotenpunkten des ersten und des zweiten Inverters aus einer ersten Auswahllogik und das Bereitstellen eines interpolierten Signals an einem Ausgang des Interpolators unter Verwendung von Auswahlsignalen, einem Ausgang des ersten Inverters und einem Ausgang des zweiten Inverters umfassen. Das Bereitstellen des interpolierten Signals kann das Aktivieren eines ersten Teils des ersten Inverters in Reaktion auf den ersten Übergang des ersten Eingangssignals unter Verwendung der Vielzahl von Auswahlsignalen, wobei der Ausgang des ersten Inverters mit einem Ausgang der ersten Interpolatorzelle gekoppelt ist, das Aktivieren eines ersten Teils eines zweiten Inverters in Reaktion auf den ersten Übergang des zweiten Eingangssignals unter Verwendung der Vielzahl von Auswahlsignalen, wobei der Ausgang des zweiten Inverters mit dem Ausgang der ersten Interpolatorzelle gekoppelt ist, und das Deaktivieren des ersten Teils des zweiten Inverters ein Verzögerungsintervall nach dem Empfangen des ersten Übergangs des zweiten Eingangssignals unter Verwendung der Vielzahl von Auswahlsignalen zum Verhindern eines Konflikts zwischen dem ersten Inverter und dem zweiten Inverter umfassen. Der Ausgang der ersten Interpolatorzelle kann mit dem Ausgang des Interpolators gekoppelt sein.
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Bei Beispiel 13 umfasst das Verfahren eines oder mehrerer der Beispiele 1–11 wahlweise das Deaktivieren der ersten Transistorschaltung des ersten Inverters nach dem ersten Übergang des zweiten Eingangssignals und vor einem nachfolgenden Übergang des ersten Eingangssignals unter Verwendung der Vielzahl von Auswahlsignalen.
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Bei Beispiel 14 umfasst das Verfahren eines oder mehrerer der Beispiele 1–3 wahlweise das Bereitstellen der Vielzahl von Auswahlsignalen aus der ersten Auswahllogik, wobei das Bereitstellen der Vielzahl von Auswahlsignalen das Empfangen von Interpolationsbefehlsinformationen (Sell) für die erste Interpolationszelle an der ersten Auswahllogik und das Empfangen eines Zustands des Ausgangs (OUT) des Interpolators an der ersten Auswahllogik umfasst.
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Bei Beispiel 15 umfasst das Bereitstellen der Vielzahl von Auswahlsignalen eines oder mehrerer der Beispiele 1–14 wahlweise das Bereitstellen eines ersten Auswahlsignals
(S 1 / 1) der Vielzahl von Auswahlsignalen, wobei ein Zustand des ersten Auswahlsignals angegeben werden kann durch
das Bereitstellen eines zweiten Auswahlsignals
(S 2 / 1) der Vielzahl von Auswahlsignalen, wobei ein Zustand des ersten Auswahlsignals angegeben werden kann durch
(S 2 / i) = Seli·OUT, das Bereitstellen eines dritten Auswahlsignals
(S 3 / 1) der Vielzahl von Auswahlsignalen, wobei ein Zustand des dritten Auswahlsignals angegeben werden kann durch
(S 3 / i) = Seli + OUT, und das Bereitstellen eines vierten Auswahlsignals
(S 4 / 1) der Vielzahl von Auswahlsignalen, wobei ein Zustand des vierten Auswahlsignals angegeben werden kann durch
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Bei Beispiel 16 umfasst das Verfahren eines oder mehrerer der Beispiele 1–15 wahlweise das Festhalten eines Zustands des Ausgangs der ersten Interpolatorzelle während eines Intervalls zwischen dem ersten Übergang des zweiten Eingangssignals und einem unmittelbar nachfolgenden Übergang entweder des ersten Eingangssignals oder des zweiten Eingangssignals unter Verwendung eines Ausgangs einer ersten Festhaltezelle des Interpolators und einer Vielzahl von Festhalteauswahlsignalen, die von der zweiten Auswahllogik bereitgestellt werden.
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Bei Beispiel 17 umfasst das Verfahren eines oder mehrerer der Beispiele 1–16 wahlweise das Deaktivieren der ersten Festhaltezelle in Reaktion auf den ersten Übergang des ersten Eingangssignals unter Verwendung der zweiten Auswahllogik und das Aktivieren der ersten Festhaltezelle nach dem ersten Übergang des zweiten Eingangssignals unter Verwendung der zweiten Auswahllogik.
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Bei Beispiel 18 umfasst das Verfahren eines oder mehrerer der Beispiele 1–17 wahlweise das Empfangen von Feedforward-Interpolationsinformationen (bM+1), die die Nacheilbedingung des ersten und des zweiten Eingangssignals anzeigen, an der zweiten Logik, das Empfangen von Feedback-Informationen, einschließlich eines Zustands des ersten Interpolatorausgangs (OUT), und das Liefern der Vielzahl von Festhalteauswahlsignalen (R n / 1) zu der ersten Festhaltezelle.
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Bei Beispiel 19 umfasst das Bereitstellen der Vielzahl von Festhalteauswahlsignalen
(R n / 1) eines oder mehrerer der Beispiele 1–18 wahlweise das Liefern eines ersten Festhalteauswahlsignals
(R 1 / 1) zu einem ersten Steuerknotenpunkt eines dritten Inverters der Festhaltezelle, wobei ein Zustand des ersten Festhaltesignals angegeben werden kann durch:
(R 1 / 1) = bM+1 + OUT, das Liefern eines zweiten Festhalteauswahlsignals
(R 2 / 1) zu einem zweiten Steuerknotenpunkt des dritten Inverters der Festhaltezelle, wobei ein Zustand des zweiten Festhaltesignals angegeben werden kann durch:
das Liefern eines dritten Festhalteauswahlsignals
(R 3 / 1) zu einem ersten Steuerknotenpunkt eines vierten Inverters der Festhaltezelle, wobei ein Zustand des dritten Festhaltesignals angegeben werden kann durch:
das Liefern eines vierten Festhalteauswahlsignals
(R 4 / 1) zu einem zweiten Steuerknotenpunkt des vierten Inverters der Festhaltezelle, wobei ein Zustand des vierten Festhaltesignals angegeben wird durch:
(R 4 / 1) = bM+1·OUT, und wobei b
M+1 für ein Steuerbit einer Verzögerungsstufe, die dem Interpolator vorangeht, charakteristisch sein kann.
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Beispiel 20 kann jeden Teil oder eine Kombination aus Teilen eines oder mehrerer der Beispiele 1 bis 19 aufweisen oder wahlweise mit diesen kombiniert sein, um den Gegenstand aufzuweisen, der eine Einrichtung zum Durchführen einer oder mehrerer der Funktionen der Beispiele 1 bis 19 oder ein maschinenlesbares Medium mit Befehlen aufweisen kann, die bei Ausführung durch eine Maschine bewirken, dass die Maschine eine oder mehrere der Funktionen von Beispiel 1 bis 19 durchführt.
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Die vorstehende detaillierte Beschreibung umfasst die Bezugnahme auf die beiliegenden Zeichnungen, die Teil der detaillierten Beschreibung sind. Die Zeichnungen zeigen beispielhaft spezifische Ausführungsformen, in denen die Erfindung in die Praxis umgesetzt werden kann. Diese Ausführungsformen werden hier auch als ”Beispiele” bezeichnet. Sämtliche Veröffentlichungen, Patente und Patentdokumente, auf die in diesem Dokument Bezug genommen wird, sind in ihrer Gesamtheit sowie auch einzeln durch Verweis hier einbezogen. Bei inkonsistentem Sprachgebrauch in diesem Dokument und den durch Verweis einbezogenen Dokumenten gilt der Sprachgebrauch in der (den) einbezogenen Referenz(en) als ergänzend zu demjenigen in diesem Dokument; bei unvereinbaren Inkonsistenzen gilt der Sprachgebrauch in diesem Dokument.
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In diesem Dokument werden die Ausdrücke ”ein” oder ”eine” verwendet, wie es in Patentdokumenten üblich ist, um ein oder mehr als ein zu umfassen, und zwar unabhängig von jedem anderen Beispiel oder Sprachgebrauch von ”mindestens” oder ”ein oder mehr”. In diesem Dokument wird der Ausdruck ”oder” gebraucht, um auf ein nicht ausschließliches oder hinzuweisen, so dass ”A oder B” ”A, jedoch nicht B”, ”B, jedoch nicht A” und ”A und B” umfasst, sofern nichts anderes angegeben ist. In den beiliegenden Patentansprüchen, werden die Ausdrücke ”aufweisend” und ”bei dem” als Äquivalente in gängigen Worten zu den jeweiligen Ausdrücken ”umfassend” und ”wobei” verwendet. Ferner sind in den nachfolgenden Patentansprüchen die Ausdrücke ”aufweisend” und ”umfassend” offen, das heißt, dass ein System, eine Vorrichtung, ein Artikel oder ein Prozess, das/die/der Elemente zusätzlich zu denjenigen aufweist, die nach einem solchen Ausdruck in einem Anspruch aufgeführt sind, als in den Umfang dieses Anspruchs fallend angesehen werden. Ferner werden in den nachfolgenden Patentansprüchen die Ausdrücke ”erster”, ”zweiter” und ”dritter” etc. lediglich als Kennzeichnung verwendet und erlegen ihren Objekten keine nummerischen Erfordernisse auf.
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Die vorstehende Beschreibung dient nur als Beispiel und sollte nicht einschränkend verstanden werden. Zum Beispiel können die oben beschriebenen Beispiele (oder ein oder mehrere Aspekte derselben) in Kombination miteinander verwendet werden. Andere Ausführungsformen können z. B. von einem Durchschnittsfachmann auf dem Sachgebiet anhand der vorstehenden Beschreibung verwendet werden. Ferner können in der vorstehenden Detaillierten Beschreibung verschiedene Merkmale zusammengefasst sein, um die Offenlegung zu straffen. Dies darf nicht so ausgelegt werden, dass ein nicht beanspruchtes offengelegtes Merkmal für jeden Anspruch wesentlich ist. Vielmehr kann der erfindungsgemäße Gegenstand in weniger als sämtlichen Merkmalen einer besonderen offengelegten Ausführungsform vorhanden sein. Somit sind die nachfolgenden Patentansprüche hierdurch in die Detaillierte Beschreibung einbezogen, wobei jeder Anspruch als separate Ausführungsform für sich allein steht. Der Umfang der Erfindung sollte mit Bezug auf die beiliegenden Patentansprüche zusammen mit dem vollen Umfang der Äquivalente, die bei solchen Patentansprüchen berechtigt sind, bestimmt werden.