DE102009040176B4

DE102009040176B4 - Halbleiter-Bauelement und Verfahren zum Herstellen eines Halbleiterbauelements

Info

Publication number: DE102009040176B4
Application number: DE102009040176.8A
Authority: DE
Inventors: Ivan Nikitin; Joachim Mahler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2008-09-25
Filing date: 2009-09-04
Publication date: 2020-08-13
Anticipated expiration: 2029-09-05
Also published as: US20100072628A1; DE102009040176A1; US8618674B2

Abstract

Halbleiter-Bauelement (90, 100, 200), umfassend:einen Träger (92, 102, 202),einen ersten Chip (94; 106) mit einer ersten Hauptfläche,einer der ersten Hauptfläche gegenüberliegenden zweiten Hauptfläche und mit Seitenflächen, die die erste und die zweite Hauptfläche verbinden, wobei der erste Chip mit der ersten Hauptfläche an dem Träger angebracht ist, undein gesintertes Isolationsmaterial (96, 144, 210), das unmittelbar an mindestens einem Abschnitt des Trägers,einem Abschnitt der zweiten Hauptfläche des ersten Chips undeinem Abschnitt der Seitenflächen des ersten Chips aufgebracht ist und sich wenigstens über einen Abschnitt einer Chipkante zwischen der zweiten Hauptfläche und den Seitenflächen erstreckt.

Description

Die Marktnachfrage nach kleineren und funktionaleren Elektronikgeräten hat die Entwicklung von Halbleiter-Bauelementen angetrieben, einschließlich Halbleiter-Leistungs-Packages und ganzer Systeme, die auf einem Chip angeordnet sind. Einige Elektronikgeräte, wie etwa Mobiltelefone, verwenden eine Vielzahl von designspezifischen Elektronikkomponenten. Andere Elektronikgeräte, wie etwa in der Automobilindustrie verwendete Leistungs-Packages, verwenden einen oder mehrere, mit einem Systemträger verbundene Logikchips und einen oder mehrere, mit dem Systemträger und dem oder den Logikchips verbundene Leistungstransistoren. Der innerhalb der Elektronikgeräte zur Verfügung stehende Platz ist begrenzt, insbesondere da die Elektronikgeräte kleiner ausgeführt werden.
Dielektrische oder isolierende Materialien mit guten thermischen und mechanischen Charakteristiken werden in der Regel innerhalb der Elektronikgeräte verwendet. Die dielektrischen oder isolierenden Materialien werden in der Regel wegen der hohen Verarbeitungstemperaturen und/oder Verarbeitungsdrücke für die Materialien unter Verwendung einer Kapselungsprozedur strukturiert. In der Regel sind die isolierenden oder dielektrischen Strukturen planar oder oberflächenkonform, was an einigen Punkten innerhalb der Elektronikgeräte, wie etwa an Chipkanten, eine inadäquate Isolation liefern kann.
Die nachveröffentlichte DE 10 2008 045 338 A1 zeigt ein Halbleiter-Bauelement, bei dem Leitungsstrukturen gesintert sind. Eine Isolationsschicht ist durch einen Tintenstrahldruckprozess oder einen Dispersions-, Laminier-, Aufschleuder- oder Sprühbeschichtungsprozess aufgebracht und anschließend gehärtet. Die US 5 724 727 A lehrt durch Sintern sowohl planare dielektrische Schichten als auch planare leitende Schichten zu erzeugen um eine Leiterplatte bereitzustellen.
US 4 938 816 A zeigt einen additiven Prozess, bei dem über ein Sintern von Pulver ein dreidimensionales Gebilde erstellt werden kann.
US 2007 / 0 267 218 A1 zeigt ein elektronisches Bauelement mit einem Mehrschichtsubstrat mit Harz- und Keramikschichten.
US 2008 / 0 107 863 A1 zeigt ein Mehrschichtsubstrat mit Vias. Die Vias sind innerhalb einer Schicht jeweils konisch.
Es ist Aufgabe der Erfindung, ein Halbleiter-Bauelement anzugeben, welches mit verbesserten Eigenschaften, insbesondere hinsichtlich des isolierenden Materials, herstellbar ist.
Eine Ausführungsform liefert ein Halbleiter-Bauelement gemäß den Ansprüchen 1 und 9. Das Halbleiter-Bauelement enthält einen Träger und einen an dem Träger angebrachten ersten Chip mit Haupt- und Seitenflächen, wobei der erste Chip mit einer Hauptfläche an dem Träger angebracht ist. Das Halbleiter-Bauelement enthält ein gesintertes Isolationsmaterial unmittelbar über mindestens einem Abschnitt des Trägers und einem Abschnitt der dem Träger gegenüberliegenden Hauptfläche sowie einem Abschnitt der Seitenflächen des ersten Chips, das sich wenigstens über eine Chipkante erstreckt. Eine weitere Ausführungsform liefert ein Verfahren gemäß den Ansprüchen 13 und 18.
Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.

1 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleiter-Bauelements.
2 zeigt eine Draufsicht auf eine Ausführungsform eines Halbleiter-Bauelements.
3 zeigt eine Querschnittsansicht einer Ausführungsform eines Abschnitts des in 2 gezeigten Halbleiter-Bauelements.
4 zeigt eine Querschnittsansicht einer Ausführungsform eines Trägers, eines Logikchips und eines Leistungstransistors.
5 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, des Logikchips, des Leistungstransistors und eines dielektrischen Materialpulvers.
6 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, des Logikchips, des Leistungstransistors und des dielektrischen Materialpulvers während des Sinterns des dielektrischen Materialpulvers.
7 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, des Logikchips, des Leistungstransistors und des gesinterten dielektrischen Materials nach dem Entfernen des ungesinterten dielektrischen Materialpulvers.
8 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, des Logikchips, des Leistungstransistors, des gesinterten dielektrischen Materials und eines Metallpulvers.
9 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, des Logikchips, des Leistungstransistors, des gesinterten dielektrischen Materials und des Metallpulvers während des Sinterns des Metallpulvers.
10 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, des Logikchips, des Leistungstransistors, des gesinterten dielektrischen Materials und von leitenden Elementen nach dem Entfernen des ungesinterten Metallpulvers.
11 zeigt eine Querschnittsansicht einer weiteren Ausführungsform eines Halbleiter-Bauelements.
12 zeigt eine Querschnittsansicht einer Ausführungsform eines Träges, eines Chips und eines ersten dielektrischen Materialpulvers.
13 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, des Chips und des ersten gesinterten dielektrischen Materials nach dem Sintern von Abschnitten des ersten dielektrischen Materialpulvers und Entfernen des ungesinterten ersten dielektrischen Materialpulvers.
14 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, des Chips, des ersten gesinterten dielektrischen Materials und des zweiten dielektrischen Materialpulvers.
15 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, des Chips, des ersten gesinterten dielektrischen Materials und des zweiten gesinterten dielektrischen Materials nach dem Sintern von Abschnitten des zweiten dielektrischen Materialpulvers und dem Entfernen des ungesinterten zweiten dielektrischen Materialpulvers.
16 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers, des Chips, des ersten gesinterten dielektrischen Materials, des zweiten gesinterten dielektrischen Materials und von leitenden Elementen.
17A zeigt eine Querschnittsansicht einer Ausführungsform eines Via.
17B zeigt eine Querschnittsansicht einer weiteren Ausführungsform eines Via.
17C zeigt eine Querschnittsansicht einer weiteren Ausführungsform eines Via.
18A zeigt eine Querschnittsansicht einer Ausführungsform einer Öffnung zum Haften an einer Formmasse.
18B zeigt eine Querschnittsansicht einer weiteren Ausführungsform einer Öffnung zum Haften an einer Formmasse.
18C zeigt eine Querschnittsansicht einer weiteren Ausführungsform einer Öffnung zum Haften an einer Formmasse.

In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“, usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
1 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleiter-Bauelements 90. Das Halbleiter-Bauelement 90 enthält einen Träger 92, einen Chip 94 und gesintertes dielektrisches oder Isolationsmaterial 96. Der Chip 94 ist am Träger 92 angebracht. Gesintertes Isolationsmaterial 96 befindet sich über mindestens einem Abschnitt von Träger 92 und Chip 94. Während der Fabrikation des Halbleiter-Bauelements 90 wird ein dielektrisches Materialpulver über dem Träger 92 und dem Chip 94 aufgebracht. Ein Laserstrahl wird dann auf Teile des dielektrischen Materialpulvers angewendet, wo Isolationsmaterial strukturiert werden soll. Der Laserstrahl sintert die Teile des dielektrischen Materialpulvers, um ein gesintertes Isolationsmaterial zu liefern. Das verbleibende ungesinterte dielektrische Materialpulver wird dann entfernt. Der Prozess des Aufbringens des dielektrischen Materialpulvers, des Sinterns von Teilen des dielektrischen Materialpulvers und des Entfernens des ungesinterten dielektrischen Materialpulvers kann mit einer beliebigen geeigneten Häufigkeit wiederholt werden, um eine geeignete isolierende Struktur mit einer gewünschten Konfiguration auszubilden.
2 zeigt eine Draufsicht auf eine Ausführungsform eines Halbleiter-Bauelements 100. Bei einer Ausführungsform ist das Halbleiter-Bauelement 100 ein Halbleiter-Bauelement-Leistungs-Package. Das Halbleiter-Bauelement 100 enthält eine gesinterte dielektrische oder isolierende Struktur. Das Halbleiter-Bauelement 100 enthält einen Träger 102, Chips 104, 106, 108 und 110, die an einen Träger 102 gekoppelt sind, ein sich zwischen dem Chip 104 und dem Träger 102 erstreckendes leitendes Element 112, ein sich zwischen dem Chip 106 und dem Chip 108 erstreckendes leitendes Element 114, ein sich zwischen dem Chip 106 und dem Chip 110 erstreckendes leitendes Element 116 und ein sich zwischen dem Chip 110 und dem Träger 102 erstreckendes leitendes Element 118. Das Halbleiter-Bauelement 100 enthält auch andere geeignete elektrische Verbindungen zwischen den Chips 104, 106, 108, 110 und dem Träger 102.
Bei einer Ausführungsform enthält der Träger 102 einen Systemträger mit mehreren Verbindungsköpfen 120, einer oder mehreren Inseln 122, und einem oder mehreren Verbindungsstreifen 124. Bei einer Ausführungsform enthält der Träger 102 einen Systemträger, der aus einer Platte aus Kupfer oder einem anderen geeigneten Leiter gestanzt ist, so dass er Kontaktpads 120, Inseln 122 und einen Verbindungsstreifen 124 enthält. Die Komponenten des Trägers 102 werden in einer gewünschten Orientierung beibehalten bis die Chips 104, 106, 108 und 110 an den Inseln 122 angebracht und angemessen elektrisch verbunden sind. Im allgemeinen liefert der Träger 102 eine Stützstruktur für das Halbleiter-Bauelement 100 und enthält einen Systemträger, der aus einem Metall ausgebildet ist, wie etwa Kupfer, Aluminium, einer Kupferlegierung, einer Aluminiumlegierung oder irgendeinem anderen geeigneten elektrisch leitenden Metall. Bei einer Ausführungsform enthält der Träger 102 einen QFN-Systemträger (Quad Flat No-Lead) mit Zuleitungen 120 auf mehr als zwei Seiten. Bei einer anderen Ausführungsform enthält der Träger 102 einen DFN-Systemträger (Dual Flat No-Lead) mit Zuleitungen 120 auf zwei gegenüberliegenden Seiten. Bei anderen Ausführungsformen werden andere geeignete Träger verwendet.
Bei einer Ausführungsform sind die Chips 104 und 106 Logikchips und die Chips 108 und 110 Leistungstransistoren. Leistungstransistoren 108 und 110 enthalten elektrisch an den Träger 102 gekoppelte breitere leitende Elemente 118, die konfiguriert sind, Leistung von der Außenwelt zum Ansteuern der Chips 104 und 106 herbeizubringen. Bei einer Ausführungsform ist der Chip 104 ein Controllerchip und der Chip 106 ein Treiberchip, wobei die Chips 104 und 106 Logik und Verarbeitung für das Halbleiter-Bauelement 100 liefern. Bei weiteren Ausführungsformen werden auch andere geeignete Formen und Arten von Chips 104, 106, 108 und 110 verwendet.
Leitende Elemente 112, 114, 116 und 118 verbinden auf dem Träger 102 angeordnete Komponenten elektrisch mit der Außenwelt. Bei einer Ausführungsform sind die leitenden Elemente 112, 114, 116 und 118 in einem direkten Prozess präzise auf den Träger 102 geschriebene und an die Chips 104, 106, 108 und 110 gekoppelte gesinterte metallische Linien. Leitende Elemente 112 und 114 sind im allgemeinen ein elektrisch leitendes Element mit einer Linienbreite von zwischen etwa 1-20 Mikrometern und koppeln zwischen einem oder mehreren Chips 104, 106, 108 und 110 oder zwischen Chips 104, 106, 108 und 110 und einem oder mehreren Pads 120 des Trägers 102. Das leitende Element 118 wird so hergestellt, dass es breiter ist als die leitenden Elemente 112 und 114. Bei einer Ausführungsform ist das leitende Element 118 eine gesinterte Hochspannungsleitung mit einer Breite von zwischen etwa 15-50 Mikrometern und ist elektrisch zwischen die Leistungstransistoren 108 und 110 und den Träger 102 gekoppelt.
3 zeigt eine Querschnittsansicht einer Ausführungsform eines Abschnitts 140 des Halbleiter-Bauelements 100 entlang der Linie 2-2 von 2. Der Querschnitt stellt ein Halbleiter-Bauelement 140 mit Logikchip 106 und Leistungstransistor 108 dar, angebracht am Träger 102 und mit leitenden Elementen 114, die den Logikchip 106, den Leistungstransistor 108 und den Träger 102 elektrisch koppeln.
Bei einer Ausführungsform ist der Logikchip 106 durch einen Kleber 142 oder ein anderes geeignetes Anbringungsmaterial am Träger 102 angebracht. Der Leistungstransistor 108 ist gleichermaßen am Träger 102 angebracht. Bei einer Ausführungsform ist der Leistungstransistor 108 adhäsiv am Träger 102 angebracht. Bei einer anderen Ausführungsform ist der Leistungstransistor 108 vertikal in den Träger 102 integriert. Ein gesintertes dielektrisches Material 144 ist um Abschnitte des Logikchips 106, des Leistungstransistors 108 und des Trägers 102 herum und darüber ausgebildet. Das gesinterte dielektrische Material 144 isoliert Abschnitte des Logikchips 106, des Leistungstransistors 108 und des Trägers 102 elektrisch.
Hierin bereitgestellte und unten beschriebene Ausführungsformen enthalten das gesinterte dielektrische Material 144 und gesinterte leitende Elemente 114, die elektrisch mit dem Logikchip 106 und dem Leistungstransistor 108 verbunden sind und sich über Teile des gesinterten dielektrischen Materials 144 erstrecken. Bei einer Ausführungsform definiert ein leitendes Element 114 eine oberste Kontaktoberfläche 146 des Logikchips 106, und das leitende Element 114 ist zwischen dem Logikchip 106 und der obersten Kontaktoberfläche 146 gesintert. Mit anderen Worten ist eine ganze Tiefe des leitenden Elements 114 zwischen dem Logikchip 106 und der obersten Kontaktoberfläche 146 gesintert. Analog ist ein leitendes Element 114 zwischen dem Leistungstransistor 108 und einer obersten Oberfläche 148 des Leistungstransistors 108 gesintert.
Die folgenden 4-10 zeigen Ausführungsformen eines Verfahrens zum Herstellen des zuvor beschriebenen und unter Bezugnahme auf 3 gezeigten Halbleiter-Bauelements 140.
4 zeigt eine Querschnittsansicht einer Ausführungsform eines Trägers 102, eines Logikchips 106 und eines Leistungstransistors 108. Der Logikchip 106 ist unter Verwendung von Kleber 142 oder einem anderen geeigneten Anbringungsmaterial am Träger 102 angebracht. Der Leistungstransistor 108 ist gleichermaßen am Träger 102 angebracht. Bei einer Ausführungsform ist der Leistungstransistor 108 adhäsiv am Träger 102 angebracht. Bei einer anderen Ausführungsform ist der Leistungstransistor 108 vertikal in den Träger 102 integriert.
5 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102, des Logikchips 106, des Leistungstransistors 108 und des dielektrischen Materialpulvers 150. Das dielektrische Materialpulver 150 enthält Teilchen eines Polyimids, eines Polyisocyanats, eines Polyurethans, eines flüssigkristallinen Polymers, eines hochtemperaturbeständigen Thermokunststoffs, eines Duroplasts, eines Silikons, eines Copolymers, eines Phenolharzes, eines Aminoharzes, eines Siloxans, eines ungesättigten Polyesters, eines Polybenzoxazols, eines Polybenzimidazols, eines Epoxids, einer Keramik, TiO₂, ZrO₂, Al₂O₃, SiO₂ oder eines anderen geeigneten dielektrischen Materialpulvers. Bei einer Ausführungsform ist das dielektrische Materialpulver 150 so ausgewählt, dass es eine Teilchengröße von zwischen etwa 2 Nanometern (nm) bis 10 Mikrometern (pm) aufweist, und bevorzugt liegt die Teilchengröße zwischen etwa 5 nm bis 1 µm. Das dielektrische Materialpulver wird elektrostatisch oder durch Verwendung einer anderen geeigneten Technik aufgebracht.
6 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102, des Logikchips 106, des Leistungstransistors 108 und des dielektrischen Materialpulvers 150 während des Sinterns des dielektrischen Materialpulvers. Das dielektrische Materialpulver 150 wird gesintert, um gesintertes dielektrisches Material 144 bereitzustellen. Das dielektrische Materialpulver 150 wird von einem Laser 152 gesintert. Der Laser 152 wird in einem Weg beispielsweise nach rechts gelenkt, wie durch Pfeile 156 angezeigt. Der Laser 152 liefert einen Strahl 154, der sich entlang der Oberfläche des Trägers 102, des Logikchips 106 und des Leistungstransistors 108 bewegt und das dielektrische Materialpulver 150 im Kontakt mit dem Strahl 154 sintert. Die Teilchen im dielektrischen Materialpulver 150, die vom Strahl 154 energetisch beeinflusst werden, werden gesintert, um das gesinterte dielektrische Material 144 auszubilden.
Bei einer Ausführungsform enthält der Laser 152 einen Neodymdotierten Yttrium-Aluminium-Granat-Festkörperlaser (Nd:YAG), einen CO₂- oder Gaslaser, einen Diodenlaser oder eine andere geeignete Elektronenstrahlhochenergiequelle. Bei einer Ausführungsform besitzt der Nd:YAG-Laser eine Leistung zwischen 100-2000 Watt und arbeitet mit einer Geschwindigkeit von zwischen 40-80 mm/s. Bei anderen Ausführungsformen werden andere geeignete Laser, die mit anderen Leistungen und Transportbedingungen arbeiten, verwendet. Im allgemeinen emittiert der Nd:YAG-Laser Licht bei einer Wellenlänge von etwa 1064 Nanometern im Infrarotspektrum, wenngleich Übergänge nahe dem 940-, 1120-, 1320- und 1440- Nanometer-Bereich vorliegen. Geeignete Laser können sowohl im gepulsten und/oder kontinuierlichen Modus betrieben werden. Ein geeigneter Nd:YAG-Laser ist von der Firma Han's Laser Technology Company, Houston, Texas, USA, erhältlich.
7 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102, des Logikchips 106, des Leistungstransistors 108 und des gesinterten dielektrischen Materials 144 nach dem Entfernen von ungesintertem dielektrischem Materialpulver 150. Das dielektrische Materialpulver 150, das nicht durch den Laser 152 gesintert wird, wird von dem Logikchip 106, dem Leistungstransistor 108 und dem Träger 102 durch einen geeigneten Entfernungsprozess entfernt, wie etwa durch Waschen, Luftpistole usw., um Abschnitte des Logikchips 106, des Leistungstransistors 108 und des Trägers 102 zu exponieren.
8 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102, des Logikchips 106, des Leistungstransistors 108, des gesinterten dielektrischen Materials 144 und eines Metallpulvers 160. Das Metallpulver 160 enthält Silberpulver, Goldpulver, Nickelpulver, Kupferpulver oder andere, in einer Pulverform bereitgestellte geeignete elektrisch leitende Metalle. Bei einer Ausführungsform ist das Metallpulver 160 Silberpulver, das gleichmäßig über einer oberen Oberfläche des Trägers 102, des Logikchips 106, des Leistungstransistors 108 und des gesinterten dielektrischen Materials 144 verteilt wird. Silber weist eine geringe Suszeptibilität für Oxidation auf. Silberpulver ist für die Verteilung über den oberen Oberflächen des Logikchips 106, des Leistungstransistors 108 und des Träges 102 ohne spezielle Berücksichtigung der lokalen Atmosphäre geeignet. Bei anderen Ausführungsformen wird Kupferpulver gleichmäßig über auf dem Träger 102 platzierten Komponenten verteilt und wird bevorzugt in einer inerten Atmosphäre wie etwa einer Stickstoffatmosphäre abgeschieden.
Metallpulver 160 wird ausgewählt mit einer Teilchengröße von zwischen etwa 2 nm bis 10 µm, und bevorzugt liegt die Teilchengröße zwischen etwa 5 nm bis 1 µm. Bei einer Ausführungsform enthält das Metallpulver 160 Silberteilchen mit einer mittleren Teilchengröße von etwa 5 nm, die danach durch einen Hochenergieprozess gesintert werden, um eine Leitung mit einer Breite zwischen etwa 20-50 µm und einer Dicke zwischen etwa 1-5 µm bereitzustellen. Es wurde entdeckt, dass Teilchengrößen von unter 50 nm die Sintertemperatur signifikant reduzieren und dass Teilchengrößen von etwa 5 nm die Sintertemperatur auf weniger als etwa ein Drittel des Schmelzpunktes für die Legierung auf eine Weise reduzieren, dass das Sintern ohne Druck erfolgt. Es ist erwünscht, dass die Porosität des Metallpulvers 160 minimiert wird, was zu einer Maximierung der thermischen und elektrischen Leistung führt.
9 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102, des Logikchips 106, des Leistungstransistors 108, des gesinterten dielektrischen Materials 144 und des Metallpulvers 160 während des Sinterns des Metallpulvers. Der Laser 152 wird in einem Weg beispielsweise nach rechts gelenkt, wie durch Pfeile 156 angezeigt. Der Laserstrahl 154 bewegt sich entlang der Oberfläche des Trägers 102, des Logikchips 106 und des Leistungstransistors 108 und sintert das Metallpulver 160 im Kontakt mit dem Strahl 154. Die Teilchen im Metallpulver 160, die vom Strahl 154 energetisch beeinflusst werden, werden gesintert, um leitende Elemente 114 auszubilden.
10 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 102, des Logikchips 106, des Leistungstransistors 108, des gesinterten dielektrischen Materials 144 und der leitenden Elemente 114 nach dem Entfernen von ungesintertem Metallpulver 160. Die Teilchen aus Metallpulver 160, die vom Laser 152 nicht gesintert werden, werden von dem Logikchip 106, dem Leistungstransistor 108 und dem Träger 102 durch einen geeigneten Entfernungsprozess wie etwa Waschen, Luftpistole usw. entfernt, um leitende Elemente 114 bereitzustellen. Bei einer Ausführungsform verbindet ein leitendes Element 114 den Logikchip 106 elektrisch mit dem Leistungstransistor 108 und erstreckt sich über einen Teil eines nicht planaren gesinterten dielektrischen Materials 144. Im Gegensatz zu herkömmlichen lithographischen Ansätzen ist das leitende Element 114 konfiguriert, im Vergleich zur Dicke des Logikchips 106 und des Leistungstransistors 108 relativ dünn zu sein. Zusätzlich passt sich das leitende Element 114 in einem Prozess mit einem Durchgang an gesintertes dielektrisches Material 144 an (d.h. es wird konform darüber abgeschieden).
11 zeigt eine Querschnittsansicht einer weiteren Ausführungsform eines Halbleiter-Bauelements 200. Das Halbleiter-Bauelement 200 enthält einen Träger 202, einen Chip 206, gesintertes dielektrisches Material 210 und leitende Elemente 212. Der Chip 206 wird durch ein adhäsives Material 204 oder durch ein anderes geeignetes Anbringungsmaterial am Träger 202 angebracht. Gesintertes dielektrisches Material 210 isoliert Abschnitte des Chips 206 und des Trägers 202. Gesintertes dielektrisches Material 210 definiert Vias zum Träger 202 und Kontakte zum Chip 206, in denen leitende Elemente 212 ausgebildet sind. Bei einer Ausführungsform enthalten die leitenden Elemente 212 gesintertes Metallpulver.
Die folgenden 12-16 zeigen Ausführungsformen eines Verfahrens zum Herstellen des zuvor beschriebenen und unter Bezugnahme auf 11 gezeigten Halbleiter-Bauelements 200.
12 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 202, des Chips 206 und des ersten dielektrischen Materialpulvers 208a. Der Chip 206 ist durch ein adhäsives Material 204 oder ein anderes geeignetes Anbringungsmaterial am Träger 202 angebracht. Erstes dielektrisches Materialpulver 208a wird dann über dem Träger 202 und dem Chip 206 verteilt. Das erste dielektrische Materialpulver 208a ist dem zuvor beschriebenen und unter Bezugnahme auf 5 gezeigten dielektrischen Materialpulver 150 ähnlich.
13 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 202, des Chips 206 und des ersten gesinterten dielektrischen Materials 210a nach dem Sintern von Teilen des ersten dielektrischen Materialpulvers 208a und Entfernen des ungesinterten ersten dielektrischen Materialpulvers. Das erste dielektrische Materialpulver 208a wird wie zuvor beschrieben und unter Bezugnahme auf 6 gezeigt unter Verwendung eines Laserstrahls gesintert, um gesintertes dielektrisches Material 210a bereitzustellen. Das ungesinterte dielektrische Materialpulver 208a wird dann entfernt, um Abschnitte des Trägers 202 und des Chips 206 zu exponieren. Das ungesinterte dielektrische Materialpulver 208a wird durch einen geeigneten Entfernungsprozess wie etwa Waschen, Luftpistole usw. von dem Chip 206 und dem Träger 202 entfernt.
14 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 202, des Chips 206, des ersten gesinterten dielektrischen Materials 210a und des zweiten dielektrischen Materialpulvers 208b. Das zweite dielektrische Materialpulver 208b wird über dem ersten gesinterten dielektrischen Material 210a, dem Träger 202 und dem Chip 206 verteilt. Das zweite dielektrische Materialpulver 208b ist dem zuvor beschriebenen und unter Bezugnahme auf 5 gezeigten dielektrischen Materialpulver 150 ähnlich.
15 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 202, des Chips 206, des ersten gesinterten dielektrischen Materials 210a und des zweiten gesinterten dielektrischen Materials 210b nach dem Sintern von Teilen des zweiten dielektrischen Materialpulvers 208b und dem Entfernen des ungesinterten zweiten dielektrischen Materialpulvers. Das zweite dielektrische Materialpulver 208b wird unter Verwendung eines Laserstrahls, wie zuvor beschrieben und unter Bezugnahme auf 6 gezeigt, gesintert, um ein gesintertes dielektrisches Material 210b bereitzustellen. Das ungesinterte dielektrische Materialpulver 208b wird dann entfernt, um Abschnitte des ersten gesinterten dielektrischen Materials 210a, des Trägers 202 und des Chips 206 zu exponieren. Das ungesinterte dielektrische Materialpulver 208b wird unter Verwendung eines geeigneten Entfernungsprozesses wie etwa Waschen, Luftpistole usw. von dem ersten gesinterten dielektrischen Material 210a, dem Chip 206 und dem Träger 202 entfernt. Auf diese Weise wird die gesinterte dielektrische Materialschicht 210b auf der gesinterten dielektrischen Materialschicht 210a strukturiert, um isolierendes Material mit einer gewünschten Struktur bereitzustellen.
Bei einer Ausführungsform werden gesinterte dielektrische Materialschichten 210a und 210b strukturiert, um Öffnungen oder Vias mit mehr als einer Querschnittsbreite zu erhalten. Beispielsweise wird die Öffnung oder der Via 214 durch das erste gesinterte dielektrische Material 210a und das zweite gesinterte dielektrische Material 210b definiert. Die Öffnung 214 besitzt eine erste Querschnittsbreite, wie bei 216 gezeigt, definiert durch das erste gesinterte dielektrische Material 210a. Die Öffnung 214 besitzt eine zweite Querschnittsbreite, wie bei 218 gezeigt, definiert durch das zweite gesinterte dielektrische Material 210b. Die bei 218 gezeigte zweite Querschnittsbreite ist größer als die bei 216 gezeigte erste Querschnittsbreite.
Der Prozess des Aufbringens des dielektrischen Materialpulvers, des Sinterns eines Teils des dielektrischen Materialpulvers und des Entfernens des ungesinterten dielektrischen Materialpulvers kann mit einer beliebigen geeigneten Häufigkeit wiederholt werden, um eine beliebige geeignete isolierende Struktur bereitzustellen. Bei einer Ausführungsform wird das ungesinterte dielektrische Materialpulver, das entfernt wird, in einer folgenden Anwendung des dielektrischen Materialpulvers wiederverwendet.
16 zeigt eine Querschnittsansicht einer Ausführungsform des Trägers 202, des Chips 206, des ersten gesinterten dielektrischen Materials 210a, des zweiten gesinterten dielektrischen Materials 210b und der leitenden Elemente 212. Leitende Elemente 212 werden in den durch das erste gesinterte dielektrische Material 210a und das zweite gesinterte dielektrische Material 210b definierten Vias oder Öffnungen ausgebildet. Bei einer Ausführungsform werden leitende Elemente 212 bereitgestellt durch Aufbringen eines Metallpulvers und Sintern des Metallpulvers, wie zuvor beschrieben und unter Bezugnahme auf 8-10 gezeigt. Bei anderen Ausführungsformen wird Metall über dem Träger 202, dem gesinterten dielektrischen Material 210a und 210b und dem Chip 206 abgeschieden und dann planarisiert und/oder geätzt, um das zweite gesinterte dielektrische Material 210b zu exponieren, um leitende Elemente 212 bereitzustellen.
Die 17A-17C zeigen jeweils eine Querschnittsansicht einer Ausführungsform eines Via 220a, eines Via 220b beziehungsweise eines Via 220c. Die Vias 220a, 220b und 220c werden durch gesintertes dielektrisches Material 210 definiert. Bei einer Ausführungsform werden Vias 220a, 220b und/oder 220c in dem zuvor beschriebenen und unter Bezugnahme auf 11 gezeigten Halbleiter-Bauelement 200 verwendet. Die Vias 220a, 220b und 220c werden strukturiert, indem der Prozess des Aufbringens eines dielektrischen Materialpulvers, des Sinterns eines Teils des dielektrischen Materialpulvers und des Entfernens des ungesinterten dielektrischen Materialpulvers, um Vias 220a, 220b und 220c mit einer gewünschten Struktur bereitzustellen, mit einer geeigneten Häufigkeit wiederholt wird.
Das Via 220a besitzt eine flaschenartige Gestalt mit mehreren Querschnittsbreiten. Das Via 220b besitzt eine kreuzartige Gestalt mit mehreren Querschnittsbreiten. Das Via 220c besitzt eine umgekehrte Flaschengestalt mit mehreren Querschnittsbreiten. Bei anderen Ausführungsformen werden Vias mit anderen geeigneten dreidimensionalen Gestalten durch gesintertes dielektrisches Material 210 derart definiert, dass die Vias mindestes zwei Querschnittsbreiten aufweisen.
18A-18C zeigen jeweils-eine Querschnittsansicht einer Ausführungsform einer Öffnung 230a, einer Öffnung 230b beziehungsweise einer Öffnung 230c für die Haftung an einer Formmasse. Die Öffnungen 230a, 230b und 230c werden durch gesintertes dielektrisches Material 210 definiert. Bei einer Ausführungsform werden die Öffnungen 230a, 230b und/oder 230c in dem zuvor beschriebenen und unter Bezugnahme auf 11 gezeigten Halbleiter-Bauelement 200 verwendet. Öffnungen 230a, 230b und 230c werden strukturiert, indem der Prozess des Aufbringens von dielektrischem Materialpulver, des Sinterns eines Teils des dielektrischen Materialpulvers und des Entfernens des ungesinterten dielektrischen Materialpulvers, um Öffnungen 230a, 230b und 230c mit einer gewünschten Struktur bereitzustellen, mit einer geeigneten Häufigkeit wiederholt wird.
Die Öffnung 230a besitzt eine Dreiecksgestalt mit mehreren Querschnittsbreiten. Die Öffnung 230b besitzt eine längliche Gestalt mit mehreren Querschnittsbreiten. Die Öffnung 230c besitzt eine mehrfingerartige Gestalt mit mehreren Querschnittsbreiten. Bei anderen Ausführungsformen werden Öffnungen mit anderen geeigneten dreidimensionalen Gestalten durch gesintertes dielektrisches Material 210 derart definiert, dass die Öffnungen mindestens zwei Querschnittsbreiten aufweisen.
Ausführungsformen liefern Halbleiter-Bauelemente wie etwa Halbleiter-Leistungsbauelement-Packages, die strukturiertes dielektrisches Material enthalten. Das dielektrische Material wird durch selektives Sintern von dielektrischem Materialpulver unter Verwendung eines Laserstrahls strukturiert. Bei einer Ausführungsform wird das ungesinterte dielektrische Materialpulver zur Wiederverwendung entfernt. Bei einer Ausführungsform wird der Prozess des Aufbringens des dielektrischen Materialpulvers, des Sinterns von Teilen des dielektrischen Materialpulvers und des Entfernens des ungesinterten dielektrischen Materialpulvers mit einer beliebigen geeigneten Häufigkeit wiederholt, um eine beliebige geeignete isolierende Materialstruktur bereitzustellen.

Claims

Halbleiter-Bauelement (90, 100, 200), umfassend: einen Träger (92, 102, 202), einen ersten Chip (94; 106) mit einer ersten Hauptfläche, einer der ersten Hauptfläche gegenüberliegenden zweiten Hauptfläche und mit Seitenflächen, die die erste und die zweite Hauptfläche verbinden, wobei der erste Chip mit der ersten Hauptfläche an dem Träger angebracht ist, und ein gesintertes Isolationsmaterial (96, 144, 210), das unmittelbar an mindestens einem Abschnitt des Trägers, einem Abschnitt der zweiten Hauptfläche des ersten Chips und einem Abschnitt der Seitenflächen des ersten Chips aufgebracht ist und sich wenigstens über einen Abschnitt einer Chipkante zwischen der zweiten Hauptfläche und den Seitenflächen erstreckt.
Halbleiter-Bauelement (100) nach Anspruch 1, weiterhin umfassend: mindestens einen an dem Träger (92, 102, 202) angebrachten zweiten Chip (108), wobei das gesinterte Isolationsmaterial (96, 144, 210) sich über mindestens einem Abschnitt des mindestens einen zweiten Chips (108) befindet.
Halbleiter-Bauelement (100) nach Anspruch 2, wobei der erste Chip (106) einen Logikchip umfasst und der mindestens eine zweite Chip (108) einen Leistungstransistor umfasst.
Halbleiter-Bauelement (90, 100) nach einem oder mehreren der vorherigen Ansprüche, wobei das gesinterte Isolationsmaterial (96, 144, 210) mindestens einen Kontakt zu dem ersten Chip (94, 106) oder ein Via (214, 220a, 220b,220c) zu dem Träger (92,102,202) definiert.
Halbleiter-Bauelement (90, 100) nach Anspruch 4, wobei das mindestens eine Via (220a, 220b, 220c) einen ersten Abschnitt mit einer ersten Querschnittsbreite und einen zweiten Abschnitt mit einer von der ersten Querschnittsbreite verschiedenen zweiten Querschnittsbreite enthält.
Halbleiter-Bauelement (90, 100) nach einem oder mehreren der vorherigen Ansprüche, wobei das gesinterte Isolationsmaterial (96, 144, 210) mindestens eine Öffnung (230a, 230b, 230c) definiert, die einen ersten Abschnitt enthält mit einer ersten Querschnittsbreite und einen zweiten Abschnitt mit einer von der ersten Querschnittsbreite verschiedenen zweiten Querschnittsbreite.
Halbleiter-Bauelement (90, 100) nach einem oder mehreren der vorherigen Ansprüche, weiterhin umfassend: ein leitendes Element (114), das elektrisch mit dem ersten Chip gekoppelt ist und sich über mindestens einen Abschnitt des gesinterten Isolationsmaterials erstreckt.
Halbleiter-Bauelement (90, 100) nach Anspruch 7, wobei das leitende Element (114) ein gesintertes Gebiet umfasst.
Halbleiter-Bauelement (90, 100), umfassend: einen Träger (92, 102, 202), einen an dem Träger angebrachten ersten Chip (106) und zweiten Chip (108); ein gesintertes Isolationsmaterial (144), das sich unmittelbar auf mindestens einem Abschnitt des Trägers, unmittelbar auf mindestens einem Abschnitt einer dem Träger abgewandten Oberfläche des ersten Chips und unmittelbar auf mindestens einem Abschnitt einer dem Träger abgewandten Oberfläche des zweiten Chips befindet und sich unmittelbar über wenigstens eine dem Träger abgewandte Chipkante erstreckt; eine erste Metallleitung über dem gesinterten Isolationsmaterial und an den ersten Chip und an den zweiten Chip gekoppelt und eine zweite Metallleitung, an den zweiten Chip und den Träger gekoppelt.
Halbleiter-Bauelement (90, 100) nach Anspruch 9, wobei die erste Metallleitung eine erste gesinterte Metallleitung umfasst, und wobei die zweite Metallleitung eine zweite gesinterte Metallleitung umfasst.
Halbleiter-Bauelement (90, 100) nach Anspruch 9 oder 10, wobei der erste Chip (106) einen Logikchip umfasst und der zweite Chip (108) einen Leistungstransistor, der dünner ist als der Logikchip, umfasst.
Halbleiter-Bauelement (90, 100) nach einem oder mehreren der Ansprüche 9 bis 11, wobei das gesinterte Isolationsmaterial (144) eines eines gesinterten Polyimids, eines gesinterten Polyisocyanats, eines gesinterten Polyurethans, eines gesinterten flüssigkristallinen Polymers, eines gesinterten hochtemperaturbeständigen Thermokunststoffs, eines gesinterten Duroplasts, eines gesinterten Silikons und eines gesinterten Copolymers umfasst.
Verfahren zum Herstellen eines Halbleiter-Bauelements (90, 100, 200), wobei das Verfahren folgendes umfasst: Anbringen eines ersten Chips (94, 106) an einem Träger (92, 102, 202), wobei der erste Chip eine erste Hauptfläche, eine der ersten Hauptfläche gegenüberliegende zweite Hauptfläche und Seitenflächen aufweist, die die erste und die zweite Hauptfläche verbinden, und wobei der erste Chip mit der ersten Hauptfläche an dem Träger angebracht wird; Aufbringen eines Isolationsmaterials (150) über dem ersten Chip und dem Träger; Einwirken eines Laserstrahls auf Teilbereiche des Isolationsmaterials derart dass die Teilbereiche durch den Laserstrahl gesintert werden; und Entfernen eines nicht mit dem Laserstrahl bearbeiteten und somit ungesinterten Teils des Isolationsmaterials nach dem Einwirken des Laserstrahls, so dass das gesinterte Isolationsmaterial (144) unmittelbar an mindestens einem Abschnitt des Trägers, einem Abschnitt der zweiten Hauptfläche des ersten Chips und einem Abschnitt der Seitenflächen des ersten Chips aufgebracht ist und sich wenigstens über einen Abschnitt einer Chipkante zwischen der zweiten Hauptfläche und den Seitenflächen erstreckt.
Verfahren nach Anspruch 13, weiterhin umfassend: Anbringen mindestens eines zweiten Chips (108) an dem Träger.
Verfahren nach Anspruch 14, wobei das Einwirken des Laserstrahls das Einwirken des Laserstrahls auf das Isolationsmaterial in Gebieten von mindestens zweien von über dem ersten Chip, über dem Träger und über dem mindestens einen zweiten Chip umfasst.
Verfahren nach einem oder mehreren der Ansprüche 13 bis 15, wobei das Aufbringen des Isolationsmaterials das Aufbringen eines dielektrischen Materialpulvers umfasst.
Verfahren nach einem oder mehreren der Ansprüche 13 bis 15, wobei das Einwirken des Laserstrahls das Einwirken des Laserstrahls umfasst, bis mindestens ein Teil des Isolationsmaterials gesintert ist.
Verfahren zum Herstellen eines Halbleiter-Bauelements (90, 100, 200), wobei das Verfahren folgendes umfasst: Anbringen eines Chips (94, 106) an einem Träger (92, 102, 202), wobei der erste Chip eine erste Hauptfläche, eine der ersten Hauptfläche gegenüberliegende zweite Hauptfläche und Seitenflächen aufweist, die die erste und die zweite Hauptfläche verbinden, und wobei der erste Chip mit der ersten Hauptfläche an dem Träger angebracht wird; Aufbringen eines ersten Isolationsmaterials (150) über dem Chip und dem Träger; Sintern mindestens eines Teils des ersten Isolationsmaterials, und Entfernen des ungesinterten ersten Isolationsmaterials so dass das gesinterte Isolationsmaterial (144) unmittelbar an mindestens einem Abschnitt des Trägers, einem Abschnitt der zweiten Hauptfläche des ersten Chips und einem Abschnitt der Seitenflächen des ersten Chips aufgebracht ist und sich wenigstens über einen Abschnitt einer Chipkante zwischen der zweiten Hauptfläche und den Seitenflächen erstreckt.
Verfahren nach Anspruch 18, wobei das Entfernen des ungesinterten ersten Isolationsmaterials das Entfernen des ungesinterten ersten Isolationsmaterials umfasst, um Öffnungen bereitzustellen, die mindestens einen Abschnitt des Chips und mindestens einen Abschnitt des Trägers exponieren.
Verfahren nach Anspruch 18 oder 19, weiterhin umfassend: Aufbringen eines zweiten Isolationsmaterials über dem Chip, dem Träger und dem gesinterten ersten Isolationsmaterial; Sintern mindestens eines Teils des zweiten Isolationsmaterials, und Entfernen des ungesinterten zweiten Isolationsmaterials.
Verfahren nach Anspruch 20, wobei das Entfernen des ungesinterten ersten Isolationsmaterials das Entfernen des ungesinterten ersten Isolationsmaterials umfasst, um mindestens eine Öffnung bereitzustellen, wobei das Entfernen des ungesinterten zweiten Isolationsmaterials das Entfernen des ungesinterten zweiten Isolationsmaterials umfasst, um die mindestens eine Öffnung freizulegen, und wobei die mindestens eine Öffnung eine durch das gesinterte erste Isolationsmaterial definierte erste Querschnittsbreite und eine durch das gesinterte zweite Isolationsmaterial definierte zweite Querschnittsbreite aufweist.
Verfahren nach einem oder mehreren der Ansprüche 18 bis 21, wobei das Sintern mindestens eines Teils des ersten Isolationsmaterials das Erhitzen des ersten Isolationsmaterials mit einem Laserstrahl umfasst.
Verfahren nach einem oder mehreren der Ansprüche 18 bis 22, weiterhin umfassend: Aufbringen von Metallteilchen (160) über dem Chip, dem Träger und dem gesinterten ersten Isolationsmaterial; Sintern mindestens eines Teils der Metallteilchen und Ausbilden einer strukturierten elektrischen Verbindung (114), die sich über den Chip, den Träger und das gesinterte erste Isolationsmaterial erstreckt; und Entfernen der ungesinterten Metallteilchen.