DE102009047452A1

DE102009047452A1 - Impulsverzögerungsschaltung und die Impulsverzögerungsschaltung aufweisender A/D-Wandler

Info

Publication number: DE102009047452A1
Application number: DE102009047452A
Authority: DE
Inventors: Takamoto Kariya-city Watanabe
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2008-12-12
Filing date: 2009-12-03
Publication date: 2010-06-17
Anticipated expiration: 2029-12-04
Also published as: US20100149016A1; JP2010141685A; US7932848B2; DE102009047452B4; JP4645734B2

Abstract

Es wird eine Impulsverzögerungsschaltung bereitgestellt, die aufweist: mehrere Verzögerungseinheiten, die in Reihe oder als Ring verschaltet sind, wobei jede der Verzögerungseinheiten aus wenigstens einer mit einer Masseleitung verbundenen Inverter-Gate-Schaltung aufgebaut und dazu ausgelegt ist, ein sie passierendes Impulssignal in Abhängigkeit eines an sie gelegten Eingangssignals mit ihrer Verzögerungszeit zu verzögern, und einen Kondensator, der zwischen eine Signalleitung, über welche das Spannungssignal an jede der Verzögerungseinheiten gelegt wird, und die Masseleitung geschaltet ist. Der Kondensator dient als Stromquelle, um einen Strom zu liefern, den jede der Verzögerungseinheiten verbraucht, um ihren Zustand zu invertieren.

Description

Diese Anmeldung bezieht sich auf die am 12. Dezember 2008 eingereichte japanische Patentanmeldung Nr. 2008-316969 , auf deren Offenbarung hiermit vollinhaltlich Bezug genommen wird.
Die vorliegende Erfindung betrifft eine Impulsverzögerungsschaltung, die aus mehreren Verzögerungseinheiten aufgebaut ist, von denen jede dazu ausgelegt ist, ein an sie gegebenes Impulssignal in Abhängigkeit des Spannungspegels einer an sie gelegten Eingangsspannung mit einer Verzögerungszeit zu verzögern, und einen die Impulsverzögerungsschaltung aufweisenden A/D-Wandler.
Bekannt ist ein A/D-Wandler des Impulsverzögerungstyps (TAD-Typ), der vollständig aus digitalen Schaltungen aufgebaut ist.
Der A/D-Wandler des TAD-Typs weist eine Impulsverzögerungsschaltung auf, die aus in Reihe oder als Ring verschalteten Verzögerungseinheiten aufgebaut ist, von denen jede dazu ausgelegt ist, ein an sie gegebenes Impulssignal in Abhängigkeit des Spannungspegels eines an sie gelegten Eingangsspannungssignals mit einer Verzögerungszeit zu verzögern. Dieser A/D-Wandler gibt numerische Daten, welche die vom Impulssignal durchlaufene Anzahl von Verzögerungseinheiten anzeigen, als A/D-gewandelte Daten aus. Der A/D-Wandler des TAD-Typs kann auf einfache Weise und mit geringen Kosten verbunden mit Hilfe eines Verfahrens zur Fertigung einer CMOS-Digitalschaltung gefertigt werden, da er nur aus digitalen Schaltungen aufgebaut ist.
Ferner ist es für einen stabilen Betrieb des A/D-Wandlers des TAD-Typs erforderlich, dass alle der die Impulsverzögerungsschaltung bildenden Verzögerungseinheiten eine einheitliche Verzögerungszeit aufweisen, so dass das Impulssignal bei einem Durchlaufen der Reihe nach einheitlich verzögert wird (siehe 6A). 6A zeigt eine schematische Abbildung zur Veranschaulichung einer Änderung des Ausgangspegels von jeder der Verzögerungseinheiten, wenn das Impulssignal die Impulsverzögerungsschaltung durchläuft. In dieser Figur kennzeichnet „Pi” einen Verzögerungsimpuls, der von der Verzögerungseinheit der i-ten Stufe ausgegeben wird, wenn das Impulssignal diese Verzögerungseinheit der i-ten Stufe durchlaufen hat.
Mit der Entwicklung der CMOS-Schaltungsminiaturisierung haben die Einflüsse der Fertigungstoleranz und kleinster Mengen an Staub während eines Transistorbildungsprozesses auf die Leistung der gefertigten Transistoren an Bedeutung gewonnen. Wenn eine hohe Transistor-zu-Transistor-Abweichung im Ansteuervermögen besteht, da, wie in 6B gezeigt, eine hohe Einheit-zu-Einheit-Abweichung in der Verzögerungszeit auftritt, variiert die Auflösung der A/D-gewandelten Daten (die Spannungsbreite des Eingangsspannungssignals entsprechend 1 LSB) in unzulässigem Maße.
Um solch ein Problem zu lösen, schlägt beispielsweise die JP 2007-6369 vor, die die Impulsverzögerungsschaltung bildenden Transistoren, welche die Auflösung der A/D-gewandelten Daten beeinflussen, größer als die Transistoren auszulegen, die andere Schaltungen oder Einheiten des A/D-Wandlers bilden, welche die Auflösung der A/D-gewandelten Daten nicht beeinflussen, um die Einflüsse der Fertigungstoleranz oder kleinster Mengen an Staub auf die Leistung der die Impulsverzögerungsschaltung bildenden Transistoren zu verringern.
Da jede der die Impulsverzögerungsschaltung bildenden Verzögerungseinheiten jedoch für gewöhnlich aus CMOS-Inverter-Gate-Schaltungen aufgebaut ist, wird der Energieversorgungsleitung der Verzögerungsleitung, welche der Signalleitung entspricht, über welche das Eingangsspannungssignal an jede Verzögerungseinheit gelegt wird, jedes Mal, wenn der Ausgang jeder CMOS-Inverter-Gate-Schaltung seinen Zustand invertiert, ein Schaltrauschen überlagert.
Folglich nimmt das Schaltrauschen dann, wenn die die Impulsverzögerungsschaltung bildenden Transistoren groß ausgelegt werden, zu, da der von jeder Verzögerungseinheit verbrauchte Strom zunimmt.
Dies führt dazu, dass, wie in 68 gezeigt, eine Abweichung in der Verzögerungszeit unter den Verzögerungseinheiten auftritt, da der Pegel des Eingangsspannungssignals bedingt durch das Schaltrauschen deutlich variiert, wobei die Impulsverzögerungsschaltung die Verzögerungssignale P1, P2, ..., nicht zu gleichen Zeitintervallen ausgeben kann, während das Impulssignal die Impulsverzögerungsschaltung durchläuft.
Die vorliegende Erfindung stellt eine Impulsverzögerungsschaltung bereit, die aufweist: mehrere Verzögerungseinheiten, die in Reihe oder als Ring verschaltet sind, wobei jede der Verzögerungseinheiten aus wenigstens einer mit einer Masseleitung verbundenen Inverter-Gate-Schaltung aufgebaut und dazu ausgelegt ist, ein sie passierendes Impulssignal in Abhängigkeit eines an sie gelegten Eingangssignals mit ihrer Verzögerungszeit zu verzögern; und einen Kondensator, der zwischen eine Signalleitung, über welche das Spannungssignal an jede der Verzögerungseinheiten gelegt wird, und die Masseleitung geschaltet ist, wobei der Kondensator als Stromquelle dient, um einen Strom zu liefern, den jede der Verzögerungseinheiten verbraucht, um ihren Zustand zu invertieren.
Gemäß der vorliegenden Erfindung werden eine Impulsverzögerungsschaltung, die dazu ausgelegt ist, Verzögerungssignale zu einheitlichen bzw. gleichmäßigen Intervallen auszugeben, und ein A/D-Wandler bereitgestellt, der dazu ausgelegt ist, A/D-gewandelte Daten mit einer hohen Auflösung auszugeben.
Weitere Vorteile und Eigenschaften der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung, die unter Bezugnahme auf die beigefügte Zeichnung gemacht wurde, näher ersichtlich sein. In der Zeichnung zeigt/zeigen:
1A eine Abbildung zur Veranschaulichung des Gesamtaufbaus eines A/D-Wandlers mit einer Impulsverzögerungsschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
1B eine Abbildung zur Veranschaulichung des Aufbaus von die Impulsverzögerungsschaltung bildenden Verzögerungseinheiten;
2 eine Abbildung zur Veranschaulichung von Einflüssen des bei der ersten Ausführungsform verwendeten Kondensators verglichen mit einem herkömmlichen Aufbau ohne solch einen Kondensator;
3 eine Abbildung zur Veranschaulichung des Gesamtaufbaus eines A/D-Wandlers mit einer Impulsverzögerungsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
4 eine Abbildung zur Veranschaulichung des Gesamtaufbaus eines Frequenzwandlers gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
5A und 5B Abbildungen zur Veranschaulichung des jeweiligen Aufbaus von Modifikationen der bei den obigen Ausführungsformen der Erfindung verwendeten Verzögerungseinheiten; und
6A und 6B Abbildungen zur Veranschaulichung der Probleme eines herkömmlichen A/D-Wandlers.
Erste Ausführungsform
1A zeigt eine Abbildung zur Veranschaulichung des Gesamtaufbaus eines A/D-Wandlers 1 mit einer Impulsverzögerungsschaltung 10 gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
Der A/D-Wandler 1 weist, wie in 1A gezeigt, die Impulsverzögerungsschaltung 10 als SDL (gerade Verzögerungsleitung) und eine Verriegelungs- und Codierschaltung 11 als Codierschaltung auf. Die Impulsverzögerungsschaitung 10 ist aus M (M ist eine ganze Zahl größer 2) kaskadenförmig verschalteten Verzögerungseinheiten DU aufgebaut, von denen jede ein sie passierendes Impulssignal PA verzögert. Die Verriegelungs- und Codierschaltung 11 erfasst (verriegelt) eine erreichte Position des Impulssignals PA innerhalb der Impulsverzögerungsschaltung 10 und gibt digitale Daten (A/D-gewandelte Daten) DT aus, die aus einer vorbestimmten Anzahl von Bits aufgebaut sind, die anzeigt, welche Stufe der Verzögerungseinheiten DU das Impulssignal PA erreicht hat. In den Zeichnungen kennzeichnet „Pi” (i = 1, 2, ..., M) den Ausgang (Verzögerungssignal) der Verzögerungseinheit DU der i-ten Stufe.
Jede Verzögerungseinheit DU ist, wie in 1B gezeigt, aus einer ersten und einer zweiten CMOS-Inverter-Gate-Schaltung INV aufgebaut, die kaskadenförmig verschaltet sind. Sowohl die erste als auch die zweite CMOS-Inverter-Gate-Schaltung INV ist aus einem p-Kanal-MOSFET und einem n-Kanal-MOSFET aufgebaut, die zwischen eine Signalleitung und eine Masseleitung in Reihe geschaltet sind.
An jede Verzögerungseinheit DU wird über eine Pufferschaltung 12, deren Ausgangsanschluss mit der Signalleitung verbunden ist, ein Eingangsspannungssignal Vin als A/D-Wandlungsziel gegeben. Das Impulssignal PA wird an die Steueranschlüsse der ersten CMOS-Inverter-Gate-Schaltung INV der Verzögerungseinheit DU der ersten Stufe gegeben. Der Verbindungsknoten der zweiten CMOS-Inverter-Gate-Schaltung INV ist mit den Steueranschlüssen der ersten CMOS-Inverter-Gate-Schaltung INV der Verzögerungseinheit DU der folgenden Stufe verbunden. Die Verzögerungszeit jeder Verzögerungseinheit DU hängt vom Spannungspegel des Eingangsspannungssignals Vi ab. Folglich ist die Anzahl der Verzögerungseinheiten DU, welche das Impulssignal PA während einer Periode eines Abtasttakts CKS (eine Abtastperiode TS) durchläuft, proportional zum Spannungspegel des Eingangsspannungssignals Vin (genauer gesagt, zum mittleren Spannungspegel des Eingangsspannungssignals Vin während der Abtastperiode TS).
Zwischen die Signalleitung und die Masseleitung ist ein Kondensator 13 geschaltet. Die Kapazität C des Kondensators 13 wird derart festgelegt, dass die Zeitkonstante, die durch den Ausgangswiderstand R der Pufferschaltung 12 und die Kapazität C des Kondensators 13 bestimmt wird, geringer als der Kehrwert einer zulässigen maximalen Frequenz des Eingangsspannungssignals Vin ist (oder eine Wellenlängenperiode einer Signalkomponente mit der zulässigen maximalen Frequenz des Eingangsspannungssignals Vin).
Die Verriegelungs- und Codierschaltung 11 weist wenigstens eine Verriegelungsschaltung zum Verriegeln bzw. Zwischenspeichern der Ausgänge (Verzögerungssignale) P1 bis PM der die Impulsverzögerungsschaltung 10 bildenden M Verzögerungseinheiten DU und einen Codierer zum Wandeln des Ausgangs der Verriegelungsschaltung in digitale Daten DT auf. Die Verriegelungsschaltung und der Codierer arbeiten mit einer konstanten Energieversorgungsspannung.
Alle Teile des A/D-Wandlers 1, einschließlich des Kondensators 13, werden mit Hilfe eines CMOS-Fertigungsprozesses als Halbleiter-IC auf einem Halbleitersubstrat (IC-Chip) gebildet.
Die Verriegelungs- und Codierschaltung 11, die als logische Arbeitseinheit des A/D-Wandlers 1 dient, ist aus Transistoren aufgebaut, die in Übereinstimmung mit der minimalen Größe ausgelegt sind, die durch eine CMOS-Digitalschaltungsentwurfsregel definiert wird, die bei dieser Ausführungsform angewandt wird (beispielsweise der 90 nm Linienbreitenstandart), während die Impulsverzögerungsschaltung 10 aus Transistoren aufgebaut ist, die derart ausgelegt sind, dass sie eine größere Größe als die Transistoren aufweisen, welche die Verriegelungs- und Codierschaltung 11 bilden, um zu erreichen, dass die Verzögerungseinheiten DU eine einheitliche Verzögerungszeit aufweisen.
Die Pufferschaltung 12 und der Kondensator 13 sind derart angeordnet, dass der Gesamtwert des Ausgangswiderstands der Pufferschaltung 12 und des Verdrahtungswiderstands der vom Ausgangsanschluss der Pufferschaltung 12 zu jeder Verzögerungseinheit führenden Signalleitung annähernd 1/10 (vorzugsweise annähernd 1/100) des Durchlasswiderstands jeder Verzögerungseinheit DU beträgt. Folglich sind sie gemäß dieser Ausführungsform innerhalb 1 mm (vorzugsweise innerhalb 100 μm) von der Impulsverzögerungsschaltung 10 angeordnet.
Nachstehend wird der Betrieb des den vorstehend beschriebenen Aufbau aufweisenden A/D-Wandlers 1 beschrieben. Wenn der A/D-Wandler 1 an der Verzögerungseinheit DU der ersten Stufe mit dem Impulssignal PA und mit dem Abtasttakt CKS, der jedes Mal ansteigt, wenn die Abtastperiode TS verstreicht, versorgt wird, gibt die Verrie gelungs- und Codierschaltung 11 die den Spannungspegel des Eingangsspannungssignals Vin beschreibenden digitalen Daten DT aus.
2 zeigt eine schematische Abbildung zur Veranschaulichung einer zeitlichen Änderung des Spannungspegels VL auf der Signalleitung, über welche der Ausgang der Pufferschaltung 12 an jede Verzögerungseinheit DU gegeben wird. In der 2 zeigt die gestrichelte Linie den Fall, gemäß welchem der Kondensator 13, wie bei einem herkömmlichen A/D-Wandler, nicht vorgesehen ist, und die durchgezogene Linie den Fall, gemäß welchem der Kondensator 13, so wie bei dieser Ausführungsform, vorgesehen ist.
Wenn der Kondensator 13 nicht vorgesehen ist, fließt, wie in 2 gezeigt, jedes Mal, wenn die Inverter-Gate-Schaltungen INV jeder Verzögerungseinheit DU ihren Zustand invertieren, vorübergehend ein Arbeitsstrom durch die Inverter-Gate-Schaltungen INV (und folglich durch die Verzögerungseinheit DU). Da dieser Arbeitsstrom aufgrund des Ausgangswiderstands R der Pufferschaltung 12 und des Verdrahtungswiderstands einen Spannungsabfall verursacht, fällt der Spannungspegel VL vorübergehend ab. Demgegenüber kann das Ausmaß des durch den Ausgangswiderstand R der Pufferschaltung 12 bedingten Spannungsabfalls in dem Fall verringert werden, in welchem der Kondensator 13 vorgesehen wird, da der Kondensator 13 einen Strom liefert, wenn die Verzögerungseinheit DU ein Schalten durchführt, so dass der durch die Pufferschaltung 12 fließende Strom verringert wird.
Die vorstehend beschriebene erste Ausführungsform bringt die folgenden Vorteile hervor. Der A/D-Wandler 1 ist derart konfiguriert, dass der Kondensator 13 einen Strom entsprechend dem Arbeitsstrom liefert, der vorübergehend jedes Mal fließt, wenn jede Verzögerungseinheit DU ihren Zustand invertiert. Folglich wird das Ausmaß eines Abfalls des Spannungspegels VL des an jede Verzögerungseinheit DU gelegten Eingangsspannungssignals Vin deutlich verringert, da nur sehr wenig Strom über den Ausgangswiderstand der Pufferschaltung 12 und den Verdrahtungswiderstand auf der Eingangsseite der Pufferschaltung 12 fließt.
Folglich ist es gemäß dieser Ausführungsform möglich, die A/D-gewandelten Daten mit einer geringeren Abweichung und mit einer höheren Auflösung zu erzeugen, da die Verzögerungseinheiten DU eine einheitliche Verzögerungszeit aufweisen.
Bei dem A/D-Wandler 1 bildet die Kapazität C des Kondensators 13 zusammen mit dem Ausgangswiderstand R der Pufferschaltung 12 ein Tiefpassfilter, um Rauschkomponenten mit Frequenzen über der maximal zulässigen Frequenz des Eingangsspannungssignals Vin zu entfernen. Dies ermöglicht eine Entfernung von Einflüssen (Fehlern) der Rauschkomponenten auf die A/D-gewandelten Daten DT.
Ferner sind die die Impulsverzögerungsschaltung 10 bildenden Transistoren gemäß dieser Ausführungsform kleiner als andere Transistoren ausgebildet, welche die Verriegelungs- und Codierschaltung 11 bilden. Folglich kann ein Anteil der die Impulsverzögerungsschaltung 10 bildenden Transistoren, deren Gatemusterbereiche aufgrund von Fertigungstoleranzen oder einer sehr geringen Menge an Staub außerhalb des angewandten Designbereichs liegen, deutlich verringert werden.
Der Vorteil, dass die Verzögerungseinheiten DU derart gebildet werden können, dass sie eine einheitliche Verzögerungszeit aufweisen, in Verbindung mit dem Vorteil der Bereitstellung des Kondensators 13 zur Verringerung des Ausmaßes eines Abfalls des Spannungspegels VL, ermöglicht es, eine Änderung der Auflösung oder einen DNL-(Differenzielle Nichtlinearität)-Fehler der A/D-gewandelten Daten DT weiter zu verringern, um so die Leistung zu verbessern.
Die Schaltungsgröße der Impulsverzögerungsschaltung 10 ist geringer als die der Verriegelungs- und Codierschaltung 11. Folglich kann das Ausmaß einer Zunahme der Schaltungsgröße des gesamten A/D-Wandlers 1 bedingt durch eine Zunahme der Größe der die Impulsverzögerungsschaltung 10 bildenden Transistoren sehr gering ausfallen.
Zweite Ausführungsform
Nachstehend wird eine zweite Ausführungsform der vorliegenden Erfindung beschrieben. 3 zeigt eine Abbildung zur Veranschaulichung des Gesamtaufbaus eines A/D-Wandlers 3 mit einer Impulsverzögerungsschaltung 30 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Der A/D-Wandler 3 weist, wie in 3 gezeigt, die Impulsverzögerungsschaltung 30 und eine Verriegelungs- und Codierschaltung 31 auf. Die Impulsverzögerungsschaltung 30 ist aus M (= 2a: a ist eine positive ganze Zahl) Verzögerungseinheiten DU aufgebaut, die in einem Ring verschaltet sind, um eine Ringverzögerungsleitung RDL zu bilden, wobei jede der Verzögerungseinheiten DU dazu ausgelegt ist, das an sie gegebene Impulssignal PA zu verzögern. Die Verriegelungs- und Codierschaltung 31 erfasst (verriegelt) eine erreichte Position des Impulssignals PA innerhalb der Impulsverzögerungsschaltung 30 und gibt digitale Daten (A/D-gewandelte Daten) DT, die aus a Bits aufgebaut sind, die anzeigen, welche Stufe der Verzögerungseinheiten DU das Impulssignal PA erreicht hat, aus.
Die Verzögerungseinheit DU der ersten Stufe ist aus einem UND-Gate aufgebaut, dessen einer Eingangsanschluss als Startanschluss dient. Die anderen Verzögerungseinheiten DU weisen den gleichen Aufbau wie die Verzögerungseinheiten DU der ersten Ausführungsform. Der andere Eingangsanschluss der Verzögerungsschaltung DU der ersten Stufe ist mit dem Ausgangsanschluss der Verzögerungseinheit DU der letzten Stufe verbunden. Obgleich nicht in den Zeichnungen gezeigt, ist die Impulsverzögerungsschaltung 30 dazu ausgelegt, den Signalpegel an dem einen Eingangsanschluss der Verzögerungseinheit DU der ersten Stufe abzustimmen, damit das Impulssignal PA das Durchlaufen der Impulsverzögerungsschaltung 30 fortsetzen kann. Da der Aufbau solch einer Impulsverzögerungsschaltung beispielsweise aus der JP 6-216721 bekannt ist, wird die Impulsverzögerungsschaltung 30 nachstehend nicht näher beschrieben.
Das Eingangsspannungssignal Vin wird als Ansteuersignal über die Pufferschaltung 12 an jede Verzögerungseinheit DU gegeben, um A/D-gewandelt zu werden. Die Verzögerungszeit jeder Verzögerungseinheit DU hängt vom Spannungspegel des Eingangsspannungssignals Vin ab. Folglich ist die Anzahl der Verzögerungseinheiten DU, welche das Impulssignal PA während einer Abtastperiode TS des Abtasttakts CKS durchläuft, proportional zum Spannungspegel des Eingangsspannungssignals Vin (ge nauer gesagt, zum mittleren Spannungspegel des Eingangsspannungssignals Vin während der Abtastperiode TS).
Zwischen die Signalleitung, über welche der Ausgang der Pufferschaltung 32 an jede Verzögerungseinheit DU gegeben wird, und die Masseleitung ist ein Kondensator 33 geschaltet. Die Kapazität C des Kondensators 33 wird derart festgelegt, dass die Zeitkonstante, die durch den Ausgangswiderstand R der Pufferschaltung 32 und die Kapazität C des Kondensators 33 bestimmt wird, geringer als der Kehrwert einer zulässigen maximalen Frequenz des Eingangsspannungssignals Vin ist (oder eine Wellenlängenperiode einer Signalkomponente mit der zulässigen maximalen Frequenz des Eingangsspannungssignals Vin).
Der A/D-Wandler 3 weist einen Umlaufanzahlzähler 36, einer Verriegelungsschaltung 38, eine Ansteuerpufferschaltung 35 und eine Verzögerungspufferschaltung 37 auf. Der Umlaufanzahlzähler 36 ist aus einem b-Bit-(b ist eine positive ganze Zahl)-Synchronzähler aufgebaut, der ein Zählen in Übereinstimmung mit einem Arbeitstakt CKA ausführt. Die Verriegelungsschaltung 38 verriegelt den Zählwert des Umlaufanzahlzählers 36 an Zeitpunkten, an denen ein Verriegelungsimpuls LP ansteigt. Der Ausgang der Verzögerungseinheit DU der letzten Stufe wird als Umlauftakt CKC an die Ansteuerpufferschaltung 35 gegeben, die diesen von ihren Ausgangsanschluss als Arbeitstakt CKA an den Umlaufanzahlzähler 36 gibt. Die Verzögerungspufferschaltung 37 wird mit dem Abtasttakt CKS versorgt, den sie an ihrem Ausgangsanschluss als Verriegelungsimpuls LP an die Verriegelungsschaltung 38 gibt.
Die Ansteuerpufferschaltung 35 ist aus mehreren kaskadenförmig verschalteten CMOS-Inverter-Gate-Schaltungen aufgebaut. Die Inverter-Gate-Schaltung der letzten Stufe weist ein Ansteuervermögen auf, die bezüglich der Eingangskapazität der Taktleitung des Umlaufanzahlzählers 36 ausreichend hoch ist. Die anderen Inverter-Gate-Schaltungen weisen Ansteuervermögen auf, die von der Inverter-Gate-Schaltung der ersten Stufe an schrittweise zunehmen.
Die Verzögerungspufferschaltung 37 weist den gleichen Aufbau wie die Ansteuerpufferschaltung 35 auf. Folglich weisen beide die gleiche Verzögerungszeit auf.
Gleich der ersten Ausführungsform werden alle Teile des den Kondensator 33 aufweisenden A/D-Wandlers 3 mit Hilfe eines CMOS-Fertigungsprozesses als Halbleiter-IC auf einem Halbleitersubstrat (IC-Chip) gebildet.
Von den Komponenten des A/D-Wandlers 3 werden die Verriegelungs- und Codierschaltung 31, der Umlaufanzahlzähler 36 und die Verriegelungsschaltung 38 in Übereinstimmung mit der minimalen Größe ausgelegt, die durch die CMOS-Digitalschaltungsentwurfsregel definiert wird, die bei dieser Ausführungsform angewandt wird. Während die Impulsverzögerungsschaltung 30, deren Verzögerungseinheiten DU die einheitliche Verzögerungszeit aufweisen sollten, und ebenso die Ansteuerpufferschaltung 35 und die Verzögerungspufferschaltung 37, welche die gleiche Verzögerungszeit aufweisen sollten, aus Transistoren aufgebaut sind, die derart ausgelegt sind, dass sie größer als die Transistoren ausgebildet sind, welche die Verriegelungs- und Codierschaltung 31, den Umlaufanzahlzähler 36 oder die Verriegelungsschaltung 38 bilden.
Die Pufferschaltung 32 und der Kondensator 33 sind derart angeordnet, dass der Gesamtwert des Ausgangswiderstands der Pufferschaltung 32 und des Verdrahtungswiderstands der vom Ausgangsanschluss der Pufferschaltung 32 zu jeder Verzögerungseinheit führenden Signalleitung annähernd 1/10 (vorzugsweise annähernd 1/100) des Durchlasswiderstands jeder Verzögerungseinheit Du beträgt. Folglich sind sie bei dieser Ausführungsform innerhalb 1 mm (vorzugsweise 100 μm) von der Impulsverzögerungsschaltung 10 angeordnet.
Nachstehend wird der Betrieb des den vorstehend beschriebenen Aufbau aufweisenden A/D-Wandlers 3 beschrieben. Die Verriegelungs- und Codierschaltung 31 des A/D-Wandlers 3 arbeitet auf die gleiche Weise wie die Verriegelungs- und Codierschaltung 11 der ersten Ausführungsform. Der Umlaufanzahlzähler 36 zählt die Umlaufanzahl des die Impulsverzögerungsschaltung 30 durchlaufenden Impulssignals PA (die Anzahl von Malen, welche das Impulssignal PA die Impulsverzögerungsschaltung 30 durchlaufen hat) in Übereinstimmung mit dem Arbeitstakt CKA. Die Verriegelungsschaltung 38 verriegelt den Zählwert des Umlaufanzahlzählers 36 in Übereinstimmung mit dem Verriegelungsimpuls LP.
Da der Umlaufanzahlzähler 36 über die Ansteuerpufferschaltung 35 mit dem Arbeitstakt CKA versorgt wird, kann er selbst dann stabil arbeiten, wenn die Bitanzahl des Umlaufanzahlzählers 36 und die Eingangskapazität der Taktleitung hoch sind.
Die Arbeitszeitpunkte des Umlaufanzahlzählers 36 werden von den Zeitpunkten des von der Impulsverzögerungsschaltung 30 ausgegebenen Arbeitstakts CKC mit der Verzögerungszeit verzögert, mit welcher der Umlauftakt CKA innerhalb der Ansteuerpufferschaltung 35 verzögert wird. Ferner werden die Arbeitszeitpunkte der Verriegelungsschaltung 38 von den Zeitpunkten des Abtasttakts CKS mit der Verzögerungszeit verzögert, mit welcher der Verriegelungsimpuls LP innerhalb der Verzögerungspufferschaltung 37 verzögert wird.
D. h., indem der Zeitpunkt eines Verriegelns bzw. Zwischenspeicherns des Zählwerts mit der Verzögerungszeit verzögert wird, mit welcher der Arbeitszeitpunkt des Umlaufanzahlzählers 36 verzögert wird, können die Zeitpunkte, an welchen die Verriegelungsschaltung 38 den Zählwert des Umlaufanzahlzählers 36 in Übereinstimmung mit dem Verriegelungsimpuls LP verriegelt bzw. zwischenspeichert, in Übereinstimmung mit den Zeitpunkten gebracht werden, an welchen die Verriegelungs- und Codierschaltung 31 die Verzögerungsimpulse von der Impulsverzögerungsschaltung 30 (die Ausgänge von den Verzögerungseinheiten) in Übereinstimmung mit dem Abtasttakt CKS verriegelt bzw. zwischenspeichert.
Auf die Eingabe des Impulssignals PA und des Abtasttakts CKS, der jedes Mal ansteigt, wenn die Abtastperiode TS verstreicht, folgend, gibt der A/D-Wandler 3 (a + b) Bit digitale Daten (A/D-gewandelte Daten DT), die aus den a Bit digitaler Daten gebildet sind, welche den Spannungspegel des Eingangsspannungssignals Vin beschreiben, das von der Verriegelungs- und Codierschaltung 31 ausgegeben wird, als Daten niederwertiger Bits aus, und die b Bit digitaler Daten, welche den Zählwert beschreiben, der von der Verriegelungsschaltung 38 ausgegeben wird, als Daten höherwertiger Bits aus.
Die vorstehend beschriebene zweite Ausführungsform bringt die folgenden Vorteile hervor. Der A/D-Wandler 3 bringt die gleichen Vorteile wie der A/D-Wandler 1 der ersten Ausführungsform hervor, da der Kondensator 33 vorgesehen ist, der zwischen die den Ausgang der Pufferschaltung 32 an jede Verzögerungseinheit DU gebende Signalleitung und die Masseleitung geschaltet ist.
Der A/D-Wandler 3 weist den Aufbau auf, bei welchem die Impulsverzögerungsschaltung 30 aus einer Ringverzögerungsleitung aufgebaut ist und die Anzahl von Durchläufen des die Impulsverzögerungsschaltung 30 durchlaufenden Impulssignals PA vom Umlaufanzahlzähler 36 gezählt wird. Hierdurch kann die Anzahl von Stufen an Verzögerungseinheiten DU deutlich verringert werden.
Ferner weisen die Transistoren, welche die Impulsverzögerungsschaltung 30, die Ansteuerpufferschaltung 35 und die Verzögerungspufferschaltung 37 bilden, eine geringere Größe als die anderen Transistoren auf, welche die Verriegelungs- und Codierschaltung 31, den Umlaufanzahlzähler 36 und die Verriegelungsschaltung 38 bilden. Folglich kann ein Anteil der Transistoren, welche die Impulsverzögerungsschaltung 30, die Ansteuerpufferschaltung 35 und die Verzögerungspufferschaltung 37 bilden, deren Gatemusterbereiche aufgrund von Fertigungstoleranzen oder einer sehr geringen Menge an Staub außerhalb des angewandten Designbereichs liegen, deutlich verringert werden
Der Vorteil, dass die Verzögerungseinheiten DU auf einfache Weise gebildet werden können, um eine einheitliche Verzögerungszeit aufzuweisen, in Verbindung mit dem Vorteil der Bereitstellung des Kondensators 33, um das Ausmaß eines Abfalls des Spannungspegels VL zu verringert, ermöglicht es, eine Abweichung der Auflösung oder einen DNL-(Differenzielle Nichtlinearität)-Fehler der A/D-gewandelten Daten weiter zu verringern, und eine Übereinstimmung zwischen den Daten höherwertiger Bits (Higher-Bit-Daten) und den Daten niederwertiger Bits (Lower-Bit-Daten) der A/D-gewandelten Daten zu erhalten, bedingt durch Verzögerungszeitübereinstimmung zwischen der Ansteuerpufferschaltung 35 und der Verzögerungspufferschaltung 37, um so die Leistung zu verbessern.
Dritte Ausführungsform
Nachstehend wird eine dritte Ausführungsform der vorliegenden Erfindung beschrieben.
4 zeigt eine Abbildung zur Veranschaulichung eines Gesamtaufbaus eines Frequenzwandlers 5 gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Der Frequenzwandler 5 dient zur Frequenzteilung oder Frequenzvervielfachung eines Referenzsignals PB, das von Außerhalb eingegeben wird, um ein Ausgangssignal (Impulssignal) Pout einer vorbestimmten Frequenz zu erzeugen.
Der Frequenzwandler 5 weist, wie in 4 gezeigt, eine Impulsverzögerungsschaltung 51, eine Impulsphasendifferenzcodierschaltung 52, eine Rechenschaltung 53 und einen digital gesteuerten Schwingkreis 54 auf. Die Impulsverzögerungsschaltung 51 ist aus mehreren Verzögerungseinheiten aufgebaut, die als Ringoszillator in Form eines Ringes verschaltet sind, in dem ein Impulssignal PA kreist, während es der Reihe nach von jeder Verzögerungseinheit verzögert wird. Die Impulsphasendifferenzcodierschaltung 52 wandelt eine Phasendifferenz (oder Zeitperiode) zwischen einem Moment, an welchem das Referenzsignal PB ansteigt, und einem Moment, an welchem das Referenzsignal PB das nächste Mal ansteigt, in einen binären Datenwert Dout um. Die Rechenschaltung 53 erzeugt Steuerdaten Din, welche die Ausgangsperiode eines Impulssignals Pout anzeigen, das vom digital gesteuerten Schwingkreis 54 auszugeben ist, durch Multiplizieren oder Dividieren des von der Impulsphasendifferenzcodierschaltung 52 empfangenen digitalen binären Datenwerts Dout mit/durch einem/einen vorbestimmten Wert. Der digital gesteuerte Schwingkreis 54 gibt das Impulssignal Pout zu Intervallen gleich der Periode des Referenzsignals PB aus, das frequenzvervielfacht oder frequenzgeteilt wird, in Übereinstimmung mit den von der Rechenschaltung 53 ausgegebenen Steuerdaten Din und dem der Reihe nach von der Impulsverzögerungsschaltung 51 ausgegebenen Verzögerungssignal.
Die Impulsverzögerungsschaltung 51 weist einen Aufbau entsprechend dem der Impulsverzögerungsschaltung 51 auf, zuzüglich der Pufferschaltung 32 und des Kondensators 33 der zweiten Ausführungsform.
Da die Strukturen der Impulsphasendifferenzcodierschaltung 52, der Rechenschaltung 53 und des digital gesteuerten Schwingkreises 54 beispielsweise aus der JP 7-183800 bekannt sind, werden sie nachstehen nicht näher beschrieben.
Kurz gesagt, der Aufbau, bei dem ein Kondensator zwischen die Signalleitung, über welche das Eingangsspannungssignal Vin an jede Verzögerungseinheit DU gegeben wird, und die Masseleitung geschaltet ist, kann auf einen Frequenzwandler mit dem vorstehend beschriebenen Aufbau angewandt werden. Fachleuten wird ersichtlich sein, dass die vorstehend beschriebenen Ausführungsformen auf verschiedene Weise modifiziert werden können.
Jede der die Impulsverzögerungsschaltung 10 oder 30 bildenden Verzögerungseinheiten D wird derart beschrieben, dass sie aus den zwei kaskadenförmig verschalteten CMOS-Inverter-Gate-Schaltungen INV aufgebaut ist, die jeweils einen p-Kanal-Transistor (PMOSFET) und einen n-Kanal-Transistor (NMOSFET) aufweisen, die in Reihe geschaltet sind, und die an den Source-Anschlüssen ihrer p-Kanal-Transistoren mit dem Eingangsspannungssignal Vin versorgt werden. Wenn jede CMOS-Inverter-Gate-Schaltung INV jeder Verzögerungseinheit DU jedoch, wie in 5A gezeigt, mit einem Steuertransistor (FET) Trc versehen wird, um eine Steuerung des Ansteuerstroms von Außerhalb zu ermöglichen, kann das Eingangsspannungssignal Vin als Steuersignal an den Steueranschluss des Steuertransistors Trc gelegt werden. In diesem Fall wird die Signalleitung, über welche das Eingangsspannungssignal Vin an den Steuertransistor von jeder der Verzögerungseinheiten gegeben wird, mit der Pufferschaltung 12 oder 32 und dem Kondensator 13 oder 33 verbunden.
Kurz gesagt, da die Arbeitsperiode der Inverter-Gate-Schaltungen INV in Abhängigkeit des von einer Gleichspannungsquelle gelieferten Ansteuerstroms variiert, können die gleichen Vorteile wie bei den obigen Ausführungsformen hervorgebracht werden, indem der Ansteuerstrom durch das Eingangsspannungssignal Vin gesteuert wird.
In diesem Fall kann die Pufferschaltung 12 weggelassen werden, da die Eingangsimpedanz von jeder Verzögerungseinheit DU zunimmt.
Die Verzögerungseinheit DU muss nicht zwangsläufig aus zwei kaskadenförmig verschalteten Inverter-Gate-Schaltungen INV aufgebaut sein. Sie kann beispielsweise, wie in 5B gezeigt, nur aus einer einzigen Inverter-Gate-Schaltung aufgebaut sein, oder aus drei oder mehr als drei kaskadenförmig verschalteten Inverter-Gate-Schaltungen.
Ferner muss die Verzögerungseinheit DU nicht zwangsläufig aus Inverter-Gate-Schaltungen aufgebaut sein. Sie kann beispielsweise aus einer handelsüblichen logischen Schaltungszelle, wie beispielsweise einem UND-Gatter, einem ODER-Gatter, einem NAND-Gatter oder einem NOR-Gatter, aufgebaut sein.
Ferner kann die Pufferschaltung 12 oder 32 aus nur einem Widerstand aufgebaut sein.
Die vorstehend beschriebenen bevorzugten Ausführungsformen dienen als Beispiele für die Erfindung der vorliegenden Anmeldung, deren Schutzumfang sich nach den beigefügten Ansprüchen richtet. Es sollte beachtet werden, dass die bevorzugten Ausführungsformen auf verschiedene Weise modifiziert werden können, so wie es Fachleuten ersichtlich sein wird.
Vorstehend wurden eine Impulsverzögerungsschaltung und ein die Impulsverzögerungsschaltung aufweisender A/D-Wandler offenbart.
Es wird eine Impulsverzögerungsschaltung bereitgestellt, die aufweist: mehrere Verzögerungseinheiten, die in Reihe oder als Ring verschaltet sind, wobei jede der Verzögerungseinheiten aus wenigstens einer mit einer Masseleitung verbundenen Inverter-Gate-Schaltung aufgebaut und dazu ausgelegt ist, ein sie passierendes Impulssignal in Abhängigkeit eines an sie gelegten Eingangssignals mit ihrer Verzögerungszeit zu verzögern, und einen Kondensator, der zwischen eine Signalleitung, über welche das Spannungssignal an jede der Verzögerungseinheiten gelegt wird, und die Masseleitung geschaltet ist. Der Kondensator dient als Stromquelle, um einen Strom zu liefern, den jede der Verzögerungseinheiten verbraucht, um ihren Zustand zu invertieren.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

- JP 2008-316969 [0001]
- JP 2007-6369 [0007]
- JP 6-216721 [0040]
- JP 7-183800 [0062]

Claims

Impulsverzögerungsschaltung mit: – mehreren Verzögerungseinheiten, die in Reihe oder als Ring verschaltet sind, wobei jede der Verzögerungseinheiten aus wenigstens einer mit einer Masseleitung verbundenen Inverter-Gate-Schaltung aufgebaut und dazu ausgelegt ist, ein sie passierendes Impulssignal in Abhängigkeit eines an sie gelegten Eingangssignals mit ihrer Verzögerungszeit zu verzögern; und – einem Kondensator, der zwischen eine Signalleitung, über welche das Spannungssignal an jede der Verzögerungseinheiten gelegt wird, und die Masseleitung geschaltet ist, wobei – der Kondensator als Stromquelle dient, um einen Strom zu liefern, den jede der Verzögerungseinheiten verbraucht, um ihren Zustand zu invertieren.
Impulsverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass das Eingangssignal über eine Pufferschaltung an die Signalleitung gelegt wird.
Impulsverzögerungsschaltung nach Anspruch 2, dadurch gekennzeichnet, dass eine Zeitkonstante, die durch eine Kapazität des Kondensators und einen Widerstandswert eines Ausgangswiderstands der Pufferschaltung bestimmt wird, auf einen Wert gesetzt wird, der geringer als ein Kehrwert einer zulässigen maximalen Frequenz des Eingangssignals ist.
Impulsverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Kondensator mit Hilfe eines CMOS-Prozesses gebildet wird.
Impulsverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass jede der Verzögerungseinheiten aus wenigstens einer CMOS-Inverter-Gate-Schaltung aufgebaut ist, an welche das Eingangssignal als Ansteuerspannung dieser gelegt wird.
Impulsverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass jede der Verzweigungseinheiten aus wenigstens einer mit der Masseleitung verbundenen CMOS-Inverter-Gate-Schaltung aufgebaut und mit einem Stromsteuertransistor versehen ist, über welchen die CMOS-Inverter-Gate-Schaltung mit einer Energieversorgungsleitung verbunden ist, um mit einer Ansteuerspannung versorgt zu werden, wobei die Signalleitung derart mit einem Steueranschluss von jedem der Stromsteuertransistoren verbunden ist, dass die Ansteuerspannung als das Eingangssignal an jede der Verzögerungseinheiten gelegt wird.
Impulsverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass jede der Verzögerungseinheiten aus einer handelsüblichen logischen Schaltungszelle aufgebaut ist.
A/D-Wandler mit: – einer Impulsverzögerungsschaltung nach dem Anspruch 1; und – einer Codierschaltung, die numerische Daten erzeugt, welche die Anzahl von Verzögerungseinheiten anzeigen, welche das Impulssignal innerhalb einer vorbestimmten Zeit passiert hat, wobei – die numerischen Daten, die als A/D-gewandelte Daten ausgegeben werden, einen Spannungspegel des Eingangssignals beschreiben.
A/D-Wandler nach Anspruch 8, dadurch gekennzeichnet, dass die Impulsverzögerungsschaltung bildende Transistoren größer als die Codierschaltung bildende Transistoren ausgebildet sind.
A/D-Wandler nach Anspruch 8, dadurch gekennzeichnet, dass die Verzögerungseinheiten als Ring verschaltet sind, um eine Ringverzögerungsleitung zu bilden, und die Codierschaltung aufweist: – einen Umlaufanzahlzähler, welcher die Anzahl von Malen zählt, welche das Impulssignal die Impulsverzögerungsleitung durchlaufen hat; – einen Codierer für niederwertige Bits, der eine Position des Impulssignals innerhalb der Impulsverzögerungsschaltung anzeigende Daten als Daten niederwertiger Bits ausgibt; und – einen Codierer für höherwertige Bits, der einen Zählwert des Umlaufanzahlzählers anzeigende Daten als Daten höherwertiger Bits ausgibt.