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DE102009021744A1 - Verfahren zum Herstellen einer Speicherzellen-Anordnung - Google Patents

Verfahren zum Herstellen einer Speicherzellen-Anordnung Download PDF

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DE102009021744A1
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Danny Pak-Chum Shum
Robert Dr. Strenz
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Abstract

In einer Ausführungsform der Erfindung weist ein Verfahren zum Herstellen einer Speicherzellenanordnung auf: Bilden eines ladungsspeichernden Speicherzellenschicht-Stapels über einem Substrat; Bilden einer ersten Auswählstruktur über einer ersten Seitenwand und einer zweiten Auswählstruktur über einer zweiten Seitenwand des ladungsspeichernden Speicherzellenschicht-Stapels, wobei die erste Auswählstruktur und die zweite Auswählstruktur jeweils ein Auswähl-Gate aufweisen, eingerichtet als ein Spacer und seitlich angeordnet an den jeweiligen Seitenwänden des ladungsspeichernden Speicherzellenschicht-Stapels; und Entfernen eines Teils des ladungen der ersten Auswählstruktur und der zweiten Auswählstruktur nach dem Bilden der ersten Auswählstruktur und der zweiten Auswählstruktur, wodurch eine erste ladungsspeichernde Speicherzellenstruktur und eine zweite ladungsspeichernde Speicherzellenstruktur gebildet werden.

Description

  • Ausführungsformen beziehen sich im Allgemeinen auf Halbleiter-Vorrichtungen und insbesondere auf Speicherzellen, wie beispielsweise Flash-Speicherzellen.
  • Ein Typ von Flash-Speicherzellen ist die so genannte Dreifach-Poly(3Poly)-Seitenwand-Spacer-Splitgate-Flash-Speicherzelle.
  • 5 zeigt eine schematische Querschnittsansicht einer 3Poly-Seitenwand-Spacer-Split-Gate-Flash-Speicherzelle 500. Die Speicherzelle 500 weist einen Gate-Stapel (Stack) 523 einschließlich eines Floating-Gates (FG) 502 und eines Logik- oder Steuer-Gates (CG – Control Gate) 503 auf, das über dem Floating-Gate 502 angeordnet ist, und eines Auswähl-Gates (SG – Select Gate) 504, das als ein Seitenwand-Spacer eingerichtet und seitlich neben der Seitenwand des Gate-Stapels 523 angeordnet ist. Der Gate-Stapel 523 und das Auswähl-Gate 504 sind über dem Substrat 501 angeordnet, und die Gates 502, 503, 504 können elektrisch voneinander und von dem Substrat 501 durch eine oder mehrere elektrisch isolierende Schichten isoliert werden, wie beispielsweise Oxidschichten (nicht gezeigt). Der Gate-Stapel 523 und das Auswähl-Gate 504 sind über einem Kanalbereich 505 angeordnet, die zwischen einem Source-Bereich 506 und einem Drain-Bereich 507 in dem Substrat 501 gebildet ist. Die Gates 502, 503 und 504 der Speicherzelle 500 werden jeweils aus Polysilizium gebildet.
  • Das Polysilizium, das für das Floating-Gate (FG) verwendet wird, kann manchmal als Poly1 bezeichnet sein, und das Polysilizium, das für das Logik-/Steuer-Gate (CG) verwendet wird, kann manchmal als Poly2 bezeichnet sein. Das Logik/Steuer-Gate kann manchmal als PC bezeichnet sein.
  • Eine herkömmliche 3Poly-Seitenwand-Spacer-Zelle, die Poly1 (für FG) und Poly2 (für PC) verwendet, kann das Verwenden von zwei Lithografiemasken aufweisen. Weiterhin kann ein zusätzliches Poly3-Modul verwendet werden, um das Spacer-Auswähl-Gate (SG) zu bilden. Dieses Poly3-Modul kann Polysilizium-Abscheidung, Verwenden einer Poly-Spacer(PS)-Lithografiemaske (1+ Generation-Weiter-Lithografie) und ein reaktives Ionenätzverfahren (RIE – reactive ion etch process) für die Spacer-Bildung aufweisen, wobei das RIE-Verfahren hochselektiv für Oxid sein kann, um Polystringer zu vermeiden.
  • Zum Beispiel kann ein Verfahren zum Herstellen der Flash-Speicherzelle 560, die in 5 gezeigt wird, das Bilden des Gate-Stapels 523 (einschließlich des Polysilizium-Floating-Gates 502 und des Steuergates 503) über dem Substrat 501 und zunächst Ausführen einer Schichtoxidation aufweisen. Dann kann eine Polysiliziumabscheidung ausgeführt werden, gefolgt von einem reaktiven Ionenätzen (RIE – reactive ion etching), zum Bilden des Gate-Spacers auf beiden Seiten (d. h. der Source-Seite und der Drain-Seite) des Gate-Stapels 523. Dann wird unter Verwendung einer Polyspacer(PS)-Maske zum Abdecken des Drain-seitigen Spacers während der Belichtung des Source-seitigen Spacers, ein reaktives Ionenätzverfahren (RIE) ausgeführt, zum Entfernen des Source-seitigen Spacers zu entfernen.
  • Es kann aufgrund der Struktur, die weit entfernt von ideal eben und homogen ist, eine schwierige Aufgabe sein, den Source-seitigen Spacer komplett von dem Gate-Stapel 523 mit Hilfe des RIE-Verfahrens zu entfernen. Insbesondere kann Polysilizium nahe des Gate-Randes entlang der Aktiv-STI-Grenze (mit anderen Worten, entlang der Grenze zwischen einem aktiven Bereich und einem STI-Bereich) schwer komplett zu entfernen sein. Folglich können dünne Polysiliziumreste (auch als Polysilizium-Stringer bezeichnet) nach dem Ätzprozess zurückgelassen werden, die eine unerwünschte elektrische Verbindung zwischen dem Gate-Stapel und einem Source-seitigen Kontakt bilden, der zu einem späteren Zeitpunkt gebildet wird. Um möglichen elektrisch kurzgeschlossenen benachbarten Zellen entlang der Bitleitung, die von den Polysilizium-Stringer verursacht werden, vorzubeugen, sollte der Source-seitige Spacer während des Ätz-Verfahrens komplett entfernt werden. Zusätzlich kann eine Fortgeschrittene-Technologie-Lithografie-Maske (beispielsweise eine Nächste-Generation (1+ Generation)-Maske, mit anderen Worten eine Maske einer Lithografie-Generation weiter) als PS-Maske, die erfordern kann, dass ein knapper CD(critical dimension – kritische Dimension)-Überlapp von 1/2 (einhalb) der Gate-Längen-Masken-Merkmale auf den Wafer gedruckt wird. (Beispielsweise kann die typische Gate-Länge 1F betragen, wobei F die minimale Merkmalsgröße in einem jeweiligen Generationsknoten ist). Ein CD von 1/2 F kann Ausrichtungs-Werte verursachen, die eine Nächste-Generation-Lithografie-Maske erfordern können. Die Verwendung einer solchen Nächste-Generation-Lithografie-Maske kann zu einer Erhöhung der Prozesskosten der Speicherzelle führen. Weiterhin kann die PS-Maske eine sehr exakte Ausrichtung erfordern, um eine perfekte Entfernung des Source-seitigen Spacers zu erreichen. So kann eine leichte Fehlausrichtung der PS-Maske bereits zu einer unvollständigen Entfernung des Spacers führen und sollte demzufolge vermieden werden.
  • Zusätzlich zu der Verwendung einer Nächste-Generation-Lithografie-PS-Maske kann ein RIE-Verfahren, das hochselektiv für Oxid-Material der isolierenden Schichten in dem Gate-Stapel ist, angewendet werden, um eine perfekte Entfernung des Source-seitigen Spacers zu erreichen und folglich Poly-Stringer zu vermeiden.
  • Das Bilden des Polysilizium-Seitenwand-Spacer-Auswähl-Gates gemäß dem obigen Verfahren kann die Entwicklung eines neuen Verfahrens-Moduls (Poly3-Moduls) erfordern.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden zum besseren Verständnis der Charakteristiken und des technischen Inhalts der Erfindung im Folgenden näher erläutert. In den Figuren beziehen sich Bezugszeichen im Allgemeinen auf dieselben Teile durchgehend über alle unterschiedlichen Ansichten. Die Zeichnungen geben nicht notwendigerweise die tatsächlichen Größenverhältnisse wieder, sondern dienen im Allgemeinen dazu, die Prinzipien der Erfindung zu erläutern.
  • 1 zeigt ein Verfahren zum Herstellen einer Speicherzellenanordnung gemäß einer Ausführungsform;
  • 2A bis 2H zeigen verschiedene Ansichten zum Darstellen eines Verfahrens zum Herstellen einer Speicherzellenanordnung gemäß einer Ausführungsform;
  • 2J zeigt eine Speicherzellenanordnung gemäß einer Ausführungsform;
  • 3A und 3B zeigen eine Querschnittsansicht und eine Layoutansicht einer Speicherzellenanordnung, die gemäß dem Verfahren hergestellt wurde, das in den 2A bis 2H illustriert ist;
  • 4A bis 4F zeigen unterschiedliche Ansichten zum Illustrieren eines Verfahrens zum Herstellen einer Speicherzellenanordnung gemäß einer weiteren Ausführungsform; und
  • 5 zeigt eine Flash-Speicherzelle.
  • 1 zeigt ein Verfahren 100 zum Herstellen einer Speicherzellenanordnung gemäß einer Ausführungsform.
  • In 102 wird ein ladungsspeichernder Speicherzellen-Schicht-Stapel (Stack) über einem Substrat gebildet. In dieser Anwendung kann der Ausdruck „gebildet über” sowohl den Fall einschließen, dass eine erste Schicht (oder Struktur) über der zweiten Schicht (oder Struktur) mit direktem physischen Kontakt zu der zweiten Schicht (oder Struktur) darunter gebildet wird, als auch den Fall, dass die erste Schicht über der zweiten Schicht mit einer oder mehreren Zwischenschichten (oder Zwischenstrukturen), die zwischen der ersten Schicht und der zweiten Schicht gebildet wird, gebildet wird.
  • In 104 werden die erste Auswählstruktur und die zweite Auswählstruktur jeweils über der ersten Seitenwand bzw. der zweiten Seitenwand des ladungsspeichernden Speicherzellen-Schicht-Stapels gebildet, wobei die erste Auswählstruktur und die zweite Auswählstruktur jeweils ein Auswähl-Gate, das als ein Spacer eingerichtet ist und seitlich von der jeweiligen Seitenwand des ladungsspeichernden Speicherzellen-Schicht-Stapels angeordnet ist.
  • In 106 wird ein Teil des ladungsspeichernden Speicherzellen-Schicht-Stapels zwischen der ersten Auswählstruktur und der zweiten Auswählstruktur nach dem Bilden der ersten Auswählstruktur und der zweiten Auswählstrukturen entfernt, wodurch eine erste ladungsspeichernde Speicherzellen-Struktur und eine zweite ladungsspeichernde Speicherzellen-Struktur gebildet werden.
  • Gemäß einer Ausführungsform kann das Bilden des ladungsspeichernden Speicherzellen-Schicht-Stapels das Bilden einer ersten elektrisch isolierenden Schicht über dem Substrat, das Bilden einer ladungspeichernden Schicht über der ersten elektrisch isolierenden Schicht, das Bilden einer zweiten elektrisch isolierenden Schicht über der ladungsspeichernden Schicht, und das Bilden einer Steuer-Gate-Schicht über der zweiten isolierenden Schicht aufweisen.
  • Gemäß einer Ausführungsform kann die ladungsspeichernde Schicht als eine Floating-Gate-Schicht eingerichtet sein, beispielsweise als eine Polysilizium-Floating-Gate-Schicht gemäß einer Ausführungsform. Gemäß einer anderen Ausführungsform kann die ladungsspeichernde Schicht als eine ladungseinfangende Schicht, beispielsweise als eine Nitridschicht, die Teil eines Oxid-Nitrid-Oxid(ONO)-Schicht-Stapels gemäß einer Ausführungsform ist, oder als eine nanokristalline Schicht gemäß einer weiteren Ausführungsform, eingerichtet sein.
  • Gemäß einer anderen Ausführungsform kann das Bilden der ersten Auswählstruktur und der zweiten Auswählstruktur das Bilden einer elektrisch leitfähigen Schicht über der ersten Seitenwand und der zweiten Seitenwand des ladungsspeichernden Speicherzellen-Schicht-Stapels und über einer oberen Oberfläche des ladungsspeichernden Speicherzellen-Schicht-Stapels und Entfernen eines Teils der elektrisch leitfähigen Schicht von über dem ladungsspeichernden Speicherzellen-Schicht-Stapels so, dass das Auswähl-Gate der ersten Auswählstruktur und der zweiten Auswählstruktur gebildet werden, aufweisen.
  • Gemäß einer Ausführungsform kann Bilden der elektrisch leitenden Schicht über der ersten Seitenwand und der zweiten Seitenwand und über der oberen Oberfläche des ladungsspeichernden Speicherzellen-Schicht-Stapels aufweisen oder erreicht werden durch ein Abscheidungsverfahren, beispielsweise ein konformes Abscheidungsverfahren gemäß einer Ausführungsform.
  • Gemäß einer Ausführungsform kann das Bilden der elektrisch leitenden Schicht Abscheiden einer Polysiliziumschicht über der ersten Seitenwand und der zweiten Seitenwand und über der oberen Oberfläche des ladungsspeichernden Speicherzellen-Schicht-Stapels aufweisen.
  • Gemäß einer Ausführungsform kann das Entfernen der elektrisch leitenden Schicht von über dem ladungsspeichernden Speicherzellen-Schicht-Stapel aufweisen oder erreicht werden durch anisotropes Ätzen der elektrisch leitenden Schicht.
  • Gemäß einer Ausführungsform kann das anisotrope Ätzen der elektrisch leitenden Schicht aufweisen oder erreicht werden durch ein reaktives Ionen-Ätz-(RIE – reactive ion etching)Verfahren. Gemäß einer anderen Ausführungsform kann jedes andere geeignete anisotrope Ätz-Verfahren verwendet werden.
  • Gemäß einer weiteren Ausführungsform können Dotieratome in das Substrat nach dem Bilden der ersten Auswahlstruktur und der zweiten Auswahlstruktur und vor dem Entfernen des Teils des ladungsspeichernden Speicherzellen-Schicht-Stapels in das Substrat implantiert werden, wobei ein erster Drain-Übergang und ein zweiter Drain-Übergang der Speicherzellenanordnung in dem Substrat gebildet werden.
  • Gemäß einer anderen Ausführungsform können Dotieratome in das Substrat nach dem Bilden der ersten Auswahlstruktur und der zweiten Auswahlstruktur und nach dem Entfernen des Teils des ladungsspeichernden Speicherzellen-Schicht-Stapels implantiert, wodurch ein Source-Übergang und ein erster Drain-Übergang und ein zweiter Drain-Übergang der Speicherzellenanordnung in dem Substrat gebildet werden. Gemäß einer anderen Ausführungsform werden ein Drain-Übergang und ein erster Source-Übergang und ein zweiter Source-Übergang mit Hilfe der Implantation gebildet.
  • Gemäß einer weiteren Ausführungsform kann das Entfernen des Teils der ladungsspeichernden Speicherzellen-Schicht-Stapels Bilden einer Maskenschicht über dem ladungsspeichernden Speicherzellen-Schicht-Stapel und der ersten Auswahlstruktur und der zweiten Auswahlstruktur, wobei die Maskenschicht so strukturiert sein kann, dass sie eine Öffnung über dem Teil des ladungsspeichernden Speicherzellen-Schicht-Stapels zwischen der ersten Auswahlstruktur und der zweiten Auswahlstruktur hat, und anisotropes Ätzen des ladungsspeichernden Speicherzellen-Schicht-Stapels aufweisen.
  • Gemäß einer anderen Ausführungsform kann die Maskenschicht als eine Schnittmaske eingerichtet werden (beispielsweise als eine Blockstufenschnittmaske). In diesem Zusammenhang kann der Ausdruck „Schnittmaske” Masken umfassen, die von Technologien abgeleitet sind, die für herkömmliche Fotolithografie mit reaktivem Ionenätzen (RIE – reactive ion etching) entwickelt wurden zum Verbessern der Merkmalsdichte ohne Verwenden von Nächste-Generation-Lithografie-Werkzeugen. Gemäß einer Ausführungsform kann der Ausdruck „Schnittmaske” z. B. eine Maske mit umfassen, die abgeleitet ist von der sogenannten DE2-(Double Exposure/Double Etch)-Technologie. Die DE2-Herangehensweise wurde z. B. bei der Herstellung von SRAM(static random access memory)-Zellen verwendet und verwendet eine erste Maske (als PC-Maske bezeichnet) zur Gate-Strukturierung und eine zweite Maske (als CT-Maske bezeichnet) zum Schneiden von PC-Leitungen, um SRAM-Leitungsenden zu erzeugen. Die zweite Maske, die im Zusammenhang mit zweiten Freilegungs- und zweiten RIE-Verfahren verwendet wird, macht es möglich die endgültige Tip-to-Tip-Entfernung der Gate-Leitungs-Leitungsenden in den SRAM-Zellen und das Brückenschlagen von Tip-to-Tip-Leitungsenden ohne Verwendung eines höheren NA(Numerische Apertur)-Lithografie-Werkzeugs zu vermeiden. Der hier verwendete Ausdruck „Schnittmaske” kann eine Maske umfassen, die ähnlich der zweiten Maske der oben beschriebenen DE2-Herangehensweise ist und die beispielsweise verwendet werden kann zum Stukturieren für große Poly und RIE zum Erzeugen zweier separater Poly-Zellen. Der Ausdruck „Blocklevel” kann optische Lithografie-Werkzeuge umfassen, die die I-Linie (d. h. die Spektrallinie bei 365 nm Wellenlänge) verwenden und die vorwiegend in nichtkritischer Dimensionslithografie verwendet werden können, beispielsweise im Zusammenhang mit Implantiergradsteuerungs- oder Strukturiert-Nassätzprozessen.
  • Gemäß einer Ausführungsform kann das anisotrope Ätzen des Teils des ladungsspeichernden Speicherzellen-Schicht-Stapels aufweisen oder erreicht werden durch ein reaktives Ionenätz-Verfahren (RIE). Gemäß einer anderen Ausführungsform kann jedes andere geeignete anisotrope Ätzverfahren verwendet werden.
  • Gemäß einer Ausführungsform kann der ladungsspeichernde Speicherzellen-Schicht-Stapel eine elektrisch isolierende Schicht aufweisen, die auf dem Substrat angeordnet ist, wobei das anisotrope Ätzen des Teils der ladungsspeichernden Speicherzellen-Schicht-Stapels so ausgeführt wird, dass das Ätzen auf der elektrisch isolierenden Schicht des ladungsspeichernden Speicherzellen-Schicht-Stapels stoppt.
  • Gemäß einer anderen Ausführungsform können Dotieratome in das Substrat zwischen der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur nach dem Entfernen des Teils des ladungsspeichernden Speicherzellen-Schicht-Stapels implantiert werden, wodurch ein Source-Übergang der Speicherzellenanordnung oder ein Drain-Übergang gemäß einer anderen Ausführungsform der Erfindung gebildet wird.
  • Gemäß einer anderen Ausführungsform kann eine elektrisch isolierende Schicht zumindest auf der ersten Seitenwand und der zweiten Seitenwand des ladungsspeichernden Speicherzellen-Schicht-Stapels gebildet werden, bevor die erste Auswählstruktur und die zweite Auswählstruktur gebildet werden, wobei das Auswähl-Gate der ersten Auswählstruktur und der zweiten Auswählstruktur auf der elektrisch isolierenden Schicht gebildet werden können.
  • Gemäß einer anderen Ausführungsform kann eine Oxidschicht über den Seitenwänden der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur gebildet werden, die in einem Abstand zu den Auswählstrukturen angeordnet sind, nach dem Entfernen des Teils des ladungsspeichernden Speicherzellen-Schicht-Stapels, und eine elektrisch isolierende Schicht kann über der ersten Oxidschicht und zwischen der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur gebildet werden.
  • Gemäß einer Ausführungsform kann das Bilden der Oxidschicht über den Seitenwänden der ladungsspeichernden Speicherzellenstrukturen Abscheiden einer Oxidschicht über der ersten Auswählstruktur und der zweiten Auswählstruktur und über und zwischen der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur und Entfernen der Oxidschicht von über der ersten Auswählstruktur und der zweiten Auswählstruktur und der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur aufweisen.
  • Gemäß einer Ausführungsform kann das Abscheiden der Oxidschicht umfassen oder erreicht werden durch ein ozonaktiviertes TEOS-Abscheidungsverfahren.
  • Gemäß einer anderen Ausführungsform kann Entfernen des Teils der Oxidschicht aufweisen oder erreicht werden durch anisotropes Ätzen der Oxidschicht.
  • Gemäß einer Ausführungsform kann das anisotrope Ätzen der Oxidschicht aufweisen oder erreicht werden durch ein reaktives Ionenätzverfahrens (RIE). Gemäß einer anderen Ausführungsform kann jedes andere geeignete anisotrope Ätzverfahren verwendet werden.
  • Gemäß einer Ausführungsform kann das Bilden der elektrisch leitenden Schicht über der Oxidschicht zwischen der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur das Abscheiden von elektrisch leitendem Material über der ersten Auswählstruktur und der zweiten Auswählstruktur und über und zwischen der ersten ladungsspeichernden Speicherzellen-Schichtstruktur und der zweiten ladungsspeichernden Speicherzellen-Schichtstruktur und Entfernen des elektrisch leitenden Materials von über der ersten Auswählstruktur und der zweiten Auswählstruktur und der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur umfassen.
  • Gemäß einer anderen Ausführungsform kann das elektrisch leitende Material aus Polysilizium hergestellt sein oder dasselbe aufweisen.
  • Gemäß einer Ausführungsform kann das Substrat als ein Halbleitersubstrat oder ein Halbleiter-Wafer eingerichtet sein, z. B. als ein Siliziumsubstrat oder ein Siliziumsubstrat-Wafer, z. B. als ein Siliziumbulksubstrat oder Siliziumbulksubstrat-Wafer.
  • Gemäß einer Ausführungsform kann das Substrat mit Dotieratomen eines ersten Leitungstyps (z. B. ein P-Typ-Leitungstyp) dotiert sein oder einen Wannenbereich, der mit Dotieratomen des ersten Leitungstyps ist, aufweisen, wobei der ladungsspeichernde Speicherzellen-Schicht-Stapel über dem Wannenbereich gebildet sein kann. Gemäß einer anderen Ausführungsform kann der Wannenbereich in einem anderen Wannenbereich angeordnet sein, der innerhalb eines Substrats angeordnet sein kann, und der mit Dotieratomen eines zweiten Leitungstyps (z. B. eines n-Typ-Leitungstyps) dotiert sein kann. Mit anderen Worten kann gemäß einer Ausführungsform die Speicherzellenanordnung eine Dreifach-Wannen-Struktur aufweisen. Gemäß anderen Ausführungsformen kann die Speicherzellenanordnung eine Mehrfach-Wannen-Struktur aufweisen mit mehreren Wannen mit alternierenden Leitungstypen und die ineinander angeordnet sind.
  • Im Folgenden wird ein Verfahren zum Herstellen einer Speicherzellenanordnung gemäß einer Ausführungsform mit Bezug auf 2A bis 2H beschrieben.
  • 2A zeigt in einer Ansicht 200, dass ein ladungsspeichernder Speicherzellen-Schicht-Stapel 202 über einem Substrat 201 gebildet wird. Gemäß einer Ausführungsform kann das Substrat 201 ein Siliziumsubstrat sein. Der ladungsspeichernde Speicherzellen-Schicht-Stapel 202 hat eine erste Seitenwand 202a und eine zweite Seitenwand 202b auf gegenüberliegenden Seiten des Stapels 202, wobei die erste Seitenwand 202a und die zweite Seitenwand 202b senkrecht oder annähernd senkrecht zu der Substratoberfläche oder Hauptprozessierungsoberfläche sein können. Weiterhin hat der ladungsspeichernde Speicherzellen-Schicht-Stapel 202 eine obere Oberfläche 202c, die parallel oder annähernd parallel zu der Substratoberfläche oder Hauptprozessierungsoberfläche sein kann.
  • Gemäß einer Ausführungsform kann das Substrat 201 einen p-dotierten Wannenbereich (P-Wanne) aufweisen, wobei der ladungsspeichernde Speicherzellen-Schicht-Stapel 202 auf dem Wannenbereich gebildet werden kann. Gemäß einer Ausführungsform kann der Wannenbereich als eine Hochspannungs-p-Wanne eingerichtet sein.
  • Der ladungsspeichernde Speicherzellen-Schicht-Stapel 202 weist auf eine erste elektrisch isolierende Schicht 203, die auf dem Substrat 201 gebildet ist, eine ladungsspeichernde Schicht 204, die auf der ersten elektrisch isolierenden Schicht 203 gebildet ist, eine zweite elektrisch isolierende Schicht 205, die auf der ladungsspeichernden Schicht 204 gebildet ist, und eine elektrisch leitende Schicht 206, die auf der zweiten elektrisch isolierenden Schicht 205 gebildet ist.
  • Gemäß einer Ausführungsform kann die erste elektrisch isolierende Schicht 203 eine Oxidschicht sein und kann beispielsweise als ein Tunnel-Oxid eingerichtet sein, das Tunneln (z. B. Fowler-Nordheim(FN)-Tunneln) von elektrischen Ladungsträgern (z. B. Elektronen) in und/oder aus die/der ladungsspeichernde(n) Schicht 204 durch das Tunneloxid hinein/heraus ermöglicht. In dem Fall, dass die ladungsspeichernde Schicht 204 als eine Floating-Gate-Schicht eingerichtet ist, kann die erste elektrisch isolierende Schicht 203 auch als eine Gate-Dielektrizitätsschicht bezeichnet werden.
  • Gemäß einer Ausführungsform kann die ladungsspeichernde Schicht 204 als eine Floating-Gate-Schicht eingerichtet sein. In diesem Fall kann die ladungsspeichernde Schicht 204 elektrisch leitendes Material aufweisen oder aus elektrisch leitendem Material hergestellt sein, wie z. B. Polysilizium. Gemäß weiteren Ausführungsformen kann die ladungsspeichernde Schicht 204 jedoch andere elektrisch leitende Materialien aufweisen oder aus anderen elektrisch leitenden Materialien hergestellt sein.
  • Gemäß einer anderen Ausführungsform kann die ladungsspeichernde Schicht 204 als eine ladungseinfangende Schicht eingerichtet sein. In diesem Fall kann die ladungseinfangende Schicht z. B. als eine Nitridschicht eingerichtet sein, die Teil eines Oxid-Nitrid-Oxid(ONO)-Schicht-Stapels gemäß einer Ausführungsform sein kann.
  • Gemäß einer anderen Ausführungsform kann die elektrisch leitende Schicht 206 eingerichtet sein als eine Steuer-(oder Logik-)Gate-Schicht und kann mit einer oder mehren Wort-Leitungen (WL) wie gezeigt gekoppelt sein. Gemäß einer Ausführungsform kann die elektrisch leitende Schicht 206 elektrisch leitendes Material aufweisen oder aus elektrisch leitendem Material hergestellt sein, wie z. B. Polysilizium. Jedoch kann gemäß einer anderen Ausführungsform der ladungsspeichernde Speicherzellen-Schicht-Stapel 202 elektrisch leitendem Material aufweisen oder aus elektrisch leitendem Material hergestellt sein.
  • Gemäß einer Ausführungsform kann der ladungsspeichernde Speicherzellen-Schicht-Stapel 202 gebildet werden durch Bilden einer elektrisch isolierenden Schicht (z. B. Oxidschicht) auf dem Substrat 201. Die elektrisch isolierende Schicht kann auf gewohntem Weg gebildet werden, z. B. durch Oxidation der Substratoberfläche, so dass eine Oxidschicht auf dem Substrat 201 gebildet wird. Eine elektrisch leitende Schicht (z. B. eine Polysiliziumschicht) kann auf der elektrisch isolierenden Schicht auf gewohntem Weg gebildet werden, z. B. mit Hilfe eines Abscheidungsprozesses (z. B. Poly1-Abscheidung). Die elektrisch isolierende Schicht kann als ein Tunneldieelektrikum (z. B. Tunneloxid) dienen, und die elektrisch leitende Schicht kann als eine Floating-Gate(FG)-Schicht der Speicherzellenanordnung dienen. In einer weiteren Ausführungsform kann eine ladungseinfangende Schicht (z. B. eine Nitridschicht als Teil eines ONO-Schicht-Stapels) auf der elektrisch isolierenden Schicht anstatt der elektrisch leitenden Schicht gebildet werden.
  • Die elektrisch isolierende Schicht und die elektrisch leitende Schicht, die darauf gebildet ist, können dann strukturiert werden (z. B. mit Hilfe eines lithografischen Verfahrens und eines Ätzverfahrens, z. B. eines anisotropen Ätzverfahrens, wie beispielsweise ein reaktives Ionenätz(RIE)-Verfahren), um die erste elektrisch isolierende Schicht 203 (z. B. das Tunneloxid) und die ladungsspeichernde Schicht 204 (z. B. die Floating-Gate-Schicht) des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 zu bilden. Eine elektrisch isolierende Schicht (z. B. eine Oxidschicht) kann dann auf der ladungsspeichernden Schicht 204 gebildet werden. Die elektrisch isolierende Schicht kann auf gewohntem Weg gebildet werden. Eine elektrisch leitende Schicht (beispielsweise eine Polysiliziumschicht) kann darauf folgend auf der elektrisch isolierenden Schicht gebildet werden. Gemäß einer Ausführungsform kann die elektrisch leitende Schicht auf gewohntem Weg gebildet werden, z. B. mit Hilfe eines Abscheidungsverfahrens (z. B. Poly2-Abscheidung). Die elektrisch leitende Schicht kann dazu dienen, eine Steuergate-Schicht (auch als Logik-Gate-Schicht bezeichnet) der Speicherzellenanordnung zu bilden.
  • Der SchichtStapel, definiert durch die erste elektrisch isolierende Schicht 203, die ladungsspeichernde Schicht 204, die elektrisch isolierende Schicht, die auf der ladungsspeichernden Schicht 204 gebildet ist, und die elektrisch leitende Schicht, die auf der elektrisch isolierenden Schicht gebildet wird, kann dann geätzt werden, um den ladungsspeichernden Speicherzellen-Schicht-Stapel 202 mit der ersten elektrisch isolierenden Schicht 203, der ladungsspeichernden Schicht 204, der zweiten elektrisch isolierenden Schicht 205 und der elektrisch leitenden Schicht 206 und mit einer ersten Seitenwand 202a und einer zweiten Seitenwand 202b auf gegenüberliegenden Seiten des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 zu bilden. Gemäß einer Ausführungsform kann ein isotropes Ätzverfahren, wie beispielsweise ein reaktives Ionenätz(RIE)-Verfahren für das Ätzen verwendet werden. Anschaulich kann gemäß einer Ausführungsform ein Seitenwand-Stapel-RIE-Verfahren ausgeführt werden zum Bilden des ladungsspeichernden Speicherzellen-Schicht-Stapel 202.
  • 2B zeigt in einer Ansicht 210, dass eine elektrisch isolierende Schicht 211 auf den Seitenwänden 202a, 202b und auf der oberen Oberfläche 202c des ladungsspeichernden Speicherzellen-Schicht-Stapels 202, und auch auf Teilen der Substratoberfläche des Substrats 201 benachbart zu dem ladungsspeichernden Speicherzellen-Schicht-Stapel 202 gebildet wird. Gemäß einer Ausführungsform kann die elektrisch isolierende Schicht 211 eine Oxidschicht sein. In diesem Fall kann die Oxidschicht beispielsweise durch ein thermisches Oxidationsverfahren gebildet werden und kann beispielsweise eine Dicke im Bereich von etwa 2 nm bis etwa 50 nm haben gemäß einiger Ausführungsformen, z. B. etwa 6 nm in einer Ausführungsform. Die elektrisch isolierende Schicht 211 (z. B. die Oxidschicht) kann dazu dienen, Auswählstrukturen (Auswähl-Gates), die später gebildet werden sollen (Vgl. 2C), von dem ladungsspeichernden Speicherzellen-Schicht-Stapel 202 und von dem Substrat 201 elektrisch zu isolieren. Eine elektrisch isolierende Schicht 211, eingerichtet als eine Oxidschicht, kann deshalb auch als eine Auswähl-Gate(SG)-Oxidschicht bezeichnet werden.
  • Gemäß einer anderen Ausführungsform können eine oder mehrere STI-(Shallow-Trench-Isolation)Regionen in dem Substrat 201 (nicht gezeigt) gebildet werden, bevor der ladungsspeichernde Speicherzellen-Schicht-Stapel 202 gebildet wird, um die Speicherzellenanordnung von anderen Speicherzellenanordnungen seitlich zu isolieren, die zusätzlich in und/oder auf dem Substrat 201 gebildet sein können.
  • 2C zeigt in Ansicht 220, dass die erste Auswählstruktur 221a' und die zweite Auswählstruktur 221b' über der Seitenwand 202a bzw. 202b des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 gebildet werden. Mit anderen Worten werden eine erste Auswählstruktur 221a' über der ersten Seitenwand 202a des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 und eine zweite Auswählstruktur 221b' über der zweiten Seitenwand 202b des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 gebildet. Die erste Auswählstruktur 221a' und die zweite Auswählstruktur 221b' weisen jeweils ein Auswähl-Gate 221a bzw. 221b auf, das als Spacer eingerichtet sind und seitlich an der Seitenwand 202a bzw. 202b des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 angeordnet ist. Mit anderen Worten weist die erste Auswählstruktur 221a' ein erstes Auswähl-Gate 221a auf, eingerichtet als ein Spacer und seitlich angeordnet an der zweiten Seitenwand 202a des ladungsspeichernden Speicherzellen-Schicht-Stapels 202, und die zweite Auswählstruktur 221b' weist ein zweites Auswähl-Gate 221b auf, eingerichtet als Spacer und seitlich angeordnet an der zweiten Seitenwand 202b des ladungsspeichernden Speicherzellen-Schicht-Stapels 202. Wie in 2C gezeigt können die Auswähl-Gates 221a, 221b gemäß einer Ausführungsform elektrisch von dem ladungsspeichernden Speicherzellen-Schicht-Stapel 202 und von dem Substrat 201 mit Hilfe der elektrisch isolierenden Schicht 211 isoliert sein.
  • Gemäß einer Ausführungsform weist das Bilden der ersten Auswählstruktur 221a' und der zweiten Auswählstruktur 221b' auf das Bilden einer elektrisch isolierenden Schicht über den Seitenwänden 202a, 202b und über der oberen Oberfläche 202c des ladungsspeichernden Speicherzellen-Schicht-Stapels 202, beispielsweise mit Hilfe eines Abscheidungsverfahrens (z. B. eines konformen Abscheidungsverfahrens gemäß einer Ausführungsform), und Entfernen eines Teils der elektrisch leitenden Schicht von über dem ladungsspeichernden Speicherzellen-Schicht-Stapel 202, z. B. mit Hilfe eines anisotropen Ätzverfahrens, z. B. eines reaktiven Ionenätz(RIE)-Verfahrens gemäß einer Ausführungsform, so dass die Auswähl-Gates 221a, 221b der ersten Auswählstruktur 221a' und der zweiten Auswählstruktur 221b' gebildet werden.
  • Gemäß einer Ausführungsform können die Spacer-Auswähl-Gates 221a, 221b durch ein Abscheiden einer Polysiliziumschicht (Poly3-Abscheidung) über den Seitenwänden 202a, 202b und der oberen Oberfläche 202c des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 und anisotropes Ätzen der Polysiliziumschicht selektiv zu der Isolationsschicht 211 (z. B. SG-Oxidschicht) mit Hilfe eines reaktiven Ionenätz(RIE)-Verfahrens gebildet werden. Auf diesem Weg können Drain-Wortleitung(WL)-Spacers der Speicherzellenanordnung gebildet werden. Mit anderen Worten werden Spacer, die jeweils zwischen einem Drain-Bereich und einem Wort-Leitungs(WL)-Bereich der Speicherzellenanordnung angeordnet sind, können durch Strukturieren der Polysiliziumschicht gebildet werden, wobei die Spacer als Auswähl-Gates der Speicherzellen-Anordnung dienen können. Gemäß einer Ausführungsform kann die Polysiliziumschicht (Poly3-Schicht) auch abgeschieden und in einer oder mehreren peripheren Gebieten (nicht gezeigt) der Speicherzellenanordnung anisotrop geätzt (z. B. unter Verwendung von RIE) werden, eine Struktur bildend, die ähnlich zu der gezeigten in 2C ist, aber mit einer Einzel-Gate-Schicht, d. h. mit der elektrisch leitenden Schicht 206 und der isolierenden Schicht 211, aber ohne Schicht 204 und mit den Spacer-Auswähl-Gates 221a und 221b. Gemäß einer Ausführungsform weisen die peripheren Gebiete eine oder mehrere Logik-Vorrichtungen auf. In diesem Fall werden die peripheren Gebiete als Logik-Gebiete bezeichnet.
  • 2D zeigt in einer Ansicht 230, dass eine Maskenschicht 231 über dem ladungsspeichernden Speicherzellen-Schicht-Stapel 202 und über der ersten Auswählstruktur 221a' und der zweiten Auswählstruktur 221b' gebildet wird, wobei die Maskenschicht 231 so strukturiert ist, dass sie eine Öffnung (gekennzeichnet durch Doppelpfeil 232) über einem Teil 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 in der Mitte zwischen der ersten Auswählstruktur 221a' und der zweiten Auswählstruktur 221b' aufweist. Mit anderen Worten kann die Maskenschicht 221 so gebildet werden, dass ein Mittelteil 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 (oder der elektrisch isolierenden Schicht 211, die darauf gebildet wurde) freigelegt bleibt. Gemäß einer Ausführungsform können die peripheren Gebiete (nicht gezeigt) auch freigelegt bleiben, d. h. werden nicht von der Maskenschicht 231 (z. B. kein Resistblock) bedeckt. Gemäß einer Ausführungsform kann die Maskenschicht 231 oder die Maske als eine Schnittmaske eingerichtet sein (z. B. als eine Blocklevelmaske, wie eine I-line-Maske (d. h. eine Maske für I-line-Fotolithografie) oder eine DW-248-nm-Maske (d. h. eine Maske, die bei Fotolithografie mit tief ultravioletter Bestrahlung mit 248 nm Wellenlänge verwendet wird), z. B. als eine Maske zum Öffnen eines Bereichs für späteres Entfernen mittels RIE). Eine Blocklevelschnittmaske kann nichtkritische Ausrichtung implizieren, da Merkmale, die erheblich größer als 1,5 F sind, in diesem Fall auf einen Wafer gedruckt werden. Gemäß einer weiteren Ausführung kann die Maskenschicht 231 ein geeignetes Maskenmaterial aufweisen oder aus einem geeigneten Maskenmaterial hergestellt sind, wie z. B. einem Resistmaterial (z. B. Fotoresist) oder einem Oxid- oder Nitridmaterial (z. B. Hartmaske). Gemäß einer Ausführungsform kann die Maskenschicht 231 als Fotoresist eingerichtet sein und kann mit Hilfe eines geeigneten lithografischen Verfahrens (z. B. Fotolithografie) strukturiert werden.
  • Die Maskenschicht 231 kann zum Maskieren der ersten Auswählstruktur 221a' und der zweiten Auswählstruktur 221b' und Teilen des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 während eines Entfernens des freigelegten Teils 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 dienen, wie es weiter unten in Bezug auf 2E beschrieben wird. Anschaulich kann durch Entfernen des freigelegten Teils 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 eine Öffnung bereitgestellt werden für ein anschließendes Bilden einer Zellen-Source der Speicherzellenanordnung. Die Maskenschicht oder Maske 231 kann auch als MS-Maske bezeichnet werden.
  • 2E zeigt in einer Ansicht 240, dass der Teil 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 zwischen der ersten Auswählstruktur 221a' und der zweiten Auswählstruktur 221b' so entfernt wird, dass eine erste ladungsspeichernde Speicherzellstruktur 241a und eine zweite ladungsspeichernde Speicherzellstruktur 241b gebildet werden. Gemäß einer Ausführungsform kann die Entfernung des Teils 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 anisotropes Ätzen des Teils 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 aufweisen oder erreicht werden mit Hilfe eines anisotropen Ätzens des Teils 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202, beispielsweise mit Hilfe eines reaktiven Ionenätz(RIE)-Verfahrens gemäß einer Ausführungsform. In dem Fall, dass die ladungsspeichernde Schicht 204 und die elektrisch leitende Schicht 206 Polysilizium aufweisen oder aus Polysilizium hergestellt sind, kann das Ätzen des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 mit Hilfe eines RIE-Verfahrens auch als „Stapeled Poly-RIE” bezeichnet werden. Gemäß einer Ausführungsform können der Polysilizium-Spacer 221a und der Polysilizium-Spacer 221b in den peripheren Logik-Bereichen (nicht gezeigt) vollständig (oder fast vollständig) durch das Ätzverfahren entfernt werden, dass verwendet wird, um den Teil 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 zu entfernen. Mit anderen Worten kann dasselbe Ätzverfahren (z. B. RIE-Verfahren), das für vollständiges Poly-Entfernen in der Öffnung 232 in den Zellgebieten verwendet wird, vollständig den Polysilizium-Spacer 221a und den Polysilizium-Spacer 221b von einer oder mehreren Strukturen in den peripheren Bereichen entfernen.
  • Gemäß einer Ausführungsform kann das Ätzen des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 auf der ersten elektrisch isolierenden Schicht (z. B. auf der Oxidschicht) ladungsspeichernden Speicherzellen-Schicht-Stapels 202 stoppen, wie in 2E gezeigt, beispielsweise gemäß eines optionalen elektrischen Bias-Schemas. Gemäß einer anderen Ausführungsform kann die erste isolierende Schicht 203 auch so geätzt werden, dass die Oberfläche des Substrats 201 zwischen der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstrukturen 241b freigelegt wird, beispielsweise wenn ein selbstjustierender Kontakt in dem Bereich zwischen der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstruktur 241b gebildet wird.
  • Anschaulich werden mit Hilfe des Entfernens eines Mittelteils des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 eine erste ladungsspeichernden Speicherzellstruktur 241a und eine zweite ladungsspeichernde Speicherzellstrukturen 241b, die durch eine Lücke 252 getrennt sind, gebildet, wobei die erste ladungsspeichernde Speicherzellstruktur 241a einen ersten Teil 204a der ladungsspeichernden Schicht 204, einen ersten Teil 205 der zweiten elektrisch isolierenden Schicht 205, und einen ersten Teil 206a der elektrisch leitfähigen Schicht 206 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 aufweist, und wobei die zweite ladungsspeichernde Speicherzellstruktur 241a einen zweiten Teil 204b der ladungsspeichernden Schicht 204, einen zweiten Teil 205 der zweiten elektrisch isolierenden Schicht 205, und einen zweiten Teil 206b der elektrisch leitfähigen Schicht 206 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 aufweist.
  • Die erste ladungsspeichernde Speicherzellstruktur 241a wird seitlich an dem ersten Auswähl-Gate 221a der ersten Auswählstruktur 221a' angeordnet und kann von dem ersten Auswähl-Gate 221a durch einen ersten Teil 211a der elektrisch isolierenden Schicht 211 isoliert werden, und die zweite ladungsspeichernde Speicherzellstruktur 241a wird seitlich an dem zweiten Auswähl-Gate 221b der zweiten Auswählstruktur 221b' angeordnet und kann von dem zweiten Auswähl-Gate 221b durch einen zweiten Teil 211b der elektrisch isolierenden Schicht 211 isoliert werden.
  • Gemäß einer Ausführungsform kann der erste Teil 204a der ladungsspeichernden Schicht 204 als ein Floating-Gate (FG) dienen und der erste Teil 206a der elektrisch leitfähigen Schicht kann als Steuer-Gate oder Logik-Gate (LG) einer ersten Speicherzelle der Speicherzellenanordnung dienen, wobei der zweite Teil 204b der ladungsspeichernden Schicht 204 und der zweite Teil 206b der elektrisch leitfähigen Schicht 206 als ein Floating-Gate und ein Steuer-Gate (Logik-Gate) einer zweiten Speicherzelle bzw. der Speicherzellenanordnung dienen. Zusätzlich können das erste Auswähl-Gate 221a und das zweite Auswähl-Gate 221b als Auswähl-Gates der erste Speicherzelle und der zweiten Speicherzelle der Speicherzellenanordnung dienen.
  • 2F zeigt in einer Ansicht 250, dass das Material (z. B. Resist) der Maskenschicht 231 entfernt (abgelöst) wird nach Entfernen des Teils 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202. Gemäß einer Ausführungsform kann ein Nass-Reinigungsverfahren nachfolgend ausgeführt werden. Beispielsweise kann gemäß einer Ausführungsform ein wohlbekanntes Plasma-Resist-Entfernungs-Verfahren ausgeführt werden, zum Entfernen des Resists, gefolgt von einem Nass-Piranha-Reinigungsverfahren, zum vollständigen Entfernen des Resists. Es wird weiterhin in 2F gezeigt, dass ein dotierter Source-Übergang 251 und ein dotierter erster Drain-Übergang 252a und ein dotierter zweiter Drain-Übergang 252b der Speicherzellenanordnung in dem Substrat 201 gebildet werden. Der Source-Übergang 251 wird zwischen der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Zellstruktur 241b gebildet. Die Drain-Übergänge 252a, 252b werden neben den Auswähl-Gates 221a, 221b gebildet, wobei die Auswähl-Gates 221a, 221b teilweise die Drain-Übergänge 252a, 252b überlappen können. Mit anderen Worten wird ein erster Drain-Übergang 252a neben dem ersten Auswähl-Gate 221a gebildet und kann teilweise von dem ersten Auswähl-Gate 221a überlappt werden, und ein zweiter Drain-Übergang 252b wird neben dem zweiten Auswähl-Gate 221b gebildet und kann teilweise von dem zweiten Auswähl-Gate 221b überlappt werden.
  • Gemäß einer Ausführungsform können der Source-Übergang 251 und der erste Drain-Übergang 252a und der zweite Drain-Übergang 252b mit Hilfe von Implantieren von Dotieratomen oder Implantaten in das Substrat 201 gebildet werden, beispielsweise passende n-Typ-Dotierstoffarten, wie z. B. Arsen oder Phosphor, obwohl andere geeignete Dotierstoffarten alternativ verwendet werden können.
  • Gemäß einer Ausführungsform kann ein lithografisches Verfahren unter Verwendung einer Maske (auch als MD-Maske bezeichnet) zum Implantieren der Speicherzellen (z. B. Flashzellen)-Source und Drain-Übergängen 251, 252a und 252b verwendet werden. Anschaulich kann ein lithografisches Verfahren (auch als MD-Litho bezeichnet) verwendet werden, zum Öffnen oder Freilegen des Speicher-Arrays (z. B. Speicherzellen gemäß einer Ausführungsform) der Speicherzellenanordnung, während Logik-Bereiche von der MD-Maske (z. B. MD-Resistblock) bedeckt sein können.
  • Gemäß einer Ausführungsform können der Source-Übergang 251 und die Drain-Übergänge 252a, 252b hochdotiert sein, beispielsweise hoch-n-dotiert (z. B. n+-dotiert) mit Hilfe eines Implantationsverfahrens.
  • Gemäß einer Ausführungsform kann das Implantieren der Dotieratome (auch als Zell-Source-Übergangsimplantate und Zell-Drain-Übergangsimplantate bezeichnet) nach dem Bilden der ersten Auswählstruktur 221a' und der zweiten Auswählstrukturen 221b' ausgeführt werden und nach dem Bilden der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstruktur 241b.
  • Gemäß einer Ausführungsform kann eine Maske, die in der Strukturierung der elektrisch leitfähigen Schicht (z. B. Polysiliziumschicht) für die Auswählstrukturen 221a', 221b' und für die ladungsspeichernden Speicherzellstrukturen 241a, 241b verwendet wurde, als MD-Maske während der Implantation der Zell-Source-Übergangsimplantate und Zell-Drain-Übergangsimplantate verwendet werden. Mit anderen Worten kann gemäß dieser Ausführungsform dieselbe Maske im Zusammenhang mit dem Bilden der Auswählstrukturen 221a', 221b', 241a, 241b und im Zusammenhang mit dem Bilden des Source-Übergangs 251 und der Drain-Übergänge 252a, 252b verwendet werden.
  • Gemäß einer weiteren Ausführungsform kann ein Anish-Verfahren und/oder ein Nass-Reinigungsverfahren ausgeführt werden, um mögliche Reste von einer oder mehreren Resistschichten (z. B. Photoresistschichten), die verwendet wurden während des Strukturierens/des Ätzens der elektrisch leitfähigen Schichten für die Auswählstrukturen und/oder während der Drain-Übergangs-Implantation.
  • Anschaulich kann gemäß einer Ausführungsform eine selbstausrichtende Source der Speicherzellenanordnung mit Hilfe des Entfernens des Teils 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 (die Maske verwendend, z. B. eine Blocklevel-Maske) und einer nachfolgenden Source-Übergangs-Ionenimplantation gebildet werden.
  • Gemäß der Ausführungsform, die in 2F gezeigt ist, werden der Source-Übergang 251 und der erste Drain-Übergang 252a und der zweite Drain-Übergang 252b nach dem Entfernen des freigelegten Teils 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 (z. B. unter Verwendung des gleichen Dotier-Implantationsverfahrens) gebildet. Gemäß einer anderen Ausführungsform (nicht gezeigt) können der erste Drain-Übergang 252a und der zweite Drain-Übergang 252b vor dem Entfernen des Teils 233 des ladungsspeichernden Speicherzellen-Schicht-Stapels 202 gebildet werden.
  • 2G zeigt in einer Ansicht 260, dass die Maskenschicht 231 nach dem Bilden des Source-Übergangs 252a und der Drain-Übergänge 252a, 252b entfernt wird. Gemäß einer Ausführung kann das Material (z. B. Resistmaterial) der Maskenschicht 231 mit Hilfe eines Strippingverfahrens entfernt werden. Gemäß einer weiteren Ausführungsform kann ein Nass-Reinigungsverfahren zusätzlich zu dem Ablösen der Maskeschicht 231 ausgeführt werden, beispielsweise nach dem Strippingverfahren.
  • Gemäß einer anderen Ausführungsform kann eine Oxidschicht 261 gebildet werden auf dem ersten Auswähl-Gate 221a der ersten Auswählstruktur 221a' und dem zweiten Auswähl-Gate 221b der zweiten Auswählstruktur 221b', auf den Seitenwänden 263a, 263b der ladungsspeichernden Speicherzellstrukturen 241a, 241b und auf dem freiliegenden Teil der ersten elektrisch isolierenden Schicht 203 in der Lücke 252 zwischen der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstruktur 241b und auf dem Substrat 201 in Bereichen benachbart zu der ersten Auswählstruktur 221a' und der zweiten Auswählstruktur 221b', wie in 2G gezeigt. Gemäß einer Ausführungsform kann die Oxidschicht 261 mit Hilfe eines thermischen Oxidationsverfahrens gebildet werden. Gemäß einer weiteren Ausführungsform kann die Oxidschicht 261 die Dicke im Bereich von etwa 2 nm bis etwa 50 nm aufweisen, beispielsweise etwa 8 nm gemäß einer Ausführungsform.
  • Gemäß einer weiteren Ausführungsform kann die Oxidschicht (nicht gezeigt) auf Seitenwänden von einem oder mehreren Logik-Gates (nicht gezeigt) in peripheren Bereichen der Speicherzellenanordnung gebildet werden. In diesem Fall können alle Seitenwände und freigelegte Gate-Oxide, die zu dem Speicher-Array gehören (z. B. Oxidschicht 261, Seitenwände 263a, 263b der ladungsspeichernden Speicherzellstrukturen 241a, 241b), wenig wachsen, da sehr wenig Oxid auf Oxid wachsen kann. Anschaulich kann gemäß einer Ausführungsform ein Logik-Seitenwand-Oxidations(Logic SWOX)-Verfahren ausgeführt werden und dabei eine Oxidschicht zumindest auf den Seitenwänden der Logik-Gates in den peripheren Bereichen der Speicherzellenanordnung gebildet werden.
  • Gemäß einer Ausführungsform können Industrie-Standard-Logik und/oder HV-unterstützende Vorrichtungen (nicht gezeigt) nachfolgend in den peripheren Bereichen gebildet werden, beispielsweise unter Verwendung eines oder mehrerer niedrigdotierten Drain(LDD – ligthly doped drain)-Implantationsverfahrensschritte, eines oder mehrerer Source/Drain(S/D)-Ionenimplantationsverfahrensschritte und einer oder mehrerer Silizidierungsverfahrensschritte.
  • 2H zeigt in einer Ansicht 270, dass Kontakte 271 auf dem ersten Drain-Übergang 252a und dem zweiten Drain-Übergang 252b und auf dem Source-Übergang 251 gebildet werden, zum Herstellen elektrischer Kontakte zu den Übergängen. Gemäß einer Ausführungsform können die erste elektrisch isolierende Schicht 203 und die Oxidschicht 261, die darauf in dem Gebiet zwischen der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstruktur 241b gebildet ist, entfernt werden, bevor der Kontakt 271 auf dem Source-Übergang 251 gebildet wird, wie in 2H gezeigt.
  • 2H zeigt anschaulich eine Speicherzellenanordnung, aufweisend eine erste Speicherzelle 272a und eine zweite Speicherzelle 272b, in einer spiegelsymmetrischen Anordnung (anschaulich spiegelsymmetrisch zu Linie 273 in 2H), wobei die zwei Speicherzellen 272a, 272b einen gemeinsame Source-Übergang 251 teilen. Der Source-Übergang 251 kann als eine selbstausrichtende Source eingerichtet werden, wie oben beschrieben, wobei sie einen Standardkontakt zum Gatestapel-Rand-Spacing aufweist. Jede der Speicherzellen 272a, 272b kann als Floating-Gate-Speicherzelle, aufweisend ein Floating-Gate (FG), als ladungsspeichernde Schicht (wie in 2H gezeigt) oder alternativ als ladungseinfangende Speicherzelle eingerichtet sein. Zusätzlich zu den Speicherzellen 272a, 272b, die in 2H gezeigt sind, kann die Speicherzellenanordnung weitere Speicherzellen aufweisen, die benachbart zu den Speicherzellen 272a, 272b angeordnet sind. In diesem Fall können sich zwei benachbarte Speicherzellen die Kontakte 271, die auf dem ersten Drain-Übergang 252a und dem zweiten Drain-Übergang 252b gebildet werden, jeweils teilen, wie in 2J gezeigt, die eine Speicherzellenanordnung 280 zeigt, die sechs Speicherzellen 282a, 282b, 282c, 282d, 282d, 282e und 282f aufweist. Wie in 2J gesehen werden kann, ist ein Kontakt 271 jeweils zwischen der Auswählstruktur 221b' einer Speicherzelle (z. B. Speicherzelle 282b) und der Auswählstruktur 221a' einer benachbarten Speicherzelle (z. B. Speicherzelle 282c) angeordnet und die Drain-Übergänge 252b, 252a dieser zwei Zellen teilen sich den Kontakt 271. Gemäß einer weiteren Ausführungsform können die Speicherzellen der Speicherzellenanordnung in Reihen und Spalten so angeordnet sein, dass anschaulich ein Speicher-Array bereitgestellt wird. Gemäß einer weiteren Ausführungsform können Source-Übergänge und Drain-Übergänge in der Speicherzellenanordnung vertauscht sein. Mit anderen Worten kann das Gebiet 251 als Drain-Übergang und Bereiche 252a, 252b können als Source-Übergänge der Speicherzellenanordnung eingerichtet sein.
  • Die Speicherzellenanordnung, die in 2H gezeigt wird, kann weiter gemäß einem oder mehreren industriebekannten Logik-Kupfer(-POR, process of record-)back-end-of-line (BEOL)-Verfahrensschritten bearbeitet werden
  • 3A und 3B zeigen eine Querschnittsansicht bzw. eine Layoutansicht einer Speicherzellenanordnung 300, die gemäß einer Ausführungsform, die in Bezug auf die 2A bis 2H beschrieben ist, mit randlosem Kontakt (z. B. randlosem Spacing zwischen Kontakt und Gate-Stapel) für eine weitere Zellskalierung, hergestellt wird. Die Querschnittsansicht, die in 3A gezeigt ist, ist ähnlich der Ansicht 270, die in 2H gezeigt ist. In der Layout-Ansicht von 3B wird eine Einheitszelle 301 der Speicherzellenanordnung 300 gezeigt, die eine Speicherzelle (anschaulich die Speicherzelle, die in 3A gezeigt wird) der Speicherzellenanordnung 300 aufweist.
  • Die Werte für die Abstände und das Zellgebiet sind beispielsweise abhängig von der verwendeten Verfahrenstechnologie (z. B. Technologieknoten). Wie in dem Layout von 3B gezeigt wird, kann sich eine Steuerleitung (in dem Layout als Source-Leitung bezeichnet), die mit der Zelle gekoppelt ist, in dem Metall1(M1)-Metallisierungslevel befinden, und eine Bitleitung, die mit der Zelle gekoppelt ist, kann sich in dem Metall2(M2)-Metallisierungslevel befinden.
  • Im Folgenden werden gewisse Eigenschaften und potentielle Effekte der hier beschriebenen Ausführungen mit Bezug auf die 2A bis 2H beschrieben.
  • Gemäß einer Ausführungsform wird ein Verfahren zur Herstellung einer Speicherzellenanordnung mit einer selbstausrichtenden (SA) Source bereitgestellt.
  • Gemäß einer Ausführungsform kann eine Nächste-Generation-(1+)-Weiter-Lithografie-”Poly Spacer”-PS-Maske durch eine Blocklevelschnittmaske MS ersetzt werden.
  • Gemäß einer weiteren Ausführungsform können ein selbstausrichtender Sourceübergang und ein selbstausrichtender Drainübergang der Speicherzellenanordnung gemeinsam erreicht werden.
  • Gemäß einigen Ausführungsformen kann eine Speicherzellenanordnung mit weniger Verfahrenskosten und/oder Überlapp hergestellt werden.
  • Gemäß einer weiteren Ausführungsform kann eine Einzelmaske (MD-Maske) zur Bildung von sowohl Drain-Wortleitung-Spacers als auch Übergängen der Speicherzellenanordnung verwendet werden.
  • Gemäß einer weiteren Ausführungsform wird ein Entfernen eines Source-Poly-Spacers nicht benötigt. Folglich können Einheitsprozessentwicklungszeit (UDP – unit process development) und Einheitsverfahrenentwicklungskosten beispielsweise reduziert werden. Weiterhin werden Risiken, die mit einer Source-Poly-Spacer-Entfernung (z. B. verbleibende Mehrfach-Stringer) reduziert oder vermieden werden.
  • Im Folgenden wird ein Verfahren zur Herstellung einer Speicherzellenanordnung gemäß einer weiteren Ausführungsform in Bezug auf 4A bis 4F beschrieben.
  • 4A zeigt in einer Ansicht 400 eine Struktur, die ähnlich der gezeigten Struktur in 2F ist. Die Struktur von 4A kann auf ähnliche Weise, wie weiter oben in Bezug auf 2A bis 2F beschrieben, erreicht werden.
  • 4B zeigt in einer Ansicht 410, dass eine Oxidschicht 261 auf dem ersten Auswähl-Gate 221a und dem zweiten Auswähl-Gate 221b gebildet werden. Die Oxidschicht 261 kann auf eine ähnliche Weise, wie weiter oben in Bezug auf 2G beschrieben, gebildet werden, beispielsweise mit Hilfe einer thermischen Oxidation gemäß einer Ausführungsform, und kann beispielsweise eine Dicke im Bereich von etwa 2 nm bis 50 nm haben, z. B. etwa 8 nm gemäß einer Ausführungsform. Gemäß einer Ausführungsform kann die Oxidschicht 261 auch oben auf den ladungsspeichernden Speicherzellstrukturen 241a, 241b und auf den Seitenwänden 263a, 263b der ladungsspeichernden Speicherzellstrukturen 241a, 241b, die von in einem Abstand zu den Auswählstrukturen 221a', 221b' angeordnet sind, gebildet werden, wie in 4B gezeigt. Gemäß einer weiteren Ausführungsform kann die Oxidschicht auch oben auf einem oder mehreren Logik-Gates und auf Seitenwänden des einen oder mehreren Logik-Gates in peripheren Bereichen (nicht gezeigt) der Speicherzellenanordnung gebildet werden.
  • 4B zeigt weiterhin, dass eine Oxidschicht 411 über der ersten Auswählstruktur 221a' und der zweiten Auswählstruktur 221b' und über und zwischen der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstrukturen 241b gebildet wird. Wie gezeigt kann die Oxidschicht 411 auf der Oxidschicht 261, die auf dem ersten Auswähl-Gate 221a der ersten Auswählstruktur 221a' und dem zweiten Auswähl-Gate 221b der zweiten Auswählstruktur 221b' und auf den Seitenwänden 263a, 263b, die in einem Abstand zu den Auswählstrukturen 241a, 241b angeordnet sind, und auf der ersten elektrisch isolierenden Schicht 203 in dem Gebiet zwischen der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstrukturen 241b gebildet werden. Weiterhin kann die Oxidschicht 411 auf Teilen des ersten Teils 211a und des zweiten Teils 211b der elektrisch isolierenden Schicht 211, die auf der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstruktur 241b, gebildet werden, wie in 4B gezeigt, wie auch oben auf dem logischen Gate in den peripheren Bereichen (nicht gezeigt).
  • Wie in 4B gezeigt kann die Oxidschicht 211 anschaulich so gebildet werden, dass sie die Lücke 252 zwischen der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstruktur 241b füllt.
  • Gemäß einer Ausführungsform kann die Oxidschicht 411 mit Hilfe eines Abscheidungsverfahrens, beispielsweise TEOS(Tetra-Ethylen-Ortho-Silikat)-Abscheidungsverfahrens, z. B. eines ozonaktivierten O3TEOS-Abscheidungsverfahrens gemäß einer Ausführungsform, gebildet werden.
  • 4C zeigt in einer Ansicht 420, dass die Oxidschicht 411 von über der ersten Auswählstruktur 221a' und der zweiten Auswählstrukturen 221b' und der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstruktur 241b entfernt wird. Weiterhin wird ein Teil der Oxidschicht 411 zwischen der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstruktur 241b so entfernt, dass Teile der Oxidschicht 411 über den Seitenwänden 263a, 263b der ladungsspeichernden Speicherzellstrukturen verbleiben 241a, 241b und eine Lücke 422 zwischen der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstruktur 241b gebildet wird. Weiterhin kann ein Teil der Oxidschicht 411 in den Logik-Peripherien so entfernt werden, dass Teile der Oxidschicht 411 über den Seitenwänden der Logik-Gate-Strukturen (nicht gezeigt) gemäß einer Ausführungsform verbleiben.
  • Gemäß einer Ausführungsform kann das Entfernen der Oxidschicht 411 aufweisen oder erreicht werden mit Hilfe eines anisotropen Ätzverfahrens, beispielsweise eines reaktiven Ionenätz(RIE)-Verfahrens. Gemäß einer Ausführungsform kann das RIE-Verfahren selektiv für das Material (z. B. Silizium) des Substrats sein. Gemäß einer weiteren Ausführungsform kann das RIE-Verfahren so ausgeführt werden, dass das Ätzen nach einem vorbestimmten Zeitintervall gestoppt wird.
  • Gemäß einer Ausführungsform kann das Entfernen der Oxidschicht 411 (z. B. das anisotrope Ätzen) auf so eine Weise ausgeführt werden, dass Teile der Oxidschicht 261 und der ersten elektrisch isolierenden Schicht 203, die sich unter der Oxidschicht 411 befinden, auch entfernt werden können. Mit anderen Worten kann/können jegliche source-isolierende Schicht(en) (z. B. Sourceoxid), die über dem Source-Übergang 251 angeordnet sind, so entfernt werden, dass der Source-Übergang 251 freiliegt, wie in 4C gezeigt. In diesem Fall kann eine elektrisch leitfähige Schicht (z. B. eine Polysiliziumschicht), die nachfolgend abgeschieden werden kann, mit dem Source-Übergang 251 elektrisch verbunden sein, wie weiter unten mit Bezug auf 4D beschrieben wird. Gemäß einer anderen Ausführungsform kann das Entfernen der Oxidschicht 411 auf so eine Weise ausgeführt werden, dass die Source-isolierende(n) Schicht(en) (z. B. Sourceoxid) nur teilweise entfernt wird/werden, z. B. auf eine Dicke im Bereich von etwa 2 nm bis etwa 50 nm reduziert wird, z. B. auf eine Dicke von etwa 6 nm gemäß einer Ausführungsform der Erfindung.
  • 4D zeigt in einer Ansicht 430, dass eine elektrisch leitfähige Schicht 431 über der ersten Auswählstruktur 221a' und der zweiten Auswählstrukturen 221b', und über und zwischen der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstrukturen 241b gebildet wird. Weiterhin kann die elektrisch leitfähige Schicht 431 auch über den Logik-Peripherien (nicht gezeigt) gebildet werden. Die elektrisch leitfähige Schicht 431 kann beispielsweise durch Abscheiden von elektrisch leitfähigem Material gebildet werden. Die elektrisch leitfähige Schicht füllt anschaulich die Lücke 422 zwischen der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstruktur 241b.
  • Gemäß einer Ausführungsform kann das elektrisch leitfähige Material der elektrisch leitfähigen Schicht 431 Polysilizium sein. Mit anderen Worten kann eine Polysiliziumschicht gemäß einer Ausführungsform gebildet werden. Gemäß einer Ausführungsform kann die Polysiliziumschicht mit Hilfe eines Abscheidungsverfahrens (Poly4-Abscheidung) gebildet werden. Gemäß einer Ausführungsform kann die Polysiliziumschicht (Poly4-Schicht) auch in peripheren Bereichen (nicht gezeigt) der Speicherzellenanordnung angeordnet werden.
  • Die elektrisch leitfähige Schicht 431 kann dazu dienen einen Source-Plug 441 (z. B. ein Source-Füll-Loch mit einer Polysiliziumschicht anstatt eines Kontaktplugs wie in 3A gezeigt) der Speicherzellenanordnung zu bilden (vgl. 4E).
  • In dem Fall, dass irgendwelche isolierende Schichten (z. B. Source-Oxid), die auf oder über dem Source-Übergang 251 angeordnet sind, entfernt wurden kann die elektrisch leitfähige Schicht 431 mit dem Source-Übergang 251 gemäß einer Ausführungsform elektrisch verbunden sein, wie in 4D gezeigt. In diesem Fall kann ein elektrischer Kurzschluss zwischen dem Source-Plug (z. B. Poly-Plug) und der Source der Speicherzellenanordnung bestehen. Das kann beispielsweise in dem Fall einer Flashspeicherzellenanordnung verwendet werden, die einen Fowler-Nordheim(FN)-Löschmechanismus verwendet, in welchem Speicherzellen durch FN-Tunneln der Ladungsträger (z. B. Elektronen) von dem Floating-Gate (FG) durch die Tunnel-Dielektrizitätsschicht 203 zu dem Kanal einer Speicherzelle gelöscht werden.
  • Gemäß einer anderen Ausführung der Erfindung kann die elektrisch leitfähige Schicht 251 mit Hilfe einer oder mehreren dünnen isolierenden Schichten (z. B. der ersten elektrisch isolierenden Schicht 203 und/oder der Oxid-Schicht 261) von dem Source-Übergang 251 isoliert werden. Das kann beispielsweise in dem Fall einer Flash-Speicherzellenanordnung verwendet werden, die einen Löschmechanismus verwendet, in dem Speicherzellen mittels Tunneln der Ladungsträger von dem Floating-Gate zum leitenden Source-Plug 441 gelöscht werden.
  • 4E zeigt in einer Ansicht 440, dass das elektrisch leitfähige Material der elektrisch leitfähigen Schicht 431 von über der ersten Auswählstruktur 221a' und der zweiten Auswählstruktur 221b' und der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellenstruktur 241b entfernt wird. So kann ein Source-Plug 441 geformt werden, der elektrisch mit dem Source-Übergang 251 verbunden und mittels der Oxidschichten 411 und 261 elektrisch isoliert von der ersten ladungsspeichernden Speicherzellstruktur 241a und der zweiten ladungsspeichernden Speicherzellstruktur 241b sein kann. Gemäß einer Ausführungsform kann das Entfernen des elektrisch leitfähigen Materials der elektrisch leitfähigen Schicht 431 ein anisotropes Ätzverfahren aufweisen oder erreicht werden mit Hilfe eines anisotropen Ätzverfahrens, wie z. B. eines reaktiven Ionen-Ätz(RIE)-Verfahrens.
  • Anschaulich wird gemäß einer Ausführungsform der Erfindung ein Source-Plug 441 (z. B. Source-Poly-Plug) mit Hilfe einer Abscheidung einer elektrisch leitfähigen Schicht 431 und darauffolgendem Rückätzen der Schicht 431 gebildet werden. So kann eine selbstausrichtende randlose Source (Poly-Plug) in der Speicherzellenanordnung erreicht werden.
  • Gemäß einer weiteren Ausführungsform kann ein Logik-Gate(LG)-Lithografie-Verfahren angewendet werden, um die Logik-Gates in peripheren Bereichen (nicht gezeigt) der Speicherzellenanordnung zu öffnen, während die Speicherzellen der Speicherzellenanordnung geblockt sind (z. B. mittels Resist), wie weiter oben beschrieben ist. Gemäß einer Ausführungsform kann eine strukturierte Maskenschicht (z. B. Resist) im Zusammenhang mit einem lithografischen Verfahren verwendet werden. Weiterhin kann ein anisotropes Ätzverfahren, z. B. ein reaktives Ionen-Ätz(RIE)-Verfahren, verwendet werden, um Teile der der Poly4-Schicht 431, die vorher in den peripheren Bereichen (nicht gezeigt) abgeschieden wurde, der Speicherzellenanordnung zu entfernen, wie mit Bezug auf 4D beschrieben wurde. Gemäß einer Ausführungsform kann das Ätzverfahren auf der elektrisch isolierenden Schicht 261 stoppen. Gemäß einer weiteren Ausführungsform können ein Veraschung-Verfahren und ein Nass-Reinigungsverfahren nach dem Ätzverfahren ausgeführt werde. Weiterhin kann gemäß einer weiteren Ausführungsform ein Logik-Seitenwand-Oxidationsverfahren für die Logik-Vorrichtungen in den peripheren Gebieten (nicht gezeigt) ausgeführt werden.
  • Gemäß einer Ausführungsform können nachfolgend Industrie-Standard-Logik- und/oder HV-unterstützende Vorrichtungen (nicht gezeigt) in den peripheren Bereichen gebildet werden, beispielsweise durch Verwendung einer oder mehrerer Niedrig-Dotiert-Drain(LDD)-Implantations-Verfahrensschritte, einer oder mehrerer Ionen-Implantationsverfahrensschritte und einer oder mehrerer Silizidierungsverfahrensschritte.
  • 4F zeigt in einer Ansicht 450, dass Kontakte 271 auf dem ersten Drain-Übergang 252a und dem zweiten Drain-Übergang 252b der Speicherzellenanordnung gebildet werden, um elektrische Kontakte mit den Drain-Übergängen 252a, 252b herzustellen. Die Kontakte 271 können in gleicher Weise wie weiter oben beschrieben mit Bezug auf 2H beschrieben werden, und benachbarte Speicherzellen der Speicherzellenanordnung können sich die Kontakte 271 in gleicher Weise teilen, wie in der Speicherzellenanordnung 280 in 2J gezeigt wird.
  • 4F zeigt anschaulich eine Speicherzellenanordnung, aufweisend eine erste Speicherzelle 472a und eine zweite Speicherzelle 472b in einer spiegelsymmetrischen Anordnung, wobei die zwei Speicherzellen 472a, 472b sich einen gemeinsamen Source-Übergang 251 teilen. Jede der Speicherzellen 472a, 472b kann als eine Floating-Gate-Speicherzelle eingerichtet sein, aufweisend ein Floating-Gate (FG) als eine ladungsspeichernde Schicht (wie in 4F gezeigt), alternativ als eine ladungseinfangende Speicherzelle.
  • Die Speicherzellenanordnung, die in 4F gezeigt ist, hat eine selbstausrichtende Source, die als eine randlose Source eingerichtet ist. Ein Effekt der randlosen Source kann sein, dass die Speicherzellenanordnung einen kleineren y-Pitch als die Speicherzellenanordnung 300 hat, die in 3A und 3B gezeigt wird, da der Spacer zwischen dem Source-Kontakt und dem Logik-Gate (auch als SR-CA-zu-PC-Raum bezeichnet) zwei Mal in der Speicherzellenanordnung von 4F gespeichert werden kann.
  • Also kann das Einheitszellgebiet in der Speicherzellenanordnung von 4F kleiner als das Einheitszellgebiet der Speicherzellenanordnung 300 sein, die in den 3A und 3B gezeigt werden.
  • Gemäß einer weiteren Ausführungsform kann die Speicherzellenanordnung, die in 4F gezeigt wird, weiterhin gemäß einem oder mehreren Back-End-Of-Line(BEOL)-Verfahrensschritten bearbeitet werden.
  • Gemäß einer weiteren Ausführungsform können die Source- und Drain-Übergänge in der Speicherzellenanordnung, die in
  • 4F gezeigt werden, vertauscht sein. Mit anderen Worten kann das Gebiet 251 als eine Drain-Übergang eingerichtet und die Gebiete 252a, 252b können als Source-Übergänge der Speicherzellenanordnung eingerichtet sein.
  • Im Folgenden werden gewisse Eigenschaften und potentielle Effekte von Ausführungsformen, die hierin weiter oben mit Bezug auf 4A bis 4F beschrieben sind, beschrieben.
  • Gemäß einer Ausführungsform wird eine Speicherzellenanordnung mit einer selbstausrichtenden Source bereitgestellt, wobei die Source als eine randlose Source eingerichtet sein kann.
  • Gemäß einer Ausführungsform kann eine zusätzliche Block-Level-Maske im Zusammenhang mit dem Bilden der randlosen Source der Speicherzellenanordnung verwendet werden. Die zusätzliche Block-Level-Maske kann verwendet werden, um Material der elektrisch leitfähigen Schicht 432 zu entfernen, z. B. um Poly4 von der Schicht 431 in dem Fall, dass die Schicht 431 als eine Poly4-Schicht eingerichtet ist, zu entfernen.
  • Gemäß einer weiteren Ausführungsform kann die zusätzliche Polysiliziumabscheidung (Poly4-Abscheidung) im Zusammenhang mit dem Bilden der randlosen Source verwendet werden.
  • Im Folgenden werden gewisse Eigenschaften und potentielle Effekte von illustrativen Ausführungsformen beschrieben.
  • Gemäß einer Ausführungsform kann ein Seitenwand-Spacer-Split-Gate unter Verwendung einer Block-Level-Maske und einem selbstausrichtenden Schema anstatt der Verwendung einer Nächste-Generation-Litho-Maske-PS verwendet werden. Mit anderen Worten kann die Nächste-Generation-Litho-Maske-PS durch eine Block-Level-Maske ersetzt werden. Dadurch können beispielsweise die Kosten reduziert werden.
  • Gemäß einer Ausführungsform können die Drain-Gate-Spacers für zwei benachbarte Speicherzellen (wobei die Zellen zueinander um 180° gespiegelt sind) gebildet werden, wobei eine Hi-NA-Litho-PS-Maske (d. h. eine Poly-Spacer-Lithografie-Maske, die eine Ausrichtung mit knapper Überlapp-Spezifikation oder knapper CD (kritische Dimension) impliziert und folglich ein Lithografie-Werkzeug mit hoher oder sehr hoher numerischer Apertur (NA) erfordert, was die Herstellungskosten erhöht) durch eine Block-Level-Maske ersetzt, um die Zellen zu teilen. Folglich kann eine Entfernung der Source-seitigen Gate-Spacer vermieden werden (mit anderen Worten, nicht gebraucht werden), und eine selbstausrichtende Source kann erreicht werden.
  • Gemäß einer Ausführungsform kann eine selbstausrichtende HS3P(„Hot Source Triple Poly”)-Zelle zu einem niedrigen Preis (da beispielsweise keine Hi-NA-Litho-Maske verwendet oder benötigt wird) und mit reduziertem Risiko oder sogar risikofrei (da beispielsweise die Entwicklung eines neuen Gate-Spacer-Entfernungs-Verfahrens nicht benötigt wird und folglich das Risiko von Poly-Stringern reduziert oder vermieden werden kann) bereitgestellt werden.
  • Obwohl die Erfindung vor allem unter Bezugnahme auf bestimmte Ausführungsbeispiele gezeigt und beschrieben wurde, sollte es von denjenigen, die mit dem Fachgebiet vertraut sind, verstanden werden, dass zahlreiche Änderungen bezüglich Ausgestaltung und Details daran vorgenommen werden können, ohne vom Wesen und Bereich der Erfindung, wie er durch die nachfolgenden Ansprüche definiert wird, abzuweichen. Der Bereich der Erfindung wird daher durch die angefügten Ansprüche bestimmt, und es ist beabsichtigt, dass sämtliche Änderungen, welche unter den Wortsinn oder den Äquivalenzbereich der Ansprüche fallen, umfasst werden.

Claims (25)

  1. Verfahren zum Herstellen einer Speicherzellenanordnung, aufweisend: Bilden eines ladungsspeichernden Speicherzellschicht-Stapels über einem Substrat; Bilden einer ersten Auswählstruktur über der ersten Seitenwand und einer zweiten Auswählstruktur über der zweiten Seitenwand des ladungsspeichernden Speicherzellschicht-Stapels, wobei die erste Auswählstruktur und die zweite Auswählstruktur jeweils ein Auswähl-Gate aufweisen, das als ein Spacer eingerichtet ist und neben der jeweiligen Seitenwand des ladungsspeichernden Speicherzellschicht-Stapels angeordnet ist; und Entfernen eines Teils des ladungsspeichernden Speicherzellenschicht-Stapels zwischen der ersten Auswählstruktur und der zweiten Auswählstruktur nach dem Bilden der ersten Auswählstruktur und der zweiten Auswählstruktur, wodurch eine erste ladungsspeichernde Speicherzellenstruktur und eine zweite ladungsspeichernde Speicherzellenstrukturen gebildet werden.
  2. Verfahren gemäß Anspruch 1, wobei das Bilden des ladungsspeichernden Speicherzellenschicht-Stapels aufweist: Bilden einer ersten elektrisch isolierenden Schicht über dem Substrat; Bilden einer ladungsspeichernden Schicht über der ersten elektrisch isolierenden Schicht; Bilden einer zweiten isolierenden Schicht über der ladungsspeichernden Schicht; Bilden einer Steuer-Gate-Schicht über der zweiten isolierenden Schicht.
  3. Verfahren gemäß Anspruch 2, wobei die ladungsspeichernde Schicht als eine Floating-Gate-Schicht oder als eine ladungseinfangende Schicht eingerichtet ist.
  4. Verfahren gemäß Anspruch einem der Ansprüche 1 bis 3, wobei das Bilden der ersten Auswählstruktur und der zweiten Auswählstruktur aufweist: Bilden einer elektrisch leitenden Schicht über der ersten Seitenwand und der zweiten Seitenwand und über der oberen Oberfläche des ladungsspeichernden Speicherzellenschicht-Stapels; Entfernen eines Teils der elektrisch leitenden Schicht von über dem ladungsspeichernden Speicherzellenschicht-Stapel, so dass die Auswähl-Gates der ersten Auswählstruktur und der zweiten Auswählstruktur gebildet werden.
  5. Verfahren gemäß Anspruch 4, wobei das Bilden der elektrisch leitenden Schicht Abscheiden einer Polysilizium-Schicht über der ersten Seitenwand und über der zweiten Seitenwand und über der oberen Oberfläche des ladungsspeichernden Speicherzellenschicht-Stapels aufweist.
  6. Verfahren gemäß Anspruch 4 oder 5, wobei Entfernen des Teils der elektrisch leitenden Schicht von über dem ladungsspeichernden Speicherzellenschicht-Stapel anisotropes Ätzen der elektrisch leitenden Schicht aufweist.
  7. Verfahren gemäß Anspruch 6, wobei das anisotrope Ätzen der elektrisch leitenden Schicht ein reaktives Ionen-Ätz-Verfahren aufweist.
  8. Verfahren gemäß einem der Ansprüche 1 bis 7, ferner aufweisend: Implantieren von Dotieratomen in das Substrat nach dem Bilden der ersten Auswählstruktur und der zweiten Auswählstruktur und nach Entfernen des Teils des ladungsspeichernden Speicherzellenschicht-Stapels, wodurch Source-/Drain-Übergänge der Speicherzellanordnung in dem Substrat gebildet werden.
  9. Verfahren gemäß einem der Ansprüche 1 bis 8, wobei das Entfernen des Teils des ladungsspeichernden Speicherzellenschicht-Stapels aufweist: Bilden einer Maskenschicht über dem ladungsspeichernden Speicherzellenschicht-Stapel und der ersten Auswählstruktur und der zweiten Auswählstruktur, wobei die Maskenschicht so strukturiert ist, dass sie eine Öffnung über dem Teil des ladungsspeichernden Speicherzellenschicht-Stapels zwischen der ersten Auswählstruktur und der zweiten Auswählstruktur aufweist; Anisotropes Ätzen des Teils des ladungsspeichernden Speicherzellenschicht-Stapels;
  10. Verfahren gemäß Anspruch 9, wobei die Maskenschicht als eine Blocklevel-Maske eingerichtet ist.
  11. Verfahren gemäß Anspruch 9 oder 10, wobei das anisotrope Ätzen des Teils des ladungsspeichernden Speicherzellenschicht-Stapels ein reaktives Ionen-Ätz-Verfahren aufweist.
  12. Verfahren gemäß einem der Ansprüche 9 bis 11, wobei der ladungsspeichernde Speicherzellenschicht-Stapel eine elektrisch isolierende Schicht aufweist, die über dem Substrat angeordnet ist, und wobei das anisotrope Ätzen des Teils des ladungsspeichernden Speicherzellenschicht-Stapels auf so eine Weise ausgeführt wird, dass das Ätzen auf der elektrisch isolierenden Schicht des ladungsspeichernden Speicherzellenschicht-Stapels stoppt.
  13. Verfahren gemäß einem der Ansprüche 1 bis 12, ferner aufweisend: Implantieren von Dotieratomen in das Substrat nach dem Bilden der ersten Auswählstruktur und der zweiten Auswählstruktur und vor dem Entfernen des Teils des ladungsspeichernden Speicherzellenschicht-Stapels, wodurch ein erster Source-/Drain-Übergang und ein zweiter Source-/Drain-Übergang der Speicherzellanordnung in dem Substrat gebildet werden.
  14. Verfahren gemäß Anspruch 13, ferner aufweisend: Implantieren von Dotieratomen in das Substrat zwischen der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur nach dem Entfernen des Teils des ladungsspeichernden Speicherzellenschicht-Stapels, wodurch ein dritter Source-/Drain-Übergang der Speicherzellenanordnung gebildet wird.
  15. Verfahren gemäß einem der Ansprüche 1 bis 14, ferner aufweisend: Bilden einer elektrisch isolierenden Schicht zumindest auf der ersten Seitenwand und der zweiten Seitenwand des ladungsspeichernden Speicherzellenschicht-Stapels vor dem Bilden der ersten Auswählstruktur und der zweiten Auswählstruktur, wobei die Auswähl-Gates der ersten Auswählstruktur und der zweiten Auswählstruktur auf der elektrisch isolierenden Schicht gebildet werden.
  16. Verfahren gemäß einem der Ansprüche 1 bis 15, ferner aufweisend: Bilden einer Oxidschicht über Seitenwänden der ersten ladungsspeichernden Speicherzellstruktur und der zweiten ladungsspeichernden Speicherzellstruktur, die in einem Abstand zu den Auswählstrukturen angeordnet sind, nach Entfernen des Teils des ladungsspeichernden Speicherzellenschicht-Stapels; and Bilden einer elektrisch leitenden Schicht über der Oxidschicht zwischen der ersten ladungsspeichernden Speicherzellstruktur und der zweiten ladungsspeichernden Speicherzellstruktur.
  17. Verfahren gemäß Anspruch 16, wobei Bilden der Oxidschicht über den Seitenwänden der ersten ladungsspeichernden Speicherzellstruktur und der zweiten ladungsspeichernden Speicherzellstruktur aufweist: Abscheiden der Oxidschicht über der ersten Auswählstruktur und der zweiten Auswählstruktur und über und zwischen der ersten ladungsspeichernden Speicherzellstruktur und der zweiten ladungsspeichernden Speicherzellstruktur; Entfernen der Oxidschicht von über der ersten Auswählstruktur und der zweiten Auswählstruktur und der ersten ladungsspeichernden Speicherzellstruktur und der zweiten ladungsspeichernden Speicherzellstruktur, und Entfernen eines Teils der Oxidschicht zwischen der ersten ladungsspeichernden Speicherzellstruktur und der zweiten ladungsspeichernden Speicherzellstruktur.
  18. Verfahren gemäß Anspruch 17, wobei das Abscheiden der Oxidschicht ein ozonaktiviertes TEOS-Abscheidungsverfahren aufweist.
  19. Verfahren gemäß Anspruch 17 oder 18, wobei das Entfernen der Teils der Oxidschicht anisotropes Ätzen der Oxidschicht aufweist.
  20. Verfahren gemäß Anspruch 19, wobei das anisotrope Ätzen der Oxidschicht ein reaktives Ionen-Ätz-Verfahren aufweist.
  21. Verfahren gemäß einem der Ansprüche 16 bis 20, wobei das Bildender elektrisch leitenden Schicht über der Oxidschicht zwischen der ersten ladungsspeichernden Speicherzellstruktur und der zweiten ladungsspeichernden Speicherzellstruktur aufweist: Abscheiden eines elektrisch leitenden Materials über der ersten Auswählstruktur und der zweiten Auswählstruktur und über und zwischen der ersten ladungsspeichernden Speicherzellstruktur und der zweiten ladungsspeichernden Speicherzellstruktur; Entfernen des elektrisch leitenden Materials von über der ersten Auswählstruktur und der zweiten Auswählstruktur und der ersten ladungsspeichernden Speicherzellstruktur und der zweiten ladungsspeichernden Speicherzellstruktur.
  22. Verfahren gemäß einem der Ansprüche 16 bis 21, wobei das elektrisch leitendende Material Polysilizium aufweist.
  23. Verfahren zum Herstellen einer Speicherzellanordnung, aufweisend: Bilden eines ladungsspeichernden Speicherzellschicht-Stapels über einem Substrat; Bilden einer ersten Auswählstruktur über der ersten Seitenwand und einer zweiten Auswählstruktur über der zweiten Seitenwand des ladungsspeichernden Speicherzellschicht-Stapels, wobei die erste Auswählstruktur und die zweite Auswählstruktur jeweils ein Auswähl-Gate aufweisen, das als ein Spacer eingerichtet ist und neben der jeweiligen Seitenwand des ladungsspeichernden Speicherzellschicht-Stapels angeordnet ist; Entfernen eines Teils des ladungsspeichernden Speicherzellenschicht-Stapels zwischen der ersten Auswählstruktur und der zweiten Auswählstruktur nach Bilden der ersten Auswählstruktur und der zweiten Auswählstruktur, wodurch einer erste ladungsspeichernde Speicherzellenstruktur und eine zweite ladungsspeichernde Speicherzellenstruktur gebildet werden; Bilden einer Oxidschicht über Seitenwänden der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur, die in einem Abstand zu den Auswählstrukturen angeordnet sind, nach Entfernen des Teils des ladungsspeichernden Speicherzellenschicht-Stapels; und Bilden einer elektrisch leitenden Schicht über der Oxidschicht zwischen der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur.
  24. Verfahren gemäß Anspruch 23, wobei das Bilden der Oxidschicht über den Seitenwänden der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur aufweist: Abscheiden der Oxidschicht über der ersten Auswählstruktur und der zweiten Auswählstruktur und über und zwischen der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur; Entfernen der Oxidschicht von über der ersten Auswählstruktur und zweiten Auswählstruktur und der ersten ladungsspeichernden Speicherzellenstruktur und zweiten ladungsspeichernden Speicherzellenstruktur; und Entfernen eines Teils der Oxidschicht zwischen der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur.
  25. Verfahren gemäß Anspruch 23 oder 24, wobei das Bilden der elektrisch leitenden Schicht über der Oxidschicht zwischen der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur aufweist: Abscheiden eines elektrisch leitenden Materials über der ersten Auswählstruktur und der zweiten Auswählstruktur und über und zwischen der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur; Entfernen des elektrisch leitenden Materials von über der ersten Auswählstruktur und der zweiten Auswählstruktur und der ersten ladungsspeichernden Speicherzellenstruktur und der zweiten ladungsspeichernden Speicherzellenstruktur.
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