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Gebiet der vorliegenden Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung integrierte Schaltungen und betrifft insbesondere Halbleiterbauelemente, etwa Substratdioden, von SOI-Schaltungen, die in dem kristallinen Material des Substrats ausgebildet sind.
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Beschreibung des Stands der Technik
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Die Herstellung integrierter Schaltungen erfordert, dass eine große Anzahl an Schaltungselementen, etwa Transistoren und dergleichen, auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt werden. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, ASICS (anwendungsspezifische IC's), und dergleichen die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Source-Gebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, was zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, ist durch eine Gateelektrode gesteuert, die über dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an der Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht bei Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten von MOS-Transistoren. Damit wird auf Grund des zuletzt genannten Aspekts die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
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Im Hinblick auf eine weitere Leistungssteigerung von Transistoren wurde zusätzlich zu weiteren Vorteilen die SOI-(Halbleiter- oder Silizium-auf-Isolator-)Architektur zunehmend für die Herstellung von MOS-Transistoren auf Grund ihrer Eigenschaften einer geringeren parasitären Kapazität der pn-Übergänge eingesetzt, wodurch höhere Schaltgeschwindigkeiten im Vergleich zu Vollsubstrattransistoren möglich sind. In SOI-Transistoren ist das Halbleitergebiet, in welchem die Drain- und Sourcegebiete sowie das Kanalgebiet angeordnet sind, wobei dieses auch als Körper bezeichnet wird, dielektrisch eingeschlossen. Diese Konfiguration liefert deutliche Vorteile, führt jedoch zu einer Reihe von Problemen. Im Gegensatz zum Körpergebiet von Vollsubstratbauelementen, das elektrisch mit dem Substrat verbunden ist und wodurch somit das Anlegen eines spezifizierten Potentials an das Substrat die Körperbereiche von Vollsubstrattransistoren auf einem spezifizierten Potential hält, ist das Körpergebiet von SOI-Transistoren nicht mit einem spezifizierten Referenzpotential verbunden, und somit kann sich das Potential des Körpers frei einstellen auf Grund der sich ansammelnden Minoritätsladungsträger, sofern nicht geeignete Gegenmaßnahmen getroffen werden.
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Ein weiteres Problem in Hochleistungsbauelementen, etwa Mikroprozessoren und dergleichen, ist eine effiziente bauteilinterne Temperaturbewältigung auf Grund der ausgeprägten Wärmeerzeugung. Auf Grund der geringeren Wärmeleitfähigkeit von SOI-Bauelementen, was durch die vergrabene isolierende Schicht hervorgerufen wird, ist die entsprechende Erfassung der aktuellen Temperatur in SOI-Bauelementen von besonderer Bedeutung.
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Typischerweise wird für thermische Sensoranwendungen eine geeignete Diodenstruktur eingesetzt, wobei die entsprechende Charakteristik der Diode das Erhalten von Information über die thermischen Bedingungen in der Nähe der Diodenstrukturen ermöglicht. Die Empfindlichkeit und die Genauigkeit der entsprechenden Messdaten, die auf der Grundlage der Diodenstruktur erhalten werden, hängt deutlich von der Diodencharakteristik, d. h. von der Strom/Spannungscharakteristik der Diode ab, die wiederum von der Temperatur und anderen Parametern abhängig ist. Für das thermische Erfassen ist es daher typischerweise wünschenswert, eine im Wesentlichen „ideale” Diodencharakteristik bereitzustellen, um damit eine genaue Abschätzung der Temperaturbedingungen innerhalb des Halbleiterbauelements zu ermöglichen. In SOI-Bauelementen wird eine entsprechende Diodenstruktur, d. h. ein entsprechender pn-Übergang, häufig in dem Substratmaterial hergestellt, das unter der vergrabenen isolierenden Schicht angeordnet ist, über welcher die „aktive” Halbleiterschicht ausgebildet ist, die zur Herstellung von Transistorelementen verwendet wird. Somit sind zumindest einige zusätzliche Prozessschritte erforderlich, beispielsweise zum Ätzen durch die Halbleiterschicht oder ein entsprechendes Grabenisolationsgebiet und durch die vergrabene isolierende Schicht, um das kristalline Substratmaterial freizulegen. Andererseits ist der Prozessablauf zur Herstellung der Substratdiode typischerweise so gestaltet, dass dieser einen hohen Grad an Kompatibilität zur der Prozesssequenz besitzt, die zur Herstellung der eigentlichen Schaltungselemente angewendet wird, etwa der Transistorstrukturen, ohne dass negative Auswirkungen auf die eigentlichen Schaltungselemente ausgeübt werden.
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In anderen Fällen müssen ggf. Schaltungselemente in dem kristallinen Substratmaterial auf der Grundlage geeignet gestalteter pn-Übergänge hergestellt werden, ohne dass unerwünschter Weise zu der gesamten Prozesskomplexität beigetragen wird. Somit werden die Schaltungselemente, die in dem Substratmaterial aufzubauen sind, typischerweise unter einem hohen Grad an Kompatibilität zu den üblichen Fertigungssequenzen für die Schaltungselemente aufgebaut, die in und über der aktiven Halbleiterschicht erzeugt werden, die auf dem vergrabenen isolierenden Material ausgebildet sind. Typischerweise werden die pn-Übergänge der Schaltungselemente in dem kristallinen Substratmaterial auf Basis von Implantationsprozessen erzeugt, die auch in der aktiven Halbleiterschicht ausgeführt werden, um damit die tiefen Drain- und Sourcegebiete herzustellen, so dass eine sehr effizienter Fertigungsablauf ermöglicht wird. In diesem Falle wird eine Öffnung typischerweise so gebildet, dass diese sich auf die vergrabene isolierende Schicht in das kristalline Substratmaterial erstreckt, bevor der entsprechende Implantationsprozess ausgeführt wird. Somit kann die Dotierstoffsorte in das kristalline Substratmaterial, d. h. in dem Bereich, der durch die Öffnung freigelegt ist, eingeführt werden, so dass entsprechende pn-Übergänge im Wesentlichen zu den Seitenwänden der Öffnung ausgerichtet sind, wodurch auch eine gewisse „Überlappung” auf Grund der Natur der Implantationsprozesse und auf Grund der nachfolgenden Ausheizprozesse auftritt, die typischerweise zum Aktivieren der Dotierstoffsorte in den Drain- und Sourcegebieten der Transistoren und auch zum Rekristallisieren von durch Implantation hervorgerufenen Schäden erforderlich sind. Während der weiteren Bearbeitung des Halbleiterbauelements, beispielsweise durch Ausführen geeigneter nasschemischer Ätzprozesse und Reinigungsprozesse werden jedoch die lateralen Abmessungen der Öffnung auf Grund einer Wechselwirkung mit den aggressiven nasschemischen Ätzchemien vergrößert. Der resultierende Materialabtrag von Seitenwänden der Öffnung kann ebenfalls einen deutlichen Einfluss auf entsprechende pn-Übergänge ausüben, die in dem kristallinen Substratmaterial erzeugt sind, wie dies nachfolgend detaillierter mit Bezug zu den 1a bis 1c erläutert ist.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100, das ein SOI-Bauelement repräsentiert. Das Halbleiterbauelement 100 umfasst ein Substrat 101, das zumindest in einen oberen Teil davon ein im Wesentlichen kristallines Substratmaterial 102 aufweist, das gemäß den Bauteilerfordernissen vordotiert sein kann. Beispielsweise ist in dem Substratmaterial 102 eine geeignet lokal beschränkte Konzentration eines p-Dotiermittels oder eines n-Dotiermittels und dergleichen eingebaut. Z. B. enthält, wie gezeigt ist, das kristalline Substratmaterial 102 ein n-Wannen-Gebiet bzw. Potentialtopfgebiet 102a, wie es zur Herstellung von Schaltungselementen, etwa einer Substratdiode und dergleichen, erforderlich ist. Des weiteren ist eine vergrabene Siliziumdioxidschicht 103 auf dem kristallinen Substratmaterial 102 ausgebildet, woran sich eine Halbleiterschicht 104 anschließt, die typischerweise in Form einer Siliziumschicht vorgesehen ist, die jedoch auch andere Komponenten, etwa Germanium, Kohlenstoff und dergleichen, zuminderst in gewissen Bauteilbereichen, aufweist. Das Halbleiterbauelement 100 umfasst ein erstes Halbleitergebiet 110, das in dem gezeigten Beispiel eine Substratdiode 130 aufweist, die einen pn-Übergang 102p enthält. Wie zuvor erläutert ist, wird die Substartdiode 130 und damit insbesondere der pn-Übergang 102p als eine Temperaturüberwachung zum Bewerten der Temperatur des Halbleiterbauelements 100 in einer lokal aufgelösten Weise verwendet. Folglich besitzen die elektronischen Eigenschaften des pn-Übergangs 102p einen wesentlichen Einfluss auf die Genauigkeit eines zugehörigen Temperatursignals, das auf der Grundlage der Substratdiode 130 gewonnen wird. Der pn-Übergang 102p ist durch ein stark p-dotiertes Gebiet 132 gebildet, das in dem leicht n-dotierten Wannengebiet 102a eingebettet ist. Ferner ist ein stark n-dotiertes Gebiet 131 vorgesehen und dient als ein Kontaktbereich für eine Kathode der Substratdiode 130. In dem in 1a gezeigten Fertigungsstadium sind Öffnungen 103a, 103b in der vergrabenen isolierenden Schicht 103 und in der Halbleiterschicht 104 oder einem entsprechenden Isolationsgebiet 105, das in der Schicht 104 vorgesehen ist, um in lateraler Weise das erste und das zweite Bauteilgebiet 110, 120 abzugrenzen, ausgebildet.
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Andererseits sind in dem Bauteilgebiet 120 ein oder mehrere Transistoren 140 in und über der Halbleiterschicht 104 gemäß den gesamten Bauteilerfordernissen vorgesehen. In dem gezeigte Beispiel ist eine planare Konfiguration dargestellt und enthält eine Gateelektrodenstruktur 141, die ein Elektrodenmaterial 141a, etwa ein Polysiliziummaterial und dergleichen, in Verbindung mit einem Gatedielektrikumsmaterial 141b aufweist, das das Elektrodenmaterial 141a von einem Kanalgebiet 143 trennt, das in der Halbleiterschicht 104 lateral zwischen Drain- und Sourcegebieten 142 angeordnet ist. Des weiteren umfasst die Gateelektrodenstruktur 141 eine Abstandshalterstruktur 141c, die einen geeigneten Aufbau besitzt, so dass diese als eine Implantationsmaske während einer Implantationssequenz 106 dient, um die Dotierstoffsorte der Drain- und Sourcegebiete 142 einzuführen.
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Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Das Substrat 101 wird so vorgesehen, dass es die vergrabene Oxidschicht 103 enthält, die auf dem kristallinen Substratmaterial 102 gebildet ist, während die Halbleiterschicht 104 auf der vergrabenen isolierenden Schicht 103 ausgebildet ist, das auf der Grundlage gut etablierter Scheibenverbundtechniken, aufwendiger Implantations- und Oxidationsprozesse und dergleichen gelingt. Daraufhin wird die Isolationsstruktur 105 in Form einer flachen Grabenisolation unter Anwendung gut etablierter Lithographie-, Ätz-, Abscheide- und Einebnungstechniken hergestellt, um damit Isolationsgräben zu erhalten, die mit einem geeigneten dielektrischen Material, etwa Siliziumdioxid, gefüllt sind. Vor oder nach der Herstellung der Isolationsstruktur 105 wird die grundlegende Dotierstoffkonzentration des n-Wannen-Gebiets 102a festgelegt, beispielsweise durch Ionenimplantation. Als nächstes werden geeignete Materialien für die Gateelektrodenstruktur 141 des Transistors 140 bereitgestellt, beispielsweise durch komplexe Oxidations- und/oder Abscheidetechniken, um das Gatedielektrikumsmaterial 141b bereitzustellen, woran sich das Abscheiden des Gateelektrodenmaterials 141, etwa in Form von Polysilizium und dergleichen, anschließt. Auf der Grundlage moderner Lithographie- und Ätztechniken werden diese Materialien so strukturiert, dass die Gateelektrode 141 entsteht. Daraufhin werden geeignete Implantationsprozesse ausgeführt, um eine gewünschte Dotierstoffkonzentration benachbart zu der Gateelektrodenstruktur 141 zu schaffen, möglicherweise auf der Grundlage von Abstandshalterelementen (nicht gezeigt). Daraufhin wird die Seitenwandabstandshalterstruktur 141c durch gut etablierte Techniken hergestellt, d. h. durch Abscheiden eines Ätzstoppmaterials (nicht gezeigt), etwa von Siliziumdioxid, woran sich das Abscheiden eines Siliziumnitridmaterials anschließt, das dann durch anisotrope Techniken geätzt wird. Es sollte beachtet werden, dass die Abstandshalterstruktur 141c zwei oder mehr einzelne Abstandshalterelemente enthält, wenn ein entsprechendes komplexes Dotierstoffprofil für die Drain- und Sourcegebiete 142 erforderlich ist. Gemäß einer gut etablierten Prozessstrategie werden vor dem Einbau der endgültigen Dotierstoffkonzentration der Drain- und Sourcegebiete 142 die Öffnungen 103a, 103b hergestellt, was durch geeignetes Abdecken des zweiten Bauteilgebiets 120 durch eine Ätzmaske gelingt, die ebenfalls die gewünschte laterale Große und Position der Öffnungen 103a, 103b in dem ersten Bauteilgebiet 110 festlegt. Daraufhin wird ein ansiotroper Ätzprozess ausgeführt, beispielsweise um durch die Halbleiterschicht 104 oder deren Isolationsstruktur 105 zu ätzen und um die vergrabene isolierende Schicht 103 zu ätzen, um damit Bereiche eines n-Wannen-Gebiets 102a freizulegen, die die Gebiete 131 bzw. 132 freilegen. Nach dem Ätzprozess zur Herstellung der Öffnung 103a, 103b wird die Ätzmaske durch einen geeigneten Abtragungsprozess entfernt. Es sollte beachtet werden, dass die Ätzmaske in Form eines Hartmaskenmaterials in Verbindung mit Lackmaterialien abhängig von der gesamten Prozessstrategie bereitgestellt werden kann. Beispielsweise wird Polysiliziummaterial als ein Hartmaskenmaterial effizient angewendet, das dann auf der Basis geeigneter Ätztechniken entfernt wird, wobei dennoch das zweite Bauteilgebiet 120 etwa auf der Grundlage einer Lackmaske abgedeckt ist. Daraufhin wird die weitere Bearbeitung fortgesetzt, indem eine Sequenz aus Implantationsprozessen ausgeführt wird. In dem gezeigten Beispiel sei angenommen, dass der Transistor 140 einen p-Kanaltransistor repräsentiert, in welchem die Drain- und Sourcegebiete 142 auf der Grundlage eines p-Dotierstoffmaterials während des Implantationsprozesses 106 gebildet werden, wobei gleichzeitig das p-Gebiet 132 in der n-Wanne 102a erzeugt wird. Zu diesem Zweck wird eine Implantationsmaske 107, etwa eine Lackmaske und dergleichen, vorgesehen, um den Transistor 140 und die Öffnung 103a freizulegen, während die Öffnung 103b abgedeckt ist. In dem gezeigten Beispiel kann ein entsprechender Implantationsprozess vor dem Prozess 106 ausgeführt worden sein, indem eine geeignete Maske zum Abdecken der Öffnung 103a des Transistors 140 verwendet wurde, während entsprechende n-Kanaltransistoren (nicht gezeigt) und die Öffnung 103b abgedeckt sind, die somit als eine Implantationsmaske zur Herstellung des n-dotierten Gebiets 131 und der Drain- und Sourcegebiete der freiliegenden n-Kanaltransistoren dienen. In anderen Fällen wird das n-dotierte Gebiet 131 und jeweilige Drain- und Sourcegebiete von n-Kanaltransistoren nach dem Implantationsprozess 106 hergestellt.
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Folglich entspricht die Dotierstoffkonzentration des Gebiets 132 im Wesentlichen der Dotierstoffkonzentration von tiefen Drain- und Sourcebereichen des Gebiets 142 des Transistors 140. Aus diesem Grunde sind die Eigenschaften des pn-Übergangs 102p durch Prozessbedingungen festgelegt, die zum Erreichen eines gewünschten Dotierstoffprofils für die Drain- und Sourcegebiete 142 des Transistors 140 erforderlich sind. Daraufhin werden typischerweise geeignet gestaltete Ausheizprozesse ausgeführt, um die Dotierstoffsorte zu aktivieren und durch Implantation hervorgerufene Schäden zu rekristallisieren. Auf Grund der Natur des Implantationsprozesses 106 und auf Grund der nachfolgenden Ausheizprozesse wird der pn-Übergang 102p „nach außen” getrieben, wie dies durch die gestrichelte Linie 102f angezeigt ist, so dass ein gewisser Grad an Überlappung zwischen der Schicht 103 und dem stark dotierten Gebiet 132 abhängig von den Prozessparametern der zuvor ausgeführten Prozesssequenz entsteht. Somit kann die Größe der resultierenden Überlappung im Wesentlichen durch die Prozessparameter bestimmt werden, die typischerweise so gewählt sind, dass gute Eigenschaften für die Drain- und Sourcegebiete 142 erreicht werden, insbesondere, wenn sehr größenreduzierte Transistorbauelemente betrachtet werden. Beispielsweise beträgt in komplexen planaren Transistorkonfigurationen eine Gatelänge, d. h. in 1a die horizontale Abmessung des Elektrodenmaterials 141a, ungefähr 50 nm und weniger, wodurch ebenfalls gut definierte Eigenschaften der Drain- und Sourcegebiete 142 erforderlich sind. Z. B. wird eine ausgeprägte Dotierstoffdiffusion in den Drain- und Sourcegebieten 142 typischerweise vermieden, um einen gewünschten steilen Dotierstoffgradienten für die Drain- und Sourcegebiete 142 zu erhalten.
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Danach wird die weitere Bearbeitung fortgesetzt, indem weitere Fertigungsschritte ausgeführt werden, wie sie zur Fertigstellung der grundlegenden Transistorstruktur in dem Bauteilgebiet 120 erforderlich sind. Insbesondere werden eine oder mehrere aufwendige nasschemische Reinigungs- oder Ätzprozesse ausgeführt, um freiliegende Oberflächenbereiche des Bauelements 100 für die Herstellung eines Metallsilizids in den Drain- und Sourcegebieten 142 und möglicherweise in der Gateelektrodenstruktur 141 vorzubereiten, wodurch auch entsprechende Metallsilizidbereiche in den Gebieten 131, 132 erzeugt werden. Typischerweise wird das Vorsehen eines Metallsilizid notwendig, um den Gesamtkontaktwiderstand des Transistors 140 und auch der Diode 120 zu verringern.
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1b zeigt schematisch das Halbleiterbauelement 100 während eines nasschemischen Ätzprozesses 108, der typischerweise so gestaltet wird, dass Oxid von freiliegenden Siliziumoberflächen abgetragen wird, um damit bessere Oberflächenbedingen während des nachfolgenden Silizidierungsprozesses zu schaffen. Während des nasschemischen Prozesses 108 werden folglich auch freiliegende Seitenwandbereiche 103s zumindest der vergrabenen isolierenden Schicht 103 in den Öffnungen 103a, 103b angegriffen, wodurch ein gewisser Grad an Materialabtrag hervorgerufen wird. In dem gezeigten Beispiel erleiden auch die Seitenwandbereiche 105s der Isolationsstruktur 105 einen gewissen Grad an Materialverlust. Somit geben die Seitenwände 103s, 105s der Öffnungen 103a, 103b, die während des Implantationsprozesses 106 (siehe 1a) als Implantationsmasken dienen, einen mehr oder minder ausgeprägten Bereich der dotierten Gebiete 131, 132, wie dies durch die gestrichelten Linien 103r angegeben ist. Die Vergrößerung zumindest der Öffnung 103a übt einen Einfluss auf die schließlich erhaltenen Eigenschaften des pn-Übergangs 102p nach der Ausbildung eines Metallsilizidmaterials aus.
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1c zeigt schematisch das Halbleiterbauelement
100 in einer weiter fortgeschrittenen Fertigungsphase, in der Metallsilizidgebiete
144 in den Transistor
140 und Metallsilizidgebiete
134 in den dotierten Gebieten
132,
131 der Substratdiode
130 gebildet sind. Auf Grund des vorhergehenden Materialabtrags an den Seitenwänden
103s kann sich das Metallsilizidgebiet
134 in Richtung des pn-Übergangs
102p erstrecken und kann sogar zu einem Kurzschluss bei den kritischen Gebieten
102c führen, woraus sich ein vollständiger Ausfall der Substratdiode
130 ergeben kann. Selbst wenn das Metallsilizid
134 sich nicht über den pn-Übergang
102p in den kritischen Bereichen
102c hinaus erstreckt, findet eine deutliche Modifizierung der Übergangseigenschaften auf Grund der geringen lateralen Größe des Übergangsgebiets
102p statt. Dies kann insbesondere die elektronischen Eigenschaften komplexer pn-Übergänge beeinflussen, die gemäß einer Prozesssequenz erzeugt sind, wie sie zuvor beschrieben ist, wenn sehr aufwendige Transistorelemente betrachtet werden. Folglich kann sich ein mehr oder minder modifiziertes Verhalten der Diodencharakteristik der Substratdiode
130 ergeben, wodurch die Zuverlässigkeit der Information beeinträchtigt wird, die auf der Grundlage der Substratdiode
130 gewonnen wird. Ein ähnliches Verfahren wie zu
1a–c beschrieben ist aus der
DE 10 2007 004 859 A1 bekannt
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Die
DE 10 2008 011 816 A1 offenbart SOI-Substratdioden auf der Grundlage von Si/Ge-Material, das im Substratmaterial gebildet wird, wobei gleichzeitig Si/Ge-Source/Drain-Gebiete eines Transistors gebildet werden. Die Dotierung der Dioden- und der Source/Drain-Gebiete erfolgt in einem nachfolgenden Implantationsschritt.
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Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Halbleiterbauelemente und Techniken zur Herstellung geeigneter pn-Übergänge für Substratdioden in kristallinem Substratmaterial von SOI-Bauelementen, wobei eines oder mehrere der oben genannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
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Erfindungsgemäß wird die Aufgabe der vorliegenden Erfindung die Verfahren und durch die Vorrichtung der unabhängigen Ansprüche gelöst.
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Überblick über die Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung Techniken und Halbleiterbauelemente, in denen verbesserte pn-Übergänge in dem kristallinen Substratmaterial von SOI-Bauelementen, beispielsweise für Substratdioden, hergestellt werden, ohne dass speziell gestaltete Implantationsprozesse erforderlich sind, um damit dem unerwünschten Materialabtrag bei der Herstellung von Metallsilizidgebieten Rechnung zu tragen. Zu diesem Zweck wird der interessierende pn-Übergang in dem kristallinen Substratmaterial auf der Grundlage einer Aussparung erzeugt, die zumindest teilweise mit einem dotierten Halbleitermaterial gefüllt wird. Folglich können die Eigenschaften des resultierenden pn-Übergangs auf der Grundlage einer geeigneten Dimensionierung und Gestaltung der entsprechenden Aussparung und durch das Auswählen geeigneter Prozessparameter für den Abscheideprozess, z. B. für einen selektiven epitaktischen Aufwachsprozess, eingestellt werden, um damit eine gewünschte Konzentration einer Dotierstoffsorte einzubauen. In einigen anschaulichen hierin offenbarten Aspekten können die resultierenden Übergangseigenschaften und damit das elektronische Verhalten einer Substratdiode weiter eingestellt werden, indem die grundlegende Materialzusammensetzung des in-situ-dotierten Halbleitermaterials geeignet ausgewählt wird, so dass Leckströme reduziert werden und eine bessere Diodencharakteristik erreicht wird. Beispielsweise kann eine Silizium/Germanium-Legierung als ein in-situ-dotiertes Material vorgesehen werden, um damit eine Diode mit geringem Leckstrom und einem geringeren Spannungsabfall zu erhalten. Gemäß den hierin offenbarten Prinzipien kann somit der pn-Übergang an einer beliebigen lateralen Position angeordnet werden, um eine unerwünschte Wechselwirkung des pn-Übergangs während eines nachfolgenden Silizidierungsprozesses zu vermeiden, die ansonsten in konventionellen Strategien auftritt, in denen der pn-Übergang durch Ionenimplantation durch eine entsprechende Öffnung in dem dielektrischen Material gebildet wird. Ein gewünschter Grad an Überlappung in dem stark dotierten Gebiet, das auf der Grundlage des dotierten Halbleitermaterials zu bilden ist, und der vergrabenen isolierenden Schicht kann erreich werden, indem isotrope Ätztechniken angewendet werden, wobei der Grad an Unterätzung des dielektrischen Materials somit für eine gewünschte hohe Prozesssicherheitsgrenze während des nachfolgenden Silizidierungsprozesses sorgt.
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Ein erfindungsgemäßes Verfahren betrifft das Herstellen eines Halbleiterbauelements. Das Verfahren umfasst das Bilden einer Öffnung durch eine vergrabene isolierende Schicht des Halbleiterbauelements, um einen Teil eines kristallinen Materials eines Substrats des Halbleiterbauelements freizulegen. Das Verfahren umfasst ferner das Bilden einer Aussparung in einem Teil des kristallinen Materials durch die Öffnung hindurch, wobei die Aussparung eine größere laterale Abmessung im Vergleich zu der Öffnung besitzt. Das Verfahren umfasst ferner das Bilden eines Halbleitermaterials in der Aussparung, wobei zumindest ein Teil des Halbleitermaterials eine Dotierstoffsorte aufweist, um einen pn-Übergang mit dem kristallinen Material zu bilden. Schließlich wird ein Metallsilizid auf der Grundlage des Halbleitermaterials hergestellt.
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Ein noch weiteres erfindungsgemäßes Verfahren betrifft das Herstellen einer Substratdiode eines SOI-Halbleiterbauelements. Das Verfahren umfasst das Bilden einer Öffnung in einer vergrabenen isolierenden Schicht, die auf einem kristallinen Substrat des Halbleiterbauelements gebildet ist. Das Verfahren umfasst ferner das Bilden einer Aussparung in dem kristallinen Substratmaterial durch die Öffnung hindurch und das Füllen zumindest eines Teils der Aussparung mit einem in-situ dotierten Halbleitermaterial, derart, dass ein pn-Übergang der Substratdiode bereitgestellt wird. Schließlich wird ein Silizid so gebildet, dass es elektrisch mit dem dotierten Halbleitermaterial in Verbindung ist.
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Ein erfindungsgemäßes Halbleiterbauelement umfasst ein erstes dotiertes Gebiet, das lateral in einem kristallinen Substratmaterial eingebettet ist und eine Halbleiterlegierung aufweist. Ein zweites dotiertes Gebiet ist in dem kristallinen Substratmaterial ausgebildet, wobei das erste und das zweite dotierte Gebiet einen pn-Übergang einer Substratdiode bilden. Das Halbleiterbauelement umfasst ein Metallsilizid, das in einem Teil des ersten dotierten Gebiets ausgebildet ist, und enthält eine vergrabene isolierende Schicht, die auf kristallinen Substratmaterial gebildet ist, wobei die vergrabene isolierende Schicht eine Öffnung aufweist, die sich zu dem Metallsilizid erstreckt.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis 1c schematisch Querschnittsansichten eines konventionellen SOI-Bauelements während diverser Fertigungsphasen bei der Herstellung einer Substratdiode in einem kristallinen Substratmaterial zusammen mit Drain- und Sourcegebieten von Transistorelementen auf der Grundlage konventioneller Techniken zeigen;
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2a bis 2g schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn eine Substratdiode gemäß anschaulicher Ausführungsformen hergestellt wird, wobei der pn-Übergang auf der Grundlage eines Ätzprozesses mit einer anschließenden selektiven Aufwachstechnik gebildet wird; und
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2h bis 2p schematisch Querschnittsansichten des Halbleiterbauelements gemäß weiterer anschaulicher Ausführungsformen zeigen, in denen das in-situ-dotierte Halbleitermaterial für die pn-Übergangssubstratdiode während einer Sequenz gebildet wird, um eine eingebettete Halbleiterlegierung in einem Transistor herzustellen, um damit das Leistungsverhalten des Transistors durch Hervorrufen einer Verformung in dem Kanalgebiet zu verbessern.
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Detaillierte Beschreibung
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Im Allgemeinen stellt die Erfindung Techniken und Halbleiterbauelemente bereit, in denen der pn-Übergang eines Schaltungselements, d. h. in einer anschaulichen Ausführungsform, einer Substratdiode auf der Grundlage eines in-situ-dotierten Halbleitermaterials hergestellt wird, das in eine geeignet gestaltete und dimensionierte Aussparung in dem Substratmaterial eingefüllt wird. Auf diese Weise können die Eigenschaften des pn-Übergangs der Substratdiode in einer sehr vorhersagbaren Weise bereitgestellt werden, ohne dass eine Beeinflussung durch einen ausgeprägten Materialverlust erfolgt, der durch nasschemische Ätz- und Reinigungsprozesse hervorgerufen wird, die vor dem eigentlichen Ausbilden eines Metallsilizids auszuführen sind. Anders ausgedrückt, durch Bereitstellen einer Aussparung in dem Substratmaterial an der Unterseite einer entsprechenden Öffnung, die in der Grabenisolation oder Halbleitermaterial ausgebildet ist, wird ein gewünschter lateraler Abstand eines pn-Übergangs auf der Grundlage von Prozessparametern des Ätzprozesses zur Herstellung der Aussparung eingestellt. Somit kann durch Auswahl einer geeigneten lateralen Ätzrate während des Ätzprozesses für die Aussparung ein ausreichend großer Abstand zwischen einem Metallsilizid und einem pn-Übergang erreicht werden, wodurch eine höhere Robustheit der pn-Übergangseigenschaften im Hinblick auf einen entsprechenden ungewünschten Materialabtrag vor dem eigentlichen Herstellen des Metallsilizids erreicht wird, wie dies auch zuvor mit Bezug zu den 1a bis 1c erläutert ist. Zusätzlich zum Verringern der Bauteilvariabilität können andere elektronische Eigenschaften des resultierenden pn-Übergangs unter Anwendung einer geeigneten in-situ dotierten Halbleitermaterials eingestellt werden, etwa durch eine Halbleiterlegierung für siliziumbasierte Bauelemente, um damit das gewünschte Diodenverhalten zu erreichen. In einigen anschaulichen Ausführungsformen wird das in-situ dotierte Halbleitermaterial in Form einer Silizium/Germanium-Legierung bereitgestellt, die im Allgemeinen zu einem geringeren Diodenleckstrom und zu einer geringeren Durchlassspannung im Vergleich zu konventionellen Siliziumdioden führt. In anderen Fällen werden andere geeignete Halbleitermaterialien, etwa Siliziumkarbid und dergleichen, in Verbindung mit einer darin eingebauten in-situ-Dotierung bereitgestellt, um die Eigenschaften der resultierenden Substratdiode in geeigneter Weise einzustellen. In einigen anschaulichen Ausführungsformen wird die Fertigungssequenz zum Bereitstellen des in-situ-dotierten Halbleitermaterials für die Substratdiode unabhängig von der Fertigungssequenz zur Herstellung von Transistorelementen ausgeführt, wodurch ein hoher Grad an Flexibilität insbesondere für das Einstellen der Transistoreigenschaften erreicht wird, ohne dass die gewünschte Diodencharakteristik beeinflusst wird. Zu diesem Zweck wird der Prozess zur Herstellung einer Aussparung in dem Substratmaterial und zu dessen Füllung mit dem in-situ-dotierten Halbleitermaterial während einer beliebigen geeigneten Fertigungsablaufs ausgeführt. In diesem Falle können gut etablierte Prozesstechniken eingesetzt werden, beispielsweise selektive epitaktische Aufwachsrezepte, die häufig angewendet werden, um ein eingebettetes verformungsinduzierendes Halbleitermaterial in komplexen Halbleiterbauelementen vorzusehen. Somit können auch in diesem Falle verfügbarere Ressourcen und Fertigungsstrategien für die Herstellung der Substratdiode eingesetzt werden, wodurch die gesamte Prozesskomplexität nicht in unerwünschter Weise vergrößert wird.
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In anderen hierin offenbarten anschaulichen Ausführungsformen wird der Prozess zur Herstellung des pn-Übergangs der Substratdioden mit einem hohen Grade an Kompatibilität zu der Fertigungssequenz zur Herstellung einer Halbleiterlegierung in Drain- und Sourcegebieten von Transistorelementen ausgeführt, wodurch eine sehr effiziente Prozessabfolge erreicht wird, wobei dennoch deutlich bessere Eigenschaften der resultierenden Substratdiode erhalten werden.
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Unabhängig von den Fertigungsstrategien erhält in einigen anschaulichen Ausführungsformen das in-situ-dotierte Halbleitermaterial eine geeignet gestaltete Schicht, um damit die weitere Bearbeitung, etwa im Hinblick auf das Herstellen eines Metallsilizids, weiter zu verbessern. D. h., es wird eine Deckschicht mit einer geeigneten Materialzusammensetzung bereitgestellt, um damit ein gewünschtes stabiles Metallsilizid zu schaffen, in dem etwa die Siliziumkonzentration in dem Deckmaterial und dergleichen eingestellt wird. Auf diese Weise besitzt das Halbleitermaterial bessere Eigenschaften im Hinblick auf die Substratdiode und bietet auch bessere Bedingungen während der Silizidbildung durch geeignete Auswahl der Zusammensetzung des Deckmaterials.
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Mit Bezug zu den 2a bis 2p werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei bei Bedarf auch auf die 1a bis 1c verwiesen wird.
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2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201 mit einem kristallinen Substratmaterial 202. Des weiteren ist eine vergrabene isolierende Schicht 203 auf dem kristallinen Substratmaterial 202 zumindest in einigen Bereichen des Halbleiterbauelements 200 vorgesehen, um eine SOI-Konfiguration zu erzeugen. Wie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist, besitzt das kristalline Substratmaterial 202 eine geeignete Dotierstoffkonzentration in dieser Fertigungsphase gemäß den gesamten Bauteilerfordernissen. In der gezeigten Ausführungsform ist ein Wannengebiet bzw. Potentialtopfgebiet 202a, etwa ein n-dotiertes Gebiet, in dem Material 202 ausgebildet, um einen geeigneten pn-Übergang für ein Schaltungselement zu erhalten, etwa für eine Substratdiode. Des weiteren umfasst das Halbleiterbauelement 200 eine Halbleiterschicht 204, die eine Isolationsstruktur 205 enthält, um unterschiedliche Bauteilgebietes des Bauelements 200 lateral voneinander zu trennen. Z. B. ist in 2a lediglich die Isolationsstruktur 205 der Halbleiterschicht 204 dargestellt, wobei zu beachten ist, dass ein Halbleitermaterial der Schicht 204 sich lateral zwischen benachbarten Isolationsstrukturen erstreckt, wie dies auch mit Bezug zu dem Halbleiterbauelement 100 erläutert ist oder wie dies nachfolgend detaillierter angegeben ist. In anderen Fällen ist das Wannengebiet 202a unter einem Halbleitermaterial der Deckschicht 204 ausgebildet, wenn dies für den Gesamtaufbau des Halbleiterbauelements 200 als geeignet erachtet wird. In der gezeigten Fertigungsphase ist eine Ätzmaske 209 über der Halbleiterschicht 204 gebildet und ist in geeigneter Weise so gestaltet, dass die laterale Größe und die Position von Öffnungen festgelegt wird, die noch durch die Schicht 204 hindurch zu bilden sind, beispielsweise durch die Isolationsstruktur 205, und durch die vergrabene isolierende Schicht 203. Die Ätzmaske 209 ist in Form eines beliebigen geeigneten Materials vorgesehen, etwa als ein dielektrisches Material, ein Polysiliziummaterial, ein Lackmaterial oder Kombinationen davon, wie dies auch zuvor erläutert ist.
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Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Das Substrat 201 mit dem kristallinen Material 202, die vergrabene isolierende Schicht 203 und die Halbleiterschicht 204, die die Isolationsstruktur 205 enthält, können auf der Grundlage von Fertigungstechniken aufgebaut werden, wie sie auch zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben sind. Des weiteren ist zu beachten, dass in anderen Bauteilbereichen (nicht gezeigt) andere Schaltungselemente, etwa Widerstände, Transistoren und dergleichen gemäß einer speziellen Fertigungstechnik bereitgestellt werden können. In ähnlicher Weise können sich diese Schaltungselemente in einer Fertigungsphase befinden, die mit der weiteren Bearbeitung zur Erzeugung eines pn-Übergangs in dem Wannengebiet 202a verträglich sind, beispielsweise können Gateelektroden von Feldeffekttransistoren, die in anderen Bauteilbereichen zu bilden sind, vorgesehen sein.
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Nach der Herstellung des n-Wannengebiets 202a und von Isolationsstrukturen in der Schicht 204, etwa der Isolationsstruktur 205, und möglicherweise nach der Herstellung der Schaltungskomponenten wird die Ätzmaske 209 auf der Grundlage von Abscheidetechniken in Verbindung mit geeigneten Lithographieprozessen hergestellt, wobei gut etablierte Techniken und Rezepte angewendet werden können. Daraufhin wird ein Ätzprozess 211 so ausgeführt, dass durch die Schicht 204, d. h. in der gezeigten Ausführungsform durch die Isolationsstruktur 205, und durch die vergrabene isolierende Schicht 203 geätzt wird. Zu diesem Zweck sind eine Vielzahl gut etablierter Ätzrezepte verfügbar, beispielsweise für siliziumdioxidbasierte Materialien, die selektiv in Bezug auf Silizium, Siliziumnitrid und dergleichen geätzt werden können.
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2b zeigt schematisch das Halbleiterbauelement 200 in eine weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Öffnungen 203a, 203b in den Schichten 203, 204 gebildet, um damit eine Verbindung zu dem Wannengebiet 202a herzustellen. Ferner ist eine Maskenschicht 212, die etwa in Form eines Siliziumnitridmaterials und dergleichen bereitgestellt ist, vorgesehen, so dass zumindest das Wannengebiet 202a der Öffnung 203b abgedeckt wird. Andererseits legt die Maskenschicht 212 zumindest einen Teil der Unterseite der Öffnung 203a während der weiteren Bearbeitung vor. Wie gezeigt, kann die Maskenschicht 212 auch zumindest auf einigen horizontalen Oberflächenbereichen der Halbleiterschicht 204 und der Isolationsstruktur 205 gebildet sein. Zu beachten ist, dass in anderen anschaulichen Ausführungsformen die Maskenschicht 212 auch an Seitenwänden der Öffnung 203a abhängig von der Ätzstrategie, die zum Strukturieren der Maskenschicht 212 eingesetzt wird, vorgesehen ist. In diesem Falle wird die zusätzliche Breite entsprechender Seitenwandabstandshalter (nicht gezeigt) berücksichtigt, indem eine laterale Abmessung einer Aussparung in geeigneter Weise eingestellt wird, die in dem Wannengebiet 202a auf der Grundlage der Öffnung 203a gebildet wird.
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Das in 2b gezeigte Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach dem Ätzprozess 211 (siehe 2a) wird die Maske 209 abgetragen, beispielsweise durch einen geeigneten Abtragungsprozess zum Entfernen des Materials der Maske 209 selektiv zu den darunter liegenden Materialien. Daraufhin wird die Maskenschicht 212 abgeschieden, beispielsweise durch CVD (chemische Dampfabscheidung) und dergleichen, woran sich ein Lithographieschritt zum Bereitstellen einer Maske (nicht gezeigt), etwa einer Lackmaske, anschließt, um die Schicht 212 zu strukturieren. Z. B. werden isotrope Ätztechniken eingesetzt, wenn das Material der Maskenschicht 212 im Wesentlichen vollständig von der Öffnung 203a zu entfernen ist. Zu diesem Zweck werden eine Vielzahl gut etablierter Ätzrezepte eingesetzt. Z. B. kann Siliziumnitridmaterial effizient auf der Grundlage heißer Phosphorsäure entfernt werden, ohne dass in unerwünschter Weise Siliziumdioxidmaterial, Siliziummaterial und dergleichen abgetragen wird. In anderen Fällen wird ein anisotroper Ätzprozess auf der Grundlage gut etablierter Ätzrezepte eingesetzt, was zu verbleibenden Seitenwandabstandshaltern (nicht gezeigt) in der Öffnung 203a führt.
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2c zeigt schematisch das Halbleiterbauelement 200, wenn dieses der Einwirkung einer Ätzumgebung 213 unterliegt. Die Ätzumgebung 213 kann auf der Grundlage einer plasmaunterstützten Umgebung einer nasschemischen Umgebung, und dergleichen eingerichtet werden, solange eine gewünschte laterale Ätzrate erreicht wird, um damit eine Aussparung 202c zu schaffen, die sich entsprechend einem gewünschten Betrag bis unter die vergrabene isolierende Schicht 203 erstreckt. Beispielsweise sind eine Vielzahl von Ätzchemien auf Chlorbasis oder Fluorbasis verfügbar und können für den Prozess 213 eingesetzt werden. In anderen Fällen können nasschemische Ätzrezepte, etwa auf der Grundlage einer geeigneten Base, etwa Kaliumhydroxid und dergleichen verwendet werden. Während des Ätzprozesses 213 wird, wie gezeigt ist, die laterale Ätzrate, die durch 213l bezeichnet ist, so gewählt, dass ein weiterer Materialabtrag in der Öffnung 203a, wie dies durch 203r angegeben ist, der während des weiteren Bearbeitens des Bauelements 200 auftreten kann, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist, in geeigneter Weise Berücksichtigung findet. D. h., ein gewisses Maß an Unterätzung 213u (siehe 2e) wird während der Herstellung der Aussparung 202c so erzeugt, dass ein ausreichender Abstand zwischen einem noch in der Aussparung 202c zu bildenden pn-Übergang und der Öffnung 203a auftritt, selbst wenn diese die größere laterale Messung 203r ist, so dass die resultierenden Eigenschaften des pn-Übergangs im Wesentlichen unabhängig von einem Silizidierungsprozess erreicht werden.
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2d zeigt schematisch das Halbleiterbauelement 200 in einer weiteren Fertigungsphase, in der das Bauelement 200 einer Abscheideumgebung 214 unterliegt, um zumindest teilweise die Aussparung 202c mit einem in-situ dotierten Halbleitermaterial zu füllen. In einer anschaulichen Ausführungsform wird die Abscheideumgebung 214 auf der Grundlage von Prozessparametern eingerichtet, die für eine ausgeprägte Materialabscheidung auf freiliegenden Oberflächenbereichen des kristallinen Materials 202a sorgen, wenn eine Abscheidung auf dielektrischen Oberflächenbereichen im Wesentlichen unterdrückt wird. In diesem Falle ist die Abscheidung auch als ein selektiver epitaktischer Aufwachsprozess bezeichnet. Zu diesem Zweck sind eine Vielzahl gut etablierter Abscheiderezepte verfügbar und können für diesen Zweck eingesetzt werden. In der gezeigten Ausführungsform wird eine p-Dotierstoffsorte eingebaut, um einen pn-Übergang mit dem verbleibenden Bereich des Wannengebiets 202a zu bilden. Es sollte jedoch beachtet werden, dass in anderen anschaulichen Ausführungsformen eine n-Dotierstoffsorte eingebaut wird, wenn dies zur Erzeugung eines entsprechenden pn-Übergangs erforderlich ist. Während des Abscheideprozesses 214 wird somit ein geeignetes Halbleitermaterial, etwa ein Siliziummaterial, möglicherweise in Verbindung mit anderen Komponenten, etwa Germanium, Kohlenstoff und dergleichen, eingebaut, wobei auch eine spezielle Menge an Vorstufengasen der Umgebung 214 zugeführt wird, um damit eine gewünschte Dotierstoffkonzentration zu erreichen. Die Zufuhr eines dotiermittelenthaltenden Vorstufengases zu der Abscheideumgebung 214 wird auch als eine in-situ-Dotierung bezeichnet. Während des Abscheideprozesses 214 können ein oder mehrere Prozessparameter weiter variiert werden, um damit in spezieller Weise die resultierende Charakteristik einer Substratdiode zu gestalten. Z. B. wird die Materialzusammensetzung des in die Aussparung 202c einfüllenden Halbleitermaterials geeignet angepasst, während in anderen Fällen zusätzlich oder alternativ zum Ändern der Materialzusammensetzung auch die Konzentration der Dotierstoffsorte variieren kann. Zu beachten ist, dass eine Variation der Dotierstoffkonzentration nicht als eine Änderung der grundlegenden Materialzusammensetzung verstanden wird, da typischerweise die Konzentration der Dotierstoffsorte eine oder mehrere Größenordnungen kleiner im Vergleich zur Konzentration von anderen Materialien ist. Wenn beispielsweise eine Silizium/Germanium-Legierung gebildet wird, sind die Konzentrationen der Siliziumsorte und der Germaniumsorte deutlich größer als die Konzentration einer Dotierstoffsorte, etwa von Bor, selbst wenn eine moderat hohe Dotierstoffkonzentration von 1020 bis 1022 cm–3 an dem jeweiligen pn-Übergang gewünscht ist.
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2e zeigt schematisch das Halbleiterbauelement 200 mit einem in-situ-dotierten Halbleitermaterial 232, das in der Aussparung 202c (siehe 2d) gebildet ist und sich in der gezeigten Ausführungsform auch in die Öffnung 203a erstreckt. In einer anschaulichen Ausführungsform umfasst das Halbeiterbauelement 232 eine Silizium/Germanium-Legierung mit einer geeigneten Konzentration an Germanium, um damit die gewünschten Diodeneigenschaften zu erreichen, etwa einen geringeren Leckstrom und dergleichen. Es wird ferner eine gewünschte Dotierstoffkonzentration an und in der Nahe eines pn-Übergangs 202p bereitgestellt, was auf der Grundlage des Steuerns von Prozessparametern des Abscheideprozesses 214 (siehe 1d) erfolgt, wie dies auch zuvor erläutert ist. Folglich kann der Abstand 213u, das Gebiet 232 und somit der pn-Übergang 202p an der Grenzfläche zwischen dem Wannengebiet 202a und der vergrabenen isolierenden Schicht 202 in geeigneter Weise so gewählt werden, dass ein negativer Einfluss eines Silizidierungsprozesses, der noch auszuführen ist, verringert oder im Wesentlichen vollständig vermieden wird, selbst wenn ein weiterer Materialabtrag in der Öffnung 203a erfolgt, wie dies durch 203r angegeben ist.
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Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen das in-situ-dotierte Halbleitermaterial 232 aus anderen Komponenten, etwa Siliziumkarbid und dergleichen abhängig von gewünschten Diodeneigenschaften aufgebaut sein kann.
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2f zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, wobei das Bauelement 200 der Einwirkung einer Abscheideumgebung 214a, nach dem Füllen der Aussparung 202c bis zu einem gewissen Grade mit dem Materials 232, ausgesetzt ist. Es sollte beachtet werden, dass eine beliebige gewünschte Menge an Material 232 in der Aussparung 202c vor dem Ausführen des Abscheideprozesses 214a gebildet werden kann, um damit eine Deckschicht 232a zu erzeugen, die sich beispielsweise von dem Material 232 in der Dotierstoffkonzentration und/oder der Materialzusammensetzung und dergleichen unterscheidet, um damit die weitere Bearbeitung des Bauelements 200 zu verbessern. In einer anschaulichen Ausführungsform besitzt die Deckschicht 232a eine höhere Konzentration an einer Siliziumsorte im Vergleich zu dem Material 232, um damit einen Silizidierungsprozess und ein resultierendes Metallsilizid, beispielsweise im Hinblick auf die Stabilität und dergleichen, zu verbessern. Wenn z. B. das Material 232 in Form eines Silizium/Germanium-Materials vorgesehen wird, kann dessen Konzentration in der Deckschicht 232a etwa von einer Konzentration von ungefähr 50 bis 30 Atomprozent Germanium auf einem geringeren Pegel von ungefähr 1 bis 10 Atomprozent abgesenkt werden. In noch anderen anschaulichen Ausführungsformen wird die Deckschicht 232a als ein im Wesentlichen „reines” Siliziummaterial mit Ausnahme der Dotierstoffsorte und dergleichen vorgesehen.
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Der Abscheideprozess 214a kann einen separaten Abscheideschritt repräsentieren, beispielsweise durch Herstellen der Deckschicht 232a mit einer geeigneten Dicke und einer Materialzusammensetzung, wobei in einigen anschaulichen Ausführungsformen die Menge des Materials 232a so gewählt ist, dass die Schicht 232a im Wesentlichen vollständig während des nachfolgenden Silizidierungsprozesses verbraucht wird. In anderen Fällen repräsentiert der Abscheideprozess 214a eine abschließende Phase eines selektiven epitaktischen Aufwachsprozesses, während welchem das Material 232 in einer vorhergehenden Prozessphase hergestellt wird.
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2g zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, enthält eine Substratdiode 230 das in-situ-dotierte Halbleitermaterial 232, wodurch der pn-Übergang 202p und ein n-dotiertes Gebiet 231 gebildet wird. Des weiteren sind Metallsilizidgebiete 234 in den Gebieten 232, 231 ausgebildet, wodurch ein geringer Kontaktwiderstand im Hinblick auf Kontaktelemente erzeugt wird, die noch in einer späteren Fertigungsphase herzustellen sind, wenn eine Kontaktebene des Halbleiterbauelements 200 geschaffen wird. Wie gezeigt, besitzt das in-situ-dotierte Material 232 gebildete Metallsilizidgebiet 234 einen Abstand 234d in Bezug auf den pn-Übergang 202p, obwohl die laterale Größe der Öffnungen 232a während der vorhergehenden Fertigungsprozesse zugenommen hat, beispielsweise wenn nasschemische Ätzprozesse ausgeführt werden, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist. Folglich kann die Diodencharakteristik der Substratdiode 230 in einer sehr verlässlichen Weise unabhängig von dem Materialabtrag während der vorhergehenden nasschemischen Ätzprozesse auf Grund des Abstands 234d eingestellt werden. Wie zuvor erläutert ist, können die elektronischen Eigenschaften des Materials 232 selbst so gewählt werden, dass das gewünschte Diodenverhalten erreicht wird. Z. B. wird ein Verhalten mit geringem Leckstrom erreicht, indem eine Silizium/Germanium-Legierung vorgesehen wird, während gleichzeitig der Dotierstoffgradient an dem pn-Übergang 202p auf der Grundlage des Grades an in-situ-Dotierung des Materials 232 eingestellt wird. Andererseits sind die Eigenschaften des Gebiets 231 in Verbindung mit dem zugehörigen Metallsilizidgebiet 234 nicht sehr entscheidend, da das Gebiet 231 im Wesentlichen als ein Kontaktbereich für das Anschließen des pn-Übergangs 202p dient.
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Das Halbleiterbauelement 200 mit der Substratdiode 230 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach dem Bereitstellen des in-situ-dotierten Halbleitermaterials 232 wird die Maske 212 (siehe 2f) während einer beliebigen geeigneten Fertigungsphase abgetragen und das Gebiet 231 wird z. B. durch Ionenimplantation möglicherweise in Verbindung mit dem Herstellen von Drain- und Sourcegebieten von n-Transistoren in Bauteilbereichen hergestellt, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben ist. Daraufhin wird die weitere Bearbeitung fortgesetzt durch Ausheizprozesse, in denen eine weitere Diffusion des pn-Übergangs 202p auftreten kann, jedoch berücksichtigt werden kann, wenn eine geeignete Form und Größe der Aussparung 202c gewählt wird. Daraufhin werden nasschemische Reinigungs- oder Ätzprozesse ausgeführt, um das Bauelement 200 und das nachfolgende Abscheiden eines geeigneten hochschmelzenden Metalls vorzubereiten, wodurch die Öffnungen 203a, 203b vergrößert werden, wie dies auch zuvor erläutert ist. Danach wird das Metall abgeschieden und wird wärmebehandelt, um eine chemische Reaktion mit einer Siliziumsorte freiliegender kristalliner Bereiche, etwa den Materialien 232, 231 in Gang zu setzen. Die entsprechende Silizidbildung kann durch das Bereitstellen einer geeigneten Materialzusammensetzung im oberen Bereich des Materials 232 gesteuert werden, etwa in Form der Deckschicht, wie sie in 2f gezeigt ist. Somit wird das Metallsilizid 234 in einer sehr zuverlässigen Weise erhalten, ohne dass im Wesentlichen das gesamte Verhalten der Diode 230 beeinflusst wird. Daraufhin geht die weitere Bearbeitung weiter, indem ein geeignetes dielektrisches Zwischenschichtmaterial abgeschieden und diese so strukturiert wird, dass Kontaktelemente hergestellt werden können (nicht gezeigt), um eine Verbindung zu den Gebieten 231 bzw. 232 herzustellen. Zu diesem Zweck kann eine gut etablierte Prozessstrategie eingesetzt werden.
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Folglich sorgen die hierin offenbarten Prinzipien für bessere Eigenschaften der Substratdiode 230, da ein unerwünschter Abstand des Metallsilizids 234 zu den pn-Übergang 202p vermieden wird, was konventioneller Weise sogar zu einem Kurzschluss des pn-Übergangs führen kann. Es wird zur Vermeidung dieses Effekts ein Implantationsschritt zum Bereitstellen der vorliegenden Dotierstoffkonzentration vermieden.
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Mit Bezug zu den 2h bis 2p werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen die Herstellung eines in-situ-dotierten Halbleitermaterials für Substratdioden mit dem Bereitstellen einer eingebetteten verformungsinduzierenden Halbleiterlegierung in komplexen Transistorelementen korreliert ist.
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2h zeigt schematisch das Halbleiterbauelement 200, wobei die Substratdiode in einem ersten Bauteilgebiet 210 zu bilden ist, während Transistorelemente 240a, 240b in einem zweiten Bauteilgebiet 220 herzustellen sind. In der gezeigten Fertigungsphase enthalten die Transistoren 240a, 240b eine Gateelektrodenstruktur 241 mit einem Gateelektrodenmaterial 241a, einem Gatedielektrikumsmaterial 241b und einer Deckschicht 241d. Ferner ist eine Ätzmaske 209a so gebildet, dass die Größe und die laterale Lage von Öffnungen definiert sind, die in den Schichten 202 und 204 zu bilden sind, während die Transistoren 240a, 240b abgedeckt sind. Z. B. wird die Ätzmaske 209a in Form eines Siliziumnitridmaterials und dergleichen bereitgestellt.
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2i zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt sind die Öffnungen 230a, 230b in den Schichten 203 und 204 in der gezeigten Ausführungsform in der Isolationsstruktur 205, ausgebildet, wodurch Bereiche des Wannengebiets 202a freigelegt sind. Zu diesem Zweck kann eine beliebige geeignete anisotrope Ätztechnik eingesetzt werden, wie dies auch zuvor erläutert ist. In der in 2i gezeigten Ausführungsform unterliegt das Bauelement 200 der Einwirkung eines Ätzprozesses 214, um Aussparungen 202c auf der Grundlage der Öffnungen 203a, 203b zu erzeugen. Im Hinblick auf die Größe und die Form der Aussparungen 202c gelten die gleichen Kriterien, wie sie auch zuvor erläutert sind.
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2j zeigt schematisch das Halbleiterbauelement 200 mit den Aussparungen 202c, die in dem Wannengebiet 202a gebildet sind, wobei die Ätzmaske 209a (siehe 2i) entfernt ist. Das Abtragen der Ätzmaske 209a kann auf der Grundlage eines beliebigen geeigneten Ätzrezepts abhängig von der Materialzusammensetzung erfolgen. Z. B. kann heiße Phosphorsäure effizient für ein Siliziumnitridmaterial eingesetzt werden. Es sollte beachtet werden, dass ein beliebiges anderes Material und eine zugehörige Ätzstrategie angewendet werden können. Z. B. werden die Deckschichten 241d der Gateelektrodenstruktur 241 in einer beliebigen geeigneten Weise bereitgestellt, um damit ein vollständiges Abtragen während des vorhergehenden Ätzprozesses zum Entfernen der Ätzmaske 209a zu vermeiden. Daraufhin kann die weitere Bearbeitung fortgesetzt werden, wie dies auch mit Bezug zu 2k beschrieben ist, wobei beachtet werden sollte, dass die Anwesenheit der Aussparung 202c unter der Öffnung 203b die resultierende Substratdiode nicht negativ beeinflusst, da diese Seite der Substratdiode lediglich als ein Kontaktbereich dient.
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In 2k ist das Halbleiterbauelement 200 in einer Phase dargestellt, die einer Anfangsphase entspricht, wie sie in 2i gezeigt ist, wobei der Ätzprozess 214 zur Erzeugung von Aussparungen 202c nicht ausgeführt ist. In dieser Phase wird die Maskenschicht 212 in ähnlicher Weise ausgebildet, wie dies auch zuvor mit Bezug zu 2b beschrieben ist. In Ausführungsformen gemäß der 2j kann die Maskenschicht 212 ebenfalls in den Aussparungen 202c der 2j ausgebildet sein. Im Hinblick auf ein geeignetes Material und entsprechende Abscheidetechniken für die Maskenschicht 203 gelten die gleichen Kriterien, wie sie zuvor erläutert sind.
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2l zeigt schematisch das Halbleiterbauelement 200 mit einer Ätzmaske 215, die die Öffnung 203a frei lässt, während die Öffnung 203b und auch das Bauteilgebiet 220 abgedeckt sind. Daraufhin wird die Ätzsequenz 214a ausgeführt, um zunächst den freiliegenden Bereich der Maskenschicht 212 zu entfernen und nachfolgend in das Material des Gebiets 202a zu ätzen, um darin eine Aussparung zu bilden. Zu diesem Zweck wird die Sequenz 214a auf der Grundlage gut etablierter Rezepte ausgeführt, etwa mittels heißer Phosphorsäure zum Entfernen von Siliziumnitridmaterial selektiv zu Siliziumdioxidmaterial und nachfolgend wird ein geeignetes isotropes Ätzrezept angewendet, um Siliziummaterial zu ätzen, wie dies auch zuvor erläutert ist. Es sollte beachtet werden, dass die Ätzsequenz 214a auch einem anisotropen Prozessschritt zum Ätzen der Maskenschicht 212 enthalten kann, wodurch möglicherweise Seitenwandabstandshalter innerhalb der Öffnung 203a beibehalten werden können, deren Breite jedoch durch geeignetes Vergrößern der lateralen Größe der jeweiligen Aussparung berücksichtigt werden kann, die in dem Material 202a herzustellen ist.
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2m zeigt schematisch das Halbleiterbauelement 200, wobei die Aussparung 202c unter der Öffnung 203a gebildet ist, während die Ätzmaske 215 (siehe 2l) entfernt ist.
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2n zeigt schematisch das Halbleiterbauelement 200 mit einer weiteren Ätzmaske 216, die den Transistor 240b freilässt, während der Transistor 240a und das Bauteilgebiet 210 abgedeckt sind. In der gezeigten Ausführungsform sei angenommen, dass der Transistor 240b eine eingebettet Halbleiterlegierung erhält, um damit das Leistungsvermögen zu verbessern, indem etwa eine gewünschte Größe und Art an Verformung in einem Kanalgebiet 243 hervorgerufen wird. Nach der Herstellung der Ätzmaske 216, beispielsweise einer Lackmaske und dergleichen, wird ein Ätzprozess 217 ausgeführt, um zunächst die Ätzmaske 212 zu ätzen und nachfolgend in die Halbleiterschicht 204 zu ätzen, um entsprechende Aussparungen darin herzustellen. Zu diesem Zweck können gut etablierte Prozessrezepte angewendet werden.
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2o zeigt schematisch das Halbleiterbauelement 200 nach dem Ausführen der zuvor beschriebenen Prozesssequenz und nach dem Entfernen der Ätzmaske 216 (siehe 2n). Wie gezeigt, umfasst der Transistor 240b einen Seitenwandabstandshalter 212s, der den verbleibenden Teil der Schicht 212 repräsentiert. Ferner sind Aussparungen 204c lateral benachbart zu dem Kanalgebiet 242 gebildet, die mit einem geeigneten verformungsinduzierenden Halbleitermaterial in einem nachfolgenden selektiven epitaktischen Aufwachsprozess gefüllt werden. In ähnlicher Weise ist in dem Bauteilgebiet 210 die Aussparung 202c nach dem Entfernen der Ätzmaske 216 freiliegend, während eine Maskenschicht weiterhin in der Öffnung 203b ausgebildet ist. In dieser Fertigungsphase wird das Bauelement 200 für das selektive Abscheiden der verformungsinduzierenden Halbleiterlegierung vorbereitet.
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2p zeigt schematisch das Halbleiterbauelement 200, wenn es der Einwirkung der Abscheideumgebung 214 unterliegt, um das in-situ-dotierte Halbleitermaterial 232 in Aussparungen 202c zu bilden. Während des Prozesses 214 wird ein Halbleitermaterial 232b, das im Wesentlichen die gleiche Zusammensetzung und die in-situ-Dotierung wie das Material 232 aufweist, in den Aussparungen 204c des Transistors 204b gebildet. Das Halbleitermaterial 232 und 232b ist somit so gewählt, dass eine entsprechende Fehlanpassung der natürlichen Gitterkonstante im Hinblick auf das Material der Schicht 204c erreicht wird, wodurch das Material 232b in einem verformten Zustand bereitgestellt wird, der somit zu einer entsprechenden Verformung 243s in dem Kanalgebiet 243 führt. Es sollte beachtet werden, dass auch das Material 232 in einem entsprechenden verformten Zustand, abhängig von den Kristalleigenschaften des Gebiets 202, aufgewachsen werden kann. Z. B. werden in einigen anschaulichen Ausführungsformen die Materialien 232, 232b in Form einer Silizium/Germanium-Legierung mit einer Germaniumkonzentration von ungefähr 20 Atomprozent und größer vorgesehen, so dass die Verformungskomponente 243s zu einer Kompression des Kanalgebiets 243 führt, wodurch die Löcherbeweglichkeit bei einer standardmäßigen Kristallkonfiguration eines siliziumbasierten Materials erhöht wird. Zu beachten ist, dass die in-situ-dotierte Natur des Materials 232b auch zu einer „Vordotierung” entsprechender Drain- und Sourcegebiete des Transistors 240b führt, wobei das Dotierstoffprofil durch eine Implantationssequenz weiter modifiziert werden kann, wenn dies als geeignet erachtet wird. Andererseits ist das Dotierstoffprofil und die Konzentration des Materials 232 so gewählt, dass die gewünschten Diodeneigenschaften für die Substratdiode 230 erreicht werden. Somit kann eine bessere Charakteristik der Substratdiode erhalten werden und es wird ein leistungssteigender Mechanismus in dem Transistor 240 eingerichtet, was bewerkstelligt werden kann, ohne dass ein zusätzlicher selektiver epitaktischer Aufwachsprozess erforderlich ist. Daher wird eine sehr effiziente Gesamtfertigungsfolge in Ausführungsformen erreicht, in denen ein verformungsinduzierender Mechanismus zumindest in einer Art von Transistoren vorzusehen ist. Daraufhin wird die weitere Bearbeitung fortgesetzt, beispielsweise in dem die Maskenschicht 212 in Verbindung mit dem Seitenwandabstandshalter 212s entfernt wird, was auf der Grundlage gut etablierter Ätztechniken bewerkstelligt werden kann, etwa nasschemischer Ätzrezepte und Anwendung heißer Phosphorsäure, wenn die Maskenschicht 212 aus Siliziumnitrid aufgebaut ist. Als nächstes werden Drain- und Sourcegebiete in dem Transistor 240a durch Ionenimplantation gebildet, wie dies zuvor beschrieben ist, und schließlich werden Metallsilizidgebiete in der Substratdiode und den Transistoren 240a, 240b gebildet, wie dies auch zuvor erläutert ist.
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Es gilt also: Die vorliegende Erfindung stellt Halbleiterbauelemente und Techniken bereit, in denen Diodeneigenschaften verbessert werden, da der geringe Abstand des Metallsilizids zu dem pn-Übergang vermieden wird. Die Diodeneigenschaften können auf der Grundlage eines geeigneten Halbleitermaterials, etwa auf der Grundlage eines Silizium/Germanium-Materials, eingestellt werden und können ebenfalls eine geeignete in-situ-Dotierstoffkonzentration festgelegt werden. Andererseits können durch das Vorsehen einer Deckschicht mit einer gewünschten Materialzusammensetzung spezielle Prozessbedingungen für die Metallsilizidherstellung erreicht werden, beispielsweise durch Vorsehen einer hohen Siliziumkonzentration, wodurch ebenfalls für ein sehr stabiles Metallsilizidmaterial gesorgt ist.