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GEBIET DER ERFINDUNG
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Die
Erfindung betrifft eine elektronische Vorrichtung mit einem Schalter,
der durch ein selbstvorspannendes Steuergate gesteuert wird, sowie
ein Verfahren.
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HINTERGRUND
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Integrierte
Schaltungen werden auf Halbleiterchips gebildet und in Gehäuse angeordnet.
Diese Gehäuse
haben Pins, die an Leitungen von elektronischen Platten gekoppelt
sind. Bei einigen Anwendungen kann es erforderlich sein, dass zwei
oder mehr separate Pins (d. h. die jeweiligen Kontaktstellen der integrierten
Schaltung) verbunden werden können, um
einen Ladungsaustausch zwischen den beiden Pins zu gestatten. Dies
kann nützlich
sein, um Energie zu sparen, da die Ladung an einem Pin zum Laden
eines anderen Pins wiederverwendet werden kann statt jeden Pin separat über eine
Spannungsversorgung zu laden. Ein Beispiel ist eine elektronische
Vorrichtung zur Ansteuerung einer Flüssigkristallanzeige (LCD).
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1 zeigt
ein vereinfachtes Schaltbild einer Schaltung aus dem Stand der Technik
zum Koppeln von zwei Pins einer integrierten Schaltung. Ein NPN-Bipolartransistor
TBIP1 ist mit zwei Dioden zwischen einem Eingangspin IN und einem
Ausgangspin OUT in Reihe geschaltet. Es gibt einen weiteren Schalter
SW und eine Stromquelle I1, die mit der Basis des Bipolartransistors
TPIB1 in Reihe geschaltet sind. Die Stromquelle I1 ist auch an eine
Versorgungsspannung VON gekoppelt. Wenn der Schalter SW geschlossen
(leitend) ist, kann ein Strom durch die Dioden D1 und D2 und den
Kanal des Bipolartransistors TBIP1 vom Eingangspin IN zum Ausgangspin
OUT fließen.
Diese Schaltung aus dem Stand der Technik hat zahlreiche Nachteile.
Sie erfordert beispielsweise Bipolartransistoren, die bei bloßen CMOS-Verfahren
nicht verfügbar
sind. Es gibt ferner eine Ladungsinjektion von der Spannungsversorgung
VON zum Ausgangspin OUT, die die Effizienz der Schaltung reduzieren
kann, und die Ladung kann lediglich in eine Richtung fließen.
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In
der
US 5,574,633 A ist
ein Multiphasen-Ladungsaufteilungsverfahren für elektronische Vorrichtungen
offenbart, bei dem innerhalb einer ersten Phase Eingabe-Ausgabe-Treiber
für Schaltungsausgänge deaktiviert
werden. Während
einer zweiten Phase werden eine Mehrzahl von Schaltungsausgängen zusammengeschaltet,
um einen Ladungsübergang
zwischen Ausgängen
mit höherer
Spannung und Ausgängen
mit niedrigerer Spannung zu ermöglichen.
Da die Ausgangsknoten im Allgemeinen kapazitive Lasten haben, resultiert
das Verbinden von Hochspannungsknoten mit Niedrigspannungsknoten in
einem Ladungsgleichgewicht, bei dem die Spannung an allen verbundenen
Knoten gleich groß wird. Das
Aufladen von Knoten durch Ladung von Knoten mit höherer Spannung
benötigt
keine zusätzliche Leistung.
Zum Ladungsaustausch wird ein MOS-Transistor mit einem Kanal zwischen
einen ersten Pin und einen zweiten Pin gekoppelt. Der Transistor
ist derart ausgestaltet, dass er temporär das Fließen von Ladung zwischen dem
ersten Pin und dem zweiten Pin gestattet. Auch diese bekannte Schaltung
ist jedoch nicht effizient.
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KURZZUSAMMENFASSUNG
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Eine
Aufgabe der Erfindung besteht darin, eine elektronische Vorrichtung
und ein Verfahren zum Aufteilen von Ladung zwischen zwei Pins einer elektronischen
Schaltung bereitzustellen, die effizienter sind als Schaltungen
aus dem Stand der Technik.
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Bei
einem Aspekt der Erfindung wird eine elektronische Vorrichtung bereitgestellt,
die eine Ladungsaufteilungsstufe aufweist. Die Ladungsaufteilungsstufe
kann einen ersten MOS-Transistor aufweisen, der mit einem Kanal
zwischen dem ersten Pin und dem zweiten Pin der elektronischen Vorrichtung gekoppelt
ist, um temporär
das Fließen
von Ladung von dem ersten Pin zum zweiten Pin zu gestatten. Ein
Steuergate des ersten MOS-Transistors ist so gekoppelt, dass es
eine Spannung empfängt,
die zumindest eine MOS-Transistor-Schwellenspannung höher oder
niedriger ist als eine Source-Spannung des ersten MOS-Transistors in einer
selbstvorspannenden Regelschleife. Der erste MOS-Transistor kann ein PMOS sein. Das Steuergate
des ersten PMOS-Transistors kann dann so gekoppelt sein, dass es
eine Spannung empfängt,
die zumindest eine MOS-Transistor-Schwellenspannung niedriger ist
als die Source-Spannung des PMOS-Transistors. Der erste MOS-Transistor
kann auch ein NMOS-Transistor
sein. Das Steuergate des ersten NMOS-Transistors kann dann so gekoppelt
sein, dass es eine Spannung empfängt,
die zumindest eine MOS-Transistor-Schwellenspannung
höher ist als
die Source-Spannung des NMOS-Transistors. Die
selbstvorspannende Regelschleife dient dazu, einen entsprechenden
Spannungspegel für
das Steuergate des ersten MOS-Transistors bereitzustellen, um den
Transistor einzuschalten. Der Spannungspegel kann erhöht oder
gesenkt werden, sodass er eine Übersteuerungsspannung
umfasst, um den EIN-Widerstand des ersten MOS-Transistors zu verringern. Diese
Aspekte der Erfindung stellen einen selbstvorgespannten MOS-Schalter
bereit, der eine Aufteilung von Ladung zwischen zwei separaten Pins
einer elektronischen Vorrichtung ermöglicht. Das Steuergate wird
automatisch mindestens eine MOS-Schwellenspannung weg von dem Source-Spannungspegel gehalten.
Darüber
hinaus ist dieser Aspekt der Erfindung bei jeder Spannungs- und/oder
Ladungsdifferenz zwischen zwei Pins anwendbar. Der erste MOS-Transistor
kann auch mit einem relativ dünnen
Gateoxid implementiert sein, trotz relativ hoher Spannungen am ersten
oder am zweiten Pin. Dadurch werden Chipfläche und Herstellungskosten
eingespart.
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Bei
einem Aspekt der Erfindung kann die Ladungsaufteilungsschaltung
einen zweiten MOS-Transistor und einen Stromspiegel aufweisen, um
die selbstvorspannende Regelschleife zu implementieren. Der zweite
MOS-Transistor kann dann mit seinem Steuergate an den Source-Anschluss
des ersten MOS-Transistors
gekoppelt sein. Der Kanal des zweiten MOS-Transistors kann dann
an einen ersten Strompfad des Stromspiegels gekoppelt sein. Ein
zweiter Strompfad des Stromspiegels kann dann an das Steuergate
des ersten MOS-Transistors
gekoppelt sein. Der Stromspiegel kann dann so ausgeführt sein,
dass er einen Steuerspannungspegel für das Steuergate des ersten
MOS-Transistors bereitstellt, der zumindest eine MOS-Schwellenspannung des
zweiten MOS-Transistors
höher ist
als der Spannungspegel am Source-Anschluss des ersten MOS-Transistors.
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Wenn
der erste MOS-Transistor ein NMOS-Transistor ist, kann der zweite
MOS-Transistor ein PMOS-Transistor sein und umgekehrt. Für einen
NMOS-Transistor
als ersten MOS-Transistor kann der Stromspiegel zwei NMOS- Transistoren aufweisen.
Der PMOS-Transistor (zweiter MOS-Transistor) kann dann mit seinem
Steuergate an den Source-Anschluss des NMOS-Transistors (erster MOS-Transistor),
mit seinem Drain-Anschluss an eine negative Versorgungsspannung
und mit seinem Source-Anschluss an eine erste Seite des Stromspiegels
gekoppelt sein. Eine zweite Seite des Stromspiegels kann dann an
das Steuergate des NMOS-Transistors (erster MOS-Transistor) gekoppelt
sein. Dieser Aspekt der Erfindung stellt eine automatische selbstvorspannende
Schaltung für
einen MOS-Transistor bereit, der mit seinem Kanal zwischen zwei
Pins gekoppelt ist. Aufgrund der sehr hohen Impedanz der Steuergates
der MOS-Transistoren wird die Ladungsinjektion von der Spannungsversorgung
in einen der zwei Pins verhindert.
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Bei
einem Aspekt der Erfindung kann ein Schalter vorgesehen sein, der
zwischen einer positiven Versorgungsspannung und dem Stromspiegel gekoppelt
sein kann, um selektiv einen Strom durch den Stromspiegel und den
Kanal des zweiten MOS-Transistors freizugeben und zu sperren. Die elektronische
Vorrichtung kann auch Schalter aufweisen, die zwischen einer negativen
Versorgungsspannung und dem Steuergate und/oder dem Source-Anschluss
des ersten MOS-Transistors gekoppelt sind, um selektiv den ersten
MOS-Transistor auszuschalten. Die Ladungsaufteilungsfunktion kann
dann selektiv ein- und ausgeschaltet werden. Der Energieverbrauch
ist im ausgeschalteten Zustand minimiert.
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Die
Ladungsaufteilungsstufe kann auch einen dritten MOS-Transistor aufweisen.
Der dritte MOS-Transistor kann mit seinem Kanal mit dem ersten MOS-Transistor
in Reihe geschaltet sein. Der dritte MOS-Transistor kann dann diodengekoppelt sein.
Dieser Aspekt sorgt für
einen unidirektionalen Stromfluss und/oder unterschiedliche Anstiegsgeschwindigkeiten
in Abhängigkeit
von der Richtung des Ladungsflusses.
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Bei
einer weiteren Ausführungsform
kann das Steuergate des dritten MOS-Transistors an das Steuergate des ersten
MOS-Transistors gekoppelt sein, um den gleichen Steuerspannungspegel
zu empfangen. Dies sorgt dafür,
dass der erste und der dritte MOS-Transistor über eine selbstvorspannende Regelschleife
selbstvorgespannt werden. Die Ladungsaufteilungsstufe kann dann
automatisch an variierende Spannungspegel und/oder Ladungen am ersten
und am zweiten Pin angepasst werden.
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Wenn
der erste MOS-Transistor ein NMOS-Transistor ist, kann der dritte
MOS-Transistor auch ein NMOS-Transistor sein. Der erste MOS-Transistor
kann dann mit seinem Drain-Anschluss an den zweiten Pin gekoppelt
sein, und der dritte MOS-Transistor kann mit seinem Steuergate an das
Steuergate des ersten MOS-Transistors und mit seinem Source-Anschluss
an den Source-Anschluss des ersten MOS-Transistors gekoppelt sein.
Der Drain-Anschluss des dritten MOS-Transistors kann dann an den
ersten Pin gekoppelt sein.
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Die
Erfindung stellt auch ein Verfahren zum Aufteilen einer Ladung zwischen
einem ersten und einem zweiten Pin einer elektronischen Vorrichtung bereit.
Der erste und der zweite Pin können
dann selektiv über
den Kanal eines ersten MOS-Transistors gekoppelt
sein. Das Steuergate des ersten MOS-Transistors kann mit einer Regelschleife
selbstvorgespannt werden, um einen Steuerspannungspegel zu empfangen,
der zumindest eine MOS-Transistor-Schwellenspannung höher/niedriger
ist als eine Source-Spannung des MOS-Transistors. Der Steuerspannungspegel
kann bereitgestellt werden, indem ein Strom durch einen zweiten
MOS-Transistor auf das Steuergate des ersten MOS-Transistors gespiegelt
wird. Das Steuergate des zweiten MOS-Transistors kann an einen Source-Anschluss
des ersten MOS-Transistors gekoppelt sein.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Aspekte der Erfindung ergeben sich aus der nachfolgenden Beschreibung
der bevorzugten Ausführungsformen
der Erfindung anhand der beigefügten
Zeichnungen. Darin zeigen:
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1 ein
vereinfachtes Schaltbild einer Schaltung aus dem Stand der Technik
zum Aufteilen von Ladung zwischen zwei Pins;
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2 ein
vereinfachtes Blockschaltbild einer Ausführungsform der Erfindung;
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3 ein
vereinfachtes Schaltbild einer Ausführungsform der Erfindung;
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4 Signalverläufe, die
sich auf die Ausführungsformen
aus 2 und 3 beziehen;
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5 ein
vereinfachtes Schaltbild einer weiteren Ausführungsform der Erfindung; und
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6 ein
vereinfachtes Schaltbild einer weiteren Ausführungsform der Erfindung.
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AUSFÜHRLICHE BESCHREIBUNG EINER
BEISPIELHAFTEN AUSFÜHRUNGSFORM
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2 zeigt
ein vereinfachtes Schaltbild einer Ausführungsform der Erfindung. Die
elektronische Vorrichtung 1 kann eine integrierte Halbleitervorrichtung
zur Ansteuerung einer Flüssigkristallanzeige (LCD)
sein. Die elektronische Vorrichtung 1 weist eine erste Bufferstufe
BUF1 und eine zweite Bufferstufe BUF2 auf. Die Buffer BUF1, BUF2
können
zum Zwischenspeichern von Ausgangssignalen OUT1 bzw. OUT2 verwendet
werden. Das Signal OUT1 dient dazu, eine spezifische Ausgangsspannung VC1
am Kondensator C1 herzustellen. Das Signal OUT2 dient dazu, eine
andere Ausgangsspannung VC2 am Kondensator C2 herzustellen. Die
Kondensatoren C1 und C2 sind über
entsprechende Pins PIN1 und PIN2 an die elektronische Vorrichtung
1 gekoppelt. Die elektronische Vorrichtung weist auch eine Ladungsaufteilungsschaltung
CSC auf, die zwischen dem ersten Pin PIN1 und dem zweiten Pin PIN2
gekoppelt ist. Die Ladungsaufteilungsschaltung CSC ist so ausgeführt, dass
sie ein Freigabesignal EN_CS empfängt, um den Ladungsaufteilungsmechanismus
freizugeben und zu sperren. Das Ladungsaufteilungs-Freigabesignal
EN_CS wird auch an die Buffer BUF1 und BUF2 angelegt. Dies sorgt dafür, dass
die Buffer BUF1, BUF2 während
der Ladungsaufteilung in einen hochohmigen Zustand geschaltet werden,
um zu verhindern, dass Ladung von PIN1 in den Ausgang des Buffers
BUF1 und von PIN2 in den Ausgang des Buffers BUF2 fließt. Eine Ausführungsform
einer Ladungsaufteilungsschaltung CSC ist in 3 gezeigt.
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3 zeigt
ein vereinfachtes Schaltbild einer Ladungsaufteilung CSC gemäß einer
Ausführungsform
der Erfindung. Die Pins PIN1, PIN2 entsprechen den Pins PIN1 und
PIN2 aus 2. MOS-Transistoren TN1A und
TN1B sind mit ihren Kanälen
zwischen den Pins PIN1 und PIN2 in Reihe geschaltet. Die Aufteilung
der Ladung zwischen den Kondensatoren C1 und C2 kann über die
Kanäle
der Transistoren TN1A und TN1B erfolgen. Die Steuergates der Transistoren TN1A
und TN1B sind auf einen Steuerspannungspegel VCG vorgespannt. Dieser
Spannungspegel VCG wird über
eine selbstvorspannende Regelschleife mit einem Transistor TP1 und
einem Stromspiegel hergestellt und beibehalten. Der Stromspiegel
weist Transistoren TN4 und TN5 auf. Der Strompfad durch den Transistor
TN4 des Stromspiegels weist auch einen Widerstand R1 auf. Der Widerstand
R1 dient dazu, den Steuerstrom durch den Strompfad ID1 zu begrenzen.
Somit kann R1 so dimensioniert sein, dass er die Anstiegsgeschwindigkeit
des Ladungsaufteilungsvorgangs begrenzt. Der Widerstand R1 bestimmt
auch die Übersteuerungsspannung
von TN1A und TN1B durch den Strom ID1.
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Die
Gate-Source-Spannung der Durchlasstransistoren TN1A, TN1B kann dann
wie folgt bestimmt sein:
VCG-VSC = VTH_TP1 +
VEFF_TP1 + VTH_TN4 + VEFF_TN4 – VTH_TN5,wobei
VTH die Schwellenspannung des angegebenen Transistors und VEFF die
effektive Übersteuerungsspannung
des entsprechenden Transistors ist. Die Übersteuerungsspannung VEFF
ist abhängig von
der Stromverstärkung β und dem
Strom ID1 gemäß der Approximation
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Wenn
der Strom ID1 sehr niedrig gewählt
ist und die Schwellenwerte von TN4 und TN5 gleich sind, wird die
Gate-Source-Spannung der Durchlasstransistoren TN1A, TN1B lediglich
durch die Schwellenspannung von TP1 bestimmt.
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Bei
einer vorteilhaften Ausführungsform kann
die Schwellenspannung von TP1 besonders hoch, beispielsweise bei
3 V oder mehr gewählt
sein. Dies sorgt für
eine hohe Übersteuerung
mit einem entsprechend geringen Stromverbrauch.
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Der
Stromspiegel hat eine erste Seite mit dem Transistor TN4, der diodengekoppelt
ist, und eine zweite Seite mit dem Transistor TN5. Jede Seite des
Stromspiegels stellt einen Strompfad bereit. Bei den Ausführungsformen
der Erfindung ist der Stromspiegel eher als Spannungsspiegel ausgeführt, und nicht
als Stromspiegel. Die Steuergates der Durchlasstransistoren haben
sehr hohe Impedanzen. Dies sorgt dafür, dass die zweite Seite des
Stromspiegels oder vielmehr des Spannungsspiegels keinen Strom liefert.
Somit arbeitet der Stromspiegel als Spannungsspiegel. Aufgrund des
unbedeutenden Stroms durch die zweite Seite trägt darüber hinaus der Transistor TN5
nur mit der Schwellenspannung VTH_TN5 zur obigen Formel bei.
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Die
beiden Strompfade durch den Stromspiegel sind dann zusammengekoppelt
und an einen Transistor TP2, der dazu dient, den Stromspiegel an einen
Versorgungsspannungspegel VON zu koppeln. Der Transistor TP2 wird
durch einen Pegelschieber LS1 gesteuert, der das invertierte Ladungsfreigabesignal EN_CS empfängt und
ein erstes Steuersignal CNTL1 für
den Transistor TP2 bereitstellt. Die Gates und Source-Anschlüsse der
Transistoren TN1A und TN1B können über die
Transistoren TN2 und TN3, die mit einem anderen Pegelschieber LS2
gesteuert werden, an Masse gekoppelt sein. Der zweite Pegelschieber
LS2 empfängt
auch das invertierte Ladungsaufteilungs-Freigabesignal EN_CS und stellt ein zweites Steuersignal
CNTL2 für
die Transistoren TN2, TN3 bereit.
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Wenn
EN_CS niedrig ist, ist die Ladungsaufteilungsstufe abgeschaltet.
Der Transistor TP2 ist ausgeschaltet (nicht leitend), und die Transistoren TN2
und TN3 sind eingeschaltet (leitend). Die Steuergatespannung VCG
und Source-Spannungen
VSC werden auf den negativen Versorgungsspannungspegel VOFF gebracht.
Die Ladungsaufteilung zwischen den Anschlüssen PIN1 und PIN2 ist dann
gesperrt. Die Transistoren TN1A und TN1B sind ausgeschaltet, und
es kann kein Strom vom Knoten VC1 (PIN1) zum Knoten VC2 (PIN2) oder
in die andere Richtung fließen.
Da der Transistor TP2 ausgeschaltet ist, kann kein Strom von VON
zu VOFF fließen.
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Wenn
das Freigabesignal EN_CS hoch ist, ist der Transistor TP2 eingeschaltet
(leitend), und die Transistoren TN2 und TN3 sind ausgeschaltet.
Die Ladung kann dann entweder vom Kondensator C1 (Knoten VC1, PIN1)
zum Kondensator C2 (Knoten VC2, PIN2) oder vom Kondensator C2 (Knoten
VC2, PIN2) zum Kondensator C1 (Knoten VC1, PIN1) fließen. Wenn
der Ladungsaufteilungsmechanismus eingeschaltet ist, sind die Anschlüsse PIN1
und PIN2 über
die Transistoren TN1A und TN1B verbunden. In dieser Situation kann
ein definierter Strom ID1 durch den Kanal des Transistors TP1 fließen, wodurch
sichergestellt ist, dass ein vorbestimmter Spannungspegel VS1 am
Source-Anschluss
von TP1 erreicht wird. Die Source-Spannung VS1 des Transistors TP1 ist
dann zumindest eine Schwellenspannung dieses MOS-Transistors TP1
höher als
der Source-Spannungspegel VSC an den Source-Anschlüssen der Transistoren
TN1A bzw. TN1B. Der Stromspiegel TN4, TN5 sorgt dafür, dass
der Spannungspegel VS1 am Source-Anschluss von TP1 als Steuerspannungspegel
VCG (vorteilhafterweise mit einem zusätzlichen Spannungsabfall als
Gateübersteuerungsspannung)
auf die Steuergates der Transistoren TN1A, TN1B gespiegelt wird.
Der Spannungspegel VCG an den Steuergates von TN1A, TN1B ist somit immer
mindestens ein Schwellenspannungspegel höher als der Source-Spannungspegel VSC
der beiden Transistoren TN1A, TN1B. Die Gate-Source-Spannung VCG-VGS
kann erhöht
werden, sodass sie eine Übersteuerungsspannung
umfasst, wie mit der obigen Gleichung beschrieben. Dies sorgt dafür, dass
die Transistoren unabhängig
von den Spannungspegeln an den Pins PIN1 und PIN2 selbstvorgespannt
und immer eingeschaltet sind. Dies sorgt auch dafür, dass
Ströme
oder Ladung entweder von PIN1 zu PIN2 oder in die andere Richtung
fließen können. Der
Strom ID1 fließt
lediglich durch den Kanal des Transistors TP1 und dann zum negativen Versorgungsspannungspegel
VOFF.
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4 zeigt
Signalverläufe,
die sich auf die Ausführungsformen
der Erfindung beziehen. Die Signalverläufe können sich auf eine elektronische
Vorrichtung 1 beziehen, die so ausgeführt ist, dass sie eine Flüssigkristallanzeige
(LCD) ansteuert, und gemäß Aspekten
der Erfindung implementiert ist. Die Spannungen an den Ausgangspins
PIN1 und PIN2 (VC1, VC2) können
dann besonders hohe Spannungspegel sein. 4 zeigt
fünf Taktzyklen
T1 bis T5. Jeder der Taktzyklen T1 bis T5 ist in zwei Halbzyklen
T11, T12 bis T51 bzw. T52 unterteilt. Die elektronische Vorrichtung
1 kann mit einem Synchronisationspuls initialisiert werden, der
mit einem hohen Puls des Signals SYNC dargestellt ist. Die elektronische Vorrichtung
kann dann synchron zum Taktsignal CLK arbeiten. Während jeder
Periode T1 bis T5 des Taktsignals CLK kann entweder der Kondensator
C1 oder der Kondensator C2 auf einen hohen Spannungspegel geladen
werden, der als Signale VC1, VC2 gezeigt ist. Da das erste Treibersignal
OUT1 während des
ersten Halbzyklus T11 des Taktsignals CLK hoch ist, ist auch der
Spannungspegel VC1 am Kondensator C1 hoch. Ein hoher Puls des Ladungsfreigabesignals
EN_CS in den zweiten Halbzyklen T12, T22, T32, T42, T52 sorgt dafür, dass
die Ladungsaufteilungsstufe freigegeben ist. Das bedeutet, dass
in jedem zweiten Halbzyklus Ladung von PIN1 (d. h. vom Kondensator
C1 durch die Transistoren TN1A, TN1B zum Kondensator C2) zu PIN2
oder umgekehrt fließen
kann. Dementsprechend fällt
der Spannungspegel VC1 am Kondensator C1 um den gleichen Betrag,
um den der Spannungspegel VC1 am Kondensator C2 ansteigt und umgekehrt.
In der zweiten Taktperiode T2 ist der Spannungspegel VC2 hoch, und die
Ladung fließt
im Vergleich zum ersten Taktzyklus T1 in die entgegengesetzte Richtung.
Dieser Vorgang setzt sich in den nachfolgenden Taktzyklen 3, 4 und
5 fort und alterniert von Taktzyklus zu Taktzyklus immer die Richtung
des Stroms durch die Ladungsaufteilungsstufe. Da ein bestimmter
Betrag der Ladung immer zum entsprechenden anderen Kondensator (C1
oder C2) gespeist wird (d. h. mit ihm geteilt wird), können deutliche
Energieeinsparungen erreicht werden.
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5 zeigt
ein vereinfachtes Schaltbild einer weiteren Ausführungsform der Erfindung. Die
in 5 gezeigte Schaltung ist im Wesentlichen der Schaltung
aus 3 ähnlich.
Der Transistor TN1B aus 3 ist jedoch durch eine Diode
D1 ersetzt. Die Diode kann ein diodengekoppelter NMOS-Transistor sein.
Dies sorgt dafür,
dass die Ladungsaufteilung lediglich von PIN2 zu PIN1 möglich ist.
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Die
Diode D1 kann auch zum Implementieren verschiedener Anstiegsgeschwindigkeiten
für eine
Ladungsaufteilung von Kondensator C1 zu C2 mit Bezug auf die Ladungsaufteilung
von Kondensator C2 zu C1 nützlich
sein.
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6 zeigt
eine weitere Ausführungsform der
Erfindung. Diese Ausführungsform
ist im Wesentlichen der Ausführungsform
aus 3 ähnlich,
doch diese Ausführungsform
verwendet PMOS-Transistoren und weist weitere Modifikationen auf,
die auch für die
Ausführungsform
aus 3 verwendet werden können. Bei dieser Ausführungsform
sind die Durchlasstransistoren TP1A, TP1B PMOS-Transistoren, und
die Gate-Source-Spannungsdifferenz VCG-VSG wird automatisch durch
die verbleibende Schaltung vorgespannt. Die Source-Anschlüsse der
Durchlasstransistoren TP1A, TP1B sind zusammengekoppelt und an das
Gate des Transistors TN1 gekoppelt. TN1 ist ein NMOS-Transistor
und mit seinem Drain-Anschluss an den positiven Versorgungsspannungspegel
VON gekoppelt. Der Source-Anschluss des Transistors TN1 ist an eine
erste Seite des Stromspiegels TP4, TP5 gekoppelt. Tatsächlich ist
der Source-Anschluss
des Transistors TN1 über
eine Zener-Diode D0 an den Stromspiegel TP4, TP5 gekoppelt. Die
Zener-Diode ist optional und kann dazu verwendet werden, den Übersteuerungs-Gatespannungspegel
der Durchlasstransistoren zu erhöhen.
Der Spannungspegel am Source-Anschluss des Transistors TP4 wird
auf den Source-Anschluss des Transistors TP5 gespiegelt (beide Transistoren
TP4, TP5 sind in dieser Ausführungsform
PMOS-Transistoren). Der Spannungspegel am Source-Anschluss des Transistors
TP5 wird dann als Spannungspegel VCG zur Steuerung der Gates der
Durchlasstransistoren TP1B, TP1A verwendet. Die Widerstände R3 und
R5 und die Diode D3 sind optional und können vorzugsweise vorhanden
sein, um einen verbesserten Schutz gegen eine elektrostatische Entladung
(ESD, engl. Electrostatic Discharge) herzustellen.
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Die
in 6 gezeigte Ausführungsform kann in der gleichen
Weise wie die in 3 gezeigte Ausführungsform
verwendet werden, und die Transistoren TP1A, TP1B, TN1, TP4, TP5,
TN2, TP2, TP3 entsprechen den Transistoren TN1A, TN1B, TP1, TN4, TN5,
TP2, TN2 bzw. TN3 aus 5.
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Die
Transistoren TN2, TP2, TP3 dienen dazu, die Ladungsaufteilungsschaltung
zu sperren und freizugeben. Sie empfangen Steuersignale CNTL1, CNTL2
an ihren Steuergates, um die Transistoren ein- oder auszuschalten.
Es können
auch Pegelschieber, wie in 3 gezeigt,
vorgesehen sein, doch der Transistor TN2 kann an den Massepegel gekoppelt
sein statt an den negativen Versorgungsspannungspegel VOFF. Es kann
dann möglich
sein, den Transistor TN2 ohne Pegelschieber anzusteuern.
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Es
gibt einige zusätzliche Änderungen
bezüglich 3,
die sich nicht nur auf die Transistortypen beziehen. Dazu gehören beispielsweise
die Zener-Diode D0 und der Widerstand ROUT. Statt zum Aufteilen
von Ladung zwischen Kondensatoren kann die vorliegende Ausführungsform
auch dazu verwendet werden, den Kondensator C2 durch die Ladungsaufteilungsstufe
und den Widerstand ROUT lediglich zu entladen. Bei einer weiteren
Ausführungsform kann
es einen weiteren Kondensator C1 anstelle des Widerstands ROUT geben.
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Die
Zener-Diode D0 dient dazu, die Übersteuerungsspannung
zur Ansteuerung der Gates zu erhöhen.
Der Spannungsabfall an der Zener-Diode wird dann zur Spannungsdifferenz
zwischen dem Gate und dem Source-Anschluss des Transistors TN1 addiert.
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Der
Widerstand R4 entspricht R1 aus
3 und dient
dazu, den Steuerstrom durch den Strompfad ID1 (Strom durch TP4,
D0, TN1) zu begrenzen. Ähnlich
R1 aus
3 kann R4 so dimensioniert sein, dass er die Anstiegsgeschwindigkeit
des Ladungsaufteilungsvorgangs begrenzt. Der Widerstand R4 bestimmt
auch die Übersteuerungsspannung
von TN1A und TN1B durch den Strom ID1. Die Durchbruchspannung der
Zener-Diode D0 senkt außerdem den
Gatespannungspegel VCG bezüglich
des Source-Spannungspegels VSC. Die Gate-Source-Spannung VCG-VSC
der Durchlasstransistoren TP1A, TP1B kann dann wie folgt bestimmt
sein:
VCG-VSC = –(VTH_TN1 + VEFF_TN1 + VTH_TP4
+ VEFF_TP4 + VZDO – VTH_TP5),wobei
VTH die Schwellenspannung des angegebenen Transistors und VEFF die
effektive Übersteuerungsspannung
des entsprechenden Transistors ist. Die Übersteuerungsspannung VEFF
ist abhängig von
der Stromverstärkung β und dem
Strom ID1 gemäß der Approximation
ab. VZDO ist die Durchbruchspannung
der Zener-Diode.
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Bei
weiteren modifizierten Ausführungsformen
können
zwei Ladungsaufteilungsschaltungen verwendet werden, um zwei Ladungsaufteilungsrichtungen
zu erhalten. Die beiden Ladungsaufteilungsschaltungen können dann
entgegengesetzte Diodenrichtungen haben (gegenparallel). Darüber hinaus können diese
Ausführungsformen
vorteilhafterweise so ausgeführt
sein, dass sie in beide Richtungen unterschiedliche Anstiegsgeschwindigkeiten
haben. Eine Ausführungsform
mit unterschiedlichen Anstiegsgeschwindigkeiten kann dann Serienwiderstände haben,
die mit jeder Diode in Reihe geschaltet sind. Die Widerstände können dann
unterschiedliche Widerstandswerte haben, um unterschiedliche Anstiegsgeschwindigkeiten
zu erreichen.
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Die
Ausführungsformen
der Erfindung können
vorzugsweise bei Anwendungen verwendet werden, bei denen der positive
Versorgungsspannungspegel VON bis zu 30 V oder mehr beträgt. Der
negative Versorgungsspannungspegel VOFF kann –10 V oder weniger betragen.
Die Ausführungsformen
der Erfindung können
dann vorzugsweise Drain-erweiterte MOS-Transistoren als Durchlasstransistoren verwenden.
Drain-erweiterte Transistoren können
mit viel höheren Drain-Gate-Spannungen
als Gate-Source-Spannungen verwendet werden. Das bedeutet, dass
die Source-Anschlüsse
der Durchlasstransistoren vorzugsweise zusammengekoppelt und von
den Pins getrennt sind. Darüber
hinaus kann für
hohe Versorgungsspannungen die Durchbruchspannung der Zener-Diode
D0 bis zu mehreren Volt betragen, um eine ausreichende Übersteuerung
zu erreichen.
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Die
Erfindung wurde im Vorangehenden zwar anhand einer besonderen Ausführungsform
beschrieben, sie ist jedoch nicht auf diese Ausführungsform beschränkt, und
der Fachmann wird zweifellos weitere Alternativen finden, die im
Umfang der Erfindung, wie sie beansprucht ist, liegen.