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DE102008028452B4 - Leistungstransistor für hohe Spannungen in SOI-Technologie - Google Patents

Leistungstransistor für hohe Spannungen in SOI-Technologie Download PDF

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DE102008028452B4
DE102008028452B4 DE102008028452A DE102008028452A DE102008028452B4 DE 102008028452 B4 DE102008028452 B4 DE 102008028452B4 DE 102008028452 A DE102008028452 A DE 102008028452A DE 102008028452 A DE102008028452 A DE 102008028452A DE 102008028452 B4 DE102008028452 B4 DE 102008028452B4
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X Fab Semiconductor Foundries GmbH
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Abstract

Kombinierter DMOS/IGBT-Leistungstransistor für hohe Spannungen integrierbar in SOI-Technologie, mit einer niedrig dotierten aktiven Schicht (3) der Dicke im Bereich um 50 μm, bestehend aus einer Vielzahl von Source-Gate-Zellen (11), wobei jede aus einem Wannengebiet (7) mit einzelnen Sourcegebieten (9) und einer Gatestruktur (10) gebildet ist und die Wannengebiete (7) mit entgegengesetzter Dotierung zur aktiven Schicht (3), zu den hochdotierten Sourcegebieten (9) und zu den Gatestrukturen (10) haben, und einer vertikalen hochdotierten Schicht (5), die einerseits an den Isolationsgraben und andererseits an die aktive Schicht (3) angrenzt und einer oberhalb der vergrabenen Oxidschicht (2) und an diese angrenzend einer vergrabenen hochdotierten lateralen Schicht (6), die mit der vertikalen hochdotierten Schicht (5) verbunden ist, und die aktive Schicht (3), die vertikale hochdotierte Schd die Sourcegebiete (9) den gleichen Ladungsträgertyp besitzen, wobei die vertikale hochdotierte Schicht (5) nahe der Oberfläche an eine an der Oberfläche liegende,...

Description

  • Die Erfindung betrifft einen Leistungstransistor für hohe Spannungen (typ. > 300 V oder > 600 V) der in einer grabenisolierten SOI-Technologie hergestellt ist. Aufgrund des überquadratischen Anstiegs des Durchgangswiderstandes mit der angestrebten Durchbruchspannung gemäß der Abschätzung Ron = W/e·μ·ND = 8,3·10–9 VBR 2,5 (Ron: Durchgangswiderstand; W: Weite der Raumladungszone; e: Elementarladung, μ: Beweglichkeit, ND: Dotierung Driftgebiet und VBR: Durchbruchspannung)
    haben unipolare Transistoren (z. B. die in der Leistungselektronik verwendeten vertikalen DMOS-Transistoren) bei hohen Durchbruchspannungen einen übermäßig hohen Durchgangswiderstand und damit sehr hohe Verlustleistungen. Dies kann verbessert werden durch die zusätzliche Injektion von Minoritätsladungsträgern, wie es in den bei 600 V Durchbruchspannung und darüber oftmals verwendeten IGBT's der Fall ist. Allerdings geschieht dies zu Lasten der Schaltzeiten, da die zusätzlich injizierten Ladungsträger beim Ausschalten erst rekombinieren müssen. Diese Bauelemente sind daher für schnelle Schaltanwendungen aufgrund ihrer hohen Schaltverluste ungeeignet.
  • Des weiteren benötigt der IGBT eine Mindest-Source-Drain Spannung in Höhe der Flussspannung der Emitter-Substratdiode in der Größenordnung von etwa 0,6 bis 0,8 V, damit ein merklicher Drainstrom fließen kann. Dies bedeutet, dass bei kleinen Source-Drain-Spannungen in der Größenordnung von unter 1 V bis etwa 1,5 V der IGBT schlechtere Durchgangseigenschaften hat als ein vergleichbarer vertikaler DMOS-Transistor.
  • Dielektrisch isolierte Hochvoltbauelemente mit unipolaren sowie bipolaren Leitungsmechanismen sind bekannt.
  • In US 5 378 920 A wird ein dielektrisch isoliertes Hochvoltbauelement in einer dünnen hochohmigen Halbleiterschicht gezeigt, dass durch Oxidschichten 102 und 103 vom Rest der Halbleiterscheibe isoliert ist. Die Insel 104, in der sich das Bauelement befindet, ist sehr gering n-dotiert (siehe dortige 26 oder 30). Am Boden dieser Insel, bzw. oberhalb des vergrabenen, horizontalen Oxids 102 befindet sich eine gering dotierte n-Schicht 109. Im Sperrfall kann durch eine Ladungsträgerverarmung der Schichten 104, 106 und 109 eine hohe Durchbruchspannung erreicht werden. (siehe 25, 26 bzw. deren Beschreibungen). Im Falle der 26 befindet sich an der Seite der vertikalen Oxidschicht eine p+-dotierte Schicht 120. Das Bauelement selbst ist lateral angeordnet, wobei das Drain-Gebiet aus einem p+-dotierten Bereich 119 neben der vertikalen Isolation gebildet wird. Bei dem Bauelement handelt es sich um einen lateralen p-Kanal-DMOS-Transistor.
  • Bei dem in der 30 gezeigten lateralen n-Kanal-IGBT liegt das Drain Gebiet 119a bzw. 119b ebenfalls neben der vertikalen Isolation bzw. Oxidschicht 103. Das Drain Gebiet selbst besteht aus einem hoch dotierten p+-Gebiet 119a, welches vollständig innerhalb eines n-dotierten Bereichs 119a liegt.
  • In EP 0 721 211 A2 wird ein ebenfalls horizontal angeordneter Transistor für hohe Spannungen in SOI-Scheiben gezeigt. Der n-Kanal-IGBT liegt dabei in einer niedrig p-dotierten Insel 4a, wobei oberhalb der horizontalen vergrabenen Oxidschicht 3a sowie seitlich der vertikalen Oxidschicht 3b eine hoch dotierte p+-Schicht 6 angeordnet ist. Das Source-Gebiet besteht aus einem n-dotierten Source-Bereich 8 innerhalb einer p-Wanne 7. Das Drain bzw der Emitter des IGBT's ist ein p-Gebiet 11 innerhalb eines n-Gebietes 9 als sog. 'buffer layer'. Als Driftzone dient ein n-dotiertes Gebiet 10 zwischen der Gateelektrode 12 und 13 sowie dem n-buffer 9. Bei dem gezeigten IGBT (1 und 3) bzw. dem gezeigten MOSFET (4) handelt sich um laterale RESURF-Transistoren, bei denen aufgrund der vertikalen und horizontalen Raumladungszonen das n-dotierte Driftgebiet 10 von Ladungsträgern ausgeräumt wird. Das Source Potential liegt ausgehend von der Sourceelektrode 14 über die p-Wanne 7 und die dotierte Schicht neben dem Isolationsgraben 6 bzw. die dotierte Schicht oberhalb der vergrabenen Oxidschicht 6 im Volumen an. Damit wirken auf die Driftzone 10 ein vertikales und ein horizontales elektrisches Feld (RESURF-Prinzip). Der Stromfluss zwischen Source und Drain ist konstruktionsbedingt auf die n-dotierten Gebiete nahe der Oberfläche beschränkt.
  • Ein lateraler IGBT in grabenisolierter SOI-Scheibe ist auch in EP 0 649 175 A1 gezeigt. Auf der Source-Seite befindet sich ein n+-dotiertes Source Gebiet 5 eingebettet in eine p-Wanne bzw in ein p-Kanalgebiet 6. Dieses p-dotierte Gebiet 6 zieht sich von der Oberfläche des Siliziums an der Seite des Isolationsgrabens 4 bis zum vergrabenen Oxid 2 hinunter. Auf der Drain-Seite befindet sich eine n-dotierte Insel 11, in der sich sowohl ein n+-dotiertes Anschlussgebiet 14 als auch eine Emitterstruktur 12 befinden. Durch eine externe ansteuerbare Widerstandsschaltung kann der Stromfluss auf die Emitterstruktur bzw. die Anschlussstruktur aufgeteilt bzw. umgeschaltet werden. Damit soll durch ein externes Abschalten der Emitterstruktur ein schnelleres Ausschalten des Transistors erreicht werden. Allerdings wird eine zusätzliche Widerstandsschaltung benötigt.
  • Eine ähnliche Sourcestruktur ist in DE 198 28 669 C2 gezeigt. Der dort gezeigte laterale IGBT in grabenisolierten SOI-Scheiben besteht sourceseitig aus einer n+-dotierten Source-Zone 4, eingebettet in eine Basiszone des zweiten Leitfähigkeitstyps 3. Dieses Basis-Gebiet 3 zieht sich von der Oberfläche des Siliziums an der Seite des Isolationsgrabens 12 bis zum vergrabenen Oxid 10 hinunter, das Gebiet 15 bildend. Auf der Drain-Seite befindet sich eine p+-dotierte Anodenzone 2 innerhalb einer umgebenden n+-Insel 13. In der Drainzone in der Nähe der vergrabenen Isolationsschicht 10 liegen lateral ausgebildete Bereiche des zweiten Leitfähigkeitstyps 11. Diese Bereiche dienen der schnelleren Ausräumung der Speicherladung beim Ausschalten des IGBT's. Nachteilig ist allerdings, dass diese vergrabenen Bereiche 11 bereits während des Herstellungsprozesses der SOI-Scheibe eingebracht werden müssen, d. h. im Prozess des Scheibenherstellens. Ein weitere Nachteil ist, dass diese Bereiche 11 sämtlichen Hochtemperaturprozessen des folgenden weiteren Scheibenprozesses unterliegen und damit sehr stark eindiffundieren.
  • Ziel ist es, einen Leistungstransistor integrierbar in eine grabenisolierte Dickschicht SOI-Technologie mit aktiven Siliziumschichten der Dicken um 50 μm und einer vertikalen Driftzone für Spannungen um 700 V herzustellen, der einen niedrigeren Durchgangswiderstand als der DMOS-Transistor hat und eine schnelleres Ausschaltverhalten als der IGBT.
  • Die Aufgabe der Erfindung besteht darin, eine Kombination aus einem unipolaren DMOS-Transistor und einem IGBT zu schaffen, wobei beide Bauelemente mit ein und demselben Herstellungsprozess gefertigt werden können. Das Layout der beiden Bauelemente soll soweit als möglich gleich sein bzw. die Änderung von einem Bauelement in das andere soll möglichst einfach sein.
  • Erfindungsgemäß wird die Aufgabe gelöst durch die in den Ansprüchen 1 bis 4 beanspruchten Gegenstände.
  • Die Gegenstände der Ansprüche 1 bis 4 weisen die Vorteile auf, dass bereits bei kleinen Source-Drain-Spannungen über den vertikalen DMOS-Transistor ein Strom fließen kann, während bei reinen IGBT-Strukturen erst oberhalb der Vorwärtsspannung des Emitter-Driftgebiet-Überganges ein Stromfluss möglich ist.
  • Die Lösung besteht grob betrachtet darin, dass ein DMOS-Transistor mit vertikaler Driftzone mit einem unipolaren Leitungsmechanismus mit einem lateralen IGBT kombiniert wird. Der Drainanschluss des vertikalen DMOS-Transistors wird durch eine vergrabene hoch dotierte Schicht gebildet und über die vertikale hochdotierte Schicht an der Grabenseitenwand zur Oberfläche geführt. Mittels eines Kontaktgebietes kann der DMOS-Drain-Anschluss erfolgen. Wird innerhalb des Kontaktgebietes ein weiteres Kontaktgebiet mit unterschiedlicher Dotierungsart eingebracht, kann dieses als Emittergebiet eines lateralen IGBT fungieren, Ladungsträger in die Driftzone injizieren und mittels dieser Leitfähigkeitsmodulation die Leitfähigkeit des Driftgebietes in lateraler Richtung in der Nähe der Oberfläche erhöhen.
  • Die Erfindung wird nun anhand eines Ausführungsbeispiels unter Zuhilfenahme der schematischen Zeichnung erläutert. Es zeigen
  • 1 einen grabenisolierten, in SOI-Technologie integrierten vertikalen DMOS-Transistor nach dem Stand der Technik,
  • 2 einen erfindungsgemäßen grabenisolierten, in SOI-Technologie integrierten kombinierten Transistor,
  • 3 ein zweites Ausführungsbeispiel eines erfindungsgemäßen grabenisolierten, in SOI-Technologie integrierten Transistors,
  • 4 ein drittes Ausführungsbeispiel eines erfindungsgemäßen grabenisolierten, in SOI-Technologie integrierten Transistors,
  • 5 die Aufsicht auf ein viertes Ausführungsbeispiel eines erfindungsgemäßen Transistors,
  • 6 eine Schnittdarstellung der Aufsicht des vierten Ausführungsbeispiels eines erfindungsgemäßen Transistors und
  • 7 eine weitere Schnittdarstellung der Aufsicht des vierten Ausführungsbeispiels eines erfindungsgemäßen Transistors.
  • Bei dem in 1 abgebildeten DMOS-Transistor besteht die SOI-Scheibe aus einer Trägerscheibe (1), einer vergrabenen lateralen Oxidschicht (2) und einer aktiven Schicht (3). Die Driftzone des Transistors wird dabei durch die aktive Schicht (3) gebildet. Der Transistor ist durch einen Isolationsgraben (4) in lateraler Richtung sowie in vertikaler Richtung durch die vergrabene laterale Oxidschicht (2) vom Rest der Scheibe isoliert. Die aktive Schicht neben dem Isolationsgraben beinhaltet eine hochdotierte vertikale Schicht (5) mit dem gleichen Leitungstyp wie die aktive Schicht (3). Als Source des Transistors kommen dabei eine Vielzahl von einzelnen Source-Gate-Zellenzellen (11) zur Anwendung, die jeweils aus einem Wannengebiet (7) mit einer Dotierung des entgegengesetzten Leitungstyps wie die aktive Schicht (3), einem hochdotierten Sourcegebiet (9) und einer Gatestruktur (10) bestehen. Oberhalb der vergrabenen Oxidschicht (2) befindet sich eine vergrabene hochdotierte laterale Schicht (6) mit dem gleichen Leitungstyp wie die aktive schicht (3), die durch die hochdotierte vertikale Schicht (5) mit lateralem Dotierungsprofil und gleichem Leitungstyp wie die hochdotierte vertikale Schicht (5), (höchste Dotierung direkt am Isolationsgraben (4) und abfallend in Richtung Source-Gate-Zellen (11)) niederohmig elektrisch mit der Scheibenoberfläche verbunden ist. Durch ein Drainkontaktgebiet (8) kann eine elektrische Kontaktierung des Drains dieses Transistors erfolgen. Bei optimaler Auslegung der Dotierungen und Abstände liegt dabei das Maximum der elektrischen Feldstärke am Übergang der Wanne (7) zur aktiven Schicht (3), während am anderen Ende der Driftzone, d. h. am Übergang von der aktiven Schicht (3) zur vergrabenen hochdotierten lateralen Schicht (6) und am Übergang von der aktiven Schicht (3) zur hochdotierten vertikalen Schicht (5) noch nicht die gesamte Feldstärke über die Driftzone abgebaut wurde sondern noch ein geringer Rest innerhalb der Gebiete (5) und (6) abfällt.
  • In 2 sieht man einen im Vergleich zu dem Transistor aus 1 erweiterten, kombinierten Transistor. Die Sourcestruktur besteht – wie in 1 beschrieben – aus einer Vielzahl von Source-Gate-Zellen (11), die wiederum aus der Wanne (7), den eigentlichen Sourcegebieten (9) und den Gategebieten (10) bestehen. Der Übersichtlichkeit wegen wurden die Source-Gate-Zellen (11) in 2 nur Schematisch dargestellt. Anstelle des hochdotierten Drain-Kontaktgebietes (8) in 1 kommt ein IGBT-Emittergebiet (21) mit einer Dotierung entgegengesetzten Leitungstyps zu liegen. Der entstandene Transistor besteht damit aus einem vertikalen DMOS und einem lateralen IGBT.
  • Aufgrund des entgegengesetzten Leitungstyps des IGBT-Emittergebietes (21) würde durch die Erweiterung aber die Durchbruchspannung heruntergesetzt werden. Im Falle des einfachen DMOS-Transistors (1) ist an der Stelle des Überganges zwischen der aktiven Schicht (3) und dem Drainkontaktgebiet (8) die elektrische Feldstärke noch nicht auf Null abgefallen, ein Großteil der Feldstärke wird in der Driftregion abgebaut. Ein geringer Teil der Feldstärke wird bei optimaler Auslegung jedoch auch im hochdotierten Drainkontaktgebiet (8) abgebaut. Würde an dieser Stelle das IGBT-Emitter-Gebiete (21) mit entgegensetztem Leitungstyp ohne weitere Änderung eingefügt, würde an diesem Übergang eine Restfeldstärke anliegen.
  • Um unter diesen Umständen an der Stelle des Überganges zwischen der aktiven Schicht (3) und dem IGBT-Emittergebiet (21) die elektrische Feldstärke auf Null zu bringen, kann das nur über eine reduzierte maximale Spannung erreicht werden. Die ursprüngliche Spannungsfestigkeit mit einem IGBT-Emittergebiet (21) wird wieder erreicht, wenn eine entsprechend dimensionierte Verlängerung der lateralen Driftzone, d. h. der Länge der aktiven Schicht (3) zwischen der sourceseitigen Wanne (7) und dem IGBT-Emitter (21) erfolgt. Das IGBT-Emitter-Gebiet (21) muss einen größeren Abstand zur Wanne (7) haben als das Drainkontaktgebiet (8) im Falle des reinen DMOS-Transistors.
  • Der in 2 dargestellte Transistor hat als IGBT-Emittergebiet (21) eine hohe Dotierung und dient gleichzeitig als hochdotiertes Anschlussgebiet. Aufgund der hohen Dotierung hat das Emittergebiet (8) eine hohe Injektionsrate und damit einen hohen Emitterwirkungsgrad. Dies kann sich negativ z. B. auf die Abschaltzeiten auswirken.
  • In 3 ist ein zweites Ausführungsbeispiel dargestellt. Im Unterschied zur 2 ist das IGBT-Emittergebiet (21) in den Rand der hochdotierten vertikalen Schicht (5) eingelagert. Die hochdotierte vertikale Schicht (5) wirkt aufgrund ihrer entgegengesetzten Dotierung als buffer layer und senkt den Emitterwirkungsgrad ab. Durch die Lage des IGBT-Emitters 21 innerhalb des Dotierungsprofils der hochdotierten vertikalen Schicht (5) kann die Dotierungskonzentration des als buffer layer wirkenden Teils dieser Schicht eingestellt werden.
  • In 4 ist ein drittes Ausführungsbeispiel dargestellt. Im Unterschied zur 2 ist das hochdotierte IGBT-Emittergebiet (21) in die niedriger dotierte Wanne (7) eingelagert. Aufgrund der niedrigeren Dotierung wird der Emitterwirkungsgrad reduziert.
  • Die Dotierung der aktiven Siliziumschicht (3) wird ausreichend niedrig gewählt, um die angestrebte Durchbruchspannung des vertikalen Transistors zu erzielen.
  • Die vergrabene laterale hochdotierte Schicht (6) oberhalb der vergrabenen lateralen Isolationsschicht hat die gleiche Ladungsträgerart wie die aktive Schicht (3), ihre Dicke ist sehr viel kleiner als die Dicke der aktiven Schicht (3), beispielsweise 5 μm. Gleiches gilt für die vertikale hochdotierte Schicht (5). Ihre Dicke beträgt beispielsweise bei einer 50 μm dicken aktiven Schicht (3) ebenfalls 5 μm bei gleicher Ladungsträgerart. So ist die gleiche Ladungsträgerart direkt neben den Isolationsgräben, in der gesamten Dicke der aktiven Schicht (3) und durchgehend von der Oberfläche bis zur vergrabenen hochdotierten Schicht (6) vorhanden.
  • Bei positiver Drainspannung und geöffneten Gate (10) erfolgt ein Elektronenstrom vom Sourceanschluss (13) durch das Kanalgebiet und weiter in vertikaler Richtung zur vergrabenen hochdotierten lateralen Schicht (6), die den Drainanschluss des vertikalen DMOS bildet. Ab einer Drainspannung größer der Flussspannung des durch das hochdotierte IGBT-Emittergebiet (21) und die aktive Schicht (3) des SOI-Wafers gebildeten pn-Überganges (bzw. des pn Überganges hochdotiertes IGBT-Emittergebiet (21) zur vertikalen hochdotierten Schicht (5) neben dem Isolationsgraben in 3, bzw. des pn-Überganges der niedrig dotierten Transistorwanne (7) zur aktiven SOI-Schicht (3) werden Löcher in die Driftzone emittiert, welche die Ladungsträgerkonzentration und damit die Leitfähigkeit stark erhöhen und damit den Durchgangswiderstand absenken.
  • Der DMOS-artige Anteil des gezeigten Bauelementes kann durch die Fläche bzw. Anzahl der Source-Gate-Zellen (11) variiert werden. Der IGBT-artige Anteil kann durch die umlaufende Länge der IGBT-Emittergebiete (21) variert werden. Auf diese Weise ist eine Optimierung hinsichtlich Durchgangswiderstand und Schaltverhalten möglich.
  • Bei negativer Drainspannung kann je nach Auslegung der Dotierungsverhältnisse in der Umgebung des IGBT-Emittergebietes (21) eine Sperrfähigkeit erreicht werden. Der normale DMOS-Transistor der 1 erreicht mit negativer Drainspannung nur die Flussspannung der Body-Substratdiode („Revers Diode des DMOS”) von typisch < 1 V. Der z. B. in der 4 gezeigte Aufbau erreicht eine Rückwärtssperrfähigkeit, die bedingt durch die niedrige Dotierung der Transistorwanne (7) und die in laterale Richtung abnehmende Dotierung der vertikalen hochdotierten Schicht (5) bestimmt ist. Bei Platzierung der Transistorwanne (7) weiter entfernt vom Isolationsgraben (4) und damit in Bereichen mit niedrigerer Dotierung kann eine entsprechend höhere Rückwärtssperrfähigkeit erreicht werden.
  • 5 ist die Draufsicht eines weiteren Ausführungsbeispiels, was sich dadurch auszeichnet, dass neben dem IGBT-Emittergebiet (21) auch Anteile des DEMOS-Drain-Gebietes (8) parallel vorhanden sind. Ersetzt man das DMOS Drain Gebiet (8) nicht durchgängig durch das Emittergebiet (21), wie im zweiten Ausführungsbeispiel beschrieben, sondern wie in den 5 bis 7 gezeigt nur anteilig, dann gibt es Stellen, an denen der Emitter (21) mit der Driftregion (3) kurzgeschlossen ist, d. h. es findet an diesen Stellen keine Injektion von Minoritätsladungsträgern statt, der Durchgangswiderstand wird etwas verschlechtert. Die Majoritätsladungsträger müssen aber an diesen Stellen keinen pn-Übergang überwinden d. h. der IGBT-typische Anstieg des Ausgangskennlinien erst ab etwa > 1 V kann vermieden werden. Bereits bei kleinen Drain-Source Spannungen (etwa < 1 V bis 1,5 V) wird wie beim reinen DMOS-Transistor bereits ein Drainstrom fliessen. Damit erzielt dieses Bauelement in Bereich der kleinen Drain-Source Spannungen einen besseren Durchgangswiderstand als die IGBT ähnliche Struktur.
  • Bezugszeichenliste
    • 1
    Trägerscheibe der SOI-Scheibe
    2
    Vergrabene Oxidschicht der SOI-Scheibe
    3
    aktive Schicht der SOI-Scheibe; Driftregion
    4
    Isolationsgraben
    5
    Vertikale hochdotierte Schicht angrenzend an den Isolationsgraben, gleicher Ladungsträgertyp wie aktive Schicht 3
    6
    Vergrabene hochdotierte laterale Schicht, gleicher Ladungsträgertyp wie aktive Schicht 3
    7
    Transistorwannengebiet, Dotierung mit entgegengesetztem Ladungsträgertyp wie aktive Schicht 3
    8
    Drainkontaktgebiet, gleicher Ladungsträgertyp wie aktive Schicht 3
    9
    Sourcegebiet, gleicher Ladungsträgertyp wie aktive Schicht 3
    10
    Gatestruktur
    11
    Source-Gate-Zelle
    12
    Drainanschluss (Metallisierung)
    13
    Source- und Bodyanschluss (Metallisierung)
    14
    DMOS-Drain- und IGBT-Emitteranschluss (Metallisierung)
    21
    IGBT-Emitterschicht, hochdotiert, entgegengesetzter Ladungsträgertyp zur aktiven Schicht 3

Claims (4)

  1. Kombinierter DMOS/IGBT-Leistungstransistor für hohe Spannungen integrierbar in SOI-Technologie, mit einer niedrig dotierten aktiven Schicht (3) der Dicke im Bereich um 50 μm, bestehend aus einer Vielzahl von Source-Gate-Zellen (11), wobei jede aus einem Wannengebiet (7) mit einzelnen Sourcegebieten (9) und einer Gatestruktur (10) gebildet ist und die Wannengebiete (7) mit entgegengesetzter Dotierung zur aktiven Schicht (3), zu den hochdotierten Sourcegebieten (9) und zu den Gatestrukturen (10) haben, und einer vertikalen hochdotierten Schicht (5), die einerseits an den Isolationsgraben und andererseits an die aktive Schicht (3) angrenzt und einer oberhalb der vergrabenen Oxidschicht (2) und an diese angrenzend einer vergrabenen hochdotierten lateralen Schicht (6), die mit der vertikalen hochdotierten Schicht (5) verbunden ist, und die aktive Schicht (3), die vertikale hochdotierte Schicht (5), die hochdotierte laterale Schicht (6) und die Sourcegebiete (9) den gleichen Ladungsträgertyp besitzen, wobei die vertikale hochdotierte Schicht (5) nahe der Oberfläche an eine an der Oberfläche liegende, in die hochdotierte Schicht (5) und die aktive Schicht (3) hineinreichende hochdotierte IGBT-Emitterschicht (21) mit dem entgegengesetzten Leiungsträgertyp wie die aktive Schicht (3) angrenzt, wodurch ein pn-Übergang einerseits zwischen der vertikalen hochdotierten Schicht (5) und der hochdotierten IGBT-Emitterschicht (21) und andererseits zwischen der aktiven Schicht (3) und der hochdotierten IGBT-Emitterschicht (21) gebildet ist und die hochdotierte IGBT-Emitterschicht (21) einen Kontakt (14) hat, der IGBT-Emitter-Anschluss ist und als Drain-Anschluss des DMOS-Transistors fungiert.
  2. Kombinierter DMOS/IGBT-Leistungstransistor für hohe Spannungen integrierbar in SOI-Technologie, mit einer niedrig dotierten aktiven Schicht (3) der Dicke im Bereich um 50 μm, bestehend aus einer Vielzahl von Source-Gate-Zellen (11), wobei jede aus einem Wannengebiet (7) mit einzelnen Sourcegebieten (9) und einer Gatestruktur (10) gebildet ist, und die Wannengebiete (7) die entgegengesetzter Dotierung zur aktiven Schicht (3), zu den hochdotierten Sourcegebieten (9) und zu den Gatestrukturen (10) haben, und einer vertikalen hochdotierten Schicht (5), die einerseits an den Isolationsgraben und andererseits an die aktive Schicht (3) angrenzt und einer oberhalb der vergrabenen Oxidschicht (2) und an diese angrenzend einer vergrabenen hochdotierten lateralen Schicht (6), die mit der vertikalen hochdotierten Schicht (5) verbunden ist, und die aktive Schicht (3), die vertikale hochdotierte Schicht (5), die hochdotierte laterale Schicht (6) und die Sourcegebiete (9) den gleichen Ladungsträgertyp besitzen, wobei die vertikale hochdotierte Schicht (5) nahe der Oberfläche an eine von der vertikalen hochdotierten Schicht (5) umschlossene, an der Oberfläche endende und hochdotierte IGBT-Emitterschicht (21) mit dem entgegengesetzten Leitungstyp wie die Schicht (3) grenzt, wodurch ein pn-Übergang zwischen der hochdotierten IGBT-Emitterschicht (21) und der vertikalen hochdotierten Schicht (5) ausgebildet ist und die hochdotierte IGBT-Emitterschicht (21) einen Kontakt (14) hat, der Drain-Anschluß des DMOS-Transistors ist.
  3. Kombinierter DMOS/IGBT-Leistungstransistor für hohe Spannungen integrierbar in SOI-Technologie, mit einer niedrig dotierten aktiven Schicht (3) der Dicke im Bereich um 50 μm, bestehend aus einer Vielzahl von Source-Gate-Zellen (11), wobei jede aus einem Wannengebiet (7) mit einzelnen Sourcegebieten (9) und einer Gatestruktur (10) gebildet ist, und die Wannengebiete (7) die entgegengesetzte Dotierung zur aktiven Schicht (3), zu den hochdotierten Sourcegebieten (9) und zu den Gatestrukturen (10) haben, und einer vertikalen hochdotierten Schicht (5), die einerseits an den Isolationsgraben und andererseits an die aktive Schicht (3) angrenzt und einer oberhalb der vergrabenen Oxidschicht (2) und an diese angrenzend einer vergrabenen hochdotierten lateralen Schicht (6), die mit der vertikalen hochdotierten Schicht (5) verbunden ist, und die aktive Schicht (3), die vertikale hochdotierte Schicht (5), die hochdotierte laterale Schicht (6) und die Sourcegebiete (9) den gleichen Ladungsträgertyp besitzen, wobei die vertikale hochdotierte Schicht (5) nahe der Oberfläche an ein an der Oberfläche liegendes, in die vertikale hochdotierte Schicht (5) und die aktive Schicht (3) hineinreichendes Wannengebiet (7) angrenzt, wodurch zwischen dem Wannengebiet (7) einerseits und der vertikalen hochdotierten Schicht (5) und der aktiven Schicht (3) andererseits ein pn-Übergang ausgebildet ist und in dem Wannengebiet (7) eine hochdotierte IGBT-Emitterschicht (21) mit dem gleichen Leitungstyp wie das Wannengebiet (7) plaziert ist, welches einen Kontakt (14) besitzt, der Drain-Anschluß des DMOS-Transistors ist.
  4. Kombinierter DMOS/IGBT-Leistungstransistor für hohe Spannungen integrierbar in SOI-Technologie, mit einer niedrig dotierten aktiven Schicht (3) der Dicke im Bereich um 50 μm, bestehend aus einer Vielzahl von Source-Gate-Zellen (11), wobei jede aus einem Wannengebiet (7) mit einzelnen Sourcegebieten (9) und einer Gatestruktur (10) gebildet ist, und die Wannengebiete (7) die entgegengesetzter Dotierung zur aktiven Schicht (3), zu den hochdotierten Sourcegebieten (9) und zu den Gatestrukturen (10) haben, und einer vertikalen hochdotierten Schicht (5), die einerseits an den Isolationsgraben und andererseits an die aktive Schicht (3) angrenzt und einer oberhalb der vergrabenen Oxidschicht (2) und an diese angrenzend einer vergrabenen hochdotierten lateralen Schicht (6), die mit der vertikalen hochdotierten Schicht (5) verbunden ist, und die aktive Schicht (3), die vertikale hochdotierte Schicht (5), die hochdotierte laterale Schicht (6) und die Sourcegebiete (9) den gleichen Ladungsträgertyp besitzen, wobei in die vertikale hochdotierte Schicht (5) nahe der Oberfläche zu einem bestimmten Oberflächenanteil eine von der vertikalen hochdotierten Schicht (5) dreiseitig umschlossene, an der Oberfläche endende und hochdotierte IGBT-Emitterschicht (21) mit dem entgegengesetzten Leitungstyp wie die Schicht (3) eingebracht ist, wodurch ein pn-Übergang zwischen der hochdotierten IGBT-Emitterschicht (21) und der vertikalen hochdotierten Schicht (5) ausgebildet ist und wobei die vertikale hochdotierte Schicht (5) nahe der Oberfläche zu einem anderen Oberflächenanteil an das DMOS-Drain-Gebiet (8) mit gleichem Leitungstyp wie die Schicht (3) anschließt und das DMOS-Drain-Gebiet (8) und das hochdotierte IGBT-Emitterschicht (21) einen gemeinsamen Kontakt (14) haben, der Drain-Anschluß des DMOS-Transistors ist und zugleich als IGBT-Emitter-Anschluss fungiert.
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