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QUERVERWEIS
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Die
vorliegende Anmeldung ist eine Teilfortsetzungs-(CIP)-Anmeldung
einer anhängigen
U.S. Anmeldung Ser. No. 11/648,688 mit dem Titel „Wafer Level
Package with Die Receiving Through-Hole and Method of the Same", eingereicht am
3. Januar 2007, welches hierin durch Bezugnahme in ihrer Gesamtheit
beinhaltet ist.
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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Diese
Erfindung betrifft einen Aufbau eines Halbleiterbauteilgehäuses, und
insbesondere einen Aufbau eines Halbleiterbauteilgehäuses mit
Pseudochipfunktion, um dadurch die Gehäusegröße zu verkleinern und die Ausbeute
und Zuverlässigkeit
zu verbessern.
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2. Beschreibung des Stands
der Technik
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In
den letzten Jahren bringt die Hochtechnologieelektronik-Fertigungsindustrie
mehr speziell verpackte und an den Menschen angepasste elektronische
Produkte heraus. Die rasche Entwicklung der Halbleitertechnologie
hat auch zu einem raschen Fortschritt in der Größenreduzierung von Halbleitergehäusen, der
Anwendung von Mehrpoligkeit, der Anwendung eines Feinrasters, der
Minimierung elektronischer Komponenten und dergleichen geführt.
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Da
herkömmliche
Gehäusetechnologien
die Chips auf einem Wafer in entsprechende Einzelchips unterteilen
müssen
und dann den Chip verpacken müssen,
sind diese Techniken daher für
den Fertigungsprozess zeitaufwendig. Da die Chipgehäusetechnik
stark von der Entwicklung integrierter Schaltungen beeinflusst wird,
wird daher, sobald die Größe der Elektronik
anspruchsvoll wird, auch die Gehäusetechnik
anspruchsvoll. Aus den oben erwähnten Gründen geht
der Trend der Gehäusetechnik
zu Ball Grid Array (BGA) (Gehäuse
mit Lotpunkten), Flip Chip Ball Grid Array (FC-BGA) (Höckerbondgehäuse), Chip
Scale Package (CSP) (Gehäuse
in Chipgröße) und
Wafer Level Package (WLP) Gehäuse auf
Wafer-Ebene. "Wafer
Level Package" ist
in der Bedeutung zu verstehen, dass die gesamte Verpackung und alle
Zwischenverbindungen auf dem Wafer sowie weitere Verarbeitungsschritte
vor der Vereinzelung (Unterteilung) in Chips (Dice) ausgeführt werden.
Mittels der Wafer Level Packaging Technologie können wir Chips mit extrem kleinen
Abmessungen und guten elektrischen Eigenschaften herstellen. Trotz
der vorstehend erwähnten
Vorteile der WLP-Technik gibt es noch einige Nachteile, welche die
Akzeptanz der WLP-Technik beeinflussen. Herkömmlicherweise nimmt, wenn ein
Gehäuseaufbau mit
mehreren Chips erforderlich ist, die Abmessung des Gehäuseaufbaus
mit der Anzahl oder den Gesamthöhen
der mehreren Chips zu, so dass der Prozess komplexer ist.
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1 stellt
das herkömmliche
Gehäuse
mit gestapelten Chips dar. Der Gehäuseaufbau 100 weist
einen ersten Chip 120 mit darauf ausgebildeten ersten Bondinseln 116 und
einen zweiten Chip 122 mit darauf ausgebildeten zweiten
Bondinseln 118 auf, und der erste Chip 120 und
der zweite Chip 122 sind auf einem ersten Substrat 104 mit
darauf ausgebildeten Kontaktinseln 114 ausgebildet. Der
Gehäuseaufbau 100 weist
ferner einen dritten Chip 124 mit dritten Bondinseln 112 auf,
die unter dem ersten Substrat 104 aber über einem zweiten Substrat 102 mit zweiten
Kontaktinseln 110 ausgebildet sind. Ferner sind die dritten
Bondinseln 112 mit den zweiten Kontaktinseln 110 über die
Bonddrähte 126 verbunden, die
ersten Kontaktinseln 114 mit den zweiten Kontaktinseln 110 über die
Bonddrähte 128 verbunden, die
ersten Bondinseln 116 und die zweiten Bondinseln 118 jeweils
mit den ersten Kontaktinseln 114 über die Bonddrähte 130 und 132 verbunden.
Dann ist die Schutzschicht 145 über dem ersten Chip 120, dem
zweiten Chip 122, dem dritten Chip 124 ausgebildet
und die Lotkontakthügel
bzw. sog. Lotbumps 150 sind unter dem zweiten Substrat 102 ausgebildet.
Demzufolge ist die Abmessung des Gehäuseaufbaus 100 akkumuliert
und gleich den Gesamtabmessungen jeder Materialschicht, und die Prozesse
für die
Fertigung werden mit zunehmenden Chips immer komplexer und teuerer.
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Angesichts
des Vorstehenden ist ein vollständig
neuer Aufbau mit Pseudochipfunktion erforderlich, um den vorstehend
erwähnten
Nachteil zu überwinden.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Die
vorliegende Erfindung wird einige bevorzugte Ausführungsformen
beschreiben. Es dürfte sich
jedoch verstehen, dass die vorliegende Erfindung in vollständig anderen
Ausführungsformen
neben den für
diese detaillierten Beschreibungen auftreten kann. Der Schutzumfang
der vor liegenden Erfindung ist nicht auf diese Ausführungsformen
beschränkt
und sollte den nachstehenden Ansprüchen entsprechen.
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Eine
Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung
eines Aufbaus eines Halbleiterbauteilgehäuses, welches einen neuen Aufbau
mit Pseudochipfunktion bereitstellen kann.
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Eine
weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung
des Aufbaus eines Halbleiterbauelementegehäuses, welcher einen kleinen
Aufbau eines Halbleiterbauelementgehäuses (kleine Montagefläche und
dünner
Aufbau) bereitstellt.
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Noch
eine weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung
eines Aufbaus eines Halbleiterbauelementgehäuses, welcher eine bessere
Zuverlässigkeit
ermöglichen
kann.
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Noch
eine weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung
eines Aufbaus eines Halbleiterbauelementgehäuses, welcher Kosten reduzieren
und die Ausbeute erhöhen
kann.
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Die
vorliegende Erfindung stellt einen Aufbau eines Halbleiterbauelementgehäuses bereit,
der ein erstes Substrat mit darin ausgebildeten Chipaufnahme-Durchgangslöchern; einen
ersten Chip mit ersten Bondinseln und einen zweiten Chip mit zweiten
Bondinseln, die jeweils in den Chipaufnahmelöchern ausgebildet sind; ein
in dem Spalt zwischen dem ersten und zweiten Chip und den Seitenwänden der
Chipaufnahme-Durchgangslöcher
des ersten Substrates ausgebildetes Klebermaterial; Umverteilungsleitungen,
die dafür
ausgebildet sind, die auf dem ersten Substrat ausgebildeten ersten
Kontaktinseln mit den ersten Bondinseln beziehungsweise zweiten
Bondinseln zu verbinden; und eine auf den Umverteilungsleitungen,
dem ersten Chip, dem zweiten Chip und dem ersten Substrat ausgebildete Schutzschicht
aufweist.
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Die
vorliegende Erfindung stellt einen Aufbau eines Halbleiterbauelementgehäuses bereit,
der ein erstes Substrat mit darin ausgebildeten ersten Chipaufnahme-Durchgangslöchern; einen
ersten Chip mit ersten Bondinseln und einen zweiten Chip mit zweiten
Bondinseln, die jeweils in den ersten Chipaufnahme-Durchgangslöchern angeordnet
sind; ein in dem Spalt zwischen dem ersten und zweiten Chip und
den Seitenwänden
der ersten Chipaufnahme-Durchgangslöcher des ersten Substrates
ausgebildetes erstes Klebermaterial; Umverteilungsleitungen, die
dafür ausgebildet
sind, die auf dem ersten Substrat ausgebildeten ersten Kontaktinseln
mit den ersten Bondinseln beziehungsweise zweiten Bondinseln zu
verbinden; eine auf den Umverteilungsleitungen, dem ersten Chip,
dem zweiten Chip und dem ersten Substrat ausgebildete Schutzschicht;
ein zweites Substrat mit darin ausgebildeten zweiten Chipaufnahme-Durchgangslöchern und
zweiten Kontaktinseln und auf einem zweiten angebrachten Material
und unter dem ersten Substrat ausgebildet; und einen in den zweiten
Chipaufnahme-Durchgangslöchern
angeordneten dritten Chip mit dritten Bondinseln aufweist.
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Die
vorliegende Erfindung stellt einen Aufbau eines Halbleiterbauelementgehäuses bereit,
der ein erstes Substrat mit ersten darin ausgebildeten Chipaufnahme-Durchgangslöchern; einen
ersten Chip mit ersten Bondinseln und einen zweiten Chip mit zweiten
Bondinseln, die jeweils in den ersten Chipaufnahme-Durchgangslöchern angeordnet
sind; ein in dem Spalt zwischen dem ersten und zweiten Chip und
den Seitenwänden
der Chipaufnahme-Durchgangslöcher
des ersten Substrates ausgebildetes erstes Klebermaterial; Umverteilungsleitungen,
die dafür
ausgebildet sind, die auf dem ersten Substrat ausgebildeten ersten
Kontaktinseln mit den ersten Bondinseln beziehungsweise zweiten
Bondinseln zu verbinden; eine auf den Umverteilungsleitungen, dem
ersten Chip, dem zweiten Chip und dem ersten Substrat ausgebildete
Schutzschicht; einen unter dem ersten Substrat ausgebildeten dritten
Chip mit dritten Bondinseln; und ein zweites Substrat mit zweiten
Kontaktinseln und darin ausgebildeten und unter dem dritten Chip
ausgebildete Schaltungsdrähten, aufweist.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Die
vorstehenden Aspekte und viele damit verbundene Vorteile dieser
Erfindung werden leichter erkennbar, wenn dieselben durch Bezugnahme
auf die nachstehende detaillierte Beschreibung in Verbindung mit
den beigefügten
Zeichnungen besser verstanden werden, wobei:
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1 eine
Querschnittsdarstellung eines Aufbaus eines Halbleiterbauelementgehäuses gemäß dem Stand
der Technik darstellt;
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2 eine
Draufsichtdarstellung auf einen Aufbau eines Halbleiterbauelementgehäuses gemäß einer
Ausführungsform
der vorliegenden Erfindung darstellt;
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3 eine
Querschnittsdarstellung eines Aufbaus eines Halbleiterbauelementgehäuses gemäß einer
Ausführungsform
der vorliegenden Erfindung darstellt;
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4 eine
Querschnittsdarstellung eines Aufbaus eines Halbleiterbauelementgehäuses gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung darstellt;
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5 eine
Querschnittsdarstellung eines Aufbaus eines Halbleiterbauelementgehäuses gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung darstellt;
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6 eine
Querschnittsdarstellung eines Aufbaus eines Halbleiterbauelementgehäuses gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung darstellt; und
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7 eine
Querschnittsdarstellung eines Aufbaus eines Halbleiterbauelementgehäuses gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung darstellt.
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BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSFORM
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In
der nachstehenden Beschreibung werden zahlreiche spezifische Details
bereitgestellt, um ein durchgängiges
Verständnis
der Ausführungsform
der Erfindung zu ermöglichen.
Es wird nun auf die nachstehende Beschreibung Bezug genommen, wobei die
Beschreibung nur dem Zweck der Darstellung der bevorzugten Beschreibung
nur dem Zweck der Darstellung der bevorzugten Ausführungsformen
der vorliegenden Erfindung und nicht dem Zweck der Einschränkung derselben
dient. Ein Fachmann auf diesem Fachgebiet wird jedoch erkennen,
dass die Erfindung ohne eines oder mehrere der spezifischen Details
oder mittels anderer Verfahren, Komponenten, Materialien, und so
weiter ausgeführt
werden kann.
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Gemäß einem
Aspekt der vorliegenden Erfindung stellt die vorliegende Erfindung
nebeneinander liegende Strukturen eines Halbleiterbauelementes gemäß Darstellung
in den 2, 3, 4 und 5 bereit.
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2 veranschaulicht
eine Draufsichtdarstellung eines Aufbaus auf ein Halbleiterbauelementgehäuse 200 gemäß einer
Ausführungsform
der vorliegenden Erfindung. Das Gehäuse 200 weist ein
erstes Substrat 202 mit einem ersten Chip 220 mit
den ersten Bondinseln 216 und einem zweiten Chip 222 mit
den zweiten Bondinseln 218 auf. Das Klebermaterial 208 ist
jeweils die Kanten des ersten Chips 220 und des zweiten
Chips 222 umgebend ausgebildet. Das erste Substrat 202 besitzt
mehrere den Umfang des ersten Substrates 202 umgebende
erste Kontaktinseln 210. Die Umverteilungsleitungen (RDL) 226 sind
ausgebildet, um elektrische Verbindungen zwischen den ersten Kontaktinseln 210 und
den ersten Bondinseln 216, zwischen den ersten Kontaktinseln 210 und
den zweiten Bondinseln 218 und zwischen den ersten Bondinseln 216 beziehungsweise den
zweiten Bondinseln 218 herzustellen.
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3 ist
eine Querschnittsdarstellung eines Aufbaus eines Halbleiterbauelementgehäuses 200 gemäß einer
Ausführungsform
der vorliegenden Erfindung. In 3 weist
das erste Substrat 202 die darin für die Aufnahme des ersten Chips 220 und
des zweiten Chips 222 ausgebildeten ersten Chipaufnahme-Durchgangslöcher 203 auf.
Die ersten Chipaufnahme-Durchgangslöcher 203 sind von
der Oberseite des ersten Substrates 202 aus durch das erste Substrat 202 hindurch
zu der Unterseite hin ausgebildet. Die ersten Chipaufnahme-Durchgangslöcher 203 sind
innerhalb des ersten Substrats 202 vorgeformt. Das Klebermaterial 208 ist
in den Spalten zwischen dem Rand der ersten und zweiten Chips 220, 222 und
den Seitenwänden
der ersten Chipaufnahme-Durchgangslöcher 203 ausgebildet.
Die ersten Kontaktinseln 210 (für organisches Substrat) sind
auf der Oberseite des ersten Substrates 202 ausgebildet.
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Ferner
ist eine dielektrische Schicht 230 auf dem ersten Chip 220,
dem zweiten Chip 222 und dem ersten Substrat 202 ausgebildet,
die die Oberseiten der ersten Bondinseln 216, der zweiten
Bondinseln 218 und der ersten Kontaktinseln 210 freigibt. Die
Umverteilungsleitungen (RDL) 226 sind zwischen den ersten
Bondinseln 216 und den zweiten Bondinseln 218,
zwischen den ersten Kontaktinseln 210 und den ersten Bondinseln 216 und
zwischen den ersten Kontaktinseln 210 und den zweiten Bondinseln 218 zur
elektrischen Verbindung miteinander ausgebildet (die ersten Kontaktinseln 210 können gleichzeitig
mit den Umverteilungsleitungen (RDL) 226 ausgebildet werden).
Eine Schutzschicht 232 ist auf den ersten und zweiten Chips 220, 222,
der dielektrischen Schicht 230 und den Umverteilungsleitungen
(RDL) 226 ausgebildet, und gibt Oberseiten der ersten Kontaktinseln 210 frei.
Es sei angemerkt, dass die Umverteilungsleitungen (RDL) 226 nach
der Ausbildung des zuletzt angebrachten Materials unsichtbar sind.
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Optional
ist eine Metall- oder Leiterschicht 206 auf der Seitenwand
der ersten Chipaufnahme-Durchgangslöcher 203 aufgebracht,
das heißt, die
Metallschicht 206 ist zwischen den ersten und zweiten Chips 220 und 222 das
Klebermaterial 208 und das erste Substrat 202 umgebend
ausgebildet. Es kann die Klebefestigkeit zwischen dem Chiprand und
der Seitenwand der ersten Chip aufnahme-Durchgangslöcher 203 des
ersten Substrats 202 verbessern, indem einige spezielle
Klebermaterialien, insbesondere für die gummiartigen Klebermaterialien
verwendet werden.
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Der
erste Chip 220 und der zweite Chip 222 sind jeweils
in den ersten Chipaufnahme-Durchgangslöchern 203 des
ersten Substrats 202 angeordnet. Wie bekannt, sind die
ersten Bondinseln 216 in der Oberseite des ersten Chips 220 ausgebildet
und die zweiten Bondinseln 218 in der Oberseite des zweiten
Chips 222 ausgebildet.
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Die
Schutzschicht 232 wird verwendet, um eine Beschädigung des
Gehäuses
durch eine externe Kraft während
des zweiten Verpackungsvorgangs zu verhindern. Sie kann von dem
zuletzt aufgebrachten Material als die Schutzschicht 232 nach
dem letzten Verpackungsvorgang überdeckt
werden.
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In
einer Ausführungsform
beinhaltet das Material des ersten Substrates 202 Epoxid
des Typs FR5, FR4 oder BT (Bismaleimidtriazinepoxid). Das Material
des ersten Substrats 202 kann auch aus Metall, Legierung,
Glas, Silizium, Keramik oder gedruckter Leiterplatte (PCB) bestehen.
Die Legierung beinhaltet ferner eine Legierung 42 (42% Ni – 58% Fe) oder
Kovar (29% Ni – 17%
Co – 54%
Fe). Ferner besteht das Legierungsmetall bevorzugt aus einer Legierung
42, die eine Nickeleisenlegierung ist, deren Ausdehnungskoeffizient
sie für
die Verbindung mit Siliziumchips in Miniaturelektronikschaltungen
macht und aus 42% Nickel und 58% Eisen besteht. Das Legierungsmetall
kann auch aus Kovar bestehen, welches aus 29% Nickel, 17% Kobalt
und 54% Eisen besteht.
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Bevorzugt
ist das Material des ersten Substrats 202 ein organisches
Substrat wie zum Beispiel Epoxid des Typs FR5, BT, PCP mit definierten
Durchgangslöchern
oder ein Kupferlegierungsmetall mit einer vorgeätzten Schaltung. Bevorzugt
ist der Wärmeausdehnungskoeffizient
(CTE) derselbe wie der der Hauptleiterplatte (PCB), und dann kann
die vorliegende Erfindung einen Aufbau mit besserer Zuverlässigkeit
bereitstellen, da der CTE des ersten Substrats 202 mit
dem CTE der PCB (oder Hauptleiterplatte) übereinstimmt. Bevorzugt ist
das organische Substrat mit hoher Glasübergangstemperatur (Tg) ein Substrat
aus Epoxid des Typs FR5 oder BT (Bismaleidtriazin). Cu-Legierungsmetall
(CTE um 16) kann auch verwendet werden. Glas, Keramik, Silizium
können
ebenfalls als Substrat verwendet werden. Das Klebermaterial 208 besteht
aus elastischen Silikongummimaterialien.
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In
einer Ausführungsform
beinhaltet das Klebermaterial 208 Siloxanpolymer (SINR),
WL5000, Gummi, Epoxidharz, Flüssigverbundstoff
und Polyimid (PI). Das Klebermaterial 208 kann auch das
Metallmaterial beinhalten.
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Alternativ
sind in einer weiteren Ausführungsform
die in 3 dargestellten Umverteilungsleitungen (RDL) 226 die
für die
elektrische Verbindung verwendeten Bonddrähte 326, wie es in 4 dargestellt
ist.
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In 4 weist
der Gehäuseaufbau 300 das Substrat 302 mit
dem in den vorgeformten ersten Chipaufnahme-Durchgangslöchern 303 angeordneten
ersten Chip 320 und dem zweiten Chip 322 auf. Das
Klebermaterial 308 ist in den Spalten zwischen dem Substrat 302 und
den ersten und zweiten Chips 320 und 322 ausgebildet.
Optional ist die Metall- oder Leiterschicht 306 ausgebildet,
um die Spalten zwischen dem Substrat 302 und dem Klebermaterial 308 zu
füllen.
Die Kontaktinseln 310 sind jeweils mit den ersten Bondinseln 316 und
den zweiten Bondinseln 318 durch die Bonddrähte 326 verbunden.
Die Bonddrähte 326 sind
ferner jeweils mit der Metall- oder Leiterschicht 306 und
den ersten und zweiten Bondinseln 316 und 318 verbunden.
Ferner ist die Schutzschicht 323 auf dem ersten Chip 320,
dem zweiten Chip 322 und den Bonddrähten 326 ausgebildet,
und gibt die Oberseiten der Kontaktinseln 310 für die elektrische
Verbindung frei.
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5 veranschaulicht
eine Querschnittsdarstellung eines Gehäuseaufbaus 400 eines
Halbleiterbauelementes gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung. Es sei angemerkt, dass bestimmte Beschreibungen
bezüglich ähnlicher Elemente
weggelassen sind, um eine Verschleierung der vorliegenden Erfindung
zu vermeiden.
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In 5 weist
der Gehäuseaufbau 400 den Gehäuseaufbau 200 gemäß Darstellung
in 3, der auf dem zweiten Substrat 402 mit
den zweiten Kontaktinseln 404 ausgebildet ist, und eine
darin ausgebildete Schaltungsverdrahtung auf. Der Gehäuseaufbau 200 ist
auf einem angebrachten Material 240 ausgebildet und dann
auf dem zweiten Substrat 402 ausgebildet. Der Gehäuseaufbau 400 weist
ferner die mit den zweiten Kontaktinseln 406 und den ersten
Kontaktinseln 210 zur elektrischen Verbindung verbundenen
Bonddrähte 406 auf.
Mit anderen Worten, die auf den Randbereichen des ersten Substrats 202 ausgebildeten
und darum herum führenden
ersten Kontaktinseln 210 können elektrisch mit den in
dem zweiten Substrat 402 ausgebildeten zweiten Kontaktinseln 404 verbunden
werden. Die vorliegende Erfindung weist ferner das zur Abde ckung
des Gehäuses
ausgebildete Endschutzmaterial 445 auf, und das Endlotmaterial 450 ist
auf den Anschlussmetallinseln auf einer Unterseite des zweiten Substrats 402 ausgebildet.
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Gemäß einem
Aspekt der vorliegenden Erfindung stellt die vorliegende Erfindung
ferner Stapelungsaufbauten des Halbleiterbauelementes gemäß Darstellung
in den 6 und 7 bereit. Die Ausführungsform
beinhaltet ferner Pseudochips, die in dem Aufbau über dem
zweiten Substrat ausgebildet sind. Die Pseudochips dienen als Einzelchip
in der vorliegenden Erfindung, und da sie das Problem zu langer
oder zu kurzer Bonddrähte
aufgrund einer Chipgrößendifferenz
in dem Aufbau des Chipstapelgehäuses
verhindern können,
können
die Pseudochips nicht nur die Gehäusekörperdicke und Montagefläche reduzieren,
sondern auch den Drahtbondvorgang vereinfachen, um die Verpackungsausbeute und
Qualität
zu erhöhen.
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6 veranschaulicht
eine Querschnittsdarstellung eines Gehäuseaufbaus 500 eines
Halbleiterbauelementes gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung. Der Gehäuseaufbau 500 besteht
aus dem Gehäuseaufbau 200 gemäß Darstellung
in 3, der auf dem zweiten Substrat 509 mit
den darauf ausgebildeten zweiten Kontaktinseln 510 ausgebildet
ist. Ferner besitzt das zweite Substrat 509 die vorgeformten
zweiten Chipaufnahmelöcher 503 zum
Aufnehmen des dritten Chips 504 mit mehreren darauf ausgebildeten
dritten Bondinseln 505. Das angebrachte Material 502 ist unter
dem dritten Chip 504 und dem zweiten Substrat 402 ausgebildet,
und die Kleberschicht 508 ist zwischen die Seitenwände zwischen
dem dritten Chip 504 und dem zweiten Substrat 509 eingefüllt. Optional
ist die Metall- oder Leiterschicht 506 in den Spalten zwischen
dem zweiten Substrat 402 und der Kleberschicht 508 ausgebildet,
um als ein Zwischenverbindungsdurchtrittsloch zu dienen, um ein
Signal von der oberen Schicht des zweiten Substrats 509 auf
die untere Schicht des zweiten Substrats 509 zu übertragen.
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In 6 beinhaltet
der Gehäuseaufbau 500 mehrere
Bonddrähte 512,
um die zweiten Kontaktinseln 510 und die ersten Kontaktinseln 512 zu
verbinden und mehrere Bonddrähte 514,
die mit den zweiten Kontaktinseln 510 und den dritten Kontaktinseln 505 verbunden
sind. Das Endschutzmaterial 545 ist zur Abdeckung des Gehäuses ausgebildet,
und das Endlotmaterial 550 ist auf den Anschlussmetallinseln auf
der Unterseite des zweiten Substrates 509 ausgebildet.
Es sei ebenfalls angemerkt, dass bestimmte Beschreibungen bezüglich ähnlicher
Elemente weggelassen sind, um eine Verschleierung der vorliegenden
Erfindung zu vermeiden.
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7 veranschaulicht
eine Querschnittsdarstellung eines Gehäuseaufbaus 600 eines
Halbleiterbauelementes gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung. Der Gehäuseaufbau 600 besteht
aus dem Gehäuseaufbau 200 gemäß Darstellung
in 3, der auf dem dritten Chip 504 mit den
dritten Kontaktinseln 505 ausgebildet ist. Der dritte Chip 504 ist
auf dem angebrachten Material 502 ausgebildet, und der
dritte Chip 504 ist auf dem zweiten Substrat 602 mit
mehreren zweiten Kontaktinseln 604 und darauf ausgebildeten
Schaltungsdrähten
ausgebildet. In 7 enthält der Gehäuseaufbau 600 mehrere
Bonddrähte 612,
die mit den zweiten Kontaktinseln 604 und den ersten Kontaktinseln 210 verbunden
sind, und mehrere Bonddrähte 614,
die mit den zweiten Kontaktinseln 604 und den dritten Bondinseln 605 verbunden
sind. Das Endschutzmaterial 645 ist zur Abdeckung des Gehäuses ausgebildet,
und das Endlotmaterial 650 ist auf den Anschlussmetallinseln
auf der Unterseite des zweiten Substrats 602 ausgebildet.
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Optional
kann ein (nicht dargestellter) Metallfilm (oder eine Schicht) auf
die Rückseite
des ersten, zweiten und dritten Chips 220, 222 und 504 für das Erfordernis
einer besseren Wärmebehandlung
gesputtert oder plattiert sein.
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Es
sei angemerkt, dass in der Patentschrift bestimmte Darstellungen
bezüglich ähnlicher
Elemente weggelassen werden, um eine Verschleierung der vorliegenden
Erfindung zu vermeiden. Es sei angemerkt, dass das Material und
die Anordnung des Aufbaus dargestellt werden, um die vorliegende
Erfindung zu beschreiben und nicht diese einzuschränken. Das
Material und die Anordnung des Aufbaus können gemäß den Anforderungen unterschiedlicher Konstruktionen
modifiziert werden.
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Gemäß dem Aspekt
der vorliegenden Erfindung stellt die vorliegende Erfindung einen
Aufbau eines Halbleiterbauelementes mit Pseudochips bereit, der
einen Aufbau mit dünnem
Gehäuse
erzeugt. Die Größe des Gehäuses (der
Pseudochips) kann abhängig
von den Abmessungen der mehreren Chips anpassbar sein. Ferner stellt
die vorliegende Erfindung eine gute Lösung für ein Bauelement mit geringer
Anschlussstiftanzahl aufgrund des Umfangstypformates bereit. Die
vorliegende Erfindung stellt einen einfachen Gehäuseaufbau bereit, welche die
Zuverlässigkeit
und Ausbeute verbessern kann. Ferner stellt die vorliegende Erfindung
einen neuen Aufbau bereit, der Pseudochips in der Funktion von Chips besitzt
und eine Substratschicht nach dem Stand der Technik erübrigt und
die Abmessung eines Gehäuseaufbaus
im Chipmaßstab
minimieren und die Kosten aufgrund niedrigerer Materialkosten reduzieren kann.
Daher kann der durch die vorliegende Erfindung offenbarte dünne Gehäuseaufbau
im Chipmaßstab
einen unerwarteten Effekt gegenüber
dem Stand der Technik bereitstellen und die Probleme des Stands
der Technik lösen.
Der Aufbau kann auch die Wafer- oder Leiterplattenindustrie betreffen
und kann auch auf weitere entsprechende Anwendungen angewendet und
modifiziert werden.
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Wie
der Fachmann auf dem Gebiet erkennen wird, sind die vorgenannten
bevorzugten Ausführungsformen
der Erfindung für
die vorliegende Erfindung veranschaulichend und nicht einschränkend. Nach
der Beschreibung der Erfindung in Verbindung mit einer bevorzugten
Ausführungsform
drängen
sich Modifikationen dem Fachmann auf diesem Gebiet von selbst auf.
Somit ist die Erfindung nicht durch diese Ausführungsform beschränkt. Stattdessen
soll die Erfindung verschiedene Modifikationen und ähnliche Anordnungen
abdecken, die in dem Erfindungsgedanken und Schutzumfang der beigefügten Ansprüche enthalten
sind, deren Schutzumfang der breitesten Interpretation entsprechen
soll, um alle derartigen Modifikationen und ähnlichen Aufbauten zu umfassen.