DE102008007003A1

DE102008007003A1 - Verfahren zum selektiven Erzeugen von Verformung in einem Transistor durch eine Verspannungsgedächtnistechnik ohne Hinzufügung weiterer Lithographieschritte

Info

Publication number: DE102008007003A1
Application number: DE102008007003A
Authority: DE
Inventors: Markus Lenski; Frank Wirbeleit; Anthony Buda Mowry
Original assignee: AMD Fab 36 LLC and Co KG; Advanced Micro Devices Inc
Current assignee: GlobalFoundries Dresden Module One LLC and Co KG; GlobalFoundries Inc
Priority date: 2008-01-31
Filing date: 2008-01-31
Publication date: 2009-08-06
Anticipated expiration: 2028-02-01
Also published as: DE102008007003B4; US20090197381A1; US7906385B2

Abstract

Es wird eine selektive Verspannungsgedächtnistechnik offenbart, in der das Erzeugen einer Zugverformung ohne zusätzliche Photolithographieschritte erreicht wird, indem eine Implantationsmaske oder eine andere Maske, die während eines standardmäßigen Fertigungsablaufs erforderlich ist, verwendet wird oder indem eine strukturierte Deckschicht für eine verformte Rekristallisierung entsprechender Drain- und Sourcebereiche vorgesehen wird. In noch anderen Aspekten werden zusätzliche Ausheizschritte eingesetzt, um selektiv einen kristallinen Zustand und einen nicht-kristallinen Zustand vor dem Rekristallisieren auf der Grundlage einer Deckschicht zu erzeugen. Somit kann eine erhöhte Verformung in einer Art von Transistoren erreicht werden, während die andere Art an Transistoren im Wesentlichen nicht negativ beeinflusst wird, ohne dass zusätzliche Photolithographieschritte erforderlich sind.

Description

Gebiet der vorliegenden Offenbarung
Im Allgemeinen betrifft die vorliegende Offenbarung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Transistoren mit verformten Kanalgebieten unter Anwendung von Verspannungsgedächtnistechniken, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu erhöhen.
Beschreibung des Stands der Technik
Integrierte Schaltungen enthalten typischerweise eine sehr große Anzahl an Schaltungselementen, etwa Transistoren, Kondensatoren und dergleichen, wobei Feldeffekttransistoren häufig als Transistorelemente eingesetzt werden, insbesondere wenn komplexe Digitalschaltungsbereiche betrachtet werden. Im Allgemeinen werden mehrere Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie aktuell eine der vielversprechendsten Lösungen zur Herstellung von Feldeffekttransistoren auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen von Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Source-Gebiete mit einem invers dotierten Kanalgebiet gebildet werden, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die nahe an dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Leitfähigkeit des Kanalgebiets ein wesentlicher Faktor, der das Leistungsverhalten von MOS-Transistoren bestimmt.
Die ständige Reduzierung der Transistorabmessungen, d. h. die Reduzierung der Kanallänge und damit des Kanalwiderstands pro Einheitslänge, bringt jedoch eine Reihe damit verknüpften Problemen mit sich, etwa die eingeschränkte Steuerbarkeit des Kanals, was auch als Kurzkanaleffekte bezeichnet wird, und dergleichen, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das ständige Verringern der Kanallänge von MOS-Transistoren gewonnen werden. Die kontinuierliche Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, erfordert die Anpassung und möglicherweise die Neuentwicklung sehr komplexer Prozesstechniken, um beispielsweise Kurzkanaleffekte zu kompensieren. Es wurde daher vorgeschlagen, auch die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Weiterschreiten zu einem zukünftigen Technologiestandard, wobei viele der Probleme vermieden oder zumindest zeitlich verschoben werden, die mit den Prozessanpassungen im Hinblick auf die Größenreduzierung der Bauelemente angetroffen werden.
Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine Druckverspannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer uniaxialen Zugverformung in dem Kanalgebiet entlang der Kanallängsrichtung für eine standardmäßige Kristallorientierung die Beweglichkeit der Elektronen, was sich wiederum in einer entsprechenden Zunahme der Leitfähigkeit ausdrückt. Andererseits führt das Erzeugen einer uniaxialen kompressiven Verformung in dem Kanalgebiet für die gleiche Kristallkonfiguration zu einer Zunahme der Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Die Einführung von Verspannungs- oder Verformungstechniken in den Vorgang der Herstellung integrierter Schaltungen ist daher ein sehr vielversprechender Ansatz für weitere Bauteilgenerationen, da verformtes Silizium als eine „neue Art" an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei auch viele der gut etablierten Fertigungstechniken weiter eingesetzt werden können. In vielen Vorgehensweisen wird eine externe Verspannung, die beispielsweise durch permanent vorhandene Deckschichten, Abstandshalterelemente, und dergleichen hervorgerufen wird, in dem Versuch eingesetzt, eine gewünschte Verformung in dem Kanalgebiet zu erzeugen. Obwohl dies ein vielversprechender Ansatz ist, hängt der Prozess des Erzeugens der Verformung in dem Kanalgebiet durch Ausüben einer spezifizierten externen Verspannung von der Effizienz des Verspannungsübertragungsmechanismus für die externe Verspannung, die beispielsweise durch Kontaktschichten, Abstandshalter und dergleichen erzeugt wird, in das Kanalgebiet ab, um darin die gewünschte Verformung zu erzeugen. Somit sind für unterschiedliche Transistorarten unterschiedlich verspannte Deckschichten vorzusehen, was zu einer Vielzahl zusätzlicher Prozessschritte führt, wobei insbesondere zusätzliche Lithographieschritte deutlich zu den Gesamtherstellungskosten beitragen.
In einer weiteren Vorgehensweise wird eine im Wesentlichen amorphisiertes Gebiet benachbart zu der Gateelektrode während einer Zwischenfertigungsphase erzeugt, das dann in Anwesenheit einer „steifen" Deckschicht, die über dem Transistorbereich ausgebildet ist, rekristallisiert wird. Während des Ausheizprozesses zum Rekristallisieren des Gitters findet das Aufwachsen Kanals unter spezifizierten verspannten Bedingungen statt, die durch die Deckschichten erzeugt werden, und dies führt zu einem zugverformten Kristall, was vorteilhaft für n-Kanaltransistoren, wie dies zuvor erläutert ist. Nach der Rekristallisierung wird die Verspannungsopferschicht entfernt, wobei dennoch ein gewisses Maß an Verformung in dem neu aufgewachsenen Gitterbereich „konserviert" wird. Dieser Effekt ist im Allgemeinen als Verspannungsgedächtnisprozess bekannt. Obwohl der exakte Mechanismus noch nicht vollständig verstanden ist, nimmt man an, dass während des Ausheizprozesses die Wechselwirkung der steifen Deckschicht mit dem stark geschädigten oder amorphen Siliziummaterial eine Verringerung des Volumens des sich rekristallisierenden Siliziumgitters verhindert, das daher in einem zugverformten Zustand verbleibt.
Jedoch kann das Erzeugen des zugverformten Gitters in der Nähe des Kanalgebiets zu einer Leistungsbeeinträchtigung von p-Kanaltransistoren führen, da eine uniaxiale Zugverformungskomponente in dem Kanalgebiet des p-Kanaltransistor zu einer reduzierten Löcherbeweglichkeit führen kann. Daher wird die Verspannungsgedächtnistechnik häufig in selektiver Weise ausgeübt, indem die steife Deckschicht so strukturiert wird, dass die p- Kanaltransistoren vor dem Ausführen des Ausheizprozesses frei liegen, wodurch ein zusätzlicher kostenintensiver Lithographieschritt erforderlich ist, wie dies nachfolgend mit Bezug zu den 1a bis 1d beschrieben ist.
1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem p-Kanaltranistor 150p und einem n-Kanaltransistor 150n, die über einem Substrat 101 ausgebildet sind, das darauf ausgebildet eine siliziumbasierte Halbleiterschicht 102 aufweist. Das Substrat 101 in Verbindung mit der siliziumbasierten Halbleiterschicht 102 repräsentiert eine Vollsubstratkonfiguration, d. h., die Halbleiterschicht 102 repräsentiert einen Teil eines kristallinen Material des Substrats 101, während in anderen Fällen eine SOI-(Silizium-auf-Isolator-)Konfiguration vorgesehen wird, in der die siliziumbasierte Halbleiterschicht 102 auf einer isolierenden Schicht (nicht gezeigt) ausgebildet ist, die häufig auch als vergrabene isolierende Schicht bezeichnet wird. In der in 1a gezeigten Fertigungsphase sind der p-Kanaltransistor 150p und der n-Kanaltransistor 150n so gezeigt, dass sie im Wesentlichen die gleiche Konfiguration besitzen, obwohl zu beachten ist, dass die Transistoren 150p, 150n sich zumindest im Hinblick auf die Leitfähigkeitsart, d. h. die Art der Dotierstoffsorte, die zum Definieren der Transistoreigenschaften der jeweiligen Transistoren eingesetzt sind, unterscheiden. Die Transistoren 150p, 150n umfassen somit eine Gateelektrode 151, die über einem Kanalgebiet 154 ausgebildet und davon durch eine Gateisolationsschicht 152 getrennt ist. Des weiteren ist eine Seitenwandabstandshalterstruktur 153 an Seitenwänden der Gateelektrode 151 ausgebildet. Drain- und Source-Gebiete 155 sind in jeweiligen Bereichen der siliziumbasierten Schicht 102 in Verbindung mit geeignet gestalteten Erweiterungsgebieten 155e ausgebildet, wodurch in Verbindung mit dem Kanalgebiet 154 pn-Übergänge gebildet sind, wie dies für das Transistorverhalten der Bauelement 150p und 150n erforderlich ist. In der gezeigten Fertigungsphase befinden sich die Drain- und Source-Gebiete 155 und die Erweiterungsgebiete 155e in noch einem sehr nicht-kristallinem Zustand, d. h. zumindest die Drain- und Source-Bereiche 155 weisen erhebliche Gitterschäden auf oder sind in einem im Wesentlichen amorphen Zustand. Wie zuvor erläutert ist, wird nach dem Rekristallisieren eines stark geschädigten oder amorphen Drain- und Sourcegebiets 155 in Anwesenheit einer geeigneten Deckschicht, etwa einer Siliziumnitridschicht, typischerweise eine Zugverformung in dem Kanalgebiet 154 hervorgerufen, wodurch die Transistoreigenschaften des Transistors 150n für eine gewisse Kristallkonfiguration der siliziumbasierten Schicht 102 deutlich verbessert werden. Andererseits ist die Zugverformung in dem Kanalgebiet 154 des p-Kanaltransistors 150p unter Umständen nicht erwünscht, da eine gewisse Größe einer uniaxialen Zugverformung in dem p-Kanaltransistor 150p die Ladungsträgerbeweglichkeit darin negativ beeinflussen kann, wie dies zuvor erläutert ist.
Das in 1a gezeigte Halbleiterbauelement 100 kann gemäß gut etablierter konventioneller Fertigungstechniken hergestellt werden. D. h., nach dem Bilden geeigneter aktiver Gebiete, d. h. Bereiche in der siliziumbasierten Halbleiterschicht 102 mit einer geeigneten Größe und Dotierstoffkonzentration zur Herstellung des p-Kanaltransistors oder n-Kanaltransistors, was auf der Grundlage der Herstellung von Isolationsstrukturen (nicht gezeigt), etwa Grabenisolationsstrukturen, und dem Einrichten einer gewünschten Dotierstoffkonzentration, wie sie für p-Kanaltransistoren und n-Kanaltransistoren erforderlich sind, bewerkstelligt werden kann, werden die Gateisolationsschichten 152 und die Gateelektroden 151 gebildet. Zu diesem Zweck werden anspruchsvolle Abscheide- und/oder Oxidationsverfahren zur Herstellung der Gateisolationsschichten 152 eingesetzt, woran sich das Abscheiden eines Gateelektrodenmaterials anschließt. Nachfolgend werden moderne Lithographieverfahren eingesetzt, um die Gateelektrodenstrukturen 151 zusammen mit den Gateisolationsschichten 152 zu strukturieren. Daran anschließend werden Implantationsprozesse ausgeführt, beispielsweise unter Anwendung eines Versatzabstandshalters (nicht gezeigt), um die Position der Erweiterungsgebiete 155e im Hinblick auf das Kanalgebiet 154 zu definieren. Es sollte beachtet werden, dass andere Implantationsprozesse ausgeführt werden können, etwa eine Voramorphisierungsimplantation für das im Wesentlichen vollständige Amorphisieren freiliegender Bereiche der siliziumbasierten Schicht 102 bis hinab zu einer spezifizierten Tiefe. In anspruchsvollen Anwendungen werden die Transistoreigenschaften auch der Grundlage eines Halo-Implantationsprozesses festgelegt, während welchem eine Dotierstoffsorte mit der entgegengesetzten Leitfähigkeitsart im Vergleich zur Leitfähigkeitsart der Erweiterungsgebiete 155e und der Drain- und Source-Gebiete 155 eingeführt wird. Es sollte beachtet werden, dass während der jeweiligen Implantationsprozesse, etwa der Halo-Implantation und der Implantation zur Herstellung der Erweiterungsgebiete 155e für eine bestimmte Transistorart, beispielsweise für den Transistor 155p, der Transistor 150n maskiert wird mittels einer Lackmaske, die dann entfernt und durch eine Lackmaske ersetzt wird, die den Transistor 155p abdeckt und den Transistor 150n freilässt, der dann die geeignete Dotierstoffsorte erhält. Als nächstes wird die Abstandshalterstruktur 153 hergestellt, indem ein Beschichtungsmaterial, etwa Siliziumdioxid gefolgt von einem Siliziumnitridmaterial abgeschieden wird, das dann geätzt wird, um die Abstandshalterstruktur 153 zu erhalten. Danach werden die Transistoren 150p, 150n wiederum geeignet mittels Photolithographiemaske maskiert, um die entsprechende Dotierstoffsorte für die Herstellung der Drain- und Sourcegebiete 155 mit unterschiedlicher Leitfähigkeitsart für die Transistoren 150p, 150n einzuführen.
1b zeigt schematisch das Bauelement 100 in einem weiter fortgeschrittenen Stadium, in welchem eine Deckschicht 103 aus Siliziumnitrid in Verbindung mit einer Ätzstoppschicht 104 über den Transistoren 150p, 150n gebildet ist, die als steifes Material für das selektive Erzeugen einer Zugverformung in dem Transistor 150n während eines entsprechenden Ausheizprozesses verwendet werden. Da eine entsprechende Zugverformung in dem Transistor 150p unter Umständen nicht gewünscht ist, wird eine Lackmaske 105 so vorgesehen, dass die Transistor 150p frei liegt. Die Beschichtung 104 und die Deckschicht 103 werden auf der Grundlage gut etablierter Prozesstechniken, etwa plasmaunterstützter CVD, hergestellt, woran sich ein Photolithographieprozess zur Herstellung der Lackmaske 105 anschließt. Danach wird der freiliegende Bereich der Deckschicht 103 auf Grundlage der Lackmaske 105 unter Anwendung geeigneter Ätzchemien entfernt, die eine hohe Selektivität in Bezug auf die Ätzstoppbeschichtung 104 aufweisen. Zu diesem Zweck können gut etablierte nasschemische Techniken oder plasmaunterstützte Abtragungstechniken eingesetzt werden.
1c zeigt schematisch das Bauelement 100 nach der zuvor beschriebenen Prozesssequenz und nach dem Entfernen der Lackmaske 105. Ferner wird das Bauelement 100 einem Ausheizprozess 106 unterzogen, etwa einem schnellen thermischen Ausheizprozess (RTA) oder anderen modernen Ausheiztechniken, etwa einer Ausheizung mit Blitzlicht oder Techniken mit Laser-Ausheizen, die auf Grundlage ausgewählter Prozessparameter ausgeführt werden, um damit die Dotierstoffsorte in den Drain- und Source-Gebieten 155 und den Erweiterungsgebieten 155e zu aktivieren, wodurch auch diese Bereiche im Wesentlichen rekristallisiert werden. Wie zuvor erläutert ist, führt die Anwesenheit der Deckschicht 103 über dem Transistor 105n während des Ausheizprozesses 106 zu einem verformten Zustand üblicher Teile der Drain- und Source-Gebiete 155 und 155e, woraus sich eine gewünschte große Verformung 154s in dem Kanalgebiet 154 ergibt. Obwohl der Grund für das Erzeugen der verformten Rekristallisierung der Drain- und Source-Gebiete 155 noch nicht vollständig verstanden ist, so wird angenommen, dass die Deckschicht 103 als ein steifes Material dient, das die Verringerung des Volumens in den Drain- und Source- Gebieten während des Rekristallisierungsprozesses verhindert, woraus sich ein verformter Zustand ergibt. Nach dem Entfernen der Deckschicht 103 verbleibt die Verspannung, wodurch permanent die Verformung 154s in dem Kanalgebiet 154 hervorgerufen wird. Andererseits können die Drain- und Source-Gebiete 155 und die Erweiterungsgebiete 155e in dem p-Kanaltransistor 150p im Wesentlichen in einem nicht-verformten Zustand aufwachsen, wodurch das Kanalgebiet 154 in einem im Wesentlichen verspannungsneutralen Zustand bleibt. Nach dem Ausheizprozess 106 wird die Deckschicht 103 entfernt, beispielsweise durch selektives Ätzen des Materials der Schicht 103 in Bezug auf die Beschichtung 104 unter Anwendung gut etablierter nasschemischer Techniken oder plasmaunterstützter Prozesse. Danach wird die Beschichtung 104 entfernt und die Bauelemente werden für die Herstellung von Metallsilizidgebieten vorbereitet.
1d zeigt schematisch das Halbleiterbauelement 100 mit Metallsilizidgebieten 156, die in den Drain- und Sourcegebieten 155 und in den Gateelektroden 151 ausgebildet sind. Zu diesem Zweck werden gut etablierte Silizidierungsprozesssequenzen eingesetzt.
Folglich wird durch geeignetes Strukturieren der Deckschicht 103 vor dem Ausheizprozess 106 die Verformung 154s selektiv in dem n-Kanaltransistor 150n vorgesehen, wodurch dessen Gesamttransistorverhalten verbessert wird, ohne im Wesentlichen den p-Kanaltransistor 150p negativ zu beeinflussen, der darin ausgebildet andere geeignete verformungsinduzierende Mechanismen (nicht gezeigt) besitzen kann, die für eine andere Art an Verformung sorgen, oder der Transistor 150p bleibt in einem im Wesentlichen verformungsneutralen Zustand abhängig von den Bauteilerfordernissen. Andererseits kann der zusätzliche Photolithographieschritt, der zum Strukturieren der Schicht 103 erforderlich ist, zur Prozesskomplexität beitragen, da Photolithographieschritte typischerweise die am kostenintensivsten Prozessschritte auf Grund der hohen Anschaffungskosten und der hohen Betriebskosten für moderne Lithographieanlagen in Verbindung mit geringen Durchlaufzeiten sind.
Auf Grund der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Verfahren zum selektiven Bereitstellen von Verformung auf der Grundlage von Verspannungsgedächtnistechniken, wobei eines oder mehrere der oben erkannten Probleme vermieden werden.
Überblick über die Offenbarung
Im Allgemeinen betrifft der hierin offenbarte Gegenstand Techniken zum Anwenden eines Verspannungsgedächtnisschemas in einer sehr selektiven Weise, ohne dass zusätzliche Photolithographieschritte hinzugefügt werden, wodurch ein hohes Maß an Kompatibilität mit konventionellen Prozessschemata gesorgt wird, ohne dass unnötig zur Prozesskomplexität oder zur Gesamtdurchlaufzeit beigetragen wird. Zu diesem Zweck wird in einigen hierin offenbarten Aspekten das Strukturieren einer Deckschicht, die für den Rekristallisierungsprozess verwendet wird, auf der Grund eines Maskierungsschemas ausgeführt, wie es für den Fertigungsprozess für n-Kanaltransistoren und p-Kanaltransistoren erforderlich ist, selbst wenn keine Verspannungsgedächtnistechnik eingesetzt wird, wodurch zusätzliche Photolithographieprozesse vermieden werden. Alternativ oder zusätzlich werden unterschiedliche Arten von Transistoren in Anwesenheit einer Deckschicht ausgeheizt, wobei eine Art an Transistor, etwa ein p-Kanaltransistor in einem im Wesentlichen kristallinen Zustand ist, wodurch eine verformte Rekristallisierung vermieden wird, die zu einem erwünschten verformten Zustand in der anderen Transistorart führt.
Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Deckschicht über einem p-Kanaltransistor und einem n-Kanaltransistor. Das Verfahren umfasst ferner das Bilden einer Maske über der Deckschicht, wobei die Maske einen ersten Bereich der Deckschicht, der über dem p-Kanaltransistor angeordnet ist, freilässt und einen zweiten Bereich der Deckschicht, der über dem n-Kanaltransistor angeordnet ist, abdeckt. Ferner wird mindestens ein Teil des ersten Bereichs unter Anwendung der Maske als eine Ätzmaske entfernt und eine p-Dotierstoffsorte wird in den p-Kanaltransistor unter Anwendung der Maske als Implantationsmaske eingeführt. Schließlich umfasst das Verfahren das Ausheizen des p-Kanaltransistors und des n-Kanaltransistors in Anwesenheit der strukturierten Deckschicht.
Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden von Drain- und Souce-Gebieten eines ersten Transistors und das Ausheizen des ersten Transistors und eines zweiten Transistor, um einen im Wesentlichen kristallinen Zustand in den Drain- und Sourcegebieten des ersten Transistors zu erzeugen. Das Verfahren umfasst ferner das Einführen einer Implantationssorte in den zweiten Transistor, um Gitterschäden benachbart zu einem Kanalgebiet des zweiten Transistors zu erzeugen. Des weiteren wird eine Deck schicht über dem ersten und dem zweiten Transistor gebildet und die Transistoren werden in Anwesenheit der Deckschicht ausgeheizt, um die Gitterschäden im Wesentlichen zu rekristallisieren.
Ein noch weiteres hierin offenbartes anschauliches Verfahren umfasst das Bilden einer zugverspannten dielektrischen Deckschicht über einem n-Kanaltransistor, während ein p-Kanaltransistor frei liegt, wobei der n-Kanaltransistor Drain- und Source-Gebiete in einem nicht-kristallinen Zustand aufweist. Ferner werden der p-Kanaltransistor und der n-Kanaltransistor in Anwesenheit der zugverspannten dielektrischen Deckschicht ausgeheizt. Es wird eine kompressiv verspannte Deckschicht über dem p-Kanaltransistor gebildet und ein dielektrisches Zwischenschichtmaterial wird über der zugverspannten Deckschicht und der kompressiv verspannten Deckschicht gebildet.
Kurze Beschreibung der Zeichnungen
Weitere Ausführungsformen der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
1a bis 1d schematisch Querschnittsansichten eines Halbleiterbauelements mit einem p-Kanaltransistor und einem n-Kanaltransistor während diverser Fertigungsphasen zeigen, wobei selektiv eine Verformung in dem n-Kanaltransistor auf der Grundlage einer Verspannungsgedächtnistechnik gemäß konventioneller Strategien erzeugt wird;
2a bis 2d schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, in denen eine Verspannungsgedächtnistechnik selektiv auf einen n-Kanaltransistor angewendet wird, ohne weitere Photolithographieschritte hinzuzufügen gemäß anschaulicher Ausführungsformen;
3a bis 3d schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei eine Verspannungsgedächtnistechnik selektiv angewendet wird, indem der kristalline Zustand des p-Kanaltransistors vor dem Bilden einer Deckschicht gemäß anschaulicher Ausführungsformen modifiziert wird;
4a bis 4f schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei eine Gedächtnisverspannungstechnik selektiv auf der Grundlage einer Abstandshalterschicht gemäß anschaulicher Ausführungsformen angewendet wird;
5a bis 5c schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Phasen beim selektiven Anwenden einer Verspannungsgedächtnistechnik ohne Hinzufügen zusätzlicher Lithographieschritte auf der Grundlage einer verspannten Kontaktätzstoppschicht gemäß noch weiterer anschaulicher Ausführungsformen zeigen; und
6a bis 6g schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei eine selektive Verspannungsgedächtnistechnik zwei mal oder häufiger angewendet wird, ohne dass weitere Photolithographieschritte gemäß noch weiterer anschaulicher Ausführungsformen hinzugefügt werden.
Detaillierte Beschreibung
Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
Im Allgemeinen stellt der hierin offenbarte Gegenstand eine Strategie für den effizienten Einsatz der Verspannungsgedächtnistechnik (SMT) während des Fertigungsprozesses zur Herstellung moderner Transistorelemente bereit, die ein verformtes Kanalgebiet aufweisen. Häufig muss bei der Erzeugung einer Zugverformung in dem Kanalgebiet gewisser Transistoren, etwa von n-Transistoren, wenn diese in einer siliziumbasierten Halbleiterschicht mit einer standardmäßigen Kristallorientierung ausgebildet sind, d. h. einer (100) Oberflächenorientierung, die Verspannungsgedächtnistechnik, d. h. Rekristallisieren von im Wesentlichen amorphisierten Bereichen oder zumindest stark geschädigten Gitterbereichen bei Anwesenheit eines steifen Materials, das in Form einer Deckschicht vorgesehen ist, selektiv auf die diversen Transistorarten angewendet werden, um das Erhalten einer Art von Transistoren zu verbessern, ohne dass Verhalten der anderen Art an Transistoren wesentlich zu beeinträchtigen. Zu diesem Zweck stellt die vorliegende Offenbarung Prozessstrategien bereit, in denen eine Selektivität der Verformung auf der Grundlage von Verspannungsgedächtnistechniken erreicht wird, ohne dass weitere zusätzliche Lithographieprozesse erforderlich sind, wodurch die zusätzliche Prozesskomplexität auf einem geringen Niveau gehalten wird, was sich wiederum direkt in geringeren Produktionskosten im Vergleich zu konventionell angewendeten selektiven Verspannungsgedächtnistechniken ausdrückt. Daher wird in einigen hierin offenbarten Aspekten die Strukturierung einer Opferdeckschicht auf der Grundlage von Lithographietechniken bewerkstelligt, die in jedem Falle anzuwenden sind, um die unterschiedlichen Arten von Transistoren herzustellen, indem beispielsweise eine Implantationsmaske verwendet wird, die gleichzeitig auch als eine Ätzmaske zur Strukturierung der Deckschicht eingesetzt wird. In anderen Fällen werden andere Funktionsschichten, etwa Abstandshalterschichten, verspannte Kontaktätzstoppschichten und dergleichen effizient als Deckschichten während der geeignet angewendeten Ausheizprozesse eingesetzt, um damit einen selektiven verformungsinduzierenden Mechanismus zu schaffen. In noch anderen anschaulichen Aspekten, wie sie hierin offenbart sind, wird der kristalline Zustand unterschiedlicher Transistorarten so eingestellt, dass ein im Wesentlichen kristalliner Zustand in Transistoren geschaffen wird, die keine zusätzliche Verformung erfordern, während ein im Wesentlichen amorpher oder stark geschädigter Zustand in anderen Transistoren eingerichtet wird, etwa n-Kanaltransistoren, wobei eine nachfolgende Verspannungsgedächtnistechnik mit einer nicht-strukturierten Deckschicht zu einer selektiven Erzeugung von Verformung führt.
In anderen anschaulichen Ausführungsformen werden Verspannungsgedächtnistechniken, die auf der Grundlage einer strukturierten Deckschicht oder Funktionsschicht ausgeführt werden, mit Techniken kombiniert, die auf der Grundlage unterschiedlicher kristalliner Zustände ausgeführt werden, ohne dass eine strukturierte Deckschicht erforderlich ist. Folglich werden modernste Fertigungsverfahren bereitgestellt, um in selektiver Weise eine Verformung mittels Verspannungsgedächtnistechniken zu erzeugen, ohne dass zusätzliche Photolithographieschritte erforderlich sind. Es sollte beachtet werden, dass die hierin offenbarten Techniken vorteilhaft mit anderen verformungsinduzierenden Mechanismen kombiniert werden können, etwa dem Vorsehen von verformten Halbleitermaterialien in den Drain- und Source-Gebieten und/oder in den Kanalgebieten von Transistoren, mit ver spannten dielektrischen Deckschichten und dergleichen, da die hierin beschriebenen selektiven Verspannungsgedächtnistechniken effizient in den Gesamtfertigungsablauf eingebaut werden können, ohne dass zusätzliche Prozesskomplexität erforderlich ist, da zusätzliche Photolithographieschritte nicht erforderlich sind. Es sollte daher beachtet werden, dass andere verspannungs- oder verformungsinduzierende Mechanismen eingesetzt werden können, selbst wenn die selektive Verspannungsgedächtnistechnik der vorliegenden Offenbarung lediglich als einzige Quelle zum Erzeugung von Verformung in der folgenden Beschreibung der weiteren anschaulichen Ausführungsformen angegeben und dargestellt ist.
Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201, über welchem eine siliziumbasierte Halbleiterschicht 202 gebildet ist. Ein erster Transistor 250p und ein zweiter Transistor 250n sind in über der siliziumbasierten Halbleiterschicht 202 gebildet. Es sollte beachtet werden, dass die siliziumbasierte Halbleiterschicht 202 als ein Halbleitematerial zu verstehen ist, das einen wesentlichen Anteil an Silizium aufweist, wobei jedoch auch andere Komponenten, etwa Germanium, Kohlenstoff, Zinn und dergleichen zumindest in gewissen Bereichen der Halbleiterschicht 202 vorhanden sein können. Das Substrat 201 und die Halbleiterschicht 202 können eine Vollsubstratkonfiguration oder eine SOI-Konfiguration repräsentieren, wie dies zuvor mit Bezug zu dem Bauelement 100 erläutert ist, während in anderen Fällen Bereiche mit einer Vollsubstratkonfiguration und Bereiche mit einer SOI-Konfiguration gleichzeitig in dem Bauelement 200 vorhanden sein können. In der gezeigten Ausführungsform repräsentiert der erste Transistor 250p einen p-Kanaltransistor, während der Transistor 250n einen n-Kanaltransistor repräsentiert, wobei die Halbleiterschicht 202 einen Aufbau aufweist, der geeignet ist, um die Eigenschaften des Transistors 250n zu verbessern, wenn eine Zugverformung darin hervorgerufen wird, während eine entsprechende Zugverformung in dem Transistor 250p nicht wünschenswert ist. Beispielsweise verbessert für eine standardmäßige Kristallorientierung, d. h. eine Oberflächenorientierung (100) in der die Transistorlängsrichtung, d. h. in 2a die horizontale Richtung, entlang einer <110> Kristallachse oder einer äquivalenten Richtung angeordnet ist, eine Zugverformung entlang der Längsrichtung das Verhalten von n-Kanaltransistoren, während das Leistungsverhalten eines p-Kanaltransistors beeinträchtigt wird. Es sollte jedoch beachtet werden, dass die hierin offenbarten selektiven Verspan nungsgedächtnistechniken auf eine beliebige Kristallorientierung angewendet werden können, in denen eine Zugverformung zur Verbesserung des Leistungsverhaltens einer Art von Transistoren führt, während eine entsprechende Zugverformung in anderen Arten von Transistorelementen nicht gewünscht ist.
In der in 2a gezeigten Fertigungsphase umfassen die Transistoren 250p, 250n eine Gateelektrode 251 in Verbindung mit einer Gateisolationsschicht 252, die die Gateelektrode 251 von einem Kanalgebiet 254 trennt. Des weiteren ist eine Abstandshalterstruktur 253 an Seitenwänden der Gateelektrode 251 vorgesehen. Im Hinblick auf diese Komponenten gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. Des weiteren umfasst der Transistor 250n Drain- und Source-Gebiete 255 und Erweiterungsgebiete 255e, wobei zumindest die Drain- und Source-Gebiete 255 in einem nicht-kristallinen Zustand sind, d. h. die Kristallstruktur entspricht im Wesentlichen einem amorphen Zustand oder weist zumindest die Gitterschäden auf, wie sie durch die Ionenimplantation von n-Dotiersorten erzeugt werden, um damit eine hohe Dotierstoffkonzentration von ungefähr 10²⁰ bis 10²² Dotieratome pro Kubikzentimeter zu erreichen. Andererseits kann der Transistor 250p darin ausgebildet die Erweiterungsgebiete 255e mit einer geeigneten Dotierstoffkonzentration aufweisen, während die tiefen Drain- und Source-Gebiete 255 noch zu bilden sind. Ferner ist eine Deckschicht 203, die beispielsweise aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid und dergleichen aufgebaut ist, über den Transistoren 250p, 250n gebildet, wobei in der gezeigten Ausführungsform auch eine Ätzstoppschicht 204, die beispielsweise aus Siliziumdioxid oder einem anderen geeigneten Material mit einer gewünschten hohen Ätzselektivität in Bezug auf die Deckschicht 203 während eines Ätzprozesses 207 auf der Grundlage einer Ätzchemie zum Entfernen von Material der Deckschicht 203 aufgebaut ist, vorgesehen ist. Des weiteren ist eine Maske 205 so vorgesehen, um einen Teil der Deckschicht 203 über dem Transistor 250p freizulegen, während der Bereich der Deckschicht 203 über dem Transistor 250n abgedeckt ist. In einer anschaulichen Ausführungsform ist die Maske 205 aus einem Lackmaterial aufgebaut.
Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach dem Bilden geeigneter aktiver Gebiete für die Transistoren 250p, 250n auf der Grundlage von Prozessen zur Herstellung von Isolationsstrukturen (nicht gezeigt) und zum Erzeugen eines gewünschten vertikalen Dotierstoffprofils auf der Grundlage konventioneller und gut etablierter Prozesstechniken, werden die Gateelektro den 251 und die Gateisolationsschichten 252 gebildet, wie dies zuvor auch mit Bezug zu dem Bauelement 100 beschrieben ist. Danach werden die Erweiterungsgebiete 255e durch geeignetes Maskieren eines der Transistoren 250p, 250n und Einführen einer geeigneten Dotiersorte in den nicht bedeckten Transistor gebildet. Danach wird die Maske entfernt und eine weitere Maske wird durch Photolithographie gebildet, und das Erweiterungsgebiet 255e wird in dem anderen Transistorelement hergestellt. Als nächstes werden die Seitenwandabstandshalter 253 auf Grundlage gut etablierter Prozesstechniken gebildet, wie sie auch zuvor beschrieben sind, und der Transistor 250p wird mittels einer Lackmaske und der gleichen maskiert, während der Transistor 250n frei liegt, um damit die erforderliche Dotierstoffsorte, in der gezeigten Ausführungsform eine n-Dotierstoffsorte einzuführen, wodurch die Drain- und Source-Gebiete 255 gebildet werden. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen zumindest in dem Transistor 250n eine Voramorphisierungsimplantation ausgeführt worden sein kann, bevor oder nachdem die Drain- und Source-Gebiete 255 geschaffen wurden, während in anderen Fällen die Implantation der n-Dotierstoffsorte eine „selbstamorphisierende" Wirkung zeigt, wodurch die Drain- und Source-Gebiete 255 in einem nicht-kristallinen Zustand bereitgestellt werden. In einigen anschaulichen Ausführungsformen sind auch die Erweiterungsgebiete 255e in einem im Wesentlichen nicht-kristallinen Zustand. Als nächstes wird die Ätzstoppschicht 204, falls diese vorgesehen ist, beispielsweise durch CVD-(chemische Dampfabscheide-)Techniken gebildet, woran sich das Abscheiden der Deckschicht 203 anschließt. Beispielswiese wird die Deckschicht 203 mit einer geeigneten Dicke gemäß den Bauteilerfordernissen hergestellt, beispielsweise mit einer Dicke im Bereich von ungefähr 20 bis 100 nm. Danach wird die Maske 205 beispielsweise durch Abscheiden eines Lackmaterials und Strukturieren des Lackmaterials auf der Grundlage gut etablierter Photolithographietechniken gebildet. Danach wird das Bauelement der Ätzumgebung 207 ausgesetzt, beispielsweise wird diese in Form einer nasschemischen Umgebung oder einer plasmagestützten Umgebung geschaffen, um damit Selektivmaterial der Deckschicht 203 in Bezug auf die Ätzstoppschicht 20d4 zu entfernen. Es sind beispielsweise sehr selektive Ätzrezepte für Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid in Bezug auf Siliziumdioxid verfügbar und können für diesen Zweck eingesetzt werden.
2b zeigt schematisch das Halbleiterbauelement 200 nach dem Strukturieren der Deckschicht 203, wobei das Bauelement 200 einen Ionenimplantationsprozess 208 unterzogen wird, der so gestaltet ist, dass die Drain- und Source-Gebiete 255 in dem Transistor 250p geschaffen werden. Während des Ionenimplantationsprozesses 208 dient die Maske 205 als eine Implantationsmaske in Verbindung mit der Deckschicht 203, wobei bei Bedarf eine entsprechende Erosion der Maske 205 während des Ätzprozesses 207, wie dies durch 205e angezeigt ist, berücksichtigt werden kann, indem in geeigneter Weise die Maske 205 mit einer Zusatzhöhe versehen ist, wenn die Abblockwirkung der Maske 205 nach der Erosion 207e als ungeeignet erachtet wird auf der Grundlage einer Lackdicke, wie sie für gewöhnlich für einen Ionenimplantationsprozess zur Herstellung der Drain- und Source-Gebiete 255 in dem Transistor 250p eingesetzt wird. In anderen Fällen wird der Materialverlust oder die Erosion 205 kompensiert oder sogar überkompensiert durch das Vorhandensein der Deckschicht 203, die eine größere Blockierwirkung im Vergleich zu dem Material der Maske 205 besitzen kann.
2c zeigt schematisch das Halbleiterbauelement 200 nach dem Entfernen der Maske 205 und während eines Ausheizprozesses 206, der in Anwesenheit des verbleibenden Teils der Decksicht 203 durchgeführt wird. Der Ausheizprozess 206 wird auf der Grundlage von Prozessparameter ausgeführt, wie sie für konventionelle Techniken ermittelt werden, wie sie zuvor beschrieben sind. Der Ausheizprozess 206 umfasst einen schnellen thermischen Ausheizprozess und/oder lasergestützte oder blitzlichtgestützte Ausheizprozesse, in denen die Gesamtbelichtungszeit moderat kurz ist, etwa 0,1 Sekunde oder weniger, wodurch eine merkliche Dotierstoffdiffusion im Wesentlichen vermieden wird. In anderen Fällen werden geringere Energieniveaus und damit Ausheiztemperaturen eingesetzt, um für ein gewisses Maß an Dotierstoffdiffusion zu sorgen, wie dies zum Einstellen der effektiven Kanallänge gemäß den Bauteilerfordernissen erforderlich ist. Wie zuvor erläutert ist, werden während des Ausheizprozesses 206 die Dotierstoffatome aktiviert, d. h. an Gitterstellen angeordnet und auch der nicht-kristalline Zustand von im Wesentlichen amorphisierten oder stark geschädigten Bereichen der Halbleiterschicht 202 wird rekristallisiert. Auf Grund des Vorhandenseins der Deckschicht 203 wird eine entsprechende Zugverformung 254s in dem Transistor 250n hervorgerufen.
2d zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind die Deckschicht 203 und die Ätzstoppschicht 204 entfernt und Metallsilizidgebiete 256 sind in den Transistoren 250p, 250n vorgesehen. Das Entfernen der Deckschicht 203 und der Ätzstoppschicht 204 kann auf der Grundlage geeigneter Ätzverfahren für die jeweiligen Materialien bewerkstelligt werden, wie dies beispiels weise auch mit Bezug zu dem Bauelement 100 beschrieben ist. In ähnlicher Weise werden die Metallsilizidgebiete 256 auf Grundlage gut etablierter Techniken hergestellt, indem beispielsweise ein hochschmelzendes Metall abgeschieden, eine chemische Reaktion zwischen dem Siliziummaterial in der Schicht 202 und der Gateelektrode 251 in Gang gesetzt wird und nicht-reagiertes Material entfernt wird, möglicherweise in Verbindung mit geeignet gestalteten Ausheizschritten.
Folglich wird die gewünschte Verformung 254s selektiv in dem Transistor 250n geschaffen, ohne dass ein zusätzlicher Photolithographieschritt durchgeführt wird, da die Maske 205 als eine Ätzmaske zum Strukturieren der Deckschicht 203 und als eine Implantationsmaske zum Bilden der Drain- und Sourcegebiete 255 in dem Transistor 250p eingesetzt wird, so dass der entsprechende Photolithographieprozess zur Herstellung der Maske 205 in jedem Falle notwendig ist, um damit die Drain- Sourcegebiete der Transistoren 250p, 250n zu schaffen.
Mit Bezug zu den 3a bis 3i werden weitere anschauliche Ausführungsformen nunmehr beschrieben, in denen eine selektive Anwendung einer Verspannungsgedächtnistechnik erreicht wird, indem der Kristallzustand vor dem Bilden der Drain- und Sourcegebiete einer Art an Transistoren und vor dem Bereitstellen einer entsprechenden Deckschicht zum Rekristallisieren nicht-kristalliner Bereiche in einen stark verspannten Zustand „strukturiert" wird.
3a zeigt schematisch ein Halbleiterbauelement 300 mit einem ersten Transistor 350p und einem zweiten Transistor 350n, wobei eine Verformung selektiv in dem Transistor 350n auf der Grundlage einer selektiven Verspannungsgedächtnistechnik zu erzeugen ist. Die Transistoren 350p, 350n repräsentieren beliebige Transistoren der gleichen oder unterschiedlichen Leitfähigkeitsart, in denen eine Zugverformung in dem Transistor 350n vorteilhaft ist, während eine entsprechende Zugverformung in dem Transistor 350p nicht gewünscht ist. Beispielsweise repräsentiert der 350p einen p-Kanaltransistor, während der Transistor 350n einen n-Kanaltransistor repräsentiert. Des weiteren können die Transistoren 350p, 350n eine ähnliche Konfiguration aufweisen, wie dies auch mit Bezug zu dem Bauelement 100 und 200 erläutert ist, und daher werden jeweilige Komponenten mit den gleichen Bezugszeichen belegt mit Ausnahme der ersten Ziffer „3" anstelle einer „1" oder „2". Somit umfassen in der gezeigten Fertigungsphase der Transistoren 350p, 350n eine Gateelektrodenstruktur 351, eine Gateisolationsschicht 352 und eine Abstandshalterstruktur 353. Ferner sind Erweiterungsgebiete 355e in den Transistoren 350p, 350n vorgesehen und eine Implantationsmaske 340 deckt den Transistor 350n ab, während der Transistor 350p in Bezug auf einen Implantationsprozess 308 frei liegt, der so gestaltet ist, dass Drain- und Sourcegebiete 355 in den Transistor 350p gebildet werden.
Im Hinblick auf jegliche Fertigungstechniken zur Herstellung des Bauelements 300 gelten ähnliche Kriterien, wie sie zuvor mit Bezug zu den Bauelementen 100 und 200 erläutert sind.
3b zeigt schematisch das Bauelement 300 in einer weiter fortgeschrittenen Fertigungsphase, d. h. nach dem Entfernen der Maske 305 und während eines ersten Ausheizprozesses 306a, der auf Grundlage geeigneter Prozessparameter so ausgeführt wird, dass ein im Wesentlichen kristalliner Zustand in den Drain- und Source-Gebieten 355 und den Erweiteungsgebieten 355e des Transistors 305p erreicht wird. Es sollte beachtet werden, dass auch eine im Wesentlichen kristalliner Zustand in den Erweiterungsgebieten 355e des Transistors 350n geschaffen wird. Beispielsweise wird der Ausheizprozess 306 auf Grundlage moderat geringer Temperaturen im Bereich von ungefähr 500 bis 800 Grad C ausgeführt, wodurch die Dotierstoffdiffusion auf einen moderat geringen Niveau gehalten wird, wobei dennoch für eine effiziente Rekristallisierung geschädigter kristalliner Bereiche der Halbleiterschicht 202 gesorgt wird. In anderen Fällen werden moderne lasergestützte oder blitzlichtgestützte Ausheiztechniken eingesetzt, um den geschädigten Bereich ohne wesentliche Diffusionsaktivität zu rekrisallisieren. In noch anderen anschaulichen Ausführungsformen werden die Prozessparameter, d. h. die Temperatur und die Dauer des Prozesses 306 werden so gewählt, dass ein gewünschtes Maß an Dotierstoffdiffusion erreicht wird, um damit in geeigneter Weise die effektive Kanallänge zumindest für einen ersten Schritt einzustellen, wenn ein nachfolgend ausgeführter Ausheizprozess zum Erzeugen der gewünschten Verformung in dem Transistor 350n ebenfalls so gestaltet ist, um eine spezifische Diffusionsaktivität zu erzeugen.
3c zeigt schematisch das Bauelement 300 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, wird eine weitere Implantationsmaske 305b so vorgesehen, dass der Transistor 350b abgedeckt ist, während der Transistor 350n in Bezug auf einen weiteren Implantationsprozess 308b frei liegt, der so gestaltet ist, um eine Implantationssor te zum Erzeugen eines nicht-kristallinen Zustands einzuführen. In einer anschaulichen Ausführungsform umfasst der Implantationsprozess 308b eine Amorphisierungsimplantation, beispielsweise auf der Grundlage einer geeigneten Sorte, etwa Xenon und dergleichen, woran sich das Abscheiden ein geeigneten Sorte zum Bilden der Drain- und Sourcegebiete 355 des Transistors 350n anschließt. In anderen anschaulichen Ausführungsformen wird der Implantationsprozess 308b auf Grundlage einer n-Dotierstoffsorte ausgeführt, die einen im Wesentlichen selbstamorphisierenden Effekt während des Eindringens in freiliegende Bereiche der Schicht 302 zeigt, wodurch ein im Wesentlichen amorpher Zustand der Drain- und Sourcegebiete 355 erzeugt wird.
3d zeigt schematisch das Bauelement 300 nach dem Entfernen der Maske 305b und mit einer Deckschicht 303, die über den Transistoren 350p, 350n gebildet ist. Ferner wird eine Ätzstoppschicht 304 vorgesehen, wie dies zuvor auch erläutert ist, wenn Bezug genommen wurde auf die Schichten 103, 104 und 203 und 204. Des weiteren unterliegt das Bauelement 300 einem weiteren Ausheizprozess 306b, der so gestaltet ist, dass der nichtkristalline Zustand der Drain- und Source-Gebiete 355 in dem Transistor 305n rekristallisiert und auch die darin enthaltene Dotierstoffsorte aktiviert wird. In einer anschaulichen Ausführungsform wird der Ausheizprozess 306b auf Grundlage ähnlicher Prozessparameter ausgeführt, wie in konventionellen selektiven Verspannungsgedächtnistechniken, wenn der zuvor ausgeführte Ausheizprozess 306a (siehe 3b) ausgeführt wurde, um eine unerwünschte Dotierstoffdiffusion in dem Transistor 350p zu unterdrücken. Somit ist die gesamte Dotierstoffdiffusion in den Transistoren 350p, 350n im Wesentlichen auf der Grundlage des Ausheizprozesses 306b einstellbar, wobei zusätzlich ein erhöhtes Maß an Dotierstoffaktivierung in dem Transistor 350p auf Grund des vorhergehenden Ausheizprozesses 306a erreicht wird. Gleichzeitig wird die gewünschte Verformung 354s in den Transistor 350n auf Grund des Vorhandenseins der Deckschicht 303 erzeugt, wobei die Drain- und Sourcegebiete 355 des Transistors 350p bereits in einem im Wesentlichen kristallinen Zustand sind und daher in einem im Wesentlichen verformungsneutralen Zustand bleiben. In anderen anschaulichen Ausführungsformen wird der Ausheizprozess 306 auf der Grundlage geeigneter Prozessparameter so ausgeführt, dass die Dotierstoffdiffusion auf einem geringen Niveau gehalten wird, wenn eine entsprechende Diffusionsaktivität während des Prozesses 306a erzeugt wurde. Es kann auch eine gewünschte Kombination der Diffusionsaktivität in den Ausheizprozessen 306a, 306b eingesetzt werden, falls dies gewünscht ist. Somit wird ein hohes Maß an Flexibilität bei der Einstellung der effektiven Kanallänge für die Transisto ren 350p, 350n erreicht, ohne dass unnötig zur Gesamtprozesskomplexität beigetragen wird. Folglich wird auch in diesem Falle eine gewünschte Verformung 354s auf der Grundlage eines Prozessablaufs erzeugt, der eine geringere Anzahl an Photolithographieschritten im Vergleich zu der konventionellen Strategie, wie sie mit Bezug zu den 1a bis 1d beschrieben ist, erfordert.
Mit Bezug zu den 4a bis 4f werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen eine Funktionsmaterialschicht, etwa eine Abstandshalterschicht, als eine Deckschicht für eine selektive Verspannungsgedächtnistechnik eingesetzt wird, um damit zusätzliche Photolithographieschritte zu vermeiden.
4a zeigt schematisch ein Halbleiterbauelement 400 mit einem Substrat 401 und einer siliziumbasierten Halbleiterschicht 402. Ein erster Transistor 450p und ein zweiter Transistor 450n sind vorgesehen und umfassen eine Gateelektrode 451, eine Gateisolationsschicht 452 und Erweiterungsgebiete 455e, die ein entsprechendes Kanalgebiet 454 einschließen. Für die bislang beschriebenen Komponenten gelten die gleichen Kriterien, wie sie zuvor für die Bauelemente 100, 200 und 300 beschrieben sind. Somit wird eine detaillierte Beschreibung dieser Komponenten hier weggelassen. Des weiteren umfasst zumindest der Transistor 450n, in welchem eine gewünschte Art an Verformung zu erzeugen ist, in einer anschaulichen Ausführungsform im Wesentlichen amorphisierte Bereiche 347 in der Halbleiterschicht 402. In der gezeigten Fertigungsphase umfasst das Halbleiterbauelement 400 ferner eine Ätzstoppschicht 404, beispielsweise aus Siliziumdioxid, woran sich eine Abstandshalterschicht 403 anschließt, die auch als eine Deckschicht für die selektive Verspannungsgedächtnistechnik dient. Die Abstandshalterschicht 403 wird mit einer geeigneten Dicke vorgesehen, um damit geeignet gestaltete Seitenwandabstandshalterstrukturen in dem Transistor 450p zu erhalten.
Das in 4a gezeigte Halbleiterbauelement 400 kann auf der Grundlage von Prozesstechniken hergestellt werden, wie sie auch zuvor beschrieben sind, d. h. nach dem Bilden der Gateelektrodenstrukturen 451 und dem Herstellen optionaler Versatzabstandshalter (nicht gezeigt) werden die Erweiterungsgebiete 455e auf Grundlage entsprechender Maskierungs- und Implantationsschemata gebildet, wie sie zuvor erläutert sind, wobei zumindest in dem Transistor 450n auch die im Wesentlichen amorphisierten Bereiche 457 durch Ionenimplantation hergestellt werden. Anschließend wird die Ätzstoppschicht 404 abgeschieden, z. B. durch plasmaunterstützte CVD, woran sich das Abscheiden der Abstandshalterschicht 403 anschließt, was z. B. durch Ausführen von plasmaunterstützten CVD-Techniken zum Abscheiden eines Siliziumnitridmaterials in einer gewünschten Dicke bewerkstelligt wird. Im Anschluss daran wird eine Maske 405, etwa eine Lackmaske, durch Photolithographie hergestellt und daraufhin wird ein anisotroper Ätzprozess 407 ausgeführt, um Material der Abstandshalterschicht 403 selektiv zu entfernen. Zu diesem Zweck können gut etablierte Prozessrezepte eingesetzt werden.
4b zeigt schematisch das Bauelement 400 nach dem Ätzprozess 407, wodurch eine entsprechende Abstandshalterstruktur 453 mit einer Breite geschaffen wird, wie sie für das Bilden eines lateralen Dotierstoffprofils in den Transistor 450p erforderlich ist. Des weiteren wird das Bauelement 400 einem Oberflächemodifizierungsprozess 409 unterzogen, um damit einen Oberflächenbereich 453s der Abstandshalter 453 zu modifizieren. Beispielsweise kann die Behandlung 405 eine Plasmabehandlung auf der Grundlage von Sauerstoff umfassen, um damit ein siliziumdioxidartiges Material in den Oberflächenbereichen 453s zu erzeugen, wodurch das Ätzverhalten der Abstandshalterstruktur 453 deutlich verändert wird. Dazu wird die Behandlung 409 auf der Grundlage von Prozesstemperaturen ausgeführt, die nicht in unerwünschter Weise die Maske 405a beeinflussen. Beispielsweise können Temperaturen im Bereich von 100 bis 250 Grad C angewendet werden. In anderen anschaulichen Ausführungsformen umfasst die Behandlung 409 das Abscheiden eines geeigneten Materials, etwa Siliziumdioxid bei moderat tiefen Temperaturen, um nicht in unerwünschter Weise die mechanische Integrität der Maske 405a zu beeinflussen.
4c zeigt schematisch das Bauelement 400 während eines Ionenimplantationsprozesses 408, der gestaltet ist, Source- und Drain-Gebiete 455 in dem Transistor 450p zu bilden. Gleichzeitig dient die Maske 405a in Verbindung mit der Abstandshalterschicht 403 als Implantationsmaske.
4d zeigt schematisch das Bauelement 400 nach dem Entfernen der Maske 405a, wobei auch eine weitere Implantationsmaske 405b vorgesehen ist, die dem Transistor 450p abdeckt, während der Transistor 450n frei liegt, d. h. der verbleibende Teil der Abstandshalterschicht 403. Des weiteren unterliegt das Bauelement 400 einem weiteren Ionenimplantationsprozess 408b, der zum Bilden der Drain- und Sourcegebiete 455 in dem Transistor 450n ausgestaltet ist. Während des Implantationsprozesses 408b werden die entsprechen den Prozessparameter, d. h. die Implantationsenergie, in geeigneter Weise so ausgewählt, dass eine größere Eindringtiefe erreicht wird, wodurch der Anwesenheit der Schicht 403 Rechnung getragen wird. Es sollte beachtet werden, dass auf Grund der Anwesenheit der im Wesentlichen amorphisierten Bereiche 457 der Ionenimplantationsprozess 408b im Wesentlichen dem gesamten kristallinen Zustand nicht modifiziert. D. h., ein Zustand mit im Wesentlichen „großen Volumen" des Materials des Bereichs 457 kann vor dem Abscheiden der Abstandshalterschicht 403 erzeugt worden sein und bleibt im Wesentlichen während der Implantation 408b unmodifiziert. Typischerweise wird die Molekularstruktur der Schicht 403 durch den Ionenbeschuss 408b beeinflusst und insbesondere ist eine Rekonfiguration während eines nachfolgenden Ausheizprozesses deutlich geringer ausgeprägt in der Schicht 403 im Vergleich zu den Drain- und Sourcegebieten 455.
4e zeigt schematisch das Bauelement 400 nach dem Entfernen der Maske 405b und während eines Ausheizprozesses 406, der in Anwesenheit der Schicht 403 ausgeführt wird, um damit die Dotierstoffsorte zu aktivieren und auch geschädigte oder im Wesentlichen amorphe Bereiche der Halbleiterschicht 402 zu rekristallisieren. Somit wird beim Rekristallisieren der Struktur in dem Transistor 450n eine gewünschte Zugverformung 454s erzeugt, wie dies zuvor erläutert ist.
4f zeigt schematisch das Bauelement 400 während eines selektiven Ätzprozesses 409, der gestaltet ist, Material der Schicht 403 zu entfernen, um damit entsprechende Abstandshalter 453 in dem Transistor 450n zu erzeugen. Zu diesem Zweck können sehr selektive plasmaunterstützte Ätzrezepte eingesetzt werden, wobei die Ätzstoppschicht 404 und die Oberflächenbereiche 453s als Ätzstoppmaterialien eingesetzt werden, wodurch die Abstandshalterstruktur 453 in dem Transistor 450p im Wesentlichen beibehalten wird. Danach wird die Ätzstoppschicht 404 auf Grundlage gut etablierter Prozesstechniken entfernt, beispielsweise durch nasschemische Ätzrezepte, wobei auch der Bereich 453s abgetragen wird, wenn dieser aus einem ähnlichen Material wie die Ätzstoppschicht 404 aufgebaut ist. Somit ist das Bauelement 400 vorbereitet, um Metallsilizidgebiete zu empfangen, die in einer selbstjustierten Weise auf Grund des Vorsehens der Abstandshalterstrukturen 453 in beiden Transistoren 450p, 450n gebildet werden können. Somit kann die weitere Bearbeitung auf der Grundlage gut etablierter Prozesstechniken fortgesetzt werden. Auch in diesem Falle wird die Verformung 454s in selektiver Weise erreicht, ohne dass zusätzliche Photolithographieschritte im Vergleich zur konventionellen Strategie erforderlich sind.
Mit Bezug zu den 5a bis 5c werden weitere anschauliche Ausführungsformen nunmehr beschrieben, in denen auch eine Funktionsschicht, etwa eine stark verspannte Kontaktätzstoppschicht, zum Ausüben einer selektiven Verspannungsgedächtnistechnik eingesetzt wird.
5a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 500 mit einem ersten Transistor 550p und einem zweiten Transistor 550n. Die Transistoren 550p, 550n können auf der Grundlage des Substrats 501 und einer siliziumbasierten Halbleiterschicht 502 gebildet werden. Des weiteren umfassen die Transistoren 550p, 550n eine Gateelektrodenstruktur 551, eine Gateisolationsschicht 552, eine Abstandshalterstruktur 553, während in einigen anschaulichen Ausführungsformen die Abstandshalterstruktur 553 in dieser Fertigungsphase auch entfernt sein kann, wobei für diese Komponenten die gleichen Kriterien gelten, wie sie zuvor mit Bezug zu den Bauelementen 100, ..., 400 erläutert sind. Des weiteren umfassen die Transistoren 550p, 550n Drain- und Source-Gebiete 555 in Verbindung mit Erweiterungsgebieten 555e, wobei zumindest die Drain- und Sourcegebiete 555 des Transistors 550 sich in dem nicht-kristallinen Zustand befinden. Des weiteren sind Metallsilizidgebiete 556 vorgesehen und beide Transistoren 550p, 550n sind durch eine stark verspannte dielektrische Schicht 503a abgedeckt, möglicherweise in Verbindung mit einer optionalen Ätzstoppschicht 504. Die stark verspannte dielektrische Schicht 503a kann in Form eines zugverspannten Siliziumnitridmaterials mit einer Dicke von ungefähr 30 bis 100 nm in anspruchsvollen Anwendungen vorgesehen sein. Beispielsweise kann Siliziumnitridmaterial mit einer hohen inneren Verspannung vorgesehen werden, wobei ein Zugverspannungspegel bis ungefähr 1,5 GPa oder höher erreicht werden kann. Ferner ist in der gezeigten Fertigungsphase eine Maske 505a vorgesehen, um damit einen Teil der Schicht 503a, der über dem Transistor 550p angeordnet ist, freizulegen.
Das in 5a gezeigte Halbleiterbauelement 500 kann auf der Grundlage der folgenden Prozesstechniken hergestellt werden. Nach dem Erzeugen der grundlegenden Transistorkonfiguration durch gut etablierte Techniken, d. h. Bilden der Gateelektroden 551 und der Abstandshalterstrukturen 553 in Verbindung mit entsprechenden Implantationssequenzen zum Bilden der Erweiterungsgebiete 555e und der Drain- und Sourcegebiete 555 werden in einigen anschaulichen Ausführungsformen die Drain- und Sourcegebiete 555 und die Erweiterungsgebiete 555e beider Transistoren 550p, 550n in einem stark geschädigten oder im Wesentlichen amorphen Zustand gehalten, während in anderen anschaulichen Ausführungsformen zumindest die Drain- und Sourcegebiete 555 des Transistors 550n in einem im Wesentlichen nicht-kristallinen Zustand gehalten werden. Danach werden die Metallsilizidgebiete 556 durch beispielsweise Abscheiden eines hochschmelzenden Metalls und in Gang setzen einer chemischen Reaktion zwischen dem Metall und dem Siliziummaterial in den Drain- und Sourcegebieten 555 und den Gateelektroden 551 gebildet. Eine chemische Reaktion kann auf der Grundlage moderat geringer Temperaturen im Bereich von ungefähr 250 Grad C bis 400 Grad C initiiert werden, wobei der im Wesentlichen amorphe Zustand für eine verbesserte Prozessgleichmäßigkeit auf Grund des sehr gleichförmigen Diffusionsverhaltens des Metalls und des Siliziummaterials sorgt, das sich in einem im Wesentlichen amorphen Zustand befindet. Auf Grund der moderat geringen Prozesstemperaturen wird eine deutliche Rekristallisierung vermieden. Danach wird nicht-reagiertes Metallmaterial durch selektive Ätzverfahren entfernt und anschließend wird die optionale Ätzstoppschicht 405, falls diese erforderlich ist, gebildet, beispielsweise durch plasmaunterstützte Abscheideverfahren. Als nächstes wird die verspannte dielektrische Schicht 403a auf Grundlage geeignet ausgewähler Prozessparameter gebildet, um damit eine gewünschte hohe Zugverspannung zu erreichen. Im Anschluss daran wird die Maske 505a auf der Grundlage entsprechender Photolithographieverfahren hergestellt, wie sie auch während konventioneller Dual-Verspannungsschichttechnologie angewendet werden, in denen das stark verspannte dielektrische Material über einer Art an Transistor abgeschieden wird und selektiv von oberhalb der anderen Transistorart entfernt wird, woran sich das Abscheiden eines weiteren stark verspannten dielektrischen Materials mit unterschiedlichen Verspannungseigenschaften anschließt, das nachfolgend wiederum auf der Grundlage von Photolithographie strukturiert wird. Somit kann auf der Grundlage der Maske 505a der freigelegte Bereich der Schicht 503a auf Basis gut etablierter selektiver Ätzrezepte entfernt werden.
5b zeigt schematisch das Bauelement 500 nach dem Entfernen der Maske 505a und während eines Ausheizprozesses 506, etwa eines lasergestützten Ausheizprozesses oder eines blitzlichtgestützten Ausheizprozesses, die gestaltet sind, nicht-kristalline Bereiche zu rekristallisieren und auch eine Dotierstoffsorte in den Drain- und Sourcegebieten 555 und den Erweiterungsgebieten 555e zu aktivieren. Des weiteren können die Metallsilizidgebiete 556 während des Ausheizprozesses 506 stabilisiert werden. Der Verformungspegel 554a, der durch die Anwesenheit der Schicht 503a in dem Transistor 550n erzeugt wird, kann auf Grund der verformten Rekristallisierung weiter verstärkt werden, wie dies zuvor erläutert ist, wodurch der durch die Schicht 503a bereitgestellte verformungsinduzierende Mechanismus effizient mit der Verspannungsgedächtnistechnik, wie sie zuvor erläutert ist, kombiniert wird.
5c zeigt schematisch das Bauelement 500 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem eine verspannte dielektrische Schicht 503b über den Transistor 550p gebildet ist, wobei ein interner Verspannungspegel so gewählt ist, dass eine gewünschte Art an Verformung, beispielsweise eine kompressive Verformung, in dem Kanalgebiet 554 des Transistors 550p erzeugt wird. Die Schicht 503 kann durch Abscheiden der Schicht 503b und selektives Entfernen eines unerwünschten Bereichs davon von oberhalb des Transistors 550n unter Anwendung einer entsprechenden Ätzmaske hergestellt werden. Danach wird ein dielektrisches Zwischenschichtmaterial 510 über den Schichten 503b, 503a abgeschieden und entsprechende Kontaktöffnungen werden zu jeweiligen Bereichen der Transistoren 550p, 550n gebildet, wobei das dielektrische Zwischenschichtmaterial 510 unter Anwendung der Schichten 503b, 503a als Ätzstoppmaterial strukturiert wird, die dann in separaten Ätzschritten gemäß gut etablierter Strukturierungsschemata geöffnet werden.
Folglich kann die selektive Verspannungsgedächtnistechnik effizient mit zusätzlichen verformungsinduzierenden Mechanismen, wie sie durch die Schichten 503b, 503a bereitgestellt werden, kombiniert werden, ohne dass zusätzliche Lithographieschritte hinzugefügt werden, da die stark verspannte dielektrische Schicht 503a auch als Deckschicht für den verformten Rekristallisierungsprozess eingesetzt werden kann.
Mit Bezug zu den 6a bis 6g werden weitere anschauliche Ausführungsformen nunmehr beschrieben, in denen eine selektive Verspannungsgedächtnistechnik mehrere male während der gesamten Fertigungssequenz angewendet wird, ohne dass zusätzliche Photolithographieschritte erforderlich sind.
6a zeigt schematisch ein Halbleiterbauelement 600 mit einem Substrat 601 und einer Halbleiterschicht 602, in und über der ein erster Transistor 650p und ein zweiter Transistor 650n ausgebildet sind. Die Transistoren 650p, 650n umfassen eine Gateelektrode 651, eine Gateisolationsschicht 652 und jeweilige Erweiterungsgebiete 655e, die ein Kanalgebiet 654 einschließen. Für diese Komponenten gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu den jeweiligen Komponenten der Bauelemente 100, ..., 500 erläutert sind. Des weiteren umfasst in der gezeigten Fertigungsphase der Transistor 650p einen Versatzabstandshalter 653a und eine Abstandshalterstruktur 653. Andererseits umfasst der Transistor 650n den Versatzabstandshalter 653a, bei Bedarf, während eine Abstandshalterstruktur noch nicht strukturiert ist, wobei stattdessen eine Ätzstoppschicht 604 und eine Abstandshalterschicht 603a über dem Transistor 650n gebildet sind. Ferner ist eine Ätzmaske 605 vorgesehen, die den Transistor 650n bedeckt.
Das in 6a gezeigte Bauelement 600 kann auf der Grundlage ähnlicher Prozesstechniken hergestellt werden, wie sie zuvor beschrieben sind. D. h., nach dem Bilden der Gateelektrode 651 werden bei Bedarf die Versatzabstandshalter 653 auf Grundlage gut etablierter Techniken hergestellt, woran sich ein Implantationsprozess zum Bilden der Erweiterungsgebiete 650e auf Grundlage gut etablierter Maskierungs- und Implantationsschemata anschließt, wie dies zuvor erläutert ist. In einigen anschaulichen Ausführungsformen wird zumindest in dem Transistor 650n ein im Wesentlichen amorphisierter Bereich 657 auf Grundlage gut etablierter Implantationsrezepte gebildet. Danach wird die Ätzstoppschicht 604 abgeschieden, woran sich das Abscheiden der Abstandshalterschicht 603 und das Bilden der Maske 605 anschließt. Als nächstes wird ein anisotroper Ätzprozss ausgeführt, um die Abstandshalterstruktur 653 in dem Transistor 650p gemäß gut etablierter Ätzrezepte zu erhalten.
6b zeigt schematisch das Halbleiterbauelement 600 während eines Ionenimplantationsprozesses 608a, der auf Grundlage der Maske 605 ausgeführt wird, wodurch Drain- und Sourcegebiete 655 in dem Transistor 650p geschaffen werden.
6c zeigt schematisch das Bauelement 600 nach dem Entfernen der Implantationsmaske 605 und während eines Ausheizprozesses 606a. Die Prozessparameter während des Prozesses 606a sind so gewählt, dass eine gewünschte Rekristallisierung in den Transistoren 650p, 650n erhalten wird, wobei eine Dotierstoffdiffusion auf einem spezifizierten gemäß den Bauteilerfordernissen gehalten wird. Wenn beispielsweise eine ausgeprägte Dotierstoffdiffusion in dieser Fertigungsphase als nicht geeignet erachtet wird, wird eine moderat geringe Temperatur im Bereich von ungefähr 500 bis 800 Grad C eingesetzt, oder es wird eine lasergestützte oder blitzlichtgestützte Ausheiztechnik mit einer reduzierten Belichtungszeit angewendet. Auf Grund des Vorhandenseins der strukturierten Abstandshalterschicht 603 wird die Rekristallisierung in dem Transistor 650n in einem stark verformten Zustand erreicht, wie dies zuvor erläutert ist, wodurch die Verformung 654s erzeugt wird.
6d zeigt schematisch das Bauelement 600 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem eine weitere Maske 605 so vorgesehen ist, dass der erste Transistor 650p abgedeckt ist, während der zweite Transistor 650n frei liegt, d. h. die Abstandshalterschicht 603 liegt frei. Auf der Grundlage der Maske 605b wird ein anisotroper Ätzprozess ausgeführt, um eine Abstandshalterstruktur 653 zu bilden und danach wird die Maske 605b als eine Implantationsmaske während eines Implantationsprozesses 608b zu Einführen der Dotierstoffsorte zum Bilden der Drain- und Sourcegebiete 655 in dem Transistor 605n verwendet. In einigen anschaulichen Ausführungsformen besitzt die in den Transistor 650n eingeführte Dotierstoffsorte eine im Wesentlichen selbstamorphisierende Wirkung, wodurch die Drain- und Sourcegebiete 655 in einem im Wesentlichen amorphisierten oder zumindest stark geschädigten Zustand geschaffen werden. Als nächstes wird die Maske 605b entfernt und die weitere Bearbeitung wird fortgesetzt, indem eine Deckschicht gebildet wird.
6e zeigt schematisch das Halbleiterbauelement 600 mit einer Deckschicht 603, möglicherweise in Verbindung mit einer Ätzstoppschicht 604. Des weiteren unterliegt das Bauelement 600 einem weiteren Ausheizprozess 606, um die Drain- und Sourcebereiche 655 in dem zweiten Transistor 650n zu rekristallisieren, wobei die Anwesenheit der Deckschicht 603 für ein stark verformtes Wiederaufwachsen der Drain- und Sourcegebiete 655 sorgt, so dass in Verbindung mit den verformten Erweiterungsgebieten 655b eine insgesamt erhöhte Gesamtverformung 654s erreicht wird. Danach wird die weitere Bearbeitung fortgesetzt, indem die Deckschicht 603b auf der Grundlage von Prozesstechniken entfernt wird, wie sie zuvor beschrieben sind und anschließend werden jeweilige Metallsilizidgebiete gebildet, wie dies auch zuvor beschrieben ist.
6f zeigt schematisch das Bauelement 600 gemäß weiterer anschaulicher Ausführungsformen, in denen die Deckschicht 603b ohne die Ätzstoppschicht 604 vorgesehen ist, wobei in einer anschaulichen Ausführungsform die Schicht 603b ähnliche Ätzeigenschaften im Hinblick auf die Abstandshalterstrukturen 653 aufweist. Somit führt nach dem Ausheizprozess 606b das Entfernen der Schicht 603b ebenfalls zu dem Entfernen der Abstandshalter 653, wobei die Ätzstoppeigenschaften der Ätzstoppschicht 604 ausgenutzt werden.
6g zeigt schematisch das Bauelement 600 nach der zuvor beschriebenen Prozesssequenz. Somit werden im Wesentlichen L-förmige Abstandshalter 604s geschaffen, die für das gewünschte selbstjustierende Verhalten während des nachfolgenden Silizidierungsprozesses sorgen. Auf Grund des Entfernens der Abstandshalter 653 kann ein weiteres verspanntes dielektrisches Material, wie es beispielsweise mit Bezug zu den 5a bis 5c beschrieben ist, näher an den jeweiligen Kanalgebieten 654 angeordnet werden, wodurch ein verbessertes Verspannungsübertragungsverhalten erreicht wird, wenn ein weiterer verformungsinduzierender Mechanismus in Form von stark verspannten dielektrischen Material vorzusehen ist.
Es gilt also: Die hierin offenbarten Techniken stellen verbesserte Verspannungsgedächtnistechniken bereit, die effizient in den Gesamtfertigungsablauf eingerichtet werden können, ohne dass weitere Photolithographieschritte erforderlich sind, wodurch die zusätzliche Prozesskomplexität auf einem geringen Niveau gehalten wird. In anschaulichen hierin offenbarten Aspekten wird die Strukturierung einer Opferdeckschicht auf Grundlage einer Implantationsmaske erreicht. In anderen Fällen wird ein zusätzlicher Ausheizprozess ausgeführt, um einen im Wesentlichen kristallinen Zustand in einer Art von Transistoren vorzusehen und es wird ein im Wesentlichen nicht-kristalliner Zustand vor der Herstellung einer Opferdeckschicht geschaffen, wodurch ebenfalls das Einführen weiterer Photolithographieschritte vermieden wird. In anderen anschaulichen Aspekten wird eine Funktionsschicht, beispielsweise in Form von Abstandshalterschichten oder stark verspannten Kontaktätzstoppschichten als eine Deckschicht zum Erzeugen einer verformten Rekristallisierung in einer Art von Transistor eingesetzt, wodurch ebenfalls zusätzliche Photolithographieschritte vermieden werden. In noch anderen hierin offenbarten Aspekten werden die entsprechenden Konzepte, beispielsweise das Strukturieren einer Funktionsschicht oder eine Opferdeckschicht ohne zusätzliche Lithographieschritte mit weiteren Ausheiztechniken kombiniert, um einen im Wesentlichen kristallinen Zustand vor dem Anwenden des selektiven Verspannungsgedächtnisprozesses zu erzeugen.
Weitere Modifizierungen und Variationen der vorliegenden Offenbarung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Prinzipien zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims

Verfahren mit: Bilden einer Deckschicht über einem p-Kanaltransistor und einem n-Kanaltransistor; Bilden einer Maske über der Deckschicht, wobei die Maske einen ersten Teil der Deckschicht, der über dem p-Kanaltransistor angeordnet ist, freilässt und einen zweiten Teil der Deckschicht, der über dem n-Kanaltransistor angeordnet ist, abdeckt; Entfernen zumindest eines Bereichs des ersten Teils unter Anwendung der Maske als eine Ätzmaske; Implantieren einer p-Dotiersorte in den p-Kanaltransistor unter Anwendung der Maske als eine Implantationsmaske; und Ausheizen des p-Kanaltransistors und des n-Kanaltransistors in Anwesenheit der strukturierten Deckschicht.
Verfahren nach Anspruch 1, das ferner umfasst: Bilden von Drain- und Source-Gebieten in einem nicht-kristallinen Zustand in dem n-Kanaltransistor vor dem Bilden der Deckschicht.
Verfahren nach Anspruch 2, das ferner umfasst: Entfernen der strukturierten Deckschicht und Bilden von Metallsilizidgebieten in dem p-Kanaltransistor und dem n-Kanaltransistor.
Verfahren nach Anspruch 1, wobei Entfernen zumindest eines Bereichs des ersten Teils der Deckschicht umfasst: Beibehalten eines ersten Seitenwandabstandshalters an Seitenwänden einer Gateelektrodenstruktur des p-Kanaltransistors.
Verfahren nach Anspruch 4, das ferner umfasst: Entfernen der Maske, Bilden einer weiteren Implantationsmaske, die den p-Kanaltransistor abdeckt und den zweiten Teil der Deckschicht freilässt, und Einführen einer n-Dotiersorte in den n-Kanaltransistor auf der Grundlage der weiteren Implantationsmaske.
Verfahren nach Anspruch 5, das ferner umfasst: Bilden einer Schutzschicht auf dem Seitenwandabstandshalter vor dem Entfernen der Maske.
Verfahren nach Anspruch 6, das ferner umfasst: Bilden eines zweiten Seitenwandabstandshalters an Seitenwänden einer Gateelektrode des n-Kanaltransistors aus dem zweiten Teil der Deckschicht nach dem Einführen der n-Dotiersorte.
Verfahren nach Anspruch 5, das ferner umfasst: Bilden eines zweiten Seitenwandabstandshalters an Seitenwänden einer Gateelektrode des n-Kanaltransistors aus dem zweiten Teil der Deckschicht vor dem Einführen der n-Dotiersorte und nach dem Ausheizen des p-Kanaltransistors und des n-Kanaltransistors.
Verfahren nach Anspruch 8, das ferner umfasst: Bilden einer zweiten Deckschicht über dem p-Kanaltransistor und dem n-Kanaltransistor nach dem Einführen der n-Dotiersorte und Ausheizen des p-Kanaltransistors und des n-Kanaltransistors in Anwesenheit der zweiten Deckschicht.
Verfahren mit: Bilden von Drain- und Sourcegebieten eines ersten Transistors; Ausheizen des ersten Transistors und eines zweiten Transistors, um einen im Wesentlichen kristallinen Zustand in dem Draingebiet und dem Sourcegebiet des ersten Transistors zu erzeugen; Einführen einer Implantationssorte in dem zweiten Transistor, um Gitterschäden benachbart zu einem Kanalgebiet des zweiten Transistors zu erzeugen; Bilden einer Deckschicht über dem ersten Transistor und dem zweiten Transistor; und Ausheizen des ersten und des zweiten Transistors in Anwesenheit der Deckschicht, um die Gitterschäden im Wesentlichen zu rekristallisieren.
Verfahren nach Anspruch 10, das ferner umfasst: Entfernen der Deckschicht und Bilden von Metallsilizidgebieten in dem ersten und dem zweiten Transistor.
Verfahren nach Anspruch 10, wobei Einführen der Implantationssorte umfasst: Implantieren einer Dotierstoffsorte und Bilden von Drain- und Sourcegebieten des zweiten Transistors.
Verfahren nach Anspruch 10, wobei Einführen der Implantationssorte umfasst: Implantieren einer nicht-dotierenden Sorte zum Erzeugen der Gitterschäden.
Verfahren nach Anspruch 10, das ferner umfasst: Bilden einer Abstandshalterschicht über dem ersten und dem zweiten Transistor, Bilden einer Maske und Strukturieren der Abstandshalterschicht, um einen ersten Seitenwandabstandshalter an Seitenwänden einer Gateelektrode des ersten Transistors zu bilden, während die Abstandshalterschicht über dem zweiten Transistor beibehalten wird, Bilden der Drain- und Sourcegebiete des ersten Transistors auf der Grundlage des ersten Seitenwandabstandshalters und Ausheizen des ersten und des zweiten Transistors vor dem Bilden der Deckschicht.
Verfahren nach Anspruch 14, das ferner umfasst: selektives Bilden eines zweiten Seitenwandabstandshalters an Seitenwänden einer Gateelektrode des zweiten Transistors und Einführen der Implantationssorte auf der Grundlage des zweiten Abstandshalters vor dem Bilden der Deckschicht.
Verfahren nach Anspruch 15, das ferner umfasst: Bilden eines Erweiterungsgebiets in dem ersten und dem zweiten Transistor vor dem Bilden der Drain- und Sourcegebiete des ersten Transistors.
Verfahren nach Anspruch 10, das ferner umfasst: Entfernen der Deckschicht und Bilden von Metallsilizidgebieten in dem ersten und dem zweiten Transistor.
Verfahren nach Anspruch 17, wobei Seitenwandabstandshalter, die an Seitenwänden der Gateelektroden des ersten und des zweiten Transistors gebildet sind, und die Deckschicht in einem gemeinsamen Prozess entfernt werden.
Verfahren nach Anspruch 10, wobei der zweite Transistor ein n-Kanaltransistor ist.
Verfahren mit: Bilden einer zugverspannten dielektrischen Deckschicht über einem n-Kanaltransistor, während ein p-Kanaltransistor frei liegt, wobei der n-Kanaltransistor Drain- und Sourcegebiete in einem nicht-kristallinen Zustand aufweist; Ausheizen des p-Kanaltransistors und des n-Kanaltransistors in Anwesenheit der zugverspannten dielektrischen Deckschicht; Bilden einer kompressiv verspannten dielektrischen Deckschicht über dem p-Kanaltransistor; und Bilden eines dielektrischen Zwischenschichtmaterials über der zugverspannten dielektrischen Deckschicht und der kompressiv verspannten dielektrischen Deckschicht.
Verfahren nach Anspruch 20, das ferner umfasst: Bilden von Drain- und Sourcegebieten in dem p-Kanaltransistor und Bilden eines Erweiterungsgebiets in dem n-Kanaltranistor und Ausheizen der Drain- und Sourcegebiete des p-Kanaltransistors und des Erweiterungsgebiets in Anwesenheit einer Deckschicht, die selektiv über dem n-Kanaltransistor vorgesehen ist.
Verfahren nach Anspruch 20, das ferner umfasst: Bilden von Metallsilizidgebieten in dem p-Kanaltransistor und dem n-Kanaltransistor vor dem Bilden der zugverspannten dielektrischen Deckschicht.