DE102008006986A1

DE102008006986A1 - Detektionsanordnung, Zählereinheit, Phasenregelschleife, Detektionsverfahren und Verfahren zum Erzeugen eines Oszillatorsignals

Info

Publication number: DE102008006986A1
Application number: DE102008006986A
Authority: DE
Inventors: Christian MÜNKER; Markus Scholz
Original assignee: Infineon Technologies AG
Current assignee: Apple Inc
Priority date: 2007-02-14
Filing date: 2008-01-31
Publication date: 2008-09-11
Anticipated expiration: 2028-02-01
Also published as: US7804925B2; US20080191921A1; DE102008006986B4

Abstract

Eine Detektionsanordnung enthält eine Zählereinheit (CUN), die ein erstes Taktsignal und ein Bezugstaktsignal empfängt. Von der Zählereinheit (CUN) wird ein erstes Datenwort als Funktion einer zeitlichen Abweichung zwischen Taktflanken des ersten Taktsignals und des Bezugstaktsignals abgeleitet. Die Detektionsanordnung enthält weiterhin eine Signalverarbeitungseinheit (SPU - Signal Processing Unit) zum Bestimmen eines Phasenabweichungsworts als Funktion des ersten Datenworts und eines zweiten Datenworts, wobei das zweite Datenwort auf der Dauer einer Taktperiode des Bezugstaktsignals basiert.

Description

Detektionsanordnung, Zählereinheit, Phasenregelschleife, Detektionsverfahren und Verfahren zum Erzeugen eines Oszillatorsignals
Stand der Technik
In heutigen drahtlosen Funksystemen werden unterschiedliche Mobilfunkstandards wie beispielsweise GSM (Global System for Mobile Communication), EDGE (Enhanced Data Rates for GSM Evolution) und UMTS (Universal Mobile Telecommunications Standard) benutzt. Die Datenübertragung in diesen und anderen Systemen wird unter Verwendung von Hochfrequenzsignalen durchgeführt.
Zum Erzeugen, Übertragen oder Empfangen von Hochfrequenzsignalen werden heutzutage digital gesteuerte Oszillatoren (DCO – Digitally Controlled Oscillators) benutzt. Ein DCO erzeugt ein Hochfrequenzsignal in Abhängigkeit von einem digitalen Frequenzwort. In einem Halbleiterbauelement realisiert nimmt eine digital gesteuerte Phasenregelschleife (PLL – Phase Locked Loop) mit einem DCO weniger Raum in Anspruch als eine jeweilige PLL mit einem analogen spannungsgesteuerten Oszillator (VCO – Voltage Controlled Oscillator).
Ein Oszillatorsignal, das vom DCO erzeugt wird, wird direkt oder über einen Frequenzteiler einem zweiten Eingang eines Phasen- und/oder Frequenzdetektors zugeführt, der auch an einem ersten Eingang ein Bezugstaktsignal empfängt. Vom Phasen- und/oder Frequenzdetektor wird ein digitales Fehlerwort bestimmt, das dem DCO beispielsweise über ein digitales Schleifenfilter zugeführt wird.
Der Detektor, der auch ein Zeit-Digital-Wandler (TDC – Time to Digital Converter) genannt werden kann, misst gewöhnlich eine Zeitdifferenz zwischen Taktflanken des rückgespeisten Oszillatorsignals und dem Bezugstaktsignal. Die Genauigkeit der Messung ist von der Güte der benutzten Bauteile und externen Parametern wie beispielsweise Temperatur abhängig. Dementsprechend kann der TDC eine verzögerte Regelschleife (DLL – Delay Locked Loop) umfassen, die mit Analogbauteilen für die Zeitmessung ausgebildet ist. In Abhängigkeit von den durch Technologie verursachten Schaltzeiten der Analogbauteile ist eine zeitliche Auflösung einer DLL begrenzt. Weiterhin nimmt eine herkömmliche DLL einen beachtlichen Raum auf einem Halbleiter-Bauelement in Anspruch, besonders bei der Bereitstellung einer Steuereinheit zum Kompensieren von Prozeß-, Temperatur- und Spannungsvariationen.
Bei einigen herkömmlichen TDC wird eine Gruppe von DLL zum Verbessern der zeitlichen Auflösung benutzt, wobei der auf einem Halbleiter-Bauelement benötigte Raum quadratisch mit der gewünschten Auflösung zunimmt.
Aufgabe der Erfindung
Es ist eine Aufgabe der Erfindung, eine Detektionsanordnung, eine Zählereinheit, eine Phasenregelschleife, ein Detektionsverfahren und ein Verfahren zum Erzeugen eines Oszillatorsignals bereitzustellen, die im Vergleich mit herkömmlichen Lösungen eine gesteigerte Genauigkeit und verringerten Aufwand erlauben.
Diese Aufgabe wird mit dem Gegenstand der unabhängigen Patentansprüche gelöst. Ausführungsformen und Entwicklungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Kurze Beschreibung der Erfindung
Eine Ausführungsform einer Detektionsanordnung umfasst einen ersten Eingang, der zum Empfangen eines ersten Taktsignals eingerichtet ist, einen zweiten Eingang, der zum Empfangen eines Bezugstaktsignals eingerichtet ist, eine Zählereinheit und eine Signalverarbeitungseinheit. Die Zählereinheit ist an den ersten und den zweiten Eingang angekoppelt und zum Ableiten eines ersten Datenworts als Funktion einer zeitlichen Abweichung zwischen den Taktflanken des ersten Taktsignals und des Bezugstaktsignals eingerichtet. Eine Signalverarbeitungseinheit ist zum Bestimmen eines Phasenabweichungsworts als Funktion des ersten Datenworts und eines zweiten Datenworts eingerichtet, wobei das zweite Datenwort von einer Dauer einer Taktperiode des Bezugstaktsignals abhängig ist.
Eine Ausführungsform einer Zählereinheit, die in der oben erwähnten Detektionsanordnung benutzt werden kann, umfasst einen ersten und einen zweiten Takteingang, die zum Empfangen eines ersten und eines zweiten Taktsignals eingerichtet sind. Ein erster und ein zweiter Verzögerungsring umfassen jeweils eine Anzahl von Verzögerungselementen. Jedes der Verzögerungselemente des ersten Verzögerungsringes weist eine erste Verzögerungszeit auf, wobei ein erstes Verzögerungselement des ersten Verzögerungsringes einen zusätzlichen, an den ersten Takteingang angekoppelten Eingang umfasst. Dementsprechend weist jedes der Anzahl von Verzögerungselementen des zweiten Verzögerungsringes, wobei die Anzahl der Anzahl von Verzögerungselementen des ersten Verzögerungsrings entspricht, eine zweite Verzögerungszeit auf, die sich von der ersten Verzögerungszeit unterscheidet. Ein erstes Verzögerungselement des zweiten Verzögerungsringes umfasst einen zu sätzlichen, an den zweiten Takteingang angekoppelten Eingang. Die Zählereinheit umfasst weiterhin eine Anzahl von Detektionselementen entsprechend der Anzahl von Verzögerungselementen des ersten Verzögerungsringes, wobei jedes Detektionselement an einen Ausgang eines der Verzögerungselemente des ersten Verzögerungsringes und einen an einen Ausgang eines jeweiligen Verzögerungselements des zweiten Verzögerungsrings angekoppelt ist. Die Detektionselemente sind zum Detektieren eines Zusammentreffens von Taktflanken an den jeweiligen Ausgängen eingerichtet. In der Zählereinheit ist eine Decodierereinheit bereitgestellt, die an die Anzahl von Detektionselementen angekoppelt ist und zum Erzeugen eines Positionsworts als Funktion von Detektionsergebnissen der Detektionselemente eingerichtet ist. Weiterhin ist ein Zykluszähler an ein Paar Verzögerungselemente des ersten und des zweiten Verzögerungsrings angekoppelt und zum Zählen von Taktzyklen des ersten und des zweiten Verzögerungsrings und zum Erzeugen eines Zykluswortes in Abhängigkeit von den gezählten Taktzyklen geeignet. An einem Zählerausgang der Zählereinheit kann ein das Positionswort und das Zykluswort umfassendes Datenwort bereitgestellt werden.
Durch die oben erwähnten Ausführungsformen wird beispielsweise die Bereitstellung eines Phasenfrequenzdetektors ermöglicht, der in einer digital gesteuerten Phasenregelschleife benutzt und mit geringerem Raumverbrauch in einer integrierten Schaltung implementiert werden kann. Der Aufwand zum Erzeugen und Betreiben einer solchen Detektionsanordnung oder einer solchen Zählereinheit ist daher im Vergleich mit herkömmlichen derartigen Anordnungen verringert. Weiterhin kann die Genauigkeit zur Bestimmung einer Phasenabweichung erhöht werden.
Kurze Beschreibung der Zeichnungen
Die Erfindung wird untenstehend ausführlich unter Verwendung beispielhafter Ausführungsformen unter Bezugnahme auf die Zeichnungen erläutert, in denen
1 eine Ausführungsform einer Zählereinheit ist,
2 eine erste Ausführungsform einer Detektionsanordnung ist,
3 eine zweite Ausführungsform einer Detektionsanordnung ist,
4 eine dritte Ausführungsform einer Detektionsanordnung ist,
5 eine Ausführungsform einer Signalverarbeitungseinheit ist,
6A und 6B Ausführungsformen eines ersten und eines zweiten Pulsformers sind,
7 eine weitere Ausführungsform eines ersten und eines zweiten Pulsformers ist,
8A und 8B Signal-Zeitdiagramme von Signalen in Pulsformern sind,
9 eine Ausführungsform eines Oszillatorrings ist,
10 eine erste Ausführungsform eines Zykluszählers ist,
11 eine zweite Ausführungsform eines Zykluszählers ist,
12 eine Ausführungsform eines Details einer Zählereinheit ist,
13 eine Ausführungsform eines Paars von Verzögerungselementen ist,
14 eine erste Ausführungsform eines Detektionselements ist,
15 eine Ausführungsform einer weiteren Einzelheit einer Zählereinheit ist,
16 eine zweite Ausführungsform eines Detektionselements ist,
17 und 18 Ausführungsformen von Flipflop-Schaltungen sind,
19 eine Ausführungsform einer weiteren Detektionseinheit ist,
20 eine Ausführungsform eines Doppelflankenzählers ist,
21 eine Ausführungsform eines Vergleichselements ist,
22 eine Ausführungsform eines Detektionsverfahrens ist, und
23 eine Ausführungsform einer Phasenregelschleife ist.
Ausführliche Beschreibung der Erfindung
In der nachfolgenden Beschreibung sind weitere Aspekte und Ausführungsformen der vorliegenden Erfindung offenbart. Zusätzlich wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil derselben bilden und in denen als Erläuterung gezeigt wird, wie die Erfindung ausgeübt werden kann. Die hiesigen Ausführungsformen bieten ein besseres Verständnis eines oder mehrerer Aspekte der vorliegenden Erfindung. Durch die vorliegende Offenbarung der Erfindung sollen die Merkmale oder Schlüsselelemente der Erfindung nicht auf eine bestimmte Ausführungsform begrenzt sein. Statt dessen können die in den Ausführungsformen offenbarten verschiedenen Elemente, Aspekte und Merkmale von einem Fachmann auf verschiedene Weisen kombiniert werden, um einen oder mehrere Vorteile der vorliegenden Erfindung zu erzielen. Es versteht sich, dass andere Ausführungsformen benutzt werden können und strukturmäßige oder logische Änderungen durchgeführt werden können, ohne aus dem Rahmen der vorliegenden Erfindung zu weichen. Die Elemente der Zeichnung sind nicht unbedingt maßstabgerecht zueinander. Gleiche Bezugsziffern bezeichnen entsprechende gleichartige Teile.
1 zeigt eine Ausführungsform einer Zählereinheit mit einem ersten Eingang IND zum Empfangen eines ersten Taktsignals und einem zweiten Eingang INR zum Empfangen eines Bezugstaktsignals. Die Zählereinheit umfasst einen ersten Ver zögerungsring mit einer Vielzahl von Verzögerungselementen DEL1 und einem NAND-Gatter NA1 mit einem ersten, an den Takteingang IND angekoppelten Eingang und einem zweiten, an einen Ausgang des letzten Verzögerungselements DEL1 angekoppelten Eingang. Dementsprechend umfasst die Zählereinheit einen zweiten Verzögerungsring mit einer Vielzahl von Verzögerungselementen DEL2 und einem an den zweiten Takteingang INR und an einen Ausgang des letzten Verzögerungselements DEL2 angekoppelten NAND-Gatter NA2. Die Anzahl N von Verzögerungselementen DEL1 des ersten Verzögerungsrings und die Anzahl N von Verzögerungselementen DEL2 des zweiten Verzögerungsrings entsprechen einander. Jedes der Verzögerungselemente DEL1 des ersten Verzögerungsrings umfasst eine erste Verzögerungszeit T_D, während die Verzögerungselemente DEL2 des zweiten Verzögerungsrings eine zweite Verzögerungszeit T_R umfassen, die sich von der ersten Verzögerungszeit T_D unterscheidet.
In einer Ausführungsform umfasst die Zählereinheit weiterhin eine Anzahl N von Detektionselementen DET entsprechend der Anzahl N von Verzögerungselementen DEL1 bzw. DEL2. Jedes der Detektionselemente DET umfasst einen an einen Ausgang eines jeweiligen der Verzögerungselemente DEL1 des ersten Verzögerungsrings angekoppelten Eingang D. Dementsprechend umfasst jedes Detektionselement DET Takteingänge für positive und negative Taktflanken, die an einen Ausgang eines entsprechenden jeweiligen Verzögerungselements DEL2 des zweiten Verzögerungsrings angekoppelt sind. Darüber hinaus ist ein invertierender und ein nicht invertierender Ausgang der Detektionselemente DET an eine Decodereinheit DTH angekoppelt. In einer Ausführungsform umfasst die Zählereinheit einen ersten und einen zweiten Zykluszähler CYC, die jeweils eingangsseitig an einen jeweiligen Ausgang des letzten, d. h. am weitesten rechts gelegenen Verzögerungselements DEL1, DEL2 ange koppelt sind. Die Zykluszähler CYC umfassen Ausgänge OTC zum Bereitstellen eines Zykluswortes. Dementsprechend umfasst die Decodereinheit DTH einen Ausgang OTP zum Bereitstellen eines Positionswortes. Durch die Ausgänge OTC, OTP wird daher ein Zählerausgang gebildet.
In einer Ausführungsform bilden die Verzögerungselemente DEL1, DEL2 des ersten und des zweiten Verzögerungsringes jeweilige Verzögerungspaare. In einer Ausführungsform umfassen die Verzögerungselemente DEL1, DEL2 Inverterelemente mit verschiedenen Schaltzeiten T_D, T_R. In diesem Fall bilden die Inverterelemente des ersten und des zweiten Verzögerungsringes jeweilige Inverterpaare.
Die in 1 gezeigte Zählereinheit kann zum Messen einer Zeitabweichung zwischen einer Taktflanke des ersten Taktsignals am ersten Takteingang IND und einer Taktflanke des Bezugstaktsignals am zweiten Takteingang INR benutzt werden. In einer Ausführungsform wird bei unterschiedlichen Verzögerungszeiten T_D, T_R die Messung unter Verwendung des Vernier-Prinzips durchgeführt.
Die Zeit für eine Messung entspricht der Anzahl von durch die Taktflanken durchlaufenden Verzögerungselementen multipliziert mit der längeren Verzögerungszeit der Verzögerungszeiten T_D, T_R.
Durch jeden der Verzögerungsringe wird die jeweilige Taktflanke der Taktsignale an den Takteingängen IND, INR durch die jeweiligen Verzögerungselemente DEL1, DEL2 verzögert. Das jeweilige am weitesten links gelegene Verzögerungselement der Verzögerungsringe umfasst einen durch die NAND-Gatter NA1, NA2, den ersten und den zweiten an den Ausgang des am weites ten rechts gelegenen Verzögerungselements und an die Takteingänge IND bzw. INR angekoppelten Eingang gebildeten ersten und einem zweiten Eingang.
In einer Ausführungsform werden die N verzögerten Signale d₁, r₁, d₂, r₂, d_N-1, r_N-1, d_N, r_N den Detektionselementen DET zugeführt, um ein Zusammentreffen von Taktflanken an den jeweiligen Ausgängen zu detektieren. Im Fall einer Koinzidenzdetektion hat die Taktflanke des schnelleren Verzögerungsrings mit der kürzeren Verzögerungszeit die Taktflanke des langsameren Verzögerungsrings mit der längeren Verzögerungszeit erreicht. Die Information der Koinzidenzdetektion wird für die Decodereinheit DTH bereitgestellt, die das Positionswort entsprechend der Position oder Nummer des Verzögerungselements oder Detektionselements, wo die Koinzidenz eintrat, erzeugt. Beispielsweise ist der erste Verzögerungsring ein schneller Verzögerungsring und der zweite Verzögerungsring ist ein langsamer Verzögerungsring, so dass die Taktflanke des zu vergleichenden Taktsignals die Taktflanke des Bezugstaktsignals erreicht.
Weiterhin zählen die Zykluszähler CYC die Anzahl von Zyklen, die die Taktflanken innerhalb der Verzögerungsringe durchgeführt haben und erzeugen das Zykluswort entsprechend dieser Anzahl von Zyklen.
Eine Gesamtzahl von Verzögerungselementen, die durch die Taktflanken des ersten Taktsignals und des Bezugstaktsignals durchlaufen werden, kann als Funktion des Positionsworts, des Zyklusworts und der Anzahl von N von Verzögerungselementen in einem Verzögerungsring bzw. Detektionselementen bestimmt werden. Eine Zeitabweichung entspricht der bestimmten Gesamtzahl und einer Verzögerungsdifferenz ΔT zwischen der ersten und der zweiten Verzögerungszeit T_D, T_R. Dementsprechend entspricht die zeitliche Auflösung der Zählereinheit ΔT und ist nicht auf eine Verzögerungszeit eines Verzögerungselements, beispielsweise in einer herkömmlichen Anordnung, begrenzt.
In einer Ausführungsform umfasst die Decodereinheit DTH einen zum Erzeugen des binären Positionsworts als Funktion von durch das Detektionselement DET bereitgestellten thermometercodierten Positionsinformationen eingerichteten Thermometerdecodierer. Die Decodereinheit kann in einer Ausführungsform als integrierte Schaltung mit Logikgattern oder als nicht begrenzendes alternatives Beispiel als Funktion in einem digitalen Mikroprozessor bereitgestellt werden.
In einer weiteren Ausführungsform sind die Eingänge der Zykluszähler CYC an die Ausgänge eines weiteren Paars von Verzögerungselementen DEL1, DEL2 anstatt des am weitesten rechts liegenden Verzögerungspaars angekoppelt. In diesem Fall könnte es notwendig sein, einen Korrekturwert für die Zyklusworte entsprechend der Position einer Koinzidenzdetektion und der Position des mit den Zykluszählern CYC verbundenen Verzögerungspaars bereitzustellen.
In einer Ausführungsform werden die Taktsignale vor ihrer Bereitstellung für die Takteingänge IND, INR verarbeitet, beispielsweise durch Bereitstellung einer einzelnen Taktflanke des jeweiligen Taktsignals, bis eine Koinzidenz von Taktflanken an einem der Detektionselemente erkannt worden ist.
In einer weiteren Ausführungsform sind die Zykluszähler CYC aus der Zählereinheit weggelassen. In dieser Ausführungsform ist der numerische Bereich von Zeitabweichungen, die gemessen werden können, verringert, aber die Zeitabweichung kann mit geringerem Aufwand bestimmt werden. Anders gesagt wird die Zeitabweichung alleinig in Abhängigkeit von dem Positionswort bestimmt, anstatt bei Verwendung der Zykluszähler CYC von dem Positionswort und dem Zykluswort abhängig zu sein.
2 zeigt eine Ausführungsform einer Detektionsanordnung mit einem Pulsformer PSH, einer Zählereinheit CUN und einer Signalverarbeitungseinheit SPU. Der Pulsformer PSH ist zwischen den ersten und zweiten Takteingang IND, INR der Zählereinheit CUN und den ersten Eingang INCLK gekoppelt, um beispielsweise ein Bezugstaktsignal zu empfangen, und einen zweiten Eingang INFB, um ein mit dem Bezugstaktsignal zu vergleichendes Taktsignal, beispielsweise ein Rückkopplungssignal in einer PLL, zu empfangen. Ähnlich der in 1 gezeigten Ausführungsform umfasst die Zählereinheit CUN einen Doppel-Verzögerungsring oder Oszillatorring DR mit Verzögerungs- und Detektionsblöcken (D), die an einen Zykluszähler CYC und an die Decodereinheit DTH angekoppelt sind, um eine Positionsinformation PI bereitzustellen.
Jeder der Verzögerungs- und Detektionsblöcke umfasst eine Anzahl von Verzögerungspaaren oder Inverterpaaren und eine entsprechende Anzahl von Detektionselementen zum Erkennen einer Koinzidenz von Taktflanken an den jeweiligen Paaren. Bei Bereitstellung von Inverterpaaren für die Verzögerungs- und Detektionsblöcke ist es nützlich, eine ungeradzahlige Anzahl von Inverterpaaren und Detektionselementen als Gesamtzahl N innerhalb des Doppel-Oszillatorrings DR bereitzustellen. Die Zählereinheit CUN kann ein erstes Datenwort mit dem Positionswort und dem Zykluswort an den Ausgängen OTP, OTC zu der Signalverarbeitungseinheit SPU bereitstellen.
Die Signalverarbeitungseinheit SPU umfasst einen weiteren Eingang zum Empfangen eines zweiten Datenworts oder Bezugsdatenworts RDW, das von einer Dauer einer Taktperiode des Bezugstaktsignals am Eingang INCLK abhängig ist. Beispielsweise entspricht das zweite Datenwort RDW einer von zwei aufeinanderfolgenden Taktflanken des Bezugstaktsignals durchlaufenen Anzahl von Verzögerungselementen, bis die zweite Taktflanke des Bezugstaktsignals in einem schnelleren Verzögerungsring die erste Taktflanke in einem langsameren Verzögerungsring erreicht hat.
In einer Ausführungsform entsprechen die Verzögerungszeiten zum Bestimmen des zweiten Datenworts RDW den Verzögerungszeiten des doppelten Verzögerungsrings DR. Das zweite Datenwort RDW kann in einer Ausführungsform beispielsweise gemessen oder analytisch bestimmt werden.
Das erste Datenwort der Zählereinheit CUN stellt eine Phasenabweichung zwischen den Taktsignalen an den Eingängen IND, INR bzw. INCLK, INFB dar. Dementsprechend stellt das zweite Datenwort RDW eine Dauer einer Taktperiode des Bezugstaktsignals dar. Durch die Signalverarbeitungseinheit SPU werden das erste und zweite Datenwort durch Normieren der durch das erste Datenwort dargestellten Phasenabweichung mit der durch das zweite Datenwort RDW dargestellten Bezugstaktperiodenlänge miteinander in Beziehung gebracht. Das Ergebnis dieser Operation ist ein normiertes Phasenabweichungswort, das bezüglich einer vergleichbaren Bestimmung des ersten und zweiten Datenworts unabhängig von Technik, Temperatur, Versorgungsspannungen und sonstigen veränderlichen externen Parametern ist. Das Phasenabweichungswort wird am Phasenabweichungsausgang OTD bereitgestellt. In einer Ausführungsform wird das Phasenabweichungswort in der SPU durch Bereitstellen eines Offsetwerts für das Phasenabweichungswort oder Skalieren des Phasenabweichungsworts oder Beschneiden des Phasenabweichungsworts vor seiner Bereitstellung am Ausgang OTD verarbeitet. Auch ist eine Kombination der obenerwähnten Verarbeitungsoperationen möglich. Da der Zykluszähler CYC neben den Takteingängen IND, INR an einen Verzögerungsdetektionsblock angekoppelt ist, könnte es in einer Ausführungsform notwendig sein, dass entweder der Zykluszähler CYC oder die Signalverarbeitungseinheit SPU eine Korrektur des Zykluswortes entsprechend der Position der Koinzidenzdetektion innerhalb der Verzögerungsringe durchführt.
An den Doppel-Verzögerungsring DR kann ein weiterer Ausgang VAL an die Decodereinheit DTH angekoppelt sein, um zusätzliche Informationen über die Detektion einer Taktflankenkoinzidenz bereitzustellen, die zur Bestimmung benutzt werden kann, ob das Positionswort zu der Signalverarbeitungseinheit SPU weitergeleitet werden kann.
3 zeigt eine weitere Ausführungsform einer Detektionsanordnung. Sie umfasst einen Pulsformer PSH, der eingangsseitig an einen ersten Eingang INCLK angekoppelt ist, um ein Bezugstaktsignal zu empfangen, und an einen zweiten Eingang INFB, um ein zu vergleichendes Taktsignal zu empfangen. Vom Pulsformer werden verschiedene Hilfstaktsignale CKF, CBF, CKS, CBS erzeugt, wobei beispielsweise die Hilfstaktsignale CKF und CKS verzögerten Versionen des Bezugstaktsignals entsprechen und die Hilfstaktsignale CDF, CDS dem ersten zu vergleichenden Taktsignal und dem Bezugstaktsignal entsprechen.
Ein Multiplexer MUX, der durch die Signalverarbeitungseinheit SPU gesteuert werden kann, stellt entweder die Bezugstaktsig nale CKF, CKS oder die Taktsignale CBF, CBS für die Zählereinheit CUN bereit.
In diesem Fall kann die Dauer der Taktperiode des Bezugstaktsignals und einer Zeitabweichung zwischen einem ersten Taktsignal und dem Bezugstaktsignal sequentiell bestimmt werden. Beispielsweise kann die Ausführungsform der 1 für die Zählereinheit CUN benutzt werden.
Eine Signalverarbeitungseinheit empfängt sequentiell ein erstes und ein zweites Datenwort und kann das zweite Datenwort RDW zum Berechnen oder Bestimmen des Phasenabweichungsworts am Ausgang OTD speichern. In einer Ausführungsform kann die Bestimmung der Taktperiodendauer und die Bestimmung der Zeitabweichung zwischen dem ersten Taktsignal und dem Bezugstaktsignal nach jedem einzelnen Bestimmungsschritt abgewechselt werden. In einer weiteren Ausführungsform wird ein zweites Datenwort nur zu bestimmten Momenten bestimmt, beispielsweise bei Anlauf der Detektionsanordnung oder periodisch nach einer vorbestimmten Zeitperiode während des Betriebs der Detektionsanordnung, während das erste Datenwort beinah fortlaufend bestimmt wird. Es könnte auch wünschenswert sein, eine Messung der Taktperiodendauer des Bezugstaktsignals durchzuführen, wenn sich externe Parameter wie beispielsweise Temperatur, Versorgungsspannung oder sonstige ändern, mit dem Ergebnis eines angepaßten zweiten Datenworts RDW.
Da sowohl das erste als auch das zweite Datenwort unter dem gleichen Einfluß der obenerwähnten externen Parameter bestimmt werden, können absolute Variationen durch Normieren der Phasenabweichung bezüglich der gemessenen Dauer der Bezugstaktperiode kompensiert werden.
Durch den Multiplexer MUX wird ermöglicht, dass die Zählereinheit CUN in einer ersten oder einer zweiten Betriebsart betrieben werden kann, wobei in der ersten Betriebsart das erste Datenwort als Funktion einer Zeitabweichung zwischen Taktflanken des ersten Taktsignals und des Bezugstaktsignals abgeleitet wird und wobei in der zweiten Betriebsart das zweite Datenwort als Funktion von Taktflanken des Bezugstaktsignals abgeleitet wird.
4 zeigt eine weitere Ausführungsform einer Detektionsanordnung mit einem Pulsformer PSH, einer ersten und einer zweiten Zählereinheit CUN1, CUN2 und einer Signalverarbeitungseinheit SPU. Ähnlich der in 3 gezeigten Ausführungsform werden von dem Pulsformer PSH Hilfstaktsignale CKF, CKS zum Bestimmen der Dauer einer Bezugstaktperiode in einer der Zählereinheiten CUN1, CUN2 erzeugt, und Hilfssignale CBF, CBS zum Bestimmen einer Zeitabweichung zwischen Taktflanken des ersten Taktsignals und des Bezugstaktsignals in der jeweiligen anderen der Zählereinheiten CUN1 und CUN2. Dahingehend umfassen die Zählereinheiten CUN1, CUN2 jeweils Takteingänge IND1, INR1 bzw. IND2, INR2 zum Empfangen der Hilfstaktsignale. Weiterhin umfassen die Zählereinheiten CUN1, CUN2 jeweilige Ausgänge OTP1, OTP2 zum Bereitstellen der jeweiligen Positionsworte und Ausgänge OTC1, OTC2 zum Bereitstellen jeweiliger Zyklusworte. In einer Ausführungsform ist es wünschenswert, dass sowohl die erste als auch die zweite Zählereinheit CUN1, CUN2 ähnliche Technologieparameter umfassen, besonders entsprechende erste und zweite Verzögerungszeiten T_D, T_R.
In dieser Ausführungsform kann die Bestimmung der Taktperiodendauer und die Bestimmung der Zeitabweichung zwischen Taktflanken parallel durchgeführt werden. In dieser Ausführungs form sind der Pulsformer PSH und die Signalverarbeitungseinheit zum Austauschen von Pulsformersteuersignalen PCT über eine Steuerverbindung verkoppelt. In einer Ausführungsform können die Pulsformer-Steuersignale PCT beispielsweise Informationen über eine erfolgreiche Bestimmung eines Phasenabweichungsworts oder eines ersten oder eines zweiten Datenworts umfassen.
In den oben beschriebenen Ausführungsformen von Detektionsanordnungen können die Zählereinheiten einen Koinzidenzdetektor zum Erkennen einer Koinzidenz von Taktflanken am jeweiligen Verzögerungspaar und zum Ableiten des jeweiligen ersten oder zweiten Datenworts aus der Koinzidenzdetektion als Funktion einer Anzahl von durch die Taktflanken der Taktsignale eingangsseitig durchlaufenen Verzögerungspaaren umfassen. Der Koinzidenzdetektor kann die Detektionselemente DET, die Decodereinheit DTH und den Zykluszähler CYC umfassen. Vom Koinzidenzdetektor wird das erste bzw. zweite Datenwort durch Bestimmen einer Position der Koinzidenz innerhalb des ersten und zweiten Verzögerungsringes und Zählen der Anzahl von Taktzyklen an einem Paar von Verzögerungselementen des ersten und des zweiten Rings abgeleitet.
5 zeigt eine Ausführungsform einer Signalverarbeitungseinheit SPU zum Ableiten des Phasenabweichungsworts. Die Signalverarbeitungseinheit SPU empfängt das erste Datenwort mit einem ersten Positionswort und einem ersten Zykluswort. Das erste Zykluswort stellt eine Anzahl von Taktzyklen in dem Doppel-Verzögerungsring DR, bezeichnet durch den Wert M_CR, dar. Das erste Positionswort stellt die Position des Verzögerungspaars dar, wo eine Koinzidenz von Taktflanken eingetreten ist, bezeichnet durch den Wert M_BIN.
Dementsprechend empfängt die Signalverarbeitungseinheit SPU in einer Ausführungsform das zweite Datenwort mit Informationen über die Dauer einer Taktperiode des Bezugstaktsignals, bezeichnet durch einen Zykluszählerwert R_CR und einen Positionswert R_BIN.
Die Gesamtzahl von durch die Taktflanken durchlaufenen Verzögerungselementen, die durch den Wert MEA_TICKS bezeichnet ist, wird in einer Ausführungsform durch Multiplizieren des Zykluswertes M_CR mit der Anzahl ND der Verzögerungselemente eines Verzögerungsrings und Hinzuaddieren des Ergebnisses zu dem Positionswert M_BIN berechnet, was ausgedrückt werden kann durch MEA_TICKS = M_CR·ND + M_BIN
Dementsprechend wird die Gesamtzahl von durch die Taktflanken des Bezugstaktsignals durchlaufenen Verzögerungselementen durch den Wert REF_TICKS bezeichnet, der durch Multiplizieren des Zykluswertes R_CR mit der Anzahl von Verzögerungselementen ND und Hinzuaddieren des Ergebnisses zu dem Positionswert R_BIN berechnet wird. Dies läßt sich ebenfalls ausdrücken als REF_TICKS = R_CR·ND + R_BIN
Der Wert REF-TICKS wird invertiert und mit einem Wert T_ref multipliziert, der einem Nennwert einer Dauer einer Bezugstaktperiode entspricht. Diese Operation ergibt den Wert VERN_DELAY, der als Normierungsfaktor für den Wert MEA_TICKS wirkt, ausgedrückt durch VERN_DELAY = Tref/REF_ticks
Die normierte Phasenabweichung, die durch den Wert PHI_NO_CLIP bezeichnet wird, kann ausgedrückt werden durch PHI_NO_CLIP = MEA_TICKS·VERN_DELAY
In Abhängigkeit von dem Verzögerungspaar, mit dem der Zykluszähler verbunden ist, kann es in einer Ausführungsform notwendig sein, eine Korrektur der Zykluswerte R_CR, M_CR als eine Funktion der Positionswerte R_BIN, M_BIN durchzuführen. Wenn beispielsweise der Zykluszähler mit der Mitte des Verzögerungsrings verbunden ist, d. h. nach etwa der Hälfte der Anzahl von Verzögerungselementen oder Detektionselementen im Verzögerungsring kann der Zykluswert zu groß sein, wenn die Koinzidenzerkennung in der zweiten Hälfte des Verzögerungsringes stattfindet. In einer Ausführungsform kann der Zykluswert vor Berechnen oder Ableiten des Phasenabweichungswertes PHI_NO_CLIP verringert werden.
Auch ist in einer weiteren Ausführungsform weitere Verarbeitung des Phasenabweichungswertes PHI_NO_CLIP möglich. Beispielsweise kann ein Versatzwert an den Phasenabweichungswert angelegt werden, der zum Erzeugen des Phasenabweichungsworts benötigt werden könnte. Auch ist es möglich, eine Begrenzung des Phasenabweichungswertes PHI_NO_CLIP durchzuführen, in Abhängigkeit von dem Begrenzungswert, beispielsweise wenn der Wert PHI_NO_CLIP außerhalb eines Bereichs von Werten liegt, der durch eine mit der Signalverarbeitungseinheit verbundene Schaltung ausgewertet werden kann. Auf ähnliche Weise kann der Phasenabweichungswert PHI_NO-CLIP durch einen Skalierungsfaktor skaliert werden, beispielsweise zum Ermöglichen der besseren Verwendung eines gegebenen Wertebereiches oder zur Bereitstellung des Werts mit der gegebenen Einheit, als Zeit in einem gegebenen Bruchteil einer Sekunde. Auch ist ei ne Kombination verschiedener Operationen möglich. In allen Fällen wird das verarbeitete Ergebnis als das Phasenabweichungswort am Ausgang OTD bereitgestellt.
6A zeigt eine Ausführungsform eines Pulsformers, der zum Erzeugen von Hilfstaktsignalen zum Bestimmen einer Zeitabweichung zwischen Taktflanken eines ersten Taktsignals und eines Bezugstaktsignals benutzt werden kann. Der Pulsformer umfasst einen ersten und einen zweiten Flipflop FF1, FF2, die jeweils einen Dateneingang umfassen, der zum Empfangen eines hohen logischen Wertes an einen Logikabgriff-Histogrammgenerator angekoppelt ist. Einem Takteingang des ersten Flipflops FF1 wird das Bezugstaktsignal CKR zugeführt. Dementsprechend wird dem zweiten Flipflop FF2 das erste Taktsignal CKB zugeführt. Die Flipflops FF1, FF2 umfassen jeweils einen Rücksetzeingang RN zum Empfangen eines Rücksetzsignals RST.
Ein am Pulsformerausgang PS1 bereitgestelltes erstes Hilfstaktsignal CBS wird durch den ersten Flipflop FF1 als Funktion des Bezugstaktsignals CKR erzeugt. Angenommen, das erste Hilfstaktsignal CBS weist nach Rücksetzen des Flipflops FF1 durch einen Impuls im Rücksetzsignal RST einen niedrigen Logikwert auf, so wird in Abhängigkeit von einer Taktflanke des Bezugstaktsignals CKR eine erste Taktflanke erzeugt, so dass das Hilfstaktsignal CBS einen hohen Logikwert aufweist.
Dementsprechend wechselt das zweite Hilfstaktsignal CBF, das am zweiten Pulsformerausgang PS2 bereitgestellt wird, von einem niedrigen Logikwert zu einem hohen Logikwert in Abhängigkeit von der Taktflanke des ersten Taktsignals CKB. Wenn die Dateneingänge der Flipflops FF1, FF2 einen hohen Logikwert empfangen, verbleiben die Hilfstaktsignale CBS, CBF auf ihrem hohen Logikpegel, bis die Flipflops FF1, FF2 einen weiteren Rücksetzimpuls empfangen. Die Impulsbreite der Hilfstaktsignale ist daher höher als die Impulsbreite der jeweiligen Eingangstaktsignale.
Das Rücksetzsignal RST kann von einer abgeschlossenen Messung einer Zeitabweichung zwischen den Taktflanken der Hilfstaktsignale CBS, CBF oder an den nachfolgenden Taktflanken des ersten Taktsignals CKB bzw. des Bezugstaktsignals CKR abhängig sein.
In einer Ausführungsform werden durch Verwendung der Hilfstaktsignale CBS, CBF in der Zählereinheit CUN die Verzögerungsringe, die einen ersten und einen zweiten Ringoszillator bilden, durch eine Taktflanke der Hilfstaktsignale CBS, CBF getriggert. Auf diese Weise werden den Detektionsvorgang in der Zählereinheit störende negative Taktflanken vermieden.
6B zeigt eine weitere Ausführungsform eines Pulsformers, der zum Erzeugen von Hilfstaktsignalen CKF, CKS zum Bestimmen einer Dauer einer Taktperiode des Bezugstaktsignals benutzt werden kann. Dahingehend wird ein Frequenzteiler FD1 bereitgestellt, der eine Frequenzteilung der Bezugstaktsignale CFR in Abhängigkeit von einem an einem Steuereingang DF bereitgestellten Teilungsfaktor durchführt. In einer Ausführungsform sind das Tastverhältnis des Bezugstaktsignals CKR und des frequenzgeteilten Hilfstaktsignals CKS nicht unbedingt identisch. Ähnlich der in 6A gezeigten Ausführungsform kann das frequenzgeteilte Hilfstaktsignal CKS am Ausgang des Frequenzteilers FD1 eine längere Periode eines logischen Hochs als eines logischen Tiefs aufweisen. Daher ist auch hier die Impulsbreite der Hilfstaktsignale größer als die Impulsbreite der jeweiligen Eingangstaktsignale.
Der Pulsformer der 6B umfasst weiterhin ein Verzögerungselement D1, das die frequenzgeteilten Hilfstaktsignale CKS um eine Taktperiode des Bezugstaktsignals CKR verzögert, woraus sich ein zweites Hilfstaktsignal CKF ergibt. In einer Ausführungsform umfassen daher die Hilfstaktsignale CKS, CKF Taktflanken mit einer Zeitabweichung zwischen den Taktflanken entsprechend einer Taktperiode des Bezugstaktsignals CKR. Die Hilfstaktsignale CKF, CKS, die an den Pulsformerausgängen PS3, PS4 bereitgestellt werden, können zum Bestimmen der Dauer einer Taktperiode des Bezugstaktsignals CKR in der Zählereinheit benutzt werden.
7 zeigt eine weitere Ausführungsform eines Pulsformers sowohl zum Erzeugen von Hilfstaktsignalen CBS, CBF zum Bestimmen einer Zeitabweichung zwischen dem ersten Taktsignal CKB und dem Bezugstaktsignal CKR als auch zum Erzeugen von Hilfstaktsignalen CKS, CKF zum Bestimmen einer Dauer einer Taktperiode des Bezugstaktsignals CKR. Der Pulsformer umfasst Takteingänge INFB und INCLK zum Empfangen des ersten Taktsignals CKB und des Bezugstaktsignals CKR. Inverterelemente 701, 702 bzw. 703, 704 sind zum Puffern der Taktsignale CKR, CKB bereitgestellt. Die Flipflops FF1, FF2 entsprechen der in 6A gezeigten Ausführungsform. Jeweilige Ausgänge der Flipflops FF1, FF2 sind über die Inverterelemente 705, 706 bzw. 707, 708, die ebenfalls eine Pufferungsfunktion durchführen, an die Pulsformerausgänge PS1, PS2 angekoppelt. Der Pulsformer umfasst einen Eingang FLS zum Empfangen eines einer Koinzidenzdetektion von Taktflanken, beispielsweise von der Zählereinheit, entsprechenden Signals. Weiterhin sind Eingänge PDI, PRI bereitgestellt, die an ein Verzögerungspaar der Zählereinheit zum Empfangen von Signalen entsprechend einer Vollendung eines Ringzyklus angekoppelt sind. Die Eingän ge PDI, PRI sind mit einem ersten und einem zweiten Eingang eines AND-Gatters 709 verbunden, dessen dritter Eingang über ein Inverterelement 710 an einen Ausgang eines NOR-Gatters 714 angekoppelt ist. Ein Ausgang des AND-Gatters 709 ist an die Flipflops FF1, FF2 und an einen dritten Flipflop 712 über ein Inverterelement 711 zum Bereitstellen eines Rücksetzsignals RST zum Rücksetzen der jeweiligen Flipflops FF1, FF2, 712 angekoppelt. Ein Ausgang des Flipflops 712 erreicht einen hohen Logikwert nach einer zweiten positiven Taktflanke des ersten Taktsignals CKB gezählt vom letzten Rücksetzen der jeweiligen Flipflops aus. Die Ausgänge des zweiten Flipflops FF2 und des dritten Flipflops 712 sind an ein AND-Gatter 713 angekoppelt, dessen Ausgang mit dem ersten Eingang des NOR-Gatters 714 und über ein Inverterelement 715 mit einem Flipflop 716 verbunden ist. Ein zweiter Eingang des NOR-Gatters 714 ist mit dem Eingang FLS verbunden. Ein Ausgang PVA ist an einen Ausgang des Flipflops 716 angekoppelt, der durch ein Signal am Eingang FLS getriggert wird.
Ein Rücksetzimpuls im Rücksetzsignal RST kann entweder bei Empfang eines Impulses am Eingang FLS oder bei Auftreten einer zweiten Taktflanke des ersten Taktsignals CKB erzeugt werden, was in jedem Fall ein logisches Hoch am Ausgang des Inverterelements 710 erzeugt. In Abhängigkeit von den Signalen an den Eingängen PDI, PRI können die Flipflops FF1, FF2, 712 in diesen Fällen rückgesetzt werden.
Anders gesagt erzeugt der Pulsformer ein erstes und ein zweites Hilfstaktsignal CBS, CBF, die jeweils eine erste und eine zweite Taktflanke umfassen. Dadurch ist die erste Taktflanke des ersten Hilfstaktsignals von einer ersten Taktflanke des ersten Taktsignals CKB abhängig und die erste Taktflanke des zweiten Hilfstaktsignals CBS ist von einer ersten Taktflanke des Bezugstaktsignals CKR abhängig. Die zweiten Taktflanken des ersten und des zweiten Hilfstaktsignals CBS, CBF sind jeweils entweder von einem am Eingang FLS bereitgestellten Detektionssignal oder einer zweiten Taktflanke des ersten Taktsignals CKB abhängig.
8A zeigt ein beispielhaftes Signal-Zeitdiagramm von Signalen im Pulsformer PSH gemäß einer Ausführungsform. Es ist ersichtlich, dass die erste Taktflanke des Hilfstaktsignals CBS der positiven Taktflanke des Bezugstaktsignals CKR entspricht. Dementsprechend entspricht die positive Taktflanke des anderen Hilfstaktsignals CBF der positiven Taktflanke des ersten Taktsignals CKB. Die Hilfstaktsignale CBS, CBF bleiben auf einem hohen Logikpegel, obwohl das erste Taktsignal CKB und das Bezugstaktsignal CKR danach zu einem niedrigen Logikpegel zurückgekehrt sind. Die Hilfstaktsignale CBS, CBF kehren mit dem Rücksetzimpuls des Rücksetzsignals RST zu einem niedrigen Logikpegel zurück. Die Impulsbreite der Ausgangstaktsignale CBS, CBF ist im Vergleich zu den jeweiligen Eingangstaktsignalen CKB, CKR geändert.
Wieder auf 7 Bezug nehmend, umfasst der Pulsformer einen Frequenzteiler FD1 mit einem Inverterelement 717, Flipflops 718, 719, 720, 721, Inverterelementen 722, 731, 732, 734, und Logikgattern 735, 736, 737, 738, 739. An den Steuereingängen DF1, DF2, DF3, DF4 kann ein Teilungsverhältnis bereitgestellt werden. Beispielsweise kann ein Teilungsverhältnis als größer als ein Verhältnis zwischen einer Verzögerungszeit T_D, T_R eines Verzögerungselements und der jeweiligen Verzögerungsdifferenz ΔT zwischen den Verzögerungszeiten T_D, T_R gewählt werden.
Das Verzögerungselement D1 des Pulsformers umfasst Logikelemente 723, 724, 725, 726, 727, 728 und Flipflops 729, 730, die bewirken, dass die frequenzgeteilten Hilfstaktsignale CKS, CKF eine Verzögerung zwischen Taktflanken entsprechend einer Taktperiode des Bezugstaktsignals CKR umfassen.
Die Flipflops 718 bis 721 bilden einen Zähler, der über das Inverterelement 717 durch das Bezugstaktsignal CKR getriggert wird. Der Zähler wird in Abhängigkeit von der Logikfunktion der Logikelemente 735 bis 739 in Kombination mit dem Inverterelement 722 rückgesetzt.
Von den Logikelementen 723 bis 728 wird die Ausgabe des Zählers des Frequenzteilers FD1 bewertet und Impulse an den Eingängen der Flipflops 729, 730 erzeugt, die durch das Bezugstaktsignal CKR synchronisiert sind.
8B zeigt ein weiteres beispielhaftes Signal-Zeitdiagramm von Taktsignalen in dem Pulsformer PSH gemäß einer Ausführungsform. Das Hilfstaktsignal CKS wird mit einer ansteigenden Flanke des Bezugstaktsignals CKR auf einen niedrigen Logikwert und mit einer jeweiligen nachfolgenden positiven ansteigenden Taktflanke des Bezugstaktsignals CKR auf einen hohen Logikwert gesetzt. Dementsprechend wird das andere Hilfstaktsignal CKF mit einer Verzögerung von einer Taktperiode des Bezugstaktsignals CKR im Vergleich mit dem Hilfstaktsignal CKS erzeugt. In dieser Ausführungsform ist ein Teilungsfaktor von 12 realisiert. Andere Teilungsfaktoren sind wie oben erwähnt ebenfalls möglich. Die Impulsbreite der Ausgangstaktsignale CKS, CKF ist im Vergleich mit dem jeweiligen Eingangstaktsignal CKR wiederum geändert.
Wieder auf 7 Bezug nehmend umfasst der Pulsformer weiterhin einen Phasen-Frequenzdetektor 740, der an die Takteingänge INCLK und INFB angekoppelte Eingänge FV bzw. FR um fasst. Der Phasen-Frequenzdetektor 740 umfasst einen Ausgang FHI zum Bereitstellen eines Detektionssignals. Vom Phasen-Frequenzdetektor 740 wird eine grobe Phasen- und/oder Frequenzdetektion durchgeführt. Es kann daher erkannt werden, ob eine Phasenabweichung zwischen dem ersten Taktsignal CKB und dem Bezugstaktsignal CKR zum Messen durch die jeweilige Zählereinheit zu groß ist. Dies kann beispielsweise geschehen, wenn die Flipflops FF1, FF2 rückgesetzt werden, bevor die Zählereinheit in der Lage war, die Koinzidenz von Taktflanken zu erkennen. In diesem Fall kann das Detektionssignal des Phasen-Frequenzdetektors 740 durch die Signalverarbeitungseinheit ausgewertet werden, die beispielsweise einen maximalen oder minimalen Wert für das Phasenabweichungswort bereitstellen kann, der anzeigt, dass eine grobe Phasenabweichung eingetreten ist.
Signale an den Anschlüssen FLS, PVA und FHI können als beispielsweise in 4 gezeigte Pulsformer-Steuersignale PCT angesehen werden.
9 zeigt eine schematische Übersicht einer Ausführungsform eines Doppelringoszillators mit jeweiligen Detektionselementen. Als Teil einer Zählereinheit umfasst der Ringoszillator Eingänge INR, IND zum Empfangen eines ersten und eines zweiten Taktsignals. Das erste und das zweite Taktsignal können beispielsweise durch den Pulsformer bereitgestellte Hilfstaktsignale CBS, CBF entsprechend dem Bezugstaktsignal und dem zu vergleichenden ersten Taktsignal sein. Die Taktsignale an den Eingängen INR, IND können auch die Hilfstaktsignale CKS, CKF entsprechend verzögerten Versionen des frequenzgeteilten Bezugstaktsignals sein. Anders gesagt kann der in 9 gezeigte Oszillatorring sowohl für die Bestimmung einer Zeitabweichung zwischen Taktflanken des ersten Taktsig nals und des Bezugtaktsignals als auch eine Bestimmung einer Dauer einer Taktperiode des Bezugstaktsignals benutzt werden.
In der dargestellten Ausführungsform umfasst der Oszillatorring acht Verzögerungs- und Detektionsblöcke jeweils mit zehn Verzögerungselementen des ersten Verzögerungsrings, zehn Verzögerungselementen des zweiten Verzögerungsrings und zehn Detektionselementen, wobei der oberste linke Verzögerungs- und Detektionsblock ein zusätzliches Verzögerungspaar und ein zusätzliches Detektorelement umfasst. In dieser Ausführungsform umfassen daher die Verzögerungsringe jeweils 81 zusammengekoppelte Verzögerungselemente. Es ist wünschenswert, eine ungerade Anzahl von Verzögerungselementen in einem einzelnen Verzögerungsring bereitzustellen, besonders wenn die Verzögerungselemente als Inverterelemente realisiert sind, um eine Oszillation in den Oszillatorringen zu ermöglichen.
Durch die Anzahl N von Verzögerungselementen im Oszillatorring zusammen mit den Verzögerungszeiten T_D, T_R eines einzelnen Verzögerungselements wird eine Schwingungsfrequenz der jeweiligen Oszillatorringe bestimmt. Das bedeutet, dass die Schwingungsfrequenz durch Erhöhen der Anzahl N von Verzögerungselementen erniedrigt werden kann. Eine niedrigere Schwingungsfrequenz erleichtert eine Koinzidenzdetektion und -auswertung, steigert jedoch beispielsweise den für eine integrierte Schaltung benötigten Raum und den Stromverbrauch der Oszillatorringe. Die Anzahl N von Verzögerungselementen kann daher entsprechend diesen bekannten Bedingungen variiert werden.
Jeder der Verzögerungs- und Detektionsblöcke umfasst Ringeingänge IR, ID, die an jeweilige Ausgänge ORP, ODP eines vorangehenden Verzögerungs- und Detektionsblocks angekoppelt sind.
Die zu verzögernden und durch die Detektionselemente auszuwertenden Taktsignale werden über diese Verbindungen bereitgestellt und empfangen. Die Verzögerungs- und Detektionsblöcke umfassen weiterhin Gatterschalteingänge GR, GD. Die Gatterschalteingänge GR, GD des unteren linken Verzögerungs- und Detektionsblocks sind an die Takteingänge IND bzw. INR angekoppelt. Die Gatterschalteingänge GR, GD der übrigen Verzögerungs- und Detektionsblöcke sind jeweils an einen Aktivierungseingang ACT angekoppelt, der beispielsweise ein schaltbarer Versorgungsspannungsabgriff sein kann. Ein hoher Logikpegel an den Gatterschalteingängen GR, GD ermöglicht eine Weiterschaltung oder Verzögerung der Taktsignale in den Verzögerungselementen. Eine positive Taktflanke am Takteingang INR, IND kann daher eine Schwingung des jeweiligen Oszillatorrings triggern.
Die Verzögerungs- und Detektionsblöcke umfassen weiterhin Detektionsmustereingänge CIR, die an jeweilige Nachbar-Detektionsmusterausgänge COR angekoppelt sind, um eine Musterdetektion innerhalb der Koinzidenzdetektionsergebnisse durchzuführen. Dies wird ausführlicher bei 15 erläutert.
Die Verzögerungs- und Detektionsblöcke umfassen Ausgänge zum Bereitstellen der Positionsinformationen PI, beispielsweise für die Decodereinheit DTH. Weitere Ausgänge PR20, PD20, PR40, PD40, PR60, PD60 und PR80, PD80 können zum Bereitstellen zusätzlicher, aus den verzögerten Taktsignalen im ersten und zweiten Verzögerungsring abgeleiteter Taktsignale benutzt werden. Dies gilt auch für die zusätzlichen Taktausgänge A20, A40, A60 und A80. Beispielsweise können die Ausgänge PR80, PD80 an die Eingänge PDI, PRI des in 7 gezeigten Pulsformers angekoppelt werden, um einen vollständigen Zyklus der Taktsignale innerhalb des ersten und des zweiten Oszillatorrings anzuzeigen. Auch können die Taktsignale an den Ausgängen PR20, PD20 bis PR80, PD80 zur Synchronisation der Positionsinformationen und eines Ergebnisses des Zykluszählers CYC benutzt werden.
10 zeigt eine Ausführungsform eines Zykluszählers CYC, der einen ersten Zwei-Flanken-Zähler CNT_R und einen zweiten Zwei-Flanken-Zähler CNT_D umfasst. Weiterhin umfasst der Zykluszähler CYC ein Vergleichselement COM. Der Zwei-Flanken-Zähler CNT_R umfasst einen Zählereingang DIN, der in dieser Ausführungsform an den Taktausgang PR40 angekoppelt ist. Dementsprechend ist der Takteingang DIN des zweiten Zwei-Flanken-Zählers CNT_D an den Taktausgang PD40 angekoppelt. Ein Rücksetzeingang RN des ersten Zwei-Flanken-Zählers CNT_R und des Vergleichselements COM sind an den ersten Takteingang INR angekoppelt, während der Rücksetzeingang RN des zweiten Zwei-Flanken-Zählers CNT_D an den zweiten Takteingang IND angekoppelt ist. Die beiden Zwei-Flanken-Zähler CNT_R und CNT_D zählen positive und negative Taktflanken der jeweiligen Taktsignale an den Taktausgängen PR40 bzw. PD40. Die jeweiligen Zählergebnisse AAC_R, AAC_D werden für das Vergleichselement COM bereitgestellt. Vom Vergleichselement COM werden die Zählerwerte AAC_D und AAC_R verglichen, ein Gleichheitssignal abgeleitet, das am Ausgang EQU bereitgestellt wird, ein Gültig-Signal, das am Ausgang VAL2 bereitgestellt wird, und ein Zykluswort am Ausgang OTC.
Da die Takteingänge DIN der Zwei-Flanken-Zähler CNT_R, CNT_D an die Taktausgänge PR40, PD40 in der Mitte der Oszillatorringe angekoppelt sind, das heißt nach der Hälfte der Verzögerungselemente des Oszillatorrings könnte eine Korrektur des Zykluswortes in der Signalverarbeitungseinheit notwendig sein.
11 zeigt eine weitere Ausführungsform eines Zykluszählers CYC. In dieser Ausführungsform sind die Takteingänge DIN der Zwei-Flanken-Zähler CNT_R, CNT_D über jeweilige Logikelemente 11R, 11D an die Taktausgänge PR20, PR60 bzw. PD20, PD60 angekoppelt. Taktflanken werden daher durch die Zwei-Flanken-Zähler CNT_R, CNT_D für jede Taktflanke beispielsweise am 20ten Verzögerungselement und 60ten Verzögerungselement gezählt, mit dem Ergebnis eines Zählwertes AAC_R bzw. AAC_D, nämlich der doppelten Anzahl eigentlicher Taktzyklen in den Ringoszillatoren. Dieses bekannte Verhalten kann leicht beispielsweise im Vergleichselement COM korrigiert werden. Die Zusatzinformationen aus dem Zählwert AAC_R bzw. AAC_D können beispielsweise für eine Synchronisation oder Validierung einer Positionsinformation PI aus den Detektionselementen benutzt werden. Die Zusatzinformationen können daher auch zum Bestimmen eines numerischen Bereichs der Positionsinformation PI bzw. des Positionsworts benutzt werden.
In einer weiteren Ausführungsform können mehr als zwei Zähler, beispielsweise vier Zähler für den Zykluszähler CYC benutzt werden, die an verschiedene Taktausgänge der Verzögerungsringe angekoppelt sind. Auch können die zusätzlichen Zählinformationen zum Erleichtern einer Bestimmung eines numerischen Bereichs der Positionsinformationen PI benutzt werden.
12 zeigt eine Ausführungsform eines Verzögerungs- und Detektionsblocks, der beispielsweise in dem in 9 gezeigten doppelten Oszillatorring benutzt werden kann. Er umfasst zehn Verzögerungselemente jeweils mit einem Verzöge rungspaar und einer entsprechenden Anzahl von Detektionselementen DET. Jeder der Verzögerungsblöcke DEL umfasst Takteingänge IR, ID und Gatterschalteingänge GR, GD. Die Gatterschalteingänge GR, GD des am weitesten links liegenden Verzögerungspaars können in Abhängigkeit von der Position des Verzögerungs- und Detektionsblocks in den Oszillatorringen entweder an die Takteingänge INR bzw. IND oder an den Aktivierungseingang ACT angekoppelt sein.
Die Gatterschalteingänge GR, GD der übrigen Verzögerungsblöcke sind an den Aktivierungseingang ACT angekoppelt. Ausgänge ORN, ODN der Verzögerungspaare sind an jeweilige Eingänge DR, DD der Detektionselemente DET angekoppelt, um zu bestimmen, ob eine Koinzidenz von Taktflanken der verzögerten Taktsignale eintritt. Weitere Anschlüsse QR1, QR2 der Detektionselemente DET sind an Anschlüsse IR1, IR2 von Nachbar-Detektionselementen angekoppelt. Der Eingang IR1 des am weitesten links liegenden Detektionselements DET ist an den Eingang CIR und den Ausgang QR1 angekoppelt und das am weitesten rechts liegende Detektionselement ist an den Ausgang COR angekoppelt.
Eine Positionsinformation PI entsprechend einer Erkennung einer Koinzidenz von Taktflanken der verzögerten Taktsignale an den Verzögerungselementen kann in einer Ausführungsform an jeweiligen Ausgängen QD1 bereitgestellt werden. Die Detektionselemente umfassen weiterhin einen Takteingang CP zur Synchronisation von Logikoperationen der Detektionselemente. Jedes der Detektionselemente DET umfasst Taktausgänge PR, PD zum Bereitstellen von aus den verzögerten Taktsignalen der Verzögerungselemente abgeleiteten Taktsignalen. Beispielsweise umfasst das am weitesten rechts liegende Detektionselement Taktausgänge PR, PD, die an Taktausgänge PRXX, PDXX des Verzögerungs- und Detektionsblocks angekoppelt sind, die beispielsweise einer der in 9 gezeigten Taktausgänge PR20, PD20 bis PR80, PD80 sein können.
13 zeigt eine Ausführungsform eines Verzögerungspaars DEL, das als Inverterpaar realisiert ist. Anders gesagt umfasst das Verzögerungspaar zwei Inverterelemente, die jeweils ein NAND-Gatter mit einem ersten Eingang IR, ID bzw. einem zweiten Eingang GR, GD umfassen. Die NAND-Gatter sind durch Transistoren N1, N2, P1, P2 bzw. N3, N4, P3, P4 gebildet. Die Ausgänge der NAND-Gatter sind durch die Anschlüsse ORP bzw. ODP gebildet.
Die zweiten Eingänge bzw. Gatterschalteingänge GR, GD können wie schon erwähnt mit den Takteingängen INR, IND oder mit dem Aktivierungseingang ACT verbunden sein.
Jedes der Inverterelemente umfasst einen durch die Transistoren P5, N5 bzw. P6, N6 gebildeten zusätzlichen Inverter, wobei das zusätzliche Inverterelement Ausgänge ORN, ODN aufweist. Die Signalwege des NAND-Gatters und der zusätzlichen Inverter sind zwischen einen Versorgungsspannungsabgriff VDD und einen Bezugsspannungsabgriff GND gekoppelt.
In einer Ausführungsform sind zum Realisieren des Meßprinzips nach Nonius die Verzögerungszeiten T_D, T_R der in 13 gezeigten Inverterelemente, die von den Schaltzeiten der NAND-Gatter abhängig sind, unterschiedlich. Dahingehend können sich in einer Ausführungsform die Transistorabmessungen der Transistoren P1, P2, N1, N2 von den Transistorabmessungen der Transistoren P3, P4, N3, N4 unterscheiden. Beispielsweise kann sich ein entsprechendes Verhältnis Kanalbreite/Länge von Feldeffekttransistoren P1, P2, N1, N2 von dem Verhältnis Ka nalbreite/Länge von Feldeffekttransistoren P3, P4, N3, N4 unterscheiden.
In einer anderen Ausführungsform können die Transistorabmessungen des ersten und des zweiten Inverterelements gleich sein, aber eine Kapazität, die eine parasitäre Kapazität an einem Ausgang des ersten Inverterelements sein kann, kann sich von einer Kapazität an einem Ausgang des zweiten Inverterelements unterscheiden, die auch die Schaltzeit oder Verzögerungszeit der NAND-Gatter beeinflußt.
Anstatt der NAND-Gatter können auch andere Logikfunktionen realisiert werden, wobei sich die Verzögerungszeiten des ersten und des zweiten Verzögerungselements oder Inverterelements unterscheiden.
Die 14 zeigt eine Ausführungsform eines Detektionselements, das beispielsweise in einem in 12 gezeigten Verzögerungs- und Detektionsblock benutzt werden kann. Es umfasst mehrere Inverterelemente 140, 141, 142, 143, 144, 145, die die Detektionseingänge DR, DD an Detektions-Flipflops 146, 147 und an zwei Taktausgänge PR, PD ankoppeln.
Der erste Flipflop 146 umfasst einen Dateneingang DN, der über das Inverterelement 141 an den Detektionseingang DD angekoppelt ist, einen ersten Takteingang CPNO, der über das Inverterelement 140 an den zweiten Takteingang DR angekoppelt ist, und einen zweiten Takteingang CPP1, der über die Inverterelemente 140 und 142 an den zweiten Takteingang DR angekoppelt ist. Sollten beide Taktsignale an den Detektionseingängen DR, DD zur gleichen Zeit die gleiche Taktflanke aufweisen, wird ein entsprechendes Ausgangssignal am Ausgang Q, QN des Flipflops 146 erzeugt.
Dementsprechend werden in einer Ausführungsform dem zweiten Flipflop 147 Eingangssignale an seinem Dateneingang DN und seinen Takteingängen CPNO und CPP1 zugeführt, die im Vergleich mit den Signalen an den jeweiligen Eingängen der Flipflops 146 invertierte Signale sind. Daher kann mit den zwei Flipflops 146, 147 sowohl eine Übereinstimmung von positiven Taktflanken an den Detektionseingang DR, DD und eine Übereinstimmung von negativen Taktflanken erkannt werden.
Wie in 12 dargestellt, sind die Ausgänge Q der Flipflops 146, 147 an den Ausgängen QR1, QR2 bereitgestellt, die an die Eingänge IR1, IR2 eines Nachbar-Detektionselements angekoppelt sind. Das Detektionselement DET umfasst weiterhin ein Logikelement 148, das durch zwei AND-Gatter und ein OR-Gatter gebildet wird und den Ausgang QD1 zum Bereitstellen eines Teils der Positionsinformation PI umfasst. Daher ist die Positionsinformation am Ausgang QD1 nicht nur von den durch die Detektions-Flipflops 146, 147 bereitgestellten Ergebnissen sondern auch von den durch ein vorhergehendes Detektionselement an den Eingängen IR1, IR2 bereitgestellten Informationen, die zusammen in einem Logikelement 148 ausgewertet werden, abhängig. Daher kann die Genauigkeit der Koinzidenzdetektion durch Verwendung des Logikelements 148 verbessert werden.
15 zeigt eine weitere Ausführungsform eines Verzögerungs- und Detektionsblocks. Zusätzlich zu der in 12 gezeigten Ausführungsform umfasst der Verzögerungs- und Detektionsblock weiterhin Logikelemente 150A bis 155B, die eine Vielzahl von Musterdetektoren bilden. Von den Musterdetektoren werden die Detektionsinformationen der Detektionselemente DET ausgewertet und die Positionsinformation PI abgeleitet.
Durch Verwendung einer Kombination von logischen AND- und XOR-Gattern werden nicht nur Detektionsinformationen eines einzelnen Detektionselements sondern von vier Nachbar-Detektionselementen ausgewertet, wodurch die Genauigkeit der Positionsinformation PI verbessert wird. Weiterhin wird das Zeitintervall, in dem eine erkannte Taktflankenkoinzidenz verarbeitet werden kann, vergrößert und dadurch eine Synchronisation zwischen Positionsinformationen PI bzw. dem Positionswort und den Informationen des Zykluswortes erleichtert.
In einer Ausführungsform ist die Mustererkennung durch den Anschluß CIR, COR nicht auf einen Verzögerungs- und Detektionsblock begrenzt. Der Anschluß AXX kann für eine weitere Auswertung der Detektionsergebnisse des Verzögerungs- und Detektionsblocks benutzt werden. Beispielsweise entspricht der Anschluß AXX einem der in 9 gezeigten Ausgänge A20, A40, A60, A80.
16 zeigt eine weitere Ausführungsform eines Detektionselements DET. Ähnlich der in 14 gezeigten Ausführungsform umfasst das Detektionselement DET Inverterelemente 160, 161, 162, 163 und Detektions-Flipflops 166, 167.
In dieser Ausführungsform kann nur eine Koinzidenz einer positiven oder einer negativen Taktflanke der Taktsignale an den Detektionseingängen DR, DD erkannt werden. Das jeweilige Ergebnis wird am Ausgang Q des Flipflops 166 bereitgestellt. Der Flipflop 167 ist bereitgestellt, eine gleiche symmetrische Last an den Eingängen DR, DD aufzuweisen, besitzt aber keine Auswertungsfunktion. So könnte der Flipflop 167 in einer anderen Ausführungsform weggelassen werden.
17 zeigt eine Ausführungsform des Detektions-Flipflops 166. Sie umfasst eine Reihenschaltung von einem Transistorschalter 171, Transistorinvertern 172, 173, 174, einem zweiten Transistorschalter 175 und Transistorinvertern 176, 177. Der Ausgang des Inverters 176 bildet den Ausgang QN des Flipflops 166 und der Ausgang des Inverters 177 bildet den Ausgang Q, der an den Ausgang QD1 in der 16 angekoppelt ist. Die Transistorschalter 171, 175 umfassen jeweils zwei Eingänge, die an die Takteingänge CPNO, CPP1 angekoppelt sind, wobei die Schaltlogik des Schalters 175 zur Schaltlogik des Schalters 171 invertiert ist. Im Fall einer Taktflankenkoinzidenz wird an den Ausgängen Q, QN ein entsprechendes Ausgangssignal bereitgestellt.
Die Ausführungsform des Detektions-Flipflops 166 kann beispielsweise auch für die in 14 gezeigten Flipflops 146 und 147 benutzt werden.
18 zeigt eine Ausführungsform des Flipflops 167, das eine Reihenschaltung von einem ersten Transistorschalter 181, einem Transistorinverter 182 und einem zweiten Transistorschalter 183 umfasst. Der Flipflop 167 umfasst keine Ausgangsverbindung, kann aber die gleiche kapazitive Last durch die Transistorschalter 181, 183 bereitstellen, wie der entsprechende Flipflop 166.
19 zeigt eine Ausführungsform einer Detektionseinheit, die zur Bereitstellung zusätzlicher Informationen zum Ableiten des Positionswortes aus der Positionsinformation PI benutzt werden kann. Die Detektionseinheit umfasst ein vierfaches OR-Gatter 194, das an die Taktausgänge A20, A40, A60, A80 angekoppelt ist, die in 9 gezeigt sind, über Inverterelemente 191A, 191B, 191C, 191D. Der Ausgang des logischen OR-Gatters 194 ist über Inverterelemente 195, 196 bzw. Logikelemente 198, 199 an die Ausgänge VAL angekoppelt. Weiterhin umfasst die Detektionseinheit einen Flipflop 197, der durch ein Signal am Ausgang des Inverters 195 getriggert werden kann, mit einem Dateneingang D angekoppelt an einen Eingang FRZ, der beispielsweise an den Gültigkeitsausgang VAL2 des in 10 und 11 gezeigten Vergleichselements COM angekoppelt ist. Ein Rücksetzeingang RN des Flipflops 197 kann beispielsweise an den Takteingang INR angekoppelt sein.
In Abhängigkeit von dem durch das Vergleichselement COM bereitgestellten Gültigkeitssignal kann die Detektionseinheit eine Information über eine Erkennung einer Taktflankenkoinzidenz bereitstellen. Da diese Information auch von einer Information aus dem Zykluszähler CYC abhängig ist, ergibt dies eine Synchronisation zwischen dem Zykluswort und dem Positionswort und einer Bestimmung eines numerischen Bereichs der Positionsinformation PI.
Anders gesagt kann die Detektionseinheit der 19 in einer Ausführungsform als grober Phasensprunggenerator benutzt werden, der eine Koinzidenz von Taktflanken im ersten und zweiten Verzögerungsring auswerten und Informationen über eine grobe Bestimmung des numerischen Bereichs der Positionsinformation PI bereitstellen kann. In dieser Hinsicht kann eine Koinzidenz von Taktflanken auch als Phasensprung bezeichnet werden.
Die Detektionseinheit umfasst weiterhin Flipflops 192A, 192B, 192C, 192D und logische OR-Gatter 193A, 193B, wobei die Dateneingänge D der Flipflops an die jeweiligen Ausgänge der Inverterelemente 191A bis 191D angekoppelt sind. Die Ausgänge der OR-Gatter 193A, 193B sind an Phaseninformationsausgänge PHO1, PHO2 angekoppelt, die eine binäre Phaseninformation darstellen. Da es in dieser Ausführungsform vier Taktanschlüsse an den Verzögerungsring gibt, ist der jeweilige Verzögerungsring in vier Quadranten eines vollen Zyklus aufgeteilt. Die Phaseninformation an den Ausgängen PHO1, PHO2 stellt daher eine Information darüber dar, in welchem der Quadraten des Verzögerungsringes ein Phasensprung, d. h. eine Koinzidenz von Taktflanken aufgetreten ist. Auch kann diese Phaseninformation zum Synchronisieren des Positionsworts und des Zykluswortes, beispielsweise in der Signalverarbeitungseinheit SPU oder in der Decodereinheit DTH benutzt werden.
Die Anzahl von Taktanschlüssen in der Detektionseinheit ist nicht auf die gezeigten vier Anschlüsse begrenzt, sondern kann auch eine kleinere oder größere Anzahl sein, die den Verzögerungsring in weniger oder mehr Segmente aufteilt.
Anders gesagt kann ein numerischer Bereich der Positionsworte in einer Ausführungsform durch Auswerten von Informationen über eine Koinzidenz der Taktflanken an mehreren Stellen innerhalb des Verzögerungsringes abgeleitet werden.
20 zeigt eine Ausführungsform eines Zwei-Flanken-Zählers CNT_R bzw. CNT_D. Der Zähler umfasst ein Inverterelement 201 und als Beispiel acht Flipflops 202 bis 209. An jedem der Flipflops 202 bis 209 sind der Dateneingang D und der invertierende Ausgang QN aneinander gekoppelt. Der Takteingang CP der Flipflops 202 bis 209 ist an den Ausgang QN eines vorangehenden Flipflopelements bzw. an den Dateneingang DIN für den ersten Flipflop 202 angekoppelt. Die Flipflops 202 bis 209 umfassen jeweils einen an den Rücksetzeingang RN des Zählers angekoppelten Rücksetzeingang. Der Ausgang des Inverterelements 201 und der entsprechende Ausgang Q der Flipflops 202 bis 209 bilden einen entsprechenden Zählerwert AAC_R bzw. AAC_D.
21 zeigt eine Ausführungsform des Vergleichselements COM. Es umfasst Eingänge zum Empfangen der Zählerwerte AAC_R und AAC_D von den jeweiligen Zwei-Flanken-Zählern CNT_R, CNT_D. Bezug nehmend auf 20 stellt der Ausgang des Inverterelements 201 ein niedrigstwertiges Bit (LSB – Least Significant Bit) des jeweiligen Zählerwerts dar. Die Vergleichslogik CL21 umfasst mehrere Logikgatter zum Vergleichen der Zählerwerte AAC_R und AAC_D außer den jeweiligen niedrigstwertigen Bit. Ein Ausgang der Vergleichslogik 21 ist an den Dateneingang D eines Flipflops 210 angekoppelt, der ein Ergebnis des Vergleichs der höchstwertigen Bit (MSB – Most Significant Bits) darstellt. Das LSB des Zählerwerts AAC_D wird einem Dateneingang D eines weiteren Flipflops 214 zugeführt. Der Flipflop 210 sowie der Flipflop 214 umfassen beide einen Takteingang CP, dem ein LSB des Zählerwerts AAC_R zugeführt wird.
Entsprechend dem Flipflop 214 empfängt ein Flipflop 213 die LSB der Zählerwerte AAC_R und AAC_D über Inverterelemente 211, 212. Mit den Flipflops 213 und 214 kann bestimmt werden, ob beide LSB der Zählerwerte eine logische 1 oder beide LSB eine logische 0 darstellen. Die Ausgaben der Flipflops 213, 214 werden durch die Logikgatter 215, 216 und einen Flipflop 217 zum Erzeugen eines Gleichheitssignals am Ausgang EQU ausgewertet. Eine Ausgabe des Flipflops 210 wird über das Logikelement 219 und den Flipflop 218 ausgewertet, um am Ausgang VAL2 ein Gültigkeitssignal zu erzeugen. In Abhängigkeit von dem Gleichheitssignal wird die Ausgabe des AND-Gatters 216 und die MSB des Zählerwerts AAC_R einer Bank von Flipflops FF21 zugeführt, die durch das Gleichheitssignal zum Erzeugen des Zykluswortes am Ausgang OTC getriggert werden. Das LSB des Zykluswortes umfasst daher Informationen über eine Position einer Koinzidenzdetektion in dem Verzögerungsring.
22 zeigt eine Ausführungsform eines Detektionsverfahrens. Während das beispielhafte Verfahren untenstehend als eine Reihe von Handlungen oder Ereignissen dargestellt und beschrieben ist, versteht es sich, dass die vorliegende Erfindung nicht durch die dargestellte Reihenfolge solcher Handlungen oder Ereignisse begrenzt ist. Beispielsweise können einige Handlungen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen neben den hier dargestellten und/oder beschriebenen stattfinden, gemäß der Erfindung. Zusätzlich sind möglicherweise nicht alle dargestellten Schritte zum Implementieren einer Methodik gemäß der vorliegenden Erfindung erforderlich.
Bei S1 werden Taktsignale empfangen. Die Taktsignale sind beispielsweise ein Bezugstaktsignal und ein mit dem Bezugstaktsignal zu vergleichendes Taktsignal. Bei S2 werden Hilfstaktsignale aus den bei S1 empfangenen Taktsignalen abgeleitet. Ableiten der Hilfstaktsignale umfasst beispielsweise Ableiten eines ersten und eines zweiten Hilfstaktsignals CBS, CBF aus dem Bezugstaktsignal CKR und dem zu vergleichenden Taktsignal CKB. Beispielsweise werden das erste und das zweite Hilfstaktsignal CBS, CBF so abgeleitet, dass die erste Taktflanke des ersten Hilfstaktsignals CBF von einer ersten Taktflanke des zu vergleichenden Taktsignals CKB abhängig ist, die erste Taktflanke des zweiten Hilfstaktsignals CBS von der ersten Taktflanke des Bezugstaktsignals CKR abhängig ist, und die zweite Taktflanke des ersten und des zweiten Hilfstaktsignals CBS, CBF jeweils von einem Detektionssignal oder einer zweiten Taktflanke des zu vergleichenden Taktsignals CKB abhängig sind.
Ableiten der Hilfstaktsignale kann weiterhin Ableiten eines dritten und eines vierten Hilfstaktsignals CKS, CKF durch Frequenzteilen des Bezugstaktsignals CKR und Ändern des Tastverhältnisses des frequenzgeteilten Taktsignals umfassen, so dass die Hilfstaktsignale CKS, CKF einen konstanten Logikwert für einen größeren Teil der geteilten Taktperiode als der jeweilige andere Logikwert umfassen. Weiterhin umfassen das aus dem Bezugstaktsignal CKR abgeleitete dritte und vierte Hilfstaktsignal CKS, CKF eine zeitliche Abweichung zwischen Taktflanken entsprechend einer Taktperiode des ursprünglichen Bezugstaktsignals CKR.
Bei S3 werden die Hilfstaktsignale verzögert. Beispielsweise wird das erste Hilfstaktsignal CBF um einen Verzögerungsschritt mit einer ersten Verzögerungszeit verzögert, und das zweite Hilfstaktsignal CBS wird um einen Verzögerungsschritt mit einer zweiten Verzögerungszeit verzögert, die sich von der ersten Verzögerungszeit unterscheidet. In einer Ausführungsform umfasst Verzögern der Hilfstaktsignale Invertieren der Hilfstaktsignale. Bei S4 wird detektiert, ob Taktflanken des ersten und des zweiten Hilfstaktsignals CBS, CBF koinzident sind, das heißt gleichzeitig auftreten. Sollte eine Koinzidenz von Taktflanken nicht erkannt werden, wird mit Schritt S3 fortgefahren. Sollte eine Koinzidenz von Taktflanken der Hilfstaktsignale erkannt werden, wird bei S5 fortgefahren.
S3 und S4 können auch für das bei S2 erzeugte oder abgeleitete dritte und vierte Hilfstaktsignal CKS, CKF durchgeführt werden. Weiterhin kann Verzögern und Erkennen einer Koinzi denz von Taktflanken zwischen dem ersten und dem zweiten Hilfstaktsignal CBS, CBF und zwischen dem dritten und dem vierten Hilfstaktsignal CKS, CKF sequentiell oder gleichzeitig durchgeführt werden.
Bei S5 wird eine entsprechende Anzahl von Verzögerungsschritten entsprechend der Koinzidenz von Taktflanken des verzögerten ersten Hilfstaktsignals und des verzögerten zweiten Hilfstaktsignals bestimmt. Auch kann bei S5 wiederum eine Bestimmung einer Anzahl von Verzögerungsschritten entsprechend einer Koinzidenz von Taktflanken zwischen dem dritten und dem vierten Hilfstaktsignal durchgeführt werden.
Bei S6 wird ein Datenwort entsprechend der bestimmten Anzahl von Verzögerungsschritten abgeleitet. Auch ist es möglich, dass das erste Datenwort entsprechend der Anzahl von Verzögerungsschritten für das erste und zweite Hilfstaktsignal CBS, CBF abgeleitet wird und ein zweites Datenwort für die Anzahl von Verzögerungsschritten für das dritte und das vierte Hilfstaktsignal CKS, CKF abgeleitet wird.
Anders gesagt entspricht das erste Datenwort einer zeitlichen Abweichung zwischen Taktflanken eines ersten Taktsignals CKB und des Bezugstaktsignals CKR, und das zweite Datenwort entspricht einer Dauer einer Taktperiode des Bezugstaktsignals CKR.
Bei S7 wird ein Phasenabweichungswort als Funktion des ersten und des zweiten Datenworts abgeleitet. Ableiten des Phasenabweichungsworts kann Normieren des ersten Datenworts zum zweiten Datenwort umfassen. Bestimmen des Phasenabweichungsworts kann weiterhin Bereitstellen eines Offset-Wertes für das Phasenabweichungswort oder Begrenzen des Phasenabweichungsworts in Abhängigkeit von einem Begrenzungswert oder Skalieren des Phasenabweichungsworts durch einen Skalierungsfaktor umfassen.
23 zeigt eine Ausführungsform einer Phasenregelschleife mit einem gesteuerten Oszillator 231 (DCO) mit einem Steuereingang und einem Oszillatorausgang 230. Weiterhin umfasst die Phasenregelschleife ein Schleifenfilter LF (Loop Filter) mit einem Filtereingang, der an den Ausgang OTD einer Detektionsanordnung 233 angekoppelt ist, und einem Filterausgang, der an den Steuereingang des gesteuerten Oszillators 231 angekoppelt ist. Ein Rückkopplungseingang INFB der Detektionsanordnung 233 ist über einen Frequenzteiler oder Multimodulusteiler (MMD – Multi Modulus Divider) 232, der einen Steuereingang 235 zum Bereitstellen eines Teilungsverhältnisses umfasst, an den Oszillatorausgang 230 angekoppelt. Weiterhin umfasst die Detektionsanordnung 233 einen Bezugstakteingang INCLK zum Empfangen eines Bezugstaktsignals.
Für die Detektionsanordnung 233 kann eine der oben dargestellten Ausführungsformen benutzt werden. Beispielsweise umfasst die Detektionsanordnung eine Zählereinheit CUN mit einem an den Rückkopplungseingang INFB angekoppelten Eingang zum Empfangen eines ersten Taktsignals, das aus dem durch den gesteuerten Oszillator erzeugten Oszillatorsignal abgeleitet wird. Von der Zählereinheit CUN wird ein erstes Datenwort als Funktion einer zeitlichen Abweichung zwischen Taktflanken des ersten Taktsignals und des Bezugstaktsignals abgeleitet. Weiterhin umfasst die Detektionsanordnung eine über den Ausgang OTD an den Filtereingang des Schleifenfilters angekoppelte Signalverarbeitungseinheit SPU, die ein Phasenabweichungswort als Funktion des ersten Datenworts und eines zweiten Daten- Worts bestimmt, wobei das zweite Datenwort von einer Dauer einer Taktperiode des Bezugstaktsignals abhängig ist.
In einer Ausführungsform umfasst der gesteuerte Oszillator 231 einen digital gesteuerten Oszillator. In einer anderen Ausführungsform umfasst der gesteuerte Oszillator 231 einen VCO. Das Phasenabweichungswort wird vor oder nach Schleifenfilterung, aber vor seiner Bereitstellung als Steuersignal zum VCO digital-analog-gewandelt.
Daher wird in der in 23 gezeigten Ausführungsform ein Oszillatorsignal als Funktion eines durch das Schleifenfilter 234 bereitgestellten Steuersignals erzeugt. Ein erstes Taktsignal wird als Funktion des Oszillatorsignals abgeleitet, beispielsweise durch Frequenzteilung unter Verwendung des Frequenzteilers 232. In der Detektionsanordnung wird ein erstes Datenwort als Funktion einer zeitlichen Abweichung zwischen Taktflanken des ersten Taktsignals und des Bezugstaktsignals abgeleitet. Weiterhin wird ein Phasenabweichungswort als Funktion des ersten Datenworts und eines zweiten Datenworts bestimmt, wobei das zweite Datenwort von der Dauer einer Taktperiode des Bezugstaktsignals abhängig ist. Das Steuersignal wird in Abhängigkeit von dem Phasenabweichungswort angepaßt. Beispielsweise umfasst das Anpassen des Steuersignals Filtern des Phasenabweichungsworts mit dem Schleifenfilter 234. In einer Ausführungsform umfasst das Steuersignal ein digitales Steuerwort.
In den oben beschriebenen Ausführungsformen können die Zykluszähler CYC aus den jeweiligen Zählereinheiten weggelassen werden. In diesen Ausführungsformen ist der numerische Bereich von Zeitabweichungen, die gemessen werden können, ver ringert, aber die zeitliche Abweichung kann mit weniger Aufwand bestimmt werden.
Obwohl hier bestimmte Ausführungsformen dargestellt und beschrieben worden sind, wird der gewöhnliche Fachmann erkennen, dass eine beliebige Anordnung, die den gleichen Zweck erzielen soll, für die spezifischen gezeigten Ausführungsformen ausgetauscht werden kann. Es versteht sich, dass die obige Beschreibung erläuternd und nicht beschränkend sein soll. Die vorliegende Anmeldung soll alle Anpassungen oder Variationen der Erfindungen abdecken. Kombinationen der obigen Ausführungsformen und viele andere Ausführungsformen werden dem Fachmann bei Lektüre und Verständnis der obigen Beschreibung offenbar sein. Der Umfang der Erfindung umfasst alle weiteren Ausführungsformen und Anwendungen, bei denen die obigen Strukturen und Verfahren benutzt werden können. Der Umfang der Erfindung sollte daher unter Bezugnahme auf die beiliegenden Ansprüche zusammen mit dem Umfang von Entsprechungen, zu denen diese Ansprüche berechtigt sind, bestimmt werden.

Claims

Detektionsanordnung mit folgendem: – einem ersten Eingang (IND) zum Empfangen eines ersten Taktsignals; – einem zweiten Eingang (INR) zum Empfangen eines Bezugstaktsignals; – einer Zählereinheit (CUN, CUN1), angekoppelt an den ersten und an den zweiten Eingang (IND, INR), und eingerichtet zum Ableiten eines ersten Datenworts als Funktion einer zeitlichen Abweichung zwischen Taktflanken des ersten Taktsignals und des Bezugstaktsignals; und – einer Signalverarbeitungseinheit (SPU) zum Bestimmen eines Phasenabweichungsworts als Funktion des ersten Datenworts und eines zweiten Datenworts, wobei das zweite Datenwort von einer Dauer einer Taktperiode des Bezugstaktsignals abhängig ist.
Detektionsanordnung nach Anspruch 1, wobei die Zählereinheit (CUN, CUN1) zum Betreiben in einer ersten oder einer zweiten Betriebsweise eingerichtet ist, wobei in der ersten Betriebsweise das erste Datenwort abgeleitet wird und wobei in der zweiten Betriebsart das zweite Datenwort als Funktion von Taktflanken des Bezugstaktsignals abgeleitet wird.
Detektionsanordnung nach Anspruch 1 oder 2, weiterhin mit einer weiteren Zählereinheit (CUN2) angekoppelt an den zweiten Eingang, wobei die zweite Zählereinheit (CUN2) zum Ableiten des zweiten Datenworts als Funktion von Taktflanken des Bezugstaktsignals eingerichtet ist.
Detektionsanordnung nach einem der Ansprüche 1 bis 3, wobei die Zählereinheit einen ersten und einen zweiten Ringoszillator umfasst, die an den ersten bzw. den zweiten Eingang angekoppelt sind.
Detektionsanordnung nach einem der Ansprüche 1–4, wobei die Zählereinheit folgendes umfasst: – einen ersten und einen zweiten Verzögerungsring (DR), jeweils mit einer Vielzahl von Inverterelementen, wobei die Inverterelemente des ersten Verzögerungsrings jeweilige Inverterpaare mit den Inverterelementen des zweiten Verzögerungsrings bilden, und wobei die Inverterelemente des ersten Verzögerungsrings eine erste Verzögerungszeit umfassen und die Inverterelemente des zweiten Verzögerungsrings eine zweite Verzögerungszeit umfassen, die sich von der ersten Verzögerungszeit unterscheidet, und wobei ein erstes Inverterpaar der Inverterpaare einen an den ersten bzw. den zweiten Eingang angekoppelten zusätzlichen Eingang umfasst; und – einen Koinzidenzdetektor zum Erkennen einer Koinzidenz von Taktflanken an einem jeweiligen Inverterpaar und zum Ableiten des ersten Datenworts aus der Koinzidenzdetektion als Funktion einer Anzahl von Inverterpaaren, die durch die Taktflanken des ersten Taktsignals und des Bezugstaktsignals am Koinzidenzpunkt durchlaufen werden.
Detektionsanordnung nach Anspruch 5, wobei die Inverterelemente jeweils ein NAND-Gatter mit einem ersten an einen Ausgang eines vorhergehenden Inverterelements angekoppelten Eingang und einem zweiten Eingang umfassen, wobei die zweiten Eingänge der jeweiligen ersten Inverterelemente an den ersten bzw. zweiten Eingang angekoppelt sind und die zweiten Eingänge der übrigen Inverter elemente an einen Aktivierungsabgriff (ACT) angekoppelt sind.
Detektionsanordnung nach Anspruch 5 oder 6, wobei eine Kapazität an einem Ausgang der Inverterelemente des ersten Verzögerungsrings sich von einer Kapazität an einem Ausgang der Inverterelemente des zweiten Verzögerungsrings unterscheidet.
Detektionsanordnung nach einem der Ansprüche 5 bis 7, wobei die Inverterelemente jeweils eine Transistorinverterschaltung umfassen.
Detektionsanordnung nach Anspruch 8, wobei Transistorabmessungen der Inverterelemente des ersten Verzögerungsrings sich von Transistorabmessungen der Inverterelemente des zweiten Verzögerungsrings unterscheiden.
Detektionsanordnung nach einem der Ansprüche 5 bis 9, wobei der Koinzidenzdetektor zum Ableiten des ersten Datenworts durch Bestimmen einer Position der Koinzidenz in dem ersten und dem zweiten Verzögerungsring und Zählen einer Anzahl von Taktzyklen an einem Paar von Inverterelementen des ersten und des zweiten Verzögerungsrings eingerichtet ist.
Detektionsanordnung nach einem der Ansprüche 5 bis 10, wobei der Koinzidenzdetektor eine Decodereinheit (DTH) zum Umwandeln einer thermometercodierten Positionsinformation in ein durch das erste Datenwort umfasstes binäres Positionswort umfasst.
Detektionsanordnung nach einem der Ansprüche 1 bis 11, wobei die Signalverarbeitungseinheit (SPU) zum Bestimmen des Phasenabweichungsworts durch Normieren des ersten Datenworts bezüglich des zweiten Datenworts eingerichtet ist.
Detektionsanordnung nach Anspruch 12, wobei die Signalverarbeitungseinheit (SPU) weiterhin zum Bestimmen des Phasenabweichungsworts durch mindestens eines der folgenden eingerichtet ist: Bereitstellen eines Offset-Wertes für das Phasenabweichungswort; Begrenzen des Phasenabweichungsworts in Abhängigkeit von einem Begrenzungswert; oder Skalieren des Phasenabweichungsworts um einen Skalierungsfaktor.
Detektionsanordnung nach einem der Ansprüche 1 bis 13, weiterhin mit einem ersten Pulsformer zum Ankoppeln des ersten und des zweiten Eingangs an die Zählereinheit, wobei der erste Pulsformer zum Erzeugen eines ersten und eines zweiten Hilfstaktsignals eingerichtet ist, jeweils mit einer ersten und einer zweiten Taktflanke, wobei die erste Taktflanke des ersten Hilfstaktsignals auf einer ersten Taktflanke des ersten Taktsignals basiert, die erste Taktflanke des zweiten Hilfstaktsignals auf einer ersten Taktflanke des Bezugstaktsignals und der zweiten Taktflanke des ersten basiert, und das zweite Hilfstaktsignal jeweils auf einem durch die Zählereinheit bereitgestellten Detektionssignal oder auf einer zweiten Flanke des ersten Taktsignals basiert.
Detektionsanordnung nach einem der Ansprüche 3 bis 14, weiterhin mit einem zweiten Pulsformer zum Ankoppeln des ersten Eingangs an die weitere Zählereinheit, wobei der zweite Pulsformer einen Frequenzteiler zum Frequenzteilen des Bezugstaktsignals umfasst.
Zählereinheit mit folgendem: – einem ersten und einem zweiten Takteingang (IND, INR) zum Empfangen eines ersten und eines zweiten Taktsignals; – einem ersten Verzögerungsring mit einer Vielzahl von Verzögerungselementen (DEL, DEL1), wobei jedes der Verzögerungselemente (DEL, DEL1) des ersten Verzögerungsrings eine erste Verzögerungszeit umfasst und wobei ein erstes Verzögerungselement des ersten Verzögerungsrings einen zusätzlichen, an den ersten Takteingang angekoppelten Eingang umfasst; – einem zweiten Verzögerungsring mit einer Vielzahl von Verzögerungselementen (DEL, DEL2) entsprechend der Vielzahl von Verzögerungselementen (DEL1) des ersten Verzögerungsrings, wobei jedes der Verzögerungselemente (DEL, DEL2) des zweiten Verzögerungsrings eine zweite Verzögerungszeit umfasst, die sich von der ersten Verzögerungszeit unterscheidet, wobei ein erstes Verzögerungselement des zweiten Verzögerungsrings einen zusätzlichen, an den zweiten Takteingang angekoppelten Eingang umfasst; – einer Vielzahl von Detektionselementen (DET) entsprechend der Vielzahl von Verzögerungselementen des ersten Verzögerungsrings, wobei jedes Detektionselement (DET) an einen Ausgang eines der Verzögerungselemente (DEL1) des ersten Verzögerungsrings und an einen Ausgang eines jeweiligen Verzögerungselements (DEL2) des zweiten Ver zögerungsrings angekoppelt ist, zum Erkennen einer Koinzidenz von Taktflanken an den jeweiligen Ausgängen; – einer an die Vielzahl von Detektionselementen angekoppelten Decodereinheit (DTH) zum Erzeugen eines Positionswortes als Funktion von Detektionsergebnissen der Detektionselemente; – einem an ein Paar von Verzögerungselementen des ersten und des zweiten Verzögerungsrings angekoppelten Zykluszähler (CYC) zum Zählen von Taktzyklen des ersten und des zweiten Verzögerungsrings und Erzeugen eines Zykluswortes auf der Basis der gezählten Taktzyklen; und – einem Zählerausgang (OTC, OTP) zum Bereitstellen eines Datenworts mit dem Positionswort und dem Zykluswort.
Zählereinheit nach Anspruch 16, wobei die Verzögerungselemente (DEL) jeweils ein NAND-Gatter mit einem ersten an einen Ausgang eines vorangehenden Verzögerungselements angekoppelten Eingang und einem zweiten Eingang umfassen, wobei die zweiten Eingänge der jeweiligen ersten Verzögerungselemente an den ersten bzw. zweiten Takteingang (IND, INR) angekoppelt sind und die zweiten Eingänge der übrigen Verzögerungselemente an einen Aktivierungsabgriff (ACT) angekoppelt sind.
Zählereinheit nach Anspruch 16 oder 17, wobei eine Kapazität an einem Ausgang der Verzögerungselemente (DEL1) des ersten Verzögerungsrings sich von einer Kapazität an einem Ausgang der Verzögerungselemente (DEL2) des zweiten Verzögerungsrings unterscheidet.
Zählereinheit nach einem der Ansprüche 16 bis 18, wobei die Verzögerungselemente (DEL) jeweils eine Transistorinverterschaltung umfassen.
Zählereinheit nach Anspruch 19, wobei Transistorabmessungen der Verzögerungselemente (DEL1) des ersten Verzögerungsrings sich von Transistorabmessungen der Verzögerungselemente (DEL2) des zweiten Verzögerungsrings unterscheiden.
Zählereinheit nach einem der Ansprüche 16 bis 20, wobei die Detektionselemente (DET) zum Erkennen einer Koinzidenz sowohl von positiven als auch negativen Taktflanken an den jeweiligen Ausgängen eingerichtet sind.
Zählereinheit nach einem der Ansprüche 16 bis 21, wobei die Decodereinheit über eine Vielzahl von Musterdetektoren an die Vielzahl von Detektionselementen (DET) angekoppelt ist.
Zählereinheit nach einem der Ansprüche 16 bis 22, wobei der Zykluszähler (CYC) ein Vergleichselement zum Vergleichen eines ersten Zählerwertes entsprechend Taktzyklen des ersten Verzögerungsrings und eines zweiten Zählerwertes entsprechend Taktzyklen des zweiten Verzögerungsrings und Erzeugen des Zykluswortes auf der Basis des Vergleichsergebnisses umfasst.
Zählereinheit nach einem der Ansprüche 16 bis 23, wobei der Zykluszähler (CYC) an ein weiteres Paar von Verzögerungselementen des ersten und des zweiten Verzögerungsrings angekoppelt ist und zum Zählen von Taktzyklen des ersten und des zweiten Verzögerungsrings und Bestimmen eines numerischen Bereichs des Positionswortes eingerichtet ist.
Zählereinheit nach einem der Ansprüche 16 bis 24, weiterhin mit einer an ein erstes und ein zweites Paar von Verzögerungselementen des ersten und des zweiten Verzögerungsrings angekoppelten Detektionseinheit (DTH) zum Auswerten einer Detektion einer Koinzidenz von Taktflanken an den jeweiligen Paaren von Verzögerungselementen und Ableiten eines numerischen Bereichs des Positionswortes.
Zählereinheit nach Anspruch 16, wobei die Decodereinheit (DTH) zum Umwandeln einer thermometercodierten Positionsinformation in das binäre Positionswort eingerichtet ist.
Phasenregelschleife mit folgendem: – einem gesteuerten Oszillator (231) mit einem Steuereingang und einem Oszillatorausgang; – einem Schleifenfilter (234) mit einem Filtereingang und einem an den Steuereingang des gesteuerten Oszillators (231) angekoppelten Filterausgang; und – einer Detektionsanordnung (233) nach einem der Ansprüche 1 bis 15.
Phasenregelschleife nach Anspruch 27, wobei ein Eingang der Zählereinheit (CUN) über einen Frequenzteiler (232) an den Oszillatorausgang angekoppelt ist.
Phasenregelschleife nach Anspruch 27 oder 28, wobei der gesteuerte Oszillator (231) einen digital gesteuerten Oszillator (DCO – Digitally Controlled Oscillator) umfasst.
Detektionsverfahren mit folgendem: – Ableiten eines ersten Datenworts als Funktion einer zeitlichen Abweichung zwischen Taktflanken eines ersten Taktsignals und eines Bezugstaktsignals; und – Bestimmen eines Phasenabweichungsworts als Funktion des ersten Datenworts und eines zweiten Datenworts, wobei das zweite Datenwort auf einer Dauer einer Taktperiode des Bezugstaktsignals basiert.
Verfahren nach Anspruch 30, wobei das zweite Datenwort als Funktion von Taktflanken des Bezugstaktsignals abgeleitet wird.
Verfahren nach Anspruch 31, wobei das erste und das zweite Datenwort gleichzeitig abgeleitet werden.
Verfahren nach Anspruch 31, wobei das erste und das zweite Datenwort sequentiell abgeleitet werden.
Verfahren nach einem der Ansprüche 30 bis 33, wobei Ableiten des ersten Datenworts folgendes umfasst: – Verzögern eines ersten, aus dem ersten Taktsignal abgeleiteten Signals um eine Vielzahl von Verzögerungsschritten, wobei jeder Verzögerungsschritt eine erste Verzögerungszeit umfasst; – Verzögern eines zweiten, aus dem Bezugstaktsignal abgeleiteten Signals um eine Vielzahl von Verzögerungsschritten, wobei jeder Verzögerungsschritt eine zweite Verzögerungszeit umfasst, die sich von der ersten Verzögerungszeit unterscheidet; – Bestimmen einer Anzahl von Verzögerungsschritten entsprechend einer Koinzidenz von Taktflanken des verzöger ten ersten Signals und des verzögerten zweiten Signals; und – Erzeugen des ersten Datenworts als Funktion der bestimmten Anzahl.
Verfahren nach Anspruch 34, wobei das Verzögern des ersten und des zweiten Signals ein Invertieren des ersten bzw. des zweiten Signals umfasst.
Verfahren nach Anspruch 34 oder 35, wobei das Bestimmen der Anzahl von Verzögerungsschritten ein Erkennen positiver und negativer Taktflanken des ersten und des zweiten Signals umfasst.
Verfahren nach einem der Ansprüche 34 bis 36, wobei das Verzögern des ersten und des zweiten Signals in einem ersten bzw. einem zweiten Verzögerungsring durchgeführt wird, wobei der erste und der zweite Verzögerungsring die gleiche Anzahl von Verzögerungselementen umfasst.
Verfahren nach Anspruch 37, wobei das erste Datenwort als Funktion einer Position der Koinzidenz von Taktflanken und einer Anzahl von Taktzyklen des ersten und des zweiten Verzögerungsrings zur Zeit der Koinzidenz abgeleitet wird.
Verfahren nach Anspruch 37 oder 38, wobei das erste Datenwort durch Auswerten einer Detektion einer Koinzidenz von Taktflanken an einem ersten und einem zweiten Paar von Verzögerungselementen des ersten und des zweiten Verzögerungsrings und durch Ableiten eines numerischen Bereichs des Positionswortes abgeleitet wird.
Verfahren nach einem der Ansprüche 30 bis 39, wobei das Bestimmen des Phasenabweichungsworts ein Normieren des ersten Datenworts zum zweiten Datenwort umfasst.
Verfahren nach Anspruch 40, wobei das Bestimmen des Phasenabweichungsworts mindestens eines der folgenden umfasst: – Bereitstellen eines Offset-Wertes für das Phasenabweichungswort; – Begrenzen des Phasenabweichungsworts in Abhängigkeit von einem Begrenzungswert; oder – Skalieren des Phasenabweichungsworts um einen Skalierungsfaktor.
Verfahren nach einem der Ansprüche 30 bis 41, wobei das Ableiten des ersten Datenworts ein Erzeugen eines ersten und eines zweiten Hilfstaktsignals umfasst, wobei jedes eine erste und eine zweite Taktflanke umfasst, wobei die erste Taktflanke des ersten Hilfstaktsignals auf einer ersten Taktflanke des ersten Taktsignals basiert, die erste Taktflanke des zweiten Hilfstaktsignals auf einer ersten Taktflanke des Bezugstaktsignals basiert und die zweite Taktflanke des ersten und des zweiten Hilfstaktsignals jeweils auf einem Detektionssignal oder auf einer zweiten Taktflanke des ersten Taktsignals basieren.
Verfahren nach einem der Ansprüche 31 bis 42, wobei das Ableiten des zweiten Datenworts ein Frequenzteilen des Bezugstaktsignals umfasst.
Verfahren zum Erzeugen eines Oszillatorsignals, mit folgendem: – Erzeugen des Oszillatorsignals als Funktion eines Steuersignals; – Ableiten eines ersten Taktsignals als Funktion des Oszillatorsignals; – Ableiten eines ersten Datenworts als Funktion einer zeitlichen Abweichung zwischen Taktflanken des ersten Taktsignals und eines Bezugstaktsignals; – Bestimmen eines Phasenabweichungsworts als Funktion des ersten Datenworts und eines zweiten Datenworts, wobei das zweite Datenwort auf einer Dauer einer Taktperiode des Bezugstaktsignals basiert; und – Anpassen des Steuersignals auf Grundlage des Phasenabweichungsworts.
Verfahren nach Anspruch 44, wobei das Ableiten des ersten Taktsignals ein Frequenzteilen des Oszillatorsignals umfasst.
Verfahren nach Anspruch 44 oder 45, wobei das Anpassen des Steuersignals ein Filtern des Phasenabweichungsworts umfasst.
Verfahren nach einem der Ansprüche 44 bis 46, wobei das Steuersignal ein digitales Steuerwort umfasst.