DE102008005905A1

DE102008005905A1 - Hochspannungs-Zweigate-CMOS-Schaltanordnung und Verfahren

Info

Publication number: DE102008005905A1
Application number: DE102008005905A
Authority: DE
Inventors: Andreas Augustin
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2007-01-31
Filing date: 2008-01-24
Publication date: 2008-08-14
Anticipated expiration: 2028-01-25
Also published as: US20080180160A1; DE102008005905B4

Abstract

Eine Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe umfasst eine erste FET-Anordnung mit einem Source-Bereich, einem Gate und einer Drain-Erweiterungsregion. Das Gate der ersten FET-Anordnung ist elektrisch mit einer Konstantspannungsquelle gekoppelt. Eine zweite FET-Anordnung besitzt einen Source-Bereich, einen Drain-Bereich und ein Gate, und der Drain-Bereich des zweiten FET ist elektrisch mit dem Source-Bereich des ersten FET gekoppelt.

Description

Technisches Gebiet
Die Erfindung betrifft allgemein Halbleiteranordnungen und insbesondere in einer Ausführungsform eine verbesserte Zweigate-Hochspannungs-CMOS-Anordnung mit verbesserten Schaltleistungskenngrößen.
Stand der Technik
Halbleiteranordnungen wie etwa Transistoren und integrierte Schaltungen werden in der Regel auf einem Substrat eines halbleitenden Materials unter Verwendung von Prozessen wie Ätzung, Lithografie und Innenimplantation zur Bildung verschiedener Strukturen und Materialien auf dem Substrat gebildet. Ein einzelner Feldeffekttransistor (FET) kann zum Beispiel ein Dutzend oder mehr Schritte erfordern, um implantierte Source- und Drain-Regionen, eine isolierende Schicht und ein von der Kanalregion durch die isolierende Region getrenntes Gate zu bilden.
Im Betrieb werden dotierte Source- und Drain-Regionen dergestalt mit einer Schaltung gekoppelt, dass ein an die Gate-Region angelegtes Spannungssignal die Leitfähigkeit oder den spezifischen Widerstand einer physisch zwischen der Source- und Drain-Region angeordneten Kanalregion steuert. Die Leitfähigkeit der Kanalregion basiert auf einem durch an das Gate relativ zu den an Source und Drain vorliegenden Spannungen angelegtes Potenzial erzeugten elektrischen Feld. Feldeffekttransistoren werden manchmal aus diesem Grund als spannungsgesteuerte Widerstände bezeichnet und werden für Anwendungen wie Verstärker, Signalverarbeitung und Steuersysteme eingesetzt.
Feldeffekttransistoren sind auch in digitaler logischer Schaltung sehr häufig anzutreffen, wie etwa in Computerprozessoren, Speicher und anderer digitaler Elektronik. Die an das Gate in solchen Anwendungen angelegte Spannung soll in der Regel den FET entweder vollständig ausschalten oder vollständig einschalten, so dass der FET mehr wie ein Schalter als ein variabler Widerstand arbeitet. Bei solchen Anwendungen sind die Schaltgeschwindigkeit, Anordnungsgröße, der Leckstrom und vielfältige andere Parameter so ausgelegt, dass die gewünschte Anordnungsgröße und die gewünschten Betriebskenngrößen innerhalb der Beschränkungen verfügbarer Technologie geschaffen werden. Eine solche Einschränkung ist die Spannung, die zwischen den verschiedenen Anschlüssen einer FET-Anordnung angelegt werden kann, bevor die Spannung das Halbleitermaterial überwindet und den FET beschädigt, was als die Durchbruchsspannung bekannt ist. Bestimmte Anwendungen profitieren von der Verwaltung mehrerer Anordnungskenngrößen, wie zum Beispiel batteriebetriebene Kommunikationsgeräte, die wünschenswerterweise mit großen Durchbruchsspannungen arbeiten, wie zum Beispiel hohe, mit dem Drain-Anschluss gekoppelte Spannungen, während gleichzeitig die zum Ändern des Zustands des FET notwendige Schaltleistung berücksichtigt wird.
Kurze Beschreibung der Figuren
1 zeigt einen typischen Feldeffekttransistor gemäß dem Stand der Technik.
2 zeigt einen Feldeffekttransistor mit einer Drain-Erweiterungsregion mit einer leicht dotierten Drain-Region gemäß dem Stand der Technik.
3 zeigt einen Feldeffekttransistor mit einer Drain-Erweiterungsregion mit einer in einer länglichen leicht dotierten Drain-Region eingebetteten stark dotierten Drain-Region gemäß dem Stand der Technik.
4 zeigt einen Feldeffekttransistor mit einer Drain-Erweiterungsregion, die eine leicht dotierte Drain-Region enthält, die sich um eine isolierende Region herum erstreckt, gemäß dem Stand der Technik.
5 zeigt einen Zweigate-Feldeffekttransistor mit einer Drain-Erweiterungsregion, die eine leicht dotierte Drain-Erweiterungsregion enthält, die sich um eine isolierende Region herum erstreckt, gemäß einer beispielhaften Ausführungsform der Erfindung.
6 ist ein Schaltbild der elektrischen Verbindungskonfiguration und elektrischen Betriebsfunktion der Zweigate-Drain-Erweiterungsanordnung von 5 gemäß einer beispielhaften Ausführungsform der Erfindung.
Ausführliche Beschreibung
In der vorliegenden ausführlichen Beschreibung von beispielhaften Ausführungsformen der Erfindung wird mittels Zeichnungen und Darstellungen auf spezifische beispielhafte Ausführungsformen der Erfindung verwiesen. Diese Beispiele werden ausführlich genug beschrieben, um es Fachleuten zu ermöglichen, die Erfindung auszuüben, und dienen zur Erläuterung, wie die Erfindung für verschiedene Zwecke oder Ausführungsformen angewandt werden kann. Es gibt andere Ausführungsformen der Erfindung, die in dem Schutzumfang der Erfindung liegen, und es können logische, mechanische, elektrische und andere Änderungen vorgenommen werden, ohne von dem Gegenstand oder Schutzumfang der vorliegenden Erfindung abzuweichen. Merkmale oder Beschränkungen verschiedener hier beschriebener Ausführungsformen der Erfindung, wie wesentlich sie für die beispielhaften Ausführungsformen, in die sie integriert sind, auch immer, beschränken sein mögen andere Ausführungsformen der Erfindung oder die Erfindung als Ganzes nicht, und jeder Verweis auf die Erfindung, ihre Elemente, Funktionsweise und Anwendung beschränkt die Erfindung als Ganzes nicht, sondern dient lediglich zum Definieren dieser beispielhaften Ausführungsformen. Die folgende ausführliche Beschreibung beschränkt deshalb nicht den Schutzumfang der Erfindung, der nur durch die angefügten Ansprüche definiert wird.
Eine beispielhafte Ausführungsform der Erfindung schafft eine Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe, eine integrierte Schaltung mit einer solchen Baugruppe und Verfahren zum Herstellen und Betreiben einer solchen Baugruppe. Die beispielhafte Ausführungsform umfasst ein in einem ersten Typ dotiertes Substrat, wie etwa p-Silizium, und eine in dem Substrat gebildete Source-Region mit einem in einem zweiten Typ dotierten Halbleitermaterial, wie etwa n-Silizium. In dem Substrat wird eine Drain-Erweiterungsregion gebildet, die ein in dem zweiten Typ dotiertes Halbleitermaterial umfasst, und in dem Substrat wird eine mittlere Region gebildet, die ein in dem zweiten Typ dotiertes Halbleitermaterial umfasst. Zwischen der Source-Region und der Drain-Erweiterungsregion wird eine mittlere Region gebildet, die durch Kanalregionen von der Source- und Drain-Region getrennt wird. Ein erstes Gate wird durch einen Isolator, wie etwa eine Siliziumdioxidschicht, von einer Kanalregion getrennt, wodurch die Drain-Erweiterungsregion von der mittleren Region getrennt wird; und ein zweites Gate wird durch einen Isolator von einer Kanalregion getrennt, wodurch die mittlere Region von der Source-Region getrennt wird.
Das erste Gate ist mit einer kontinuierlichen Spannungsquelle, dergestalt, dass sie immer eingeschaltet ist, gekoppelt. Die Kapazität zwischen der Drain-Erweiterungsregion und dem ersten Gate muss deshalb nicht überwunden werden, da sich der Zustand des Gate während des Betriebs nicht ändert, und der Zustand der Baugruppe wird durch das zweite Gate geschaltet. Dieses Beispiel schafft verbesserte Spannungshandhabungsfähigkeit zusammen mit verringerter Schaltleistung und schafft eine kompakte Drain-Erweiterungskonfiguration zur effizienten Nutzung von Halbleiterchipplatz.
1 zeigt einen typischen Feldeffekttransistor gemäß dem Stand der Technik. Ein Halbleitersubstrat weist eine p-Region auf, wie zum Beispiel ein mit Bor dotiertes Siliziumsubstrat, wie bei 101 gezeigt. Bei 102 und 103 sind zwei n-Halbleiterregionen ausgebildet, zum Beispiel durch Innenimplantation eines Dotierungsstoffs wie etwa Phosphor. Diese beiden Regionen sind als Source und Drain bekannt, da eine Region als Quelle von durch die Kanalregion geleiteten Ladungsträgern verwendet wird, während die andere die geleiteten Ladungsträger abführt. Eine Isolationsschicht, wie etwa ein Halbleiteroxid, ist bei 104 ausgebildet und trennt die Kanalregion des zwischen Source 102 und Drain 103 befindlichen p-Substrats von einem Metall-Gate 105. Das Gate wird deshalb elektrisch von der Source-, Drain- und Kanalregion des Substrats isoliert und beeinflusst die Leitung durch die Kanalregion zwischen Source und Drain durch ein als Ergebnis des Anlegens von Spannung an das Gate 105 erzeugtes elektrisches Feld.
Wenn keine Spannung an das Gate angelegt ist, leitet die Kanalregion des Substrats nicht, und es kann im Wesentlichen keine Elektrizität zwischen Source 102 und Drain 103 fließen. Auch wenn immer höhere Spannung zwischen Source 102 und Drain 103 angelegt wird, kann nur eine kleine Menge Leckstrom über die Kanalregion fließen, wenn nicht eine als die Durchbruchsspannung bekannte übermäßige Spannung zwischen Source und Drain angelegt wird und der Transistor zerstört wird. Wenn an das Gate ein Potenzial angelegt wird und die Source-Drain-Spannung klein ist, wirkt die Kanalregion wie ein Widerstand, dessen Widerstand mit der angelegten Spannung variiert, wodurch der FET im Wesentlichen als spannungsgesteuerter Widerstand arbeiten kann. Wenn größere Spannungen zwischen Source und Drain angelegt werden oder wenn die Gatespannung relativ nahe bei den Source- oder Drain-Spannungen liegt, wird der FET fast völlig ein- oder ausgeschaltet und wirkt eher wie ein Schalter als ein Widerstand, so wie es bei digitalen Elektronikanwendungen die Regel ist.
Obwohl FET-Anordnungen wie die von 1 die bei weitem am häufigsten anzutreffenden FET-Anordnungen sind, werden sie nicht gut mit großen Versorgungsspannungen fertig, insbesondere bei kleinen Geometrien. Wenn Spannungen im Bereich von einigen zehn Volt zwischen Drain und einem anderen Anschluss des FET von 1 angelegt werden, kann der FET die Durchbruchsspannung erreichen und ausfallen.
2 zeigt einen Feldeffekttransistor mit erweitertem Drain gemäß dem Stand der Technik. Die allgemeine Struktur des FET ist der von 1 ähnlich, mit einem mit Bor dotierten p-Siliziumsubstrat 201 und einer durch Implantieren von Phosphor in das Substrat gebildeten n-Region 102. Eine isolierende Schicht 204 wie etwa Siliziumoxid trennt das Substrat von dem Gate 105, das aus einem leitfähigen Material wie etwa PolySilizium oder Metall gebildet wird.
Die Drain-Region 103 umfasst sowohl eine leicht dotierte, mit Phosphor dotierte n-Region als auch eine stärker dotierte n-Region 106, die mit einer höheren Konzentration von Phosphor dotiert wird. Diese bei 103 und 106 gezeigte erweiterte Drain-Region ist ein Beispiel für ein erweitertes Drain, was, wie in der Technik bekannt, als Drain-erweiterter Metalloxidhalbleiter-FET oder DEMOS FET bekannt ist.
Die erweiterte Drain-Region dient dazu, dem FET die Fähigkeit zu geben, im Vergleich zum FET aus 1 mit signifikant höheren Drain-Spannungen zu arbeiten, bei Verwendung ähnlicher Geometrie- oder Halbleiterprozesseinschränkungen. Dies ist bei Anwendungen nützlich, wie zum Beispiel wenn ein Spannungsregler in eine integrierte Schaltung integriert wird, oder bei Anwendungen wie etwa Kommunikationsverstärkern, bei denen hohe Drainspannungen zugeführt werden können.
Die Drain-Region von 2 ist nicht wie das Drain des FET in 1 mit dem Rand des Gate ausgerichtet, sondern erstreckt sich etwas unter das Gate. Es kann eine relativ große Spannung an das Drain bei 106 angelegt werden, weil ein Teil der angelegten Drain-Spannung in einer in der weniger stark dotierten Drain-Region 103 gebildeten Verarmungsschicht abfällt, so dass das von dem Gate gesehene elektrische Feld auf einer Spannung unter der Gate-Drain-Durchbruchsspannung bleibt. Der Source-Bereich bleibt mit dem Gate ausgerichtet, wenn zum Beispiel der Source-Bereich durch Implantierung des zur Bildung des Source-Bereichs verwendeten Phosphordotierungsstoffs durch Verwendung des Gate oder eines Gate mit Maskenschicht als Teil der Maske selbst ausgerichtet wird. Die Durchbruchsspannung von Gate zu Source bleibt deshalb dieselbe wie zuvor.
Bei einem Beispiel kann ein 1,5-Volt-Prozess mit Prozessparametern und Halbleiteranordnungstechnologien zum Herstellen traditioneller FET-Anordnungen, wie zum Beispiel der von 1, Drain-erweiterte FET- Anordnungen wie etwa die von 2 enthalten, wobei eine ähnliche Geometrie in demselben Prozess verwendet wird, um nachhaltige Source-Drain-Durchbruchsspannungen von 8 Volt oder mehr zu gestalten. Dadurch kann eine mit einer 5-Volt-Stromversorgung arbeitende 1,5-Volt-Halbleiteranordnung eine Spannungsregelung auf dem Chip verwenden und andere solche Funktionen unter Verwendung relativ hoher Spannungsversorgungs- oder Eingangssignale ausführen.
3 zeigt ein weiteres Beispiel für einen Drain-erweiterten FET, der wieder mit Ausnahme einer modifizierten Drain-Konfiguration dem FET von 1 im Wesentlichen ähnlich ist. Ein p-dotiertes Halbleitersubstrat 301 wird mit Ionen wie etwa Phosphor implantiert, um den Source-Bereich 302 zu produzieren, der in diesem Beispiel mit dem Gate 305 selbst ausgerichtet ist. Mit einem leicht bis mäßig dotierten n-Ion wie etwa Phosphor wird ein Drain-Bereich 303 gebildet. Die Source-, die werden Drain- und die werden Kanalregion des Substrats durch eine isolierende Schicht 304, wie etwa Siliziumoxid, von dem leitfähigen Gate 305 getrennt. Der Drain-Bereich umfasst in diesem Beispiel auch eine stärker dotierte n-Halbleiterregion 306, die als der Drain-Kontaktbereich dient.
Im Betrieb enthält die erweiterte n-Drain-Region 303 eine Verarmungsregion, an der ein Teil der angelegten relativ hohen Drainspannung abfällt, wodurch signifikant höhere Drain-Spannungen ohne Durchbruch möglich sind, als bei Verwendung der Konfiguration von 1 mit denselben Halbleiterprozessen und derselben relativen Geometrie möglich wären.
Die erweiterte Drain-Region und Verarmungsregion, an der eine hohe Drain-Spannung abfällt, wird bei bestimmten weiteren Ausführungsformen durch Konturieren des Halbleiterpfads des Drain-Bereichs unter Verwendung von Isolatoren oder anderen Materialien gebildet, wie zum Beispiel in 4 gezeigt. Der Drain-erweiterte FET von 5 umfasst ein p-Substrat 401 und einen Source-Bereich 402 ähnlich wie die der anderen beispielhaften Transistoren und enthält eine isolierende Schicht und ein isoliertes Gate 405 ähnlich wie die anderen FET-Beispiele. Die Drain-Region 403 umfasst eine leicht bis mäßig n-dotierte Region, wie zum Beispiel phosphordotiertes Silizium, mit einer isolierenden Oxidregion 406 und einer stärker n-dotierten Region 407, die darin eingebettet ist. Der Drain-Kontakt wird bei 407 hergestellt, und die in dem leichter n-dotierten Material 403 gebildete Verarmungsregion erzeugt einen Abfall der im Betrieb an den Drain-Bereich angelegten Spannung, wodurch die erweiterte Drain-Region mit relativ hohen angelegten Spannungen arbeiten kann.
Die leichter dotierte n-Region 403 erstreckt sich unter und um das isolierende Material 406, das bei bestimmten Ausführungsformen ein Siliziumoxid umfasst, aber bei anderen Ausführungsformen ein anderes relativ nicht leitfähiges Material umfasst. Der Strompfad von dem Drain-Kontakt bei 407 zu der Kanalregion des Substrats folgt der Kontur der isolierenden Region, wodurch der Drain-Pfad zwischen dem Drain-Kontakt und der Kanalregion effektiv verlängert wird. Der Strom fließt durch das leichter dotierte n-Drain-Material 403 entlang der Drain-Kontaktseite der isolierenden Region 406 und in der Nähe des unteren Teils der isolierenden Region, bevor er die Kanalseite der isolierenden Region entlang herauffließt, bis er den leitfähigen Teil der Kanalregion in der Nähe des Gate 405 erreicht. Der Strompfad wird deshalb im Verhältnis zu dem in einem Halbleiterlayout verwendeten Platz signifikant erweitert, da der effektive Drain-Strompfad sowohl von der Kanalregion des Substrats herunterfließt, um unter die isolierende Region 406 zu reichen, als auch auf der anderen Seite der isolierenden Region zurück, um den Drain-Kontakt zu erreichen.
Diese Konfiguration weist aber teilweise aufgrund der Nähe des Gate zu der Drain-Region 403 eine relativ hohe Gatekapazität auf. Bei anderen Drain-Erweiterungs-FET-Anordnungen, wie zum Beispiel denen von 2 und 3, tritt dieses Problem auch auf, und sie erfordern signifikanten Schaltstrom, um diese Kapazität zu überwinden, und erfordern signifikante Spannungen, um den Zustand zu ändern. Dies trägt zu einem signifikanten Stromverbrauch in jeder Drain-Erweiterungs-FET-Anordnung bei, die ihren Zustand ändert, was sich signifikant auf den in tragbaren Geräten verbrauchten Strom auswirken kann, wie zum Beispiel in batteriebetriebenen Kommunikationsgeräten oder in Geräten, die kontinuierlich betrieben werden oder eine signifikante Anzahl von Drain-Erweiterungs-FET-Anordnungen verwenden.
Die vorliegende Erfindung schafft in einer beispielhaften Ausführungsform eine Zweigate-Drain-Erweiterungs-FET-Anordnung wie in 5 gezeigt. Bei dieser beispielhaften Anordnung umfasst ein Substrat 501 einen Halbleiter, wie zum Beispiel Silizium, dotiert mit einem Material, wie zum Beispiel Bor, um einen p-Halbleiter zu produzieren. In dem Substrat wird zum Beispiel durch Innenimplantation mit Phosphorionen ein Source-Bereich 502 gebildet, der ein n-dotiertes Halbleitermaterial umfasst. Durch ähnliche Prozesse wird ein Drain-Bereich 503 gebildet, der aber in diesem Beispiel ein leichter dotiertes n-Halbleitermaterial ist, wie zum Beispiel Silizium mit einer niedrigeren Konzentration von Phosphoratomen pro Volumen als der Source-Bereich 502. Über mindestens bestimmten Regionen des Substrats, die als die Kanalregionen bekannt sind, wird eine isolierende Schicht 504, wie zum Beispiel ein Siliziumoxid oder ein anderes isolierendes Material, gebildet, um die Kanalregionen und die anderen Teile des Substrats, wie zum Beispiel die dotierte Drain-Region 503, elektrisch von einem ersten Gate 505 und einem zweiten Gate 506 zu isolieren. Das erste und das zweite Gate werden hier durch eine bestimmte Distanz getrennt, und der Raum zwischen dem ersten Gate und dem zweiten Gate in dem Substrat wird mit einer mittleren n-Region 507 gefüllt.
Die resultierende elektrische Anordnung ist in 6 in schematischer Form gezeigt. Die Drain-Region 503 entspricht der Drain-Spannungsverbindung 603, und die n-Source-Region wird durch die Verbindung 602 repräsentiert. Das erste Gate 505 wird durch die Verbindung 605 repräsentiert, die in diesem Beispiel mit einer festen Vorspannung von 1,5 Volt gekoppelt ist. Das zweite Gate 506 wird durch die Gate-Spannungseingangsverbindung 606 repräsentiert und dient zum Steuern des Schaltzustands des Kaskode-Vorspannungs-FET-Paars. Obwohl die kaskodegeschalteten FET-Anordnungen in diesem Beispiel n-Kanal-Anordnungen mit einer p-dotierten Kanalregion und einer n-dotierten Source- und Drain-Region sind, umfassen andere Ausführungsformen p-Kanal-FET-Anordnungen mit n-dotierten Kanalregionen und p-dotierter Source- und Drain-Region.
Im Betrieb wird das erste Gate 505 von 5 und 605 von 6 mit einer Vorspannung gekoppelt, um die von ihm gesteuerte Drain-erweiterte FET-Anordnung in einen Ein-Zustand zu bringen. Die relativ große Unterlappung der erweiterten Drain-Region 503, die auch bei 403 von 4 zu sehen ist, führt zu signifikanter Kapazität zwischen Gate und Drain, wodurch der zum Ändern des Zustands des ersten durch das bei 505 gezeigte Gate gesteuerten FET erforderliche Schaltstrom signifikant wird. Durch dauerndes Vorspannen des durch das Gate 505 gesteuerten FET bleibt der FET eingeschaltet und die während eines Zustandswechsels verbrauchte hohe Schaltleistung tritt nicht auf, während die Hochspannungsfähigkeit und kompakte Geometrie der Drain-Erweiterung wie in 4 gezeigt beibehalten wird.
Die durch Source 502, Gate 506 und die mittlere n-Region 507 gebildete FET-Anordnung wird dann als kaskodegeschaltete Anordnung verwendet, um den Drain-Bereich 503 selektiv durch Variieren des an das Gate 506 angelegten Steuerspannungssignals mit dem Source-Bereich 502 zu koppeln. Da die durch das vorgespannte Gate 505 gesteuerte erste FET-Anordnung immer eingeschaltet ist, muss sich nur die an das zweite Gate 506 angelegte Gatespannung ändern, um den Zustand der in 5 gezeigten Kaskode-FET-Anordnung zu ändern. Da sich der Zustand der durch das Gate 505, den Drain-Bereich 503 und die mittlere n-Region 504 gebildeten FET-Anordung nicht ändert, muss die relativ hohe Kapazität zwischen Drain 503 und Gate 505 nicht überwunden werden, um den Zustand der Kaskode-Anordnung zu ändern, und die zum Überwinden der Kapazität notwendige Energie wird nicht aufgewandt.
Die resultierende Hochspannungsfähigkeit zusammen mit dem niedrigen Stromverbrauch, der durch die Drain-Erweiterungs-Zweigate-Kaskode-FET-Anordnung von 5 und 6 realisiert wird, ergibt signifikante Vorteile, wenn relativ große Spannungen verwendet werden und der Stromverbrauch wichtig ist. Bei einer beispielhaften Anwendung wird eine mit 1,5 Volt arbeitende integrierte Schaltung mit einer 5-Volt-Stromversorgung gekoppelt und erhält 5-Volt-Eingangslogiksignale. Da der Halbleiterprozess für die integrierte Schaltung dafür ausgelegt ist, mit Logiksignalen von 1,5 Volt zu arbeiten, können Eingangsspannungen von 5 Volt die sichere Betriebsspannung von unter Verwendung des Halbleiterprozesses gebildeten herkömmlichen Transistoren übersteigen und einen Durchbruch oder Ausfall des Transistors verursachen. Ankommende 5-V-Logiksignale können jedoch unter Verwendung desselben Halbleiterprozesses über die Drain-erweiterte Kaskode-FET-Konfiguration von 5 geschaltet werden, indem sie in der Drain-Erweiterung des andauernd über das Gate 505 oder 605 vorgespannten ersten FET empfangen werden und das ankommende Spannungssignal über den durch das Gate 506 oder 606 gesteuerten zweiten FET geschaltet wird.
Ähnlich kann eine Spannungsregelung auf dem Chip für die integrierte Schaltung zum Produzieren des zur Versorgung ihrer digitalen Logik aus dem zugeführten 5-V-Spannungsversorgungssignal notwendigen 1,5-Volt-Versorgungssignals unter Verwendung von Schaltungen durchgeführt werden, die verschiedene Ausführungsformen der Erfindung umfassen, wie zum Beispiel die in 5 dargestellte Zweigate-Drain-Erweiterungs-FET-Anordnung. Solche Anordnungen können auch zum Arbeiten mit Hochspannungssignalen verwendet werden, wie zum Beispiel ein Leitungstreiber für Kommunikationssysteme wie etwa digitaler Teilnehmeranschluss (DSL), der mit 12 Volt arbeitet, oder für drahtlose Kommunikationsverstärker, wie etwa zellulare Fernsprechgeräte.
Die an das Gate 505 angelegte konstante Spannung ist bei bestimmten Ausführungsformen die Stromversorgungsspannung einer integrierten Schaltung, wie zum Beispiel das geregelte 1,5-Volt-Versorgungssignal in dem obigen Beispiel des Spannungsreglers auf dem Chip. Die konstante Spannung muss nicht angelegt werden, wenn die Zweigate-Drain-Erweiterungstransistoranordnung nicht benutzt wird, wie zum Beispiel wenn ein Teil einer integrierten Schaltung für Power-Management-Zwecke heruntergefahren wird, wird aber im Allgemeinen eingeschaltet gehalten, wenn die Zweigate-Drain-Erweiterungs-Transistoranordnungsbaugruppe in Gebrauch ist.
Die in der Zeichnung von 5 und 6 gezeigte Kaskode-FET-Anordnung ergibt auch verbesserte Verstärkung, da der durch das Gate 605 gesteuerte Drain-Erweiterungs-FET als die Last für den durch das Gate 606 gesteuerten unteren FET dient. Die Source-Spannung des Drain-Erweiterungs-FET wird relativ konstant gehalten, was zu einer relativ konstanten Eingangs-Drain-Spannung für den unteren FET von 6 führt. Dies verringert die Rückkopplungskapazität (Miller-Kapazität) von Drain zu Gate des unteren FET signifikant, wodurch der untere FET mit niedrigerer Miller-Kapazität und höherer Eingangsimpedanz und Verstärkung arbeiten kann. Bei bestimmten Ausführungsformen wird auch Analogverstärkung verbessert, da die Submikrometer-Halo- oder -Pocket-Region-Implantationen, die oft zur Steuerung von Kurzkanaleffekten in der Kanalregion verwendet werden, auf der Drain-Erweiterungsseite des Kanals reduziert oder weggelassen werden können.
Die vergrößerte Spannungshandhabungsfähigkeit der Drain-Erweiterung ergibt außerdem größere Immunität gegenüber Durchbruch oder Zerstörung von Anordnungen als Ergebnis von Stößen oder elektrostatischer Entladung. Da die Drain-Erweiterungs-Region der in 5 dargestellten beispielhaften Struktur bei dem hier gezeigten Beispiel ungefähr 20 Volt oder mehr beträgt, wird die Spannungshandhabungsfähigkeit um einen Betrag verbessert, der sich einer Größenordnung nähert, und die Empfindlichkeit der integrierten Schaltung gegenüber elektrischen Schocks wird signifikant reduziert. Drain-Erweiterungs-FET-Anordnungen werden deshalb als sich selbst vor elektrostatischer Entladung schützend betrachtet und erfordern keine speziellen Eingangs- oder Ausgangsanordnungsstrukturen für ESD-Schutz, was gegenüber vorbekannten Technologien zu einem Chipflächenvorteil führt.
Das hier vorgestellte Feldeffekttransistoranordnungsstrukturbeispiel mit einem aufgeteilten Gate, das zwei FET-Anordnungen in Kaskodeschaltung bildet, einschließlich einer Anordnung mit einer Drain-Erweiterungsregion zur Handhabung von hohen Spannungen, die durch eine Verbindung mit vorgespanntem Gate gesteuert wird, ergibt mehrere hier beschriebene Vorteile. Da der Platzbedarf der Struktur relativ gering ist, ergibt sich eine kompakte und effiziente Nutzung von Platz auf einem Siliziumsubstrat, die Drain-Erweiterungsregion sorgt für die Möglichkeit zur Handhabung von hohen Drainspannungen, die Kaskodekonfiguration verbessert die Verstärkung und das aufgeteilte Gate mit einem vorgespannten ersten Gate ergibt im Vergleich zu anderen Drain-Erweiterungs-FET-Anordnungen einen niedrigeren Schaltstromverbrauch. Diese Kombination von Merkmalen führt zu einer beispielhaften Ausführungsform, die sich gut für vielfältige Anwendungen eignet und gegenüber vorbekannten Anordnungen deutliche Vorteile aufweist.
Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute ersichtlich, dass jede beliebige Anordnung, die denselben Zweck, dieselbe Struktur oder dieselbe Funktion erzielen kann, die gezeigten spezifischen Ausführungsformen ersetzen kann. Das Beispiel von 5 ist zwar für die Umgebung von 4 ausgelegt, es können aber ähnliche Vorteile durch Ausführungsformen der Erfindung realisiert werden, die die beschriebene und beanspruchte Erfindung für andere Umgebungen auslegen, wie zum Beispiel die in 2 und 3 gezeigten. Die vorliegende Anmeldung soll jegliche Anpassungen oder Varianten der hier beschriebenen beispielhaften Ausführungsformen der Erfindung abdecken. Die vorliegende Erfindung soll nur durch die Ansprüche und ihren vollen Schutzumfang von Äquivalenten eingeschränkt werden.

Claims

Integrierte Schaltung, umfassend: eine erste FET-Anordnung mit einem Source-Bereich, einem Gate und einer Drain-Erweiterungsregion, wobei das Gate der ersten FET-Anordnung elektrisch mit einer Konstantspannungsquelle gekoppelt ist; und eine zweite FET-Anordnung mit einem Source-Bereich, einem Drain-Bereich und einem Gate, wobei der Drain-Bereich des zweiten FET elektrisch mit dem Source-Bereich des ersten FET gekoppelt ist.
Integrierte Schaltung nach Anspruch 1, wobei der Drain-Bereich der ersten FET-Anordnung und der Source-Bereich der zweiten FET-Anordnung eine einzige kontinuierliche Region aus dotiertem Halbleitermaterial umfassen.
Integrierte Schaltung nach Anspruch 1 oder 2, wobei die erste und die zweite FET-Anordnung einen Teil eines Spannungsreglers umfassen.
Integrierte Schaltung nach einem der Ansprüche 1 bis 3, wobei das Gate der ersten FET-Anordnung mit einer kontinuierlichen Spannungsquelle gekoppelt ist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 3, wobei die erste FET-Anordnung betreibbar ist, um eine höhere Drainspannung als die zweite FET-Anordnung zu empfangen.
Verfahren zum Betrieb einer Schaltung, mit den folgenden Schritten: Empfangen einer hohen Spannung in einer ersten FET-Anordnung mit einem Source-Bereich, einem Gate und einer Drain-Erweiterungsregion; Anlegen einer Konstantspannung an das Gate der ersten FET-Anordnung dergestalt, dass die erste Anordnung andauernd eingeschaltet ist; und Umschalten des Zustands einer zweiten FET-Anordnung mit einem Source-Bereich, einem Drain-Bereich und einem Gate, wobei der Drain-Bereich des zweiten FET elektrisch mit dem Source-Bereich des ersten FET gekoppelt ist, dergestalt, dass das empfangene Hochspannungssignal durch die erste FET-Anordnung geleitet und über die zweite FET-Anordnung geschaltet wird.
Verfahren zum Betrieb einer Schaltung nach Anspruch 6, wobei der Drain-Bereich der ersten FET-Anordnung und der Source-Bereich der zweiten FET-Anordnung eine einzige kontinuierliche Region aus dotiertem Halbleitermaterial umfassen.
Verfahren zum Betrieb einer Schaltung nach Anspruch 6 oder 7, wobei die in der ersten FET-Anordnung empfangene hohe Spannung höher als eine sichere Betriebsspannung des zweiten Transistors ist.
Verfahren zum Herstellen einer Schaltung, mit den folgenden Schritten: Bilden einer ersten FET-Anordnung mit einem Source-Bereich, einem Gate und einer Drain-Erweiterungsregion, wobei das Gate der ersten FET-Anordnung elektrisch mit einer Konstantspannungsquelle gekoppelt ist; und einer zweiten FET-Anordnung mit einem Source-Bereich, einem Drain-Bereich und einem Gate, wobei der Drain-Bereich des zweiten FET elektrisch mit dem Source-Bereich des ersten FET gekoppelt ist.
Verfahren zum Herstellen einer Schaltung nach Anspruch 9, wobei die Schaltung einen Teil einer integrierten Schaltung umfasst, dergestalt, dass die erste FET-Anordnung dafür ausgelegt ist, eine Spannung zu empfangen, die größer als eine sichere Betriebsspannung der zweiten FET-Anordnung ist.
Verfahren zum Herstellen einer Schaltung nach Anspruch 9 oder 10, ferner mit dem Schritt des Bildens einer Oxidregion, die in die Drain-Erweiterungsregion eingebettet ist, die dafür ausgelegt ist, den Strompfad durch die Drain-Erweiterungsregion zu verlängern.
Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe, umfassend: ein in einem ersten Typ dotiertes Substrat; eine in dem Substrat gebildete Source-Region mit einem in einem zweiten Typ dotierten Halbleitermaterial; eine in dem Substrat gebildete Drain-Erweiterungsregion mit einem in dem zweiten Typ dotierten Halbleitermaterial; eine in dem Substrat gebildete mittlere Region mit einem in dem zweiten Typ dotierten Halbleitermaterial, wobei die mittlere Region zwischen der Source-Region und der Drain-Erweiterungsregion gebildet und durch Kanalregionen von der Source- und Drain-Erweiterungsregion getrennt wird; ein erstes Gate, das durch einen Isolator von einer Kanalregion getrennt wird, die die Drain-Region von der mittleren Region trennt; und ein zweites Gate, das durch einen Isolator von einer Kanalregion getrennt wird, die die mittlere Region von der Source-Region trennt.
Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe nach Anspruch 12, wobei der erste Dotierungsstofftyp den n-Typ umfasst und der zweite Dotierungsstofftyp den p-Typ umfasst.
Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe nach Anspruch 12 oder 13, ferner mit einer Oxidregion, die in eine Drain-Erweiterungsregion eingebettet ist, die dafür konfiguriert ist, den Strompfad durch den Drain-Bereich zu verlängern.
Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe nach einem der Ansprüche 12 bis 14, wobei das erste Gate mit einer Konstantspannungsquelle gekoppelt ist.
Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe nach einem der Ansprüche 12 bis 15, wobei das erste Gate und das zweite Gate elektrisch voneinander isoliert sind.
Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe, umfassend: eine erste FET-Anordnung mit einem Source-Bereich, einem Gate und einer Drain-Erweiterungsregion, wobei das Gate der ersten FET-Anordnung elektrisch mit einer Konstantspannungsquelle gekoppelt ist; und eine zweite FET-Anordnung mit einem Source-Bereich, einem Drain-Bereich und einem Gate, wobei der Drain-Bereich des zweiten FET elektrisch mit dem Source-Bereich des ersten FET gekoppelt ist.
Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe nach Anspruch 17, wobei der Drain-Bereich der ersten FET-Anordnung und der Source-Bereich der zweiten FET-Anordnung eine einzige kontinuierliche Region aus dotiertem Halbleitermaterial umfassen.
Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe nach Anspruch 17 oder 18, wobei die Drain-Erweiterungsregion des ersten Transistors einen ersten Teil, der relativ stark dotiert ist, und einen zweiten Teil, der relativ gering dotiert ist, umfasst.
Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe nach einem der Ansprüche 17 bis 19, ferner mit einer isolierenden Region, die in die Drain-Erweiterungsregion der ersten FET-Anordnung eingebettet ist, die dafür ausgelegt ist, den Strompfad durch die Drain-Erweiterungsregion zu verlängern.
Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe nach einem der Ansprüche 17 bis 20, wobei die Schaltkapazität der Zweigate-Drain-Erweiterungs-Feldeffekttransistorbaugruppe geringer als die Schaltkapazität der ersten FET-Anordnung ist.