DE102007058000B4

DE102007058000B4 - Konzept zum schnittstellenmäßigen Verbinden einer ersten Schaltung, die eine erste Versorgungsspannung erfordert, und einer zweiten Versorgungsschaltung, die eine zweite Versorgungsspannung erfordert

Info

Publication number: DE102007058000B4
Application number: DE102007058000.4A
Authority: DE
Inventors: Georg Braun; Hannes Luyken; Edoardo Prete; Anthony Sanders; Dirk Scheideler; Hans-Peter Trost; Steve Wood
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-12-19
Filing date: 2007-12-03
Publication date: 2015-05-28
Anticipated expiration: 2027-12-04
Also published as: DE102007058000A1; US7405591B2; US20080143386A1

Abstract

Vorrichtung zum schnittstellenmäßigen Verbinden einer ersten Schaltung, die eine erste Versorgungsspannung verwendet, und einer zweiten Schaltung, die eine zweite Versorgungsspannung verwendet, die sich von der ersten Versorgungsspannung unterscheidet, wobei die Vorrichtung folgende Merkmale aufweist: eine Treiberschaltung (300), die ein Treibernetzwerk (300) aufweist, das Treiberversorgungsspannungsanschlüsse aufweist, die mit steuerbaren Schaltern (106, 108) verbunden sind, wobei die steuerbaren Schalter (106, 108) resistive Elemente aufweisen oder von resistiven Elementen abgegrenzt sind; eine Empfängerschaltung (320), die ein Empfangsnetzwerk aufweist, das ein resistives Element und Empfängerversorgungsspannungsanschlüsse aufweist; und eine Verbindungsleitung (130), die die Treiberschaltung (300) und die Empfangsschaltung verbindet, wobei die steuerbaren Schalter (106, 108) zwei Schalterkonfigurationen aufweisen, wobei eine erste Schalterkonfiguration in einer hohen Spannung auf der Verbindungsleitung (130) resultiert und eine zweite Schalterkonfiguration in einer niedrigen Spannung auf der Verbindungsleitung (130) resultiert, wobei die resistiven Elemente in dem Treibernetzwerk (300) und dem Empfängernetzwerk (320) Werte aufweisen, so dass eine Summe der hohen Spannung und der niedrigen Spannung gleich der zweiten Versorgungsspannung in einem Bereich von 10% um die zweite Versorgungsspannung herum ist, wenn die erste Versorgungsspannung an den Treiberversorgungsspannungsanschlüssen anliegt und wenn die zweite Versorgungsspannung an den Empfängerversorgungsspannungsanschlüssen anliegt.

Description

Die vorliegende Erfindung bezieht sich auf ein Konzept zum schnittstellenmäßigen Verbinden einer ersten elektrischen Schaltung, die eine erste Versorgungsspannung erfordert, und einer zweiten elektrischen Schaltung, die eine zweite Versorgungsspannung erfordert, die sich von der ersten Versorgungsspannung unterscheidet, was insbesondere verwendet werden kann, um einen Speichersteuerungs- oder einen Speicherpufferchip mit Speicherbauteilen schnittstellenmäßig zu verbinden.
Eine Leistungsdissipation von hochleistungsfähigen Speichersystemen wird insbesondere zu hoch, wenn eine hohe Leistungsfähigkeit mit Hohe-Dichte-Ansätzen kombiniert ist, wie z. B. FB-DIMM-Systemen (FB-DIMM = Fully Buffered Dual Inline Memory Module = voll gepuffertes Speichermodul mit beidseitig beschichteter Platine). Existierende Lösungen, wie z. B. eine reduzierte Versorgungsspannung, um eine Leistungsdissipation zu reduzieren, sind in der Vergangenheit erfolgreich angewendet worden. Bei einem Speicherprozess jedoch, der normalerweise eine höhere Versorgungsspannung als z. B. Speichersteuerungen oder Speicherpuffer erfordert, liefert dieses Verfahren nicht genug Leistungsreduzierung.
Pull-up- und Pull-down-Impedanzen werden üblicherweise an einer Schnittstelle zwischen zwei unterschiedlichen Typen von Logikbauteilen verwendet, die möglicherweise mit unterschiedlichen Leistungsversorgungsspannungen arbeiten. Bei DDR2-SDRAM-Systemen (DDR = Double Data Rate = Doppeldatenrate, SDRAM = Synchronous Dynamic Random Access Memory = Synchron-Dynamisch-Direktzugriffsspeicher) z. B. werden mittig angezapfte Pull-up- und Pull-down-Treiberimpedanzen in einer Treiberschaltung sowie Abschluss-Pull-up- und Pull-down-Impedanzen in einer Abschlussschaltung normalerweise gleich oder symmetrisch gehalten. In dem Falle einer Speicherschreiboperation macht die Speichersteuerung oder der Speicherpuffer normalerweise Gebrauch von einem Treibernetzwerk, um Daten zu einem Speicherbauteil hin zu treiben, und das Speicherbauteil empfängt die Daten mit einem Empfänger oder einem Abschlussnetzwerk. Für eine Speicherschreiboperation sind die Funktionalitäten umgekehrt. Bei diesem Aufbau bzw. Setup passt eine resultierende Gleichtaktspannung an einem Empfangsanschluss zu einer Solleingangsreferenzspannung V_ref, die typischerweise die Hälfte der Versorgungsspannung der Empfangsschaltung beträgt.
Bei GDDR4-SGRAM-Systemen (GDDR4 = Graphics Double Data Rate = graphische Doppeldatenrate (Version 4), SGRAM = Synchronous Graphics Random Access Memory = Synchron-Graphischer-Direktzugriffsspeicher) ist der Aufbau von Pull-up- und Pull-down-Treiberimpedanzen und Abschlussimpedanzen asymmetrisch an dem Treiber und asymmetrisch an dem Empfänger implementiert, wobei jedoch für beide, die treibende Schaltung und die Empfangsschaltung, gleiche Versorgungsspannungswerte erforderlich sind.
Für eine reduzierte Leistungsdissipation ist es erwünscht, die Versorgungsspannung auf dem Speichersteuerungs- oder Speicherpufferchip, wie z. B. einem fortgeschrittenen Speicherpuffer (AMB; AMB = advanced memory buffer), weiter zu reduzieren, während an den Speicherkomponenten eine höhere Versorgungsspannung gehalten wird.
Stand der Technik ist aus der US 5,821,767 A und der US 2004/0119497 A1 bekannt.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Vorrichtung, ein System, ein Verfahren und ein Computerprogramm mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch eine Vorrichtung gemäß Anspruch 1, ein System gemäß Anspruch 16, ein Verfahren gemäß Anspruch 18 oder durch ein Computerprogramm gemäß Anspruch 33 gelöst.
Gemäß Ausführungsbeispielen schafft die vorliegende Erfindung eine Vorrichtung zum schnittstellenmäßigen Verbinden einer ersten Schaltung, die eine erste Versorgungsspannung erfordert, und einer zweiten Schaltung, die eine zweite Versorgungsschaltung erfordert, die sich von der ersten Versorgungsspannung unterscheidet, wobei die Vorrichtung eine Treiberschaltung, die ein Treibernetzwerk aufweist, das Treiberversorgungsspannungsanschlüsse aufweist, die mit steuerbaren Schaltern verbunden sind, wobei die steuerbaren Schalter resistive Elemente aufweisen oder von resistiven Elementen abgegrenzt sind, eine Empfangsschaltung, die ein Empfangsnetzwerk aufweist, das ein resistives Element und Empfängerversorgungsspannungsanschlüsse aufweist, und eine Verbindungsleitung, die die Treiberschaltung und die Empfangsschaltung verbindet, aufweist, wobei die steuerbaren Schalter zwei Schalterkonfigurationen aufweisen, wobei eine erste Schalterkonfiguration in einer hohen Spannung an der Verbindungsleitung resultiert und eine zweite Schalterkonfiguration in einer niedrigen Spannung an der Verbindungsleitung resultiert, wobei die resistiven Elemente in dem Treibernetzwerk und dem Empfängernetzwerk Werte aufweisen, so dass eine Summe der hohen Spannung und der niedrigen Spannung gleich der zweiten Versorgungsspannung in einem Bereich von 10% um die zweite Versorgungsspannung herum ist, wenn die erste Versorgungsspannung an die Treiberversorgungsspannungsanschlüsse angelegt ist und wenn die zweite Versorgungsspannung an die Empfängerversorgungsspannungsanschlüsse angelegt ist.
Bei einem weiteren Aspekt schafft die vorliegende Erfindung ein System, das eine erste Schaltung, die eine erste Spannungsversorgung zum Liefern einer ersten Versorgungsspannung aufweist, eine zweite Schaltung, die eine zweite Spannungsversorgung zum Liefern einer zweiten Versorgungsspannung aufweist, die sich von der ersten Versorgungsspannung unterscheidet, und eine Schnittstelle, die die erste Schaltung und die zweite Schaltung schnittstellenmäßig verbindet, aufweist, wobei die Schnittstelle eine Treiberschaltung, die ein Treibernetzwerk aufweist, das resistive Elemente und Treiberversorgungsspannungsanschlüsse aufweist, die mit steuerbaren Schaltern verbunden sind, eine Empfängerschaltung, die ein Empfangsnetzwerk aufweist, das ein resistives Element und Empfängerversorgungsspannungsanschlüsse aufweist, eine Verbindungsleitung, die die Treiberschaltung und die Empfängerschaltung verbindet, aufweist, wobei die steuerbaren Schalter zwei Schalterkonfigurationen aufweisen, wobei eine erste Schalterkonfiguration in einer hohen Spannung auf der Verbindungsleitung resultiert und eine zweite Schalterkonfiguration in einer niedrigen Spannung auf der Verbindungsleitung resultiert, wobei die resistiven Elemente in dem Treibernetzwerk und dem Empfängernetzwerk entworfen sind, um Werte aufzuweisen, so dass eine Summe der hohen Spannung und der niedrigen Spannung gleich der zweiten Versorgungsspannung in einem Bereich von 10% um die zweite Versorgungsspannung herum ist, wenn die erste Versorgungsspannung an den Treiberversorgungsspannungsanschlüssen angelegt ist und wenn die zweite Versorgungsspannung an den Empfängerversorgungsspannungsanschlüssen angelegt ist.
Bei einem noch weiteren Aspekt schafft die vorliegende Erfindung ein Verfahren zum schnittstellenmäßigen Verbinden einer ersten Schaltung, die eine erste Versorgungsspannung verwendet, und einer zweiten Schaltung, die eine zweite Versorgungsspannung erfordert, die sich von der ersten Versorgungsspannung unterscheidet, wobei das Verfahren einen Schritt eines Schaltens von steuerbaren Schaltern in einer Treiberschaltung aufweist, die ein Treibernetzwerk aufweist, das Treiberversorgungsspannungsanschlüsse aufweist, die mit den steuerbaren Schaltern verbunden sind, wobei die steuerbaren Schalter resistive Elemente aufweisen oder von resistiven Elementen abgegrenzt sind, wobei die Schalter zwei Schalterkonfigurationen aufweisen, wobei eine erste Schalterkonfiguration in einer hohen Spannung auf einer Verbindungsleitung resultiert, die die Treiberschaltung und eine Empfängerschaltung, die ein Empfängernetzwerk aufweist, das ein resistives Element und Empfängerversorgungsspannungsanschlüsse aufweist, verbindet, und eine zweite Schalterkonfiguration in einer niedrigen Spannung auf der Verbindungsleitung resultiert, wobei resistive Elemente bei dem Treibernetzwerk und dem Empfängernetzwerk entworfen sind, um Werte aufzuweisen, so dass eine Summe der hohen Spannung und der niedrigen Spannung gleich der zweiten Versorgungsspannung in einem Bereich von 10% um die zweite Versorgungsspannung herum ist, wenn die erste Versorgungsspannung an den Treiberversorgungsspannungsanschlüssen angelegt ist und wenn die zweite Versorgungsspannung an den zweiten Versorgungsspannungsanschlüssen angelegt ist.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein prinzipielles Schaltungsschema eines DDR2-SDRAM im Stand der Technik, der eine schnittstellenmäßige Verbindung mit einem Speichersteuerungs- oder -pufferchip bildet, beide mit einem mittig angezapften Abschluss und mit gleicher Versorgungsspannung;
2 Konzepte für eine Treiber- und Abschluss-Pull-up- und Pull-down-Impedanz in einem GDDR4-SGRAM-System gemäß dem Stand der Technik;
3 ein Schaltungsdiagramm einer Schnittstelle zwischen einer ersten Schaltung, die eine erste Versorgungsspannung verwendet, und einer zweiten Schaltung, die eine zweite Versorgungsspannung erfordert, die sich von der ersten Versorgungsspannung unterscheidet, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
4 eine Schnittstelle zwischen einem Speicherbauteil und einem Speichersteuerungs- oder -pufferchip mit einer hybriden Versorgungsspannung, einem symmetrischen Push/Pull-Treiber und einem asymmetrischen Abschluss gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
5 eine Schnittstelle zwischen einem Speicherbauteil und einem Speichersteuerungs- oder -pufferchip mit einer hybriden Versorgungsspannung, einem symmetrischen Push/Pull-Treiber und einem moderaten asymmetrischen Abschluss gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
6 eine Schnittstelle zwischen einem Speicherbauteil und einem Speichersteuerungs- oder -pufferchip mit einer hybriden Versorgungsspannung, einem symmetrischen oder moderaten asymmetrischen Push/Pull-Treiber und einem asymmetrischen Abschluss gemäß einem Ausführungsbeispiel der Erfindung.
Bevor das Konzept und die Ausführungsbeispiele der vorliegenden Erfindung detaillierter unter Bezugnahme auf 3 bis 6 beschrieben werden, werden herkömmliche Konzepte zum schnittstellenmäßigen Verbinden einer ersten elektrischen Schaltung und einer zweiten elektrischen Schaltung, die beide die gleiche Versorgungsspannung erfordern oder verwenden, unter Bezugnahme auf 1 und 2 erklärt.
1 zeigt eine Treiberschaltung 100, die ein Treibernetzwerk aufweist, das ein erstes resistives Element RON_DrvUp 102 und ein zweites resistives Element RON_DrvDn 104 aufweist. Ferner weist das Treibernetzwerk 100 einen ersten steuerbaren Schalter 106 und einen zweiten steuerbaren Schalter 108 auf, wobei die steuerbaren Schalter mit Versorgungsspannungsanschlüssen VDDQ_Drv 110 und VSSQ_Drv 112 verbunden sind. 1 zeigt ferner eine Empfängerschaltung 120, die ein Empfängernetzwerk aufweist, das ein drittes resistives Element RTT_Up 122 und ein viertes resistives Element RTT_Dn 124 aufweist, wobei die resistiven Elemente 122, 124 mit Empfängerversorgungsspannungsanschlüssen VDDQ_Rcv 126 und VSSQ_Rcv 128 verbunden sind. Die Treiberschaltung 100 und die Empfängerschaltung 120 sind durch eine Verbindungsleitung 130 verbunden. Das erste resistive Element RON_DrvUp 102 der Treiberschaltung 100 ist zwischen die Verbindungsleitung 130 und einen ersten Anschluss des ersten steuerbaren Schalters 106 geschaltet, wobei der Schalter 106 mit einem zweiten Anschluss mit der ersten Versorgungsspannung VDDQ_Drv 110 verbunden ist. Das zweite resistive Element RON_DrvDn 104 der Treiberschaltung ist zwischen die Verbindungsleitung 130 und einen ersten Anschluss des zweiten steuerbaren Schalters 108 geschaltet, wobei der zweite Schalter 108 mit einem zweiten Anschluss mit einem ersten Referenzpotential VSSQ_Drv 112 verbunden ist. Somit kann das erste Referenzpotential VSSQ_Drv 112 z. B. gleich einem Massepotential sein. Das dritte resistive Element RTT_Up 122 des Empfängernetzwerks 120 ist zwischen die Verbindungsleitung 130 und die zweite Versorgungsspannung VDDQ_Rcv 126 geschaltet. Das vierte resistive Element RTT_Dn 124 des Empfängernetzwerks 120 ist zwischen die Verbindungsleitung 130 und ein zweites Referenzpotential VSSQ_Rcv 128 geschaltet. Das zweite Referenzpotential VSSQ_Rcv 128 kann ebenfalls gleich dem Massepotential sein.
Die Weise, in der die Verbindungsleitung 130 zwischen die resistiven Elemente RTT_Up 122 und RTT_Dn 124 geschaltet ist, wird ublicherweise als ein mittig angezapfter Abschluss bezeichnet.
Das Treibernetzwerk 100 und das Empfängernetzwerk 120 werden zusammen mit der Verbindungsleitung 130 z. B. bei Speichersystemen verwendet, die DDR2-SDRAM-Speicherchips und einen Speichersteuerungs- oder -pufferchip aufweisen, die beide mit der gleichen Versorgungsspannung versorgt werden, d. h. VDDQ_Drv = VDDQ_Rcv. Wie zuvor erwähnt, können das erste Referenzpotential VSSQ_Drv 112 und das zweite Referenzpotential VSSQ_Rcv 128 bei derartigen Speichersystemen dem Massepotential GND entsprechen. Aus diesem Grunde werden bei DDR2-SDRAM-Systemen die Pull-up-Treiberimpedanz RON_DrvUp 102 und die Pull-down-Treiberimpedanz RON_DrvDn 104 sowie die Abschluss-Pull-up-Impedanz RTT_Up 122 bzw. die Abschluss-Pull-down-Impedanz RTT_Dn 124 gleich gehalten. Bei diesem Aufbau passt die resultierende Gleichtaktspannung, die auf der Verbindungsleitung 130 auf der Empfängerseite erhalten wird, zu einer Sollreferenzspannung V_ref, die die Hälfte der Versorgungsspannung VDDQ_Rcv 126 der Empfängerschaltung 120 beträgt.
Bei GDDR4-SGRAM-Systemen werden in den einzelnen Chips, d. h. den Speicherchips und der Speichersteuerungs- oder -pufferchip, unterschiedliche Pull-up- und Pull-down-Treiberimpedanzen verwendet. Dies ist auf der linken Seite von 2 gezeigt.
Die linke Seite von 2 zeigt ein Schaltungsschema eines Treibers 180 mit RON_DrvUp und RON_DrvDn und eine Empfangs- oder Abschlussseite 190 mit einem, zwei oder vier Empfängern, von denen jeder ein RTT_Up aufweist und das gesamte RTT_Up gleich 60 Ohm ist. Die Schaltung, die auf der linken Seite von 2 gezeigt ist, kann für GDDR4-SGRAM-Systeme verwendet werden. Auch ist bei einem GDDR4-SGRAM-System ein Abschluss asymmetrisch implementiert, d. h. es gibt lediglich Abschlusswiderstände, die mit einer positiven Versorgungsspannung VDDQ verbunden sind.
Ein Blockdiagramm einer Schaltung, die als ein Treibernetzwerk sowie als ein Empfängernetzwerk arbeitet, ist auf der rechten Seite von 2 gezeigt.
Die rechte Seite von 2 zeigt eine Schaltung, die ein NAND-Gatter 200 (NAND = NOT-AND = NICHT-UND) aufweist, dessen Eingänge mit einem Ausgangsdatensignal 202 und einem Ausgangsfreigabesignal 204 verbunden sind. Der invertierte Ausgang des NAND-Gatters 200 ist mit einem Steueranschluss eines PMOS-Transistors 206 verbunden, der mit einem Source-Anschluss desselben mit einer Versorgungsspannung VDDQ 208 verbunden ist und mit einem Drain-Anschluss desselben mit einer Verbindungsleitung 130 verbunden ist. Der Drain-Anschluss des PMOS-Transistors 206 ist auch mit einem Drain-Anschluss eines NMOS-Transistors 210 verbunden, der mit einem Source-Anschluss desselben mit einem Referenzpotential VSSQ verbunden ist. Der Steueranschluss des NMOS-Transistors 210 ist mit dem Ausgang eines NOR-Gatters 212 (NOR = NOT-OR = NICHT-ODER) verbunden, das als einen ersten Eingang das Datensignal 202 und als einen zweiten Eingang das invertierte Freigabesignal 204 aufweist. Das Freigabesignal 204 bildet einen Eingang zu einem weiteren PMOS-Transistor 214, der mit einem Source-Anschluss desselben mit der Versorgungsspannung VDDQ 208 verbunden ist und mit einem Drain-Anschluss desselben mit der Verbindungsleitung 130 verbunden ist.
Wie auf der rechten Seite von 2 gesehen werden kann, funktioniert die gezeigte Schaltung als eine Treiberschaltung, wenn das Ausgangsfreigabesignal 204 auf logisch „hoch” gesetzt ist, wobei resistive Elemente des Treibernetzwerks und steuerbare Schalter durch die Transistoren 206, 210 implementiert sind. Die Werte der resistiven Elemente sind durch die Ein-Widerstände der Transistoren 206, 212 gebildet. Bei dem gezeigten Fall auf der rechten Seite von 2 weist der PMOS-Transistor 206 einen Ein-Widerstand von 60 Ohm auf, der einen Pull-up-Widerstand RON_DrvUp bildet, während der NMOS-Transistor 210 einen Ein-Widerstand von 40 Ohm aufweist, der einen Pull-down-Widerstand RON_DrvDn bildet.
Falls das Ausgangsfreigabesignal 204 auf logisch „niedrig” gesetzt ist, sind die zwei Transistoren 206, 210 gesperrt, während der PMOS-Transistor 214 freigegeben ist, d. h. in einen „EIN”-Zustand geschaltet ist. In diesem Fall arbeitet die auf der rechten Seite von 2 gezeigte Schaltung als ein Empfangsnetzwerk mit einem Pull-up-Widerstand RTT_Up, der durch den Ein-Widerstand des Transistors 214 gebildet ist, wobei derselbe zwischen die Verbindungsleitung 130 und die positive Versorgungsspannung VDDQ 208 geschaltet ist.
Der in 2 gezeigte Aufbau wird in GDDR4-SGRAM-Systemen für beide, den Treiber sowie den Empfänger, implementiert. Das Treiber- und das Empfängernetzwerk erfordern beide gleiche Versorgungsspannungswerte VDDQ. Für den Empfänger ist ein spezieller Referenzspannungspegel erforderlich, der nicht 0,5·VDDQ, sondern 0,5·VDDQ·(1 + 40/(40 + 60)) = 0,7·VDDQ beträgt.
Wie unter Bezugnahme auf 1 und 2 erklärt worden ist, erfordern gegenwärtige Speichersysteme die gleiche Versorgungsspannung auf einem Speichersteuerungs- oder -pufferchip (wie einem AMB, AMB = Advanced Memory Buffer = fortgeschrittener Speicherpuffer) und Speicherkomponenten. Um eine Leistungsdissipation erheblich reduzieren zu können, könnte die Versorgungsspannung auf dem Speichersteuerungs- oder -pufferchip reduziert werden, während die höhere Versorgungsspannung auf den Speicherkomponenten gehalten wird.
Gemäß der vorliegenden Erfindung kann die Reduzierung der Versorgungsspannung auf dem Speichersteuerungs- oder -pufferchip durch einen asymmetrischen Aufbau der Pull-up- und der Pull-down-Widerstände eines Treibernetzwerks und eines Empfängernetzwerks erreicht werden.
Gemäß einem Aspekt der vorliegenden Erfindung ist eine Vorrichtung zum schnittstellenmäßigen Verbinden einer ersten Schaltung, die eine erste Versorgungsspannung verwendet, und einer zweiten Schaltung, die eine zweite Versorgungsspannung verwendet, die sich von der ersten Versorgungsspannung unterscheidet, vorgesehen. Gemäß Ausführungsbeispielen weist die Vorrichtung eine Treiberschaltung auf, die ein Treibernetzwerk aufweist, das Treiberversorgungsspannungsanschlüsse aufweist, die mit steuerbaren Schaltern verbunden sind, wobei die steuerbaren Schalter resistive Elemente aufweisen oder von resistiven Elementen getrennt sind. Die Vorrichtung weist ferner eine Empfängerschaltung, die ein Empfängernetzwerk aufweist, das ein resistives Element und Empfängerversorgungsspannungs-anschlüsse aufweist, sowie eine Verbindungsleitung auf, die die Treiberschaltung und die Empfangsschaltung verbindet, wobei die steuerbaren Schalter zwei Schalterkonfigurationen aufweisen, wobei eine erste Schalterkonfiguration in einer hohen Spannung auf der Verbindungsleitung resultiert und eine zweite Schalterkonfiguration in einer niedrigen Spannung auf der Verbindungsleitung resultiert, wobei die resistiven Elemente in der Treiberschaltung und der Empfängerschaltung Werte aufweisen, so dass eine Summe der hohen Spannung und der niedrigen Spannung gleich der zweiten Versorgungsspannung in einem Bereich von 10% der zweiten Versorgungsspannung ist, wenn die erste Versorgungsspannung an den Treiberversorgungsspannungsanschlüssen angelegt ist und wenn die zweite Versorgungsspannung an den Empfängerversorgungsspannungsanschlüsse geliefert wird und wenn die zweite Versorgungsspannung an den Empfängerversorgungsspannungsanschlüssen angelegt ist.
3 zeigt ein Treibernetzwerk 300 und ein Empfängernetzwerk 320, die durch eine Verbindungsleitung 130 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung verbunden sind.
So wie die in 1 gezeigte Schaltung weist das Treibernetzwerk 300 ein erstes resistives Element RON_DrvUp 302, das als eine Pull-up-Impedanz dient, und ein zweites resistives Element RON_DrvDn 304 auf, das als eine Pull-down-Impedanz dient. Wie unter Bezugnahme auf 1 bereits erklärt wurde, sind das erste resistive Element RON_DrvUp 302 und das zweite resistive Element RON_DrvDn 304 mit steuerbaren Schaltern 106, 108 verbunden. Der erste steuerbare Schalter 105 ist mit der ersten Versorgungsspannung VDDQ_Drv 310 verbunden. Der zweite steuerbare Schalter 108 ist mit einem ersten Referenzpotential VSSQ_Drv 312 verbunden, das ein Massepotential sein könnte.
Gemäß Ausführungsbeispielen der vorliegenden Erfindung weist das Empfängernetzwerk 320 ein drittes resistives Element RTT_Up 322, das als eine Pull-up-Impedanz dient, und ein viertes resistives Element RTT_Dn 324 auf, das als eine Pull-down-Impedanz dient. Wie bereits unter Bezugnahme auf 1 erklärt wurde, sind das dritte resistive Element 322 und das vierte resistive Element 324 mit einer zweiten Versorgungsspannung VDDQ_Rcv 326 und einem zweiten Referenzpotential VSSQ_Rcv 328 verbunden. Das Treibernetzwerk 300 und das Empfängernetzwerk 320 sind durch die Verbindungsleitung 130 verbunden, wie es bereits unter Bezugnahme auf 1 erklärt wurde.
Hinsichtlich des Ausführungsbeispiels der vorliegenden Erfindung, das schematisch in 3 gezeigt ist, ist zu beachten, dass im Gegensatz zu 1 die erste Versorgungsspannung VDDQ_Drv 310 und die zweite Versorgungsspannung VDDQ_Rcv 326 sich voneinander unterscheiden. In diesem Kontext bedeutet „unterscheiden”, dass die erste Versorgungsspannung VDDQ_Drv 310 und die zweite Versorgungsspannung VDDQ_Rcv 326 sich um mehr voneinander unterscheiden als um die normalerweise vorliegenden Toleranzen von z. B. ±5% oder ±10%. Jedoch sind das erste Referenzpotential VSSQ_Drv 312 und das zweite Referenzpotential VSSQ_Rcv 328 im Allgemeinen ungefähr gleich. Gemäß Ausfuhrungsbeispielen der vorliegenden Erfindung entsprechen das erste Referenzpotential 312 und das zweite Referenzpotential 328 jeweils dem Massepotential. Im Gegensatz zu einer herkömmlichen Speicherschnittstelle wie in 1 gezeigt sieht das erfindungsgemäße Konzept asymmetrische Pull-up- und Pull-down-Impedanz-Aufbaus für sowohl das Treibernetzwerk 300 als auch das Empfängernetzwerk 320 vor.
Im Folgenden hat die Bezeichnung „asymmetrischer Abschluss bezogen auf eine Versorgungsspannung” die folgenden zwei Bedeutungen.
Erstens weist eine Impedanz RON_DrvUp oder RTT_Up, die mit einer Versorgungsspannung VDDQ_Drv oder VDDQ_Rcv verbunden ist, eine höhere oder niedrigere Impedanz auf als die Impedanz RON_DrvDn oder RTT_Dn, die mit dem Referenz- oder Massepotential VSSQ_Drv oder VSSQ_Rcv verbunden ist. Dies bedeutet, dass die Impedanzen sich um mehr voneinander unterscheiden als die normalerweise vorliegenden Toleranzen von z. B. ±10% oder ±20%. Somit ist kein toleranzbasierter Unterschied, sondern ein beabsichtigter Unterschied gemeint. Dieser Aufbau wird auch als „moderat asymmetrisch” bezeichnet.
Zweitens wird lediglich eine einzige Abschlussimpedanz, die mit einer Versorgungsspannung oder einem Referenzpotential verbunden ist, verwendet. Bei diesem Aufbau wird keine zweite Abschlussimpedanz verwendet, was als „asymmetrisch” bezeichnet wird.
Wenn Daten z. B. aus einem Speichersteuerungs- oder -pufferchip mit einer niedrigen ersten Versorgungsspannung VDDQ_Drv 310 zu einem Speicherbauteil mit einer höheren zweiten Versorgungsspannung VDDQ_Rcv 326 gesendet oder getrieben werden, wird ein Push-Pull-Ausgangstreiber verwendet, wie es durch 3 angezeigt ist. Um einen Gleichtaktspannungswert V_ref bis zu einem Pegel zu bewegen, der durch die Speicherschaltung gefordert wird, wird auf dem Empfangsspeicherbauteil gemaß einem Ausführungsbeispiel der vorliegenden Erfindung bezogen auf die zweite Versorgungsspannung VDDQ_Rcv 326 ein asymmetrischer Abschluss verwendet. Der erforderliche Gleichtaktspannungswert V_ref beträgt typischerweise die Hälfte der Versorgungsspannung des Speicherbauteils VDDQ_Rcv 326, d. h. V_ref = VDDQ_Rcv/2.
Wenn Daten aus einem Speicherbauteil mit einer höheren ersten Versorgungsspannung VDDQ_Drv 310 zu einem Speichersteuerungs- oder -pufferchip mit einer niedrigeren zweiten Versorgungsspannung VDDQ_Rcv 326 (VDDQ_Drv > VDDQ_Rcv) gesendet oder getrieben werden, wird auch ein Push-Pull-Ausgangstreiber an dem Speicherbauteil verwendet, gemäß dem in 3 gezeigten Aufbau. Um den Gleichtaktspannungswert V_ref auf einen Pegel herunterzubewegen, der durch den empfangenden Speichersteuerungs- oder -pufferchip erfordert wird, beträgt V_ref typischerweise die Hälfte der Versorgungsspannung des Speichersteuerungs- oder -pufferchips, auf dem empfangenden Speichersteuerungs- oder -pufferchip wird bezogen auf die Masseversorgungsspannung VSSQ_Rcv 328 ein asymmetrischer Abschluss verwendet.
Auf der Basis der ersten Versorgungsspannung VDDQ_Drv 310 und der zweiten Versorgungsspannung VDDQ_Rcv 326, die sich voneinander unterscheiden, ist das Optimierungsziel für die Impedanzen für resistive Elemente 302, 304, 322 und 324 eine Gleichtaktspannung V_ref, gleich ungefähr der Hälfte der Versorgungsspannung VDDQ_Rcv 326 der Empfangsschaltung. Der Gleichtaktspannungswert V_ref kann berechnet werden gemäß
wobei V_lo und V_hl die Spannungspegel sind, die einem logisch „niedrigen” Signal bzw. einem logisch „hohen” Signal auf der Verbindungsleitung 130 entsprechen. Ob ein logisch niedriges Signal oder ein logisch hohes Signal gesendet wird, wird durch die Stellungen der steuerbaren Schalter 106 und 108 gesteuert. Ein logisch niedriges Signal wird aus der Treiberschaltung 300 an die Empfängerschaltung 320 gesendet, wenn der Schalter 106 in einer „Offen”-Stellung oder einer Hochimpedanzstellung ist und der Schalter 108 in einer „Geschlossen”-Stellung oder einer Niedrigimpedanzstellung ist. Der Niedrigspannungspegel V_lo kann dann gemäß der folgenden Formel berechnet werden:
Im Gegensatz dazu kann ein logisch „hohes” Signal aus der Treiberschaltung 300 zu der Empfängerschaltung 320 durch ein Schließen des steuerbaren Schalters 106 oder ein Bringen desselben in eine Niedrigimpedanzstellung und ein Offenlassen des steuerbaren Schalters 108 oder ein Bringen desselben in eine Hochimpedanzstellung gesendet werden. Dann wird der folgende Spannungspegel auf der Verbindungsleitung 130 ersichtlich:
Ein Spannungshub V_swing hängt von der hohen Spannung und der niedrigen Spannung ab, gemäß V_swing = V_hl – V_lo (4)
Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung können die Schalter 106 und 108 sowie die resistiven Pull-up-Elemente 302, 322 und die resistiven Pull-down-Elemente 304, 324 durch EIN-Widerstände von Transistoren implementiert sein, wie vorher unter Bezugnahme auf 2 beschrieben. Bei einem typischen Push-Pull-Treiber ist jeder Transistor lediglich eingeschaltet, wenn das Komplement desselben ausgeschaltet ist. Dies resultiert in zwei ausgeprägten Zuständen, die in einer hohen Spannung V_hl und einer niedrigen V_lo resultieren, wie es oben beschrieben ist. In einem dritten Zustand, in dem beide Schalter 106 und 108 (in der Form von Transistoren) offen gelassen sind, kann ein Spannungspegel V_trl, der auf der Verbindungsleitung 130 resultiert, berechnet werden gemäß
Ein effektiver Abschlusswiderstand der mittig angezapften Empfängerschaltung 320, die in 3 gezeigt ist, kann berechnet werden gemäß
Wie oben beschrieben, kann der Gleichtaktspannungspegel V_ref durch einen asymmetrischen Abschluss oder einen moderaten asymmetrischen Abschluss auf der Empfangsseite optimiert sein. Eine weitere Optimierung des Gleichtaktpegels kann durch ein zusätzliches Verwenden von asymmetrischen oder moderaten asymmetrischen Push-Pull-Ausgangstreibern erfolgen, z. B. mit einem Hochimpedanz-Pull-up-Pfad und einem Niedrigimpedanz-Pull-down-Pfad oder umgekehrt.
Die notwendige Genauigkeit für die Treiber- und Abschlussimpedanzen oder die resistiven Werte kann über Kalibrierungsverfahren nach neustem Stand der Technik erreicht werden. Wie bereits erwähnt wurde, können ein resistives Element des Treibernetzwerks und/oder des Empfängernetzwerks und ein steuerbarer Schalter durch einen Transistor implementiert sein, wenn der Wert des resistiven Elements der Ein-Widerstand des Transistors ist, gemäß Ausführungsbeispielen der vorliegenden Erfindung. Der Ein-Widerstand ist somit durch den Strom oder die Spannung an dem Steuerungsanschluss des Transistors, der den Widerstand eines Drain-Source- oder eines Collector-Emitter-Pfades steuert, steuerbar.
Natürlich können die resistiven Elemente des Treibernetzwerks 300 und/oder des Empfängernetzwerks 320 auch durch diskrete Widerstände gebildet sein.
Wenn die resistiven Elemente 302 und 304 und die steuerbaren Schalter 106 und 108 durch Transistoren implementiert sind, werden Steuerungsanschlüsse der Transistoren z. B. auf der Basis eines Datensignals 202, das zu der Empfängerschaltung 320 hin gesendet werden soll, und des Datenfreigabesignals 204, das eine Sendung des Datensignals 202 freigibt, gesteuert.
Im Allgemeinen können Empfängernetzwerke gemäß Ausführungsbeispielen der vorliegenden Erfindung auch Schalter aufweisen, ähnlich den Schaltern 106 und 108 der Treibernetzwerke, um die Widerstände RTT_Up bzw. RTT_Up mit VDDQ_Rcv bzw. VSSQ_Rcv zu verbinden. In der Beschreibung der vorliegenden Erfindung jedoch wird angenommen, dass diese Schalter statisch in einem Niedrigimpedanzzustand sind, während dieselben in einem Empfangsmodus sind.
Im Folgenden werden unter Bezugnahme auf 4 bis 6 weitere Ausführungsbeispiele der vorliegenden Erfindung detailliert beschrieben.
4 zeigt eine Vorrichtung zum schnittstellenmäßigen Verbinden einer ersten Schaltung, die ein Speichersteuerungs- oder -pufferchip ist und eine erste Versorgungsspannung VDDQ_Drv 310 erfordert, und einer zweiten Schaltung, die ein Speicherbauteil ist, das eine zweite Versorgungsspannung VDDQ_Rcv 326 erfordert, die sich von der ersten Versorgungsspannung VDDQ_Drv 310 unterscheidet. Die Vorrichtung weist eine Treiberschaltung 300 und eine Empfängerschaltung 420 auf. Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung weist das Treibernetzwerk 300 ein erstes resistives Element RON_DrvUp 302, das zwischen die Verbindungsleitung 130 mit einem ersten Anschluss eines ersten steuerbaren Schalters 106 geschaltet ist, wobei der Schalter mit einem zweiten Anschluss mit der ersten Versorgungsspannung VDDQ_Drv 310 verbunden ist, und ein zweites resistives Element RON_DrvDn 304 auf, das zwischen die Verbindungsleitung 130 und einen ersten Anschluss eines zweiten steuerbaren Schalters 108 geschaltet ist, wobei der zweite Schalter 108 mit einem zweiten Anschluss mit einem Massepotential VSSQ_Drv 312 verbunden ist. Das Empfängernetzwerk 420 weist ein drittes resistives Element RTT_Up 322 auf, das zwischen die Verbindungsleitung 130 und die zweite Versorgungsspannung VDDQ_Rcv 326 geschaltet ist.
Gemäß einem Aspekt der vorliegenden Erfindung ist die erste Versorgungsspannung VDDQ_Drv 310 kleiner als die zweite Versorgungsspannung VDDQ_Rcv 326, ist der Widerstand des ersten resistiven Elements RON_DrvUp 302 dem Widerstand des zweiten resistiven Elements RON_DrvDn 304 in einem Bereich von 10%, bevorzugt in einem Bereich von 5% und mehr bevorzugt in einem Bereich von 3% des Widerstands des ersten resistiven Elements gleich, und das Empfangsnetzwerk 420 ist derart entworfen, dass der dritte Widerstand RTT_Up 322 zwischen der Verbindungsleitung 130 und der zweiten Versorgungsspannung VDDQ_Rcv 326 kleiner als ein vierter Widerstand zwischen der Verbindungsleitung 130 und dem Massepotential VSSQ_Rcv 328 ist. In 4 ist der vierte Widerstand zwischen der Verbindungsleitung 130 und dem Massepotential VSSQ_Rcv 328 praktisch unendlich. Dieses Ausführungsbeispiel kann als ein symmetrischer Push/Pull-Treiber und ein asymmetrischer Abschluss gesehen werden.

Werte für die Versorgungsspannungen VDDQ_Drv 310, VDDQ_Rcv 326 und die resistiven Elemente RON_DrvUp 302, RON_DrvDn 304 und RTT_Up 322 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung sind in der folgenden Tabelle zu finden. Einstellungen und Werte:

• VDDQ_Drv	= 1,20 V ± 20%
• VDDQ_Rcv	= 1,80 V ± 20%
• VSSQ_Drv	= VSSQ_Rcv = 0 V
• RCN_DrvUp	= 20 Ω ± 20%
• RON_DrvDn	= 20 Ω ± 20%
• RTT_Up	= 60 Ω ± 20%
• RTT_Dn	= unendlich

Durch ein Einfügen der Nominalwerte der Versorgungsspannungen und der resistiven Werte in die zuvor erwähnten Gleichungen (1) bis (3) können die hohe Spannung V_hl, die niedrige Spannung V_lo in der Gleichtaktreferenzspannung V_ref berechnet werden zu

• V_hl = 1,35 V

• V_lo = 0,45 V

• V_ref = 0,90 V.

Bei einem weiteren Ausführungsbeispiel der vorliegenden Erfindung ist der Widerstand des ersten resistiven Elements RON_DrvUp 302 größer als der Widerstand des zweiten resistiven Elements RON_DrvDn 304. Dieses Ausführungsbeispiel kann als ein moderater asymmetrischer Push/Pull-Treiber und ein asymmetrischer Abschluss gesehen werden. Gemäß diesem Ausfuhrungsbeispiel der vorliegenden Erfindung sind die Werte für die Versorgungsspannungen und die resistiven Elemente in der folgenden Tabelle zu finden. Einstellungen und Werte:

• VDDQ_Drv	= 1,20 V ± 20%
• VDDQ_Rcv	= 1,80 V ± 20%
• VSSQ_Drv	= VSSQ_Rcv = 0 V
• RON_DrvUp	= 44 Ω ± 20%
• RON_DrvDn	= 20 Ω ± 20%
• RTT_Up	= 75 Ω ± 20%
• RTT_Dn	= unendlich
• V_hl	= 1,42 V
• V_lo	= 0,38 V
• V_ref	= 0,90 V

5 zeigt das Schaltungsschema eines anderen Ausführungsbeispiels der vorliegenden Erfindung. 5 zeigt ein Speicherbauteil und einen Speichersteuerungs- oder -pufferchip mit einer Hybridversorgungsspannung, d. h. einer unterschiedlichen Versorgungsspannung an dem Speicherbauteil und einem Speichersteuerungs- oder -pufferchip, einem symmetrischen Push/Pull-Treiber und einem moderaten asymmetrischen Abschluss.

Somit zeigt 5, wenn der Speichersteuerungs- oder -pufferchip als ein Treiber arbeitet, eine Vorrichtung, bei der die erste Versorgungsspannung VDDQ_Drv 310 kleiner als die zweite Versorgungsspannung VDDQ_Rcv ist, der Widerstand des ersten resistiven Elements RON_DrvUp 302 gleich dem Widerstand des zweiten resistiven Elements RON_DrvDn 304 in einem Bereich von 10% ist, bevorzugt in einem Bereich von 5% und mehr bevorzugt in einem Bereich von 3% des Widerstands des ersten resistiven Elements, und das Empfangsnetzwerk 320 derart entworfen ist, dass der dritte Widerstand RTT_Up 322 zwischen der Verbindungsleitung 130 und der zweiten Versorgungsspannung VDDQ_Rrv 326 kleiner als ein vierter Widerstand RTT_Dn 324 zwischen der Verbindungsleitung und dem Massepotential VSSQ_Rcv 328 ist. Mögliche Werte gemäß einem Ausführungsbeispiel der vorliegenden Erfindung sind in der folgenden Tabelle zu finden: Einstellungen und Werte:

• VDDQ_Drv	= 1,20 V ± 20%
• VDDQ_Rcv	= 1,80 V ± 20%
• VSSQ_Drv	= VSSQ_Rcv = 0 V
• RON_DrvUp	= 20 Ω ± 20%
• RON_DrvDn	= 20 Ω ± 20%
• RTT_Up	= 50 Ω ± 20%
• RTT_Dn	= 300 Ω ± 20%
• V_hl	= 1,31 V
• V_lo	= 0,49 V
• V_ref	= 0,90 V

Gemäß einem anderen Aspekt der vorliegenden Erfindung ist, wenn das Speicherbauteil als ein Treiber in 5 arbeitet, die erste Versorgungsspannung VDDQ_Drv 310 größer als die zweite Versorgungsspannung VSSQ_Rcv 326, der Widerstand des ersten resistiven Elements RON_DrvUp 302 ist gleich dem Widerstand des zweiten resistiven Elements RON_DrvDn 304 in einem Bereich von 10%, bevorzugt in einem Bereich von 5% und mehr bevorzugt in einem Bereich von 3% des Widerstands des ersten resistiven Elements, und das Empfangsnetzwerk 320 ist derart entworfen, dass der dritte Widerstand RTT_Up 322 zwischen der Verbindungsleitung 130 und einer zweiten Versorgungsspannung VDDQ_Rcv 326 größer als der vierte Widerstand RTT_Dn 324 zwischen der Verbindungsleitung 130 und dem Massepotential VSSQ_Rcv 328 ist. Mögliche Werte der Versorgungsspannungen und die resistiven Werte sind in der folgenden Tabelle zu finden: Einstellungen und Werte:

• VDDQ_Drv	= 1,80 V ± 20%
• VDDQ_Rcv	= 1,20 V ± 20%
• VSSQ_Drv	= VSSQ_Rcv = 0 V
• RON_DrvUp	= 30 Ω ± 20%
• RON_DrvDn	= 30 Ω ± 20%
• RTT_Up	= 240 Ω ± 20%
• RTT_Dn	= 48 Ω ± 20%
• V_hl	= 1,11 V
• V_lo	= 0,09 V
• V_ref	= 0,60 V

6 zeigt ein Ausführungsbeispiel der vorliegenden Erfindung, bei dem das dritte resistive Element RTT_Up 322 zwischen der Verbindungsleitung 130 und der zweiten Versorgungsspannung VDDQ_Rcv 326 fehlt. Dies bedeutet, dass der Widerstand von RTT_Up einen unendlichen Wert aufweist und somit größer als der vierte Widerstand RTT_Dn 324 ist, der zwischen die Verbindungsleitung 130 und das Massepotential VSSQ_Rcv 328 geschaltet ist. Die in 6 gezeigte Konfiguration entspricht somit einem symmetrischen oder moderaten asymmetrischen Push/Pull-Treiber und einem asymmetrischen Abschluss.

Werte für Versorgungsspannungen und resistive Werte, die sich auf einen symmetrischen Push/Pull-Treiber gemäß 6 beziehen, sind in der folgenden Tabelle vorgelegt: Einstellungen und Werte:

• VDDQ_Drv	= 1,80 V ± 20%
• VDDQ_Rcv	= 1,20 V ± 20%
• VSSQ_Drv	= VSSQ_Rcv = 0 V
• RON_DrvUp	= 20 Ω ± 20%
• RON_DrvDn	= 20 Ω ± 20%
• RTT_Up	= unendlich
• RTT_Dn	= 40 Ω ± 20%
• V_hl	= 1,20 V
• V_lo	= 0,00 V
• V_ref	= 0,60 V

Gemäß einem noch anderen Aspekt der vorliegenden Erfindung ist die erste Versorgungsspannung VDDQ_Drv 310 größer als die zweite Versorgungsspannung VDDQ_Rcv 326, ist der Widerstand des ersten resistiven Elements RON_DrvUp 302 größer als der Widerstand des zweiten resistiven Elements RON_DrvDn 304, und das Empfangsnetzwerk 620 ist derart entworfen, dass ein dritter Widerstand zwischen der Verbindungsleitung 130 und der zweiten Versorgungsspannung VDDQ_Rcv 326 größer als der vierte Widerstand RTT_Dn 324 zwischen der Verbindungsleitung 130 und dem Massepotential VSSQ_Rcv 328 ist.

Werte für Versorgungsspannungen und resistive Werte, die sich auf diesen moderaten asymmetrischen Push/Pull-Treiber gemäß 6 beziehen, sind in der folgenden Tabelle vorgelegt: Einstellungen und Werte:

• VDDQ_Drv	= 1,80 V ± 20%
• VDDQ_Rcv	= 1,20 V ± 20%
• VSSQ_Drv	= VSSQ_Rcv = 0 V
• RON_DrvUp	= 25 Ω ± 20%
• RON_DrvDn	= 20 Ω ± 20%
• RTT_Up	= unendlich
• RTT_Dn	= 50 Ω ± 20%
• V_hl	= 1,20 V
• V_lo	= 0,00 V
• V_ref	= 0,60 V

Es ist zu beachten, dass die vorgelegten Treibernetzwerkkonfigurationen und Empfängernetzwerkkonfigurationen in dieser Offenbarung lediglich Beispiele sind und keineswegs einen vollständigen Satz von möglichen Konfigurationen für Versorgungsspannungen und resistive Werte bilden. Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung sind auch moderate asymmetrische Push/Pull-Treiber- und moderate asymmetrische Abschluss-Konfigurationen möglich.
Es ist auch zu beachten, dass beide, das Speicherbauteil und der Speichersteuerungs- oder -pufferchip, als treibende Schaltungen sowie als Empfangsschaltungen dienen können, abhängig davon, ob Daten aus einem Speichersteuerungs- oder -pufferchip zu dem Speicherbauteil hin geschrieben werden oder Daten aus dem Speicherbauteil zu dem Speichersteuerungs- oder -pufferchip hin gelesen werden. In dem ersten Fall ist der Speichersteuerungs- oder -pufferchip auf der Treiberseite, während in dem zweiten Fall der Speichersteuerungs- oder -pufferchip auf der Empfangsseite ist.
Das Grundkonzept der vorliegenden Erfindung ist es, asymmetrische Versorgungsspannungswerte durch Asymmetrischer-Abschluss-Pull-up/Pull-down-Impedanzen und/oder durch Asymmetrischer-Ausgangstreiber-Pull-up/Pull-down-Impedanzen zu kompensieren. Während die Gleichtaktreferenzspannung V_Ref an dem Empfangsbauteil auf dem erforderlichen Wert VDDQ_Rcv/2 aufrechterhalten wird, kann eine Schnittstellenleistung erheblich reduziert sein, da z. B. eine reduzierte Versorgungsspannung auf einem Speichersteuerungs- oder -pufferchip Leistung reduzieren kann. Die asymmetrischen Abschlusswiderstände weisen einen kleinen oder sogar keinen Shoot-through-Strom auf, wodurch Leistung gespart wird.
In Abhängigkeit von bestimmten Implementierungsanforderungen der erfindungsgemäßen Verfahren können die erfindungsgemäßen Verfahren in Hardware oder Software implementiert sein. Die Implementierung kann unter Verwendung eines Digitalspeicherungsmediums durchgeführt werden, insbesondere einer Diskette, einer DVD oder einer CD, die elektronisch lesbare Steuersignale aufweist, die auf derselben gespeichert sind, die mit einem programmierbaren Computersystem zusammenarbeiten, derart, dass die erfindungsgemäßen Verfahren durchgeführt werden. Im Allgemeinen ist die vorliegende Erfindung somit ein Computerprogrammprodukt mit einem Programmcode, der auf einem maschinenlesbaren Trager gespeichert ist, wobei der Programmcode wirksam zum Betreiben der erfindungsgemäßen Verfahren ist, wenn das Computerprogramm auf einem Computer abläuft. Mit anderen Worten sind die erfindungsgemäßen Verfahren somit ein Computerprogramm, das einen Programmcode zum Durchführen zumindest eines der erfindungsgemäßen Verfahren aufweist, wenn das Computerprogramm auf einem Computer abläuft.
Bezugszeichenliste

100: Symmetrische Treiberschaltung
102: Resistives Treiber-Pull-up-Element (symmetrisch)
104: Resistives Treiber-Pull-down-Element (symmetrisch)
106: Erster steuerbarer Schalter
108: Zweiter steuerbarer Schalter
110: Treiberversorgungsspannung
112: Treibermasseversorgungsspannung
120: Symmetrische Empfängerschaltung
122: Resistives Empfänger-Pull-up-Element (symmetrisch)
124: Resistives Empfänger-Pull-down-Element (symmetrisch)
126: Empfängerversorgungsspannung
128: Empfängermasseversorgungsspannung
130: Verbindungsleitung
200: NAND-Gatter
202: Datensignal
204: Datenfreigabesignal
206: PMOS-Transistor
208: Treiber/Empfänger-Versorgungsspannung (symmetrisch)
210: NMOS-Transistor
212: NOR-Gatter
214: PMOS-Transistor
300: (im Allgemeinen) asymmetrische Treiberschaltung
302: Resistives Treiber-Pull-up-Element (im Allgemeinen asymmetrisch)
304: Resistives Treiber-Pull-down-Element (im Allgemeinen asymmetrisch)
310: Treiberversorgungsspannung
312: Treibermasseversorgungsspannung
320: (im Allgemeinen) asymmetrische Empfängerschaltung
322: Resistives Empfänger-Pull-up-Element (im Allgemeinen asymmetrisch)
324: Resistives Empfänger-Pull-down-Element (im Allgemeinen asymmetrisch)
326: Empfängerversorgungsspannung
328: Empfängermasseversorgungsspannung
420: Empfängerschaltung, bezogen auf eine Empfängerversorgungsspannung asymmetrisch
620: Empfängerschaltung, bezogen auf eine Empfängermassespannung asymmetrisch

Claims

Vorrichtung zum schnittstellenmäßigen Verbinden einer ersten Schaltung, die eine erste Versorgungsspannung verwendet, und einer zweiten Schaltung, die eine zweite Versorgungsspannung verwendet, die sich von der ersten Versorgungsspannung unterscheidet, wobei die Vorrichtung folgende Merkmale aufweist: eine Treiberschaltung (300), die ein Treibernetzwerk (300) aufweist, das Treiberversorgungsspannungsanschlüsse aufweist, die mit steuerbaren Schaltern (106, 108) verbunden sind, wobei die steuerbaren Schalter (106, 108) resistive Elemente aufweisen oder von resistiven Elementen abgegrenzt sind; eine Empfängerschaltung (320), die ein Empfangsnetzwerk aufweist, das ein resistives Element und Empfängerversorgungsspannungsanschlüsse aufweist; und eine Verbindungsleitung (130), die die Treiberschaltung (300) und die Empfangsschaltung verbindet, wobei die steuerbaren Schalter (106, 108) zwei Schalterkonfigurationen aufweisen, wobei eine erste Schalterkonfiguration in einer hohen Spannung auf der Verbindungsleitung (130) resultiert und eine zweite Schalterkonfiguration in einer niedrigen Spannung auf der Verbindungsleitung (130) resultiert, wobei die resistiven Elemente in dem Treibernetzwerk (300) und dem Empfängernetzwerk (320) Werte aufweisen, so dass eine Summe der hohen Spannung und der niedrigen Spannung gleich der zweiten Versorgungsspannung in einem Bereich von 10% um die zweite Versorgungsspannung herum ist, wenn die erste Versorgungsspannung an den Treiberversorgungsspannungsanschlüssen anliegt und wenn die zweite Versorgungsspannung an den Empfängerversorgungsspannungsanschlüssen anliegt.
Vorrichtung gemäß Anspruch 1, bei der ein resistives Element des Treibernetzwerks (300) und/oder des Empfängernetzwerks (320) und ein steuerbarer Schalter durch einen Transistor implementiert sind, wenn ein Wert des resistiven Elements ein EIN-Widerstand des Transistors ist.
Vorrichtung gemäß Anspruch 1, bei der die resistiven Elemente des Treibernetzwerks (300) und/oder des Empfängernetzwerks (320) durch Widerstände gebildet sind.
Vorrichtung gemäß einem der Ansprüche 1 bis 3, bei der die steuerbaren Schalter (106, 108) durch Transistoren gebildet sind, wobei Steuerungsanschlüsse der Transistoren auf der Basis eines Datensignals (202), das zu der Empfängerschaltung (320) hin gesendet werden soll, und eines Datenfreigabesignals (204), das eine Sendung des Datensignals freigibt, gesteuert sind.
Vorrichtung gemäß einem der Ansprüche 1 bis 4, bei der das Treibernetzwerk (300) ein erstes resistives Element, das zwischen die Verbindungsleitung (130) und einen ersten Anschluss eines ersten steuerbaren Schalters (106) geschaltet ist, wobei der Schalter mit einem zweiten Anschluss mit der ersten Versorgungsspannung verbunden ist, und ein zweites resistives Element, das zwischen die Verbindungsleitung (130) und einen ersten Anschluss eines zweiten steuerbaren Schalters (108) geschaltet ist, wobei der zweite Schalter (108) mit einem zweiten Anschluss mit einem Massepotential verbunden ist, aufweist.
Vorrichtung gemäß Anspruch 5, bei der eine niedrige Spannung auf der Verbindungsleitung (130) berechnet werden kann gemäß
wobei V_lo sich auf die niedrige Spannung bezieht, VDDQ_Rcv sich auf die zweite Versorgungsspannung bezieht, VSSQ_Drv = VSSQ_Rcv sich auf das Massepotential bezieht, RON_DrvDn sich auf den Widerstand des zweiten resistiven Elements bezieht, RTT_Up sich auf den Widerstand eines dritten resistiven Elements zwischen der Verbindungsleitung (130) und der zweiten Versorgungsspannung in dem Empfängernetzwerk (320) bezieht und RTT_Dn sich auf den Widerstand eines vierten resistiven Elements zwischen der Verbindungsleitung (130) und dem Massepotential in dem Empfängernetzwerk (320) bezieht.
Vorrichtung gemäß Anspruch 5 oder 6, bei der eine hohe Spannung auf der Verbindungsleitung (130) berechnet werden kann gemäß
wobei sich V_hi auf die hohe Spannung bezieht, VDDQ_Drv sich auf die erste Versorgungsspannung bezieht, VDDQ_Rcv sich auf die zweite Versorgungsspannung bezieht, VSSQ_Rcv sich auf das Massepotential bezieht, RON_DrvUp sich auf den Widerstand des ersten resistiven Elements bezieht, RTT_Up sich auf den Widerstand eines dritten resistiven Elements zwischen der Verbindungsleitung (130) und der zweiten Versorgungsspannung in dem Empfängernetzwerk (320) bezieht und RTT_Dn sich auf den Widerstand eines vierten resistiven Elements zwischen der Verbindungsleitung (130) und dem Massepotential in dem Empfängernetzwerk (320) bezieht.
Vorrichtung gemäß einem der Ansprüche 5 bis 7, bei der die erste Versorgungsspannung kleiner als die zweite Versorgungsspannung ist, der Widerstand des ersten resistiven Elements gleich dem Widerstand des zweiten resistiven Elements in einem Bereich von 10% um den ersten Widerstand herum ist und das Empfangsnetzwerk derart entworfen ist, dass ein dritter Widerstand zwischen der Verbindungsleitung (130) und der zweiten Versorgungsspannung kleiner als ein vierter Widerstand zwischen der Verbindungsleitung (130) und dem Massepotential ist.
Vorrichtung gemäß Anspruch 8, bei der die erste Versorgungsspannung in einem Bereich von 20% um 1,2 Volt herum liegt, die zweite Versorgungsspannung in einem Bereich von 20% um 1,8 Volt herum liegt, der erste Widerstand in einem Bereich von 50% um 20 Ohm herum liegt und der dritte Widerstand in einem Bereich von 20% um 60 Ohm herum liegt.
Vorrichtung gemäß einem der Ansprüche 5 bis 7, bei der die erste Versorgungsspannung größer als die zweite Versorgungsspannung ist, der Widerstand des ersten resistiven Elements gleich dem Widerstand des zweiten resistiven Elements in einem Bereich von 10% um den Widerstand des ersten resistiven Elements herum ist und das Empfangsnetzwerk derart entworfen ist, dass ein dritter Widerstand zwischen der Verbindungsleitung (130) und der zweiten Versorgungsspannung größer als ein vierter Widerstand zwischen der Verbindungsleitung (130) und dem Massepotential ist.
Vorrichtung gemäß Anspruch 10, bei der die erste Versorgungsspannung in einem Bereich von 20% um 1,8 Volt liegt, die zweite Versorgungsspannung in einem Bereich von 20% um 1,2 Volt herum liegt, der erste Widerstand in einem Bereich von 50% um 20 herum Ohm liegt und der vierte Widerstand in einem Bereich von 20% um 48 Ohm herum liegt.
Vorrichtung gemäß einem der Ansprüche 5 bis 7, bei der die erste Versorgungsspannung kleiner als die zweite Versorgungsspannung ist, der Widerstand des ersten resistiven Elements größer als der Widerstand des zweiten resistiven Elements ist und das Empfangsnetzwerk derart entworfen ist, dass ein dritter Widerstand zwischen der Verbindungsleitung (130) und der zweiten Versorgungsspannung kleiner als ein vierter Widerstand zwischen der Verbindungsleitung (130) und dem Massepotential ist.
Vorrichtung gemäß Anspruch 12, bei der die erste Versorgungsspannung in einem Bereich von 20% um 1,2 Volt ist, die zweite Versorgungsspannung in einem Bereich von 20% um 1,8 Volt herum liegt, der erste Widerstand in einem Bereich von 20% um 44 Ohm herum liegt, der zweite Widerstand in einem Bereich von 20% um 20 Ohm herum liegt und der dritte Widerstand in einem Bereich von 20% um 75 Ohm herum liegt.
Vorrichtung gemäß einem der Ansprüche 5 bis 7, bei der die erste Versorgungsspannung größer als die zweite Versorgungsspannung ist, der Widerstand des ersten resistiven Elements größer als der Widerstand des zweiten resistiven Elements ist und das Empfangsnetzwerk derart entworfen ist, dass ein dritter Widerstand zwischen der Verbindungsleitung (130) und der zweiten Versorgungsspannung größer als ein vierter Widerstand zwischen der Verbindungsleitung (130) und dem Massepotential ist.
Vorrichtung gemäß Anspruch 14, bei der die erste Versorgungsspannung in einem Bereich von 20% um 1,8 Volt herum liegt, die zweite Versorgungsspannung in einem Bereich von 20% um 1,2 Volt herum liegt, der erste Widerstand in einem Bereich von 20% um 25 Ohm herum liegt, der zweite Widerstand in einem Bereich von 20% um 20 Ohm herum liegt und der vierte Widerstand in einem Bereich von 20% um 50 Ohm herum liegt.
System, das folgende Merkmale aufweist: eine erste Schaltung, die eine erste Spannungsversorgung zum Liefern einer ersten Versorgungsspannung aufweist; eine zweite Schaltung, die eine zweite Spannungsversorgung zum Liefern einer zweiten Versorgungsspannung, die sich von der ersten Versorgungsspannung unterscheidet, aufweist; und eine Schnittstelle, die die erste Schaltung und die zweite Schaltung schnittstellenmäßig verbindet, wobei die Schnittstelle folgende Merkmale aufweist: eine Treiberschaltung (300), die ein Treibernetzwerk (300) aufweist, das resistive Elemente und Treiberversorgungsspannungsanschlüsse, die mit steuerbaren Schaltern (106, 108) verbunden sind, aufweist; eine Empfängerschaltung (320), die ein Empfangsnetzwerk aufweist, das ein resistives Element und Empfängerversorgungsspannungs-anschlüsse aufweist; eine Verbindungsleitung (130), die die Treiberschaltung (300) und die Empfängerschaltung (320) verbindet, wobei die steuerbaren Schalter (106, 108) zwei Schalterkonfigurationen aufweisen, wobei eine erste Schalterkonfiguration in einer hohen Spannung auf der Verbindungsleitung (130) und eine zweite Schalterkonfiguration in einer niedrigen Spannung auf der Verbindungsleitung (130) resultiert, wobei die resistiven Elemente in dem Treibernetzwerk (300) und dem Empfängernetzwerk (320) entworfen sind, um Werte aufweisen, so dass eine Summe der hohen Spannung und der niedrigen Spannung gleich der zweiten Versorgungsspannung in einem Bereich von 10% um die zweite Versorgungsspannung herum ist, wenn die erste Versorgungsspannung an den Treiberversorgungsspannungsanschlüssen angelegt ist und wenn die zweite Versorgungsspannung an den Empfängerversorgungsspannungsanschlüssen angelegt ist.
System gemäß Anspruch 16, bei dem die erste Schaltung einem Speicherchip entspricht, die zweite Schaltung einem Speichersteuerungschip oder einem Speicherpufferchip entspricht und die Schnittstelle einer Speicherschnittstelle zwischen dem Speicherchip und dem Speichersteuerungschip oder dem Speicherpufferchip entspricht.
Verfahren zum schnittstellenmäßigen Verbinden einer ersten Schaltung, die eine erste Versorgungsspannung verwendet, und einer zweiten Schaltung, die eine zweite Versorgungsspannung verwendet, die sich von der ersten Versorgungsspannung unterscheidet, wobei das Verfahren folgende Schritte aufweist: Schalten von steuerbaren Schaltern (106, 108) in einer Treiberschaltung (300), die ein Treibernetzwerk (300) aufweist, das Treiberversorgungsspannungsanschlüsse aufweist, die mit den steuerbaren Schaltern (106, 108) verbunden sind, wobei die steuerbaren Schalter (106, 108) resistive Elemente aufweisen oder von resistiven Elementen abgegrenzt sind, wobei die Schalter (106, 108) zwei Schalterkonfigurationen aufweisen, wobei eine erste Schalterkonfiguration in einer hohen Spannung auf einer Verbindungsleitung (130) resultiert, die die Treiberschaltung (300) und eine Empfängerschaltung (320), die ein Empfängernetzwerk (320) aufweist, das ein resistives Element und Empfängerversorgungsspannungsanschlüsse aufweist, verbindet, und eine zweite Schalterkonfiguration in einer niedrigen Spannung auf der Verbindungsleitung (130) resultiert, wobei die resistiven Elemente in dem Treibernetzwerk (300) und dem Empfängernetzwerk (320) entworfen sind, um Werte aufzuweisen, so dass eine Summe der hohen Spannung und der niedrigen Spannung gleich der zweiten Versorgungsspannung in einem Bereich von 10% um die zweite Versorgungsspannung herum ist, wenn die erste Versorgungsspannung an den Treiberversorgungsspannungsanschlüssen angelegt ist und wenn die zweite Versorgungsspannung an Zweite-Versorgungsspannung-Anschlüssen angelegt ist.
Verfahren gemäß Anspruch 18, bei dem der Schritt des Schaltens der steuerbaren Schalter (106, 108) einen Schritt eines Bildens eines resistiven Elements des Treibernetzwerks (300) und/oder des Empfängernetzwerks (320) und eines steuerbaren Schalters durch einen Transistor aufweist, wenn ein Wert des resistiven Elements ein EIN-Widerstand des Transistors ist.
Verfahren gemäß Anspruch 18 oder 19, bei dem der Schritt des Schaltens der steuerbaren Schalter (106, 108) einen Schritt eines Bildens der resistiven Elemente des Treibernetzwerks (300) und/oder des Empfängernetzwerks (320) durch Widerstände aufweist.
Verfahren gemäß einem der Ansprüche 18 bis 20, bei dem der Schritt des Schaltens der steuerbaren Schalter (106, 108) einen Schritt eines Bildens der steuerbaren Schalter (106, 108) durch Transistoren aufweist, wobei Steuerungsanschlüsse der Transistoren auf der Basis eines Datensignals (202), das zu der Empfängerschaltung (320) hin gesendet werden soll, und eines Datenfreigabesignals (204), das eine Sendung des Datensignals (202) freigibt, gesteuert werden.
Verfahren gemäß einem der Ansprüche 18 bis 21, bei dem der Schritt des Schaltens der steuerbaren Schalter (106, 108) einen Schritt eines Schaltens eines ersten resistiven Elements zwischen die Verbindungsleitung (130) und einen ersten Anschluss eines ersten steuerbaren Schalters (106), wobei der Schalter mit einem zweiten Anschluss mit der ersten Versorgungsspannung verbunden wird, und einen Schritt eines Schaltens eines zweiten resistiven Elements zwischen die Verbindungsleitung (130) und einen ersten Anschluss eines zweiten steuerbaren Schalters (108), wobei der zweite Schalter mit einem zweiten Anschluss mit einem Massepotential verbunden wird, aufweist.
Verfahren gemäß Anspruch 22, bei dem eine niedrige Spannung auf der Verbindungsleitung (130) berechnet werden kann gemäß
wobei V_lo sich auf die niedrige Spannung bezieht, VDDQ_Rcv sich auf die zweite Versorgungsspannung bezieht, VSSQ_Drv = VSSQ_Rcv sich auf das Massepotential bezieht, RON_DrvDn sich auf den Widerstand des zweiten resistiven Elements bezieht, RTT_Up sich auf den Widerstand eines dritten resistiven Elements zwischen der Verbindungsleitung (130) und der zweiten Versorgungsspannung in dem Empfängernetzwerk (320) bezieht und RTT_Dn sich auf den Widerstand eines vierten resistiven Elements zwischen der Verbindungsleitung (130) und dem Massepotential in dem Empfängernetzwerk (320) bezieht.
Verfahren gemäß Anspruch 22 oder 23, bei dem eine hohe Spannung auf der Verbindungsleitung (130) berechnet werden kann gemäß
wobei sich V_hi auf die hohe Spannung bezieht, VDDQ_Drv sich auf die erste Versorgungsspannung bezieht, VDDQ_Rcv sich auf die zweite Versorgungsspannung bezieht, VSSQ_Rcv sich auf das Massepotential bezieht, RON_DrvUp sich auf den Widerstand des ersten resistiven Elements bezieht, RTT_Up sich auf den Widerstand eines dritten resistiven Elements zwischen der Verbindungsleitung (130) und der zweiten Versorgungsspannung in dem Empfängernetzwerk (320) bezieht und RTT_Dn sich auf den Widerstand eines vierten resistiven Elements zwischen der Verbindungsleitung (130) und dem Massepotential in dem Empfängernetzwerk (320) bezieht.
Verfahren gemäß einem der Ansprüche 22 bis 24, bei dem die erste Versorgungsspannung kleiner als die zweite Versorgungsspannung ist, der Widerstand des ersten resistiven Elements gleich dem Widerstand des zweiten resistiven Elements in einem Bereich von 10% um den ersten Widerstand herum ist und das Empfangsnetzwerk derart entworfen ist, dass ein dritter Widerstand zwischen der Verbindungsleitung (130) und der zweiten Versorgungsspannung kleiner als ein vierter Widerstand zwischen der Verbindungsleitung (130) und dem Massepotential ist.
Verfahren gemäß Anspruch 25, bei dem die erste Versorgungsspannung in einem Bereich von 20% um 1,2 Volt herum liegt, die zweite Versorgungsspannung in einem Bereich von 20% um 1,8 Volt herum liegt, der erste Widerstand in einem Bereich von 50% um 20 Ohm herum liegt und der dritte Widerstand in einem Bereich von 20% um 60 Ohm herum liegt.
Verfahren gemäß einem der Ansprüche 22 bis 24, bei dem die erste Versorgungsspannung größer als die zweite Versorgungsspannung ist, der Widerstand des ersten resistiven Elements gleich dem Widerstand des zweiten resistiven Elements in einem Bereich von 10% um den Widerstand des ersten resistiven Elements herum ist und das Empfangsnetzwerk derart entworfen ist, dass ein dritter Widerstand zwischen der Verbindungsleitung (130) und der zweiten Versorgungsspannung größer als ein vierter Widerstand zwischen der Verbindungsleitung (130) und dem Massepotential ist.
Verfahren gemäß Anspruch 27, bei dem die erste Versorgungsspannung in einem Bereich von 20% um 1,8 Volt herum liegt, die zweite Versorgungsspannung in einem Bereich von 20% um 1,2 Volt herum liegt, der erste Widerstand in einem Bereich von 50% um 20 Ohm herum liegt und der vierte Widerstand in einem Bereich von 20% um 48 Ohm herum liegt.
Verfahren gemäß einem der Ansprüche 22 bis 24, bei dem die erste Versorgungsspannung kleiner als die zweite Versorgungsspannung ist, der Widerstand des ersten resistiven Elements größer als der Widerstand des zweiten resistiven Elements ist und das Empfangsnetzwerk derart entworfen ist, dass ein dritter Widerstand zwischen der Verbindungsleitung (130) und der zweiten Versorgungsspannung kleiner als ein vierter Widerstand zwischen der Verbindungsleitung (130) und dem Massepotential ist.
Verfahren gemäß Anspruch 29, bei dem die erste Versorgungsspannung in einem Bereich von 20% um 1,2 Volt herum ist, die zweite Versorgungsspannung in einem Bereich von 20% um 1,8 Volt herum liegt, der erste Widerstand in einem Bereich von 20% um 44 Ohm herum liegt, der zweite Widerstand in einem Bereich von 20% um 20 Ohm herum liegt und der dritte Widerstand in einem Bereich von 20% um 75 Ohm herum liegt.
Verfahren gemäß einem der Ansprüche 22 bis 24, bei dem die erste Versorgungsspannung größer als die zweite Versorgungsspannung ist, der Widerstand des ersten resistiven Elements größer als der Widerstand des zweiten resistiven Elements ist und das Empfangsnetzwerk derart entworfen ist, dass ein dritter Widerstand zwischen der Verbindungsleitung (130) und der zweiten Versorgungsspannung größer als ein vierter Widerstand zwischen der Verbindungsleitung (130) und dem Massepotential ist.
Verfahren gemäß Anspruch 31, bei dem die erste Versorgungsspannung in einem Bereich von 20% um 1,8 Volt herum liegt, die zweite Versorgungsspannung in einem Bereich von 20% um 1,2 Volt herum liegt, der erste Widerstand in einem Bereich von 20% um 25 Ohm herum liegt, der zweite Widerstand in einem Bereich von 20% um 20 Ohm herum liegt und der vierte Widerstand in einem Bereich von 20% um 50 Ohm herum liegt.
Computerprogramm, das einen Programmcode zum Durchführen des Verfahrens gemäß Anspruch 18 aufweist, wenn das Computerprogramm auf einem Computer abläuft.